JP3983940B2

JP3983940B2 - Nonvolatile semiconductor memory

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Publication number: JP3983940B2
Application number: JP18187799A
Authority: JP
Inventors: 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2007-09-26
Anticipated expiration: 2019-06-28
Also published as: US6292423B1; TW471178B; KR20010007550A; US20010055223A1; JP2001014868A; KR100413997B1; US6452853B2

Description

【０００１】
【発明の属する技術分野】
この発明は、一つのメモリセルに複数ビット分のデータを記憶させることが可能な不揮発性半導体メモリに係り、特にメモリセルのデータの保持特性の改善に関する。
【０００２】
【従来の技術】
一般的な不揮発性半導体メモリとして電気的にデータの消去と書き込みが可能なＥＥＰＲＯＭ、中でもフラッシュメモリが良く知られている。フラッシュメモリは主にＮＡＮＤ型のものとＮＯＲ型のものとがあるが、ＮＡＮＤ型を例に従来の問題点を説明する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、図１３のような構成をしており選択トランジスタ、それぞれが浮遊ゲートを有し、互いに直列に接続された複数のメモリセル、およびスイッチングトランジスタからなるメモリセルストリングを持ち、このメモリセルストリングをマトリクス状に配置し集積化している。図１３を一つのメモリセルストリングとすれば、このメモリセルストリングはメモリセルアレイに、図１４に示すようにマトリクス状に配置される。
【０００４】
一個のメモリセルに１ビット分のデータを記憶するようなＮＡＮＤ型フラッシュメモリでは、メモリセルに記憶させるデータの論理“１”と論理“０”とをメモリセルのしきい電圧の正と負とに対応させるようにしている。このような正のしきい電圧を有するか、負のしきい電圧を有するかは、浮遊ゲート中の電子の蓄積状態によって決められ、浮遊ゲートに電子が注入されている状態のときは正のしきい電圧になり、浮遊ゲートから電子が放出されている状態のときは負のしきい電圧となる。浮遊ゲートへの電子の注入と放出は浮遊ゲートとチャネル領域との間の第１のゲート絶縁膜を通してトンネル効果を利用して行われる。データの書き込みのときにはスイッチングトランジスタをオフさせ、データ読み出しのときにはスイッチングトランジスタをオンさせる。
【０００５】
データの読み出しは、読み出したいメモリセルが接続されている選択トランジスタをオンさせ、選択されたメモリセルの制御ゲートを論理“０”（たとえば接地電位）に、非選択なメモリセルの制御ゲートを論理“１”に設定する。しきい電圧が負のメモリセルは制御ゲートが論理“０”でもオンし、しきい電圧が正のメモリセルは制御ゲートが論理“０”になるとオフする。このように選択されたメモリセルがオンであるかオフであるかによってデータが読み出される。非選択なメモリセルの制御ゲートは論理“１”に設定され、非選択なメモリセルは、そのしきい電圧の正負にかかわらずオン状態に設定される。即ちＮＡＮＤ型のＥＥＰＲＯＭでは、メモリセルが直列に接続されているため、非選択なメモリセルを常にオン状態とし、選択されたメモリセルがオンであるかオフであるかにより、直列接続されたメモリセルを通して電流が流れるか流れないかで選択されたメモリセルに記憶されたデータを読み出す。選択トランジスタが非選択なときは、この非選択な選択トランジスタに接続されるメモリセルの制御ゲートを論理“０”にして待機するようにしている。
【０００６】
このようなＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、一つのメモリセルに複数ビット分のデータを記憶させるときは、メモリセルのしきい電圧を複数種設定して行う。たとえば一つのメモリセルに２ビット分のデータを記憶させるときは、しきい電圧を下記表１のように４種類に分けて記憶する。
【０００７】
【表１】

【０００８】
表１に示すように、２ビット分の記憶データをＤ１、Ｄ２とすればＤ１とＤ２とのデータの組み合わせに、メモリセルのしきい電圧を対応させる。（Ｄ１，Ｄ２）のデータの組み合わせ（０，０）、（０，１）、（１，０）、（１，１）それぞれにしきい電圧Ｖth1、Ｖth2、Ｖth3、Ｖth4が対応する。表１に示すように、Ｖth1＜Ｖth2＜Ｖth3＜Ｖth4の大小関係があるとすれば、Ｖth1は負の値に設定され、Ｖth2、Ｖth3、Ｖth4は正の値に設定される。
【０００９】
このようなメモリセルからのデータ読み出しについて、図１５を参照して説明する。たとえば図１３に示すメモリセル２が選択される、とすると、選択されたワード線ＷＬ２をＶth1とＶth2との間の電位に設定する。この場合Ｖth1が負の値で、Ｖth2が正の値であるならワード線ＷＬ２を０Ｖにする。これが選択ワード線電位１である。他のワード線ＷＬ１、ＷＬ３、ＷＬ４の電位をＶth4よりも高くしてメモリセル１、３、４が最も高いしきい電圧Ｖth4であったとしてもオンするようにする（非選択ワード線電位は図示せず）。
【００１０】
もし、メモリセル２のしきい電圧がＶth1であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電され、この状態をセンスアンプが検出する。このとき、Ｄ１＝Ｄ２＝“０”であると判定される。
【００１１】
もし、メモリセル２のしきい電圧がＶth2よりも高ければ、メモリセル２はオフしたままであるので、列線は充電されたままである。次に選択されたワード線ＷＬ２をＶth2とＶth3との間の電位に設定する。これが選択ワード線電位２である。このときメモリセル２のしきい電圧がＶth2であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電されこの状態をセンスアンプが検出する。このとき、Ｄ１＝“０”、Ｄ２＝“１”であると判定される。
【００１２】
もし、メモリセル２のしきい電圧がＶth3よりも高ければ、メモリセル２はオフしたままであるので、列線は充電されたままである。次に選択されたワード線ＷＬ２をＶth3とＶth4との間の電位に設定する。これが選択ワード線電位３である。このときメモリセル２のしきい電圧がＶth3であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電されこの状態をセンスアンプが検出する。このとき、Ｄ１＝“１”、Ｄ２＝“０”であると判定される。
【００１３】
もし、メモリセル２のしきい電圧がＶth4のときは、メモリセル２はオフしたままであるので、列線は充電されたままである。この状態をセンスアンプが検出する。このときＤ１＝“１”、Ｄ２＝“１”であると判定される。もちろん選択されたワード線の電位をＶth4よりも高くして列線の放電状態を検出するようにしても良い。
【００１４】
データの読み出しが終わると各ワード線は０Ｖにされる。また、選択トランジスタが非選択な、即ち信号ＳＧが“０”の選択トランジスタに接続されるメモリセルのワード線も０Ｖに設定される。
【００１５】
【発明が解決しようとする課題】
このような一つのメモリセルに複数ビットのデータを記憶したものでは、より多くのしきい電圧を用いる必要があるため、一つのメモリセルに１ビットのデータを記憶したものに比べ、メモリセルのしきい電圧が高くなってしまう。すなわち、一つのメモリセルに１ビットのデータを記憶したものよりも、より多くの電子が浮遊ゲートに注入される。このため、一つのメモリセルに１ビットのデータを記憶したものよりも、一つのメモリセルに複数ビットのデータを記憶したもののほうが、浮遊ゲートへの電子の注入量が多い分、浮遊ゲートとチャネル、浮遊ゲートとドレイン、浮遊ゲートとソース、との間の電界が強くなり電子が放出される可能性が高くなり、信頼性上好ましくない。また、浮遊ゲートとチャネル間のゲート絶縁膜を通して、トンネル効果を利用して電子の注入を行っているため、この浮遊ゲートとチャネル間のゲート絶縁膜は、特に薄く形成される。このため、このゲート絶縁膜の信頼性は特に重要である。信号ＳＧが“０”の選択トランジスタに接続されるメモリセルのワード線が０Ｖに設定されているため、一つのメモリセルに１ビットのデータを記憶したものに比べ、しきい電圧が最も高く設定される浮遊ゲートへの電子の注入量が最も多いメモリセルの上記電界が強くなり、一つのメモセルに１ビットのデータを記憶したものと同じ信頼性を確保できない。
【００１６】
この発明は、上記事情に基づいてなされたもので、一つのメモリセルに複数ビットのデータを記憶させた場合でも、データの保持に関する信頼性の低下を抑制できる不揮発性半導体メモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る不揮発性半導体メモリは、選択トランジスタと、この選択トランジスタに結合され、それぞれが電荷蓄積層を有する少なくとも１つのメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、読み出し時、または書き込み時に前記選択トランジスタが非選択のとき、この非選択な選択トランジスタに結合される前記メモリセルストリング内の前記メモリセルのゲートに、接地電位とは異なる電位を供給する電位供給回路と、を具備し、前記接地電位とは異なる電位は、最もしきい値電圧の低いメモリセルの電荷蓄積層とチャネルとの間の電界と、最もしきい値電圧の高いメモリセルの電荷蓄積層とチャネルとの間の電界とを等しい値にする電位であることを特徴とする。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
［第１の実施形態］
図１を参照してこの発明の第１の実施形態を説明する。
【００２０】
図１は、この発明の第１の実施形態に係る不揮発性半導体メモリが具備する行デコーダの一部を示しており、たとえば図１４に示したようにメモりセルストリングに接続されている。この一実施形態は、たとえばＮＡＮＤ型フラッシュメモリに、好適に使用されるものである。
【００２１】
図１に示すように、メインデコーダ１０は、図示せぬアドレス信号に応答して選択トランジスタを選択するための信号を出力する。メインデコーダ１０の出力が“１”のとき、信号ＳＧが“１”になり、一行の選択トランジスタが選択される。メインデコーダ１０の出力はインバータＩ１に入力され、インバータＩ１の出力信号/ＳＧはインバータＩ２に入力され、その出力信号ＳＧは選択トランジスタのゲートに供給される。また、信号/ＳＧは、ＰチャネルトランジスタＰ１のゲートおよびＮチャネルトランジスタＮ２のゲートに供給され、信号ＳＧは、ＰチャネルトランジスタＰ２のゲートおよびＮチャネルトランジスタＮ１のゲートに供給される。信号/ＳＧが“０”で信号ＳＧが“１”のとき、トランジスタＮ１、Ｐ１がオンし、トランジスタＮ２、Ｐ２がオフするため、オンしているトランジスタＮ１、Ｐ１を通して、部分デコーダ１１からの信号が対応するワード線ＷＬ１〜ＷＬ４に供給される。アドレス信号に応答して、部分デコーダ１１はワード線ＷＬ１〜ＷＬ４に対応する信号のうちの一つを“０”、残りを“１”に設定する。すなわち選択された一つのワード線を“０”に、残りの非選択なワード線を“１”にする。この“０”は、図１５の選択ワード線電位１〜３に対応する。
【００２２】
選択トランジスタが選択されないとき、たとえばメインデコーダ１０の出力が“０”のときは、信号/ＳＧが“１”で信号ＳＧが“０”になるので、トランジスタＮ１、Ｐ１がオフし、トランジスタＮ２、Ｐ２がオンするため、バイアス回路１２からの電圧が対応する各ワード線に供給される。従来は、このバイアス回路１２から出力される所定の電位の代わりに、接地電位が供給されていたため、選択トランジスタが非選択なメモリセルの制御ゲートには０Ｖが供給されていた。非選択なメモリセルの制御ゲートに電位を供給するバイアス回路１２の回路例のいくつかを、図２（Ａ）〜（Ｄ）に示す。
【００２３】
図２（Ａ）は、外部から供給される電源電圧ＶＣをバイアス回路１２の出力とするものである。最近は、外部から供給される電源電圧が下がってきており、３．３Ｖあるいは１．８Ｖのものもある。このような場合、外部からの電源電圧を集積回路内部で昇圧して、昇圧した電圧を内部電源として利用している。たとえば昇圧した電圧は、行デコーダに供給されてメモリセルのゲートに供給される。このため、電源電圧には、外部の電源電圧の大きさにもよるが、外部から供給される電源電圧を用いても良い。
【００２４】
図２（Ｂ）は、バイアス回路の他の回路例を示す。この他の回路例では、ＰチャネルトランジスタＰ１０とＮチャネルトランジスタＮ１０との接続点からバイアス回路の出力を得るようにしている。トランジスタＰ１０の抵抗値とトランジスタＮ１０の抵抗値との比により、任意の電位が得られる。
【００２５】
図２（Ｃ）は、バイアス回路のさらに他の実施形態を示す。この実施形態では電源間にゲートとドレインとが接続されたＮチャネルトランジスタＮ１１〜Ｎ１４を直列に接続しバイアス回路の出力を得るようにしている。なお、電源として外部から供給される電源電圧ＶＣではなく、集積回路内部で昇圧した電圧を用いてもよい。なお、各トランジスタのしきい電圧の和が電源電圧よりも高くなるように設定すれば、電源間に定常電流が流れることがないので、消費電流を節約することができる。なお、トランジスタの数はこの実施形態のように４個に限らず各トランジスタのしきい電圧と電源電圧により最適な個数にされて良いことは言うまでもない。図２（Ｃ）のようにトランジスタＮ１２のドレイン側（Ｄ１２）から出力を得ようとするときには、出力の電位が、電源電圧からトランジスタＮ１４のしきい電圧ＶthN14とトランジスタＮ１３のしきい電圧ＶthN13との和を引いた値よりも低くなれば、電源電圧からＶthN14とＶthN13との和を引いた値まで充電され、基準電位（たとえば接地電位）よりもトランジスタＮ１２のしきい電圧ＶthN12とトランジスタＮ１１のしきい電圧ＶthN11との和よりも高くなれば、基準電位よりもＶthN12とＶthN11との和だけ高い値まで放電される。即ち、（基準電位＋ＶthN12＋ＶthN11）と（電源電圧−ＶthN14−ＶthN13）との間の電位に設定される。
【００２６】
図２（Ｄ）は、バイアス回路のさらに別の回路例を示す。この回路例では電源間に直列に接続された抵抗Ｒ１とＲ２の接続点から出力が得られ、Ｒ１の抵抗値とＲ２の抵抗値との比によって、任意の電圧を得ることができる。
【００２７】
いま、最もしきい電圧の低いメモリセルと、最もしきい電圧が高いメモリセルについて考える。たとえば図１４に示したブロック０を選択し、ブロック１を非選択にする場合を考える。非選択ブロック１内のメモリセルのしきい電圧、即ち、メモリセルに書き込まれたデータのいかんに係わらず、以下に説明する最適な電位が制御ゲート（ワード線）に与えられる。図１５を参照して、より具体的に説明する。
【００２８】
非選択ブロック１内の任意の２つのメモリセルのしきい電圧をそれぞれ、Ｖth1＝−２Ｖ、Ｖth4＝７Ｖとし、制御ゲートが０Ｖのときのしきい電圧Ｖth1、Ｖth4を有するメモリセルの浮遊ゲートの電位をそれぞれＶ１、Ｖ４とする。制御ゲートの電位をＶCGとすると、Ｖth1、Ｖth4のメモリセルの浮遊ゲートの電位はそれぞれＶCG×α＋Ｖ１、ＶCG×α＋Ｖ４と表せる（αは０と１との間の数字）。各メモリセルは浮遊ゲートの電位によって制御されるから制御ゲートからみたしきい電圧が異なっていてもオンするときの浮遊ゲートの電位は等しい。
【００２９】
仮に浮遊ゲートが１Ｖのときにメモリセルがオンするとすればしきい電圧がＶth1＝−２Ｖのメモリセルは、−２×α＋Ｖ１＝１の式が成立し、しきい電圧がＶth4＝７Ｖのメモリセルは、７×α＋Ｖ１＝１の式が成立する。αを０．６とすると、Ｖ１＝２．２、Ｖ４＝−３．２となる。よって、しきい電圧がＶth1＝−２Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６＋２．２となり、しきい電圧がＶth4＝７Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６−３．２となる。ＶCG×０．６＋２．２は正の値で、ＶCG×０．６−３．２は負の値ゆえ、両者を加えてゼロになるところが最適の制御ゲートの電位である。
【００３０】
ゆえに、ＶCG×０．６＋２．２＋ＶCG×０．６−３．２＝０のときのＶCGの値は（３．２−２．２）／（２×０．６）、即ち、ＶCG＝０．８３Ｖにバイアス回路の出力を設定するのが良い。もちろんこれは設定すべきメモリセルのしきい電圧あるいはメモリセルの特性等に対応して変化する値である。たとえば上記αは制御ゲートと浮遊ゲートとの間の容量結合、浮遊ゲートとチャネルとの間の容量結合等によって決まる値であるが、αを０．７とすると、Ｖ１＝２．４、Ｖ４＝−３．９となる。よって、ＶCG×０．７＋２．４＋ＶCG×０．７−３．９＝０となり、ＶCG＝１．０７Ｖとなる。
【００３１】
上記のように、αが０．６でＶCG＝０．８３Ｖに設定した場合、Ｖth1＝−２Ｖのメモリセルの浮遊ゲートの電位は約＋２．７Ｖとなり、Ｖth4＝７Ｖのメモリセルの浮遊ゲートの電位は約−２．７Ｖとなる。このため、最もしきい電圧の低いメモリセルの浮遊ゲートとチャネルとの間の電界と、最もしきい電圧の高いメモリセルの浮遊ゲートとチャネルとの間の電界とを等しい値にできる。即ち、最もしきい電圧の低いメモリセルと最もしきい電圧の高いメモリセルとで浮遊ゲート下のゲート絶縁膜にかかる電界を等しくでき、従来に比べ信頼性を向上させることができる。
【００３２】
上記ＮＡＮＤ型のフラッシュメモリについて考えたが、次にＮＯＲ型のものについて考える。ＮＯＲ型のもののメモリセルのしきい電圧は負の値を取らないので、最もしきい電圧の低いメモリセルと、最もしきい電圧の高いメモリセルのしきい電圧とをＶth1＝１Ｖ、Ｖth4＝１０Ｖとし、制御ゲートが０ＶのときのＶth1、Ｖth4のメモリセルの浮遊ゲートの電位をそれぞれＶ１、Ｖ４とする。制御ゲートの電位をＶCGとすると、Ｖth1、Ｖth4のメモリセルの浮遊ゲートの電位はそれぞれＶCG×α＋Ｖ１、ＶCG×α＋Ｖ４と表せる（αは０と１との間の数字）。
【００３３】
ＮＡＮＤ型のときと同様に、浮遊ゲートが１Ｖのときにメモリセルがオンするとすれば、しきい電圧がＶth1＝１Ｖのメモリセルは、１×α＋Ｖ１＝１の式が成立し、しきい電圧がＶth4＝１０Ｖのメモリセルは、１０×α＋Ｖ４＝１の式が成立する。αを０．６とすると、Ｖ１＝０．４、Ｖ４＝−５となる。よって、しきい電圧がＶth1＝１Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６＋０．４となり、しきい電圧がＶth4＝１０Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６−５となる。Ｖth1のメモリセルとＶth4のメモリセルとで互いに浮遊ゲートとチャネル間の電界を等しくしたいときは、ＶCG×０．６＋０．４は正の値で、ＶCG×０．６−５は負の値ゆえ、この場合も、両者を加えてゼロになるところが最適の制御ゲートの電位である。ゆえに、ＶCG×０．６＋０．４＋ＶCG×０．６−５＝０のときのＶCGの値は（５−０．４）／（２×０．６）、即ちＶCG＝３．８３Ｖにバイアス回路の出力を設定するのが良い。このように制御ゲートの電位を設定することで、最もしきい電圧の低いメモリセルの浮遊ゲートとチャネルとの間の電界と、最もしきい電圧の高いメモリセルの浮遊ゲートとチャネルとの間の電界とを等しい値にできる。即ち、最もしきい電圧の低いメモリセルと最もしきい電圧の高いメモリセルとで浮遊ゲート下のゲート絶縁膜にかかる電界を互いに等しくでき、従来に比べ信頼性を向上させることができる。
【００３４】
図３に示す構成図は、一実施形態の変形例に関している。この変形例は、図１に示したトランジスタＮ２、Ｐ２を、メモリセルアレイに対して行デコーダと反対側に回路部１４として配置した例である。この回路部１４の一回路例を図４に示す。信号ＳＧが“１”の選択トランジスタが選択されているメモリセルストリングでは、信号ＳＧが入力されているインバータＩ３の出力が“０”に、インバータＩ３の出力が入力されているインバータＩ４の出力が“１”になるので、ＮチャネルトランジスタＮ２およびＰチャネルトランジスタＰ２がオフする。このため、ワード線には図１に示したトランジスタＮ１及びＰ１を通してデコード信号が供給される。一方、信号ＳＧが“０”の選択トランジスタが選択されないときは、信号ＳＧが入力されているインバータＩ３の出力が“１”に、インバータＩ３の出力が入力されているインバータＩ４の出力が“０”になるので、ＮチャネルトランジスタＮ２及びＰチャネルトランジスタＰ２がオンする。よってワード線にはこれらのトランジスタＮ２、Ｐ２を通して、バイアス回路１２からの電位が供給される。この時、図１に示したトランジスタＮ１及びＰ１はオフする。このため、デコード信号がバイアス回路１２に流れ込むことはない。
【００３５】
このようにトランジスタＮ１、Ｐ１とトランジスタＮ２、Ｐ２とを、互いにメモリセルアレイの反対側に配置すると、一つの場所のトランジスタの数を少なくできるので、余裕をもってパターンをレイアウトできる、という利点がある。なお、この実施形態ではインバータＩ４を用いたが、インバータＩ４を省略してトランジスタＰ２のゲートに直接信号ＳＧを与えても良い。
【００３６】
［第２の実施形態］
図５はＮＯＲ型フラッシュメモリセルアレイを示す。これは出力１ビット分を示しているが、８ビット構成とするなら、このようなメモリセルアレイ８個を同一行上に配置する。このような８ビット構成のメモリセルアレイを複数個配置したものを図６に示す。
【００３７】
ＮＯＲ型フラッシュメモリは、良く知られているように、制御ゲートを０Ｖあるいは負の電圧にして、ソースに高電圧を印加してメモリセルの浮遊ゲートからソースに電子を放出してデータを消去する。この消去のときに、ソースに高電圧を印加するのがソース電位回路２１で、データの読み出し及び書き込みのときにはソース電位回路２１は、接地電位をメモリセルのソースに供給する。図６に示す他の実施形態では、メモリセルアレイを一点鎖線で囲んだようにメモリセルアレイを２つのブロックに分け、各々のブロックにソース電位回路２１を設けるようにしてブロック単位でデータの消去、書き込み及び読み出しを行う。この他の実施形態では、非選択なブロックのメモリセルの制御ゲートを接地電位よりも高い所定の電位に設定して待機するようにし、信頼性、特にデータ保持に関する信頼性を高めている。また、非選択なブロックのメモリセルのソースを接地電位よりも高い所定の電位に設定して待機するようにしても、同様に信頼性、特にデータ保持に関する信頼性を高めることができる。
【００３８】
図６に示すように、第２の実施形態ではメモリセルアレイに対して行デコーダの反対側に回路部１５が設けられ、それぞれのブロックの各ワード線に接続されている。
【００３９】
回路部１５の一回路例を図７に示す。図７中、ブロック選択信号ＢＳは、図６中、上側ブロックを選択するか、下側のブロックを選択するかを決める信号で、たとえば信号ＢＳが“１”のときには上側のブロックが選択され、“０”のときには下側のブロックが選択される。非選択なブロックにおいては、各ワード線が所定の電位に設定され、列デコーダの全ての出力が“０”となり列ゲートの全てのトランジスタがオフする。上側のブロックに対応するのが、インバータＩ５に信号ＢＳが入力されるもので、下側のブロックに対応するのが、インバータＩ５に信号ＢＳの反転信号/ＢＳが入力されるものである。ここでは、インバータＩ５に信号ＢＳが入力されるものについて説明する。信号ＢＳが“１”の上側のブロックが選択されるときは、インバータＩ５の出力が“０”になるので、インバータＩ５の出力がゲートに供給されるＮチャネルトランジスタＮ３はオフする。インバータＩ５の出力が入力されるインバータＩ６の出力は“１”となり、このインバータＩ６の出力がゲートに供給されるＰチャネルトランジスタＰ３もオフする。トランジスタＮ３及びＰ３がオフするので、これらトランジスタＮ３及びＰ３の一端に接続されるバイアス回路１２は、トランジスタＮ３及びＰ３の対応する他端がそれぞれ接続される各ワード線とは分離される。このため、各ワード線は行デコーダの出力によって制御される。一方、信号ＢＳが“０”の上側のブロックが待機状態のときは、インバータＩ５の出力が“１”になるので、インバータＩ５の出力がゲートに供給されるＮチャネルトランジスタＮ３はオンする。インバータＩ５の出力が入力されるインバータＩ６の出力は“０”となり、このインバータＩ６の出力がゲートに供給されるＰチャネルトランジスタＰ３もオンする。トランジスタＮ３及びＰ３がオンするので、これらトランジスタＮ３及びＰ３の一端に接続されるバイアス回路１２は、トランジスタＮ３及びＰ３の対応する他端がそれぞれ接続される各ワード線と対応するトランジスタＮ３及びＰ３を通して接続される。このため、各ワード線にはバイアス回路１２からの出力が供給され、所定の電圧に設定されるので、従来、接地電位に設定されていたときよりも信頼性、特にデータ保持に関する信頼性を向上させることができる。
【００４０】
行デコーダの一回路例を図８に示す。このデコーダが含まれるブロックが選択されるときには信号ＢＳが“１”になるので、ＮチャネルトランジスタＮ３０及びＮチャネルトランジスタＮ３１がオンする。よって、ＮチャネルトランジスタＮ３２、Ｎ３３、…、Ｎｋそれぞれがゲートに供給されるアドレス信号Ａ１、Ａ２、…、Ａｋに応答して動作し、ワード線の選択、非選択を制御する。信号ＢＳが“０”のとき、たとえば図８に示すデコーダが含まれるブロックが非選択なときにはトランジスタＮ３０、Ｎ３１はオフする。このため、ＰチャネルトランジスタＰ３１のゲートは“１”レベルに充電され、トランジスタＰ３１はオフする。即ちトランジスタＮ３１及びＰ３１はオフするので、ワード線にはこのデコーダは影響を及ぼさず、バイアス回路１２の出力によってのみ制御される。
【００４１】
行デコーダの他の回路例を図９に示す。この他の回路例では図７に示す回路部は使用しない。図９に示す他の回路例が図８に示す一回路例と異なるのは、トランジスタＮ３１のドレインにＮチャネルトランジスタＮ４１のドレインが接続されている点であり、トランジスタＮ４１のソースはバイアス回路１２に接続され、ゲートには信号ＢＳの反転信号/ＢＳが供給されている。信号ＢＳが“１”のときには信号/ＢＳは“０”であるので、トランジスタＮ４１はオフし、図８に示した一回路例と同様に動作する。信号ＢＳが“０”のとき、たとえば図９に示すデコーダが含まれるブロックが非選択なときには図８に示した一回路例と同様にトランジスタＮ３１及びＰ３１はオフする。このとき、信号/ＢＳは“１”で、また、トランジスタＮ４２のゲートも“１”であるので、オンしているトランジスタＮ４１及びＮ４２を通して、バイアス回路１２がワード線に接続され、非選択なブロックの各ワード線は所定の電位に設定される。
【００４２】
図１０は行デコーダのさらに異なる回路例を示している。図８に示した一回路例では、トランジスタＰ３１にデータの読み出し時に電源電圧ＶＣを、データの書き込み時に高電圧ＶＰを切り替えて供給していたが、図１０に示す回路例では、データの読み出し時にＶＣを、データの書き込み時にＶＰを、待機状態のときにバイアス回路１２からの所定の電圧をそれぞれ切り替えて供給する。この切り替えは、たとえばＶＣ／ＶＰ／バイアス回路切り替え回路５０により行われる。図１０に示すデコーダが含まれるブロックが選択され、かつデータの読み出しと書き込みのときには、信号/ＢＳが“０”になるので、ＰチャネルトランジスタＰ５１がオンし、ＮチャネルトランジスタＮ５１がオフする。このため、アドレス信号に応答して対応するワード線が選択されたときは、ＶＣあるいはＶＰがワード線に出力され、対応するワード線が非選択のときには基準電位（接地電位）にされる。図１０に示すデコーダが含まれるブロックが非選択なときには、信号/ＢＳが“１”になるので、ＰチャネルトランジスタＰ５１がオフし、ＮチャネルトランジスタＮ５１がオンする。このため、トランジスタＰ３１及びＮ４２のゲートが基準電位にされ、トランジスタＰ３１はオンし、トランジスタＮ４２はオフし、トランジスタＰ３１を通して、ワード線にはバイアス回路１２からの電圧が出力され、メモリセルの制御ゲートは所定の電位に設定される。
【００４３】
［第３の実施形態］
図１１はこの発明の第３の実施形態を示すタイミング図である。この実施形態では選択されたブロックからデータが読み出されると、読み出されたデータをラッチ回路にラッチし、ラッチされたデータを出力する。データをラッチした後は、全てのワード線にバイアス回路１２からの電圧を供給することで、電荷蓄積層と基板（チャネル）間の電界を緩和できる。このため、メモリセルのデータ保持特性に関する信頼性を上げるようにする。これは、ＮＡＮＤ型フラッシュメモリでも、ＮＯＲ型フラッシュメモリでも適用できるが、図１１にはＮＡＮＤ型フラッシュメモリの読み出し時における波形を示す。
【００４４】
図１１に示すように、選択トランジスタを選択する信号ＳＧが“０”のときには、この選択トランジスタに接続されるメモリセルの制御ゲート（ＷＬ１〜ＷＬ４）には所定の電位が供給される。
【００４５】
反対に選択トランジスタを選択する信号ＳＧが“１”のときには、この選択トランジスタに接続されるメモリセルのうち、選択されたワード線ＷＬ３に接続されるメモリセルの制御ゲートが“０”に、他の非選択なワード線ＷＬ１、ＷＬ２、ＷＬ４に接続されるメモリセルの制御ゲートが“１”にされる。この結果、選択されたワード線ＷＬ３に接続されるメモリセルに記憶されたデータが、ビット線を介してセンスアンプ等に読み出される。データがセンスアンプ等に読み出された後、ラッチ信号（ラッチ）が“１”になり、読み出されたデータがラッチ回路にラッチされ、ラッチされたデータがラッチ回路から出力される。この後、信号ＳＧが“０”になりワード線ＷＬ１〜ＷＬ４が所定の電位、たとえば電荷蓄積層と基板（チャネル）間の電界を緩和できる電位にされるが、メモリセルから読み出されたデータはラッチ回路から出力され続けることになる。たとえば外部から供給されるアドレス信号が変化しない場合でも、所定の時間の後にはワード線を所定の電位にでき、従来よりも、電荷蓄積層と基板（チャネル）間の電界をより緩和できる。このため、メモリセルの信頼性、特にデータ保持に関する信頼性を高めることができる。
【００４６】
ＮＯＲ型のフラッシュメモリの場合も同様に、たとえばブロック選択信号ＢＳを所定の時間だけ“１”にしてブロックを選択し、読み出されたデータをラッチしておけば、選択されたブロックのワード線が所定の電位に設定される時間をより長くできるので、信頼性、特にデータの保持に関する信頼性を向上できる。
【００４７】
以上、この発明をいくつかの実施形態により説明したが、この発明は上記実施形態に限られるものではなく、その主旨を逸脱しない範囲で様々に変更できる。
【００４８】
たとえば実施形態では、一つのメモリセルにデータを記憶させるために、Ｖth1、Ｖth2、Ｖth3、Ｖth4の４種類のしきい電圧を設定したが、一つのメモリセルにデータを記憶させるために設定されるしきい電圧は４種類以外でも良い。
【００４９】
また、上記実施形態では、複数種類のしきい電圧のうち、最も低いしきい電圧Ｖth1を−２Ｖ（または１Ｖ）、以下順次、正の方向に向かって、最も高いしきい電圧Ｖth4を７Ｖ（または１０Ｖ）とした。この場合、非選択のメモリセルの制御ゲートに供給する電位ＶCGは０．８３Ｖ（または３．８３Ｖ）、つまり基準電位（たとえば接地電位）からみて、正の値をとる。しかしながら、電位ＶCGは、正の値に限られることはない。たとえばしきい電圧の極性を逆とし、しきい電圧Ｖth1を最も高く、たとえば２Ｖ（または−１Ｖ）とし、以下順次、負の方向に向かって、しきい電圧Ｖth4を最も低く、たとえば−７Ｖ（または−１０Ｖ）とする。この場合には、非選択のメモリセルの制御ゲートに供給する電位ＶCGは、負の値をとる。つまり、電位ＶCGは、負の電位、正の電位に限られず、メモリセルアレイ中のメモリセルに設定される最大のしきい電圧と最小のしきい電圧との中間に位置する電位であれば良い。
【００５０】
さらに最大のしきい電圧と最小のしきい電圧との中間でなくても、Ｎ個（Ｎは３以上の正の整数）の平均値でも良い。たとえばしきい電圧Ｖth1としきい電圧Ｖth3との中間、又はしきい電圧Ｖth2としきい電圧Ｖth4との中間であっても良い。
【００５１】
また、選択トランジスタを持つメモリセルストリングを持つメモリ、たとえばばＮＡＮＤ型フラッシュメモリにおいて、読み出し時、または書き込み時に選択トランジスタが非選択のとき、この非選択な選択トランジスタに結合されるメモリセルストリング内のメモリセルのゲートに、接地電位とは異なる電位を供給するようにしても良い。
【００５２】
また、たとえばＮＯＲ型フラッシュメモリにおいて、読み出し時、または書き込み時に前記メモリセルアレイが非選択のとき、この非選択なメモリセルアレイ中のメモリセルのゲートに、接地電位とは異なる電位を供給するようにしても良い。
【００５３】
また、メモリセルの形態、あるいはメモリセルストリングの形態もまた、上記実施形態に限られるものではない。たとえば、メモリセルストリングの他の例のいくつかを示すと、図１２（Ａ）に示すように、選択トランジスタ、および１個のメモリセルをそれぞれ直列に接続した形態、図１２（Ｂ）に示すように、選択トランジスタ、１個のメモリセル、およびスイッチングトランジスタをそれぞれ直列に接続した形態、図１２（Ｃ）に示すように、選択トランジスタ、および互いに並列接続された複数個のメモリセルをそれぞれ直列に接続した形態、図１２（Ｄ）に示すように、選択トランジスタ、互いに並列接続された複数個のメモリセル、およびスイッチングトランジスタをそれぞれ直列に接続した形態などである。
【００５４】
その他、様々に変形できることは言うまでもない。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、一つのメモリセルに複数ビットのデータを記憶させた場合でも、データの保持に関する信頼性の低下を抑制できる不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る不揮発性半導体メモリが具備する行デコーダの一部を示す回路図。
【図２】図２（Ａ）〜（Ｄ）はそれぞれバイアス回路の回路例を示す回路図。
【図３】図３はこの発明の第１の実施形態の変形例に係る不揮発性半導体メモリを示す構成図。
【図４】図４はこの発明の一実施形態の変形例に係る不揮発性半導体メモリが具備する回路部の一回路例を示す回路図。
【図５】図５はＮＯＲ型フラッシュメモリのメモリセルアレイを示す図。
【図６】図６はこの発明の第２の実施形態に係る不揮発性半導体メモリが具備するメモリセルアレイおよびその近傍を示す回路図。
【図７】図７はこの発明の第２の実施形態に係る不揮発性半導体メモリが具備する回路部の一回路例を示す回路図。
【図８】図８は行デコーダの一回路例を示す回路図。
【図９】図９は行デコーダの他の回路例を示す回路図。
【図１０】図１０は行デコーダのさらに異なる回路例を示す回路図。
【図１１】図１１はこの発明の第３の実施形態に係る不揮発性半導体メモリの主要部分のタイミングを示すタイミング波形図。
【図１２】図１２（Ａ）〜（Ｄ）はそれぞれメモリセルストリングの他例を示す等価回路図。
【図１３】図１３はＮＡＮＤ型メモリセルストリングを示す等価回路図。
【図１４】図１４はＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイを示す構成図。
【図１５】図１５はメモリセルのしきい電圧と選択ワード線電位との関係を示す図。
【符号の説明】
１０…メインデコーダ、
１１…部分デコーダ、
１２…バイアス回路、
１４…回路部、
２１…ソース電位回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory capable of storing data for a plurality of bits in one memory cell, and more particularly to improvement of data retention characteristics of a memory cell.
[0002]
[Prior art]
As a general nonvolatile semiconductor memory, an EEPROM capable of electrically erasing and writing data, particularly a flash memory, is well known. There are two types of flash memory, NAND type and NOR type. Conventional problems will be described by taking the NAND type as an example.
[0003]
The NAND flash memory has a configuration as shown in FIG. 13 and includes a selection transistor, each having a floating gate, a plurality of memory cells connected in series with each other, and a memory cell string including switching transistors. Memory cell strings are arranged in a matrix and integrated. If FIG. 13 is a single memory cell string, the memory cell strings are arranged in a matrix as shown in FIG. 14 in the memory cell array.
[0004]
In a NAND flash memory that stores data of 1 bit in one memory cell, the logic “1” and logic “0” of the data stored in the memory cell are set to positive and negative of the threshold voltage of the memory cell. It is trying to correspond to. Whether such a positive threshold voltage or a negative threshold voltage is present is determined by the accumulation state of electrons in the floating gate, and is positive when electrons are injected into the floating gate. It becomes a threshold voltage and becomes a negative threshold voltage when electrons are emitted from the floating gate. The injection and emission of electrons into the floating gate are performed using the tunnel effect through the first gate insulating film between the floating gate and the channel region. The switching transistor is turned off when writing data, and the switching transistor is turned on when reading data.
[0005]
To read data, the selection transistor connected to the memory cell to be read is turned on, the control gate of the selected memory cell is set to logic “0” (for example, ground potential), and the control gate of the non-selected memory cell is set to logic. Set to “1”. A memory cell with a negative threshold voltage is turned on even when the control gate has a logic “0”, and a memory cell with a positive threshold voltage is turned off when the control gate has a logic “0”. Data is read depending on whether the selected memory cell is on or off. The control gate of the non-selected memory cell is set to logic “1”, and the non-selected memory cell is set to the on state regardless of whether the threshold voltage is positive or negative. That is, in the NAND type EEPROM, since the memory cells are connected in series, the non-selected memory cells are always turned on, and the memory connected in series depends on whether the selected memory cell is on or off. Data stored in the selected memory cell is read depending on whether or not current flows through the cell. When the selection transistor is not selected, the control gate of the memory cell connected to the non-selected selection transistor is set to logic “0” to wait.
[0006]
In such a NAND flash EEPROM, when a plurality of bits of data are stored in one memory cell, a plurality of threshold voltages of the memory cell are set. For example, when 2 bits of data are stored in one memory cell, the threshold voltages are stored in four types as shown in Table 1 below.
[0007]
[Table 1]

[0008]
As shown in Table 1, if the stored data for 2 bits are D1 and D2, the threshold voltage of the memory cell is made to correspond to the combination of data of D1 and D2. The threshold voltages Vth1, Vth2, Vth3, and Vth4 correspond to the combinations (0, 0), (0, 1), (1, 0), and (1, 1) of the data (D1, D2), respectively. As shown in Table 1, if there is a magnitude relationship of Vth1 <Vth2 <Vth3 <Vth4, Vth1 is set to a negative value, and Vth2, Vth3, and Vth4 are set to positive values.
[0009]
Data reading from such a memory cell will be described with reference to FIG. For example, if the memory cell 2 shown in FIG. 13 is selected, the selected word line WL2 is set to a potential between Vth1 and Vth2. In this case, if Vth1 is a negative value and Vth2 is a positive value, the word line WL2 is set to 0V. This is the selected word line potential 1. The potentials of the other word lines WL1, WL3, WL4 are made higher than Vth4 so that the

memory cells

1, 3, 4 are turned on even if they have the highest threshold voltage Vth4 (the unselected word line potentials are Not shown).
[0010]
If the threshold voltage of the memory cell 2 is Vth1, the memory cell 2 is turned on, so that the potential of the column line to which the selection transistor is connected is discharged through the selection transistor, the memory cells 1 to 4, and the switching transistor. Is detected by the sense amplifier. At this time, it is determined that D1 = D2 = “0”.
[0011]
If the threshold voltage of the memory cell 2 is higher than Vth2, the memory cell 2 remains off and the column line remains charged. Next, the selected word line WL2 is set to a potential between Vth2 and Vth3. This is the selected word line potential 2. At this time, if the threshold voltage of the memory cell 2 is Vth2, the memory cell 2 is turned on, so that the potential of the column line to which the selection transistor is connected is discharged through the selection transistor, the memory cells 1 to 4 and the switching transistor. Sense amplifier detects. At this time, it is determined that D1 = "0" and D2 = "1".
[0012]
If the threshold voltage of memory cell 2 is higher than Vth3, memory cell 2 remains off and the column line remains charged. Next, the selected word line WL2 is set to a potential between Vth3 and Vth4. This is the selected word line potential 3. At this time, if the threshold voltage of the memory cell 2 is Vth3, the memory cell 2 is turned on, so that the potential of the column line to which the selection transistor is connected is discharged through the selection transistor, the memory cells 1 to 4 and the switching transistor. Sense amplifier detects. At this time, it is determined that D1 = "1" and D2 = "0".
[0013]
If the threshold voltage of the memory cell 2 is Vth4, the memory cell 2 remains off and the column line remains charged. This state is detected by the sense amplifier. At this time, it is determined that D1 = "1" and D2 = "1". Of course, the potential of the selected word line may be made higher than Vth4 to detect the discharge state of the column line.
[0014]
When the data reading is finished, each word line is set to 0V. Further, the word line of the memory cell connected to the selection transistor in which the selection transistor is not selected, that is, the signal SG is “0” is also set to 0V.
[0015]
[Problems to be solved by the invention]
In such a memory cell storing multiple bits of data, it is necessary to use a larger threshold voltage. Therefore, compared to a memory cell storing 1-bit data, the memory cell The threshold voltage becomes high. That is, more electrons are injected into the floating gate than when one bit data is stored in one memory cell. For this reason, the storage of multiple bits of data in one memory cell is larger than the storage of 1 bit of data in one memory cell, because the amount of electrons injected into the floating gate is larger. The electric field between the floating gate and the drain and the floating gate and the source becomes strong, and the possibility that electrons are emitted increases, which is not preferable in terms of reliability. In addition, since electrons are injected using the tunnel effect through the gate insulating film between the floating gate and the channel, the gate insulating film between the floating gate and the channel is formed to be particularly thin. For this reason, the reliability of the gate insulating film is particularly important. Since the word line of the memory cell connected to the selection transistor having the signal SG of “0” is set to 0V, the threshold voltage is set to be the highest as compared with one memory cell storing 1-bit data. The above-mentioned electric field of the memory cell having the largest amount of electrons injected into the floating gate becomes strong, and the same reliability as that in which 1-bit data is stored in one memo cell cannot be ensured.
[0016]
The present invention has been made based on the above circumstances, and provides a nonvolatile semiconductor memory capable of suppressing a decrease in reliability related to data retention even when a plurality of bits of data is stored in one memory cell. Objective.
[0017]
[Means for Solving the Problems]
To achieve the above object, a non-volatile semiconductor memory according to the present invention includes a memory cell string including a selection transistor and at least one memory cell coupled to the selection transistor and each having a charge storage layer. When the selection transistor is not selected at the time of reading or writing, and the gate of the memory cell in the memory cell string coupled to the non-selected selection transistor is the ground potential A potential supply circuit for supplying different potentials;The electric potential between the charge storage layer and the channel of the memory cell having the lowest threshold voltage, and the charge storage layer of the memory cell having the highest threshold voltage is different from the ground potential. It is a potential that makes the electric field between the channels equal.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
[0019]
[First Embodiment]
A first embodiment of the present invention will be described with reference to FIG.
[0020]
FIG. 1 shows a part of a row decoder included in the nonvolatile semiconductor memory according to the first embodiment of the present invention. For example, the row decoder is connected to a memory cell string as shown in FIG. This embodiment is preferably used for a NAND flash memory, for example.
[0021]
As shown in FIG. 1, the main decoder 10 outputs a signal for selecting a selection transistor in response to an address signal (not shown). When the output of the main decoder 10 is “1”, the signal SG becomes “1”, and one row of select transistors is selected. The output of the main decoder 10 is input to the inverter I1, the output signal / SG of the inverter I1 is input to the inverter I2, and the output signal SG is supplied to the gate of the selection transistor. Signal / SG is supplied to the gate of P-channel transistor P1 and the gate of N-channel transistor N2, and signal SG is supplied to the gate of P-channel transistor P2 and the gate of N-channel transistor N1. When the signal / SG is “0” and the signal SG is “1”, the transistors N1 and P1 are turned on, and the transistors N2 and P2 are turned off, so that the signal from the partial decoder 11 passes through the transistors N1 and P1 that are turned on. Are supplied to the corresponding word lines WL1 to WL4. In response to the address signal, the partial decoder 11 sets one of the signals corresponding to the word lines WL1 to WL4 to “0” and the rest to “1”. That is, one selected word line is set to “0” and the remaining non-selected word lines are set to “1”. This “0” corresponds to the selected word line potentials 1 to 3 in FIG.
[0022]
When the selection transistor is not selected, for example, when the output of the main decoder 10 is “0”, the signal / SG is “1” and the signal SG is “0”, so that the transistors N1 and P1 are turned off, and the transistors N2, Since P2 is turned on, the voltage from the bias circuit 12 is supplied to each corresponding word line. Conventionally, since a ground potential is supplied instead of the predetermined potential output from the bias circuit 12, 0 V is supplied to the control gate of the memory cell in which the selection transistor is not selected. Some circuit examples of the bias circuit 12 for supplying a potential to the control gates of non-selected memory cells are shown in FIGS.
[0023]
In FIG. 2A, the power supply voltage VC supplied from the outside is used as the output of the bias circuit 12. Recently, the power supply voltage supplied from the outside is decreasing, and there are 3.3V or 1.8V. In such a case, an external power supply voltage is boosted inside the integrated circuit, and the boosted voltage is used as an internal power supply. For example, the boosted voltage is supplied to the row decoder and supplied to the gate of the memory cell. For this reason, a power supply voltage supplied from the outside may be used as the power supply voltage, although it depends on the magnitude of the external power supply voltage.
[0024]
FIG. 2B shows another circuit example of the bias circuit. In this other circuit example, the output of the bias circuit is obtained from the connection point between the P-channel transistor P10 and the N-channel transistor N10. An arbitrary potential can be obtained by the ratio between the resistance value of the transistor P10 and the resistance value of the transistor N10.
[0025]
FIG. 2C shows still another embodiment of the bias circuit. In this embodiment, N channel transistors N11 to N14 having a gate and a drain connected between power supplies are connected in series to obtain an output of a bias circuit. Note that a voltage boosted inside the integrated circuit may be used instead of the power supply voltage VC supplied from the outside as the power source. Note that if the sum of the threshold voltages of the transistors is set to be higher than the power supply voltage, no steady current flows between the power supplies, so that current consumption can be saved. Needless to say, the number of transistors is not limited to four as in this embodiment, and may be set to an optimum number depending on the threshold voltage and power supply voltage of each transistor. As shown in FIG. 2C, when an output is to be obtained from the drain side (D12) of the transistor N12, the output potential varies from the power supply voltage to the threshold voltage VthN14 of the transistor N14 and the threshold voltage VthN13 of the transistor N13. If the sum is lower than the sum, the power supply voltage is charged to the value obtained by subtracting the sum of VthN14 and VthN13, and the threshold voltage VthN12 of the transistor N12 and the threshold of the transistor N11 than the reference potential (for example, ground potential) If it becomes higher than the sum of the voltage VthN11, the battery is discharged to a value higher than the reference potential by the sum of VthN12 and VthN11. That is, it is set to a potential between (reference potential + VthN12 + VthN11) and (power supply voltage−VthN14−VthN13).
[0026]
FIG. 2D illustrates still another circuit example of the bias circuit. In this circuit example, an output is obtained from the connection point of resistors R1 and R2 connected in series between the power supplies, and an arbitrary voltage can be obtained by the ratio of the resistance value of R1 and the resistance value of R2.
[0027]
Now consider a memory cell with the lowest threshold voltage and a memory cell with the highest threshold voltage. For example, consider a case where block 0 shown in FIG. 14 is selected and block 1 is not selected. Regardless of the threshold voltage of the memory cell in the non-selected block 1, that is, the data written in the memory cell, the optimum potential described below is applied to the control gate (word line). A more specific description will be given with reference to FIG.
[0028]
The threshold voltages of any two memory cells in the unselected block 1 are Vth1 = -2V and Vth4 = 7V, respectively, and the floating gates of the memory cells having the threshold voltages Vth1 and Vth4 when the control gate is 0V are used. The potentials are V1 and V4, respectively. If the control gate potential is VCG, the potentials of the floating gates of the memory cells Vth1 and Vth4 can be expressed as VCG × α + V1 and VCG × α + V4, respectively (α is a number between 0 and 1). Since each memory cell is controlled by the potential of the floating gate, the potential of the floating gate when turning on is the same even if the threshold voltage seen from the control gate is different.
[0029]
If the memory cell is turned on when the floating gate is 1V, the memory cell having the threshold voltage Vth1 = -2V is established by the equation -2 × α + V1 = 1, and the memory cell having the threshold voltage Vth4 = 7V. Is established as 7 × α + V1 = 1. When α is 0.6, V1 = 2.2 and V4 = −3.2. Therefore, the potential of the floating gate of the memory cell having the threshold voltage Vth1 = −2V is VCG × 0.6 + 2.2, and the potential of the floating gate of the memory cell having the threshold voltage Vth4 = 7V is VCG × 0. 6-3.2. Since VCG × 0.6 + 2.2 is a positive value and VCG × 0.6-3.2 is a negative value, the optimal potential of the control gate is when both are added to zero.
[0030]
Therefore, the value of VCG when VCG × 0.6 + 2.2 + VCG × 0.6-3.2 = 0 is (3.2-2.2) / (2 × 0.6), that is, VCG = 0. It is preferable to set the output of the bias circuit to 83V. Of course, this is a value that changes in accordance with the threshold voltage of the memory cell to be set or the characteristics of the memory cell. For example, α is a value determined by a capacitive coupling between the control gate and the floating gate, a capacitive coupling between the floating gate and the channel, and the like, where α is 0.7, V1 = 2.4, V4 = -3.9. Therefore, VCG × 0.7 + 2.4 + VCG × 0.7-3.9 = 0 and VCG = 1.07V.
[0031]
As described above, when α is 0.6 and VCG = 0.83V, the potential of the floating gate of the memory cell with Vth1 = −2V is about + 2.7V, and the floating gate of the memory cell with Vth4 = 7V is The potential is about -2.7V. Therefore, the electric field between the floating gate and the channel of the memory cell having the lowest threshold voltage and the electric field between the floating gate and the channel of the memory cell having the highest threshold voltage can be made equal. That is, the electric field applied to the gate insulating film under the floating gate can be made equal between the memory cell with the lowest threshold voltage and the memory cell with the highest threshold voltage, and the reliability can be improved as compared with the conventional case.
[0032]
The NAND type flash memory has been considered. Next, the NOR type flash memory will be considered. Since the threshold voltage of the NOR type memory cell does not take a negative value, the threshold voltage of the memory cell with the lowest threshold voltage and the memory cell with the highest threshold voltage is Vth1 = 1V and Vth4 = 10V. The potentials of the floating gates of the memory cells of Vth1 and Vth4 when the control gate is 0V are V1 and V4, respectively. If the control gate potential is VCG, the potentials of the floating gates of the memory cells Vth1 and Vth4 can be expressed as VCG × α + V1 and VCG × α + V4, respectively (α is a number between 0 and 1).
[0033]
As in the NAND type, if the memory cell is turned on when the floating gate is 1V, the memory cell having the threshold voltage Vth1 = 1V is established by the formula 1 × α + V1 = 1, and the threshold voltage is For a memory cell with Vth4 = 10V, the formula 10 × α + V4 = 1 holds. When α is 0.6, V1 = 0.4 and V4 = −5. Therefore, the potential of the floating gate of the memory cell having the threshold voltage Vth1 = 1V is VCG × 0.6 + 0.4, and the potential of the floating gate of the memory cell having the threshold voltage Vth4 = 10V is VCG × 0.6. -5. When Vth1 memory cell and Vth4 memory cell have the same electric field between the floating gate and the channel, VCG × 0.6 + 0.4 is a positive value and VCG × 0.6-5 is a negative value. In this case as well, the optimal control gate potential is obtained by adding both to zero. Therefore, when VCG × 0.6 + 0.4 + VCG × 0.6−5 = 0, the value of VCG is (5-0.4) / (2 × 0.6), that is, VCG = 3.83V. It is good to set the output. By setting the potential of the control gate in this way, the electric field between the floating gate and the channel of the memory cell having the lowest threshold voltage and the floating gate and the channel of the memory cell having the highest threshold voltage are set. The electric field can be made equal. That is, the electric field applied to the gate insulating film under the floating gate can be made equal between the memory cell with the lowest threshold voltage and the memory cell with the highest threshold voltage, and the reliability can be improved as compared with the conventional case.
[0034]
The block diagram shown in FIG. 3 relates to a modification of the embodiment. This modification is an example in which the transistors N2 and P2 shown in FIG. 1 are arranged as the circuit unit 14 on the opposite side of the row decoder with respect to the memory cell array. One circuit example of the circuit unit 14 is shown in FIG. In the memory cell string in which the selection transistor having the signal SG of “1” is selected, the output of the inverter I3 to which the signal SG is input is “0”, and the output of the inverter I4 to which the output of the inverter I3 is input. Since it is “1”, the N-channel transistor N2 and the P-channel transistor P2 are turned off. Therefore, a decode signal is supplied to the word line through the transistors N1 and P1 shown in FIG. On the other hand, when the selection transistor whose signal SG is “0” is not selected, the output of the inverter I3 to which the signal SG is input is “1”, and the output of the inverter I4 to which the output of the inverter I3 is input is “0”. Therefore, the N-channel transistor N2 and the P-channel transistor P2 are turned on. Therefore, the potential from the bias circuit 12 is supplied to the word line through these transistors N2 and P2. At this time, the transistors N1 and P1 shown in FIG. 1 are turned off. For this reason, the decode signal does not flow into the bias circuit 12.
[0035]
Thus, if the transistors N1 and P1 and the transistors N2 and P2 are arranged on the opposite sides of the memory cell array, the number of transistors in one place can be reduced, and thus there is an advantage that the pattern can be laid out with a margin. In this embodiment, the inverter I4 is used. However, the inverter I4 may be omitted and the signal SG may be directly applied to the gate of the transistor P2.
[0036]
[Second Embodiment]
FIG. 5 shows a NOR type flash memory cell array. This shows an output of 1 bit. If an 8-bit configuration is used, eight such memory cell arrays are arranged on the same row. FIG. 6 shows an arrangement of a plurality of such 8-bit memory cell arrays.
[0037]
As is well known, the NOR type flash memory erases data by setting the control gate to 0 V or a negative voltage and applying a high voltage to the source to emit electrons from the floating gate of the memory cell to the source. . At the time of erasing, the source potential circuit 21 applies a high voltage to the source. When reading and writing data, the source potential circuit 21 supplies a ground potential to the source of the memory cell. In another embodiment shown in FIG. 6, the memory cell array is divided into two blocks so that the memory cell array is surrounded by an alternate long and short dash line, and the source potential circuit 21 is provided in each block so that data is erased and written in units of blocks. And reading. In this other embodiment, the control gates of the memory cells of the non-selected blocks are set to a predetermined potential higher than the ground potential to stand by, thereby improving the reliability, particularly the reliability regarding data retention. Further, even when the source of the memory cell of the non-selected block is set to a predetermined potential higher than the ground potential and is put on standby, the reliability, particularly the reliability regarding data retention, can be improved.
[0038]
As shown in FIG. 6, in the second embodiment, a circuit unit 15 is provided on the opposite side of the row decoder to the memory cell array, and is connected to each word line of each block.
[0039]
One circuit example of the circuit unit 15 is shown in FIG. In FIG. 7, the block selection signal BS is a signal for determining whether to select the upper block or the lower block in FIG. 6. For example, when the signal BS is “1”, the upper block is selected. When “0”, the lower block is selected. In a non-selected block, each word line is set to a predetermined potential, all outputs of the column decoder are “0”, and all transistors of the column gate are turned off. The upper block corresponds to the signal BS input to the inverter I5, and the lower block corresponds to the inverter I5 to which the inverted signal / BS of the signal BS is input. Here, the case where the signal BS is input to the inverter I5 will be described. When the upper block whose signal BS is “1” is selected, the output of the inverter I5 becomes “0”, so that the N-channel transistor N3 to which the output of the inverter I5 is supplied to the gate is turned off. The output of the inverter I6 to which the output of the inverter I5 is input is “1”, and the P-channel transistor P3 to which the output of the inverter I6 is supplied to the gate is also turned off. Since the transistors N3 and P3 are turned off, the bias circuit 12 connected to one ends of the transistors N3 and P3 is separated from the respective word lines to which the corresponding other ends of the transistors N3 and P3 are connected. For this reason, each word line is controlled by the output of the row decoder. On the other hand, when the upper block whose signal BS is “0” is in the standby state, the output of the inverter I5 becomes “1”, and the N-channel transistor N3 supplied with the output of the inverter I5 is turned on. The output of the inverter I6 to which the output of the inverter I5 is input is “0”, and the P-channel transistor P3 to which the output of the inverter I6 is supplied to the gate is also turned on. Since the transistors N3 and P3 are turned on, the bias circuit 12 connected to one ends of the transistors N3 and P3 passes through the transistors N3 and P3 corresponding to the word lines to which the other ends corresponding to the transistors N3 and P3 are respectively connected. Connected. For this reason, since the output from the bias circuit 12 is supplied to each word line and set to a predetermined voltage, the reliability, in particular, the data holding reliability is improved as compared with the conventional case where it is set to the ground potential. Can be made.
[0040]
One circuit example of the row decoder is shown in FIG. When the block including this decoder is selected, the signal BS becomes “1”, so that the N-channel transistor N30 and the N-channel transistor N31 are turned on. Therefore, the N channel transistors N32, N33,..., Nk operate in response to the address signals A1, A2,..., Ak supplied to the gates, and control the selection / non-selection of the word lines. When signal BS is “0”, for example, when a block including the decoder shown in FIG. 8 is not selected, transistors N30 and N31 are turned off. Therefore, the gate of the P-channel transistor P31 is charged to the “1” level, and the transistor P31 is turned off. That is, since the transistors N31 and P31 are turned off, the decoder does not affect the word line, and is controlled only by the output of the bias circuit 12.
[0041]
Another circuit example of the row decoder is shown in FIG. In other circuit examples, the circuit portion shown in FIG. 7 is not used. The other circuit example shown in FIG. 9 differs from the circuit example shown in FIG. 8 in that the drain of the N-channel transistor N41 is connected to the drain of the transistor N31, and the source of the transistor N41 is connected to the bias circuit 12. The gate is supplied with an inverted signal / BS of the signal BS. Since the signal / BS is "0" when the signal BS is "1", the transistor N41 is turned off and operates in the same manner as in the circuit example shown in FIG. When the signal BS is “0”, for example, when the block including the decoder shown in FIG. 9 is not selected, the transistors N31 and P31 are turned off as in the circuit example shown in FIG. At this time, since the signal / BS is "1" and the gate of the transistor N42 is also "1", the bias circuit 12 is connected to the word line through the transistors N41 and N42 that are turned on, and the non-selected block Each word line is set to a predetermined potential.
[0042]
FIG. 10 shows still another circuit example of the row decoder. In the circuit example shown in FIG. 8, the power supply voltage VC is switched and supplied to the transistor P31 when reading data, and the high voltage VP is supplied when writing data. However, in the circuit example shown in FIG. VC is supplied by switching between VP when data is written and a predetermined voltage from the bias circuit 12 in a standby state. This switching is performed by the VC / VP / bias circuit switching circuit 50, for example. When the block including the decoder shown in FIG. 10 is selected and data is read and written, the signal / BS becomes “0”, so that the P-channel transistor P51 is turned on and the N-channel transistor N51 is turned off. For this reason, when the corresponding word line is selected in response to the address signal, VC or VP is output to the word line, and when the corresponding word line is not selected, it is set to the reference potential (ground potential). When the block including the decoder shown in FIG. 10 is not selected, the signal / BS becomes “1”, so that the P-channel transistor P51 is turned off and the N-channel transistor N51 is turned on. For this reason, the gates of the transistors P31 and N42 are set to the reference potential, the transistor P31 is turned on, the transistor N42 is turned off, the voltage from the bias circuit 12 is output to the word line through the transistor P31, and the control gate of the memory cell Is set to a predetermined potential.
[0043]
[Third Embodiment]
FIG. 11 is a timing chart showing a third embodiment of the present invention. In this embodiment, when data is read from the selected block, the read data is latched in the latch circuit, and the latched data is output. After the data is latched, the electric field between the charge storage layer and the substrate (channel) can be relaxed by supplying the voltage from the bias circuit 12 to all the word lines. For this reason, the reliability regarding the data retention characteristic of the memory cell is increased. This can be applied to either a NAND flash memory or a NOR flash memory. FIG. 11 shows waveforms at the time of reading from the NAND flash memory.
[0044]
As shown in FIG. 11, when the signal SG for selecting the selection transistor is “0”, a predetermined potential is supplied to the control gates (WL1 to WL4) of the memory cells connected to the selection transistor.
[0045]
On the contrary, when the signal SG for selecting the selection transistor is “1”, among the memory cells connected to the selection transistor, the control gate of the memory cell connected to the selected word line WL3 is set to “0”, and the like. The control gates of the memory cells connected to the non-selected word lines WL1, WL2, WL4 are set to “1”. As a result, the data stored in the memory cell connected to the selected word line WL3 is read out to the sense amplifier or the like via the bit line. After the data is read by the sense amplifier or the like, the latch signal (latch) becomes “1”, the read data is latched by the latch circuit, and the latched data is output from the latch circuit. Thereafter, the signal SG becomes “0”, and the word lines WL1 to WL4 are set to a predetermined potential, for example, a potential capable of relaxing the electric field between the charge storage layer and the substrate (channel), but the data read from the memory cell Will continue to be output from the latch circuit. For example, even when the address signal supplied from the outside does not change, the word line can be set to a predetermined potential after a predetermined time, and the electric field between the charge storage layer and the substrate (channel) can be more relaxed than in the past. For this reason, it is possible to improve the reliability of the memory cell, particularly the reliability related to data retention.
[0046]
Similarly, in the case of the NOR type flash memory, for example, if the block selection signal BS is set to “1” for a predetermined time to select a block and latch the read data, the word line of the selected block Can be set to a predetermined potential for a longer period of time, so that reliability, particularly reliability relating to data retention, can be improved.
[0047]
As mentioned above, although this invention was demonstrated by some embodiment, this invention is not limited to the said embodiment, In the range which does not deviate from the main point, it can change variously.
[0048]
For example, in the embodiment, four threshold voltages Vth1, Vth2, Vth3, and Vth4 are set to store data in one memory cell. However, the threshold voltages are set to store data in one memory cell. The threshold voltage may be other than four types.
[0049]
In the above-described embodiment, the lowest threshold voltage Vth1 is -2V (or 1V) among the plurality of types of threshold voltages, and the highest threshold voltage Vth4 is 7V (or sequentially in the positive direction). 10V). In this case, the potential VCG supplied to the control gate of the non-selected memory cell is 0.83 V (or 3.83 V), that is, a positive value when viewed from the reference potential (for example, ground potential). However, the potential VCG is not limited to a positive value. For example, the polarity of the threshold voltage is reversed, the threshold voltage Vth1 is the highest, for example, 2V (or -1V), and the threshold voltage Vth4 is sequentially lowered in the negative direction, for example, -7V (or −10V). In this case, the potential VCG supplied to the control gate of the non-selected memory cell takes a negative value. That is, the potential VCG is not limited to a negative potential and a positive potential, and may be a potential that is located between the maximum threshold voltage and the minimum threshold voltage set for the memory cells in the memory cell array.
[0050]
Further, the average value of N (N is a positive integer of 3 or more) may be used instead of being intermediate between the maximum threshold voltage and the minimum threshold voltage. For example, it may be between the threshold voltage Vth1 and the threshold voltage Vth3, or between the threshold voltage Vth2 and the threshold voltage Vth4.
[0051]
Further, in a memory having a memory cell string having a selection transistor, for example, a NAND flash memory, when the selection transistor is not selected at the time of reading or writing, the memory cell string coupled to the non-selected selection transistor A potential different from the ground potential may be supplied to the gate of the memory cell.
[0052]
For example, in a NOR flash memory, when the memory cell array is not selected at the time of reading or writing, a potential different from the ground potential is supplied to the gate of the memory cell in the unselected memory cell array. Also good.
[0053]
Further, the form of the memory cell or the form of the memory cell string is not limited to the above embodiment. For example, some other examples of memory cell strings are shown in FIG. 12B, in which a selection transistor and one memory cell are connected in series, as shown in FIG. As shown in FIG. 12C, the selection transistor, one memory cell, and a switching transistor are connected in series. As shown in FIG. 12C, the selection transistor and a plurality of memory cells connected in parallel to each other are connected in series. As shown in FIG. 12D, a selection transistor, a plurality of memory cells connected in parallel to each other, and a switching transistor are connected in series.
[0054]
Needless to say, various modifications can be made.
[0055]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a nonvolatile semiconductor memory capable of suppressing a decrease in reliability related to data retention even when a plurality of bits of data is stored in one memory cell.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a part of a row decoder included in a nonvolatile semiconductor memory according to a first embodiment of the present invention.
FIGS. 2A to 2D are circuit diagrams illustrating circuit examples of a bias circuit, respectively.
FIG. 3 is a block diagram showing a non-volatile semiconductor memory according to a modification of the first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a circuit example of a circuit unit included in a nonvolatile semiconductor memory according to a modification of the embodiment of the present invention.
FIG. 5 is a view showing a memory cell array of a NOR type flash memory;
FIG. 6 is a circuit diagram showing a memory cell array and its vicinity included in a nonvolatile semiconductor memory according to a second embodiment of the present invention;
FIG. 7 is a circuit diagram showing a circuit example of a circuit unit included in a nonvolatile semiconductor memory according to a second embodiment of the present invention.
FIG. 8 is a circuit diagram showing a circuit example of a row decoder.
FIG. 9 is a circuit diagram showing another circuit example of the row decoder.
FIG. 10 is a circuit diagram showing still another circuit example of the row decoder.
FIG. 11 is a timing waveform diagram showing timings of main parts of a nonvolatile semiconductor memory according to a third embodiment of the present invention.
FIGS. 12A to 12D are equivalent circuit diagrams showing other examples of memory cell strings, respectively.
FIG. 13 is an equivalent circuit diagram showing a NAND type memory cell string;
FIG. 14 is a configuration diagram showing a memory cell array of a NAND flash EEPROM;
FIG. 15 is a diagram showing a relationship between a threshold voltage of a memory cell and a selected word line potential;
[Explanation of symbols]
10 ... main decoder,
11 ... partial decoder,
12 ... Bias circuit,
14 ... circuit part,
21: Source potential circuit.

Claims

A memory cell array in which memory cell strings including a selection transistor and at least one memory cell coupled to the selection transistor and each having a charge storage layer are arranged in a matrix;
A potential supply circuit that supplies a potential different from a ground potential to the gate of the memory cell in the memory cell string coupled to the non-selected selection transistor when the selection transistor is non-selected at the time of reading or writing And comprising
The potential different from the ground potential is an electric field between the charge storage layer and the channel of the memory cell having the lowest threshold voltage and between the charge storage layer and the channel of the memory cell having the highest threshold voltage. A non-volatile semiconductor memory, characterized in that the potential is equal to an electric field.

A latch circuit for latching data read from the memory cell;
2. The selection transistor coupled to the memory cell from which the data is read is deselected after data read from the memory cell is latched by the latch circuit. Non-volatile semiconductor memory.

A switching circuit controlled by a signal corresponding to one of the signal for selecting the selection transistor and the signal for selecting the selection transistor;
2. The switching circuit is turned on when the selection transistor is not selected, and a potential different from the ground potential is supplied to the gate of the memory cell through the switched switching circuit. The non-volatile semiconductor memory according to claim 2.

4. The nonvolatile memory according to claim 1, wherein when the nonvolatile semiconductor memory is in a standby state, a potential different from the ground potential is supplied to a gate of the memory cell. 5. Semiconductor memory.

A memory cell array in which memory cells each having a charge storage layer are arranged in a matrix;
A potential supply circuit for supplying a potential different from a ground potential to the gate of the memory cell in the unselected memory cell array when the memory cell array is unselected at the time of reading or writing ;
The potential different from the ground potential is an electric field between the charge storage layer and the channel of the memory cell having the lowest threshold voltage and between the charge storage layer and the channel of the memory cell having the highest threshold voltage. A non-volatile semiconductor memory, characterized in that the potential is equal to an electric field.

A latch circuit for latching data read from the memory cell;
After the data read from the memory cell is latched by the latch circuit, the memory cell from which the data has been read is deselected, and the gate of the non-selected memory cell has a potential different from the ground potential. The nonvolatile semiconductor memory according to claim 5 , wherein the nonvolatile semiconductor memory is supplied.

When said nonvolatile semiconductor memory is in a standby state, the gate of the memory cell, the nonvolatile semiconductor memory according to claim 5 and claim 6, characterized in that supplying different potentials and the ground potential .