JP3983788B2

JP3983788B2 - External storage device and memory access control method thereof

Info

Publication number: JP3983788B2
Application number: JP2006028186A
Authority: JP
Inventors: 隆之田村; 茂雅塩田; 国弘片山; 理之内藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-02-06
Filing date: 2006-02-06
Publication date: 2007-09-26
Anticipated expiration: 2015-07-14
Also published as: JP2006164305A

Description

本発明は、静的記憶装置を用いた、コンピュータの外部記憶装置に係わり、特に、任意バイト幅を持つセクタデータをセクタ単位に連続アクセスするときに、セクタデータのエラー検出およびエラー訂正を高速に処理するための外部記憶装置に関する。 The present invention relates to an external storage device of a computer using a static storage device. In particular, when sector data having an arbitrary byte width is continuously accessed in units of sectors, error detection and error correction of the sector data is performed at high speed. The present invention relates to an external storage device for processing.

従来、メモリ制御における信頼性向上と高速アクセスを同時に実現する技術としては、特公平６−１０５４４３号公報に記載されているように、メモリから出力されるｘバイト幅のデータを奇数部（ｘ／２バイト幅）と偶数部（ｘ／２バイト幅）に分割して、奇数部と偶数部のそれぞれについて、エラー訂正コードを用いてエラー検出およびエラー訂正を行ない、奇数部と偶数部から出力されるｘ／２バイト幅のデータをインタリーブ制御によって、ｘ／２バイト幅のシステムバスに連続して出力する方式がある。 Conventionally, as a technique for simultaneously improving reliability and high-speed access in memory control, as described in Japanese Examined Patent Publication No. 6-105443, x-byte width data output from a memory is converted into an odd-numbered part (x / 2 bits wide) and even parts (x / 2 bytes wide), error detection and error correction are performed for each of odd parts and even parts using error correction codes, and output from odd parts and even parts. There is a system in which x / 2 byte wide data is continuously output to an x / 2 byte wide system bus by interleave control.

ところで、ｍバイト（例えば５１２バイト）幅を持つセクタデータに対し、エラー検出およびエラー訂正を行なうには、ｍバイト幅のセクタデータをｎバイト（例えば１バイト）単位に、ｍ／ｎ回（ｍはｎの倍数である）にわけて、エラー訂正手段に入力する必要がある。 By the way, in order to perform error detection and error correction on sector data having a width of m bytes (for example, 512 bytes), the sector data having a width of m bytes is divided into n bytes (for example, 1 byte) by m / n times (m Is a multiple of n) and must be input to the error correction means.

しかしながら、上記従来技術でのエラー検出およびエラー訂正は、システムバスのバイト幅と同じバイト幅のデータに対して行うものであり、システムバスのバイト幅より大きなｍバイト幅のセクタデータに対するエラー検出およびエラー訂正を行なうものにはそのまま適用できない。しかも、上記従来技術では、奇数部と偶数部の両方に、別個のエラー訂正手段を必要としている。 However, the error detection and error correction in the above prior art is performed on data having the same byte width as that of the system bus, and error detection and sector data having a width of m bytes larger than the byte width of the system bus It cannot be applied as it is to those that perform error correction. In addition, the above-described prior art requires separate error correction means for both odd and even portions.

本発明の目的は、システムバスのバイト幅よりも大きなｍバイト幅のセクタデータに対してエラー検出およびエラー訂正を行なう場合に、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。 The object of the present invention is to shorten the time required for error detection and error correction when performing error detection and error correction on sector data having a width of m bytes larger than the byte width of the system bus, thereby enabling high-speed memory access. It is to provide an external storage device to be realized.

本発明の他の目的は、単一のエラー訂正手段を用いて、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。 Another object of the present invention is to provide an external storage device that uses a single error correction means to reduce the time required for error detection and error correction and realize high-speed memory access.

上記目的を達成するために、本発明は、
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第１のメモリおよび第２のメモリと、
前記ホストコンピュータから前記第１および第２のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第１および第２のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第１および第２のメモリの一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記第１および第２のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。 In order to achieve the above object, the present invention provides:
A system interface unit that controls an interface with a host computer, and error detection and error correction for sector data composed of data having a number of bytes larger than the bus width of a system bus connecting the system interface unit and the host computer. Error correction means to perform,
A first memory and a second memory as static storage devices each having a memory bus having the same bus width as the bus width of the system bus and storing sector data;
Control means for controlling read and write operations of sector data from the host computer to the first and second memories,
In response to a write command from the host computer, the control means stores a plurality of sector data accompanying the write command alternately in the first and second memories in units of sectors,
In response to the read command from the host computer, the control means reads the first sector data from the first memory among the plurality of sector data requested by the read command, and sends it to the error correction means. Then, while transferring the Nth sector data (N is a natural number) from one of the first and second memories to the system interface unit, the N + 1th sector data from the other is transferred to the error correction means. An external storage device is provided, wherein the sector data of the first and second memories are read simultaneously so as to be transferred.

この外部記憶装置において、好ましくは、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第１のメモリのメモリバスを接続するとともに、その他方へ前記第２のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第１および第２のメモリのセクタデータの読み出しを行う。 In this external storage device, preferably, the memory bus of the first memory is selectively connected to one of the system interface unit and the error correction means, and the memory bus of the second memory is connected to the other. Data switching means to be connected is provided, and the control means reads the sector data of the first and second memories while switching the data switching means at the time of read access from the host computer.

前記ホストコンピュータから前記第１および第２のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第１および第２のメモリへのセクタデータの格納を行うようにしてもよい。 A write buffer for temporarily storing sector data in a write access of sector data from the host computer to the first and second memories; and a sector to the first and second memories via the write buffer Data may be stored.

前記第１および第２のメモリに代えて、システムバスのバス幅の２倍のバス幅のメモリバスを有しセクタデータを格納するメモリを用いてもよい。この場合には、前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、１番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からＮ番目（Ｎは自然数）のセクタデータを前記システムインタフェース部へ転送する間に、他方からＮ＋１番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。 Instead of the first and second memories, a memory having a memory bus having a bus width twice the bus width of the system bus and storing sector data may be used. In this case, in response to the write command from the host computer, the control means stores odd-numbered sector data among the plurality of sector data accompanying the write command in the memory on the upper side of the memory bus. In addition, the even-numbered sector data is stored in the memory on the lower side of the memory bus, and in response to the read command from the host computer, the first sector data among the plurality of sector data requested by the read command is stored. Sector data is read from the upper side of the memory and supplied to the error correction means, and then the Nth (N is a natural number) sector data from one of the upper side and the lower side of the memory is transferred to the system interface unit. In between, the (N + 1) th sector data from the other is transferred to the error correction means. The upper side of the memory and reading out the lower side of the sector data at the same time.

また、本発明による外部記憶装置のメモリアクセス制御方法は、
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第１のメモリ、および、偶数番目のセクタのセクタデータを格納する第２のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第１のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第２のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、１番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ１番目のセクタデータを前記第１のメモリから前記ホストコンピュータへ転送する間に２番目のセクタデータを前記第２のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ２番目のセクタデータを前記第２のメモリから前記ホストコンピュータへ転送する間に３番目のセクタデータを前記第１のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだＮ番目のセクタデータを前記ホストコンピュータへ転送する間にＮ＋１番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。 In addition, the memory access control method of the external storage device according to the present invention includes:
An external storage device having a static storage device for storing sector data, wherein the static storage device is a first memory for storing sector data of odd-numbered sectors among a plurality of consecutive sectors to be accessed; And having a second memory for storing sector data of even-numbered sectors, and error correction means for performing error detection and error correction on the sector data,
When write access is performed from the host computer to the plurality of consecutive sectors, the odd-numbered sector data is stored in the first memory together with the error correction code alternately for each sector, and the even-numbered sector data is also stored. Stored in the second memory together with the error correction code,
When performing read access to the plurality of consecutive sectors from the host computer, the first sector data is read from the first memory, error detection / correction is performed by the error correction means, and the error detection / correction is completed. During the transfer of the first sector data from the first memory to the host computer, the second sector data is read from the second memory and transferred to the error correction means, and then the error detection / correction is performed. While transferring the completed second sector data from the second memory to the host computer, the third sector data is read from the first memory and transferred to the error correction means, and error detection is performed in the same manner. -N + 1st sector data while transferring the corrected Nth sector data to the host computer The read out and performs control to be transferred to said error correcting means.

本発明によれば、制御手段（例えば、マイクロプロセッサ）は、Ｎ番目のセクタデータとＮ＋１番目のセクタデータを同時に読み出すことを可能とするように、ライト対象の複数のセクタデータをメモリに格納できる。これにより、データ切り替え手段によって、Ｎ番目のセクタデータをシステムバスに出力すると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段に対し出力することができる。したがって、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間は、Ｎ番目のセクタデータをシステムバスに出力するときに、同時に行なうことが可能となるので、セクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することが可能となる。 According to the present invention, the control means (for example, a microprocessor) can store a plurality of write target sector data in the memory so that the Nth sector data and the N + 1th sector data can be read simultaneously. . Thus, the data switching means can output the Nth sector data to the system bus and simultaneously output the (N + 1) th sector data to the error correction means. Therefore, the time required for error detection and error correction for the (N + 1) th sector data can be simultaneously performed when the Nth sector data is output to the system bus. It is possible to apparently reduce the time required.

また、エラー検出・訂正は、常にホストコンピュータに転送しているセクタデータの次のセクタデータについてのみ実行するので、エラー訂正手段は単一個用いればよい。 Further, since error detection / correction is always executed only for the sector data next to the sector data transferred to the host computer, a single error correction means may be used.

以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明による外部記憶装置の一実施例のシステム構成を示すブロック図である。 FIG. 1 is a block diagram showing a system configuration of an embodiment of an external storage device according to the present invention.

１は、ホストコンピュータ２からのコマンドにしたがって、第１のメモリ４および第２のメモリ５に対し、セクタデータをライトまたはリードするメモリ制御装置であり、制御信号２２および外部バス３２によって、ホストコンピュータ２のコマンドを受け付ける。 Reference numeral 1 denotes a memory control device for writing or reading sector data to or from the first memory 4 and the second memory 5 in accordance with a command from the host computer 2, and the host computer is controlled by a control signal 22 and an external bus 32. 2 commands are accepted.

ホストコンピュータ２は、ホストコンピュータバス３１によって、システムバス３に接続され、制御信号２２とシステムバス３を使用して、メモリ制御装置１に対し、セクタデータのライトおよびリードの動作を行なう。第１のメモリ４および第２のメモリ５は、それぞれセクタデータを格納する記憶手段であり、本実施例では、フラッシュメモリを用いる。フラッシュメモリは、予め定められたバイト数（例えば５１２バイト）のセクタ単位にデータの電気的消去・書き換えが可能な不揮発性の半導体メモリとして知られている。但し、本発明は静的記憶装置である他の書き込み可能メモリに対しても適用することが可能である。ローカルバス６は、メモリ制御装置１、ライトバッファ７そしてマイクロプロセッサ８を接続しているバスである。ライトバッファ７は、ホストコンピュータ２が、ライトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス６１によってローカルバス６に接続される。マイクロプロセッサ８は、マイクロプロセッサバス６２によってローカルバス６に接続され、ホストコンピュータ２がメモリ制御装置１に設定したコマンドを解析し、メモリ制御装置１が行なう動作の設定を行なう。 The host computer 2 is connected to the system bus 3 by the host computer bus 31, and uses the control signal 22 and the system bus 3 to write and read sector data to the memory control device 1. The first memory 4 and the second memory 5 are storage means for storing sector data, respectively, and flash memory is used in this embodiment. A flash memory is known as a non-volatile semiconductor memory capable of electrically erasing and rewriting data in sectors of a predetermined number of bytes (for example, 512 bytes). However, the present invention can also be applied to other writable memories that are static storage devices. The local bus 6 is a bus connecting the memory control device 1, the write buffer 7 and the microprocessor 8. The write buffer 7 is storage means for temporarily storing the sector data written by the host computer 2, and is connected to the local bus 6 by the write buffer bus 61. The microprocessor 8 is connected to the local bus 6 by a microprocessor bus 62, analyzes a command set in the memory control device 1 by the host computer 2, and sets an operation to be performed by the memory control device 1.

ここで、システムバス３のバス幅がＭバイトのとき、ローカルバス６のバス幅はシステムバス３と同一のＭバイトであり、第１のメモリバス１１１および第２のメモリバス１１２のバス幅もシステムバス３と同一のＭバイトである。 Here, when the bus width of the system bus 3 is M bytes, the bus width of the local bus 6 is the same M bytes as the system bus 3, and the bus widths of the first memory bus 111 and the second memory bus 112 are also The same M bytes as the system bus 3.

データ切り替え手段１１は、第１のメモリバス１１１および第２のメモリバス１１２からのセクタデータをＥＣＣバス１１３および内部データバス１１４に切り換える。エラー訂正手段１２は、内部データバス１１４からのセクタデータに対するエラー訂正用符号を生成し、また、ＥＣＣバス１１３からのセクタデータに対するエラー検出およびエラー訂正を行なう。システムインタフェース部１３は、制御信号２２および外部バス３２によって、ホストコンピュータ２からのメモリアクセスに対するコマンドを受け付ける。このとき、システムインタフェース部１３は、割り込み信号１３１をマイクロプロセッサ８に対し出力する。また、システムインタフェース部１３は、制御信号２２によるリード／ライトからセクタデータに対するリード信号１３２、ライト信号１３３、転送終了信号１３４およびタイミング信号１３５を生成する。 The data switching unit 11 switches the sector data from the first memory bus 111 and the second memory bus 112 to the ECC bus 113 and the internal data bus 114. The error correction unit 12 generates an error correction code for the sector data from the internal data bus 114, and performs error detection and error correction for the sector data from the ECC bus 113. The system interface unit 13 receives a command for memory access from the host computer 2 through the control signal 22 and the external bus 32. At this time, the system interface unit 13 outputs an interrupt signal 131 to the microprocessor 8. Further, the system interface unit 13 generates a read signal 132, a write signal 133, a transfer end signal 134, and a timing signal 135 for the sector data from the read / write by the control signal 22.

ホストコンピュータ２がセクタデータをライトする場合には、ライト信号１３３が出力され、ホストコンピュータ２からのセクタデータは、タイミング信号１３５のタイミングで内部データバス１１４からライトバッファ７に格納される。また、ホストコンピュータ２がセクタデータをリードする場合には、リード信号１３２が出力され、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをタイミング信号１３５のタイミングで読み出し、データ切り替え手段１１によって内部データバス１１４に切り替え、システムインタフェース部１３からホストコンピュータ２に出力する。さらに、ホストコンピュータ２にセクタデータを出力すると同時に、第１のメモリバス１１１または第２のメモリバス１１２のセクタデータをデータ切り替え手段１１でＥＣＣバス１１３に切り換え、エラー訂正手段１２において、エラー検出およびエラー訂正を行なう。 When the host computer 2 writes sector data, a write signal 133 is output, and the sector data from the host computer 2 is stored in the write buffer 7 from the internal data bus 114 at the timing of the timing signal 135. When the host computer 2 reads the sector data, a read signal 132 is output, and the sector data of the first memory bus 111 or the second memory bus 112 is read at the timing of the timing signal 135, and data switching means 11 to switch to the internal data bus 114 and output from the system interface unit 13 to the host computer 2. Further, at the same time as the sector data is output to the host computer 2, the sector data of the first memory bus 111 or the second memory bus 112 is switched to the ECC bus 113 by the data switching means 11, and the error correction means 12 Perform error correction.

図１において、システムインタフェース部１３より下側に示した部分は、図２０にその外観を示すようなメモリカード内に内蔵することが可能である。 In FIG. 1, the portion shown below the system interface unit 13 can be incorporated in a memory card whose appearance is shown in FIG.

図２は、システムインタフェース部１３の構成を示すブロック図である。 FIG. 2 is a block diagram showing a configuration of the system interface unit 13.

データバッファ１３６は、外部バス３２からのセクタデータおよび、内部データバス１１４からのセクタデータをバッファリングする。アクセス設定レジスタ１３７には、ホストコンピュータ２からのコマンドが設定される。コマンドは、アクセスするセクタデータの先頭アドレス、アクセスの種類（リードまたはライト）およびアクセスするセクタ数を示している。ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定すると、アクセス設定レジスタ１３７は割り込み信号１３１を出力する。また、アクセス設定レジスタ１３７は、設定されたコマンドにより、リード信号１３２またはライト信号１３３を出力する。制御信号デコード部１３８は、制御信号２２から、転送終了信号１３４およびタイミング信号１３５を出力する。転送終了信号１３４は、一つのセクタデータに対するアクセスが終了すると出力される。タイミング信号１３５は、ホストコンピュータ２がセクタデータをリードまたはライトするときの制御信号２２から生成される。ステータスレジスタ１３９は、メモリ制御装置１の状態を示すデータを格納する。割り込み信号１３１が出力されたとき、および転送終了信号１３４が出力されたとき、ステータスレジスタ１３９はビジー状態に設定される。また、ステータスレジスタ１３９をレディー状態に設定するのは、マイクロプロセッサ８が行なう。ステータスレジスタ１３９がビジー状態であるとき、ホストコンピュータ２は、セクタデータのリードおよびライトを行なわない。 The data buffer 136 buffers sector data from the external bus 32 and sector data from the internal data bus 114. A command from the host computer 2 is set in the access setting register 137. The command indicates the start address of the sector data to be accessed, the type of access (read or write), and the number of sectors to be accessed. When the host computer 2 sets a command in the access setting register 137, the access setting register 137 outputs an interrupt signal 131. The access setting register 137 outputs a read signal 132 or a write signal 133 according to the set command. The control signal decoding unit 138 outputs a transfer end signal 134 and a timing signal 135 from the control signal 22. The transfer end signal 134 is output when access to one sector data is completed. The timing signal 135 is generated from the control signal 22 when the host computer 2 reads or writes sector data. The status register 139 stores data indicating the state of the memory control device 1. When the interrupt signal 131 is output and when the transfer end signal 134 is output, the status register 139 is set to the busy state. The microprocessor 8 sets the status register 139 to the ready state. When the status register 139 is busy, the host computer 2 does not read or write sector data.

図３は、データ切り換え手段１１の構成を示すブロック図である。 FIG. 3 is a block diagram showing the configuration of the data switching means 11.

データ選択設定レジスタ１１５は、マイクロプロセッサ８が設定する記憶手段であり、ＥＣＣバス１１３および内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択するための情報が設定される。リードデータ選択回路１１６は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。エラー訂正手段入力データ選択回路１１７は、データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータを第１のメモリバス１１１または第２のメモリバス１１２から選択する。 The data selection setting register 115 is storage means set by the microprocessor 8 and is information for selecting data to be output to the ECC bus 113 and the internal data bus 114 from the first memory bus 111 or the second memory bus 112. Is set. The read data selection circuit 116 selects data to be output to the internal data bus 114 from the first memory bus 111 or the second memory bus 112 according to the contents of the data selection setting register 115. The error correction means input data selection circuit 117 selects data to be output to the ECC bus 113 from the first memory bus 111 or the second memory bus 112 according to the contents of the data selection setting register 115.

図４にリードデータ選択回路１１６の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。 FIG. 4 shows a truth table of the read data selection circuit 116. Data to be output to the internal data bus 114 is selected from the first memory bus 111 or the second memory bus 112 in accordance with the contents of the data selection setting register 115.

図５にエラー訂正手段入力データ選択回路１１７の真理値表を示す。データ選択設定レジスタ１１５の内容に従って、ＥＣＣバス１１３に出力するデータが、第１のメモリバス１１１または第２のメモリバス１１２から選択される。 FIG. 5 shows a truth table of the error correction means input data selection circuit 117. Data to be output to the ECC bus 113 is selected from the first memory bus 111 or the second memory bus 112 according to the contents of the data selection setting register 115.

以下に、システムバス３のバス幅が１バイトの場合における、ホストコンピュータ２がセクタデータのリードまたはライトを行なう動作についてフローチャートを用いて説明する。 Hereinafter, an operation in which the host computer 2 reads or writes sector data when the bus width of the system bus 3 is 1 byte will be described with reference to a flowchart.

図６は、ホストコンピュータ２がセクタデータをリードまたはライトするときのフローチャートである。 FIG. 6 is a flowchart when the host computer 2 reads or writes sector data.

まず、Ｓ００１において、システムインタフェース部１３内のアクセス設定レジスタ１３７にコマンドを設定する。このコマンドは、アクセス開始セクタのセクタ番号と、連続アクセスするセクタ数を含む。その後、ステータスレジスタ１３９を監視する（Ｓ００２）。ステータスレジスタ１３９がレディー状態に設定されると、ホストコンピュータ２は、１バイト単位にデータバッファ１３６に対し、リードまたはライトを行なう（Ｓ００３）。一つのセクタデータに対し、リードまたはライトが終了するまでＳ００３の動作を繰り返す（Ｓ００４）。全てのセクタデータに対してリードまたはライトが終了していない場合には（Ｓ０００５，Ｎｏ）、前記Ｓ００２からＳ００４までの動作を繰り返し、全てのセクタデータに対してリードまたはライトが終了すると、ホストコンピュータ２のリードまたはライト動作が終了する。 First, in S001, a command is set in the access setting register 137 in the system interface unit 13. This command includes the sector number of the access start sector and the number of sectors to be continuously accessed. Thereafter, the status register 139 is monitored (S002). When the status register 139 is set to the ready state, the host computer 2 reads or writes the data buffer 136 in units of 1 byte (S003). The operation of S003 is repeated until one sector data is read or written (S004). When reading or writing has not been completed for all sector data (S0005, No), the operations from S002 to S004 are repeated, and when reading or writing has been completed for all sector data, the host computer 2 read or write operation is completed.

図７から図１１は、マイクロプロセッサ８の動作を示すフローチャートである。 7 to 11 are flowcharts showing the operation of the microprocessor 8.

まず、Ｓ１０１において、マイクロプロセッサ８は、ホストコンピュータ２がアクセス設定レジスタ１３７にコマンドを設定したことを示す割り込み信号１３１が出力されたことを監視する。割り込み信号１３１が出力されると、マイクロプロセッサ８は、アクセス設定レジスタ１３７を読み出し、ホストコンピュータ２が設定したコマンドを解析する（Ｓ１０２）。 First, in S <b> 101, the microprocessor 8 monitors whether the interrupt signal 131 indicating that the host computer 2 has set a command in the access setting register 137 has been output. When the interrupt signal 131 is output, the microprocessor 8 reads the access setting register 137 and analyzes the command set by the host computer 2 (S102).

次いで、Ｓ１０３において、アクセスの種類が「ライト」の場合にはＳ１０４を実行し、「リード」の場合には、図９に示すフローチャートの動作を実行する。 Next, in S103, if the access type is “write”, S104 is executed, and if it is “read”, the operation of the flowchart shown in FIG. 9 is executed.

アクセス設定レジスタ１３７のコマンドが「ライト」を示している場合、ホストコンピュータ２がライトするセクタデータをライトバッファ７に格納するために、マイクロプロセッサ８はライトバッファ７に対し、アドレス８１を出力し（Ｓ１０４）、ステータスレジスタ１３９にレディー状態を設定する（Ｓ１０５）。 When the command of the access setting register 137 indicates “write”, the microprocessor 8 outputs an address 81 to the write buffer 7 in order to store the sector data to be written by the host computer 2 in the write buffer 7 ( S104), ready status is set in the status register 139 (S105).

その後、一つのセクタデータがホストコンピュータ２からライトバッファ７に格納されると、制御信号デコード部１３８から転送終了信号１３４出力される。マイクロプロセッサ８は、Ｓ１０６において、転送終了信号１３４が出力されたことを検出すると、エラー訂正手段１２に格納されているエラー訂正用符号を読み出す（Ｓ１０７）。次いで、マイクロプロセッサ８は、図８に示すフローチャートの動作を実行する。 Thereafter, when one sector data is stored in the write buffer 7 from the host computer 2, the transfer end signal 134 is output from the control signal decoding unit 138. When the microprocessor 8 detects in S106 that the transfer end signal 134 has been output, the microprocessor 8 reads the error correction code stored in the error correction means 12 (S107). Next, the microprocessor 8 executes the operation of the flowchart shown in FIG.

ライトバッファ７に格納されてセクタデータが２Ｎ−１番目（すなわち奇数番目）のセクタデータの場合には、第１のメモリ４に対する第１のメモリアドレス８２を出力し（Ｓ１０９）、ライトバッファ７から第１のメモリ４にセクタデータを転送し、さらに、エラー訂正用符号を第１のメモリ４に格納する（Ｓ１１０）。また、ライトバッファ７に格納されてセクタデータが２Ｎ番目（すなわち偶数番目）のセクタデータの場合には、第２のメモリ５に対する第２のメモリアドレス８３を出力し（Ｓ１１１）、ライトバッファ７から第２のメモリ５にセクタデータを転送し、さらに、エラー訂正用符号を第２のメモリ５に格納する（Ｓ１１２）。 When the sector data stored in the write buffer 7 is the 2N-1th (that is, odd-numbered) sector data, the first memory address 82 for the first memory 4 is output (S109). The sector data is transferred to the first memory 4, and the error correction code is stored in the first memory 4 (S110). If the sector data stored in the write buffer 7 is the 2Nth (ie, even-numbered) sector data, the second memory address 83 for the second memory 5 is output (S111). The sector data is transferred to the second memory 5, and the error correction code is stored in the second memory 5 (S112).

図１７に、第１のメモリ４および第２のメモリ５に格納されたデータの様子を示す。図から分かるように、第１および第２のメモリの各アドレスには、１セクタ（ここでは５１２バイト）のデータとそれに対して生成されたエラー訂正用符号を格納している。本実施例におけるエラー訂正用符号は、１セクタ全体のデータに対して１つ（ここでは３バイト）の符号が付与されるものである。 FIG. 17 shows the state of data stored in the first memory 4 and the second memory 5. As can be seen from the figure, each sector of the first and second memories stores data of one sector (here, 512 bytes) and an error correction code generated for the data. The error correction code in this embodiment is one in which one (here, 3 bytes) code is assigned to the data of one sector.

ホストコンピュータ２から全てのセクタデータのライトが終了した場合には、マイクロプロセッサ８は、Ｓ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１０４からＳ１１２までの動作を繰り返す（Ｓ１１３）。 When the writing of all the sector data from the host computer 2 is completed, the microprocessor 8 repeats the operation from S101, and when not completed, the microprocessor 8 repeats the operations from S104 to S112 (S113).

アクセス設定レジスタ１３７のコマンドが「リード」を示している場合、図９に示すフローチャートの動作を実行する。 When the command of the access setting register 137 indicates “read”, the operation of the flowchart shown in FIG. 9 is executed.

まず、ホストコンピュータ２が１番目にリードするセクタデータに対するエラー検出およびエラー訂正を行なう。２Ｎ−１番目のセクタデータは、第１のメモリ４に格納されているので、エラー訂正手段１２に１番目のセクタデータを入力するために、マイクロプロセッサ８は、データ選択設定レジスタ１１５に’１’を設定する（Ｓ１１４）。これにより、メモリ制御装置１では、第１のメモリ４からリードしたセクタデータをデータ切り替え手段１１において、ＥＣＣバス１１３に切り換えて出力し、第１のメモリ４からリードしたセクタデータに対するエラー検出およびエラー訂正をエラー訂正手段１２で行なう。ここで、第１のメモリ４からはセクタデータに続いて、エラー訂正用符号も出力され、エラー訂正用符号はエラー訂正手段１２に入力される。これにより、エラー訂正手段１２では、第１のメモリ４からリードしたセクタデータに対する復号が行なわれ、エラー検出ができる。また、メモリ制御装置１では、エラー訂正手段１２に対し、第１のメモリ４からリードしたセクタデータの出力が終了すると、転送終了信号１３４がマイクロプロセッサ８に出力される。マイクロプロセッサ８は、転送終了信号１３４が出力されたことを検出すると（Ｓ１１５）、エラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１１６）、エラーが発生したかどうかを判定する（Ｓ１１７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１１８）。エラーが発生していない場合には、図１０のＳ１１９へ進む。 First, the host computer 2 performs error detection and error correction on the sector data read first. Since the 2N-1st sector data is stored in the first memory 4, in order to input the first sector data to the error correction means 12, the microprocessor 8 sets “1” in the data selection setting register 115. 'Is set (S114). As a result, in the memory control device 1, the sector data read from the first memory 4 is switched and output to the ECC bus 113 by the data switching means 11, and error detection and error are detected for the sector data read from the first memory 4. Correction is performed by the error correction means 12. Here, the error correction code is also output from the first memory 4 following the sector data, and the error correction code is input to the error correction means 12. As a result, the error correction means 12 decodes the sector data read from the first memory 4 and can detect an error. In the memory control device 1, when the output of the sector data read from the first memory 4 is completed to the error correction unit 12, a transfer end signal 134 is output to the microprocessor 8. When the microprocessor 8 detects that the transfer end signal 134 has been output (S115), it reads the decoding result stored in the error correction means 12 (S116) and determines whether an error has occurred (S117). . If an error has occurred, the microprocessor 8 activates error correction processing for the error correction means 12 to know the error position and the correction pattern, and the error stored in the first memory 4 is detected. The correction result is written back to the generated sector data (S118). If no error has occurred, the process proceeds to S119 in FIG.

次いで、マイクロプロセッサ８は、図１０に示すフローチャートの動作を行なう。Ｓ１１９において、マイクロプロセッサ８は、ホストコンピュータ２に出力するセクタデータが２Ｎ−１番目であるかどうかを確認する。Ｓ１２０では、マイクロプロセッサ８は、２Ｎ−１番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’０’を設定する。次のＳ１２１では、第１のメモリアドレス８２には、ホストコンピュータ２に出力するセクタデータのアドレスを、第２のメモリアドレス８３には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを出力する。Ｓ１２２では、マイクロプロセッサ８は、２Ｎ番目のセクタデータをホストコンピュータ２に出力すると同時に、２Ｎ＋１番目のセクタデータをエラー訂正手段１２に入力するために、データ選択設定レジスタ１１５に’１’を設定する。Ｓ１２３では、第１のメモリアドレス８２には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを、第２のメモリアドレス８３には、ホストコンピュータ２に出力するセクタデータのアドレスを出力する。その後、マイクロプロセッサ８は、ステータスレジスタ１３９をレディー状態に設定する（Ｓ１２４）。 Next, the microprocessor 8 performs the operation of the flowchart shown in FIG. In S119, the microprocessor 8 confirms whether the sector data to be output to the host computer 2 is the 2N-1th. In S120, the microprocessor 8 outputs “2N−1” -th sector data to the host computer 2 and simultaneously sets “0” in the data selection setting register 115 to input the 2N-th sector data to the error correction means 12. Set. In the next S121, the address of the sector data to be output to the host computer 2 is output to the first memory address 82, and the address of the sector data for error detection and error correction is output to the second memory address 83. In S122, the microprocessor 8 sets the data selection setting register 115 to “1” in order to output the 2N + 1st sector data to the error correction means 12 at the same time as outputting the 2Nth sector data to the host computer 2. . In S123, the address of sector data for error detection and error correction is output to the first memory address 82, and the address of sector data to be output to the host computer 2 is output to the second memory address 83. Thereafter, the microprocessor 8 sets the status register 139 to the ready state (S124).

ステータスレジスタ１３９がレディー状態に設定されたことにより、ホストコンピュータ２はメモリ制御装置１に対しセクタデータのリードを行なう。Ｓ１２５では、転送終了信号１３４が出力されたかどうかを判定している。一つのセクタデータに対するリードが終了すると、メモリ制御装置１の制御信号デコード部１３８から転送終了信号１３４が出力される。転送終了信号１３４が出力されたことにより、マイクロプロセッサ８はエラー訂正手段１２に格納されている復号結果を読み出し（Ｓ１２６）、エラーが発生したかどうかを判定する（図１１のＳ１２７）。エラーが発生していた場合には、マイクロプロセッサ８は、エラー訂正手段１２に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第１のメモリ４または第２のメモリ５に格納されているエラーの発生したセクタデータに訂正結果を書き戻す（Ｓ１２８）。発生していない場合には、Ｓ１２９へ進む。 When the status register 139 is set to the ready state, the host computer 2 reads sector data from the memory control device 1. In S125, it is determined whether or not the transfer end signal 134 is output. When reading of one sector data is completed, a transfer end signal 134 is output from the control signal decoding unit 138 of the memory control device 1. When the transfer end signal 134 is output, the microprocessor 8 reads the decoding result stored in the error correction unit 12 (S126), and determines whether an error has occurred (S127 in FIG. 11). If an error has occurred, the microprocessor 8 activates error correction processing for the error correction means 12 to know the error position and the correction pattern, and stores them in the first memory 4 or the second memory 5. The correction result is written back to the stored sector data where the error has occurred (S128). If not, the process proceeds to S129.

ホストコンピュータ２が全てのセクタデータのリードを終了した場合には、マイクロプロセッサ８はＳ１０１の動作から繰り返し、終了していない場合には、前記Ｓ１１９からＳ１２８までの動作を繰り返す（Ｓ１２９）。 When the host computer 2 has finished reading all the sector data, the microprocessor 8 repeats the operation from S101, and when it has not finished, it repeats the operations from S119 to S128 (S129).

次に、図１６、図１８および図１９に示したタイミング図により、図１の装置の具体的な処理例を説明する。 Next, a specific processing example of the apparatus shown in FIG. 1 will be described with reference to timing charts shown in FIGS.

図１６は、ホストコンピュータ２からメモリ４、５へセクタデータを書き込むライト動作を示す。時点ｔ０で、ホストコンピュータ２からアクセス設定レジスタ１３７にライトコマンドを設定すると、時点ｔ１で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。時点ｔ１で、ステータスレジスタ１３９はビジー信号を発生する。その後、時点ｔ２で、ステータスレジスタ１３９がレディー信号を発生し、マイクロプロセッサ８がライトバッファ７に対してアドレス８１を発生する。時点ｔ３以降、ライトバッファ７の指定されたアドレス位置に、タイミング信号１３５にしたがって５１２バイトのデータ１〜５１２が１バイトずつ順次書き込まれる。また、タイミング信号１３５にしたがって、内部データバス１１４から５１２バイトのデータ１〜５１２が、エラー訂正手段１２に入力され、エラー訂正手段１２では、エラー訂正用符号を生成する。時点ｔ４で最後のデータ５１２が書き込まれると、時点ｔ５で転送終了信号１３４が出力される。その後、このようにしてライトバッファ７に格納されたセクタデータは、図８で説明したように、第１または第２のメモリ４、５に書き込まれる。メモリ４、５への格納結果は、図１７に示すようになる。 FIG. 16 shows a write operation for writing sector data from the host computer 2 to the memories 4 and 5. When a write command is set in the access setting register 137 from the host computer 2 at time t0, an interrupt signal 131 is generated at time t1 to interrupt the microprocessor 8. At time t1, the status register 139 generates a busy signal. Thereafter, at time t2, the status register 139 generates a ready signal, and the microprocessor 8 generates an address 81 for the write buffer 7. After time t3, 512 bytes of data 1 to 512 are sequentially written into the designated address position of the write buffer 7 in accordance with the timing signal 135, one byte at a time. Further, in accordance with the timing signal 135, 512 bytes of data 1 to 512 are input from the internal data bus 114 to the error correction unit 12, and the error correction unit 12 generates an error correction code. When the last data 512 is written at time t4, a transfer end signal 134 is output at time t5. Thereafter, the sector data thus stored in the write buffer 7 is written into the first or second memory 4 or 5 as described with reference to FIG. The results stored in the memories 4 and 5 are as shown in FIG.

図１８、図１９は、ホストコンピュータ２からメモリ４、５のセクタデータを読み出すリード動作を示す。まず、図１８において、時点ｔ６でホストコンピュータ２からアクセス設定レジスタ１３７にリードコマンドを設定すると、次の時点ｔ７で割り込み信号１３１が発生し、マイクロプロセッサ８に割り込みをかける。ここでは、アドレス「１００」以降の複数のセクタのデータを連続して読み出すものとする。時点ｔ８で、読み出すべき１番目のセクタのアドレス「１００」を第１のメモリアドレス８２に与え、時点ｔ８以降、第１のメモリバス１１１から５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を、タイミング信号１３５にしたがって順次１バイトずつ読み出す。これらのデータは、そのままＥＣＣバス１１３に出力されエラー訂正手段１２に入力される。 18 and 19 show a read operation for reading the sector data in the memories 4 and 5 from the host computer 2. First, in FIG. 18, when a read command is set from the host computer 2 to the access setting register 137 at time t6, an interrupt signal 131 is generated at the next time t7 to interrupt the microprocessor 8. Here, it is assumed that data of a plurality of sectors after the address “100” is read continuously. At time t8, the address “100” of the first sector to be read is given to the first memory address 82, and after time t8, 512 bytes of data from the first memory bus 111 and the accompanying 3-byte error correction code. Are sequentially read out byte by byte in accordance with the timing signal 135. These data are output as they are to the ECC bus 113 and input to the error correction means 12.

次に、図１９に移り、エラーチェックの終了した１番目のセクタのデータを今度は内部データバス１１４へ（すなわちホストコンピュータ２側へ）出力するために、データ切り替え手段１１の切り替え状態を反転し、時点ｔ９で第１のメモリアドレス８２のアドレスは「１００」のままとし、第２のメモリアドレス８３のアドレスを「１０１」とする。時点ｔ１０以降、再度第１のメモリ４からアドレス「１００」のセクタデータを読み出す。このセクタデータは内部データバス１１４側に出力される。これと並行して、第２のメモリ５のアドレス「１０１」から２番目のセクタの５１２バイトのデータおよび付随する３バイトのエラー訂正用符号を順次１バイトずつ読み出し、これをエラー訂正手段１２につながるＥＣＣバス１１３に出力する。両セクタデータの読み出しが終了した後、時点ｔ１１で今度は、エラーチェックの終了した第２のメモリ５のアドレス「１０１」を第１のメモリ４のメモリアドレス８２に出力するとともに、第２のメモリアドレスはアドレス「１０１」のままとする。データ切り替え手段１１の切り替え状態を反転する。これにより、時点ｔ１２以降、アドレス「１０１」のセクタデータを内部データバス１１４に出力すると同時に、次のセクタであるアドレス「１０２」のセクタデータをＥＣＣバス１１３側へ出力する。 Next, moving to FIG. 19, in order to output the data of the first sector for which the error check has been completed to the internal data bus 114 (that is, to the host computer 2 side), the switching state of the data switching means 11 is reversed. At time t9, the address of the first memory address 82 remains “100”, and the address of the second memory address 83 becomes “101”. After the time t10, the sector data at the address “100” is read from the first memory 4 again. This sector data is output to the internal data bus 114 side. In parallel with this, the 512-byte data of the second sector and the accompanying 3-byte error correction code are sequentially read out one byte at a time from the address “101” of the second memory 5, and this is read to the error correction means 12. Output to the connected ECC bus 113. After the reading of both sector data is completed, at time t11, the address “101” of the second memory 5 for which the error check has been completed is output to the memory address 82 of the first memory 4 and the second memory The address remains as “101”. The switching state of the data switching unit 11 is reversed. Thus, after time t12, the sector data at the address “101” is output to the internal data bus 114, and at the same time, the sector data at the address “102” as the next sector is output to the ECC bus 113 side.

このようにして、連続したセクタのデータのリード時に、内部データバス１１４には連続的にセクタデータが得られ、その結果、ホストコンピュータ２からは、エラー訂正手段１２によるエラーチェック処理の時間が存在しないようにみえる。 In this way, when reading data of consecutive sectors, sector data is continuously obtained on the internal data bus 114, and as a result, there is time for error check processing by the error correction means 12 from the host computer 2. Looks like not.

以上説明したように、本実施例によれば、マイクロプロセッサ８は、ライトバッファ７に格納された奇数番目のセクタデータを第１のメモリ４に、偶数番目のセクタデータを第２のメモリ５に格納することにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。 As described above, according to the present embodiment, the microprocessor 8 stores the odd-numbered sector data stored in the write buffer 7 in the first memory 4 and the even-numbered sector data in the second memory 5. By storing the data, the host computer 2 can read the Nth sector data and at the same time output the (N + 1) th sector data to the error correction means 12, so that error detection and error correction can be performed for the (N + 1) th sector data. The time required can be apparently reduced.

図１２は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。 FIG. 12 is another example of a block diagram showing a system configuration of an external storage device according to the present invention.

メモリ９、メモリバス９１、データ切り替え手段９２以外は、図１と同一の構成であり、同一の動作を行なう。メモリ９は、図１の第１のメモリ４および第２のメモリ５の持つバス幅の２倍のバス幅を持ち、メモリバス９１によって、メモリ制御装置１のデータ切り替え手段９２とローカルバス６に接続される。データ切り替え手段９２は、メモリバス９１からの上位データと下位データを内部データバス１１４およびＥＣＣバス１１３に切り換える。 Except for the memory 9, the memory bus 91, and the data switching means 92, the configuration is the same as in FIG. 1, and the same operation is performed. The memory 9 has a bus width twice that of the first memory 4 and the second memory 5 shown in FIG. 1 and is connected to the data switching means 92 and the local bus 6 of the memory control device 1 by the memory bus 91. Connected. The data switching unit 92 switches the upper data and lower data from the memory bus 91 to the internal data bus 114 and the ECC bus 113.

図１３は、データ切り替え手段９２の構成を示すブロック図である。 FIG. 13 is a block diagram showing a configuration of the data switching unit 92.

データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。メモリバス９１からのデータは、上位データ９１１と下位データ９１２として、リードデータ選択レジスタ１１６およびエラー訂正手段入力データ選択回路１１７に入力される。リードデータ選択レジスタ１１６では、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４に上位データ９１１または下位データ９１２を出力する。同様に、エラー訂正手段入力データ選択回路１１７においても、ＥＣＣバス１１３に上位データ９１１または下位データ９１２を出力する。 The data selection setting register 115, the read data selection circuit 116, and the error correction means input data selection circuit 117 perform the same operations as those shown in the block diagram of FIG. Data from the memory bus 91 is input to the read data selection register 116 and the error correction means input data selection circuit 117 as upper data 911 and lower data 912. The read data selection register 116 outputs the upper data 911 or the lower data 912 to the internal data bus 114 according to the contents of the data selection setting register 115. Similarly, the error correction means input data selection circuit 117 also outputs upper data 911 or lower data 912 to the ECC bus 113.

つまり、システムバス３の２倍のバス幅を持つメモリ９に対しても、マイクロプロセッサ８は、ライトバッファ７に格納されている２Ｎ−１番目のセクタデータを同一メモリバス上の上位に、２Ｎ番目のセクタデータを下位に格納することで、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。 That is, even for the memory 9 having a bus width twice that of the system bus 3, the microprocessor 8 transfers the 2N-1st sector data stored in the write buffer 7 to the upper rank on the same memory bus. By storing the nth sector data in the lower order, the host computer 2 can read the Nth sector data and simultaneously output the (N + 1) th sector data to the error correction means 12, so that the N + 1th sector data The time required for error detection and error correction can be apparently reduced.

図１４は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。 FIG. 14 is another embodiment of the block diagram showing the system configuration of the external storage device according to the present invention.

図１４では、図１のブロック図に示されているライトバッファ７を使用しない構成である。つまり、ホストコンピュータ２がライトするセクタデータは、ライトバッファに一時的に格納されるのではく、直接第１のメモリ４または第２のメモリ５に書き込まれる。そこで、データ切り替え手段９３では、ホストコンピュータ２がセクタデータをライトする場合に、内部データバス１１４からデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。図１５は、データ切り替え手段９３の構成を示すブロック図である。 In FIG. 14, the write buffer 7 shown in the block diagram of FIG. 1 is not used. That is, the sector data written by the host computer 2 is directly stored in the first memory 4 or the second memory 5 instead of being temporarily stored in the write buffer. Therefore, the data switching means 93 switches the data from the internal data bus 114 to the first memory bus 111 or the second memory bus 112 and outputs the data when the host computer 2 writes sector data. FIG. 15 is a block diagram showing the configuration of the data switching means 93.

データ選択設定レジスタ１１５、リードデータ選択回路１１６、エラー訂正手段入力データ選択回路１１７は、図３のブロック図に示すものと同一の動作を行なう。ライトデータ選択回路１１８は、データ選択設定レジスタ１１５の内容に従って、内部データバス１１４のセクタデータを第１のメモリバス１１１または第２のメモリバス１１２に切り換えて出力する。データ選択設定レジスタ１１５が’０’のとき、内部データバス１１４のセクタデータを第１のメモリバス１１１に出力し、データ選択設定レジスタ１１５が’１’のとき、内部データバス１１４のセクタデータを第２のメモリバス１１２に出力する。 The data selection setting register 115, the read data selection circuit 116, and the error correction means input data selection circuit 117 perform the same operations as those shown in the block diagram of FIG. The write data selection circuit 118 switches the sector data of the internal data bus 114 to the first memory bus 111 or the second memory bus 112 according to the contents of the data selection setting register 115 and outputs the data. When the data selection setting register 115 is “0”, the sector data of the internal data bus 114 is output to the first memory bus 111. When the data selection setting register 115 is “1”, the sector data of the internal data bus 114 is output. Output to the second memory bus 112.

つまり、データ切り替え手段１１のライトデータ選択回路１１８は、２Ｎ−１番目のセクタデータを第１のメモリバス１１１に、２Ｎ番目のセクタデータを第２のメモリバス１１２に出力することで、第１のメモリ４には２Ｎ−１番目のセクタデータ、第２のメモリ５には２Ｎ番目のセクタデータが格納される。これにより、ホストコンピュータ２がＮ番目のセクタデータをリードすると同時に、Ｎ＋１番目のセクタデータをエラー訂正手段１２に対し出力することができるので、Ｎ＋１番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。 That is, the write data selection circuit 118 of the data switching unit 11 outputs the 2N-1st sector data to the first memory bus 111 and the 2Nth sector data to the second memory bus 112, thereby outputting the first The memory 4 stores 2N-1st sector data, and the second memory 5 stores 2Nth sector data. Thus, since the host computer 2 can read the Nth sector data and simultaneously output the (N + 1) th sector data to the error correction means 12, the time required for error detection and error correction for the (N + 1) th sector data. Apparently it can be shortened.

以上説明したように、本発明によれば、ホストコンピュータが任意のバイト幅を持つセクタデータをライトするときには、複数（１以上）のメモリから構成される第１のメモリには２Ｎ−１番目のセクタデータを、第２のメモリには２Ｎ番目のセクタデータを格納できる。これにより、ホストコンピュータがセクタデータをリードするときには、第１のメモリから読み出した２Ｎ＋１番目のセクタデータをホストコンピュータに出力すると同時に、第２のメモリから読み出した２Ｎ番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。また、第２のメモリから読み出した２Ｎ番目のセクタデータをホストコンピュータに出力すると同時に、第１のメモリから読み出した２Ｎ−１番目のセクタデータ（次にホストコンピュータがリードするセクタデータ）をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。したがって、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。 As described above, according to the present invention, when the host computer writes sector data having an arbitrary byte width, the 2N-1th memory is formed in the first memory composed of a plurality of (one or more) memories. The 2Nth sector data can be stored in the second memory in the sector data. Thus, when the host computer reads the sector data, the 2N + 1-th sector data read from the first memory is output to the host computer, and at the same time, the 2N-th sector data read from the second memory (the next host computer It is possible to perform error detection and error correction in the error correction means. In addition, the 2Nth sector data read from the second memory is output to the host computer, and at the same time, the 2N-1st sector data read from the first memory (the sector data read by the host computer next) is error-corrected. It is possible to perform error detection and error correction in the means. Therefore, the time required for error detection and error correction can be apparently shortened by performing error detection and error correction on the sector data read by the host computer at the same time that the host computer reads the sector data. The memory access speed can be increased.

さらに、システムバスの２倍のバス幅を持つメモリバスに接続されるメモリに対しても、メモリバスの上位側に２Ｎ−１番目のセクタデータを、下位側に２Ｎ番目のセクタデータを格納する。これにより、メモリバスの上位側に格納されている２Ｎ−１番目のセクタデータと２Ｎ番目のセクタデータを同時に読み出すことが可能となり、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。 Furthermore, for a memory connected to a memory bus having a bus width twice that of the system bus, 2N-1st sector data is stored on the upper side of the memory bus, and 2Nth sector data is stored on the lower side. . As a result, the 2N-1st sector data and the 2Nth sector data stored on the upper side of the memory bus can be read simultaneously, and at the same time the host computer reads the sector data, By performing error detection and error correction on the sector data read by, the time required for error detection and error correction can be apparently shortened, and the memory access speed can be increased.

本発明の外部記憶装置のシステム構成を示すブロック図。The block diagram which shows the system configuration | structure of the external storage device of this invention. システムインタフェース部１３の構成を示すブロック図。FIG. 3 is a block diagram showing a configuration of a system interface unit 13. データ切り換え手段１１の構成を示すブロック図。2 is a block diagram showing the configuration of data switching means 11. FIG. リードデータ選択回路１１６の真理値表を示す図表。The chart which shows the truth table of the read data selection circuit. エラー訂正手段入力データ選択回路１１７の真理値表。The truth table of the error correction means input data selection circuit 117. ホストコンピュータ２の動作を示すフローチャート。6 is a flowchart showing the operation of the host computer 2. マイクロプロセッサ８の動作を示すフローチャート。7 is a flowchart showing the operation of the microprocessor 8; マイクロプロセッサ８の動作を示すフローチャート。7 is a flowchart showing the operation of the microprocessor 8; マイクロプロセッサ８の動作を示すフローチャート。7 is a flowchart showing the operation of the microprocessor 8; マイクロプロセッサ８の動作を示すフローチャート。7 is a flowchart showing the operation of the microprocessor 8; マイクロプロセッサ８の動作を示すフローチャート。7 is a flowchart showing the operation of the microprocessor 8; 本発明の外部記憶装置の他の実施例のシステム構成を示すブロック図。The block diagram which shows the system configuration | structure of the other Example of the external storage device of this invention. データ切り換え手段９２の構成を示すブロック図。The block diagram which shows the structure of the data switching means 92. FIG. 本発明の外部記憶装置のさらに他の実施例のシステム構成を示すブロック図。The block diagram which shows the system configuration | structure of the further another Example of the external storage device of this invention. データ切り換え手段９３の構成を示すブロック図。The block diagram which shows the structure of the data switching means 93. FIG. 実施例におけるライト処理の動作例を示すタイミング図。The timing diagram which shows the operation example of the write process in an Example. 第１のメモリ４および第２のメモリ５の説明図。Explanatory drawing of the 1st memory 4 and the 2nd memory 5. FIG. 実施例におけるリード処理の動作例を示すタイミング図。FIG. 6 is a timing diagram illustrating an operation example of read processing in the embodiment. 図１８のタイミング図に続くタイミング図。FIG. 19 is a timing chart following the timing chart of FIG. 18. 本発明の外部記憶装置を内蔵したメモリカードの外観図。1 is an external view of a memory card incorporating an external storage device of the present invention.

Explanation of symbols

１…メモリ制御装置、２…ホストコンピュータ、３…システムバス、４…第１のメモリ、５…第２のメモリ、６…ローカルバス、７…ライトバッファ、８…マイクロプロセッサ、９…メモリ、１１…データ切り替え手段、１２…エラー訂正手段、１３…システムインタフェース部、２２…制御信号、３１…ホストコンピュータバス、３２…外部バス、６１…ライトバッファバス、６２…マイクロプロセッサバス、８１…ライトバッファアドレス、８２…第１のメモリアドレス、８３…第２のメモリアドレス、８４…メモリアドレス、９１…メモリバス、９２…データ切り替え手段、９３…データ切り替え手段、１１１…第１のメモリバス、１１２…第２のメモリバス、１１３…ＥＣＣバス、１１４…内部データバス、１１５…データ選択設定レジスタ、１１６…リードデータ選択回路、１１７…エラー訂正手段入力データ選択回路、１３１…割り込み信号、１３２…リード信号、１３３…ライト信号、１３４…転送終了信号、１３５…タイミング信号、１３６…データバッファ、１３７…アクセス設定レジスタ、１３８…制御信号デコード部、１３９…ステータスレジスタ、９１１…メモリバス９１の上位データ、９１２…メモリバス９１の下位データ。
DESCRIPTION OF SYMBOLS 1 ... Memory control apparatus, 2 ... Host computer, 3 ... System bus, 4 ... 1st memory, 5 ... 2nd memory, 6 ... Local bus, 7 ... Write buffer, 8 ... Microprocessor, 9 ... Memory, 11 Data switching means, 12 Error correction means, 13 System interface section, 22 Control signal, 31 Host computer bus, 32 External bus, 61 Write buffer bus, 62 Microprocessor bus, 81 Write buffer address , 82 ... First memory address, 83 ... Second memory address, 84 ... Memory address, 91 ... Memory bus, 92 ... Data switching means, 93 ... Data switching means, 111 ... First memory bus, 112 ... First 2 memory buses, 113 ... ECC bus, 114 ... internal data bus, 115 ... data selection setting Register 116, Read data selection circuit, 117 ... Error correction means input data selection circuit, 131 ... Interrupt signal, 132 ... Read signal, 133 ... Write signal, 134 ... Transfer end signal, 135 ... Timing signal, 136 ... Data buffer, 137: Access setting register, 138: Control signal decoding unit, 139: Status register, 911: Upper data of the memory bus 91, 912: Lower data of the memory bus 91

Claims

A system interface unit that executes an interface with a host computer via an external bus; a control unit that analyzes a command received from the host computer by the system interface unit and controls an operation performed in the storage device; In a storage device including a nonvolatile semiconductor memory that can electrically erase and rewrite data,
The nonvolatile semiconductor memory stores data received from the host computer via the system interface unit,
In response to a read command received from the host computer via the system interface unit, the control means transfers data after data processing to the host computer via the system interface unit, and the data processing The address of the data after the data processing for transferring to the host computer and the next for the data processing so as to execute in parallel the transfer of the next data for the data from the nonvolatile semiconductor memory A storage device that outputs an address of data to the nonvolatile semiconductor memory .

The parallel operation of the transfer of the data after the data processing to the host computer via the system interface unit and the transfer of the next data for the data processing from the nonvolatile semiconductor memory includes two non-volatile operations. The storage device according to claim 1, wherein the storage device is executed using a volatile semiconductor memory.

In response to a read command received from the host computer via the system interface unit, wherein one of the two non-volatile semiconductor memory, read the data after the data processing by the control means, the two the other non-volatile semiconductor memory is a storage device according to claim 2, characterized in that read the next data for the data processing by the control means.

The storage device according to claim 2, wherein the nonvolatile semiconductor memory is a flash memory.

One of the two nonvolatile semiconductor memories is connected to the control means via a first memory bus,
The other of the two nonvolatile semiconductor memories is connected to the control means via a second memory bus,
During the transfer of the data after the data processing to the host computer via the system interface unit, the next data for the data processing is transferred to the two nonvolatile semiconductor memories via the second memory bus. Is transferred to the control means from the other side of
During the transfer the next data for the data processing from the non-volatile semiconductor memory via the second memory bus to said control means, following further next data the data for the data processing 5. The storage device according to claim 2, wherein the storage device is transferred from one of the two nonvolatile semiconductor memories to the control means via a first memory bus.

A system interface unit that executes an interface with a host computer via an external bus; a control unit that analyzes a command received from the host computer by the system interface unit and controls an operation performed in the storage device; In a storage device including a nonvolatile semiconductor memory that can electrically erase and rewrite data,
The nonvolatile semiconductor memory stores data received from the host computer via the system interface unit,
In response to a read command received from the host computer via the system interface unit, the control means transfers the data after error detection / correction to the host computer via the system interface unit, and The address of the error-detected / corrected data for transferring to the host computer and the error detection so that the next data for error detection / correction is transferred from the nonvolatile semiconductor memory in parallel. A storage device that outputs the address of the next data for correction to the nonvolatile semiconductor memory .

The parallel operation of the transfer of the data after the error detection / correction to the host computer via the system interface unit and the transfer of the next data for the error detection / correction from the nonvolatile semiconductor memory, The storage device according to claim 6, wherein the storage device is executed by using the two nonvolatile semiconductor memories.

In response to a read command received from the host computer via the system interface unit, one of the two nonvolatile semiconductor memories is read by the control means after the error detection / correction data, 8. The storage device according to claim 7, wherein the other of the two nonvolatile semiconductor memories is read by the control means for the next data for error detection / correction.

9. The storage device according to claim 7, wherein the nonvolatile semiconductor memory is a flash memory.

One of the two nonvolatile semiconductor memories is connected to the control means via a first memory bus,
The other of the two nonvolatile semiconductor memories is connected to the control means via a second memory bus,
During the transfer to the host computer via the system interface portion of the data after the error detection and correction, said error detection and for the correct next data the two through the second memory bus Transferred from the other non-volatile semiconductor memory to the control means ,
During the transfer of the next data for error detection / correction from the non-volatile semiconductor memory , the next data of the next data for error detection / correction passes through the first memory bus. 10. The storage device according to claim 7, wherein the storage device is transferred from one of the two nonvolatile semiconductor memories to the control unit .

A system interface unit that executes an interface with a host computer via an external bus, a control unit that controls a read operation and a write operation of data from the host computer, an error correction unit that performs data error detection and correction, In a storage device including a nonvolatile semiconductor memory that can electrically erase and rewrite data,
The nonvolatile semiconductor memory stores sector data received from the host computer via the system interface unit,
The control means reads out the Nth sector data from the nonvolatile semiconductor memory and performs error detection / correction by the error correction means when performing read access to a plurality of continuous sector data from the host computer, While transferring the Nth sector data after error detection / correction to the host computer, the (N + 1) th sector data is read from the nonvolatile semiconductor memory and transferred to the error correction means. In order to perform control, an address of the Nth sector data after the error detection / correction for transfer to the host computer and an address of the (N + 1) th data for transfer to the error correction means A storage device that outputs the data to the nonvolatile semiconductor memory .

The error correction means is configured to read the (N + 1) th read from the nonvolatile semiconductor memory while transferring the Nth sector data after the error detection / correction to the host computer. 12. The storage device according to claim 11, wherein error detection / correction of sector data is performed.

13. The storage device according to claim 11, wherein the size of the sector data is 512 bytes.

When the host computer performs a read access to a plurality of continuous sector data, the control unit reads the first sector data out of the plurality of sector data requested by the read access from the nonvolatile semiconductor memory. Is then supplied to the error correction means, after which the Nth sector data is read from one of the non-volatile semiconductor memories, and error detection and correction are performed by the error correction means, and after the error detection and correction (N + 1) th sector data is read from the other one of the nonvolatile semiconductor memories and transferred to the error correction means while the Nth sector data is transferred to the host computer. The storage device according to claim 11, wherein control is performed.

  When the host computer performs a read access to a plurality of consecutive sector data, the control means processes the (2N-1) th sector data among the plurality of sector data requested by the read access. Is performed, the (2N-1) th sector data is read from one of the nonvolatile semiconductor memories and transferred to the host computer, and the 2Nth sector data is transferred to the error correction means. Forward,
  When processing the 2Nth sector data, the 2Nth sector data is read from one of the nonvolatile semiconductor memories and transferred to the host computer, and the (2N + 1) th sector data is read out. Transferring sector data to the error correction means;
  When processing is performed on any sector data, if an error is detected by the error correction means, control is performed to write back the correction result to the corresponding sector data in the nonvolatile semiconductor memory.
The storage device according to claim 11.