JP3982655B2 - Manufacturing method of electronic parts - Google Patents
Manufacturing method of electronic parts Download PDFInfo
- Publication number
- JP3982655B2 JP3982655B2 JP07297398A JP7297398A JP3982655B2 JP 3982655 B2 JP3982655 B2 JP 3982655B2 JP 07297398 A JP07297398 A JP 07297398A JP 7297398 A JP7297398 A JP 7297398A JP 3982655 B2 JP3982655 B2 JP 3982655B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- insulating substrate
- electronic component
- conductive coating
- coating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【0001】
【発明の属する技術分野】
本発明は、電子部品の製造方法に関する。
【0002】
【従来の技術】
電子部品の製造方法の先行技術として、絶縁基板(元基板)の一面の全面に導体ペーストを塗布し、かつ、焼き付けた後、個々の電子部品のためのパターンニングを行ない、最後の工程において、電子部品を個別に切り出す製造方法が知られている。例えば、特開平9−19985号公報には、電子部品である高周波インダクタを製造するにあたり、アルミナ等の絶縁基板上に銀等の導体ペーストを全面塗布し、導体ペーストの焼結処理後に、フォトリソグラフィ工程を実行することにより、例えばスパイラル状の導体パターンを多数個形成し、最後の工程において、スパイラル状の導体パターン毎に、切り出す製造方法が開示されている。
【0003】
この製造方法の場合、一枚の絶縁基板に形成できる電子部品数が多い程、量産性が上がるので、量産性を高めるためには、電子部品をできるだけ小型化すること、及び、絶縁基板の平面形状をできるだけ大きくすることが望ましい。
【0004】
【発明が解決しようとする課題】
ところが、従来は、絶縁基板の一面の全面に導体ペーストを塗布してあったため、導体ペーストを絶縁基板に焼き付ける工程において、絶縁基板に反りが発生してしまうという問題があることが分かった。
【0005】
図8は絶縁基板の反り状況を示した説明図である。導体膜6が絶縁基板1の一面の全面に塗布されている。このような構成であると、絶縁基板1に導体膜6を焼き付ける工程において、導体膜6と、絶縁基板1との界面に発生するストレスにより、反り△Gが生じる。
【0006】
この反りは、導体膜をフォトリソグラフィ工程によってパターン化する際、フォトマスクと、絶縁基板上のフォトレジストとの密着性を悪化させ、パターン精度を低下させる。
【0007】
また、絶縁基板上にフォトレジストを、例えばスピンコート法等によって塗布する場合、フォトレジストの塗布厚みが絶縁基板上で変動し、やはり、パターン精度及び安定度を低下させる。
【0008】
絶縁基板の反りは、量産性を高めるために、絶縁基板の平面積を増大させる程顕著に現れる。このため、絶縁基板の大型化による量産性向上に限界があった。
【0009】
絶縁基板を厚くすれば、反りはある程度押さえることができる。しかし、電子部品の形状を小さくして行く程に、平面で見た横幅または縦幅と、厚みとが近似してしまい、回路基板に実装した時の安定性(俗にいう座り)が悪くなる。また、絶縁基板が厚くなると、絶縁基板を切断して電子部品を個別に取り出し工程に長時間を要し、量産性が低下する
更に、電子部品としての機能を確保するための導体パターンは、小面積であるのに、絶縁基板の全面に導体を形成し、導体パターンを除く大部分をエッチングで除去してしまうため、無駄が多くなる。
【0010】
【発明が解決しようとする課題】
本発明の課題は、絶縁基板に反りが発生するのを抑制し得る電子部品の製造方法を提供することである。
【0011】
本発明のもう一つの課題は、高精度、高精細なパターンを形成し得る電子部品の製造方法を提供することである。
【0012】
本発明の更にもう一つの課題は、薄い絶縁基板、及び、平面積の大きい絶縁基板を用いても、反りが発生するのを抑制し得る電子部品の製造方法を提供することである。
【0013】
本発明の更にもう一つの課題は、量産性に優れた電子部品の製造方法を提供することである。
【0014】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る電子部品の製造方法は、無機質焼結体でなる絶縁基板の一面上に、導体ペーストを、網目状パターンとなるように塗布して、複数行及び複数列の配列でなる導電性塗膜の群を形成し、次に、熱処理して、前記導電性塗膜を前記絶縁基板に焼き付ける工程を含む。
【0015】
上述のように、無機質焼結体でなる絶縁基板の一面上に、導体ペーストを、網目状パターンとなるように塗布して、複数行及び複数列の配列でなる導電性塗膜の群を形成してあると、導電性塗膜を絶縁基板に焼き付ける熱処理を施しても、絶縁基板に反りを生じないことが確認された。その理由は、導電性塗膜が複数行及び複数列に分離して配列されているため、導電性塗膜を絶縁基板に焼き付ける熱処理工程において、熱応力が、導電性塗膜のそれぞれに個別的に発生するためと推測される。
【0016】
また、絶縁基板に反りが生じないために、絶縁基板を薄型化することができる。このため、回路基板に実装したときの安定性(座り)が良好な電子部品を製造できる。
【0017】
しかも、絶縁基板を薄型化することができるため、絶縁基板の切断加工等に要する作業時間を短縮し、量産性を向上させることができる。
【0018】
【発明の実施の形態】
図1〜図6は本発明に係る電子部品の製造方法に含まれる工程を示す図である。まず、図1に示すように、無機質焼結体でなる絶縁基板1を準備する。絶縁基板1については、導体ペーストが焼成可能な絶縁基板であればよく、セラミツク材料が適当である。特に、セラミック成分と、ガラス成分との複合組成になる無機質焼結体が望ましい。
【0019】
次に、図2に示すように、絶縁基板1の一面上に、導体ペーストを、網目状パターンとなるように塗布して、複数nの行及び複数mの列の配列でなる導電性塗膜Q11〜Qnmの群を形成する。導体ペーストは、導電成分と、ガラスフリットと、有機質ビヒクルと溶剤とを混合して塗料化したものである。この導体ペーストの塗布手段としては、スクリーン印刷法が適している。複数nの各行間及び複数mの各列間には、導体ペーストの塗布されず、絶縁基板1の面が露出する領域3が条状に設けられている。
【0020】
また、絶縁基板1の周囲の端の部分4は切り捨てられる部分となるため、導電性塗膜Q11〜Qnmは形成されていない。電子部品を製造していく工程上で、この領域4が得られるので、例えば位置決めするための基準となるマーカー5を付与することにより、画像処理による自動化工程に付することができる。本実施例では、マーカー5は各行及び列間に付されているので、マーカー5の部分で切断して、個々の電子部品を得ることができる。
【0021】
次に、熱処理して、導電性塗膜Q11〜Qnmを絶縁基板1に焼き付ける。焼き付け処理前に、塗布した導体ペーストの乾燥を行うことが望ましい。
【0022】
焼き付け温度は導体ペーストによって定まり、例えば、600〜900℃の範囲に選定される。セラミック材料、特に、セラミック成分と、ガラス成分との複合組成になる無機質焼結体でなる絶縁基板1は、導電性塗膜Q11〜Qnmの焼き付け熱処理時に、軟化する傾向があり、このため、前述した反りを生じていた。これに対して、本発明においては、無機質焼結体でなる絶縁基板1の一面上に、導体ペーストを、網目状パターンとなるように塗布して、複数nの行及び複数mの列の配列でなる導電性塗膜Q11〜Qnmの群を形成してあるので、導電性塗膜Q11〜Qnmを絶縁基板1に焼き付ける熱処理を施しても、絶縁基板1に反りを生じないことが確認された。その理由は、導電性塗膜Q11〜Qnmが複数nの行及び複数mの列に分離して配列されているため、導電性塗膜Q11〜Qnmを絶縁基板1に焼き付ける熱処理工程において、熱応力が、導電性塗膜Q11〜Qnmのそれぞれに個別的に発生するためと推測される。
【0023】
また、絶縁基板1に反りが生じないために、絶縁基板1を薄型化することができる。このため、回路基板に実装したときの安定性(座り)が良好な電子部品を製造できる。
【0024】
しかも、絶縁基板1を薄型化することができるため、絶縁基板1の切断加工等に要する作業時間を短縮し、量産性を向上させることができる。
【0025】
絶縁基板1に焼き付けられた導電性塗膜Q11〜Qnmの表面は通常粗い状態になっているため、バフ研磨の弱い研磨を行うことが好ましい。これにより導電性塗膜Q11〜Qnmの表面を平滑化し、極めて精細なパターンを高精度で形成できる。
【0026】
次に、図2に図示された絶縁基板1はパターン化工程に付される。パターン化工程は、フォトリソグラフィ工程と、化学的エッチング工程とを含む。
【0027】
フォトリソグラフィ工程は、高精度及び高精細なパターンを形成するのに適している。フォトリソグラフィ工程では、まず、図3に示すように、フォトレジスト6を塗布する。具体的には、絶縁基板1にスピンコート法により、感光性レジスト6を、導電性塗膜Q11〜Qnmを含む絶縁基板1の全面に塗布する。塗布した後、通常の工程に従って、フォトレジストを熱処理して一次硬化させる。
【0028】
次に、図4に示すように、絶縁基板1の上に塗布されたフォトレジスト6の表面に、フオトマスク7を接触させ、露光し、現像する。これにより、フォトレジスト6には、図5に示すように、フォトマスク7のパターンに従って露光、現像された部分D1が生じる。この場合、本発明において、絶縁基板1の反りが極めて小さいので、フォトマスク7を、フォトレジスト6の表面に、確実に接触させ、パターン精度を向上させるとともに、安定化することができる。
【0029】
フォトリソグラフィ工程前に、導電性塗膜Q11〜Qnmの表面をバフ研磨する工程を含んでいてもよい。このような工程を経ることにより、フォトレジスト6とフォトマスクとをより確実に密着させ、得られるパターン精度を向上させることができる。
【0030】
次に、露光、現像済のフォトレジスト6に対して、二次硬化処理を行なった後、化学的エッチング処理を行ない、目的のパターンを形成する。化学的エッチング処理に当たっては、絶縁基板1をエッチング液に浸漬し、またはエッチング液のシャワー洗浄槽に入れる。エッチング液は導電性塗膜Q11〜Qnmの構成材料に対応して選択される。導電性塗膜Q11〜Qnmが銅を主成分とする場合は、エッチング液として、塩化第二鉄溶液が用いられる。
【0031】
導電片は焼き付けの際に絶縁基板との接着を強固にするために、導電ペ−スト中にガラスフリットを混入してある。このガラスフリットは酸に侵食されるので、酸性のエッチング溶液は使えない。銅を主成分とする導体ペーストを用いて導電性塗膜Q11〜Qnmを形成した場合は、アルカリ性溶液である塩化第二鉄溶液を用いることができるので、ガラスフリットの劣化それに伴う密着強度の劣化を回避できる。
【0032】
次に、フォトレジスト6を除去した後、図6に示すように、各列及び行の間の領域3に表示された切断線XーXに沿い、絶縁基板1を切断し、個別の電子部品を得る。切断工程はマーカー5を基準として行なう。
【0033】
実施例では、ポジタイプのフォトレジスト6を用いた場合を例にとって説明したが、ネガタイプのフォトレジストを用いてもよい。
【0034】
図1〜図6は、導電性塗膜Q11〜Qnmのそれぞれが最終的に得られる電子部品のそれぞれに対応するまで細分化されているが、このような例に限定されない。導電性塗膜Q11〜Qnmのいくつかを含む導電性塗膜としてもよい。図7にその一例を示す。図7の例では、導電性塗膜Q11〜Qnmの9片を含む広い導電性塗膜R11〜R33を、3行、3列の網目状パターンとなるように配置してある。
【0035】
【発明の効果】
以上説明したように、本発明によれば次のような効果を得ることができる。
(a)絶縁基板に反りが発生するのを抑制し得る電子部品の製造方法を提供することができる
(b)高精度、高精細なパターンを形成し得る電子部品の製造方法を提供することができる。
(c)薄い絶縁基板、及び、平面積の大きい絶縁基板を用いても、反りが発生するのを抑制し得る電子部品の製造方法を提供することができる。
(d)量産性に優れた電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る電子部品の製造方法に含まれる工程の一つを示す斜視図である。
【図2】図1に示した工程の後の工程を示す図である。
【図3】図2に示した工程の後の工程を示す図である。
【図4】図3に示した工程の後の工程を示す図である。
【図5】図4に示した工程の後の工程を示す図である。
【図6】図5に示した工程の後の工程を示す図である。
【図7】本発明に係る電子部品の製造方法の別の工程例を示す図である。
【図8】従来の問題点を示す図である。
【符号の説明】
1 絶縁基板
Q11〜Qnm 導電性塗膜
6 レジスト
7 フォトマスク[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an electronic component.
[0002]
[Prior art]
As a prior art of a method for manufacturing an electronic component, a conductive paste is applied to the entire surface of an insulating substrate (original substrate), and after baking, patterning for individual electronic components is performed. A manufacturing method for cutting out electronic components individually is known. For example, in Japanese Patent Application Laid-Open No. 9-19985, in manufacturing a high-frequency inductor as an electronic component, a conductive paste such as silver is applied over the entire surface of an insulating substrate such as alumina, and after the conductive paste is sintered, photolithography is performed. For example, a manufacturing method is disclosed in which a number of spiral conductor patterns are formed by executing the process, and the spiral conductor patterns are cut out in the last process.
[0003]
In the case of this manufacturing method, as the number of electronic components that can be formed on a single insulating substrate increases, the mass productivity increases. Therefore, in order to increase the mass productivity, the electronic components must be made as small as possible and the plane of the insulating substrate can be increased. It is desirable to make the shape as large as possible.
[0004]
[Problems to be solved by the invention]
However, conventionally, since the conductive paste was applied to the entire surface of the insulating substrate, it has been found that there is a problem that the insulating substrate is warped in the process of baking the conductive paste on the insulating substrate.
[0005]
FIG. 8 is an explanatory view showing the warpage of the insulating substrate. A
[0006]
This warpage deteriorates the adhesion between the photomask and the photoresist on the insulating substrate when patterning the conductor film by a photolithography process, and lowers the pattern accuracy.
[0007]
In addition, when a photoresist is applied on an insulating substrate by, for example, a spin coating method, the coating thickness of the photoresist varies on the insulating substrate, and the pattern accuracy and stability are also lowered.
[0008]
The warpage of the insulating substrate appears more prominently as the planar area of the insulating substrate is increased in order to increase mass productivity. For this reason, there has been a limit to improving the mass productivity by increasing the size of the insulating substrate.
[0009]
If the insulating substrate is thickened, the warpage can be suppressed to some extent. However, as the shape of the electronic component is made smaller, the horizontal or vertical width viewed in a plane and the thickness are approximated, and the stability (commonly known as sitting) when mounted on a circuit board becomes worse. . In addition, when the insulating substrate becomes thick, it takes a long time to individually take out the electronic components by cutting the insulating substrate, resulting in a decrease in mass productivity. Further, the conductor pattern for securing the function as an electronic component is small. In spite of the area, a conductor is formed on the entire surface of the insulating substrate, and most of the portion excluding the conductor pattern is removed by etching.
[0010]
[Problems to be solved by the invention]
The subject of this invention is providing the manufacturing method of the electronic component which can suppress that curvature generate | occur | produces in an insulated substrate.
[0011]
Another object of the present invention is to provide a method of manufacturing an electronic component capable of forming a high-precision and high-definition pattern.
[0012]
Yet another object of the present invention is to provide an electronic component manufacturing method capable of suppressing the occurrence of warpage even when a thin insulating substrate and an insulating substrate having a large flat area are used.
[0013]
Still another object of the present invention is to provide a method for manufacturing an electronic component excellent in mass productivity.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problems, a method of manufacturing an electronic component according to the present invention includes applying a conductor paste on one surface of an insulating substrate made of an inorganic sintered body so as to form a mesh pattern, Forming a group of conductive coating films in a plurality of rows and then heat-treating the conductive coating film onto the insulating substrate;
[0015]
As described above, a conductive paste is applied on one surface of an insulating substrate made of an inorganic sintered body so as to form a mesh pattern to form a group of conductive coating films having a plurality of rows and a plurality of columns. As a result, it was confirmed that even if a heat treatment for baking the conductive coating film on the insulating substrate was performed, the insulating substrate was not warped. The reason for this is that the conductive coatings are arranged in a plurality of rows and columns, so that in the heat treatment step of baking the conductive coatings on the insulating substrate, thermal stress is individually applied to each of the conductive coatings. It is presumed to occur.
[0016]
Further, since the insulating substrate is not warped, the insulating substrate can be thinned. For this reason, an electronic component with good stability (sitting) when mounted on a circuit board can be manufactured.
[0017]
In addition, since the insulating substrate can be thinned, the work time required for cutting the insulating substrate and the like can be shortened, and mass productivity can be improved.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
1-6 is a figure which shows the process included in the manufacturing method of the electronic component based on this invention. First, as shown in FIG. 1, an
[0019]
Next, as shown in FIG. 2, a conductive paste is applied on one surface of the
[0020]
Moreover, since the edge part 4 of the circumference | surroundings of the
[0021]
Next, the conductive coating films Q11 to Qnm are baked on the insulating
[0022]
The baking temperature is determined by the conductive paste, and is selected, for example, in the range of 600 to 900 ° C. The insulating
[0023]
In addition, since the insulating
[0024]
In addition, since the insulating
[0025]
Since the surfaces of the conductive coating films Q11 to Qnm baked on the insulating
[0026]
Next, the insulating
[0027]
The photolithography process is suitable for forming a high-precision and high-definition pattern. In the photolithography process, first, a
[0028]
Next, as shown in FIG. 4, a photomask 7 is brought into contact with the surface of the
[0029]
A step of buffing the surfaces of the conductive coating films Q11 to Qnm may be included before the photolithography step. By passing through such a process, the
[0030]
Next, after performing a secondary curing process on the exposed and developed
[0031]
In order to strengthen the adhesion between the conductive piece and the insulating substrate during baking, glass frit is mixed in the conductive paste. Since this glass frit is eroded by acid, an acidic etching solution cannot be used. When the conductive coatings Q11 to Qnm are formed using a conductive paste containing copper as a main component, an alkaline solution of ferric chloride can be used. Can be avoided.
[0032]
Next, after removing the
[0033]
In the embodiment, the case where the
[0034]
1 to 6 are subdivided until each of the conductive coating films Q11 to Qnm corresponds to each finally obtained electronic component, but is not limited to such an example. It is good also as an electroconductive coating film containing some of the electroconductive coating films Q11-Qnm. An example is shown in FIG. In the example of FIG. 7, wide conductive coatings R11 to R33 including nine pieces of the conductive coatings Q11 to Qnm are arranged in a three-row, three-column network pattern.
[0035]
【The invention's effect】
As described above, according to the present invention, the following effects can be obtained.
(A) It is possible to provide a method for manufacturing an electronic component capable of suppressing the occurrence of warpage in an insulating substrate. (B) To provide a method for manufacturing an electronic component capable of forming a high-precision and high-definition pattern. it can.
(C) Even when a thin insulating substrate and an insulating substrate having a large plane area are used, it is possible to provide a method for manufacturing an electronic component that can suppress warping.
(D) It is possible to provide a method for manufacturing an electronic component excellent in mass productivity.
[Brief description of the drawings]
FIG. 1 is a perspective view showing one of steps included in a method of manufacturing an electronic component according to the present invention.
FIG. 2 is a diagram showing a step after the step shown in FIG.
3 is a diagram showing a step after the step shown in FIG. 2. FIG.
4 is a diagram showing a step after the step shown in FIG. 3. FIG.
5 is a diagram showing a step after the step shown in FIG. 4. FIG.
6 is a diagram showing a step after the step shown in FIG. 5. FIG.
FIG. 7 is a diagram showing another process example of the method for manufacturing an electronic component according to the present invention.
FIG. 8 is a diagram illustrating a conventional problem.
[Explanation of symbols]
1 Insulating substrate Q11 to Qnm
Claims (7)
次に、熱処理して、前記導電性塗膜を前記絶縁基板に焼き付け、
その後、前記導電性塗膜のそれぞれをパターン化する工程を含む、
電子部品の製造方法。A method for producing an electronic component, wherein a conductive paste is applied on one surface of an insulating substrate made of an inorganic sintered body so as to form a mesh pattern, and a conductive coating film having a plurality of rows and a plurality of columns. Form a group of
Next, by heat treatment, the conductive coating film is baked on the insulating substrate,
Then, including a step of patterning each of the conductive coating film ,
Manufacturing method of electronic components.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07297398A JP3982655B2 (en) | 1998-03-23 | 1998-03-23 | Manufacturing method of electronic parts |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07297398A JP3982655B2 (en) | 1998-03-23 | 1998-03-23 | Manufacturing method of electronic parts |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11274689A JPH11274689A (en) | 1999-10-08 |
JP3982655B2 true JP3982655B2 (en) | 2007-09-26 |
Family
ID=13504853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07297398A Expired - Lifetime JP3982655B2 (en) | 1998-03-23 | 1998-03-23 | Manufacturing method of electronic parts |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3982655B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5513366B2 (en) * | 2010-12-28 | 2014-06-04 | 三ツ星ベルト株式会社 | Pattern substrate manufacturing method |
CN110898672A (en) * | 2019-10-22 | 2020-03-24 | 浙江省北大信息技术高等研究院 | Porous film, manufacturing method of porous film and electroosmosis micropump device |
-
1998
- 1998-03-23 JP JP07297398A patent/JP3982655B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11274689A (en) | 1999-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100431147B1 (en) | Conductor pattern and electronic component having the same | |
JP3982655B2 (en) | Manufacturing method of electronic parts | |
JP2007194595A (en) | Method of manufacturing thin-film chip resistor, thin-film chip capacitor, and thin-film chip inductor | |
JP5256543B2 (en) | Ceramic substrate for chip component and method for manufacturing chip component | |
EP0398572A1 (en) | Method of manufacturing a thick film resistor element | |
JPH0878217A (en) | Manufacture of rectangular-shaped thin film chip resistor | |
CN110660551B (en) | Method for manufacturing alloy plate metal resistor for electronic product | |
JPH04363092A (en) | Formation of conductive layer on substrate | |
JP2003037001A (en) | Chip resistor and manufacturing method therefor | |
JPH06310052A (en) | Voltage dividing resistance element and manufacture thereof | |
JP4513166B2 (en) | Inductance element manufacturing method | |
JPH08273535A (en) | Method for forming electrode in gas-discharge display panel | |
JPS5819158B2 (en) | Manufacturing method for high-density multilayer wiring board | |
JPS5914550B2 (en) | Microfabrication method | |
JPH07130568A (en) | Manufacture of thin film coil | |
JPH06330329A (en) | Formation of external electrode for polygonal unit | |
JPH0430503A (en) | Manufacture of square chip resistor | |
JPH08204313A (en) | Fine-pattern printed circuit | |
JP2010141157A (en) | Method of manufacturing electronic component | |
JPH10289656A (en) | Barrier rib forming method for plasma display panel and manufacture of barrier rib formation member | |
JPH08116150A (en) | Formation of electrode wiring and resistance element | |
JPH0797697B2 (en) | Circuit board manufacturing method | |
JPH01159930A (en) | Method for forming fluorescent surface of fluorescent character display tube | |
JPH05174708A (en) | Manufacture of fluorescent display tube | |
JPH05216055A (en) | Production of transparent electrode plate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070301 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070628 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |