JP3970729B2

JP3970729B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3970729B2
Application number: JP2002275389A
Authority: JP
Inventors: 政貴乙黒; 伸二内藤; 昭博光安
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-20
Filing date: 2002-09-20
Publication date: 2007-09-05
Anticipated expiration: 2022-09-20
Also published as: JP2004111821A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＰＩＮ（Positive Intrinsic Negative）ダイオードを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＰＩＮダイオードは、例えば、相対的に高濃度にドープされたｎ型の導電性を示す半導体基板（Ｎ層）上に、相対的に低濃度にドープされたｎ型エピタキシャルシリコン膜（Ｉ層）を成長させ、熱酸化処理などによりエピタキシャルシリコン膜の表面にシリコン酸化膜を形成した後、シリコン酸化膜の一部を取り除いて開口部を形成し、続いてその開口部を通じてｐ型の導電性を示す不純物をエピタキシャルシリコン膜へ拡散してｐ型半導体領域（Ｐ層）を形成することにより、形成される。
【０００３】
【発明が解決しようとする課題】
近年、ＰＩＮダイオードの低電流駆動化が要求されてきている。上記構造のＰＩＮダイオードでは、ＰＩＮダイオードを構成するＰ層、Ｉ層およびＮ層のいずれもシリコン層を用いているため、各層のバンドギャップは一様（約１．１ｅＶ）であり、Ｉ層の抵抗値を変える場合には、このエネルギーギャップ以上の電圧をＰ層とＮ層の間に印加してキャリアをＩ層に注入しなければＩ層の抵抗値を変化させることができない。従って、ＰＩＮダイオードのオン抵抗の低減には、限界がある。
【０００４】
本発明の目的は、低オン抵抗化が可能なダイオードを有する半導体装置およびその製造方法を提供することにある。
【０００５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
本発明の半導体装置は、第１導電型の半導体基板と、半導体基板上に形成された第１導電型の第１シリコンゲルマニウム膜と、第１シリコンゲルマニウム膜上に形成された第１導電型の第２シリコンゲルマニウム膜と、第２シリコンゲルマニウム膜上に形成された第１導電型のシリコン膜と、シリコン膜の上面側に形成された第１導電型と逆の第２導電型の半導体領域とを有し、第２シリコンゲルマニウム膜のゲルマニウム濃度が第１シリコンゲルマニウム膜との界面からシリコン膜との界面に向かって徐々に減少しているものである。
【０００８】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板を準備する工程と、半導体基板上に第１導電型の第１シリコンゲルマニウム膜をエピタキシャル成長させる工程と、第１シリコンゲルマニウム膜上に第１導電型の第２シリコンゲルマニウム膜をエピタキシャル成長させる工程と、第２シリコンゲルマニウム膜上に第１導電型のシリコン膜をエピタキシャル成長させる工程と、シリコン膜の上面側に第１導電型と逆の第２導電型の半導体領域を形成する工程とを有し、第２シリコンゲルマニウム膜のゲルマニウム濃度が第１シリコンゲルマニウム膜との界面からシリコン膜との界面に向かって徐々に減少しているものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１０】
本実施の形態の半導体装置を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＰＩＮ（Positive Intrinsic Negative）ダイオードの要部断面図である。
【００１１】
図１に示されるように、比較的または相対的に高い不純物濃度（例えば１０¹⁹〜１０²⁰個／ｃｍ³程度）を有するｎ型（ｎ⁺型）シリコンからなる半導体基板１上に、相対的に高い不純物濃度を有するｎ型（ｎ⁺型）のシリコンゲルマニウム（ＳｉＧｅ）膜２と、相対的に低い不純物濃度（例えば１０¹³〜１０¹⁶個／ｃｍ³程度）を有するｎ型（ｎ^-型）のＩ（Intrinsic）層３とが形成（エピタキシャル成長）されている。半導体基板１、シリコンゲルマニウム膜２およびＩ層３には、ｎ型の導電型を有する不純物、例えばＰ（リン）またはＡｓ（ヒ素）がドーピングまたは導入されている。半導体基板１の厚みは例えば１００μｍ程度であり、シリコンゲルマニウム膜２の厚みは例えば０．５〜２μｍ程度であり、Ｉ層３の厚みは例えば２０μｍ程度である。シリコンゲルマニウム膜２のゲルマニウム濃度（濃度分布）は、場所によらず膜内でほぼ一定または均一であり、例えば１５原子％（従ってシリコン濃度は８５原子％）である。
【００１２】
Ｉ層３は、シリコンゲルマニウム膜２上のＧｅ濃度傾斜シリコンゲルマニウム膜（シリコンゲルマニウム領域）３ａと、その上のゲルマニウムを含有していないシリコン膜（シリコン領域）３ｂとからなる。Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａ内のゲルマニウム濃度は、シリコンゲルマニウム膜２との界面からシリコン膜３ｂとの界面に向かって徐々に減少している。すなわち、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａの厚み方向のゲルマニウム濃度分布は、シリコンゲルマニウム膜２との界面からシリコン膜３ｂとの界面に向かって徐々に減少している。
【００１３】
Ｉ層３上には、例えば酸化シリコンなどからなり、開口部４ａを有する絶縁膜４が形成されている。開口部４ａから露出するＩ層３（シリコン膜３ｂ）には所定の深さ（例えば２〜３μｍ程度）までｐ型の導電型を有する不純物（例えばＢ（ボロン））が拡散され、相対的に高い不純物濃度（例えば１０¹⁹〜１０²⁰個／ｃｍ³程度）を有するｐ型（ｐ⁺型）の半導体領域（不純物拡散領域）５が形成されている。更に、開口部４ａから露出する半導体領域５上には第１電極（表面電極）６が形成され、半導体基板１の裏面上には第２電極（裏面電極）７が形成されている。
【００１４】
第１電極６と第２電極７の間には、半導体基板１（Ｎ層）、シリコンゲルマニウム膜２、Ｉ層３、および半導体領域５（Ｐ層）によってＰＩＮダイオードが形成され、第１電極６と第２電極７との間に所定の電圧を印加することで、ＰＩＮダイオードを作動させることができる。
【００１５】
図２は、図１の半導体装置のＡ―Ａ線に沿った（厚み方向の）シリコン濃度およびゲルマニウム濃度分布を示すグラフである。図２のグラフの横軸が、厚み方向（半導体基板１の主面に垂直な方向）の距離または位置（任意単位：arbitrary unit）に対応し、図２のグラフの縦軸がゲルマニウム濃度（Ｇｅ濃度）およびシリコン濃度（Ｓｉ濃度）に対応する。
【００１６】
図２に示されるように、シリコンゲルマニウム膜２の厚み方向（半導体基板１の主面に垂直な方向）のゲルマニウム濃度分布は一定（例えば１５原子％）である。また、上記のように、Ｉ層３は、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａとシリコン膜３ｂとからなるが、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａの厚み方向（半導体基板１の主面に垂直な方向）のゲルマニウム濃度分布は、シリコンゲルマニウム膜２との界面での１５原子％からシリコン膜３ｂ側に向かって徐々に（なだらかに）減少し、シリコン膜３ｂとの界面でゼロになる。半導体基板１、Ｉ層３のシリコン膜３ｂ、および半導体領域５は、ゲルマニウムを含有していない（すなわちシリコンからなる）。
【００１７】
図３は、図１に示される半導体装置（ＰＩＮダイオード）のＡ―Ａ線に沿った領域のエネルギーバンド構造図である。図３のグラフの横軸が、各膜の厚み方向（半導体基板１の主面に垂直な方向）の距離または位置（任意単位：arbitrary unit）に対応し、図３のグラフの縦軸がエネルギーバンドに対応する。また、図４は、図１の構造においてシリコンゲルマニウム膜２およびＧｅ濃度傾斜シリコンゲルマニウム膜３ａを形成しなかった場合のエネルギーバンド構造図であり、図５は、図１の構造においてＧｅ濃度傾斜シリコンゲルマニウム膜３ａを形成しなかった場合のエネルギーバンド構造図である。図３〜図５のバンド構造図では、伝導帯下端のエネルギー準位Ｅ_C、価電子帯上端のエネルギー準位Ｅ_V、フェルミ準位Ｅ_F、および真性（intrinsic）準位Ｅ_Iが記載されている。
【００１８】
半導体基板１、シリコン膜３ｂおよびｐ型半導体領域５は、いずれもシリコンからなり、そのバンドギャップＥ_gは約１．１ｅＶ（１．１２ｅＶ）である。従って、ＰＩＮダイオードが半導体基板１（Ｎ層）、シリコン膜３ｂ（Ｉ層）およびｐ型半導体領域５（Ｐ層）により構成される場合は、エネルギーバンド構造は図４のようになる。
【００１９】
また、ゲルマニウム濃度が約１５原子％のシリコンゲルマニウム膜２のエネルギーギャップＥ_gは、約１．０ｅＶである。従って、ＰＩＮダイオードが半導体基板１（Ｎ層）、シリコンゲルマニウム膜２（ＳｉＧｅ膜）、シリコン膜３ｂ（Ｉ層）およびｐ型半導体領域５（Ｐ層）により構成される場合は、エネルギーバンド構造は図５のようになる。この場合、半導体基板１とシリコンゲルマニウム膜２との間の界面のギャップ差約０．１ｅＶと、シリコンゲルマニウム膜２とシリコン膜３ｂとの間の界面のギャップ差約−０．１ｅＶとは、半導体基板１からシリコン膜３ｂに注入される電子にとっては相殺されるので、ＰＩＮダイオードのオン抵抗は図４の場合と図５の場合とで実質的に同じになる。
【００２０】
それに対して、本実施の形態では、半導体基板１とシリコン膜３ｂとの間には、シリコンゲルマニウム膜２およびＧｅ濃度傾斜シリコンゲルマニウム膜３ａが形成されている。シリコンゲルマニウム膜のエネルギーギャップＥ_gはゲルマニウム濃度に依存して変化し、ゲルマニウム濃度が小さくなるほどエネルギーギャップＥ_gは大きくなる。従って、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａのエネルギーギャップＥ_gは、ゲルマニウム濃度が最大であるシリコンゲルマニウム膜２との界面では約１．０ｅＶであり、そこから徐々に増大してシリコン膜３ｂとの界面では約１．１ｅＶ（１．１２ｅＶ）となる。従って、ＰＩＮダイオードが半導体基板１（Ｎ層）、シリコンゲルマニウム膜２（ＳｉＧｅ膜）、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａおよびシリコン膜３ｂ（Ｉ層）、およびｐ型半導体領域５（Ｐ層）により構成される本実施の形態の場合は、エネルギーバンド構造は図３のようになる。
【００２１】
本実施の形態では、Ｉ層３をＧｅ濃度傾斜シリコンゲルマニウム膜３ａとシリコン膜３ｂとによって構成している。Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａを設けることにより、シリコンゲルマニウム膜２からＩ層３の内部にかけてゲルマニウム濃度をなだらかに連続的に減少させている。従って、シリコンゲルマニウム膜２とＩ層３との間（すなわちシリコンゲルマニウム膜２とシリコン膜３ｂとの間）のエネルギーギャップ差の傾斜が、図５の場合に比較してなだらかになり、シリコンゲルマニウム膜２とＩ層３との間でのエネルギーギャップ差を見かけ上ない（インピーダンス変換）構造とすることができる。このような構造においては、第１電極７ａと第２電極８との間に電圧が印加された場合、半導体基板１に対して０．１ｅＶのエネルギーギャップ差をもつシリコンゲルマニウム膜２では、図４の場合と比較して、０．１ｅＶ高い電圧が印加されたこととなり、その分電子の放出量が増加し、シリコン膜３ｂ側へ加速される。更に、Ｉ層３ではＧｅ濃度傾斜シリコンゲルマニウム膜３ａを設けてゲルマニウム濃度をなだらかに減少させているため、図５の場合と比較して、シリコンゲルマニウム膜２とシリコン膜３ｂとの間のエネルギーギャップ差の傾斜が小さくなり（エネルギー勾配がゆるやかになり）、半導体基板１とシリコンゲルマニウム膜２との間で得た０．１ｅＶのエネルギーにより余分に加速されたキャリア（電子）を消滅させることなくＩ層３（シリコン膜３ｂ）に注入することが可能となる。Ｉ層３は真性半導体に近いため、一旦Ｉ層３（シリコン膜３ｂ）内に到達した電子はキャリアとして存在し、ＰＩＮダイオードのオン抵抗の低下に寄与する。また、キャリアとしての電子に対し、Ｉ層３（シリコン膜３ｂ）内のマイナス電位が持ち上がるため、これを補償またはコンペンセイトするようなホール（正孔）の引き込みが発生し、更にＩ層３（シリコン膜３ｂ）内をキャリアで充満することができる。これにより、更にオン抵抗を低減できる。また、Ｉ層３（シリコン膜３ｂ）中のキャリア密度（単位体積当たりのキャリア）を増大させることが可能になる。また、ＰＩＮダイオードを低オン抵抗に設計できるので、半導体装置の低消費電力化が可能となる。
【００２２】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図６〜図１１は、本実施の形態の半導体装置、例えばＰＩＮダイオードの製造工程中の要部断面図である。
【００２３】
図６に示されるように、ｎ型の導電型を有する不純物（例えばＰ（リン）またはＡｓ（ヒ素））が高濃度（例えば１０¹⁹〜１０²⁰個／ｃｍ³程度）にドーピングされたｎ型シリコンからなる半導体基板１を用意する。半導体基板１はＰＩＮダイオードのＮ層として機能する。
【００２４】
次に、図７に示されるように、半導体基板１上に、シリコンゲルマニウム膜２およびＩ（Intrinsic）層３を形成する。シリコンゲルマニウム膜２の厚みは例えば０．５〜２μｍ程度であり、Ｉ層３の厚みは例えば２０μｍ程度である。シリコンゲルマニウム膜２およびＩ層３は、例えば次のようにして成膜される。
【００２５】
キャリアガスとして例えば水素ガス（Ｈ₂）、シリコンソースガスとして例えばモノシラン（ＳｉＨ₄）ガス、ｎ型ドーピングガスとして例えばホスフィン（ＰＨ₃）ガス、およびゲルマニウムソースガスとして例えばモノゲルマン（ＧｅＨ₄）ガスを成膜装置（例えばＣＶＤ装置）の処理室（反応室またはチャンバ）内に導入しながら、半導体基板１上にシリコンゲルマニウム膜２をエピタキシャル成長させる。この段階では、半導体基板１上には、比較的または相対的に高い不純物濃度のシリコンゲルマニウム膜２が形成される。シリコンゲルマニウム膜２の成膜段階では、成膜装置の処理室に導入するモノゲルマン（ＧｅＨ₄）ガスの流量を一定にする。このため、シリコンゲルマニウム膜２のゲルマニウム濃度（濃度分布）はほぼ一定または均一となる。
【００２６】
所定の厚みのシリコンゲルマニウム膜２が形成された後、シリコンゲルマニウム膜２上に相対的に低い不純物濃度の半導体層すなわちＩ層３をエピタキシャル成長させるために、ホスフィンガスの成膜装置の処理室への導入を停止または減少させる。この際、モノゲルマンガスの流量を徐々に（なだらかに）減少させる（水素ガスとモノシランガスの導入は継続する）。これにより、シリコンゲルマニウム膜２上には、モノゲルマンガスの流量減少に応じて、ゲルマニウム濃度が徐々に（なだらかに）減少する比較的低不純物濃度のシリコンゲルマニウム膜、すなわちＧｅ濃度傾斜シリコンゲルマニウム膜３ａがエピタキシャル成長する。更に、モノゲルマン（ＧｅＨ₄）ガスの流量がゼロになった後も成膜を継続して、ゲルマニウムを含有しないシリコン膜３ｂをＧｅ濃度傾斜シリコンゲルマニウム膜３ａ上にエピタキシャル成長させる。
【００２７】
このようにして、半導体基板１上に、一定または均一のゲルマニウム濃度を有し高不純物濃度のシリコンゲルマニウム膜２、および、ゲルマニウム濃度が（厚み方向に）徐々に減少するＧｅ濃度傾斜シリコンゲルマニウム膜３ａとゲルマニウムを含まないシリコン膜３ｂとからなる低不純物濃度（例えば１０¹³〜１０¹⁶個／ｃｍ³程度）のＩ層３が連続的に（同一工程で）形成される。Ｉ層３はＰＩＮダイオードのＩ層として機能する。なお、半導体基板１上にエピタキシャル成長した膜を、ゲルマニウム濃度などによりシリコンゲルマニウム膜２、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａ、およびシリコン膜３ｂに分けているが、これらの膜は連続的にエピタキシャル成長しており、各膜の間に明確な界面が観測されない場合であっても、本実施の形態の構造に含まれるものとする。
【００２８】
次に、図８に示されるように、Ｉ層３（シリコン膜３ｂ）上に例えば酸化シリコン膜などからなる絶縁膜４を形成する。絶縁膜４は、例えば熱酸化処理などにより形成することができる。それから、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして絶縁膜４をエッチングし、Ｉ層３に達する開口部４ａを形成する。
【００２９】
次に、上記フォトレジスト膜を除去した後、図９に示されるように、開口部４ａから露出したＩ層３に、ｐ型の導電型を有する不純物（例えばＢ（ボロン））をイオン注入し、必要に応じて熱処理を行うことで、相対的に高い不純物濃度（例えば１０¹⁹〜１０²⁰個／ｃｍ³程度）を有するｐ型の半導体領域（不純物拡散領域）５を形成する。半導体領域５はＰＩＮダイオードのＰ層として機能する。半導体領域５は、Ｉ層３のシリコン膜３ｂの上面側に形成され、例えば２〜３μｍ程度の厚みを有している。
【００３０】
次に、図１０に示されるように、開口部４ａ内を含む絶縁膜４上に、例えばＡｌ（アルミニウム）またはＡｌ合金などからなる金属膜６ａを、例えばスパッタリング法などによって形成する。それから、図１１に示されるように、フォトリソグラフィ法およびエッチング法を用いて金属膜６ａをパターン化して、半導体領域５に接続する第１電極（表面電極またはアノード電極）６を形成する。その後、必要に応じて半導体基板１の裏面を研削するなどして薄くした（半導体基板１の厚みを例えば１００μｍ程度にする）後、半導体基板１の裏面に例えば金などからなる金属膜を例えばスパッタリング法などにより堆積して、第２電極（裏面電極またはカソード電極）７を形成する。これにより、本実施の形態の半導体装置、ここではＰＩＮダイオードが完成する。その後、必要に応じて単位半導体素子に切断されてパッケージングされるが、ここではその説明は省略する。
【００３１】
本実施の形態では、半導体基板１、シリコンゲルマニウム膜２およびＩ層３をｎ型の導電型とし、半導体領域５をｐ型の導電型としてＰＩＮダイオードを形成したが、半導体基板１、シリコンゲルマニウム膜２およびＩ層３をｐ型の導電型とし、半導体領域５をｎ型の導電型としてＰＩＮダイオードを形成することもできる。
【００３２】
また、本実施の形態では、成膜装置に導入するモノゲルマンガスの流量を徐々に減少させることにより、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａを形成した。しかしながら、シリコンゲルマニウム膜２の厚みが所定の厚みに達した段階で成膜装置へのモノゲルマンガスの導入をいきなり停止した場合にも、成膜装置の処理室内に残留するモノゲルマンガスによってシリコンゲルマニウム膜２上にＧｅ濃度傾斜シリコンゲルマニウム膜３ａが形成され得る。このようにしてＧｅ濃度傾斜シリコンゲルマニウム膜３ａを形成した場合も、上記効果を得ることは可能である。
【００３３】
また、本実施の形態では、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａの不純物濃度をシリコン膜３ｂと同様に低不純物濃度とした。従って、高不純物濃度のｎ⁺型の半導体領域から低不純物濃度のｎ^-型の半導体領域（Ｉ層）に移行するのは、シリコンゲルマニウム膜２とＧｅ濃度傾斜シリコンゲルマニウム膜３ａとの界面近傍である。しかしながら、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａ内の不純物濃度を、シリコンゲルマニウム膜２側の領域では高不純物濃度とし、シリコン膜３ｂ側の領域では低不純物濃度とすることもできる。この場合、ｎ⁺型の半導体領域からｎ^-型の半導体領域に移行するのは、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａの中間領域となる。また、Ｇｅ濃度傾斜シリコンゲルマニウム膜３ａ内の不純物濃度を高不純物濃度として、ｎ⁺型の半導体領域からｎ^-型の半導体領域に移行するのをＧｅ濃度傾斜シリコンゲルマニウム膜３ａとシリコン膜３ｂとの界面近傍とすることもできる。
【００３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３６】
低オン抵抗化が可能なダイオードを有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の半導体装置（ＰＩＮダイオード）のＡ―Ａ線に沿ったシリコン濃度およびゲルマニウム濃度分布を示すグラフである。
【図３】図１の半導体装置（ＰＩＮダイオード）のＡ―Ａ線に沿った領域のエネルギーバンド構造図である。
【図４】シリコンゲルマニウム膜とＧｅ濃度傾斜シリコンゲルマニウム膜を形成しなかった場合のエネルギーバンド構造図である。
【図５】Ｇｅ濃度傾斜シリコンゲルマニウム膜を形成しなかった場合のエネルギーバンド構造図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
１半導体基板
２シリコンゲルマニウム膜
３Ｉ層
３ａＧｅ濃度傾斜シリコンゲルマニウム膜
３ｂシリコン膜
４絶縁膜
４ａ開口部
５ｐ型半導体領域
６第１電極
６ａ金属膜
７第２電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technology effective when applied to a semiconductor device having a PIN (Positive Intrinsic Negative) diode.
[0002]
[Prior art]
In the PIN diode, for example, an n-type epitaxial silicon film (I layer) doped at a relatively low concentration is formed on a semiconductor substrate (N layer) exhibiting a relatively high concentration of n-type conductivity. After growing and forming a silicon oxide film on the surface of the epitaxial silicon film by thermal oxidation or the like, a part of the silicon oxide film is removed to form an opening, and then p-type conductivity is shown through the opening. It is formed by diffusing impurities into the epitaxial silicon film to form a p-type semiconductor region (P layer).
[0003]
[Problems to be solved by the invention]
In recent years, PIN diodes have been required to be driven at a low current. In the PIN diode having the above structure, since the P layer, the I layer, and the N layer constituting the PIN diode use silicon layers, the band gap of each layer is uniform (about 1.1 eV). In the case of changing the resistance value, the resistance value of the I layer cannot be changed unless a voltage exceeding this energy gap is applied between the P layer and the N layer to inject carriers into the I layer. Therefore, there is a limit in reducing the on-resistance of the PIN diode.
[0004]
An object of the present invention is to provide a semiconductor device having a diode capable of reducing on-resistance and a method for manufacturing the same.
[0005]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0006]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0007]
A semiconductor device according to the present invention includes a first conductivity type semiconductor substrate, a first conductivity type first silicon germanium film formed on the semiconductor substrate, and a first conductivity type semiconductor substrate formed on the first silicon germanium film. A second silicon germanium film; a first conductivity type silicon film formed on the second silicon germanium film; and a second conductivity type semiconductor region opposite to the first conductivity type formed on the upper surface side of the silicon film; And the germanium concentration of the second silicon germanium film gradually decreases from the interface with the first silicon germanium film toward the interface with the silicon film.
[0008]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, the step of preparing a first conductivity type semiconductor substrate, the step of epitaxially growing a first conductivity type first silicon germanium film on the semiconductor substrate, and the first silicon germanium film. A step of epitaxially growing a second silicon germanium film of the first conductivity type thereon, a step of epitaxially growing a silicon film of the first conductivity type on the second silicon germanium film, and a reverse of the first conductivity type on the upper surface side of the silicon film. Forming a semiconductor region of the second conductivity type, and the germanium concentration of the second silicon germanium film gradually decreases from the interface with the first silicon germanium film toward the interface with the silicon film. It is.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
[0010]
The semiconductor device of the present embodiment will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a main part of a semiconductor device, for example, a PIN (Positive Intrinsic Negative) diode, according to an embodiment of the present invention.
[0011]
As shown in FIG. 1, a relative or relatively high impurity concentration (for example, about 10 ¹⁹ to 10 ²⁰ / cm ³ ) is relatively formed on a semiconductor substrate 1 made of n-type (n ⁺ -type) silicon. high n-type having an impurity concentration and silicon germanium (SiGe) film 2 (n ⁺ -type), a relatively low impurity concentration (e.g., 10 ¹³ to 10 ¹⁶ / cm ³ approximately) n-type having (n ^- -type ) I (Intrinsic) layer 3 is formed (epitaxial growth). The semiconductor substrate 1, the silicon germanium film 2 and the I layer 3 are doped or introduced with an impurity having an n-type conductivity, for example, P (phosphorus) or As (arsenic). The thickness of the semiconductor substrate 1 is, for example, about 100 μm, the thickness of the silicon germanium film 2 is, for example, about 0.5 to 2 μm, and the thickness of the I layer 3 is, for example, about 20 μm. The germanium concentration (concentration distribution) of the silicon germanium film 2 is almost constant or uniform in the film regardless of the location, and is, for example, 15 atomic% (therefore, the silicon concentration is 85 atomic%).
[0012]
The I layer 3 is composed of a Ge concentration gradient silicon germanium film (silicon germanium region) 3a on the silicon germanium film 2 and a silicon film (silicon region) 3b not containing germanium thereon. The germanium concentration in the Ge concentration gradient silicon germanium film 3a gradually decreases from the interface with the silicon germanium film 2 toward the interface with the silicon film 3b. That is, the germanium concentration distribution in the thickness direction of the Ge concentration gradient silicon germanium film 3a gradually decreases from the interface with the silicon germanium film 2 toward the interface with the silicon film 3b.
[0013]
On the I layer 3, an insulating film 4 made of, for example, silicon oxide and having an opening 4a is formed. Impurities having a p-type conductivity (for example, B (boron)) are diffused to a predetermined depth (for example, about 2 to 3 μm) in the I layer 3 (silicon film 3b) exposed from the opening 4a. A p-type (p ⁺ -type) semiconductor region (impurity diffusion region) 5 having a high impurity concentration (for example, about 10 ¹⁹ to 10 ²⁰ / cm ³ ) is formed. Further, a first electrode (front surface electrode) 6 is formed on the semiconductor region 5 exposed from the opening 4 a, and a second electrode (back surface electrode) 7 is formed on the back surface of the semiconductor substrate 1.
[0014]
A PIN diode is formed between the first electrode 6 and the second electrode 7 by the semiconductor substrate 1 (N layer), the silicon germanium film 2, the I layer 3, and the semiconductor region 5 (P layer). The PIN diode can be operated by applying a predetermined voltage between the first electrode 7 and the second electrode 7.
[0015]
FIG. 2 is a graph showing silicon concentration and germanium concentration distribution (in the thickness direction) along the line AA of the semiconductor device of FIG. The horizontal axis of the graph of FIG. 2 corresponds to the distance or position (arbitrary unit) in the thickness direction (direction perpendicular to the main surface of the semiconductor substrate 1), and the vertical axis of the graph of FIG. Concentration) and silicon concentration (Si concentration).
[0016]
As shown in FIG. 2, the germanium concentration distribution in the thickness direction of the silicon germanium film 2 (direction perpendicular to the main surface of the semiconductor substrate 1) is constant (for example, 15 atomic%). Further, as described above, the I layer 3 includes the Ge concentration gradient silicon germanium film 3a and the silicon film 3b, and the thickness direction of the Ge concentration gradient silicon germanium film 3a (direction perpendicular to the main surface of the semiconductor substrate 1). The germanium concentration distribution decreases gradually (slowly) from 15 atomic% at the interface with the silicon germanium film 2 toward the silicon film 3b side, and becomes zero at the interface with the silicon film 3b. The semiconductor substrate 1, the silicon film 3b of the I layer 3, and the semiconductor region 5 do not contain germanium (that is, made of silicon).
[0017]
FIG. 3 is an energy band structure diagram of a region along the line AA of the semiconductor device (PIN diode) shown in FIG. The horizontal axis of the graph of FIG. 3 corresponds to the distance or position (arbitrary unit) in the thickness direction of each film (direction perpendicular to the main surface of the semiconductor substrate 1), and the vertical axis of the graph of FIG. Corresponds to the band. 4 is an energy band structure diagram when the silicon germanium film 2 and the Ge concentration gradient silicon germanium film 3a are not formed in the structure of FIG. 1, and FIG. 5 is a Ge concentration gradient silicon in the structure of FIG. It is an energy band structure figure at the time of not forming the germanium film | membrane 3a. 3 to 5, the energy level E _{C at the} lower end of the conduction band, the energy level E _{V at the} upper end of the valence band, the Fermi level E _F , and the intrinsic level E _I are described. ing.
[0018]
Semiconductor substrate 1, the silicon film 3b and the p-type semiconductor regions 5 are both made of silicon, is the band gap E _g is about 1.1 eV (1.12 eV). Therefore, when the PIN diode is constituted by the semiconductor substrate 1 (N layer), the silicon film 3b (I layer) and the p-type semiconductor region 5 (P layer), the energy band structure is as shown in FIG.
[0019]
Further, the energy gap E _g of the silicon germanium film 2 having a germanium concentration of about 15 atomic% is about 1.0 eV. Therefore, when the PIN diode is composed of the semiconductor substrate 1 (N layer), the silicon germanium film 2 (SiGe film), the silicon film 3b (I layer) and the p-type semiconductor region 5 (P layer), the energy band structure is As shown in FIG. In this case, the gap difference of about 0.1 eV at the interface between the semiconductor substrate 1 and the silicon germanium film 2 and the gap difference of about −0.1 eV at the interface between the silicon germanium film 2 and the silicon film 3b are as follows. Since the electrons injected from the substrate 1 into the silicon film 3b cancel each other, the on-resistance of the PIN diode is substantially the same between the case of FIG. 4 and the case of FIG.
[0020]
On the other hand, in the present embodiment, a silicon germanium film 2 and a Ge concentration gradient silicon germanium film 3a are formed between the semiconductor substrate 1 and the silicon film 3b. The energy gap E _g of the silicon germanium film is varied depending on the germanium concentration, the energy gap E _g the higher the concentration of germanium decreases increases. Therefore, the energy gap E _g of the Ge concentration-gradient silicon germanium film 3a is about 1.0 eV at the interface with the silicon germanium film 2 having the maximum germanium concentration, and gradually increases from there to the interface with the silicon film 3b. Then, it becomes about 1.1 eV (1.12 eV). Accordingly, the PIN diode is constituted by the semiconductor substrate 1 (N layer), the silicon germanium film 2 (SiGe film), the Ge concentration gradient silicon germanium film 3a and the silicon film 3b (I layer), and the p-type semiconductor region 5 (P layer). In this embodiment, the energy band structure is as shown in FIG.
[0021]
In the present embodiment, the I layer 3 is composed of a Ge concentration gradient silicon germanium film 3a and a silicon film 3b. By providing the Ge concentration gradient silicon germanium film 3a, the germanium concentration is gradually decreased continuously from the silicon germanium film 2 to the inside of the I layer 3. Therefore, the gradient of the energy gap difference between the silicon germanium film 2 and the I layer 3 (that is, between the silicon germanium film 2 and the silicon film 3b) becomes gentle compared to the case of FIG. A difference in energy gap between 2 and I layer 3 is apparent (impedance conversion). In such a structure, when a voltage is applied between the first electrode 7a and the second electrode 8, the silicon germanium film 2 having an energy gap difference of 0.1 eV with respect to the semiconductor substrate 1 is shown in FIG. Compared with the above case, a voltage higher by 0.1 eV is applied, and the amount of emitted electrons increases correspondingly and is accelerated toward the silicon film 3b. Furthermore, since the Ge concentration gradient silicon germanium film 3a is provided in the I layer 3 to reduce the germanium concentration gently, the energy gap between the silicon germanium film 2 and the silicon film 3b is compared with the case of FIG. The slope of the difference becomes smaller (energy gradient becomes gradual), and the carrier (electrons) accelerated by the energy of 0.1 eV obtained between the semiconductor substrate 1 and the silicon germanium film 2 is eliminated without annihilation. It becomes possible to inject into the layer 3 (silicon film 3b). Since the I layer 3 is close to an intrinsic semiconductor, electrons that have once reached the I layer 3 (silicon film 3b) exist as carriers and contribute to a decrease in the on-resistance of the PIN diode. In addition, a negative potential in the I layer 3 (silicon film 3b) rises with respect to electrons as carriers, so that holes are drawn so as to compensate or compensate for this, and further, the I layer 3 (silicon The film 3b) can be filled with carriers. Thereby, the on-resistance can be further reduced. In addition, the carrier density (carriers per unit volume) in the I layer 3 (silicon film 3b) can be increased. In addition, since the PIN diode can be designed to have a low on-resistance, the power consumption of the semiconductor device can be reduced.
[0022]
Next, a manufacturing process of the semiconductor device of the present embodiment will be described with reference to the drawings. 6 to 11 are fragmentary cross-sectional views of the semiconductor device of the present embodiment, for example, a PIN diode during the manufacturing process.
[0023]
As shown in FIG. 6, an n-type doped with an n-type conductivity impurity (for example, P (phosphorus) or As (arsenic)) at a high concentration (for example, about 10 ¹⁹ to 10 ²⁰ / cm ³ ). A semiconductor substrate 1 made of silicon is prepared. The semiconductor substrate 1 functions as an N layer of a PIN diode.
[0024]
Next, as shown in FIG. 7, a silicon germanium film 2 and an I (Intrinsic) layer 3 are formed on the semiconductor substrate 1. The thickness of the silicon germanium film 2 is, for example, about 0.5 to 2 μm, and the thickness of the I layer 3 is, for example, about 20 μm. The silicon germanium film 2 and the I layer 3 are formed, for example, as follows.
[0025]
For example, hydrogen gas (H ₂ ) as the carrier gas, monosilane (SiH ₄ ) gas as the silicon source gas, phosphine (PH ₃ ) gas as the n-type doping gas, and monogermane (GeH ₄ ) gas as the germanium source gas, for example. A silicon germanium film 2 is epitaxially grown on the semiconductor substrate 1 while being introduced into a processing chamber (reaction chamber or chamber) of a film forming apparatus (for example, a CVD apparatus). At this stage, a silicon germanium film 2 having a relatively high or relatively high impurity concentration is formed on the semiconductor substrate 1. In the film formation stage of the silicon germanium film 2, the flow rate of monogermane (GeH ₄ ) gas introduced into the processing chamber of the film forming apparatus is kept constant. For this reason, the germanium concentration (concentration distribution) of the silicon germanium film 2 is substantially constant or uniform.
[0026]
After the silicon germanium film 2 having a predetermined thickness is formed, a semiconductor layer having a relatively low impurity concentration, i.e., the I layer 3 is epitaxially grown on the silicon germanium film 2 to the processing chamber of the phosphine gas deposition apparatus. Stop or reduce deployment. At this time, the flow rate of the monogerman gas is gradually decreased (introduction of hydrogen gas and monosilane gas is continued). Thereby, on the silicon germanium film 2, a silicon germanium film having a relatively low impurity concentration in which the germanium concentration gradually decreases (slowly) as the flow rate of the monogerman gas is decreased, that is, a Ge concentration gradient silicon germanium film 3a. Grows epitaxially. Further, the film formation is continued even after the flow rate of the monogermane (GeH ₄ ) gas becomes zero, and the silicon film 3b not containing germanium is epitaxially grown on the Ge concentration gradient silicon germanium film 3a.
[0027]
In this way, the silicon germanium film 2 having a constant or uniform germanium concentration and a high impurity concentration on the semiconductor substrate 1, and the Ge concentration gradient silicon germanium film 3a in which the germanium concentration gradually decreases (in the thickness direction). And the silicon layer 3b not containing germanium, the I layer 3 having a low impurity concentration (for example, about 10 ¹³ to 10 ¹⁶ / cm ³ ) is continuously formed (in the same step). The I layer 3 functions as the I layer of the PIN diode. The film epitaxially grown on the semiconductor substrate 1 is divided into a silicon germanium film 2, a Ge concentration gradient silicon germanium film 3a, and a silicon film 3b according to germanium concentration or the like. These films are epitaxially grown continuously. Even when a clear interface is not observed between the films, the structure of this embodiment is included.
[0028]
Next, as shown in FIG. 8, an insulating film 4 made of, for example, a silicon oxide film is formed on the I layer 3 (silicon film 3b). The insulating film 4 can be formed by, for example, thermal oxidation treatment. Then, the insulating film 4 is etched using a photoresist film (not shown) patterned by the photolithography technique as a mask to form an opening 4a reaching the I layer 3.
[0029]
Next, after removing the photoresist film, as shown in FIG. 9, an impurity having a p-type conductivity (for example, B (boron)) is ion-implanted into the I layer 3 exposed from the opening 4a. The p-type semiconductor region (impurity diffusion region) 5 having a relatively high impurity concentration (for example, about 10 ¹⁹ to 10 ²⁰ / cm ³ ) is formed by performing heat treatment as necessary. The semiconductor region 5 functions as a P layer of the PIN diode. The semiconductor region 5 is formed on the upper surface side of the silicon film 3b of the I layer 3, and has a thickness of about 2 to 3 μm, for example.
[0030]
Next, as shown in FIG. 10, a metal film 6a made of, for example, Al (aluminum) or an Al alloy is formed on the insulating film 4 including the inside of the opening 4a by, for example, a sputtering method. Then, as shown in FIG. 11, the metal film 6 a is patterned using a photolithography method and an etching method to form a first electrode (surface electrode or anode electrode) 6 connected to the semiconductor region 5. Thereafter, the back surface of the semiconductor substrate 1 is thinned by grinding or the like as necessary (the thickness of the semiconductor substrate 1 is set to about 100 μm, for example), and then a metal film made of, for example, gold is sputtered on the back surface of the semiconductor substrate 1. A second electrode (back surface electrode or cathode electrode) 7 is formed by deposition using a method or the like. Thereby, the semiconductor device of this embodiment, here, the PIN diode is completed. Thereafter, the unit semiconductor element is cut and packaged as necessary, but the description thereof is omitted here.
[0031]
In this embodiment, the semiconductor substrate 1, the silicon germanium film 2 and the I layer 3 are of n-type conductivity, and the semiconductor region 5 is of p-type conductivity to form a PIN diode. However, the semiconductor substrate 1, silicon germanium film is formed. It is also possible to form a PIN diode with the 2 and I layers 3 of p-type conductivity and the semiconductor region 5 of n-type conductivity.
[0032]
In the present embodiment, the Ge concentration gradient silicon germanium film 3a is formed by gradually decreasing the flow rate of the monogerman gas introduced into the film forming apparatus. However, even if the introduction of the monogerman gas into the film forming apparatus is suddenly stopped when the thickness of the silicon germanium film 2 reaches a predetermined thickness, the silicon germanium gas remains in the processing chamber of the film forming apparatus. A Ge concentration gradient silicon germanium film 3 a can be formed on the film 2. Even when the Ge concentration gradient silicon germanium film 3a is formed in this way, the above-described effect can be obtained.
[0033]
Further, in the present embodiment, the impurity concentration of the Ge concentration gradient silicon germanium film 3a is set to a low impurity concentration similarly to the silicon film 3b. Therefore, the transition from the high impurity concentration n ⁺ type semiconductor region to the low impurity concentration n ⁻ type semiconductor region (I layer) occurs in the vicinity of the interface between the silicon germanium film 2 and the Ge concentration gradient silicon germanium film 3a. is there. However, the impurity concentration in the Ge concentration gradient silicon germanium film 3a can be set to a high impurity concentration in the region on the silicon germanium film 2 side and to a low impurity concentration in the region on the silicon film 3b side. In this case, the transition from the n ⁺ type semiconductor region to the n ⁻ type semiconductor region is an intermediate region of the Ge concentration gradient silicon germanium film 3a. Further, the impurity concentration in the Ge concentration gradient silicon germanium film 3a is set to a high impurity concentration, and the transition from the n ⁺ type semiconductor region to the n ⁻ type semiconductor region is performed between the Ge concentration gradient silicon germanium film 3a and the silicon film 3b. It can also be in the vicinity of the interface.
[0034]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0035]
【The invention's effect】
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0036]
A semiconductor device having a diode capable of reducing the on-resistance can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of main parts of a semiconductor device according to an embodiment of the present invention.
2 is a graph showing silicon concentration and germanium concentration distribution along the line AA of the semiconductor device (PIN diode) of FIG. 1; FIG.
3 is an energy band structure diagram of a region along the line AA of the semiconductor device (PIN diode) of FIG. 1; FIG.
FIG. 4 is an energy band structure diagram when a silicon germanium film and a Ge concentration gradient silicon germanium film are not formed.
FIG. 5 is an energy band structure diagram when a Ge concentration gradient silicon germanium film is not formed.
FIG. 6 is a fragmentary cross-sectional view of the semiconductor device according to an embodiment of the present invention during the manufacturing process thereof;
7 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; FIG.
8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; FIG.
FIG. 9 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8;
10 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 9; FIG.
11 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 10; FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Silicon germanium film 3 I layer 3a Ge density | concentration gradient silicon germanium film 3b Silicon film 4 Insulating film 4a Opening 5 P-type semiconductor region 6 1st electrode 6a Metal film 7 2nd electrode

Claims

A first conductivity type semiconductor substrate;
A first conductivity type first silicon germanium film formed on the semiconductor substrate;
A first conductivity type second silicon germanium film formed on the first silicon germanium film;
A first conductivity type silicon film formed on the second silicon germanium film;
A semiconductor region of a second conductivity type opposite to the first conductivity type formed on the upper surface side of the silicon film;
Have
A semiconductor device characterized in that a germanium concentration distribution in a thickness direction of the second silicon germanium film gradually decreases from an interface with the first silicon germanium film toward an interface with the silicon film.

A first conductivity type semiconductor substrate;
A first conductivity type first silicon germanium film formed on the semiconductor substrate;
A first conductivity type second silicon germanium film formed on the first silicon germanium film;
And the silicon film of the first conductivity type formed on the second silicon-germanium film,
A second conductivity type semiconductor region formed on the upper surface side of the first conductivity type opposite to the silicon film,
Have
The germanium concentration distribution in the thickness direction of the first silicon germanium film is constant, and the germanium concentration distribution in the thickness direction of the second silicon germanium film is from the interface with the first silicon germanium film to the interface with the silicon film. Gradually decreases toward
A semiconductor device, wherein a diode is formed by the semiconductor substrate, the first silicon germanium film, the second silicon germanium film, the silicon film, and the semiconductor region.

A first conductivity type semiconductor substrate;
A first silicon-germanium film of a first conductivity type formed on said semiconductor substrate,
A second silicon germanium film of a first conductivity type formed on the first silicon germanium film and having a lower impurity concentration than the semiconductor substrate and the first silicon germanium film ;
A first conductivity type silicon film formed on the second silicon germanium film and having a lower impurity concentration than the semiconductor substrate and the first silicon germanium film ;
A second conductivity type semiconductor region formed on the upper surface side of the first conductivity type opposite to the silicon film,
Have
The germanium concentration distribution in the thickness direction of the first silicon germanium film is constant, and the germanium concentration distribution in the thickness direction of the second silicon germanium film extends from the interface with the first silicon germanium film to the interface with the silicon film. Gradually decreases toward
A semiconductor device, wherein a diode is formed by the semiconductor substrate, the first silicon germanium film, the second silicon germanium film, the silicon film, and the semiconductor region.

A first conductivity type semiconductor substrate;
A first silicon-germanium film of a first conductivity type formed on said semiconductor substrate,
A second silicon germanium film of a first conductivity type formed on the first silicon germanium film and having a lower impurity concentration than the semiconductor substrate and the first silicon germanium film ;
A first conductivity type silicon film formed on the second silicon germanium film and having a lower impurity concentration than the semiconductor substrate and the first silicon germanium film ;
A second conductivity type semiconductor region formed on the upper surface side of the first conductivity type opposite to the silicon film,
A first electrode formed on the semiconductor region;
A second electrode formed on a surface of the semiconductor substrate opposite to the surface on which the first silicon germanium film is formed;
Have
The germanium concentration distribution in the thickness direction of the first silicon germanium film is constant, and the germanium concentration distribution in the thickness direction of the second silicon germanium film is from the interface with the first silicon germanium film to the interface with the silicon film. Gradually decreases toward
A PIN diode is formed between the first electrode and the second electrode by the semiconductor substrate, the first silicon germanium film, the second silicon germanium film, the silicon film, and the semiconductor region. A featured semiconductor device.

Preparing a first conductivity type semiconductor substrate;
Epitaxially growing a first silicon germanium film of a first conductivity type on the semiconductor substrate;
Epitaxially growing a first conductivity type second silicon germanium film on the first silicon germanium film;
Epitaxially growing a first conductivity type silicon film on the second silicon germanium film;
Forming a second conductivity type semiconductor region opposite to the first conductivity type in the silicon film from the upper surface side of the silicon film;
Have
A method of manufacturing a semiconductor device, characterized in that the germanium concentration distribution in the thickness direction of the second silicon germanium film gradually decreases from the interface with the first silicon germanium film toward the interface with the silicon film. .