JP2010278259A

JP2010278259A - Semiconductor device and method of manufacturing the same

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Publication number: JP2010278259A
Application number: JP2009129553A
Authority: JP
Inventors: Yukihiro Hisanaga; 幸博久永; Hiromichi Kanehara; 啓道金原
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2009-05-28
Filing date: 2009-05-28
Publication date: 2010-12-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device equipped with an IGBT and a diode where a reverse current is not generated easily during a recovery operation of the diode, and an on-voltage of the IGBT is low. <P>SOLUTION: In the semiconductor device equipped with the IGBT and a diode, the n-type emitter region 22 of the IGBT, the p-type body region 24 of the IGBT, and the p-type anode region 24 of the diode are formed to face the upper surface 12a of a semiconductor substrate 12, the p-type collector region 28 of the IGBT, and the n-type cathode region 30 of the diode are formed to face the lower surface 12b of the semiconductor substrate 12, and the n-type drift region 26 having an n-type impurity concentration lower than that of the n-type cathode region 30 is formed on the semiconductor substrate 12 to separate the region at the upper surface side and the region at the lower surface side where a part of the n-type drift region 26 is formed of an SiGe semiconductor 29. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ＩＧＢＴとダイオードを備える半導体装置に関する。 The present invention relates to a semiconductor device including an IGBT and a diode.

特許文献１には、ＩＧＢＴとダイオードを備える半導体装置が開示されている。ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域は、半導体基板の上面に面して形成されている。なお、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域は、共通の領域とされている。ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域は、半導体基板の下面に面して形成されている。また、半導体基板には、ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が形成されている。ｎ型ドリフト領域は、上面側の領域（すなわち、ｎ型エミッタ領域、ｐ型ボディ領域、及び、ｐ型アノード領域）と下面側の領域（すなわち、ｐ型コレクタ領域とｎ型カソード領域）を分離している。このように、ＩＧＢＴとダイオードを１つの半導体基板に形成することで、装置の小型化を図ることができる。 Patent Document 1 discloses a semiconductor device including an IGBT and a diode. The n-type emitter region of the IGBT, the p-type body region of the IGBT, and the p-type anode region of the diode are formed facing the upper surface of the semiconductor substrate. The p-type body region of the IGBT and the p-type anode region of the diode are a common region. The p-type collector region of the IGBT and the n-type cathode region of the diode are formed facing the lower surface of the semiconductor substrate. Further, an n-type drift region having an n-type impurity concentration lower than that of the n-type cathode region is formed in the semiconductor substrate. The n-type drift region separates the upper side region (ie, n-type emitter region, p-type body region, and p-type anode region) from the lower side region (ie, p-type collector region and n-type cathode region). is doing. Thus, by forming the IGBT and the diode on one semiconductor substrate, the size of the device can be reduced.

特許文献１の半導体装置では、ｎ型ドリフト領域内に、キャリアライフタイムが短い低ライフタイム層が形成されている。低ライフタイム層は、ヘリウム照射によって結晶欠陥が形成された半導体層である。このようにｎ型ドリフト層に低ライフタイム層が形成されていると、ダイオードのリカバリ動作時に、ｎ型ドリフト層内のキャリアの多くが低ライフタイム層内で消滅する。このため、リカバリ動作時に逆電流が生じ難い。 In the semiconductor device of Patent Document 1, a low lifetime layer having a short carrier lifetime is formed in the n-type drift region. The low lifetime layer is a semiconductor layer in which crystal defects are formed by helium irradiation. When the low lifetime layer is formed in the n-type drift layer in this manner, most of the carriers in the n-type drift layer disappear in the low lifetime layer during the recovery operation of the diode. For this reason, a reverse current hardly occurs during the recovery operation.

特開２００５−３１７７５１号公報JP 2005-317751 A

特許文献１の半導体装置では、ドリフト層の平面方向全体に亘って低ライフタイム層が形成されている。このため、ＩＧＢＴのオン時に、ドリフト層内を流れるキャリアが低ライフタイム層内で消滅する。このため、ＩＧＢＴにおける損失が増大し、ＩＧＢＴのオン電圧が上昇してしまうという問題が生じる。 In the semiconductor device of Patent Document 1, a low lifetime layer is formed over the entire planar direction of the drift layer. For this reason, when the IGBT is turned on, carriers flowing in the drift layer disappear in the low lifetime layer. For this reason, the loss in IGBT increases and the ON voltage of IGBT raises the problem.

この問題は、ドリフト層のうち、ＩＧＢＴの電流経路となる範囲には低ライフタイム層を設けず、ダイオードの電流経路となる範囲に低ライフタイム層を設けることで解決できる。しかしながら、ヘリウム等の荷電粒子を照射して低ライフタイム層を形成する方法では、低ライフタイム層を形成する範囲を正確に制御することができない。
すなわち、範囲を選択して荷電粒子を照射する場合には、荷電粒子照射装置と半導体基板の間にメタルマスクを配置し、メタルマスク越しに半導体基板に荷電粒子を照射する。メタルマスクには、開口部や薄板部が形成されており、開口部等を通過した荷電粒子が半導体基板に照射される。メタルマスクは半導体基板から離れた位置に配置する必要があるので、メタルマスクと半導体基板を正確に一合わせすることは困難である。この位置合わせには、通常、１００μｍ程度の誤差が生じる。したがって、半導体基板に荷電粒子が照射される範囲にも１００μｍ程度の位置ずれが生じる。また、開口部等を通過した荷電粒子がメタルマスク等の裏側にまわり込むため、半導体基板には開口部よりも広い範囲に荷電粒子が照射される。また、半導体基板に照射された荷電粒子は、結晶内を進行するうちに結晶格子と衝突しながら減衰し、所定の深さで停止する。結晶欠陥は、主に荷電粒子の停止位置に形成されるが、荷電粒子の通過経路にも形成される。したがって、結晶欠陥が形成される深さ方向の位置も正確に制御することは極めて困難である。 This problem can be solved by not providing the low lifetime layer in the range that becomes the current path of the IGBT in the drift layer but providing the low lifetime layer in the range that becomes the current path of the diode. However, in the method of forming a low lifetime layer by irradiating charged particles such as helium, the range in which the low lifetime layer is formed cannot be accurately controlled.
That is, when irradiating charged particles by selecting a range, a metal mask is disposed between the charged particle irradiation apparatus and the semiconductor substrate, and the semiconductor substrate is irradiated with charged particles through the metal mask. The metal mask has an opening and a thin plate, and the semiconductor substrate is irradiated with charged particles that have passed through the opening. Since the metal mask needs to be disposed at a position away from the semiconductor substrate, it is difficult to accurately align the metal mask and the semiconductor substrate. This alignment usually has an error of about 100 μm. Therefore, a positional deviation of about 100 μm is also generated in the range where the semiconductor substrate is irradiated with charged particles. Further, since the charged particles that have passed through the opening or the like go around to the back side of the metal mask or the like, the semiconductor substrate is irradiated with the charged particles in a wider range than the opening. Further, the charged particles irradiated to the semiconductor substrate are attenuated while colliding with the crystal lattice while traveling through the crystal, and stop at a predetermined depth. Crystal defects are mainly formed at the stop positions of charged particles, but are also formed in the passage paths of charged particles. Therefore, it is extremely difficult to accurately control the position in the depth direction where crystal defects are formed.

このように、荷電粒子を照射する方法では、低ライフタイム層を正確に形成することができない。このため、ダイオードとＩＧＢＴを備えた従来の半導体装置では、ダイオードのリカバリ特性とＩＧＢＴのオン電圧とを両立させることができなかった。 Thus, in the method of irradiating charged particles, the low lifetime layer cannot be formed accurately. For this reason, in the conventional semiconductor device including the diode and the IGBT, it is impossible to achieve both the recovery characteristics of the diode and the on-voltage of the IGBT.

本発明は、上述した実情に鑑みて創作されたものであり、ＩＧＢＴとダイオードを備える半導体装置であって、ダイオードのリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴのオン電圧が低い半導体装置を提供することを目的とする。 The present invention has been created in view of the above-described circumstances, and provides a semiconductor device including an IGBT and a diode, which is unlikely to generate a reverse current during a recovery operation of the diode and has a low on-voltage of the IGBT. The purpose is to do.

本発明の半導体装置は、ＩＧＢＴとダイオードを備えている。ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されている。ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されている。ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されている。そして、ｎ型ドリフト領域の一部が、ＳｉＧｅ半導体層によって形成されている。 The semiconductor device of the present invention includes an IGBT and a diode. An n-type emitter region of the IGBT, a p-type body region of the IGBT, and a p-type anode region of the diode are formed facing the upper surface of the semiconductor substrate. The p-type collector region of the IGBT and the n-type cathode region of the diode are formed facing the lower surface of the semiconductor substrate. An n-type drift region having an n-type impurity concentration lower than that of the n-type cathode region is formed in the semiconductor substrate so as to separate the upper surface region and the lower surface region. A part of the n-type drift region is formed by the SiGe semiconductor layer.

この半導体装置では、ｎ型ドリフト層の一部がＳｉＧｅ（シリコンゲルマニウム）半導体層により形成されている。ＳｉＧｅ半導体層は、キャリアライフタイムが短く、低ライフタイム層として機能する。また、ＳｉＧｅ半導体層は、エピタキシャル成長により形成することが可能であり、その形成範囲や厚さはｎｍオーダーで制御できる。このため、ｎ型ドリフト領域内に正確にＳｉＧｅ半導体層（すなわち、低ライフタイム層）を形成することができる。したがって、この半導体装置によれば、ダイオードのリカバリ動作時の逆電流を低減できるとともに、ＩＧＢＴのオン電圧を低減することができる。 In this semiconductor device, a part of the n-type drift layer is formed of a SiGe (silicon germanium) semiconductor layer. The SiGe semiconductor layer has a short carrier lifetime and functions as a low lifetime layer. Further, the SiGe semiconductor layer can be formed by epitaxial growth, and the formation range and thickness thereof can be controlled on the order of nm. For this reason, a SiGe semiconductor layer (that is, a low lifetime layer) can be accurately formed in the n-type drift region. Therefore, according to this semiconductor device, the reverse current during the recovery operation of the diode can be reduced, and the on-voltage of the IGBT can be reduced.

上述した半導体装置は、ＳｉＧｅ半導体層が、ＣとＯの少なくとも一方を含有していることが好ましい。
ＳｉＧｅ半導体層にＣまたはＯを添加すると、キャリアライフタイムがさらに短くなる。このため、ダイオードのリカバリ動作時の逆電流をさらに低減することができる。 In the semiconductor device described above, the SiGe semiconductor layer preferably contains at least one of C and O.
When C or O is added to the SiGe semiconductor layer, the carrier lifetime is further shortened. For this reason, the reverse current during the recovery operation of the diode can be further reduced.

上述した半導体装置においては、ＳｉＧｅ半導体層が、ｎ型カソード領域の直上のｎ型ドリフト領域内に形成されていることが好ましい。
このような構成によれば、主にダイオードの電流経路となるｎ型ドリフト領域内にＳｉＧｅ半導体層が形成されているので、ダイオードの逆電流を効果的に低減させることができる。 In the semiconductor device described above, the SiGe semiconductor layer is preferably formed in the n-type drift region immediately above the n-type cathode region.
According to such a configuration, since the SiGe semiconductor layer is formed mainly in the n-type drift region that becomes the current path of the diode, the reverse current of the diode can be effectively reduced.

また、本発明は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を提供する。この製造方法では、ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されており、ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されており、ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されている半導体装置を製造方法する。この製造方法は、ｎ型のシリコン基板の表面の一部上に、ｎ型のＳｉＧｅ半導体のエピタキシャル層であるＳｉＧｅ半導体層を形成する工程と、シリコン基板上に、ＳｉＧｅ半導体層を覆うように、ｎ型のシリコン層をエピタキシャル成長させる工程を有している。そして、シリコン基板、ＳｉＧｅ半導体層、及び、シリコン層を含む半導体基板を用いて、ＳｉＧｅ半導体層がｎ型ドリフト層に含まれるように半導体装置を製造する。
なお、シリコン基板の表面の一部上にＳｉＧｅ半導体層を形成する工程は、シリコン基板上の所定領域内に部分的にＳｉＧｅ半導体層をエピタキシャル成長させる工程であってもよいし、シリコン基板上の略全面にＳｉＧｅ半導体層をエピタキシャル成長させ、その後、ＳｉＧｅ半導体層をエッチングしてシリコン基板上の所定領域内に部分的にＳｉＧｅ半導体層を残存させる工程であってもよい。
この製造方法によれば、ＳｉＧｅ半導体層がｎ型ドリフト層内の適切な位置に正確に形成されている半導体装置を製造することができる。ダイオードのリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴのオン電圧が低い半導体装置を製造することができる。 Moreover, this invention provides the manufacturing method of a semiconductor device provided with IGBT and a diode. In this manufacturing method, the n-type emitter region of the IGBT, the p-type body region of the IGBT, and the p-type anode region of the diode are formed facing the upper surface of the semiconductor substrate, and the p-type collector region of the IGBT, An n-type cathode region of the diode is formed facing the lower surface of the semiconductor substrate, and an n-type drift region having an n-type impurity concentration lower than that of the n-type cathode region separates the upper surface region from the lower surface region. Thus, a semiconductor device formed on a semiconductor substrate is manufactured. This manufacturing method includes a step of forming a SiGe semiconductor layer, which is an epitaxial layer of an n-type SiGe semiconductor, on a part of the surface of an n-type silicon substrate, and a SiGe semiconductor layer on the silicon substrate so as to cover the SiGe semiconductor layer. a step of epitaxially growing an n-type silicon layer. Then, the semiconductor device is manufactured using the silicon substrate, the SiGe semiconductor layer, and the semiconductor substrate including the silicon layer so that the SiGe semiconductor layer is included in the n-type drift layer.
The step of forming the SiGe semiconductor layer on a part of the surface of the silicon substrate may be a step of epitaxially growing the SiGe semiconductor layer partially in a predetermined region on the silicon substrate, The SiGe semiconductor layer may be epitaxially grown on the entire surface, and then the SiGe semiconductor layer may be etched to leave the SiGe semiconductor layer partially in a predetermined region on the silicon substrate.
According to this manufacturing method, a semiconductor device in which the SiGe semiconductor layer is accurately formed at an appropriate position in the n-type drift layer can be manufactured. It is possible to manufacture a semiconductor device in which a reverse current hardly occurs during a diode recovery operation and the IGBT has a low on-voltage.

上述した製造方法では、ＣとＯの少なくとも一方を含有するＳｉＧｅ半導体層を形成することが好ましい。
このような構成によれば、ダイオードのリカバリ動作時の逆電流をより低減させることができる。 In the manufacturing method described above, it is preferable to form a SiGe semiconductor layer containing at least one of C and O.
According to such a configuration, the reverse current during the recovery operation of the diode can be further reduced.

半導体装置１０の概略断面図。1 is a schematic cross-sectional view of a semiconductor device 10. FIG. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第１の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 1st manufacturing method. 第２の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 2nd manufacturing method. 第２の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 2nd manufacturing method. 第２の製造方法における半導体装置１０の製造工程を説明する断面図。Sectional drawing explaining the manufacturing process of the semiconductor device 10 in a 2nd manufacturing method. 変形例の半導体装置の概略断面図。FIG. 7 is a schematic cross-sectional view of a modified semiconductor device.

下記に詳細に説明する実施例の構成を最初に列記する。
（特徴１）ＳｉＧｅ層は、ダイオードのカソード層の直上に形成されている。
（特徴２）ＳｉＧｅ層は、Ｓｉの組成比率が０．９〜０．７であるＳｉＧｅ半導体により構成されている。
（特徴３）ＳｉＧｅ層は、ＣとＯのいずれかを含有している。Ｃの濃度は、０．１〜２ｍｏｌ％である。Ｏの濃度は、１０^１７〜１０^１８ａｔｏｍｓ／ｃｍ^３である。
（特徴４）ＳｉＧｅ層は、ＳｉＧｅ層以外のドリフト層と略同じ濃度のｎ型不純物を含有している。 The structure of the Example described in detail below is listed first.
(Feature 1) The SiGe layer is formed immediately above the cathode layer of the diode.
(Feature 2) The SiGe layer is made of a SiGe semiconductor having a Si composition ratio of 0.9 to 0.7.
(Feature 3) The SiGe layer contains either C or O. The concentration of C is 0.1 to 2 mol%. The concentration of O is 10 ¹⁷ to 10 ¹⁸ atoms / cm ³ .
(Feature 4) The SiGe layer contains an n-type impurity having substantially the same concentration as the drift layer other than the SiGe layer.

実施例に係る半導体装置について説明する。図１は、半導体装置１０の概略断面図を示している。図１に示すように、半導体装置１０は、半導体基板１２と、半導体基板１２の表面に形成されている絶縁膜、金属層等によって構成されている。 A semiconductor device according to an example will be described. FIG. 1 is a schematic cross-sectional view of the semiconductor device 10. As illustrated in FIG. 1, the semiconductor device 10 includes a semiconductor substrate 12, an insulating film formed on the surface of the semiconductor substrate 12, a metal layer, and the like.

半導体基板１２の上面１２ａには、複数のトレンチが形成されている。トレンチの壁面には、絶縁膜３２が形成されている。トレンチ内には、ゲート電極３４が形成されている。半導体基板１２の上面１２ａに臨む領域には、ｎ型のエミッタ領域２２と、ｐ型のボディ領域２４が選択的に形成されている。エミッタ領域２２は、絶縁膜３２と接するように形成されている。ボディ領域２４は、エミッタ領域２２を覆うように形成されている。ボディ領域２４は、エミッタ領域２２の下側で絶縁膜３２と接するように形成されている。ボディ領域２４は、トレンチの下端より浅い位置まで形成されている。ボディ領域２４のうち上面１２ａに臨む領域には、ボディ領域２４の他部よりもｐ型不純物濃度が高いボディコンタクト領域２４ａが形成されている。ボディ領域２４の下側には、ｎ型のドリフト層２６が形成されている。ドリフト層２６は、ボディ領域２４によってエミッタ領域２２から分離されている。ドリフト層２６の下側の、半導体基板１２の下面１２ｂに臨む領域には、ｐ型のコレクタ層２８と、ｎ型のカソード層３０が形成されている。コレクタ層２８及びカソード層３０は、ドリフト層２６によってボディ領域２４から分離されている。カソード層３０は、ドリフト層２６よりもｎ型不純物濃度が高い。 A plurality of trenches are formed on the upper surface 12 a of the semiconductor substrate 12. An insulating film 32 is formed on the wall surface of the trench. A gate electrode 34 is formed in the trench. In the region facing the upper surface 12a of the semiconductor substrate 12, an n-type emitter region 22 and a p-type body region 24 are selectively formed. The emitter region 22 is formed in contact with the insulating film 32. The body region 24 is formed so as to cover the emitter region 22. The body region 24 is formed in contact with the insulating film 32 below the emitter region 22. The body region 24 is formed to a position shallower than the lower end of the trench. A body contact region 24 a having a higher p-type impurity concentration than the other part of the body region 24 is formed in a region of the body region 24 that faces the upper surface 12 a. An n-type drift layer 26 is formed below the body region 24. The drift layer 26 is separated from the emitter region 22 by the body region 24. A p-type collector layer 28 and an n-type cathode layer 30 are formed in a region below the drift layer 26 and facing the lower surface 12 b of the semiconductor substrate 12. The collector layer 28 and the cathode layer 30 are separated from the body region 24 by the drift layer 26. The cathode layer 30 has a higher n-type impurity concentration than the drift layer 26.

半導体基板１２の下面１２ｂ上には、全面に亘って下部電極６０が形成されている。下部電極６０は、コレクタ層２８及びカソード層３０とオーミック接触している。半導体基板１２の上面１２ａのうち、ゲート電極３４の上部には、絶縁膜６２が形成されている。また、半導体基板１２の上面１２ａ上には、上部電極６４が形成されている。上部電極６４は、絶縁膜６２を覆うように形成されている。上部電極６４は、エミッタ領域２２、及び、ボディコンタクト領域２４ａとオーミック接触している。また、上部電極６４は、絶縁膜６２によってゲート電極３４から絶縁されている。ゲート電極３４は、図示しない位置で半導体基板１２上の電極パッドに接続されている。 On the lower surface 12b of the semiconductor substrate 12, a lower electrode 60 is formed over the entire surface. The lower electrode 60 is in ohmic contact with the collector layer 28 and the cathode layer 30. An insulating film 62 is formed on the upper surface 12 a of the semiconductor substrate 12 above the gate electrode 34. An upper electrode 64 is formed on the upper surface 12 a of the semiconductor substrate 12. The upper electrode 64 is formed so as to cover the insulating film 62. The upper electrode 64 is in ohmic contact with the emitter region 22 and the body contact region 24a. The upper electrode 64 is insulated from the gate electrode 34 by the insulating film 62. The gate electrode 34 is connected to an electrode pad on the semiconductor substrate 12 at a position not shown.

半導体基板１２には、エミッタ領域２２、ボディ領域２４、ドリフト層２６、コレクタ層２８、及び、ゲート電極３４によって、複数のＩＧＢＴ２０が形成されている。また、半導体基板１２には、ボディ領域２４、ドリフト層２６、及び、カソード層３０によって、複数のダイオード４０が形成されている。すなわち、ボディ領域２４は、ＩＧＢＴ２０とダイオード４０で共有されており、ＩＧＢＴ２０のボディ領域として機能するとともに、ダイオード４０のアノード領域としても機能する。ドリフト層２６は、ＩＧＢＴ２０とダイオード４０で共有されており、ＩＧＢＴ２０のドリフト層として機能するとともに、ダイオード４０のドリフト層としても機能する。 A plurality of IGBTs 20 are formed on the semiconductor substrate 12 by the emitter region 22, the body region 24, the drift layer 26, the collector layer 28, and the gate electrode 34. A plurality of diodes 40 are formed on the semiconductor substrate 12 by the body region 24, the drift layer 26, and the cathode layer 30. That is, the body region 24 is shared by the IGBT 20 and the diode 40, and functions as the body region of the IGBT 20 and also as the anode region of the diode 40. The drift layer 26 is shared by the IGBT 20 and the diode 40 and functions as a drift layer of the IGBT 20 and also as a drift layer of the diode 40.

図１に示すように、ドリフト層２６の一部は、ｎ型のＳｉＧｅ層２９により形成されている。ＳｉＧｅ層２９は、カソード層３０の直上の範囲に形成されている。また、ＳｉＧｅ層２９は、ドリフト層２６の中間深さに形成されており、ボディ領域２４、コレクタ層２８、及び、カソード層３０の何れとも接していない。ＳｉＧｅ層２９を除くドリフト層２６と、エミッタ領域２２と、ボディ領域２４と、コレクタ層２８と、カソード層３０は、シリコンによって構成されている。 As shown in FIG. 1, part of the drift layer 26 is formed by an n-type SiGe layer 29. The SiGe layer 29 is formed in a range immediately above the cathode layer 30. The SiGe layer 29 is formed at an intermediate depth of the drift layer 26 and is not in contact with any of the body region 24, the collector layer 28, and the cathode layer 30. The drift layer 26 excluding the SiGe layer 29, the emitter region 22, the body region 24, the collector layer 28, and the cathode layer 30 are made of silicon.

シリコン中のキャリアライフタイムは、１０^−５〜１０^−６ｓｅｃである。一方、ＳｉＧｅ中のキャリアライフタイムは、１０^−６ｓｅｃ未満であり、シリコン中のキャリアライフタイムより短い。さらに、ＳｉＧｅ中のキャリアライフタイムは、ＳｉとＧｅの組成比を調整したり、ＳｉＧｅにＣ（炭素）やＯ（酸素）をドープすることで制御することができる。Ｓｉの組成比を０．９〜０．７（Ｇｅの組成比を０．１〜０．３）の範囲とし、Ｃのドープ量を０．１〜２ｍｏｌ％の範囲とし、Ｏのドープ量を１０^１７〜１０^１８ａｔｏｍｓ／ｃｍ^３の範囲とすることで、ＳｉＧｅ中のキャリアライフタイムを１０^−７〜１０^−１０ｓｅｃの範囲で制御することができる。
本実施例の半導体装置１０では、ＳｉＧｅ層２９は、Ｓｉの組成比が０．８（Ｇｅの組成比が０．２）であり、１ｍｏｌ％のＣがドープされたＳｉＧｅにより構成されている。 The carrier lifetime in silicon is 10 ⁻⁵ to 10 ⁻⁶ sec. On the other hand, the carrier lifetime in SiGe is less than 10 ⁻⁶ sec, which is shorter than the carrier lifetime in silicon. Furthermore, the carrier lifetime in SiGe can be controlled by adjusting the composition ratio of Si and Ge or by doping SiGe with C (carbon) or O (oxygen). The Si composition ratio is in the range of 0.9 to 0.7 (Ge composition ratio is 0.1 to 0.3), the C doping amount is in the range of 0.1 to 2 mol%, and the O doping amount is By setting the range of 10 ¹⁷ to 10 ¹⁸ atoms / cm ³ , the carrier lifetime in SiGe can be controlled in the range of 10 ⁻⁷ to 10 ⁻¹⁰ sec.
In the semiconductor device 10 of the present embodiment, the SiGe layer 29 is composed of SiGe having a Si composition ratio of 0.8 (Ge composition ratio of 0.2) and doped with 1 mol% of C.

次に、半導体装置１０の動作について説明する。上部電極６４に高電位が印加され、下部電極６０に低電位が印加されている状態を考える。この状態においては、ダイオード４０は、アノード側（上部電極６４）が高電位となり、カソード側（下部電極６０）が低電位となる。すなわち、順電圧を印加されている状態となる。このため、ダイオード４０はオンする。ダイオード４０がオンすると、カソード層３０の真上のドリフト層２６が主な電流経路となる。
一方、ＩＧＢＴ２０は、エミッタ側（上部電極６４）が高電位となり、コレクタ側（下部電極６０）が低電位となる。このため、ＩＧＢＴ２０は、オンしない。 Next, the operation of the semiconductor device 10 will be described. Consider a state in which a high potential is applied to the upper electrode 64 and a low potential is applied to the lower electrode 60. In this state, the diode 40 has a high potential on the anode side (upper electrode 64) and a low potential on the cathode side (lower electrode 60). That is, the forward voltage is applied. For this reason, the diode 40 is turned on. When the diode 40 is turned on, the drift layer 26 directly above the cathode layer 30 becomes the main current path.
On the other hand, the IGBT 20 has a high potential on the emitter side (upper electrode 64) and a low potential on the collector side (lower electrode 60). For this reason, the IGBT 20 is not turned on.

ダイオード４０がオンしている状態においては、ドリフト層２６中をキャリアが流れている。この状態から、下部電極６０に高電位が印加され、上部電極６４に低電位が印加された状態に切換えられた場合を考える。このような状態においては、ダイオード４０に逆電圧が印加される。ダイオード４０に逆電圧が印加されると、ドリフト層２６中に存在している電子がカソード側（下部電極６０）に排出され、ドリフト層２６中に存在しているホールがアノード側（上部電極６４）に排出される。このため、ダイオード４０に逆電流が流れる。逆電流は、ドリフト層２６中に残留している電子とホールが減少するにつれて減少し、その後はゼロとなる。本実施例の半導体装置１０では、ダイオード４０の主な電流経路であるカソード層３０の直上のドリフト層２６中にＳｉＧｅ層２９が形成されている。ＳｉＧｅ層２９のキャリアライフタイムは短いので、ドリフト層２６中のキャリアの多くがＳｉＧｅ層２９中で再結合により消滅する。したがって、逆電圧の印加により排出されるキャリアが少なく、高い逆電流が生じ難い。 When the diode 40 is on, carriers flow through the drift layer 26. Consider a case in which a high potential is applied to the lower electrode 60 and a low potential is applied to the upper electrode 64 from this state. In such a state, a reverse voltage is applied to the diode 40. When a reverse voltage is applied to the diode 40, electrons existing in the drift layer 26 are discharged to the cathode side (lower electrode 60), and holes present in the drift layer 26 are discharged to the anode side (upper electrode 64). ). For this reason, a reverse current flows through the diode 40. The reverse current decreases as electrons and holes remaining in the drift layer 26 decrease, and then becomes zero. In the semiconductor device 10 of this embodiment, the SiGe layer 29 is formed in the drift layer 26 immediately above the cathode layer 30 that is the main current path of the diode 40. Since the carrier lifetime of the SiGe layer 29 is short, most of the carriers in the drift layer 26 disappear due to recombination in the SiGe layer 29. Therefore, there are few carriers discharged | emitted by application of a reverse voltage, and it is hard to produce a high reverse current.

また、下部電極６０に高電位が印加され、上部電極６４に低電位が印加されると、ＩＧＢＴ２０は、コレクタ側（下部電極６０）が高電位となり、エミッタ側（上部電極６４）が低電位となる。この状態で、ゲート電極３４に正の電位を印加すると、ＩＧＢＴ２０がオンする。すなわち、ゲート電極３４への電位の印加により、絶縁膜３２と接している範囲のボディ領域２４がｐ型からｎ型に反転し、絶縁膜３２と接している範囲のボディ領域２４にチャネルが形成される。チャネルが形成されると、下部電極６０と上部電極６４の間の電位差（すなわち、コレクタ−エミッタ間電圧）によって、電子が、上部電極６４から、エミッタ領域２２、ボディ領域２４内のチャネル、ドリフト層２６、及び、コレクタ層２８を経由して、下部電極６０に流れる。また、ホールが、下部電極６０から、コレクタ層２８、ドリフト層２６、及び、ボディ領域２４（チャネル以外の部分）を経由して、ボディコンタクト領域２４ａから上部電極６４に流れる。このようにして、ＩＧＢＴ２０がオンする。ＩＧＢＴ２０がオンする場合には、コレクタ層２８の真上のドリフト層２６が主な電流経路となる。上述したように、コレクタ層２８の真上のドリフト層２６にはＳｉＧｅ層２９が形成されていない。したがって、ＩＧＢＴ２０のオン時には、ＳｉＧｅ層２９には多くのキャリアが流れず、ＳｉＧｅ層２９でキャリアが再結合により消滅することが抑制される。これによって、ＩＧＢＴ２０のオン電圧の上昇が抑制される。 When a high potential is applied to the lower electrode 60 and a low potential is applied to the upper electrode 64, the IGBT 20 has a high potential on the collector side (lower electrode 60) and a low potential on the emitter side (upper electrode 64). Become. In this state, when a positive potential is applied to the gate electrode 34, the IGBT 20 is turned on. That is, application of a potential to the gate electrode 34 inverts the body region 24 in contact with the insulating film 32 from p-type to n-type, and forms a channel in the body region 24 in contact with the insulating film 32. Is done. When the channel is formed, the potential difference between the lower electrode 60 and the upper electrode 64 (that is, the collector-emitter voltage) causes electrons to be transferred from the upper electrode 64 to the channel in the emitter region 22 and the body region 24, the drift layer. 26 and the collector layer 28 to flow to the lower electrode 60. Also, holes flow from the body contact region 24a to the upper electrode 64 from the lower electrode 60 via the collector layer 28, the drift layer 26, and the body region 24 (portion other than the channel). In this way, the IGBT 20 is turned on. When the IGBT 20 is turned on, the drift layer 26 directly above the collector layer 28 becomes a main current path. As described above, the SiGe layer 29 is not formed on the drift layer 26 immediately above the collector layer 28. Therefore, when the IGBT 20 is turned on, many carriers do not flow through the SiGe layer 29, and the carriers are suppressed from disappearing due to recombination in the SiGe layer 29. As a result, an increase in the on-voltage of the IGBT 20 is suppressed.

以上に説明したように、この半導体装置１０では、ドリフト層２６のうち、ダイオード４０の主な電流経路となる範囲にＳｉＧｅ層２９が形成されており、ＩＧＢＴ２０の主な電流経路となる範囲にＳｉＧｅ層２９が形成されていない。したがって、半導体装置１０では、ダイオード４０に逆電流が生じ難いとともに、ＩＧＢＴ２０のオン電圧が低減されている。 As described above, in the semiconductor device 10, the SiGe layer 29 is formed in the drift layer 26 in the range that is the main current path of the diode 40, and the SiGe layer 29 is in the range that is the main current path of the IGBT 20. Layer 29 is not formed. Therefore, in the semiconductor device 10, it is difficult for a reverse current to be generated in the diode 40, and the on-voltage of the IGBT 20 is reduced.

次に、半導体装置１０の第１の製造方法について説明する。半導体装置１０は、図２に示すシリコンウエハ５０から製造される。シリコンウエハ５０は、ＦＺ法により製造されたウエハである。シリコンウエハ５０の厚さは約７２５μｍである。シリコンウエハ５０は、約８×１０^１３ａｔｏｍｓ／ｃｍ^３の濃度のＰ（リン）を含有するｎ型シリコンのウエハである。 Next, a first manufacturing method of the semiconductor device 10 will be described. The semiconductor device 10 is manufactured from the silicon wafer 50 shown in FIG. The silicon wafer 50 is a wafer manufactured by the FZ method. The thickness of the silicon wafer 50 is about 725 μm. The silicon wafer 50 is an n-type silicon wafer containing P (phosphorus) at a concentration of about 8 × 10 ¹³ atoms / cm ³ .

最初に、シリコンウエハ５０の上面全体に熱酸化膜を形成する。その後、熱酸化膜上にフォトレジストを形成し、熱酸化膜を選択的にウェットエッチングする。これによって、熱酸化膜に、開口部を形成する。その後、フォトレジストは除去する。以上の工程によって、図３に示すように、シリコンウエハ５０の上面に開口部５４を有する熱酸化膜５２を形成する。 First, a thermal oxide film is formed on the entire upper surface of the silicon wafer 50. Thereafter, a photoresist is formed on the thermal oxide film, and the thermal oxide film is selectively wet etched. Thereby, an opening is formed in the thermal oxide film. Thereafter, the photoresist is removed. Through the above steps, a thermal oxide film 52 having an opening 54 is formed on the upper surface of the silicon wafer 50 as shown in FIG.

次に、シリコンウエハ５０上にＳｉＧｅ層をエピタキシャル成長させる。ここでは、選択エピタキシャル成長法により、ＳｉＧｅ層を成長させる。具体的には、原料ガスとして、ＳｉＨ_３ＣＨ_３、ＧｅＨ_４、ＰＨ_３、及び、Ｈ_２を用い、成膜温度を約６００℃とし、成膜圧力を約１×１０^−４Ｔｏｒｒとして、エピタキシャル成長を行う。この方法によれば、熱酸化膜５２（すなわち、ＳｉＯ_２）上にＳｉＧｅ層が成長せず、シリコンウエハ５０上にのみＳｉＧｅ層が成長する。したがって、図４に示すように、開口部５４内のシリコンウエハ５０上にのみＳｉＧｅ層２９が成長する。ここでは、約８×１０^１３ａｔｏｍｓ／ｃｍ^３の濃度のＰを含有するｎ型のＳｉＧｅ層２９を成長させる。また、約１ｍｏｌ％のＣを含有するＳｉＧｅ層２９を成長させる。ＳｉＧｅ層２９は、約１０μｍの厚さで形成する。ＳｉＧｅ層２９を形成したら、ウェットエッチングにより熱酸化膜５２を除去する。 Next, an SiGe layer is epitaxially grown on the silicon wafer 50. Here, the SiGe layer is grown by selective epitaxial growth. Specifically, SiH ₃ CH ₃ , GeH ₄ , PH ₃ , and H ₂ are used as source gases, the film formation temperature is about 600 ° C., the film formation pressure is about 1 × 10 ⁻⁴ Torr, and epitaxial growth is performed. I do. According to this method, the SiGe layer does not grow on the thermal oxide film 52 (that is, SiO ₂ ), and the SiGe layer grows only on the silicon wafer 50. Therefore, as shown in FIG. 4, the SiGe layer 29 grows only on the silicon wafer 50 in the opening 54. Here, an n-type SiGe layer 29 containing P having a concentration of about 8 × 10 ¹³ atoms / cm ³ is grown. Further, the SiGe layer 29 containing about 1 mol% of C is grown. The SiGe layer 29 is formed with a thickness of about 10 μm. After the SiGe layer 29 is formed, the thermal oxide film 52 is removed by wet etching.

次に、図５に示すように、シリコンウエハ５０上にシリコン層５６を成長させる。シリコン層５６は、ＳｉＧｅ層２９を覆うように成長させる。ここでは、約８×１０^１３ａｔｏｍｓ／ｃｍ^３の濃度のＰを含有するｎ型のシリコン層５６を成長させる。また、シリコン層５６は、約２５μｍの厚さで形成する。シリコン層５６を形成したら、シリコン層５６の上面を研磨して、図６に示すようにシリコン層５６の上面を平坦化する。 Next, as shown in FIG. 5, a silicon layer 56 is grown on the silicon wafer 50. The silicon layer 56 is grown so as to cover the SiGe layer 29. Here, an n-type silicon layer 56 containing P having a concentration of about 8 × 10 ¹³ atoms / cm ³ is grown. The silicon layer 56 is formed with a thickness of about 25 μm. After the silicon layer 56 is formed, the upper surface of the silicon layer 56 is polished to flatten the upper surface of the silicon layer 56 as shown in FIG.

次に、図７に示すように、シリコン層５６に半導体装置１０の上面側の構造を形成する。すなわち、シリコン層５６に、エミッタ領域２２、ボディコンタクト領域２４ａを含むボディ領域２４、トレンチ、絶縁膜３２、ゲート電極３４、絶縁膜６２、及び、上部電極６４を形成する。上面側の構造の形成方法は従来公知であるので、ここではその説明を省略する。ここでは、上面側の構造とＳｉＧｅ層２９との相対位置関係が、図１に示す位置関係となるように、上面側の構造を形成する。 Next, as shown in FIG. 7, a structure on the upper surface side of the semiconductor device 10 is formed in the silicon layer 56. That is, the emitter region 22, the body region 24 including the body contact region 24a, the trench, the insulating film 32, the gate electrode 34, the insulating film 62, and the upper electrode 64 are formed in the silicon layer 56. Since the method of forming the structure on the upper surface side is conventionally known, the description thereof is omitted here. Here, the structure on the upper surface side is formed so that the relative positional relationship between the structure on the upper surface side and the SiGe layer 29 becomes the positional relationship shown in FIG.

次に、シリコンウエハ５０の下面を研磨して、シリコンウエハ５０を薄く成形する。その後、半導体装置１０の下面側の構造を形成する。すなわち、シリコンウエハ５０に、コレクタ層２８、カソード層３０、及び、下部電極６０を形成する。下面側の構造の形成方法は従来公知であるので、ここではその説明を省略する。ここでは、下面側の構造とＳｉＧｅ層２９との相対位置関係が、図１に示す位置関係となるように、下面側の構造を形成する。これによって、図１に示す半導体装置１０の構造が完成する。上面側の構造が形成されなかった範囲のシリコン層５６と、下面側の構造が形成されなかった範囲のシリコンウエハ５０と、ＳｉＧｅ層２９が、図１のドリフト層２６となる。下面側の構造を形成したら、ウエハをダイシングにより分割する。これによって、図１に示す半導体装置１０が製造される。 Next, the lower surface of the silicon wafer 50 is polished to form the silicon wafer 50 thinly. Thereafter, the structure on the lower surface side of the semiconductor device 10 is formed. That is, the collector layer 28, the cathode layer 30, and the lower electrode 60 are formed on the silicon wafer 50. Since the method of forming the structure on the lower surface side is conventionally known, the description thereof is omitted here. Here, the structure on the lower surface side is formed so that the relative positional relationship between the structure on the lower surface side and the SiGe layer 29 becomes the positional relationship shown in FIG. Thereby, the structure of the semiconductor device 10 shown in FIG. 1 is completed. The silicon layer 56 in the range where the structure on the upper surface side is not formed, the silicon wafer 50 in the range where the structure on the lower surface side is not formed, and the SiGe layer 29 become the drift layer 26 in FIG. After the lower surface side structure is formed, the wafer is divided by dicing. Thereby, the semiconductor device 10 shown in FIG. 1 is manufactured.

以上に説明したように、第１の製造方法では、ＳｉＧｅ層２９を選択エピタキシャル成長法により形成する。選択エピタキシャル成長法によれば、ＳｉＧｅ層２９を形成する範囲とＳｉＧｅ層２９の厚さをｎｍオーダーで制御することができる。したがって、ダイオード４０の電流経路となる領域に正確にＳｉＧｅ層２９を形成することができる。 As described above, in the first manufacturing method, the SiGe layer 29 is formed by a selective epitaxial growth method. According to the selective epitaxial growth method, the range in which the SiGe layer 29 is formed and the thickness of the SiGe layer 29 can be controlled on the order of nm. Therefore, the SiGe layer 29 can be accurately formed in the region that becomes the current path of the diode 40.

次に、半導体装置１０の第２の製造方法について説明する。なお、第２の製造方法では、ＳｉＧｅ層２９にＯがドープされている半導体装置１０を製造する。 Next, a second manufacturing method of the semiconductor device 10 will be described. In the second manufacturing method, the semiconductor device 10 in which the SiGe layer 29 is doped with O is manufactured.

第２の製造方法でも、図２に示すシリコンウエハ５０から半導体装置１０を製造する。まず、図８に示すように、シリコンウエハ５０上に、ＳｉＧｅ層２９をエピタキシャル成長させる。具体的には、原料ガスとして、ＳｉＨ_４、ＧｅＨ_４、ＰＨ_３、Ｈ_２、及び、Ｏ_２用い、成膜温度を約６００℃とし、成膜圧力を約１×１０^−４Ｔｏｒｒとして、エピタキシャル成長を行う。ここでは、約８×１０^１３ａｔｏｍｓ／ｃｍ^３の濃度のＰを含有するｎ型のＳｉＧｅ層２９を成長させる。また、約５×１０^１７ａｔｏｍｓ／ｃｍ^３のＯを含有するＳｉＧｅ層２９を成長させる。ＳｉＧｅ層２９は、約１０μｍの厚さで形成する。 Also in the second manufacturing method, the semiconductor device 10 is manufactured from the silicon wafer 50 shown in FIG. First, as shown in FIG. 8, the SiGe layer 29 is epitaxially grown on the silicon wafer 50. Specifically, SiH ₄ , GeH ₄ , PH ₃ , H ₂ , and O _{2 are} used as source gases, the deposition temperature is about 600 ° C., the deposition pressure is about 1 × 10 ⁻⁴ Torr, and epitaxial growth is performed. I do. Here, an n-type SiGe layer 29 containing P having a concentration of about 8 × 10 ¹³ atoms / cm ³ is grown. Also, a SiGe layer 29 containing about 5 × 10 ¹⁷ atoms / cm ³ of O is grown. The SiGe layer 29 is formed with a thickness of about 10 μm.

次に、ＳｉＧｅ層２９の上面全体に熱酸化膜を形成する。その後、熱酸化膜上にフォトレジストを形成し、熱酸化膜を選択的にウェットエッチングする。これによって、図９に示すように、ＳｉＧｅ層２９上に部分的に熱酸化膜５８を残存させる。 Next, a thermal oxide film is formed on the entire top surface of the SiGe layer 29. Thereafter, a photoresist is formed on the thermal oxide film, and the thermal oxide film is selectively wet etched. As a result, as shown in FIG. 9, the thermal oxide film 58 is partially left on the SiGe layer 29.

次に、ＳｉＧｅ層２９をドライエッチングする。熱酸化膜５８が形成されている範囲ではＳｉＧｅ層２９はエッチングされないので、熱酸化膜５８が形成されていない範囲のＳｉＧｅ層２９がエッチングされる。ここでは、図１０に示すように、熱酸化膜５８に覆われていない範囲のＳｉＧｅ層２９が除去されるまでエッチングを行う。ＳｉＧｅ層２９をエッチングしたら、熱酸化膜５８を除去する。その後は、第１の製造方法と同様にして、半導体装置１０を製造する。 Next, the SiGe layer 29 is dry etched. Since the SiGe layer 29 is not etched in the range where the thermal oxide film 58 is formed, the SiGe layer 29 in the range where the thermal oxide film 58 is not formed is etched. Here, as shown in FIG. 10, etching is performed until the SiGe layer 29 in a range not covered by the thermal oxide film 58 is removed. After the SiGe layer 29 is etched, the thermal oxide film 58 is removed. Thereafter, the semiconductor device 10 is manufactured in the same manner as in the first manufacturing method.

以上に説明したように、第２の製造方法では、エピタキシャル成長によって、シリコンウエハ５０の上面全体にＳｉＧｅ層２９を形成する。エピタキシャル成長によれば、ＳｉＧｅ層２９の厚さをｎｍオーダーで制御することができる。また、第２の製造方法では、エピタキシャル成長させたＳｉＧｅ層２９をドライエッチングして、部分的にＳｉＧｅ層２９を残存させる。残存させるＳｉＧｅ層２９の範囲はｎｍオーダーで制御することができる。したがって、ダイオード４０の電流経路となる領域に正確にＳｉＧｅ層２９を形成することができる。 As described above, in the second manufacturing method, the SiGe layer 29 is formed on the entire upper surface of the silicon wafer 50 by epitaxial growth. According to the epitaxial growth, the thickness of the SiGe layer 29 can be controlled on the order of nm. In the second manufacturing method, the epitaxially grown SiGe layer 29 is dry etched to partially leave the SiGe layer 29. The range of the remaining SiGe layer 29 can be controlled on the order of nm. Therefore, the SiGe layer 29 can be accurately formed in the region that becomes the current path of the diode 40.

以上に説明したように、本発明の半導体装置１０では、低ライフタイム層であるＳｉＧｅ層２９を、ダイオード４０の電流経路となる部分に正確に形成することができる。したがって、半導体装置１０は、ダイオード４０のリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴ２０のオン電圧が低い。 As described above, in the semiconductor device 10 of the present invention, the SiGe layer 29 that is a low lifetime layer can be accurately formed in a portion that becomes a current path of the diode 40. Therefore, in the semiconductor device 10, a reverse current hardly occurs during the recovery operation of the diode 40, and the on-voltage of the IGBT 20 is low.

なお、上述した半導体装置１０では、カソード層３０の直上のドリフト層２６にＳｉＧｅ層２９が形成されていた。しかしながら、ＳｉＧｅ層２９の形成範囲は、適宜調整することができる。より逆電流が生じ難いダイオード４０が必要とされる場合には、ＳｉＧｅ層２９をより広い範囲に形成してもよい。例えば、ＳｉＧｅ層２９の一部がコレクタ層２８の上部のドリフト層２６に存在していてもよい。また、よりオン電圧が低いＩＧＢＴ２０が必要とされる場合には、ＳｉＧｅ層２９をより狭い範囲に形成してもよい。例えば、カソード層３０の上部のドリフト層２６に、ＳｉＧｅ層２９が存在していない部分があってもよい。また、ＳｉＧｅ層２９の深さ方向の位置も適宜調整することができる。 In the semiconductor device 10 described above, the SiGe layer 29 is formed on the drift layer 26 immediately above the cathode layer 30. However, the formation range of the SiGe layer 29 can be adjusted as appropriate. In the case where the diode 40 that does not easily generate a reverse current is required, the SiGe layer 29 may be formed in a wider range. For example, a part of the SiGe layer 29 may be present in the drift layer 26 above the collector layer 28. In addition, when the IGBT 20 having a lower on-voltage is required, the SiGe layer 29 may be formed in a narrower range. For example, the drift layer 26 above the cathode layer 30 may have a portion where the SiGe layer 29 does not exist. Further, the position of the SiGe layer 29 in the depth direction can be adjusted as appropriate.

また、図１の半導体装置１０では、半導体基板１２にＩＧＢＴ２０とダイオード４０が混在して形成されていた。しかしながら、図１１に示すように、半導体基板１２に、ＩＧＢＴ２０とダイオード４０を別個に形成してもよい。なお、図１１では、参照番号１６がダイオード４０のアノード領域を示しており、参照番号１６ａがダイオード４０のアノードコンタクト領域を示している。この場合、ダイオード４０側のドリフト層２６にＳｉＧｅ層２９を形成しておくことで、ＩＧＢＴ２０のオン電圧を上昇させることなく、ダイオード４０の逆電流を抑制することができる。 Further, in the semiconductor device 10 of FIG. 1, the IGBT 20 and the diode 40 are mixedly formed on the semiconductor substrate 12. However, as shown in FIG. 11, the IGBT 20 and the diode 40 may be separately formed on the semiconductor substrate 12. In FIG. 11, reference numeral 16 indicates the anode region of the diode 40, and reference numeral 16 a indicates the anode contact region of the diode 40. In this case, by forming the SiGe layer 29 in the drift layer 26 on the diode 40 side, the reverse current of the diode 40 can be suppressed without increasing the on-voltage of the IGBT 20.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０：半導体装置
１２：半導体基板
２２：エミッタ領域
２４：ボディ領域
２４ａ：ボディコンタクト領域
２６：ドリフト層
２８：コレクタ層
２９：ＳｉＧｅ層
３０：カソード層
３４：ゲート電極
５０：シリコンウエハ
５６：シリコン層
６０：下部電極
６４：上部電極 10: Semiconductor device 12: Semiconductor substrate 22: Emitter region 24: Body region 24a: Body contact region 26: Drift layer 28: Collector layer 29: SiGe layer 30: Cathode layer 34: Gate electrode 50: Silicon wafer 56: Silicon layer 60 : Lower electrode 64: Upper electrode

Claims

A semiconductor device comprising an IGBT and a diode,
An n-type emitter region of the IGBT, a p-type body region of the IGBT, and a p-type anode region of the diode are formed facing the upper surface of the semiconductor substrate,
The p-type collector region of the IGBT and the n-type cathode region of the diode are formed facing the lower surface of the semiconductor substrate,
An n-type drift region having an n-type impurity concentration lower than that of the n-type cathode region is formed in the semiconductor substrate so as to separate the upper surface region and the lower surface region,
A semiconductor device, wherein a part of the n-type drift region is formed of a SiGe semiconductor layer.

The semiconductor device according to claim 1, wherein the SiGe semiconductor layer contains at least one of C and O.

3. The semiconductor device according to claim 1, wherein the SiGe semiconductor layer is formed in an n-type drift region immediately above the n-type cathode region.

An IGBT and a diode are provided, and an n-type emitter region of the IGBT, a p-type body region of the IGBT, and a p-type anode region of the diode are formed facing the upper surface of the semiconductor substrate, and the p-type collector of the IGBT The region and the n-type cathode region of the diode are formed so as to face the lower surface of the semiconductor substrate, and the n-type drift region having an n-type impurity concentration lower than that of the n-type cathode region includes the upper surface region and the lower surface region. A method of manufacturing a semiconductor device formed on a semiconductor substrate so as to separate
forming a SiGe semiconductor layer, which is an epitaxial layer of an n-type SiGe semiconductor, on a part of a surface of an n-type silicon substrate;
A step of epitaxially growing an n-type silicon layer on the silicon substrate so as to cover the SiGe semiconductor layer;
Have
A manufacturing method comprising manufacturing a semiconductor device using a silicon substrate, a SiGe semiconductor layer, and a semiconductor substrate including a silicon layer so that the SiGe semiconductor layer is included in the n-type drift layer.

The manufacturing method according to claim 3, wherein a SiGe semiconductor layer containing at least one of C and O is formed.