JP3960781B2 - Active matrix display device - Google Patents

Active matrix display device Download PDF

Info

Publication number
JP3960781B2
JP3960781B2 JP2001350510A JP2001350510A JP3960781B2 JP 3960781 B2 JP3960781 B2 JP 3960781B2 JP 2001350510 A JP2001350510 A JP 2001350510A JP 2001350510 A JP2001350510 A JP 2001350510A JP 3960781 B2 JP3960781 B2 JP 3960781B2
Authority
JP
Japan
Prior art keywords
auxiliary capacitance
line
gate
pixel
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001350510A
Other languages
Japanese (ja)
Other versions
JP2003150080A (en
Inventor
康志 宮島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001350510A priority Critical patent/JP3960781B2/en
Priority to TW91137567A priority patent/TW573291B/en
Publication of JP2003150080A publication Critical patent/JP2003150080A/en
Application granted granted Critical
Publication of JP3960781B2 publication Critical patent/JP3960781B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
独立した画素電極に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）のようなスイッチング素子を介してそれぞれの映像信号を供給するアクティブマトリクス型表示装置において、対向電極及び補助容量に交流電位を与えるＡＣ駆動を行うことにより、液晶の劣化を防止すると同時に、ドレインドライバに入力されるビデオ信号の正・負極性間の電位差を小さくし、ドレインドライバの電流及び電圧を下げることで低消費電力を実現していた。
【０００３】
しかし、１水平期間ごとに各ドレインラインに与えるビデオ信号極性を反転する水平反転対極ＡＣ駆動では、１水平期間ごとに、対向電極及び全補助容量ラインの電圧の極性を反転させるため、対向電極及び全補助容量ラインにおける容量性の負荷及びこれらによる消費電力は依然として大きかった。
【０００４】
そこで、さらなる低消費電力化を実現するため、補助容量の電圧の極性を反転させることにより、対向電極電圧を一定の電圧とすることで消費電力を格段に低減することができると同時に、ビデオ信号の正・負極性間の電位差を小さくし、ドレインドライバの電流及び電圧を下げるという駆動方法（以下、「ＳＣ駆動」と称する。）が特開平１２−８１６０６号公報に開示されている。以下、ＳＣ駆動を用いたアクティブマトリクス型液晶表示装置について説明する。
【０００５】
図１０は、ＳＣ駆動を用いたアクティブマトリクス型液晶表示装置における表示パネルの等価回路図である。ドレインライン１０５とゲートライン１０７とが交差して配置され、その交差部には、スイッチング素子であるＴＦＴ１０９と、それぞれ容量電極の一方をＴＦＴ１０９に接続した液晶容量１１２及び補助容量１１０、補助容量１１０の容量電極の他方に接続された補助容量ライン１０８を有する。補助容量ライン１０８は、ゲートライン１０７と並設され、同一のゲートライン１０７に接続された補助容量１１０に共通となっている。また、液晶容量１１２の容量電極の他方は、ＴＦＴ１０９が設けられた基板と液晶を挟んだ反対側の基板に一体的に設けられた対向電極１１１である。
【０００６】
図１１は、１つの画素に着目した表示パネルを駆動する信号波形を示したもので、ここには、ゲート電圧ＶG、画素電圧ＶP、ソース電圧ＶS、ビデオ信号電圧ＶD、補助容量電圧ＶSC、対向電極電圧ＶCOMが示されている。ゲート電圧ＶGは、１フレーム間に一度、ＯＮ期間がある。ゲートのＯＮ期間において、ゲートライン１０７に印加されるゲート電圧ＶGが高（以下、「Ｈｉｇｈ」と称する。）レベルになる。この期間中、ＴＦＴ１０９がオンしてドレイン・ソース間が導通し、ソース電圧ＶSが、ドレインライン１０５に印加されているビデオ信号電圧ＶDに追従して同じレベルになり、液晶容量１１２及び補助容量１１０の一方に印加される。ゲートのＯＦＦ期間になるとゲート電圧ＶGが低（以下、「Ｌｏｗ」と称する。）レベルとなってＴＦＴ１０９がオフし、ソース電圧ＶSが決まるとともに、ゲート電圧ＶGの立ち下がりに伴ってΔＶSだけレベルが降下し、ＶPLとなる。対向電極電圧ＶCOMは一定の電圧で、予めソース電圧ＶSの降下分ΔＶSだけ、ビデオ信号電圧ＶDのセンターレベルＶcよりも低下したレベルにある。
【０００７】
各補助容量ライン１０８には、対応するゲートライン１０７に印加されるゲート電圧ＶGの立ち下がり後に反転する補助容量電圧ＶSCが印加される。補助容量電圧ＶSCはＶSCH及びＶSCLという高低２つのレベルで反転し、例えば、ソース電圧ＶSが対向電極電圧ＶCOMよりも高い正極性期間では、ゲート電圧ＶGの立ち下がり後に、低いレベルＶSCLから高いレベルＶSCHに立ち上がる。従って、ゲート電圧ＶGが立ち下がってソース電圧ＶSがいったん決まり得られた画素電圧ＶPは、補助容量１１０を介して補助容量電圧ＶSCの立ち上がりの影響を受けてΔＶPだけ上昇する。このときの画素電圧ＶPが、ゲートのＯＦＦ期間中、即ち１フレーム間、保持される。
【０００８】
補助容量電圧ＶSCの立ち上がりによって、液晶容量１１２と補助容量１１０間で電荷の再配分が生じ、画素電圧ＶPは、ΔＶP＝ＶPH−ＶPLだけ上昇する。ソース電圧ＶSが対向電極電圧ＶCOMよりも低い負極期間では、逆に、補助容量電圧ＶSCは正側から負側へ立ち下がるので、画素電圧ＶPは、ΔＶPだけ降下する。この結果、画素電圧ＶPの振幅が大きくなり、液晶容量１１２に印加される電圧を大きくすることができる。つまり、補助容量電圧ＶSCを２つのレベルに反転させることによって、対向電極電圧ＶCOMを直流電流としても、ビデオ信号電圧ＶDの振幅を小さくすることができる。
【０００９】
通常、補助容量１１０は、液晶容量１１２よりも十分大きいため、画素電圧の変化分ΔＶPは、１ラインの補助容量電圧の変動Ｖ（ＶSCH−ＶSCL）により制御される。そのため、補助容量ラインに流れる電流が小さくても、より大きな電圧が液晶容量１１２に印加される。つまり、補助容量電圧を変動させることによりビデオ信号電圧ＶDの振幅を小さくしている。
【００１０】
ところで、現在、画素の増加に伴い、複数のドレインライン１０５を同時にオンにして、複数の液晶容量１１２及び補助容量１１０に対し、同時にビデオ信号電圧ＶDを印加する駆動方法が用いられている。これにより、ドレインライン１０５が液晶容量１１２及び補助容量１１０に対してビデオ信号電圧ＶDを印加する時間を十分確保することができる。
【００１１】
特に、大型または高精細の表示パネルを点順次駆動するときには、数十本のドレインライン１０５を同時にオンにして、数十の液晶容量１１２及び補助容量１１０に対して同時にビデオ信号電圧ＶDを印加する。このように、数十本のドレインライン１０５が同時にオンになると、オンになっているドレインライン１０５と、補助容量ライン１０８とが重畳する部分において、大きな容量結合が発生する。この容量結合によって、補助容量ライン１０８やゲートライン１０７の電圧が、ドレインライン１０５の電圧の影響を受けて変動してしまう。この電圧変化により、同時にオンになるドレインライン１０５を単位に画像のムラが発生することがある。
【００１２】
【発明が解決しようとしている課題】
容量結合及びそれに起因する画像のムラを防止するためには、ゲートライン方向に隣り合う画素電極に対して極性が異なる電圧を印加し、ドレインライン方向に隣り合う画素電極には同じ極性の電圧を印加する図１２（ａ）のような垂直反転駆動や図１２（ｂ）のように、上下左右隣り合う画素全てに逆の極性が印加されるドット反転駆動が考えられる。どちらの駆動方法でも、液晶の劣化を防ぐため、１フレームごとに前のフレームとは逆の極性の電圧を印加している。より効果的に容量結合を防止するには、隣接して同じ極性の電圧が印加される画素電極の数をできるだけ少なくすることが考えられる。そこで、本発明は、ＳＣ駆動において、隣接する単数または複数の画素電極ごとに極性の異なる電圧を印加すること、いわゆるドット反転を実現することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上記の目的を達成するためになされたものであり、行方向に複数延在し、ゲート電圧を伝達するゲートラインと、列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、前記画素電極の各行に対応して行方向に複数延在する第１及び第２の補助容量ラインとを有し、前記第１もしくは第２の補助容量ラインのいずれかに重畳して、補助容量電極が配置されるアクティブマトリクス型表示装置である。
【００１４】
または、行方向に複数延在し、ゲート電圧を伝達するゲートラインと、列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、前記画素電極の各行に対応して行方向に複数延在する第１及び第２の補助容量ラインとを有し、前記第１及び第２の補助容量ラインには、互いに逆相で前記スイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されるアクティブマトリクス型表示装置である。
【００１５】
または、行方向に複数延在し、ゲート電圧を伝達するゲートラインと、列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、前記画素電極の各行に対応して行方向に複数延在する第１及び第２の補助容量ラインと、前記画素電極が形成された基板に対向する対向基板上に形成される対向電極とを有し、前記対向電極には、一定の電圧が印加され、前記第１及び第２の補助容量ラインには、互いに逆相であり、前記スイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されるアクティブマトリクス型表示装置である。
【００１６】
さらに、前記第１及び第２の補助容量ラインは、連続する前記画素電極の複数列を単位として、交互に補助容量電極を有する上記のアクティブマトリクス型表示装置である。
【００１７】
さらに、前記第１及び第２の補助容量ラインは、その形成される画素電極の各行に対応して配置される全ての前記補助容量電極と重畳する上記のアクティブマトリクス型表示装置である。
【００１８】
さらに、前記補助容量電極は、前記第１もしくは第２の補助容量ラインのうち、補助容量を形成しない方の補助容量ラインに重畳するダミー配線を有することを特徴とする上記のアクティブマトリクス型表示装置である。
【００１９】
さらに、前記画素電極が形成される画素領域において、前記ゲートラインは、前記第１及び第２の補助容量ラインの間に配置される上記のアクティブマトリクス型表示装置である。
【００２０】
さらに、前記画素領域において、前記ゲートラインには、前記ゲートラインを境界線として、前記補助容量電極が配置されている方の領域に、前記スイッチング素子を構成するゲート電極が形成されている上記のアクティブマトリクス型表示装置である。
【００２１】
【発明の実施の形態】
第１の実施形態について説明する。図１は、アクティブマトリクス型表示装置における表示パネルの平面図であり、図２は、第１の実施形態にかかる表示パネルの平面図であり、図３はその等価回路図である。
【００２２】
まず、図１において、表示パネル１には、行方向にドレインドライバ２が配置され、列方向にはゲートドライバ３が配置されている。そして、ドレインドライバ２及びゲートドライバ３に囲まれるように、映像表示を行う表示領域４が配置されている。
【００２３】
そして、表示領域４には、図２及び図３に示されるように、列方向には、ドレインライン５と、列方向に長い長方形の画素電極６が複数配置され、行方向には、ゲートライン７と、第１の補助容量ライン８ａ及び第２の補助容量ライン８ｂが配置されている。各画素電極６が配置される領域（以下、「画素領域」と称する。）には、ＴＦＴ９と、第１の補助容量１０ａもしくは第２の補助容量１０ｂのいずれかが配置されている。ＴＦＴ９は、ゲートライン７から延びて形成されたゲート電極９ｇと、ドレインライン５とコンタクトを介して電気的に接続された半導体層のドレイン領域９ｄと、画素電極６とコンタクトを介して電気的に接続された半導体層のソース領域９ｓとで構成されている。第１の補助容量１０ａは、ＴＦＴ９に接続された半導体層よりなる補助容量電極１０ｘと、第１の補助容量ライン８ａから延びて形成された補助容量電極１０ｙで形成されている。第２の補助容量１０ｂは、上記の補助容量電極１０ｘと、第２の補助容量ライン８ｂから延びて形成された補助容量電極１０ｚで形成されている。また、ＴＦＴ９が設けられた基板と液晶を挟んだ反対側の基板に対向電極１１が設けられ、液晶容量１２の画素電極６に対応する補助容量電極を構成している。
【００２４】
ドレインドライバ２は、図１に図示されているように、互いに逆の極性を持つ第１のビデオ信号電圧ＶＤａ及び第２のビデオ信号電圧ＶＤｂが入力され、ドレインライン５を順次選択して第1のビデオ信号電圧ＶＤａもしくは第２のビデオ信号電圧ＶＤｂのいずれかを印加していく。ゲートドライバ３は、ゲートライン７を順次選択して、ゲート信号ＧＶを印加する。表示領域４は、複数の画素電極６を有し、映像表示を行う領域である。ドレインライン５は、互いに逆の極性を持つ第１のビデオ信号電圧ＶＤａもしくは第２のビデオ信号電圧ＶＤｂのいずれかを、コンタクトを介してＴＦＴ９に伝達する配線である。画素電極６は、表示単位である画素領域を構成し、対向電極１１と共に、ドレインライン５からＴＦＴ９を介して伝達されたビデオ信号電圧ＶＤによって液晶を駆動する電極である。ゲートライン７は、ゲートドライバ３によって選択され、ゲート信号ＧＶが印加されると、接続されているＴＦＴ９をオンする。第１の補助容量ライン８ａは、ゲートライン７と同じ層に、行方向に並ぶ補助容量電極１０ｙに一体化して形成され、各行の第１の補助容量を互いに連結している。第２の補助容量ライン８ｂは、ゲートライン７と同じ層に、行方向に並ぶ補助容量電極１０ｚに一体化して、各行の第２の補助容量を互いに連結している。なお、第１の補助容量ライン８ａには、第１の補助容量電圧が供給され、第２の補助容量ライン８ｂには、第１の補助容量電圧とは逆の極性をもつ第２の補助容量電圧が供給される。ＴＦＴ９は、ゲート電極９ｇに電圧が印加されたときにだけ、ソース領域９ｓからドレイン領域９ｄへの方向もしくはドレイン領域９ｄからソース領域９ｓへの方向のいずれかに、ゲート電極９ｇの直下にある半導体層のチャネル領域中を電流が流れるスイッチング素子である。第１の補助容量１０ａ及び第２の補助容量１０ｂは、ドレインライン５からＴＦＴ９を介して供給されたビデオ信号電圧ＶＤによる電荷を１フレーム期間保持し、液晶容量１２の電荷の損失を補う。対向電極１１には、一定の電圧が印加され、画素電極６に印加されたビデオ信号電圧ＶＤに応じて画素電極６と共に液晶を駆動する。液晶容量１２は、液晶が保持しているドレインライン５からＴＦＴ９を介して供給されたビデオ信号電圧ＶＤによる電荷である。しかし、液晶容量１２が保持する電荷は、第１の補助容量１０ａや第２の補助容量１０ｂの保持する電荷に比べて非常に少なく、ＴＦＴ９のオフ動作によるリークや液晶中の不純物からのリークによって流出しやすいため、第１の補助容量１０ａ及び第２の補助容量１０ｂの保持する電荷によって電荷を補っている。
【００２５】
次に、駆動方法について説明する。図４は、表示パネルにおける各信号の関連を示すタイミングチャートである。これは、垂直スタート信号ＳＴＶ及びゲート信号ＧＶ１、ＧＶ２、ＧＶ３、水平スタート信号ＳＴＨ及び水平クロック信号ＣＫＨと、第１の補助容量ライン８ａの電位ＳＣａ及び第２の補助容量ライン８ｂの電位ＳＣｂにおける電圧変化のタイミングを示している。
【００２６】
まず、垂直スタート信号ＳＴＶのパルスの立ち下がりに応じてゲート信号ＧＶ１のパルスが立ち上がり、１行目のゲートライン７にゲート信号ＧＶ１が供給されてこれに接続されたＴＦＴ９がオンになる。それから、水平スタート信号ＳＴＨのパルスが立ち上がり、このパルスの立ち下がりに同期して、１行目のゲートライン７が選択される期間で最初の水平クロック信号ＣＫＨのパルスが立ち上がる。１行目のゲートライン７にゲート信号ＧＶ１が供給されている期間中に、水平クロック信号ＣＫＨのパルスが順次立ち上がり、これらのパルスの立ち上がりに同期して、ドレインライン５が順次選択され、順次ビデオ信号電圧ＶＤが、ＴＦＴ９を介して、画素電極６と、第１の補助容量１０ａ及び第２の補助容量１０ｂに印加されていく。なお、第１のビデオ信号電圧ＶＤａは、画素電極６及び第１の補助容量１０ａに、第２のビデオ信号電圧ＶＤｂは、画素電極６及び第２の補助容量１０ｂに印加される。全てのドレインライン５にビデオ信号電圧ＶＤが印加されると、１行目のゲートライン７にゲート信号ＧＶ１が供給されなくなり、これに接続されるＴＦＴ９はオフとなる。そして、順次ゲート信号ＧＶ２、ゲート信号ＧＶ３のパルスが立ち上がり、２行目のゲートライン７にはゲート信号ＧＶ２、３行目のゲートライン７にはゲート信号ＧＶ３、という具合に、それぞれ印加され、上記の動作を繰り返す。ゲートライン７に接続されたＴＦＴ９がオフ状態、即ち、ゲートライン７にゲート信号ＧＶが供給されていない期間中に、第１の補助容量ライン８ａの電位ＳＣａと、第２の補助容量ライン８ｂの電位ＳＣｂの極性が反転する。そして、全てのゲートライン７にゲート信号ＧＶが供給されると、再び垂直スタート信号ＳＴＶのパルスが立ち上がり、それに同期して１行目のゲートライン７にゲート信号ＧＶが供給され、同様の動作を繰り返す。
【００２７】
図５は、第１の実施形態にかかる表示装置の駆動方法を示す信号波形図であり、ゲートライン方向に隣り合う画素領域における１フレーム間の信号波形を示している。図５（ａ）は、第１の補助容量１０ａの信号波形を示し、図５（ｂ）は、第２の補助容量１０ｂの信号波形を示すこととする。図５（ａ）に示す信号波形は図１１とほぼ同様であるが、図５（ｂ）に示す信号波形は、ちょうど図１１と極性が反転したものである。
【００２８】
本実施形態におけるアクティブマトリクス型表示装置は、画素電極が形成される画素領域ごとに配置される補助容量と、行方向に並ぶ複数の画素電極に一体化して形成され、行方向に並ぶ補助容量電極を一つおきに連結する第１及び第２の補助容量ラインとを有し、１フレーム期間ごとにその極性が反転する第１のビデオ信号電圧と、第１のビデオ信号電圧とは逆の極性を有する第２のビデオ信号電圧のいずれかを、スイッチング素子を介して画素電極に印加することによって表示を行うことにより、補助容量ラインによる、いわゆるドット反転駆動を実現することができる。そして、このアクティブマトリクス型表示装置は、スイッチング素子がオンとなる期間、第１の補助容量ラインを有する第１の補助容量には、第１のビデオ信号電圧を供給すると同時に、第２の補助容量ラインを有する第２の補助容量には第２のビデオ信号電圧を供給するが、スイッチング素子がオフとなる動作を行うときに、第１及び第２の補助容量に供給された電圧が流出してしまう。しかし、このアクティブマトリクス型表示装置は、スイッチング素子がオフとなる期間、第１の補助容量ラインには、第１の補助容量が保持する電圧の極性へレベルが変化する第１の補助容量電圧を供給し、第２の補助容量ラインには、第１の補助容量電圧とは逆の極性を有し、第１の補助容量が保持する電圧の極性へレベルが変化する第２の補助容量電圧を供給することにより、スイッチング素子のオフ動作によって変動した第１及び第２の補助容量の電圧を補填することができ、さらに、第１及び第２の補助容量に供給された電圧を増幅することができる。
【００２９】
本実施形態では、ドット反転駆動を行うことにより、隣接するビデオ信号電圧による影響を解消して、容量結合による画像のムラを防ぐ。さらに、スイッチング素子がオフとなる期間に第１及び第２の補助容量ラインに対し、第１もしくは第２の補助容量電圧のいずれかをそれぞれ印加することによって、ビデオ信号電圧の振幅を狭くすることもできるため、消費電力を削減することができる。
【００３０】
なお、本実施形態では、できるだけ画像のムラやフリッカを小さくするために第１及び第２の補助容量ラインが、１つの画素電極を単位として、行方向において交互に補助容量電極を有する構成としていたが、本発明はこれに限定されることはなく、連続する画素電極の複数列を単位として、交互に補助容量電極を有する構成としても構わない。例えば、ＲＧＢの原色を表示する３つの画素電極を一つの単位として、この単位ごとに第１もしくは第２の補助容量ラインのいずれかに補助容量電極を有する構成としても構わない。
【００３１】
ところで、本実施形態においては、図２に示されるように、第１の補助容量ライン８ａ及び第２の補助容量ライン８ｂが、全ての補助容量電極１０ｘに重畳して形成されている。そして、第２の補助容量ライン８ｂと第２の補助容量１０ｂを形成する補助容量電極１０ｚが存在する画素領域にのみ、第１の補助容量ライン８ａと補助容量電極１０ｚと連続する半導体層とが重畳する重畳部分１３に寄生容量ＣPARが発生する。
【００３２】
そこで、第２の実施の形態について説明する。第２の実施形態は、寄生容量ＣPARが第２の補助容量１０ｂにのみ形成されていることに起因する問題を解決するものである。図６は、第２の実施形態にかかる表示パネルの平面図であり、図７は、その等価回路図である。第１の実施形態と同様の構成については、同じ番号を付し、説明を省略する。
【００３３】
本実施形態が、第１の実施形態と異なる点は、補助容量電極１０ｙを有する画素領域内に、補助容量電極１０ｙから延びて形成され、第２の補助容量ライン８ｂに重畳するダミー配線１４が設けられている点である。このダミー配線１４は、補助容量を形成しない第２の補助容量ライン８ｂとの重畳部分１３’を形成することにより、補助容量電極１０ｚと第１の補助容量ライン８ａとの重畳部分１３における寄生容量ＣPARと等しい寄生容量ＣPAR'を形成する。
【００３４】
第１の実施形態においては、補助容量電極１０ｚと第１の補助容量ライン８ａとの重畳部分１３にのみ寄生容量ＣPARが発生することにより、補助容量電極１０ｚを有する第２の補助容量１０ｂの電位のみが低下していた。そのため、補助容量電極１０ｙが存在する画素領域と、補助容量電極１０ｚが存在する画素領域との間に、各画素領域内の画素電極６に最適な対向電極電圧の大きさに差が生じ、コントラストのばらつきやフリッカが発生していた。しかし、本実施形態では、第１の補助容量電極１０ｘにダミー配線１４を形成することにより、第１の補助容量電極１０ｘとは補助容量を形成しない第２の補助容量ライン８ｂとダミー配線１４が重畳する重畳部分１３’を形成し、そこで寄生容量ＣPAR'を発生させた。その結果、第１の補助容量１０ａ及び第２の補助容量１０ｂの間で極性のバランスを取ることにより、各画素電極６に最適な対向電極電圧の大きさの差をなくすことができ、この差に起因するコントラストのばらつきやフリッカを解消することができる。
【００３５】
次に、第３の実施形態について説明する。図８は、第３の実施形態にかかる表示パネルの平面図であり、図９は、その等価回路図である。第１の実施形態と同様の構成については、同じ番号を付し、説明を省略する。本実施形態において、ドレインライン５及び画素電極６の配置は第１及び第２の実施形態と同様である。
【００３６】
本実施形態が、第１及び第２の実施形態と異なる点は、ゲートライン７が、画素電極の中央部分に、第１の補助容量ライン８ａ及び第２の補助容量ライン８ｂの間に挟まれるように配置されているという点である。また、各画素領域において、ゲートライン７と一体的に形成され、ＴＦＴ９を構成するゲート電極は、ゲートライン７を境界線として、補助容量電極１０ｘが配置されている方の領域に形成されている。
【００３７】
第２の実施形態では、本来必要な補助容量電極に加えてダミー配線が設けられていたため、パターンの複雑化及び開口率の低下を招いていた。しかし、本実施形態では、ゲートライン７が第１の補助容量ライン８ａ及び第２の補助容量ライン８ｂの間に配置されていることにより、全ての補助容量電極１０ｘが、補助容量を構成する第１の補助容量ライン８ａもしくは第２の補助容量ライン８ｂのいずれかにのみ重畳するため、重畳部分１３及び重畳部分１３’そのものをなくし、重畳部分に発生する寄生容量ＣPARをも解消することができる。さらに、本実施形態では、第２の補助容量ライン８ｂとＴＦＴ９との間の距離を短縮して配線抵抗を小さくすることができる。そして、第１の実施形態における補助容量電極１０ｚや第２の実施形態におけるダミー配線１４の形成に要する半導体層の面積を削減することができるため、開口率が向上する。
【００３８】
なお、各実施形態において、ダブルゲート型のＴＦＴを例示したが、本発明はこれに限定されず、ゲート電極は１つでもそれ以上でも構わない。また、補助容量ラインをゲートラインと同じ層に形成していたが、補助容量ラインをゲートラインと別の層に形成しても、本発明を実施することができる。
【００３９】
さらに、各実施形態において、アクティブマトリクス型液晶表示装置を例示してきたが、本発明はこれに限定されず、アクティブマトリクス型のＥＬ表示装置にも適用することができる。
【００４０】
【発明の効果】
上記のように、本発明のアクティブマトリクス型表示装置は、行方向に複数延在し、ゲート電圧を伝達するゲートラインと、列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、ゲートラインとドレインラインとの交点に対応して配置されるスイッチング素子と、スイッチング素子を介してドレインラインに接続される画素電極と、画素電極の各行に対応して行方向に複数延在する第１及び第２の補助容量ラインとを有し、第１及び第２の補助容量ラインに対応して、前記画素電極の各列交互に補助容量電極が配置されることにより、各補助容量ラインに異なる極性を持つ信号を供給することができるので、これら補助容量ラインにより、隣接する画素電極ごとに異なる極性の電圧が印加される、いわゆるドット反転駆動を実現することができる。
【００４１】
そして、第１及び第２の補助容量ラインには、互いに逆相でスイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されることにより、上記の補助容量ラインによるドット反転駆動を実現し、ビデオ信号電圧の振幅を小さくすることができる。
【００４２】
さらに、画素電極が形成された基板に対向する対向基板上に形成される対向電極を有し、対向電極には、一定の電圧が印加され、第１及び第２の補助容量ラインには、互いに逆相であり、スイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されることによって、補助容量ラインによる交流駆動を実現することができる。
【００４３】
さらに、第１及び第２の補助容量ラインは、連続する画素電極の複数列を単位として、交互に補助容量電極を有することにより、例えば、色の３原色ＲＧＢを表示する画素電極を１グループにして、隣接するグループごとに逆の極性を持つ電圧を印加することによって、グループ単位の反転駆動を実現することができる。
【００４４】
さらに、第１及び第２の補助容量ラインは、その形成される画素電極の各行に対応して配置される全ての補助容量電極と重畳することにより、補助容量を形成しない補助容量ラインと補助容量電極の重畳する領域で発生する寄生容量の極性のバランスを取ることができるので、画像のムラを防ぐことができる。
【００４５】
さらに、補助容量電極は、第１もしくは第２の補助容量ラインのうち、補助容量を形成しない方の補助容量ラインに重畳するダミー配線を有することにより、第１及び第２の補助容量ラインは、同様に、全ての補助容量電極と重畳することになり、補助容量を形成しない補助容量ラインと補助容量電極の重畳する領域で発生する寄生容量の極性のバランスを取ることができるので、画像のムラを防ぐことができる。
【００４６】
さらに、画素電極が形成される画素領域において、ゲートラインは、第１及び第２の補助容量ラインの間に配置されていることにより、補助容量を形成しない補助容量ラインと補助容量電極の重畳する領域と、そこで発生する寄生容量をなくすことができるので、画像のムラを防ぐことができる。
【００４７】
画素領域において、ゲートラインには、ゲートラインを境界線として、補助容量電極が配置されている方の領域に、スイッチング素子を構成するゲート電極が形成されていることにより、補助容量を形成しない補助容量ラインと補助容量電極の重畳する領域と、そこで発生する寄生容量をなくすことができるので、画像のムラを防ぐことができる。
【００４８】
その結果、表示品位の高いアクティブマトリクス型表示装置を提供することができる。
【図面の簡単な説明】
【図１】アクティブマトリクス型表示装置の表示パネルの平面図である。
【図２】本発明の第１の実施形態にかかる表示パネルの平面図である。
【図３】本発明の第１の実施形態にかかる表示パネルの等価回路図である。
【図４】本発明の第１の実施形態にかかる表示パネルにおける各信号の関係を示すタイミングチャートである。
【図５】本発明の第１の実施形態にかかる表示装置の駆動方法を示す信号波形図である。
【図６】本発明の第２の実施形態にかかる表示パネルの平面図である。
【図７】本発明の第２の実施形態にかかる表示パネルの等価回路図である。
【図８】本発明の第３の実施形態にかかる表示パネルの平面図である。
【図９】本発明の第３の実施形態にかかる表示パネルの等価回路図である。
【図１０】従来の表示パネルの等価回路図である。
【図１１】従来の表示装置の駆動方法を示す信号波形図である。
【図１２】垂直反転駆動及びドット反転駆動を示す概念図である。
【符号の説明】
１：表示パネル
２：ドレインドライバ
３：ゲートドライバ
４：表示領域
５：ドレインライン
６：画素電極
７：ゲートライン
８ａ：第１の補助容量ライン
８ｂ：第２の補助容量ライン
９：ＴＦＴ
１０ａ：第１の補助容量
１０ｂ：第２の補助容量
１１：対向電極
１２：液晶容量
１３，１３’：重畳部分
１４：ダミー配線
１０５：ドレインライン
１０７：ゲートライン
１０８：補助容量ライン
１０９：ＴＦＴ
１１０：補助容量
１１１：対向電極
１１２：液晶容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix display device.
[0002]
[Prior art]
In an active matrix display device that supplies video signals to independent pixel electrodes via a switching element such as a thin film transistor (TFT), AC driving for applying an AC potential to the counter electrode and the auxiliary capacitor is performed. As a result, the deterioration of the liquid crystal is prevented, and at the same time, the potential difference between the positive and negative polarity of the video signal input to the drain driver is reduced, and the current and voltage of the drain driver are reduced, thereby realizing low power consumption.
[0003]
However, in the horizontal inversion counter electrode AC driving that inverts the video signal polarity applied to each drain line every horizontal period, the polarity of the voltage of the counter electrode and all auxiliary capacitance lines is inverted every horizontal period. Capacitive loads in all auxiliary capacity lines and the power consumption due to them were still large.
[0004]
Therefore, in order to realize further lower power consumption, the power consumption can be remarkably reduced by reversing the polarity of the voltage of the auxiliary capacitor to make the counter electrode voltage constant, and at the same time, the video signal Japanese Patent Laid-Open No. 12-81606 discloses a driving method (hereinafter referred to as “SC driving”) in which the potential difference between the positive and negative electrodes is reduced and the current and voltage of the drain driver are reduced. Hereinafter, an active matrix liquid crystal display device using SC drive will be described.
[0005]
FIG. 10 is an equivalent circuit diagram of a display panel in an active matrix liquid crystal display device using SC drive. The drain line 105 and the gate line 107 intersect with each other. At the intersection, a TFT 109 as a switching element and a liquid crystal capacitor 112, an auxiliary capacitor 110, and an auxiliary capacitor 110 each having one of the capacitor electrodes connected to the TFT 109 are provided. The storage capacitor line 108 is connected to the other of the capacitor electrodes. The auxiliary capacitance line 108 is provided in parallel with the gate line 107 and is common to the auxiliary capacitance 110 connected to the same gate line 107. The other of the capacitor electrodes of the liquid crystal capacitor 112 is a counter electrode 111 provided integrally with a substrate on which the TFT 109 is provided and a substrate on the opposite side across the liquid crystal.
[0006]
FIG. 11 shows a signal waveform for driving a display panel focusing on one pixel. Here, the gate voltage V G , Pixel voltage V P , Source voltage V S , Video signal voltage V D , Auxiliary capacitance voltage V SC , Counter electrode voltage V COM It is shown. Gate voltage V G Has an ON period once in one frame. The gate voltage V applied to the gate line 107 during the ON period of the gate G Becomes a high level (hereinafter referred to as “High”). During this period, the TFT 109 is turned on and the drain-source is made conductive, and the source voltage V S Is the video signal voltage V applied to the drain line 105. D To the same level and applied to one of the liquid crystal capacitor 112 and the auxiliary capacitor 110. When the gate is off, the gate voltage V G Becomes low (hereinafter referred to as “Low”) level, the TFT 109 is turned off, and the source voltage V S And the gate voltage V G ΔV with the fall of S Only the level drops and V PL It becomes. Counter electrode voltage V COM Is a constant voltage and the source voltage V S Drop ΔV S Only, the video signal voltage V D The center level is lower than the center level Vc.
[0007]
Each auxiliary capacitance line 108 has a gate voltage V applied to the corresponding gate line 107. G Auxiliary capacitance voltage V that reverses after falling SC Is applied. Auxiliary capacitance voltage V SC Is V SCH And V SCL Inverted at two levels, for example, source voltage V S Is the counter electrode voltage V COM In the higher positive polarity period, the gate voltage V G After the fall of the low level V SCL To high level V SCH Stand up to. Therefore, the gate voltage V G Falls and source voltage V S The pixel voltage V once determined P Is the auxiliary capacitance voltage V through the auxiliary capacitance 110 SC ΔV affected by the rise of P Only rise. Pixel voltage V at this time P Is held during the gate OFF period, that is, for one frame.
[0008]
Auxiliary capacitance voltage V SC , The charge redistribution between the liquid crystal capacitor 112 and the auxiliary capacitor 110 occurs, and the pixel voltage V P Is ΔV P = V PH -V PL Only rise. Source voltage V S Is the counter electrode voltage V COM Conversely, in the lower negative electrode period, the auxiliary capacitance voltage V SC Falls from the positive side to the negative side, so the pixel voltage V P Is ΔV P Just descend. As a result, the pixel voltage V P And the voltage applied to the liquid crystal capacitor 112 can be increased. That is, the auxiliary capacitance voltage V SC Is inverted to two levels to counter electrode voltage V COM The video signal voltage V D Can be reduced in amplitude.
[0009]
Usually, the auxiliary capacitor 110 is sufficiently larger than the liquid crystal capacitor 112, and therefore, the change ΔV in the pixel voltage. P Is the fluctuation V (V SCH -V SCL ). Therefore, a larger voltage is applied to the liquid crystal capacitor 112 even if the current flowing through the auxiliary capacitor line is small. That is, by changing the auxiliary capacitance voltage, the video signal voltage V D The amplitude is reduced.
[0010]
Now, as the number of pixels increases, the plurality of drain lines 105 are simultaneously turned on, and the video signal voltage V V is simultaneously applied to the plurality of liquid crystal capacitors 112 and the auxiliary capacitors 110. D The drive method which applies is used. As a result, the drain line 105 is connected to the liquid crystal capacitor 112 and the auxiliary capacitor 110 by the video signal voltage V. D It is possible to ensure a sufficient time for applying.
[0011]
In particular, when a large or high-definition display panel is driven dot-sequentially, dozens of drain lines 105 are simultaneously turned on, and video signal voltage V is simultaneously applied to dozens of liquid crystal capacitors 112 and auxiliary capacitors 110. D Apply. As described above, when several tens of drain lines 105 are turned on at the same time, a large capacitive coupling occurs in a portion where the drain line 105 that is turned on and the auxiliary capacitance line 108 overlap. Due to this capacitive coupling, the voltage of the auxiliary capacitance line 108 and the gate line 107 fluctuates due to the influence of the voltage of the drain line 105. Due to this voltage change, image unevenness may occur in units of drain lines 105 that are simultaneously turned on.
[0012]
[Problems to be solved by the invention]
In order to prevent capacitive coupling and image unevenness due to this, voltages having different polarities are applied to pixel electrodes adjacent in the gate line direction, and voltages having the same polarity are applied to pixel electrodes adjacent in the drain line direction. The vertical inversion driving as shown in FIG. 12A or the dot inversion driving in which the reverse polarity is applied to all the pixels adjacent to the upper, lower, left, and right as shown in FIG. In either driving method, in order to prevent deterioration of the liquid crystal, a voltage having a polarity opposite to that of the previous frame is applied every frame. In order to prevent capacitive coupling more effectively, it is conceivable to reduce the number of adjacent pixel electrodes to which the same polarity voltage is applied. Therefore, an object of the present invention is to realize so-called dot inversion by applying voltages having different polarities to each adjacent pixel electrode or electrodes in SC driving.
[0013]
[Means for Solving the Problems]
The present invention has been made in order to achieve the above object, and a plurality of gate lines extending in the row direction and transmitting a gate voltage, and a plurality of drains extending in the column direction and transmitting a video signal voltage. A line, a switching element disposed corresponding to the intersection of the gate line and the drain line, a pixel electrode connected to the drain line via the switching element, and a line corresponding to each row of the pixel electrode An active matrix type display having a plurality of first and second auxiliary capacitance lines extending in the row direction and having an auxiliary capacitance electrode arranged so as to overlap with either the first or second auxiliary capacitance line Device.
[0014]
Alternatively, a plurality of gate lines extending in the row direction and transmitting a gate voltage, a plurality of drain lines extending in the column direction and transmitting a video signal voltage, and corresponding to the intersection of the gate line and the drain line. A switching element disposed in a row, a pixel electrode connected to the drain line through the switching element, and a plurality of first and second auxiliary capacitance lines extending in a row direction corresponding to each row of the pixel electrode And the first and second auxiliary capacitance lines are supplied with the first and second auxiliary capacitance voltages which are opposite in phase and change during the off period of the switching element. It is.
[0015]
Alternatively, a plurality of gate lines extending in the row direction and transmitting a gate voltage, a plurality of drain lines extending in the column direction and transmitting a video signal voltage, and corresponding to the intersection of the gate line and the drain line. A switching element disposed in a row, a pixel electrode connected to the drain line through the switching element, and a plurality of first and second auxiliary capacitance lines extending in a row direction corresponding to each row of the pixel electrode And a counter electrode formed on a counter substrate facing the substrate on which the pixel electrode is formed, and a constant voltage is applied to the counter electrode, and the first and second auxiliary capacitance lines The active matrix display device is supplied with first and second auxiliary capacitance voltages which are in opposite phases to each other and change during the OFF period of the switching element.
[0016]
Further, in the above active matrix display device, the first and second auxiliary capacitance lines have auxiliary capacitance electrodes alternately in units of a plurality of columns of the continuous pixel electrodes.
[0017]
Furthermore, in the active matrix display device, the first and second auxiliary capacitance lines overlap with all the auxiliary capacitance electrodes arranged corresponding to each row of pixel electrodes to be formed.
[0018]
Furthermore, the auxiliary capacitance electrode has a dummy wiring that overlaps an auxiliary capacitance line of the first or second auxiliary capacitance line that does not form an auxiliary capacitance. It is.
[0019]
Furthermore, in the pixel region where the pixel electrode is formed, the gate line is the active matrix display device described above which is disposed between the first and second auxiliary capacitance lines.
[0020]
Further, in the pixel region, the gate line that forms the switching element is formed on the gate line in the region where the auxiliary capacitance electrode is disposed with the gate line as a boundary line. This is an active matrix display device.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment will be described. FIG. 1 is a plan view of a display panel in an active matrix display device, FIG. 2 is a plan view of the display panel according to the first embodiment, and FIG. 3 is an equivalent circuit diagram thereof.
[0022]
First, in FIG. 1, the display panel 1 has a drain driver 2 arranged in the row direction and a gate driver 3 arranged in the column direction. A display area 4 for displaying an image is disposed so as to be surrounded by the drain driver 2 and the gate driver 3.
[0023]
As shown in FIGS. 2 and 3, in the display region 4, a plurality of drain lines 5 and a plurality of rectangular pixel electrodes 6 extending in the column direction are arranged in the column direction, and gate lines are arranged in the row direction. 7, a first auxiliary capacitance line 8a and a second auxiliary capacitance line 8b are arranged. In a region where each pixel electrode 6 is disposed (hereinafter referred to as “pixel region”), either the TFT 9 or the first auxiliary capacitor 10a or the second auxiliary capacitor 10b is disposed. The TFT 9 includes a gate electrode 9g formed extending from the gate line 7, a drain region 9d of a semiconductor layer electrically connected to the drain line 5 via a contact, and a pixel electrode 6 and a contact electrically. It is composed of a source region 9s of a connected semiconductor layer. The first auxiliary capacitance 10a is formed by an auxiliary capacitance electrode 10x made of a semiconductor layer connected to the TFT 9 and an auxiliary capacitance electrode 10y formed extending from the first auxiliary capacitance line 8a. The second auxiliary capacitance 10b is formed by the auxiliary capacitance electrode 10x and the auxiliary capacitance electrode 10z formed extending from the second auxiliary capacitance line 8b. In addition, a counter electrode 11 is provided on the opposite side of the substrate on which the TFT 9 is provided and the liquid crystal, thereby forming an auxiliary capacitance electrode corresponding to the pixel electrode 6 of the liquid crystal capacitance 12.
[0024]
As shown in FIG. 1, the drain driver 2 receives the first video signal voltage VDa and the second video signal voltage VDb having opposite polarities, and selects the drain line 5 in order to obtain the first video signal voltage VDb. The video signal voltage VDa or the second video signal voltage VDb is applied. The gate driver 3 sequentially selects the gate lines 7 and applies the gate signal GV. The display area 4 has a plurality of pixel electrodes 6 and displays video. The drain line 5 is a wiring for transmitting either the first video signal voltage VDa or the second video signal voltage VDb having opposite polarities to the TFT 9 through a contact. The pixel electrode 6 constitutes a pixel region which is a display unit, and is an electrode which drives the liquid crystal by the video signal voltage VD transmitted from the drain line 5 through the TFT 9 together with the counter electrode 11. The gate line 7 is selected by the gate driver 3, and when the gate signal GV is applied, the connected TFT 9 is turned on. The first auxiliary capacitance line 8a is formed integrally with the auxiliary capacitance electrode 10y arranged in the row direction in the same layer as the gate line 7, and connects the first auxiliary capacitances in each row to each other. The second auxiliary capacitance line 8b is integrated with the auxiliary capacitance electrode 10z arranged in the row direction in the same layer as the gate line 7, and connects the second auxiliary capacitances in each row to each other. The first auxiliary capacitance line 8a is supplied with a first auxiliary capacitance voltage, and the second auxiliary capacitance line 8b is supplied with a second auxiliary capacitance having a polarity opposite to that of the first auxiliary capacitance voltage. Voltage is supplied. The TFT 9 is a semiconductor directly below the gate electrode 9g in either the direction from the source region 9s to the drain region 9d or the direction from the drain region 9d to the source region 9s only when a voltage is applied to the gate electrode 9g. A switching element in which a current flows in the channel region of the layer. The first auxiliary capacitor 10 a and the second auxiliary capacitor 10 b hold the charge due to the video signal voltage VD supplied from the drain line 5 via the TFT 9 for one frame period, and compensate for the charge loss of the liquid crystal capacitor 12. A constant voltage is applied to the counter electrode 11, and the liquid crystal is driven together with the pixel electrode 6 in accordance with the video signal voltage VD applied to the pixel electrode 6. The liquid crystal capacitor 12 is a charge due to the video signal voltage VD supplied from the drain line 5 held by the liquid crystal via the TFT 9. However, the charge held by the liquid crystal capacitor 12 is very small compared to the charge held by the first auxiliary capacitor 10a and the second auxiliary capacitor 10b, and is caused by leakage due to an off operation of the TFT 9 or leakage from impurities in the liquid crystal. Since it tends to flow out, the charge is supplemented by the charge held by the first auxiliary capacitor 10a and the second auxiliary capacitor 10b.
[0025]
Next, a driving method will be described. FIG. 4 is a timing chart showing the relationship between signals in the display panel. This is because the vertical start signal STV and the gate signals GV1, GV2, and GV3, the horizontal start signal STH and the horizontal clock signal CKH, and the voltage at the potential SCa of the first auxiliary capacitance line 8a and the potential SCb of the second auxiliary capacitance line 8b. The timing of change is shown.
[0026]
First, the pulse of the gate signal GV1 rises in response to the fall of the pulse of the vertical start signal STV, the gate signal GV1 is supplied to the gate line 7 in the first row, and the TFT 9 connected thereto is turned on. Then, the pulse of the horizontal start signal STH rises, and the pulse of the first horizontal clock signal CKH rises in the period when the gate line 7 of the first row is selected in synchronization with the fall of this pulse. During the period in which the gate signal GV1 is supplied to the gate line 7 in the first row, the pulses of the horizontal clock signal CKH sequentially rise, and the drain lines 5 are sequentially selected in synchronization with the rise of these pulses, and the video is sequentially turned on. The signal voltage VD is applied to the pixel electrode 6, the first auxiliary capacitor 10a, and the second auxiliary capacitor 10b through the TFT 9. The first video signal voltage VDa is applied to the pixel electrode 6 and the first auxiliary capacitor 10a, and the second video signal voltage VDb is applied to the pixel electrode 6 and the second auxiliary capacitor 10b. When the video signal voltage VD is applied to all the drain lines 5, the gate signal GV1 is not supplied to the gate line 7 in the first row, and the TFT 9 connected thereto is turned off. Then, the pulses of the gate signal GV2 and the gate signal GV3 sequentially rise, the gate signal GV2 is applied to the second gate line 7, the gate signal GV3 is applied to the third gate line 7, and the like. Repeat the operation. While the TFT 9 connected to the gate line 7 is in an OFF state, that is, during a period when the gate signal GV is not supplied to the gate line 7, the potential SCa of the first auxiliary capacitance line 8a and the second auxiliary capacitance line 8b The polarity of the potential SCb is inverted. Then, when the gate signal GV is supplied to all the gate lines 7, the pulse of the vertical start signal STV rises again, and the gate signal GV is supplied to the gate line 7 in the first row in synchronization therewith, and the same operation is performed. repeat.
[0027]
FIG. 5 is a signal waveform diagram showing a driving method of the display device according to the first embodiment, and shows a signal waveform between one frame in a pixel region adjacent in the gate line direction. 5A shows a signal waveform of the first auxiliary capacitor 10a, and FIG. 5B shows a signal waveform of the second auxiliary capacitor 10b. The signal waveform shown in FIG. 5 (a) is almost the same as that in FIG. 11, but the signal waveform shown in FIG. 5 (b) is just the polarity reversed from FIG.
[0028]
The active matrix display device according to the present embodiment includes an auxiliary capacitor arranged for each pixel region in which pixel electrodes are formed and an auxiliary capacitor electrode formed integrally with a plurality of pixel electrodes arranged in the row direction and arranged in the row direction. The first video signal voltage having first and second auxiliary capacitance lines connected to every other frame, the polarity of which is inverted every frame period, and the polarity opposite to the first video signal voltage By performing display by applying any one of the second video signal voltages having the above to the pixel electrode via the switching element, so-called dot inversion driving by the auxiliary capacitance line can be realized. In the active matrix display device, the first auxiliary signal having the first auxiliary capacitor line is supplied to the first auxiliary capacitor having the first auxiliary capacitor line and the second auxiliary capacitor at the same time as the switching element is turned on. A second video signal voltage is supplied to a second auxiliary capacitor having a line, but when the switching element is turned off, the voltage supplied to the first and second auxiliary capacitors flows out. End up. However, in this active matrix display device, the first auxiliary capacitance voltage whose level changes to the polarity of the voltage held by the first auxiliary capacitance is applied to the first auxiliary capacitance line during the period when the switching element is turned off. The second auxiliary capacitance line is supplied with a second auxiliary capacitance voltage having a polarity opposite to that of the first auxiliary capacitance voltage and whose level changes to the polarity of the voltage held by the first auxiliary capacitance. By supplying, it is possible to compensate for the voltages of the first and second auxiliary capacitors that have fluctuated due to the OFF operation of the switching element, and to amplify the voltage supplied to the first and second auxiliary capacitors. it can.
[0029]
In the present embodiment, by performing dot inversion driving, the influence of the adjacent video signal voltage is eliminated and image unevenness due to capacitive coupling is prevented. Further, the amplitude of the video signal voltage is narrowed by applying either the first or second auxiliary capacitance voltage to the first and second auxiliary capacitance lines during the period when the switching element is turned off. Therefore, power consumption can be reduced.
[0030]
In the present embodiment, the first and second auxiliary capacitance lines are configured to have auxiliary capacitance electrodes alternately in the row direction in units of one pixel electrode in order to reduce image unevenness and flicker as much as possible. However, the present invention is not limited to this, and a configuration may be adopted in which auxiliary capacitor electrodes are alternately provided in units of a plurality of columns of continuous pixel electrodes. For example, three pixel electrodes for displaying RGB primary colors may be used as one unit, and each unit may have an auxiliary capacitance electrode in either the first or second auxiliary capacitance line.
[0031]
By the way, in the present embodiment, as shown in FIG. 2, the first auxiliary capacitance line 8a and the second auxiliary capacitance line 8b are formed so as to overlap all the auxiliary capacitance electrodes 10x. Then, only in the pixel region where the auxiliary capacitance electrode 10z forming the second auxiliary capacitance line 8b and the second auxiliary capacitance 10b exists, the first auxiliary capacitance line 8a and the semiconductor layer continuous with the auxiliary capacitance electrode 10z are formed. Parasitic capacitance C in the overlapping portion 13 to be overlapped PAR Will occur.
[0032]
Therefore, a second embodiment will be described. In the second embodiment, the parasitic capacitance C PAR Is to solve the problem caused by being formed only in the second auxiliary capacitor 10b. FIG. 6 is a plan view of a display panel according to the second embodiment, and FIG. 7 is an equivalent circuit diagram thereof. The same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0033]
The present embodiment is different from the first embodiment in that a dummy wiring 14 is formed in the pixel region having the auxiliary capacitance electrode 10y so as to extend from the auxiliary capacitance electrode 10y and overlaps the second auxiliary capacitance line 8b. It is a point provided. The dummy wiring 14 forms a parasitic capacitance in the overlapping portion 13 between the auxiliary capacitance electrode 10z and the first auxiliary capacitance line 8a by forming an overlapping portion 13 'with the second auxiliary capacitance line 8b that does not form an auxiliary capacitance. C PAR Parasitic capacitance C equal to PAR ' Form.
[0034]
In the first embodiment, the parasitic capacitance C only in the overlapping portion 13 of the auxiliary capacitance electrode 10z and the first auxiliary capacitance line 8a. PAR As a result, only the potential of the second auxiliary capacitor 10b having the auxiliary capacitor electrode 10z is lowered. For this reason, a difference occurs in the magnitude of the counter electrode voltage optimum for the pixel electrode 6 in each pixel region between the pixel region where the auxiliary capacitance electrode 10y exists and the pixel region where the auxiliary capacitance electrode 10z exists. Variation and flicker occurred. However, in the present embodiment, by forming the dummy wiring 14 on the first auxiliary capacitance electrode 10x, the second auxiliary capacitance line 8b and the dummy wiring 14 that do not form an auxiliary capacitance with the first auxiliary capacitance electrode 10x are formed. Overlapping portion 13 'is formed where there is a parasitic capacitance C PAR ' Was generated. As a result, by balancing the polarity between the first auxiliary capacitor 10a and the second auxiliary capacitor 10b, it is possible to eliminate the difference in the magnitude of the counter electrode voltage optimum for each pixel electrode 6, and this difference. It is possible to eliminate contrast variation and flicker caused by the above.
[0035]
Next, a third embodiment will be described. FIG. 8 is a plan view of a display panel according to the third embodiment, and FIG. 9 is an equivalent circuit diagram thereof. The same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted. In the present embodiment, the arrangement of the drain line 5 and the pixel electrode 6 is the same as in the first and second embodiments.
[0036]
The present embodiment is different from the first and second embodiments in that the gate line 7 is sandwiched between the first auxiliary capacitance line 8a and the second auxiliary capacitance line 8b in the central portion of the pixel electrode. It is that it is arranged like this. In each pixel region, the gate electrode formed integrally with the gate line 7 and constituting the TFT 9 is formed in the region where the auxiliary capacitance electrode 10x is disposed with the gate line 7 as a boundary line. .
[0037]
In the second embodiment, since dummy wiring is provided in addition to the originally required auxiliary capacitance electrode, the pattern is complicated and the aperture ratio is reduced. However, in the present embodiment, since the gate line 7 is disposed between the first auxiliary capacitance line 8a and the second auxiliary capacitance line 8b, all the auxiliary capacitance electrodes 10x constitute the auxiliary capacitance. In order to overlap only one auxiliary capacitance line 8a or the second auxiliary capacitance line 8b, the overlapping portion 13 and the overlapping portion 13 ′ themselves are eliminated, and the parasitic capacitance C generated in the overlapping portion is eliminated. PAR Can also be eliminated. Furthermore, in this embodiment, the distance between the second auxiliary capacitance line 8b and the TFT 9 can be shortened to reduce the wiring resistance. Since the area of the semiconductor layer required for forming the auxiliary capacitance electrode 10z in the first embodiment and the dummy wiring 14 in the second embodiment can be reduced, the aperture ratio is improved.
[0038]
In each embodiment, a double gate type TFT is exemplified, but the present invention is not limited to this, and the number of gate electrodes may be one or more. Further, although the auxiliary capacitance line is formed in the same layer as the gate line, the present invention can be implemented even if the auxiliary capacitance line is formed in a layer different from the gate line.
[0039]
Furthermore, in each embodiment, the active matrix type liquid crystal display device has been exemplified, but the present invention is not limited to this, and can be applied to an active matrix type EL display device.
[0040]
【The invention's effect】
As described above, the active matrix display device of the present invention includes a plurality of gate lines extending in the row direction and transmitting gate voltages, and a plurality of drain lines extending in the column direction and transmitting video signal voltages. A switching element disposed corresponding to the intersection of the gate line and the drain line, a pixel electrode connected to the drain line via the switching element, and a plurality of first electrodes extending in the row direction corresponding to each row of the pixel electrode 1 and a second auxiliary capacitance line, and corresponding to the first and second auxiliary capacitance lines, the auxiliary capacitance electrodes are alternately arranged in the respective columns of the pixel electrodes, whereby each auxiliary capacitance line is provided. Since signals having different polarities can be supplied, the so-called dot inversion driving in which voltages having different polarities are applied to adjacent pixel electrodes by these auxiliary capacitance lines is implemented. It can be.
[0041]
The first and second auxiliary capacitance lines are supplied with the first and second auxiliary capacitance voltages which are opposite in phase and change during the OFF period of the switching element, so that the dots of the auxiliary capacitance lines described above are supplied. Inversion driving can be realized, and the amplitude of the video signal voltage can be reduced.
[0042]
In addition, a counter electrode is formed on a counter substrate facing the substrate on which the pixel electrode is formed. A constant voltage is applied to the counter electrode, and the first and second auxiliary capacitance lines are connected to each other. By supplying the first and second auxiliary capacitance voltages that are in reverse phase and change during the OFF period of the switching element, AC driving by the auxiliary capacitance line can be realized.
[0043]
Further, the first and second auxiliary capacitance lines have auxiliary capacitance electrodes alternately in units of a plurality of columns of continuous pixel electrodes, so that, for example, pixel electrodes for displaying the three primary colors RGB are grouped into one group. Thus, inversion driving in units of groups can be realized by applying voltages having opposite polarities to adjacent groups.
[0044]
Further, the first and second auxiliary capacitance lines overlap with all the auxiliary capacitance electrodes arranged corresponding to each row of the pixel electrodes to be formed, so that an auxiliary capacitance line and an auxiliary capacitance that do not form an auxiliary capacitance are formed. Since the polarity of the parasitic capacitance generated in the region where the electrodes overlap can be balanced, image unevenness can be prevented.
[0045]
Further, the auxiliary capacitance electrode has a dummy wiring overlapping the auxiliary capacitance line that does not form the auxiliary capacitance of the first or second auxiliary capacitance lines, so that the first and second auxiliary capacitance lines are Similarly, since it overlaps with all the auxiliary capacitance electrodes, the polarity of the parasitic capacitance generated in the area where the auxiliary capacitance line that does not form the auxiliary capacitance and the auxiliary capacitance electrode can be balanced. Can be prevented.
[0046]
Further, in the pixel region where the pixel electrode is formed, the gate line is arranged between the first and second auxiliary capacitance lines, so that the auxiliary capacitance line not forming the auxiliary capacitance overlaps the auxiliary capacitance electrode. Since the region and the parasitic capacitance generated there can be eliminated, unevenness of the image can be prevented.
[0047]
In the pixel region, an auxiliary capacitor that does not form an auxiliary capacitor is formed in the gate line by forming a gate electrode constituting a switching element in the region where the auxiliary capacitor electrode is arranged with the gate line as a boundary line. Since the region where the capacitor line and the auxiliary capacitor electrode overlap and the parasitic capacitance generated there can be eliminated, image unevenness can be prevented.
[0048]
As a result, an active matrix display device with high display quality can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view of a display panel of an active matrix display device.
FIG. 2 is a plan view of the display panel according to the first embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram of the display panel according to the first embodiment of the present invention.
FIG. 4 is a timing chart showing the relationship between signals in the display panel according to the first embodiment of the present invention.
FIG. 5 is a signal waveform diagram showing a driving method of the display device according to the first embodiment of the present invention.
FIG. 6 is a plan view of a display panel according to a second embodiment of the present invention.
FIG. 7 is an equivalent circuit diagram of a display panel according to the second embodiment of the present invention.
FIG. 8 is a plan view of a display panel according to a third embodiment of the present invention.
FIG. 9 is an equivalent circuit diagram of a display panel according to a third embodiment of the present invention.
FIG. 10 is an equivalent circuit diagram of a conventional display panel.
FIG. 11 is a signal waveform diagram illustrating a driving method of a conventional display device.
FIG. 12 is a conceptual diagram showing vertical inversion driving and dot inversion driving.
[Explanation of symbols]
1: Display panel
2: Drain driver
3: Gate driver
4: Display area
5: Drain line
6: Pixel electrode
7: Gate line
8a: first auxiliary capacity line
8b: Second auxiliary capacity line
9: TFT
10a: first auxiliary capacity
10b: second auxiliary capacity
11: Counter electrode
12: Liquid crystal capacity
13, 13 ': Overlapping part
14: Dummy wiring
105: Drain line
107: Gate line
108: Auxiliary capacity line
109: TFT
110: Auxiliary capacity
111: Counter electrode
112: Liquid crystal capacity

Claims (8)

行方向に複数延在し、ゲート電圧を伝達するゲートラインと、
列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、
前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、
前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、
前記画素電極の各行に対応して行方向に延在する第１及び第２の補助容量ラインと、
前記第１もしくは第２の補助容量ラインの一方に重畳して画素毎に配置された補助容量電極と、を有し、
前記第１もしくは第２の補助容量ラインの他方と前記補助容量電極の延在部とが重畳した部分の寄生容量が各画素で等しいことを特徴とするアクティブマトリクス型表示装置。A plurality of gate lines extending in the row direction and transmitting a gate voltage;
A plurality of drain lines extending in the column direction and transmitting a video signal voltage;
A switching element disposed corresponding to the intersection of the gate line and the drain line;
A pixel electrode connected to the drain line via the switching element;
First and second auxiliary capacitance lines extending in the row direction corresponding to each row of the pixel electrodes ;
An auxiliary capacitance electrode arranged for each pixel so as to overlap with one of the first or second auxiliary capacitance lines ,
2. An active matrix display device according to claim 1, wherein a parasitic capacitance of a portion where the other of the first or second auxiliary capacitance line and the extended portion of the auxiliary capacitance electrode overlap is equal in each pixel . 行方向に複数延在し、ゲート電圧を伝達するゲートラインと、
列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、
前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、
前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、
前記画素電極の各行に対応して行方向に延在する第１及び第２の補助容量ラインと、
前記第１もしくは第２の補助容量ラインの一方に重畳して画素毎に配置された補助容量電極と、を有し、
前記第１もしくは第２の補助容量ラインの他方と前記補助容量電極の延在部とが重畳した部分の寄生容量が各画素で等しく、
前記第１及び第２の補助容量ラインには、互いに逆相で前記スイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されることを特徴とするアクティブマトリクス型表示装置。A plurality of gate lines extending in the row direction and transmitting a gate voltage;
A plurality of drain lines extending in the column direction and transmitting a video signal voltage;
A switching element disposed corresponding to the intersection of the gate line and the drain line;
A pixel electrode connected to the drain line via the switching element;
First and second auxiliary capacitance lines extending in the row direction corresponding to each row of the pixel electrodes ;
An auxiliary capacitance electrode arranged for each pixel so as to overlap with one of the first or second auxiliary capacitance lines ,
The parasitic capacitance of the portion where the other of the first or second auxiliary capacitance line and the extended portion of the auxiliary capacitance electrode overlap is equal in each pixel,
An active matrix display device, wherein the first and second auxiliary capacitance lines are supplied with first and second auxiliary capacitance voltages that change in opposite phases and during the off period of the switching element. . 行方向に複数延在し、ゲート電圧を伝達するゲートラインと、
列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、
前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、
前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、
前記画素電極の各行に対応して行方向に延在する第１及び第２の補助容量ラインと、
前記画素電極が形成された基板に対向する対向基板上に形成される対向電極と、
前記第１もしくは第２の補助容量ラインの一方に重畳して画素毎に配置された補助容量電極と、を有し、
前記第１もしくは第２の補助容量ラインの他方と前記補助容量電極の延在部とが重畳した部分の寄生容量が各画素で等しく、
前記対向電極には、一定の電圧が印加され、
前記第１及び第２の補助容量ラインには、互いに逆相であり、前記スイッチング素子のオフ期間中に変化する第１及び第２の補助容量電圧が供給されることを特徴とするアクティブマトリクス型表示装置。A plurality of gate lines extending in the row direction and transmitting a gate voltage;
A plurality of drain lines extending in the column direction and transmitting a video signal voltage;
A switching element disposed corresponding to the intersection of the gate line and the drain line;
A pixel electrode connected to the drain line via the switching element;
First and second auxiliary capacitance lines extending in the row direction corresponding to each row of the pixel electrodes;
A counter electrode formed on a counter substrate facing the substrate on which the pixel electrode is formed ;
An auxiliary capacitance electrode arranged for each pixel so as to overlap with one of the first or second auxiliary capacitance lines,
The parasitic capacitance of the portion where the other of the first or second auxiliary capacitance line and the extended portion of the auxiliary capacitance electrode overlap is equal in each pixel,
A constant voltage is applied to the counter electrode,
The active matrix type, wherein the first and second auxiliary capacitance lines are supplied with first and second auxiliary capacitance voltages that are opposite in phase to each other and change during an off period of the switching element. Display device. 前記第１及び第２の補助容量ラインは、連続する前記画素電極の複数列を単位として、交互に補助容量電極を有することを特徴とする請求項２または請求項３に記載のアクティブマトリクス型表示装置。  4. The active matrix display according to claim 2, wherein the first and second auxiliary capacitance lines have auxiliary capacitance electrodes alternately in units of a plurality of columns of the continuous pixel electrodes. 5. apparatus. 前記第１及び第２の補助容量ラインは、その形成される画素電極の各行に対応して配置される全ての前記補助容量電極と重畳することを特徴とする請求項１乃至請求項４のいずれかに記載のアクティブマトリクス型表示装置。  The first and second auxiliary capacitance lines overlap with all the auxiliary capacitance electrodes arranged corresponding to each row of pixel electrodes to be formed. An active matrix display device according to claim 1. 行方向に複数延在し、ゲート電圧を伝達するゲートラインと、A plurality of gate lines extending in the row direction and transmitting a gate voltage;
列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、A plurality of drain lines extending in the column direction and transmitting a video signal voltage;
前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、A switching element disposed corresponding to the intersection of the gate line and the drain line;
前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、A pixel electrode connected to the drain line via the switching element;
前記画素電極の各行に対応して行方向に延在する第１及び第２の補助容量ラインとを有し、First and second auxiliary capacitance lines extending in the row direction corresponding to each row of the pixel electrodes,
前記第１もしくは第２の補助容量ラインのいずれかに重畳して補助容量電極が配置され、An auxiliary capacitance electrode is disposed so as to overlap with either the first or second auxiliary capacitance line,
前記第１及び第２の補助容量ラインは、その形成される画素電極の各行に対応して配置される前記補助容量電極と重畳し、前記補助容量電極は、前記第１もしくは第２の補助容量ラインのうち、補助容量を形成しない方の補助容量ラインに重畳するダミー配線を有することを特徴とするアクティブマトリクス型表示装置。The first and second auxiliary capacitance lines overlap with the auxiliary capacitance electrode arranged corresponding to each row of pixel electrodes to be formed, and the auxiliary capacitance electrode is the first or second auxiliary capacitance. An active matrix display device comprising a dummy wiring that overlaps an auxiliary capacitance line that does not form an auxiliary capacitance among the lines. 行方向に複数延在し、ゲート電圧を伝達するゲートラインと、A plurality of gate lines extending in the row direction and transmitting a gate voltage;
列方向に複数延在し、ビデオ信号電圧を伝達するドレインラインと、A plurality of drain lines extending in the column direction and transmitting a video signal voltage;
前記ゲートラインと前記ドレインラインとの交点に対応して配置されるスイッチング素子と、A switching element disposed corresponding to the intersection of the gate line and the drain line;
前記スイッチング素子を介して前記ドレインラインに接続される画素電極と、A pixel electrode connected to the drain line via the switching element;
前記画素電極の各行に対応して行方向に延在する第１及び第２の補助容量ラインと、を有し、First and second auxiliary capacitance lines extending in the row direction corresponding to each row of the pixel electrodes,
前記第１及び前記第２の補助容量ラインは各画素に配置され、前記第１及び前記第２の補助容量ラインの一方と補助容量電極とが重畳する面積は、各画素で等しく、The first and second auxiliary capacitance lines are arranged in each pixel, and an area where one of the first and second auxiliary capacitance lines overlaps with the auxiliary capacitance electrode is equal in each pixel,
前記ゲートラインは、前記第１及び第２の補助容量ラインの間に配置されることを特徴とするアクティブマトリクス型表示装置。The active matrix display device, wherein the gate line is disposed between the first and second auxiliary capacitor lines. 前記画素領域において、前記ゲートラインには、前記ゲートラインを境界線として、前記補助容量電極が配置されている方の領域に、前記スイッチング素子を構成するゲート電極が形成されていることを特徴とする請求項７に記載のアクティブマトリクス型表示装置。In the pixel region, the gate line is formed with a gate electrode constituting the switching element in a region where the auxiliary capacitance electrode is disposed with the gate line as a boundary line. The active matrix display device according to claim 7 .
JP2001350510A 2001-11-15 2001-11-15 Active matrix display device Expired - Lifetime JP3960781B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001350510A JP3960781B2 (en) 2001-11-15 2001-11-15 Active matrix display device
TW91137567A TW573291B (en) 2001-11-15 2002-12-27 Active matrix type display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001350510A JP3960781B2 (en) 2001-11-15 2001-11-15 Active matrix display device

Publications (2)

Publication Number Publication Date
JP2003150080A JP2003150080A (en) 2003-05-21
JP3960781B2 true JP3960781B2 (en) 2007-08-15

Family

ID=19162996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001350510A Expired - Lifetime JP3960781B2 (en) 2001-11-15 2001-11-15 Active matrix display device

Country Status (1)

Country Link
JP (1) JP3960781B2 (en)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100440296C (en) * 2002-10-29 2008-12-03 东芝松下显示技术有限公司 Flat display device
JP2005156764A (en) * 2003-11-25 2005-06-16 Sanyo Electric Co Ltd Display device
CN100478744C (en) * 2003-12-05 2009-04-15 夏普株式会社 Liquid crystal display device
KR101016734B1 (en) * 2003-12-26 2011-02-25 엘지디스플레이 주식회사 Liquid crystal display panel and method of dirving the same
JP2005257929A (en) * 2004-03-10 2005-09-22 Sanyo Electric Co Ltd Active matrix display device
JP4761828B2 (en) * 2004-05-21 2011-08-31 三洋電機株式会社 Display device
JP4873882B2 (en) * 2004-05-21 2012-02-08 三洋電機株式会社 Liquid crystal display
JP4753618B2 (en) * 2004-05-21 2011-08-24 三洋電機株式会社 Display device
JP4794157B2 (en) * 2004-11-22 2011-10-19 三洋電機株式会社 Display device
JP2006154545A (en) * 2004-11-30 2006-06-15 Sanyo Electric Co Ltd Liquid crystal display device
KR100632808B1 (en) 2005-02-21 2006-10-12 네오뷰코오롱 주식회사 Active matrix type display panel and apparatus having simplified driving circuit
KR100712118B1 (en) * 2005-02-23 2007-04-27 삼성에스디아이 주식회사 Liquid Crystal Display Device of performing Dot Inversion and Method of operating the same
US8106865B2 (en) 2006-06-02 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
TWI364734B (en) * 2006-06-30 2012-05-21 Chimei Innolux Corp Liquid crystal display panel, driving method and liquid crystal displayer
KR101313154B1 (en) 2007-02-06 2013-10-01 삼성디스플레이 주식회사 Liquid Crystal Display
WO2011077925A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR101108174B1 (en) 2010-05-17 2012-02-09 삼성모바일디스플레이주식회사 A liquid crystal display apparatus and a method for driving the same
KR101793176B1 (en) * 2010-08-05 2017-11-03 삼성디스플레이 주식회사 Display device
KR101891663B1 (en) * 2017-10-27 2018-08-27 삼성디스플레이 주식회사 Display device

Also Published As

Publication number Publication date
JP2003150080A (en) 2003-05-21

Similar Documents

Publication Publication Date Title
JP3960780B2 (en) Driving method of active matrix display device
JP3960781B2 (en) Active matrix display device
US8031148B2 (en) Liquid crystal display, apparatus for driving a liquid crystal display, and method of generating gray voltages
US6583777B2 (en) Active matrix type liquid crystal display device, and substrate for the same
KR101026802B1 (en) Liquid crystal display and driving method thereof
US7696970B2 (en) Driving circuit, display device, and driving method for the display device
KR101018755B1 (en) Liquid crystal display
US20080224982A1 (en) Electro-optical device, driving circuit, and electronic apparatus
US7928941B2 (en) Electro-optical device, driving circuit and electronic apparatus
JP3063670B2 (en) Matrix display device
JP2007025644A (en) Liquid crystal display panel driving method, liquid crystal display panel using this driving method and driving module used for driving this liquid crystal display panel
JPH07318901A (en) Active matrix liquid crystal display device and its driving method
JP2006154545A (en) Liquid crystal display device
JPH07181927A (en) Image display device
KR20050017401A (en) Liquid crystal display device
JP4062766B2 (en) Electronic device and display device
KR100783701B1 (en) Liquid crystal display device and a driving method thereof
KR100701137B1 (en) Active matrix type display device
JP3128965B2 (en) Active matrix liquid crystal display
US7079100B2 (en) Active matrix type display
KR100938897B1 (en) Liquid crystal display device and driving method of the same
US20210132453A1 (en) Liquid crystal display device
KR100538720B1 (en) Active matrix display device
JP2005128101A (en) Liquid crystal display device
WO2010125716A1 (en) Display device and drive method for display devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041108

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070123

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070515

R151 Written notification of patent or utility model registration

Ref document number: 3960781

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term