JP3955415B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP3955415B2
JP3955415B2 JP18245999A JP18245999A JP3955415B2 JP 3955415 B2 JP3955415 B2 JP 3955415B2 JP 18245999 A JP18245999 A JP 18245999A JP 18245999 A JP18245999 A JP 18245999A JP 3955415 B2 JP3955415 B2 JP 3955415B2
Authority
JP
Japan
Prior art keywords
impurity region
contact hole
type well
conductivity type
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18245999A
Other languages
Japanese (ja)
Other versions
JP2000031087A (en
Inventor
淳奎 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000031087A publication Critical patent/JP2000031087A/en
Application granted granted Critical
Publication of JP3955415B2 publication Critical patent/JP3955415B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より詳しくは、半導体装置のコンタクト電極の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ素子が高集積化されることにより、性能向上及びチップサイズを縮めるためにビットライン(bit line)が金属で形成されている。金属で形成されたビットラインは従来のポリシリコン(polysilicon)とタングステンシリサイド（ＷＳｉｘ）で積層されたビットラインより低い面抵抗(sheet resistance)を有する。
【０００３】
従って、金属でビットラインを形成する場合、同一な面抵抗を有しながらも既存のビットラインよりさらに微細に具現できる。
そして、ｎ型不純物領域に形成されたコンタクト抵抗も既存のビットラインを使用する場合より低く調節でき、ｐ型不純物領域にもコンタクト(contact)が形成できるという長所がある。
【０００４】
図１は、従来の半導体装置を示す断面図であり、図２及び図３は、各不純物領域のコンタクトサイズによるコンタクト抵抗の分布を示す図面である（anneal ７５０℃ １００ｍｉｎ）。
先ず、図１を参照すると、半導体装置のコンタクト電極は、ウェル形成用マスクを使用して半導体基板１０内にｎ型ウェル１１とｐ型ウェル１２が各々形成される。
【０００５】
その後、不純物領域形成用マスクを使用してｎ型ウェル１１内にｐ＋型不純物領域１３が形成され、不純物領域形成用マスクを使用してｐ型ウェル１２内にｎ＋不純物領域１４が形成される。
ｐ＋不純物領域１３が注入される不純物はホウ素Ｂであり、ｎ＋不純物領域１４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
【０００６】
半導体基板１０上に絶縁膜で酸化膜１６が形成される。コンタクトホール形成用マスクを使用してｎ＋不純物領域１３とｐ＋不純物領域１４の一部が各々露出される時まで酸化膜１６をエッチングすることによりコンタクトホール１７が形成される。この際、ｎ＋不純物領域１３とｐ＋不純物領域１４に形成されたコンタクトホール１７は各々Ｗで同一のサイズを有する。
【０００７】
その後には、コンタクトホール１７が金属物質で充填して金属配線１８が形成される。
ここで、金属配線を形成するための方法には、一番目方法でコンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜（図示せず）を形成した後、後続熱処理によりチタンが半導体基板１０のシリコンＳｉと反応してＴｉＳｉｘ層即ち、オーミック層が形成される。そして、半導体基板１０と反応せずコンタクトホール１７の両側壁と酸化膜１６上のＴｉ層を除去してからコンタクトホール１７にＴｉＮ又はＴｉＮ／Ｗを充填して金属配線を形成する方法がある。
【０００８】
二番目は、コンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、熱処理することによりオーミック層が形成される。 その後コンタクトホール１７にＷを充填して金属配線を形成する方法がある。
三番目はコンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜とＴｉＮ膜を順次に蒸着した後、すぐタングステンを蒸着して金属配線を形成する。それから、後続熱処理工程で半導体基板１０のＳｉ膜とＴｉ膜が反応してオーミック層が形成される方法等がある。
【０００９】
金属配線１８は、前述した方法等の中いずれか一つの方法により形成される。
前述したように、ＴｉＳｉｘ層がオーミック層(ohmic layer)として使用される場合、後続工程で加えられる熱処理によりｐ＋不純物領域１３にドーピングされているホウ素ＢイオンとＴｉＳｉｘ層との反応によりＴｉＢ層が形成される。
【００１０】
ＴｉＢ層は非導体なのでコンタクト抵抗が増加される。そして、ｐ＋不純物領域１３にドーピングされたホウ素イオンが反応により抜け出てドーピング濃度が低くなることにより抵抗が増加し、オーミック層として使用されるＴｉＳｉｘ層が表面エネルギーを減らすため凝集(agglomeration)されて、コンタクトホール底(bottom)の有効接触面積が縮小されて、抵抗が増加される問題が起こる。ｎ＋不純物領域にドーピングされるＡｓ又はＰは、ＴｉＳｉｘ層のＴｉと反応しない。
【００１１】
図２及び図３を参照すると、コンタクトサイズをＡとする時、例えば、コンタクトサイズが０．２６μｍである場合に、ｎ＋不純物領域のコンタクト抵抗は約２００−３００Ω／ＣＮＴの値を示し、ｐ＋不純物領域のコンタクト抵抗は約７００−８００Ω／ＣＮＴ程度を示す。
しかし、もしコンタクトサイズが直径Ａ／２で縮小して直径が約０．１５μｍでは図２及び図３に示されたように、ｐ＋不純物領域１３でのコンタクト抵抗の増加が、ｎ＋不純物領域１４でのコンタクト抵抗の増加に比較し、コンタクト抵抗が低くてもｐ＋不純物領域１３でのコンタクト抵抗は急激増加する。
【００１２】
このような現象を抑制させる技術がないと、素子設計でｐ＋不純物領域でのコンタクト抵抗の目標値(target)を５０００Ω／ＣＮＴ以上に設定しない限り、チップサイズ(chip size)を増加させるほかはなかった。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、チップサイズを増加せずに、ｐ型の不純物領域に形成されたコンタクトの抵抗を減少させ得る半導体装置及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第１不純物領域と第２不純物領域の一部が各々露出される時まで絶縁層をエッチングしてコンタクトホールを形成し、第１不純物領域に形成するコンタクトホールのサイズを第２不純物領域に形成するコンタクトホールのサイズより相対的に広く形成する段階とを含む。
【００１５】
前述した目的を達成するための本発明によると、半導体装置は、半導体基板と、半導体基板内に形成された第１導電型ウェルと、第１導電型ウェルと隣接して半導体基板内に形成された第２導電型ウェルと、第１導電型ウェル内に形成された第１不純物領域と、第２導電型ウェル内に形成された第２不純物領域と、半導体基板上に形成された絶縁膜と、絶縁膜を突き抜いて第１不純物領域と第２不純物領域に各々電気的に連結されたコンタクト電極とを含み、第１不純物領域に形成されたコンタクトホールが第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有する。
【００１６】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第２不純物領域の一部が露出される時まで絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、プラグを含んで第１絶縁層上に第２絶縁層を形成する段階と、コンタクトホール形成用マスクを使用してプラグと第１不純物領域の一部が各々露出される時まで第２絶縁層をエッチングして第２コンタクトホールを形成し、第２不純物領域に形成する第１コンタクトホールのサイズより第１不純物領域に形成する第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含む。
【００１７】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第１不純物領域の一部が露出される時まで絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、プラグを含んで第１絶縁層上に第２絶縁層を形成する段階と、コンタクトホール形成用マスクを使用してプラグと第２不純物領域との一部が各々露出される時まで第２絶縁層をエッチングして第２コンタクトホールを形成し、第２不純物領域に形成する第２コンタクトホールのサイズより第１不純物領域の第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含む。
【００１８】
前述した目的を達成するための本発明によると、半導体装置は、半導体基板と、半導体基板内に形成された第１導電型ウェルと、半導体基板内に形成された第２導電型ウェルと、第１導電型ウェル内に形成された第１不純物領域と、第２導電型ウェル内に形成された第２不純物領域と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜を突き抜いて第２不純物領域と電気的に連結されたプラグと、プラグと第１絶縁膜上に形成された第２絶縁膜と、第２絶縁膜を突き抜いて第１不純物領域とプラグに各々電気的に連結されたコンタクト電極とを含み、第１不純物領域に形成されたコンタクトホールが第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有する。
【００１９】
図５及び図１０を参照すると、本発明の実施形態による新たな半導体装置及びその製造方法は、コンタクトホール形成用マスクを使用して第１不純物領域と第２不純物領域との一部が各々露出される時まで絶縁層をエッチングすることによりコンタクトホールが形成される。この際、第１不純物領域に形成されるコンタクトホールのサイズは第２不純物領域に形成されるコンタクトホールのサイズより相対的に広く形成される。このような半導体装置及びその製造方法によりｎ型の不純物領域に形成するコンタクトホールのサイズを縮め、ここで生じたマージンの分、ｐ型の不純物領域に形成されるコンタクトホールを広く形成することにより、チップサイズの増加せずにｐ＋不純物領域に形成されるコンタクト抵抗を減少させ得る。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、図４乃至図６を参照して本発明の第１実施形態を詳細に説明する。
図４乃至図６は、本発明の実施形態による半導体装置及びその製造方法を工程流れの順に示す図である。
図４を参照すると、本発明の半導体装置及びその製造方法は、先ずウェル形成用マスクを使用して半導体基板１００内にｎ型ウェル１０１とｐ型ウェル１０２が各々形成される。
【００２１】
不純物領域形成用マスクを使用してｎ型ウェル１０１内にｐ＋不純物領域１０３が形成され、不純物領域形成用マスクを使用してｐ型ウェル１０２内にｎ＋不純物領域１０４が形成される。
ｐ＋不純物領域１０３に注入される不純物はホウ素Ｂであり、ｎ＋不純物領域１０４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
【００２２】
その後、図５において、半導体基板１００上に絶縁膜で酸化膜１０６が形成される。コンタクトホール形成用マスク１０８を使用してｎ＋不純物領域１０３とｐ＋不純物領域１０４との一部が各々露出される時まで酸化膜１０６をエッチングすることによりコンタクトホール１０９が形成される。
この際、ｐ＋不純物領域１０３のコンタクトホール形成のためのマスク１０８間の幅Ｗ１はｎ＋不純物領域１０４のコンタクトホール形成のためのマスク１０８間の幅Ｗ２より相対的に広い。 （Ｗ１＞Ｗ２）
【００２３】
コンタクトホール１０９の形態は円形、楕円形、そしてその他形態の中いずれか一つの形態で形成される。
最後に、コンタクトホール１０９に金属物質を充填して図６に示されたように、半導体基板１００と電気的に接続される金属配線１１０が形成される。金属物質はタングステンＷとＴｉＮ膜の中いずれか一つである。
【００２４】
ここで、金属配線１１０を形成するための方法には、一番目方法でコンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜（図示せず）を形成した後、後続熱処理によりチタンが半導体基板１００のシリコンＳｉと反応してＴｉＳｉｘ層即ち、オーミック層が形成される。そして、半導体基板１００と反応しないコンタクトホール１０９の両側壁と酸化膜１０６上のＴｉ層を除去してからコンタクトホール１０９にＴｉＮ又はＴｉＮ／Ｗを充填して金属配線を形成する方法がある。
【００２５】
二番目は、コンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、熱処理することによりオーミック層が形成される。その後、コンタクトホール１０９にＷを充填して金属配線を形成する方法がある。
三番目は、コンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、すぐタングステンを蒸着して金属配線を形成する。それから、後続熱処理工程で半導体基板１００のＳｉとＴｉ膜が反応してオーミック層が形成される方法等がある。
【００２６】
金属配線１１０は、前述した方法の中いずれか一つの方法により形成される。ＴｉＳｉｘがオーミック層として使用される時、後続工程で加えられる熱処理時ＴｉＳｉｘ層の凝集作用により、コンタクトホールのサイズが縮小してコンタクトホール底の有効接触面積を縮小することにより、従来にはｎ＋不純物領域に形成されるコンタクト抵抗の増加は緩慢な値を示すが、ｐ＋不純物領域に形成されるコンタクト抵抗は急激に増加される。
【００２７】
従って、前述したような接触面積の縮小によるコンタクト抵抗の増加を防止するために、本発明ではマスクのパターン幅が異なるようにすることにより、ｐ＋不純物領域１０３に形成されたコンタクトホール１０９のサイズＷ１’をｎ＋不純物領域１０４に形成されたコンタクトホール１０９のサイズＷ２’より相対的に広く形成できる。（Ｗ１’＞Ｗ２’）
【００２８】
例えば、ｐ＋不純物領域に色々サイズのコンタクトホールが形成され、ｎ＋不純物領域にも色々サイズのコンタクトホールが形成される場合、或いは一つの不純物領域にのみ色々サイズのコンタクトホールが形成される場合、ｐ＋不純物領域に形成されるコンタクトホールの中最小のはｎ＋不純物領域に形成されるコンタクトホールの中最小のより広く形成される。
【００２９】
ここで起こるチップサイズの増加分はｎ＋不純物領域１０４のコンタクトホールのサイズを縮めることにより相殺させ得る。
ｎ＋不純物領域１０４に形成されるコンタクトホール１０９のサイズは約１０％以上縮められる。例えば、従来のｐ＋不純物領域１０３とｎ＋不純物領域１０４に形成されるコンタクトホールのサイズが約２００ｎｍである時、本発明の実施形態により形成されたｎ＋不純物領域１０４のコンタクトホールを約１７０ｎｍに縮める時、ｐ＋不純物領域１０３のコンタクトホールは約２３０ｎｍまで延ばせる。
【００３０】
ｐ＋不純物領域１０３のコンタクトホール１０９のサイズはｎ＋不純物領域１０４のコンタクトホール１０９のサイズより１０％以上で広いサイズを有する。
図６を参照すると、ｐ＋不純物領域１０３と隣接して形成されたコンタクトホールＷ１’はｎ＋不純物領域１０４に隣接して形成されたコンタクトホールＷ２’より相対的に広いサイズを有する。
従って、半導体装置のチップサイズの増加せずにｐ＋不純物領域のコンタクト抵抗を減少させ得る半導体装置の製造が可能である。
【００３１】
（第２実施形態）
図７乃至図１０は本発明の第２実施形態による半導体装置及びその製造方法を工程順に示す断面図である。
図７を参照すると、本発明の半導体装置及びその製造方法は、先ずウェル形成用マスクを使用して半導体基板２００内にｎ型ウェル２０１とｐ型ウェル２０２が各々形成される。
【００３２】
不純物領域形成用マスクを使用してｎ型ウェル２０１内にｐ＋不純物領域２０３が形成され、ｐ型ウェル２０２内にｎ＋不純物領域２０４が形成される。
ｐ＋不純物領域２０３に注入される不純物はホウ素Ｂであり、ｎ＋不純物領域２０４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
その後、半導体基板２００上に絶縁膜の第１酸化膜２０６が形成される。コンタクトホール形成用マスク２０８を使用してｎ＋不純物領域２０４の一部が露出される時まで第１酸化膜２０６をエッチングすることにより図８に示されたように、第１コンタクトホール２０７が形成される。
【００３３】
図９を参照すると、第１コンタクトホール２０７に金属物質を充填すると、半導体基板２００と電気的に接続されるプラグ２０９が形成される。金属物質はタングステンＷとＴｉＮ膜との中いずれか一つである。
プラグ２０９を含んで第１酸化膜２０６上に絶縁膜として平坦な上部の表面を有する第２酸化膜２１０が形成される。コンタクトホール形成用マスク２１２を使用してプラグ２０９とｐ＋不純物領域２０３との一部が露出される時まで第２酸化膜２１０をエッチングすることにより第２コンタクトホール２１３が形成される。
【００３４】
この際、ｐ＋不純物領域１０３のコンタクトホール形成のためのマスク２０８間の幅Ｗ１は、第１コンタクトホール形成のためのマスク２０８間の幅Ｗ２より相対的に広い。
従って、ｎ＋不純物領域２０４に形成される第１コンタクトホール２０７のサイズＷ２’よりｐ＋不純物領域２０３の第２コンタクトホール２１３のサイズＷ１’が相対的にさらに広く形成される。（Ｗ１’＞Ｗ２’）
【００３５】
一方、ｐ＋不純物領域２０３に第１コンタクトホール２０７’が形成されてプラグ２０８’が形成され、プラグ２０８’とｎ＋不純物領域２０４に第２コンタクトホール２１１’が形成されることも可能である。（図示せず）
即ち、ｐ＋不純物領域２０３の第１コンタクトホール２０７’のサイズＷ１’やはりｎ＋不純物領域２０４のコンタクトホール２１３’のサイズＷ２’より相対的にさらに広く形成される。（Ｗ１’＞Ｗ２’）
【００３６】
ｎ＋不純物領域２０４のコンタクトホールのサイズは、第１実施形態で述べたように、１０％以上で縮められ、そのマージンの分ｐ＋不純物領域２０３のコンタクトホールのサイズを延ばせる。
最後に、第２コンタクトホール２１１’に金属物質を充填して図１０のように、コンタクト電極２１２が形成される。金属物質はプラグ２０９の形成物質と同一の物質である。
図１０を参照すると、ｐ＋不純物領域２０３に形成されたコンタクトホールＷ１’がｎ＋不純物領域２０４に形成されたコンタクトホールＷ２’より相対的に広いサイズを有する。
【００３７】
【発明の効果】
本発明は、ｎ型の不純物領域に形成するコンタクトホールのサイズを縮め、ここで起こるマージン程ｐ型の不純物領域に形成されるコンタクトホールを広く形成することにより、チップサイズの増加なしでｐ＋不純物領域に形成されるコンタクト抵抗を減少させ得る効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置及びその製造方法によるコンタクト電極を示す断面図である。
【図２】 従来の各不純物領域のコンタクトホールのサイズによるコンタクト抵抗の分布を示す図面である。
【図３】 従来の各不純物領域のコンタクトホールのサイズによるコンタクト抵抗の分布を示す図面である。
【図４】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図５】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図６】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図７】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図８】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図９】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図１０】 本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【符号の説明】
１００，２００ 半導体基板
１０１，２０１ ｎ型ウェル
１０２，２０２ ｐ型ウェル
１０３，２０３ ｐ＋不純物領域
１０４，２０４ ｎ＋不純物領域
１０６，２０６，２１０ 酸化膜
１０９，２０７，２１３ コンタクトホール
２０７ プラグ
１０８，２１２ コンタクト電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a method for manufacturing a contact electrode of a semiconductor device.
[0002]
[Prior art]
As DRAM devices are highly integrated, bit lines are formed of metal in order to improve performance and reduce chip size. A bit line formed of metal has a lower sheet resistance than a bit line formed by stacking conventional polysilicon and tungsten silicide (WSix).
[0003]
Therefore, when the bit line is formed of metal, it can be implemented more finely than the existing bit line while having the same sheet resistance.
The contact resistance formed in the n-type impurity region can be adjusted to be lower than that in the case of using an existing bit line, and there is an advantage that a contact can be formed in the p-type impurity region.
[0004]
FIG. 1 is a cross-sectional view showing a conventional semiconductor device, and FIGS. 2 and 3 are diagrams showing the distribution of contact resistance according to the contact size of each impurity region (anneal 750 ° C. 100 min).
First, referring to FIG. 1, an n-type well 11 and a p-type well 12 are respectively formed in a semiconductor substrate 10 using a well formation mask for a contact electrode of a semiconductor device.
[0005]
Thereafter, the p + type impurity region 13 is formed in the n-type well 11 using the impurity region forming mask, and the n + impurity region 14 is formed in the p-type well 12 using the impurity region forming mask.
The impurity implanted into the p + impurity region 13 is boron B, and the impurity implanted into the n + impurity region 14 is any one of arsenic As and phosphorus P.
[0006]
An oxide film 16 is formed on the semiconductor substrate 10 with an insulating film. The contact hole 17 is formed by etching the oxide film 16 until the n + impurity region 13 and the p + impurity region 14 are partially exposed using the contact hole formation mask. At this time, the contact holes 17 formed in the n + impurity region 13 and the p + impurity region 14 each have the same size in W.
[0007]
Thereafter, the contact hole 17 is filled with a metal material to form a metal wiring 18.
Here, as a method for forming the metal wiring, a Ti film (not shown) is formed on both side walls and the lower surface of the contact hole 17 and the oxide film 16 by a first method, and then titanium is formed by a subsequent heat treatment. A TiSix layer, that is, an ohmic layer is formed by reacting with silicon Si of the semiconductor substrate 10. There is a method of forming metal wiring by filling the contact hole 17 with TiN or TiN / W after removing both side walls of the contact hole 17 and the Ti layer on the oxide film 16 without reacting with the semiconductor substrate 10.
[0008]
Second, an ohmic layer is formed by sequentially depositing a Ti film and a TiN film on both side walls and the lower surface of the contact hole 17 and the oxide film 16 and then performing heat treatment. Thereafter, there is a method of filling the contact hole 17 with W to form a metal wiring.
Third, after sequentially depositing a Ti film and a TiN film on both side walls and the lower surface of the contact hole 17 and the oxide film 16, tungsten is immediately deposited to form a metal wiring. Then, there is a method of forming an ohmic layer by reacting the Si film and the Ti film of the semiconductor substrate 10 in a subsequent heat treatment process.
[0009]
The metal wiring 18 is formed by any one of the methods described above.
As described above, when the TiSix layer is used as an ohmic layer, the TiB layer is formed by the reaction between the boron B ions doped in the p + impurity region 13 and the TiSix layer by heat treatment applied in a subsequent process. Is done.
[0010]
Since the TiB layer is non-conductive, the contact resistance is increased. Then, boron ions doped in the p + impurity region 13 escape by reaction and the doping concentration is lowered, so that the resistance is increased, and the TiSix layer used as an ohmic layer is agglomerated to reduce the surface energy, The effective contact area of the bottom of the contact hole is reduced and the resistance is increased. As or P doped in the n + impurity region does not react with Ti in the TiSix layer.
[0011]
Referring to FIGS. 2 and 3, when the contact size is A, for example, when the contact size is 0.26 μm, the contact resistance of the n + impurity region shows a value of about 200-300Ω / CNT, and p + impurity The contact resistance of the region is about 700-800Ω / CNT.
However, if the contact size is reduced by a diameter A / 2 and the diameter is about 0.15 μm, the increase in contact resistance in the p + impurity region 13 is increased in the n + impurity region 14 as shown in FIGS. Compared with the increase in contact resistance, the contact resistance in the p + impurity region 13 increases rapidly even if the contact resistance is low.
[0012]
Without the technology to suppress this phenomenon, there is no choice but to increase the chip size unless the target value (target) of the contact resistance in the p + impurity region is set to 5000 Ω / CNT or more in the element design. It was.
[0013]
[Problems to be solved by the invention]
An object of the present invention is to provide a semiconductor device capable of reducing the resistance of a contact formed in a p-type impurity region without increasing the chip size, and a method for manufacturing the same.
[0014]
[Means for Solving the Problems]
According to the present invention for achieving the above-described object, a method of manufacturing a semiconductor device includes a step of forming a first conductivity type well and a second conductivity type well in a semiconductor substrate, respectively, Forming a first impurity region; forming a second impurity region in the second conductivity type well; forming an insulating layer on the semiconductor substrate; and first using a contact hole forming mask. The contact hole is formed by etching the insulating layer until the impurity region and a part of the second impurity region are exposed, and the size of the contact hole formed in the first impurity region is formed in the second impurity region. Forming relatively wider than the size of the substrate.
[0015]
According to the present invention for achieving the above-described object, a semiconductor device is formed in a semiconductor substrate, a first conductivity type well formed in the semiconductor substrate, and a semiconductor substrate adjacent to the first conductivity type well. A second conductivity type well, a first impurity region formed in the first conductivity type well, a second impurity region formed in the second conductivity type well, an insulating film formed on the semiconductor substrate, A contact including a first impurity region and a contact electrode electrically connected to each of the second impurity regions through the insulating film, wherein a contact hole formed in the first impurity region is formed in the second impurity region The size is relatively wider than the hole.
[0016]
According to the present invention for achieving the above-described object, a method of manufacturing a semiconductor device includes a step of forming a first conductivity type well and a second conductivity type well in a semiconductor substrate, respectively, Forming a first impurity region; forming a second impurity region in the second conductivity type well; forming an insulating layer on the semiconductor substrate; and using a contact hole forming mask Etching the insulating layer until a part of the impurity region is exposed to form a first contact hole, and filling the first contact hole with a metal material to form a plug electrically connected to the semiconductor substrate Forming a second insulating layer on the first insulating layer including the plug, and using the contact hole forming mask until the plug and the first impurity region are partially exposed. 2 insulation layers Etching to form a second contact hole, and forming the second contact hole formed in the first impurity region relatively wider than the first contact hole formed in the second impurity region. .
[0017]
According to the present invention for achieving the above-described object, a method of manufacturing a semiconductor device includes a step of forming a first conductivity type well and a second conductivity type well in a semiconductor substrate, respectively, Forming a first impurity region; forming a second impurity region in the second conductivity type well; forming an insulating layer on the semiconductor substrate; and first using a contact hole forming mask. Etching the insulating layer until a part of the impurity region is exposed to form a first contact hole, and filling the first contact hole with a metal material to form a plug electrically connected to the semiconductor substrate Forming a second insulating layer on the first insulating layer including the plug, and until a portion of the plug and the second impurity region are exposed using the contact hole forming mask. Second insulation The second to form a contact hole by etching, and a step of relatively wider form the size of the second contact hole of the first impurity region than the size of the second contact hole formed in the second impurity regions.
[0018]
According to the present invention for achieving the above-described object, a semiconductor device includes a semiconductor substrate, a first conductivity type well formed in the semiconductor substrate, a second conductivity type well formed in the semiconductor substrate, The first impurity region formed in the first conductivity type well, the second impurity region formed in the second conductivity type well, the first insulating film formed on the semiconductor substrate, and the first insulating film are protruded. A plug electrically connected to the second impurity region, a second insulating film formed on the plug and the first insulating film, and a second insulating film that penetrates the first impurity region and the plug. The contact hole formed in the first impurity region has a relatively larger size than the contact hole formed in the second impurity region.
[0019]
Referring to FIGS. 5 and 10, the new semiconductor device and the manufacturing method thereof according to the embodiment of the present invention expose a part of the first impurity region and the second impurity region using the contact hole forming mask. The contact hole is formed by etching the insulating layer until it is done. At this time, the size of the contact hole formed in the first impurity region is relatively larger than the size of the contact hole formed in the second impurity region. By reducing the size of the contact hole formed in the n-type impurity region by such a semiconductor device and its manufacturing method, and forming the contact hole formed in the p-type impurity region wide by the margin generated here. The contact resistance formed in the p + impurity region can be reduced without increasing the chip size.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described in detail with reference to FIGS.
4 to 6 are views showing the semiconductor device and the manufacturing method thereof according to the embodiment of the present invention in order of process flow.
Referring to FIG. 4, in the semiconductor device and the manufacturing method thereof according to the present invention, first, an n-type well 101 and a p-type well 102 are respectively formed in a semiconductor substrate 100 using a well forming mask.
[0021]
A p + impurity region 103 is formed in the n-type well 101 using the impurity region formation mask, and an n + impurity region 104 is formed in the p-type well 102 using the impurity region formation mask.
The impurity implanted into the p + impurity region 103 is boron B, and the impurity implanted into the n + impurity region 104 is any one of arsenic As and phosphorus P.
[0022]
Thereafter, in FIG. 5, an oxide film 106 is formed on the semiconductor substrate 100 with an insulating film. The contact hole 109 is formed by etching the oxide film 106 until the n + impurity region 103 and the p + impurity region 104 are partially exposed using the contact hole forming mask 108.
At this time, the width W1 between the masks 108 for forming the contact holes in the p + impurity region 103 is relatively wider than the width W2 between the masks 108 for forming the contact holes in the n + impurity region 104. (W1> W2)
[0023]
The contact hole 109 may be circular, elliptical, or any other shape.
Finally, the contact hole 109 is filled with a metal material to form a metal wiring 110 electrically connected to the semiconductor substrate 100 as shown in FIG. The metal material is one of tungsten W and TiN film.
[0024]
Here, as a method for forming the metal wiring 110, a Ti film (not shown) is formed on both side walls and the lower surface of the contact hole 109 and the oxide film 106 by the first method, and then titanium is formed by subsequent heat treatment. Reacts with the silicon Si of the semiconductor substrate 100 to form a TiSix layer, that is, an ohmic layer. Then, there is a method of forming metal wiring by filling the contact hole 109 with TiN or TiN / W after removing both side walls of the contact hole 109 which does not react with the semiconductor substrate 100 and the Ti layer on the oxide film 106.
[0025]
Second, an ohmic layer is formed by sequentially depositing a Ti film and a TiN film on both side walls and the lower surface of the contact hole 109 and the oxide film 106 and then performing heat treatment. Thereafter, there is a method of filling the contact hole 109 with W to form a metal wiring.
Third, after sequentially depositing a Ti film and a TiN film on both side walls and the lower surface of the contact hole 109 and the oxide film 106, tungsten is immediately deposited to form a metal wiring. Then, there is a method of forming an ohmic layer by reacting Si and Ti film of the semiconductor substrate 100 in a subsequent heat treatment process.
[0026]
The metal wiring 110 is formed by any one of the methods described above. When TiSix is used as an ohmic layer, the contact hole size is reduced and the effective contact area at the bottom of the contact hole is reduced by the agglomeration of the TiSix layer during the heat treatment applied in the subsequent process. Although the increase in contact resistance formed in the region shows a slow value, the contact resistance formed in the p + impurity region is rapidly increased.
[0027]
Therefore, in order to prevent the increase in contact resistance due to the reduction in the contact area as described above, in the present invention, the size W1 of the contact hole 109 formed in the p + impurity region 103 is made different by making the pattern width of the mask different. 'Can be formed relatively wider than the size W2' of the contact hole 109 formed in the n + impurity region 104. (W1 '>W2')
[0028]
For example, when contact holes of various sizes are formed in the p + impurity region and contact holes of various sizes are formed in the n + impurity region, or when contact holes of various sizes are formed only in one impurity region, p + The smallest contact hole formed in the impurity region is formed wider than the smallest contact hole formed in the n + impurity region.
[0029]
The increase in chip size occurring here can be offset by reducing the size of the contact hole in the n + impurity region 104.
The size of the contact hole 109 formed in the n + impurity region 104 is reduced by about 10% or more. For example, when the contact hole size formed in the conventional p + impurity region 103 and the n + impurity region 104 is about 200 nm, the contact hole of the n + impurity region 104 formed according to the embodiment of the present invention is reduced to about 170 nm. The contact hole of the p + impurity region 103 can be extended to about 230 nm.
[0030]
The size of the contact hole 109 in the p + impurity region 103 is 10% or more larger than the size of the contact hole 109 in the n + impurity region 104.
Referring to FIG. 6, the contact hole W 1 ′ formed adjacent to the p + impurity region 103 has a relatively larger size than the contact hole W 2 ′ formed adjacent to the n + impurity region 104.
Therefore, it is possible to manufacture a semiconductor device that can reduce the contact resistance of the p + impurity region without increasing the chip size of the semiconductor device.
[0031]
(Second Embodiment)
7 to 10 are cross-sectional views showing a semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention in the order of steps.
Referring to FIG. 7, in the semiconductor device and the manufacturing method thereof according to the present invention, first, an n-type well 201 and a p-type well 202 are respectively formed in a semiconductor substrate 200 using a well formation mask.
[0032]
A p + impurity region 203 is formed in the n-type well 201 using an impurity region formation mask, and an n + impurity region 204 is formed in the p-type well 202.
The impurity implanted into the p + impurity region 203 is boron B, and the impurity implanted into the n + impurity region 204 is one of arsenic As and phosphorus P.
Thereafter, a first oxide film 206 as an insulating film is formed on the semiconductor substrate 200. The first contact hole 207 is formed as shown in FIG. 8 by etching the first oxide film 206 until a part of the n + impurity region 204 is exposed using the contact hole forming mask 208. The
[0033]
Referring to FIG. 9, when the first contact hole 207 is filled with a metal material, a plug 209 electrically connected to the semiconductor substrate 200 is formed. The metal material is one of tungsten W and a TiN film.
A second oxide film 210 having a flat upper surface as an insulating film is formed on the first oxide film 206 including the plug 209. The second contact hole 213 is formed by etching the second oxide film 210 until the plug 209 and a part of the p + impurity region 203 are exposed using the contact hole formation mask 212.
[0034]
At this time, the width W1 between the masks 208 for forming the contact holes in the p + impurity region 103 is relatively wider than the width W2 between the masks 208 for forming the first contact holes.
Accordingly, the size W1 ′ of the second contact hole 213 in the p + impurity region 203 is formed relatively wider than the size W2 ′ of the first contact hole 207 formed in the n + impurity region 204. (W1 '>W2')
[0035]
On the other hand, the first contact hole 207 ′ may be formed in the p + impurity region 203 to form the plug 208 ′, and the second contact hole 211 ′ may be formed in the plug 208 ′ and the n + impurity region 204. (Not shown)
That is, the size W1 ′ of the first contact hole 207 ′ of the p + impurity region 203 is formed relatively wider than the size W2 ′ of the contact hole 213 ′ of the n + impurity region 204. (W1 '>W2')
[0036]
As described in the first embodiment, the size of the contact hole of the n + impurity region 204 is reduced by 10% or more, and the size of the contact hole of the p + impurity region 203 can be increased by the margin.
Finally, the second contact hole 211 ′ is filled with a metal material to form a contact electrode 212 as shown in FIG. The metal material is the same material as that for forming the plug 209.
Referring to FIG. 10, the contact hole W1 ′ formed in the p + impurity region 203 has a relatively larger size than the contact hole W2 ′ formed in the n + impurity region 204.
[0037]
【The invention's effect】
The present invention reduces the size of the contact hole formed in the n-type impurity region and forms the contact hole formed in the p-type impurity region as wide as the margin occurring here, thereby increasing the p + impurity without increasing the chip size. There is an effect that the contact resistance formed in the region can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a conventional semiconductor device and a contact electrode according to a manufacturing method thereof.
FIG. 2 is a drawing showing a distribution of contact resistance according to a contact hole size of each impurity region in the related art.
FIG. 3 is a view showing a distribution of contact resistance according to the size of a contact hole in each impurity region in the related art.
FIG. 4 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 5 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 6 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 7 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 8 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 9 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
FIG. 10 is a diagram showing a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention in order of process flow.
[Explanation of symbols]
100, 200 Semiconductor substrate 101, 201 n-type well 102, 202 p-type well 103, 203 p + impurity region 104, 204 n + impurity region 106, 206, 210 Oxide film 109, 207, 213 Contact hole 207 Plug 108, 212 Contact electrode

Claims (6)

半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、
前記第１導電型ウェル内に第１不純物領域を形成する段階と、
前記第２導電型ウェル内に第２不純物領域を形成する段階と、
前記半導体基板上に絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して第２不純物領域の一部が露出される時まで前記絶縁層をエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、
前記プラグを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して前記プラグと第１不純物領域の一部が各々露出される時まで前記第２絶縁層をエッチングして第２コンタクトホールを形成し、前記第２不純物領域に形成する第１コンタクトホールのサイズより前記第１不純物領域に形成する第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含み、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置の製造方法。Forming each of a first conductivity type well and a second conductivity type well in a semiconductor substrate;
Forming a first impurity region in the first conductivity type well;
Forming a second impurity region in the second conductivity type well;
Forming an insulating layer on the semiconductor substrate;
Etching the insulating layer until a portion of the second impurity region is exposed using a contact hole forming mask to form a first contact hole;
Filling the first contact hole with a metal material to form a plug electrically connected to the semiconductor substrate;
Forming a second insulating layer on the first insulating layer including the plug;
Using the contact hole forming mask, the second insulating layer is etched to form a second contact hole until the plug and a part of the first impurity region are exposed, and formed in the second impurity region. look including a step of the size of the first second contact hole formed in said first impurity region than the size of the contact hole relatively wider form of,
The method of manufacturing a semiconductor device, wherein the first conductivity type well is an n-type well, and the second conductivity type well is a p-type well . 半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、
前記第１導電型ウェル内に第１不純物領域を形成する段階と、
前記第２導電型ウェル内に第２不純物領域を形成する段階と、
前記半導体基板上に絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して第１不純物領域の一部が露出される時まで前記絶縁層をエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグとを形成する段階と、
前記プラグを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して前記プラグと第２不純物領域の一部が各々露出される時まで前記第２絶縁層をエッチングして第２コンタクトホールを形成し、前記第２不純物領域に形成する第２コンタクトホールのサイズより前記第１不純物領域の第１コンタクトホールのサイズを相対的にさらに広く形成する段階とを含み、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置の製造方法。Forming each of a first conductivity type well and a second conductivity type well in a semiconductor substrate;
Forming a first impurity region in the first conductivity type well;
Forming a second impurity region in the second conductivity type well;
Forming an insulating layer on the semiconductor substrate;
Etching the insulating layer until a portion of the first impurity region is exposed using a contact hole forming mask to form a first contact hole;
Filling the first contact hole with a metal material to form a plug electrically connected to the semiconductor substrate;
Forming a second insulating layer on the first insulating layer including the plug;
Using the contact hole forming mask, the second insulating layer is etched to form a second contact hole until the plug and a part of the second impurity region are exposed, and the second contact hole is formed in the second impurity region. and step of relatively wider form the size of the first contact hole of the first impurity region than the size of the second contact hole saw including,
The method of manufacturing a semiconductor device, wherein the first conductivity type well is an n-type well, and the second conductivity type well is a p-type well . 半導体基板と、
前記半導体基板内に形成された第１導電型ウェルと、
前記半導体基板内に形成された第２導電型ウェルと、
前記第１導電型ウェル内に形成された第１不純物領域と、
前記第２導電型ウェル内に形成された第２不純物領域と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜を突き抜いて前記第２不純物領域と電気的に連結されたプラグと、
前記プラグと前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜を突き抜いて前記第１不純物領域とプラグに各々電気的に連結されたコンタクト電極とを含み、
前記第１不純物領域に形成されたコンタクトホールが前記第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有し、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置。A semiconductor substrate;
A first conductivity type well formed in the semiconductor substrate;
A second conductivity type well formed in the semiconductor substrate;
A first impurity region formed in the first conductivity type well;
A second impurity region formed in the second conductivity type well;
A first insulating film formed on the semiconductor substrate;
A plug that penetrates the first insulating film and is electrically connected to the second impurity region;
A second insulating film formed on the plug and the first insulating film;
A contact electrode that penetrates the second insulating film and is electrically connected to the first impurity region and the plug,
Said first contact hole formed in the impurity regions have a relatively wide size than the contact hole formed in the second impurity regions,
The semiconductor device according to claim 1, wherein the first conductivity type well is an n-type well, and the second conductivity type well is a p-type well . 前記第１不純物領域は、ｐ型であり、第２不純物領域は、ｎ型であることを特徴とする請求項３に記載の半導体装置の製造方法。  4. The method of manufacturing a semiconductor device according to claim 3, wherein the first impurity region is p-type and the second impurity region is n-type. 前記第１不純物領域にドーピングされる不純物はホウ素であり、前記第２不純物領域にドーピングされる不純物は砒素と燐との中いずれか一つであることを特徴とする請求項３に記載の半導体装置の製造方法。  4. The semiconductor according to claim 3, wherein the impurity doped in the first impurity region is boron, and the impurity doped in the second impurity region is one of arsenic and phosphorus. Device manufacturing method. 前記第１不純物領域は前記第２不純物領域より１０％以上で広いサイズを有することを特徴とする請求項３に記載の半導体装置の製造方法。
以上4. The method of manufacturing a semiconductor device according to claim 3, wherein the first impurity region has a size that is 10% or more wider than the second impurity region.
more than
JP18245999A 1998-06-29 1999-06-28 Manufacturing method of semiconductor device Expired - Fee Related JP3955415B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR199825173 1998-06-29
KR1019980025173A KR100268410B1 (en) 1998-06-29 1998-06-29 A semiconductor device and method of fabricating the same

Publications (2)

Publication Number Publication Date
JP2000031087A JP2000031087A (en) 2000-01-28
JP3955415B2 true JP3955415B2 (en) 2007-08-08

Family

ID=19541664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18245999A Expired - Fee Related JP3955415B2 (en) 1998-06-29 1999-06-28 Manufacturing method of semiconductor device

Country Status (3)

Country Link
JP (1) JP3955415B2 (en)
KR (1) KR100268410B1 (en)
TW (1) TW417237B (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505656B1 (en) * 2002-12-10 2005-08-04 삼성전자주식회사 Method for manufacturing semiconductor device including contact body expanded along bit line direction to obtain more contacting area with storage node
KR101010467B1 (en) * 2007-09-10 2011-01-21 주식회사 하이닉스반도체 Method of forming a contact plug in semiconductor device

Also Published As

Publication number Publication date
KR20000003873A (en) 2000-01-25
JP2000031087A (en) 2000-01-28
TW417237B (en) 2001-01-01
KR100268410B1 (en) 2000-10-16

Similar Documents

Publication Publication Date Title
JP3626058B2 (en) Manufacturing method of semiconductor device
JPH08241925A (en) Preparation of plug strap using selection nitride oxide etching
JP4717172B2 (en) Method for forming tungsten bit line
JP2585140B2 (en) Wiring contact structure of semiconductor device
JP2000306860A (en) Manufacture of semiconductor device
JPH1187529A (en) Integrated circuit contact
JP3955415B2 (en) Manufacturing method of semiconductor device
JP3180951B2 (en) Semiconductor storage device and method of manufacturing the same
JP3686220B2 (en) Semiconductor device and manufacturing method thereof
JP2004260003A (en) Semiconductor device and its manufacturing method
JP3168992B2 (en) Method for manufacturing semiconductor device
US5946595A (en) Method of forming a local interconnect between electronic devices on a semiconductor substrate
KR101051987B1 (en) Semiconductor device and manufacturing method thereof
JP2002217311A (en) Semiconductor device and manufacturing method thereof
JPH1098009A (en) Wiring structure of semiconductor element and manufacture
US6229214B1 (en) Method for fabricating contact electrode of the semiconductor device
JPH0454393B2 (en)
KR100550345B1 (en) Method for forming silicide layer of semiconductor device
JPH0982949A (en) Semiconductor device and the manufacture
KR19980067517A (en) Gate pattern of semiconductor device and manufacturing method thereof
JP2003077859A (en) Semiconductor device and method of manufacturing the same
US20010009806A1 (en) Method for fabricating contact electrode of the semiconductor device
KR100340868B1 (en) Method for forming gate electrode in semiconductor device
JP3018410B2 (en) Semiconductor integrated circuit device
KR100236059B1 (en) Method of forming silicide layer and method of fabricating semiconductor device therewith

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050531

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050831

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070502

R150 Certificate of patent or registration of utility model

Ref document number: 3955415

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees