JP3943687B2

JP3943687B2 - Display device

Info

Publication number: JP3943687B2
Application number: JP36679197A
Authority: JP
Inventors: 一郎秋山; 浩義村田; 浩木村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 2007-07-11
Anticipated expiration: 2017-12-26
Also published as: JPH11194316A

Description

【０００１】
【発明の属する技術分野】
本発明はコモン電極が例えば液晶セルを介して複数の画素電極のマトリクスアレイに対向する表示装置に関し、特にコモン電極駆動回路がコモン電極の電位を周期的にシフトさせるために組み込まれた表示装置に関する。
【０００２】
【従来の技術】
近年では、液晶表示装置が薄型軽量、さらに低消費電力という利点からかなり普及しつつある。一般的な液晶表示装置は、液晶セルがアレイ基板および対向基板間に保持される構造を有する。アレイ基板および対向基板は各々絶縁性および光透過性を有し、液晶セルはアレイ基板と対向基板との間隙に液晶組成物を充填して形成される。アレイ基板は複数の画素電極のマトリクスアレイと、これら画素電極の行に沿ってそれぞれ形成される複数の走査線と、これら画素電極の列に沿ってそれぞれ形成され複数の信号線と、複数の画素電極のマトリクスアレイを全体的に覆う第１配向膜とを有する。複数の走査線はそれぞれ画素電極の行を選択し、複数の信号線はそれぞれ選択行の画素電極に信号電圧を印加するために設けられる。対向基板は複数の画素電極のマトリクスアレイに対向するコモン電極と、このコモン電極を全体的に覆う第２配向膜とを有する。これら第１および第２配向膜は画素電極およびコモン電極間に電位差がないときに液晶セル内の液晶分子をツイストネマチック（ＴＮ）配向させるために設けられる。偏光が一方の基板側から液晶層に入射すると、この偏光が液晶層の厚さ方向の軸上に並ぶ液晶分子のねじれに沿って旋回し、他方の基板へ導かれ、さらに偏光板を選択的に透過する。電位差が画素電極およびコモン電極に与えられると、液晶分子が画像を表示する基板表面に平行な平面からこの電位差に比例した角度だけチルトアップし、偏光の透過率を変化させる。
【０００３】
アクティブマトリクス型液晶表示装置では、複数の薄膜トランジスタ（ＴＦＴ）が走査線および信号線の交差位置に隣接してそれぞれ形成され、各々対応する画素電極を選択的に駆動するスイッチング素子として用いられる。各ＴＦＴのゲートは１走査線に接続され、ドレインは１信号線に接続され、ソースは１画素電極に接続される。このＴＦＴは走査線からの走査パルスの立ち上がりに伴って導通したときに信号線からの信号電圧を画素電極に供給する。画素電極およびコモン電極間の液晶容量ＣＬＣはこの信号電圧によって充電され、画素電極の電位はＴＦＴが走査パルスの立ち上がりに伴って非導通となった後も保持される。
【０００４】
ところで、電界方向が一方向に維持されると、液晶以外の物質がこの電界によって液晶セル内を移動し、一方の電極側に集まってしまう。これは液晶セルの寿命を短縮する原因となる。従来、この解決策として、例えば１フレーム期間毎に電界方向を逆にするためにコモン電極の電位を基準電位として信号電圧を極性反転させる技術が知られる。さらに、信号電圧の極性反転はフリッカーを低減するために例えば１水平走査期間毎にも行われることがある。こうした場合、信号電圧の振幅は通常の２倍となる。コモン電極駆動回路はこの信号電圧振幅の増大を回避する目的で積極的に基準電位をシフトさせるために用いられ、コモン電極の電位はコモン電極駆動回路から発生されるコモン電圧ＶＣＯＭにより制御される。この場合、信号電圧はその中心レベルを基準にしてレベル反転され、コモン電圧ＶＣＯＭはこの信号電圧のレベル反転毎に高レベルＶＣＯＭＨおよび低レベルＶＣＯＭＬの一方から他方に反転される。但し、画素電極の電位はＴＦＴが非導通になったときにゲート・ソース間容量ＣＧＳの影響を受ける。すなわち、画素電極上の電荷が容量ＣＧＳを充電するために移動し、これが画素電極の電位レベルＶＰ（１．３Ｖ程度）だけ低下させてしまう。信号電圧が０Ｖから＋５Ｖの範囲で変化する場合には、高レベルＶＣＯＭＨを＋３．７Ｖに設定し、低レベルＶＣＯＭＬを−１．３Ｖに設定する必要がある。
【０００５】
【発明が解決しようとする課題】
従来のコモン電極駆動回路は上述のようなコモン電圧ＶＣＯＭをプッシュプル回路から得ている。このプッシュプル回路は、＋３．７Ｖの高レベルＶＣＯＭＨを出力するために正の電源端子および出力端子間に接続されるＮＰＮトランジスタと、−１．３Ｖの低レベルＶＣＯＭＬを出力するために出力端子および負の電源端子間に接続されるＰＮＰトランジスタを有し、これらトランジスタのベースに供給される極性反転信号ＰＯＬに応じて高レベルＶＣＯＭＨおよび低レベルＶＣＯＭＬの一方が選択される。トランジスタのベースエミッタ間電圧ＶBEに対応する電圧降下、オペアンプの出力電圧範囲、およびつきぬけ電圧のバラツキ（電源電圧から１．５Ｖくらいまでは出力できない）を考慮すると、正および負の電源端子の電圧はそれぞれ＋６．５Ｖ、−５Ｖ程度に固定されなければならない。しかし、これら電源電圧はコモン電極駆動回路を除いて液晶表示装置で使用されない。従って、これら電源電圧の使用が通常＋５Ｖに設定される外部供給電圧から液晶表示装置に必要とされる様々な電源電圧を生成するＤＣ／ＤＣコンバータの構造を複雑化する結果となる。また、電圧ＶBEに対する電圧降下は電力損失となる。
【０００６】
本発明の目的は、電源電圧レベルを制約することなく電力損失を低減できるコモン電極駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、複数の第１電極が配置された第１電極基板と、第２電極が配置された第２電極基板と、第１および第２電極基板間に保持される光変調層と、複数の第１電極を駆動する第１電極駆動回路と、第２電極を駆動する第２電極駆動回路とを備え、前記第２電極駆動回路は、第１電源端子と第２電源端子との間に直列に接続されるＣＭＯＳトランジスタを所定周期で交互に導通させてＣＭＯＳトランジスタの接続点の電圧を第２電極に出力するインバータ部と、第１電源端子からインバータ部に供給される第１電圧および第２電源端子からインバータ部に供給される第２電圧を調整する電圧調整部とを備え、電圧調整部は外部から供給される電源電圧を抵抗分割しこの分割割合に応じて第１および第２電圧を設定する抵抗分割手段を含み、第１電極基板は第１電極としてマトリクス状に配列される複数の画素電極、これら画素電極にそれぞれ接続される複数のスイッチング素子、各々対応行の画素電極をこれら画素電極に対応するスイッチング素子により選択する複数の走査線、および選択行の画素電極の電位をこれら画素電極に対応するスイッチング素子を介してそれぞれ設定する複数の信号線を含み、第２電極基板は第２電極として画素電極に対向するコモン電極を含む表示装置が提供される。
【０００８】
この表示装置では、インバータ部が第１電源端子および第２電源端子間に直列に接続されるＣＭＯＳトランジスタを有し、電圧調整部がこれら第１電源端子からインバータ部に供給される第１電圧および第２電源端子からインバータ部に供給される第２電圧を調整する。この場合、インバータ部での電圧降下がほとんど生じないため、電源電圧を適切に選定することによってコモン電極駆動回路の電力損失を低減できる。さらに、電源電圧は電圧調整部によって調整されるため、安定化された状態で電源端子に供給される必要がない。このため、液晶表示装置に供給される外部電源電圧あるいは液晶表示装置において外部電源電圧から生成される様々な電源電圧を第２電極駆動回路の電源電圧とすることができる。いいかえれば、第２電極駆動回路だけに使用されるような電源電圧を液晶表示装置において生成する必要をなくすことができる。
【０００９】
【発明の実施の形態】
以下、本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置を図面を参照して説明する。図１はこの液晶表示装置に組み込まれるコモン電極駆動回路の回路構成を示し、図２はこの液晶表示装置の回路構成を概略的に示す。
【００１０】
図２に示す液晶表示装置は、例えばカラー表示可能なノーマリホワイトの液晶パネル１０と、この液晶パネル１０に電気的に接続されるＸドライバ１２およびＹドライバ１４と、これらＸドライバ１２およびＹドライバ１４を制御する液晶コントローラ１６とを備える。
【００１１】
液晶パネル１０は、液晶セルアレイ基板および対向基板間に保持される従来と同様な構造を有する。すなわち、アレイ基板および対向基板は各々絶縁性および光透過性を有し、液晶セルはアレイ基板と対向基板との間隙に液晶組成物を充填して形成される。アレイ基板は（６４０×３）×４８０個の画素電極２０のマトリクスアレイと、これら画素電極２０の行に沿ってそれぞれ形成される走査線Ｙ１からＹ４８０と、これら画素電極２０の行に沿ってそれぞれ形成され信号線Ｘ１からＸ６４０×３と、これら画素電極２０のマトリクスアレイを全体的に覆う第１配向膜とを有する。走査線Ｙ１からＹ４８０はそれぞれ画素電極２０の行を選択し、信号線Ｘ１からＸ６４０×３はそれぞれ選択行の画素電極２０に信号電圧を印加するために設けられる。対向基板は画素電極２０のマトリクスアレイに対向するコモン電極２２と、このコモン電極２２を全体的に覆う第２配向膜とを有する。第１および第２配向膜は画素電極２０およびコモン電極２２間に電位差がないときに液晶セル内の液晶分子をツイストネマチック（ＴＮ）配向させるために設けられている。アレイ基板および対向基板の外側表面は互いに直交する向きに設定される２枚の偏光板で覆われる。
【００１２】
アレイ基板については、（６４０×３）×４８０個の薄膜トランジスタ（ＴＦＴ）２４がさらに走査線Ｙ１からＹ４８０および信号線Ｘ１からＸ６４０×３の交差位置に隣接してそれぞれ形成される。各々対応する画素電極２０を選択的に駆動するスイッチング素子として用いられる。各ＴＦＴ２４のゲートは走査線Ｙ１からＹ４８０のうちの１本に接続され、ドレインは信号線Ｘ１からＸ６４０×３のうちの１本に接続され、ソースは全画素電極２０のうちの１個に接続される。また、補助容量線２６が画素電極２０の行に沿って形成される。各画素電極２０はコモン電極２２との容量結合により液晶容量ＣＬＣを形成し、補助容量線２６との容量結合により補助容量ＣＳを形成する。また、各ＴＦＴ２４のゲートおよびソースはこれらの間に形成される寄生容量ＣＧＳを持つ。
【００１３】
液晶コントローラ１６は外部から画素単位に供給される階調データを受け取り、階調データの供給タイミングに同期してスタートパルスＳＴおよびシフトクロックＣＫを発生し、階調データをスタートパルスＳＴおよびシフトクロックＣＫと共にＸドライバ１２に供給する。スタートパルスＳＴは１水平走査期間毎に発生され、シフトクロックＣＫはスタートパルスＳＴに同期して順次に供給される６４０×３個の階調データの各供給タイミング毎に発生される。液晶コントローラ１６はさらに１水平走査期間毎に走査線Ｙ１からＹ４８０のうちの１本を選択する選択信号を発生し、これをＹドライバ１４に供給する。シフトクロックＣＫは階調データが外部から供給されなくなったときに停止される。この場合、液晶コントローラ１６は完全な黒を表す所定値に固定された階調データをＸドライバ１２に供給し、これと同時に０Ｖから＋５Ｖに立ち上がるシャットダウン信号ＳＨＵＴを図１に示すコモン電極駆動回路に供給する。また、液晶コントローラ１６は画素電極のフレーム反転駆動およびライン反転駆動を行うために１フレーム期間および１水平走査期間毎に交互に０Ｖおよび＋５Ｖの一方から他方に変化する極性反転信号ＰＯＬをＸドライバ１２に供給する。この極性反転信号ＰＯＬは図１に示すコモン電極駆動回路にも供給される。
【００１４】
Ｘドライバ１２は６４０×３段のシフトレジスタ、Ｄ／Ａ変換器、および６４０×３個のラッチ回路等で構成される。シフトレジスタはシフトクロックＣＫに応答してスタートパルスＳＴを後段に転送する。Ｄ／Ａ変換器はシフトクロックＣＫに応答し、電源電圧＋ＶＤＤ（＋５Ｖ）から得られる０Ｖから＋５Ｖまでの範囲において階調データを信号電圧レベルに変換する。６４０×３個のラッチ回路は各々シフトレジスタの対応段に転送されたスタートパルスＳＴに応答してＤ／Ａ変換器の出力をラッチし、液晶コントローラ１６から次に供給されるスタートパルスＳＴに応答してラッチ電圧を信号電圧としてそれぞれ信号線Ｘ１からＸ６４０×３に持続的に供給する。尚、階調データが液晶コントローラ１６によって所定値に固定された場合、Ｄ／Ａ変換器はこの階調データを＋５Ｖの信号電圧レベルに変換する。また、Ｄ／Ａ変換器は液晶コントローラ１６から供給される極性反転信号ＰＯＬが＋５Ｖであるときに階調データから変換される信号電圧レベルを０Ｖから＋５Ｖの範囲の中心レベルである＋２．５Ｖを基準にして反転する。
【００１５】
Ｙドライバ１４は液晶コントローラ１６からの選択信号に基づいて走査線Ｙ１からＹ４８０を順次選択し、電源電圧−ＶＯＦＦに等しい−１２Ｖから電源電圧＋ＶＯＮに等しい＋１９Ｖに立ち上がる走査パルスを選択走査線に供給する。非選択走査線の電位は電源電圧−ＶＯＦＦに等しい−１２Ｖに維持される。
【００１６】
各ＴＦＴ２４は対応走査線からの走査パルスの立ち上がりに伴って導通したときに対応信号線からの信号電圧を画素電極２０に供給する。画素電極２０およびコモン電極２２間の液晶容量ＣＬＣおよび画素電極２０および補助容量２６間の補助容量ＣＳはこの信号電圧によって充電される。ＴＦＴ２４は走査パルスの立ち下がりに伴って非導通となるが、画素電極２０の位置はこの後もコモン電極２２の電位を基準にして保持され、ＴＦＴ２４が１フレーム期間後に再び導通したときにキャンセルされる。
【００１７】
図１に示すコモン電極駆動回路は図２に示す液晶パネルのコモン電極２２を駆動するために上述の液晶表示装置に組み込まれる。この液晶表示装置では、図１に示すように＋５Ｖの電源電圧がコンピュータ等から外部電源端子ＶＥＸを介してＤＣ／ＤＣコンバータＣＮＶおよび電源端子＋ＶＤＤに供給される。ＤＣ／ＤＣコンバータＣＮＶは外部電源端子ＶＥＸからの＋５Ｖの電源電圧を安定な＋１９Ｖ、−１２Ｖ、および−３Ｖの電源電圧に変換し、それぞれ電源端子＋ＶＯＮ、−ＶＯＦＦ、および−ＶＥＥに供給する。コモン電極駆動回路は電源端子＋ＶＯＮ、−ＶＥＥ、＋ＶＤＤに供給される＋１９Ｖ、−３Ｖおよび＋５Ｖの電源電圧で動作する。ここで、＋１９Ｖおよび−３Ｖの電源電圧はＤＣ／ＤＣコンバータＣＮＶにより安定化されているが、＋５Ｖの電源電圧は外部電源端子ＶＥＸから直接供給されるため安定化されていない。
【００１８】
コモン電極駆動回路は図１に示すようにＭＯＳトランジスタＴＲ１−ＴＲ４、固定抵抗Ｒ１−Ｒ１０、平滑コンデンサＣ１およびＣ２、可変抵抗ＶＲ１およびＶＲ２、オペアンプＯＰ１−ＯＰ４、並びにマルチプレクサＭＰＸを有する。ＭＯＳトランジスタＴＲ１およびＴＲ３はＰチャネル型で構成され、ＭＯＳトランジスタＴＲ２およびＴＲ４はＮチャネル型で構成される。オペアンプＯＰ１−ＯＰ４は＋５Ｖおよび−３Ｖの電源電圧で動作し、これら電圧レベルにほぼ等しい出力を得ることができるレールトゥレール型で構成される。マルチプレクサＭＰＸは例えば＋５Ｖの電源電圧で動作するＨＣ４０５３型で構成される。
【００１９】
ＰチャネルＭＯＳトランジスタＴＲ１のカレントパスは電源端子＋ＶＤＤおよび抵抗Ｒ９の一端間に接続され、ＰチャネルＭＯＳトランジスタＴＲ３のカレントパスは抵抗Ｒ９の他端およびコモン電圧出力端子ＶＣＯＭ間に接続される。ＮチャネルＭＯＳトランジスタＴＲ４のカレントパスはコモン電圧出力端子ＶＣＯＭおよび抵抗Ｒ１０の一端間に接続され、ＮチャネルＭＯＳトランジスタＴＲ２のカレントパスは抵抗Ｒ１０の他端および電源端子−ＶＥＥ間に接続される。ＭＯＳトランジスタＴＲ３およびＴＲ４はマルチプレクサＭＰＸによって制御されるゲート電圧に応じて相補的な関係で導通し、電源端子＋ＶＤＤからＭＯＳトランジスタＴＲ１および抵抗Ｒ９を介して印加される正電圧（ＶＯＣＭＨ）および電源端子−ＶＥＥからＭＯＳトランジスタＴＲ２および抵抗Ｒ１０を介して印加される負電圧（ＶＣＯＭＬ）の一方をコモン電圧出力端子ＶＣＯＭに出力するＣＭＯＳインバータを構成する。平滑コンデンサＣ１はＣＭＯＳインバータに印加される正電圧を平滑化するためＭＯＳトランジスタＴＲ１と抵抗Ｒ９との接続点および接地端子（０Ｖ）間に接続される。平滑コンデンサＣ２はＣＭＯＳインバータに印加される負電圧を平滑化するためにＭＯＳトランジスタＴＲ４と抵抗Ｒ１０との接続点および接地端子間に接続される。
【００２０】
マルチプレクサＭＰＸは図２に示す液晶コントローラ１６からの極性反転信号ＰＯＬが＋５Ｖに立ち上がったときに電源端子−ＶＥＥから得られる−３Ｖの電源電圧を選択し、この極性反転信号ＰＯＬが０Ｖに立ち下がったときに電源端子＋ＶＤＤから得られる＋５Ｖの電源電圧を選択し、こうして選択される電圧をゲート電圧としてＭＯＳトランジスタＴＲ３およびＴＲ４に供給する。また、マルチプレクサＭＰＸは液晶コントローラ１６からのシャットダウン信号ＳＨＵＴが＋５Ｖに立ち上がったときに電源端子−ＶＥＥから得られる−３Ｖの電源電圧を選択し、シャットダウン信号ＳＨＵＴが０Ｖに立ち下がったときにオペアンプＯＰ１の出力電圧を選択し、こうして選択された電圧をゲート電圧としてＭＯＳトランジスタＴＲ１に供給し、さらにＭＯＳトランジスタＴＲ３およびＴＲ４にも供給する。
【００２１】
オペアンプＯＰ１−ＯＰ４は各々非反転入力端子および反転入力端子間の電位差に応じた出力電圧を出力端子から発生する。オペアンプＯＰ１の出力端子はマルチプレクサＭＰＸに接続され、オペアンプＯＰ１の出力端子はＭＯＳトランジスタＴＲ２のゲートに接続される。オペアンプＯＰ１の非反転入力端子は抵抗Ｒ９とＭＯＳトランジスタＴＲ３との接続点に抵抗Ｒ６を介して接続され、オペアンプＯＰ２の非反転入力端子は抵抗Ｒ１０とＭＯＳトランジスタＴＲ４との接続点に抵抗Ｒ８を介して接続される。抵抗Ｒ３は電源端子＋ＶＤＤおよび可変抵抗ＶＲ２に一端間に接続され、抵抗Ｒ４は可変抵抗ＶＲ２の他端および接地端子間に接続れ、可変抵抗ＶＲ２の中間タップはオペアンプＯＰ１反転入力端子およびオペアンプＯＰ２の反転入力端子に接続される。オペアンプＯＰ３の出力端子は抵抗Ｒ５を介してオペアンプＯＰ１の非反転入力端子に接続されると共に、オペアンプＯＰ３の反転入力端子に接続される。オペアンプＯＰ４の出力端子は抵抗Ｒ７を介してオペアンプＯＰ２の非反転入力端子に接続されると共に、オペアンプＯＰ４の反転入力端子に接続される。抵抗Ｒ１は電源端子−ＶＥＥおよびオペアンプＯＰ３の非反転入力端子間に接続され、可変抵抗ＶＲ１はオペアンプＯＰ３の非反転入力端子およびオペアンプＯＰ４の非反転入力端子間に接続され、抵抗Ｒ２はオペアンプＯＰ４の非反転入力端子および電源端子＋ＶＯＮ間に接続される。可変抵抗ＶＲ１の中間タップは可変抵抗ＶＲ１の一端に接続される。
【００２２】
すなわち、抵抗Ｒ３、可変抵抗ＶＲ２、および抵抗Ｒ４は電源端子＋ＶＤＤおよび接地端子間の電圧を抵抗比により分圧する分圧回路を構成し、コモンセンター電圧ＶＣＯＭＣ、すなわちコモン電圧ＶＣＯＭの高レベルＶＣＯＭＨおよび低レベルＶＣＯＭＬの平均を設定するために用いられる。他方、抵抗Ｒ１、可変抵抗ＶＲ１、および抵抗ＶＲ２は電源端子−ＶＥＥおよび＋ＶＯＮ間の電圧を抵抗比により分圧する分圧回路を構成し、コモン電圧ＶＣＯＭの振幅ＶＣＯＭ（ｐ−ｐ）、すなわち高レベルＶＣＯＭＨおよび低レベルＶＣＯＭＬの差を設定するために用いられる。
【００２３】
ここで、実際ＶＣＯＭＨ、ＶＣＯＭＬ、ＶＣＯＭＣ、およびＶＣＯＭ（ｐ−ｐ）の値について説明する。この実施形態の液晶パネル１０では、信号電圧が電源端子＋ＶＤＤの電圧から生成され、階調デ―タに応じて０Ｖから＋５Ｖの範囲で変化する。図４に示すように、例えば走査線Ｙ１がＹドライバ１４からの走査パルスにより−１２Ｖから＋１９Ｖに立ち上がると、対応ＴＦＴ２４が導通し、Ｘドライバ１２から第１信号線Ｙ１に供給される信号電圧を対応画素電極２０に印加する。このとき、信号電圧が＋５Ｖであると、画素電極２０の画素電位は＋５Ｖまで変化する。ところが、ＴＦＴ２４のゲートおよびソースはこれらの間に形成される寄生容量ＣＧＳを持つため、ＴＦＴ２４が非導通になったときに、画素電極２０上の電荷が容量ＣＧＳを充電するために移動し、これが画素電極２０の電位を所定レベルＶＰ（１．３Ｖ程度）だけ低下させ、＋３．７Ｖにしてしまう。また、信号電圧のレベル変換がフレーム反転駆動およびライン反転駆動のために行われた場合には、信号電圧がこの反転を行わない場合の同一階調データの下で０Ｖとなる。この場合、画素電極２０の画素電位が０Ｖまで変化し、ＴＦＴ２４が非導通になった後寄生容量ＣＧＳのためにさらに所定レベルＶＰ（１．３Ｖ程度）だけ低下し、−１．３Ｖにしてしまう。画素電極２０およびコモン電極２２間に必要とされる５Ｖの電位差を得るため、ＶＣＯＭＨはＶＰ＋３．７Ｖに設定され、ＶＣＯＭＬは−１．３Ｖに設定される。この場合、ＶＣＯＭ（ｐ−ｐ）は＋５Ｖに設定され、ＶＣＯＭＣは＋１Ｖに設定される。
【００２４】
抵抗Ｒ５、Ｒ７およびＲ８の抵抗値はそれぞれ次の関係を満足するよう選定される。
Ｒ５：Ｒ６＝Ｒ７：Ｒ８ …（１）
コモン電圧ＶＣＯＭの高レベルＶＣＯＭＨおよび低レベルＶＣＯＭＬはそれぞれＭＯＳトランジスタＴＲ１のソース電圧およびＭＯＳトランジスタＴＲ４のソース電圧に等しい。これらＶＣＯＭＨ、ＶＣＯＭＬ、ＶＣＯＭＣ、およびＶＣＯＭ（ｐ−ｐ）はオペアンプＯＰ１およびＯＰ２の各反転入力電圧Ｖ０、オペアンプＯＰ３の出力電圧Ｖ１、およびオペアンプＯＰ４の出力電圧Ｖ２を用いて次のように表される。

ところで、電圧Ｖ０は電源端子＋ＶＤＤの電圧変動により変化し、図３に示す関係でコモンセンター電圧ＶＣＯＭＣを設定する。すなわち、電源端子＋ＶＤＤおよび接地端子間の電圧は抵抗Ｒ３、可変抵抗ＶＲ２、および抵抗Ｒ４の分圧回路によって分圧されるため、電圧Ｖ０の変動率はこの分圧回路の分圧比（抵抗比）に依存する。このため、電圧Ｖ０はコモンセンター電圧ＶＣＯＭＣが電源端子＋ＶＤＤの電圧変動時に液晶パネル１０の種類によって決まる最適値にシフトするよう予め決定される。電圧Ｖ１およびＶ２は液晶パネル１０にそれぞれ固有のＶＣＯＭ（ｐ−ｐ）およびＶＣＯＭＣと、電源電圧変動時にコモンセンター電圧ＶＣＯＭＣを最適値とする電圧Ｖ０、および式（４）および式（５）から決定される。抵抗Ｒ１およびＲ２はこうして決定された電圧Ｖ１およびＶ２が得られるように選定される。
【００２５】
実際の値としては、抵抗Ｒ１＝８．２ｋΩ，Ｒ２＝６８ｋΩ，Ｒ３＝４７ｋΩ，Ｒ４＝６．８ｋΩ，Ｒ５＝４．７ｋΩ，Ｒ６＝４．７ｋΩ，ＶＲ１＝２２ｋΩ，ＶＲ２＝４７ｋΩに選定されている。
【００２６】
ここで、このコモン電極駆動回路の動作を説明する。
【００２７】
オペアンプＯＰ３およびＯＰ４は可変抵抗ＶＲ１でコモン電圧振幅ＶＣＯＭ（ｐ−ｐ）を設定した分圧回路によって分圧された電圧に応じた出力電圧を低インピーダンス化してそれぞれ出力する。オペアンプＯＰ１の非反転入力端子は抵抗Ｒ５を介して供給されるオペアンプＯＰ３の出力電圧および抵抗Ｒ６を介して供給されるＭＯＳトランジスタＴＲ３のソース電圧に応じた電位に設定され、オペアンプＯＰ１の反転入力端子は可変抵抗ＶＲ２でコモンセンター電圧ＶＣＯＭＣを設定した分圧回路によって分圧された電圧に応じた電位に設定される。オペアンプＯＰ１はこれらの電位差に応じた出力電圧を発生し、マルチプレクサＭＰＸに供給する。マルチプレクサＭＰＸはシャットダウン信号ＳＨＵＴが０Ｖに維持されるときこのオペアンプＯＰ１の出力電圧をゲート電圧としてＭＯＳトランジスタＴＲ１に供給する。これにより、ＭＯＳトランジスタＴＲ１での電圧降下が制御され、ＭＯＳトランジスタＴＲ３のソース電圧を上述のＶＣＯＭＨに安定化する、他方、オペアンプＯＰ２の非反転入力端子は抵抗Ｒ７を介して供給されるオペアンプＯＰ４の出力電圧および抵抗Ｒ８を介して供給されるＭＯＳトランジスタＴＲ４のソース電圧に応じた電位に設定され、オペアンプＯＰ２の反転入力端子の電位は上述のコモンセンター電圧ＶＣＯＭＣが得られるように可変抵抗ＶＲ２を調整した分圧回路からの電圧に応じた位置に設定される。オペアンプＯＰ２はこれらの電位差に応じた出力電圧を発生し、この出力電圧をゲート電圧としてＭＯＳトランジスタＴＲ２に供給する。これにより、ＭＯＳトランジスタＴＲ１での電圧降下が制御されＭＯＳトランジスタＴＲ３のソース電圧を上述ＶＣＯＭＬに安定化する。
【００２８】
マルチプレクサＭＰＸは極性反転信号ＰＯＬが画素電極２０の画素電位のレベル反転に伴って変化する毎にゲート電圧をＭＯＳトランジスタＴＲ３のゲート電圧を−３Ｖおよび＋５Ｖの一方から他方に変化させる。ＭＯＳトランジスタＴＲ３はゲート電圧が−３Ｖに設定されたときに導通し、ゲート電圧が＋５Ｖに設定されたときに非導通となる。また、ＭＯＳトランジスタＴＲ４はゲート電圧が＋５Ｖに設定されたときに導通し、ゲート電圧が−３Ｖに設定されたときに非導通となる。すなわち、安定な＋３．７ＶのＶＣＯＭＨおよび安定な−１．３ＶのＶＣＯＭＬがそれぞれＭＯＳトランジスタＴＲ３およびＴＲ４を介して交互にコモン電圧端子ＶＣＯＭに印加される。これにより、液晶セル内の電界方向は画素電極２０およびコモン電極２２間の電位差を変化させずに逆転される。
【００２９】
もし、電源端子＋ＶＤＤの電源電圧が変動すると、オペアンプＯＰ１およびＯＰ２の非反転入力端子の電位がこの電圧変動に伴って変化し、コモンセンター電圧ＶＣＯＭＣが最適値にシフトし、ＶＣＯＭＨおよびＶＣＯＭＬがこのコモンセンター電圧ＶＣＯＭＣのシフトに対応してシフトする。
【００３０】
また、シャットダウン信号ＳＨＵＴがシフトクロックＣＫの停止に伴って＋５Ｖに変化すると、マルチプレクサＭＰＸは−３Ｖのゲート電圧をＭＯＳトランジスタＴＲ１，ＴＲ３，およびＴＲ４に供給する。このため、コモン電圧ＶＣＯＭがＭＯＳトランジスタＴＲ１およびＴＲ３を介して＋５Ｖに設定される。
【００３１】
上述の実施形態の液晶表示装置では、ＣＭＯＳインバータが電源端子＋ＶＤＤおよび電源端子−ＶＥＥ間に直列に接続されるＣＭＯＳトランジスタＴＲ３およびＴＲ４を有し、オペアンプＯＰ１およびＭＯＳトランジスタＴＲ１のフィードバックループが可変電圧降下手段として電源端子＋ＶＤＤからＣＭＯＳインバータに印加される正電圧および負電源端子−ＶＥＥからＣＭＯＳインバータに印加される負電圧をそれぞれを所望レベルＶＣＯＭＨおよびＶＣＯＭＬに調整する。この場合、ＣＭＯＳインバータでの電圧降下がほとんど生じないため、液晶表示装置ＤＣ／ＤＣコンバータＣＮＶから得られるＶＣＯＭＨおよびＶＣＯＭＬに近い＋５Ｖおよび−３Ｖを利用することができ、これによりコモン電極駆動回路の電力損失を低減できる。さらに、電源端子＋ＶＤＤおよび−ＶＥＥの電源電圧は可変電圧降下手段によって調整されるため、安定化された状態でこの電源端子＋ＶＤＤに供給される必要がない。従って、液晶表示装置に供給される外部電源電圧あるいは液晶表示装置において外部電源電圧から生成される様々な電源電圧をこのコモン電極駆動回路の電源電圧とすることができる。いいかえれば、コモン電極駆動回路だけに使用されるような電源電圧を液晶表示装置において生成する必要をなくすことができる。
【００３２】
また、この実施形態では、液晶パネル１０においてＶＣＯＭＨおよびＶＣＯＭＬの差が適切となるようにＶＲ１を調整することによりコモン電圧振幅ＶＣＯＭ（ｐ−ｐ）を設定し、液晶パネル１０においてフリッカーが無くなるようにＶＲ２の調整することによりコモンセンター電圧ＶＣＯＭＣを設定すれば、この後で電源端子＋ＶＤＤの電圧が変動しても、コモンセンター電圧ＶＣＯＭＣがこの電圧変動に応じてシフトされる。このため、フリッカーが電源端子＋ＶＤＤの電圧変動のために発生することを防止できる。
【００３３】
さらに、この実施形態では、シフトクロックＣＫが液晶表示装置において停止したときに、コモン電圧ＶＣＯＭがこのときの信号電圧＋５Ｖに等しく設定されるため、不必要な直流電圧の印加から液晶セルを保護することができる。
【００３４】
次に、本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置を説明する。この液晶表示装置は、コモン電極駆動回路が図５に示すように構成されることを除いて図２に示す第１実施形態と同様に構成される。このため、第１実施形態と共通部分は図５において同一参照符号で示され、その説明が省略される。
この第２実施形態はＤＣ／ＤＣコンバータＣＮＶにおいてコモン電極駆動回路専用の電源電圧を生成することが許される場合に適用されるもので、コモン電極駆動回路は第１実施形態と同様に液晶パネル１０のコモン電極２２を駆動するために液晶表示装置に組み込まれる。
【００３５】
この液晶表示装置では、図５に示すように＋５Ｖの電源電圧がコンピュータ等から外部電源端子ＶＥＸを介してＤＣ／ＤＣコンバータＣＮＶおよび電源端子＋ＶＤＤに供給される。ＤＣ／ＤＣコンバータＣＮＶは外部電源端子ＶＥＸからの＋５Ｖの電源電圧を安定な＋１９Ｖ，−１２Ｖ，−１．３Ｖ，および−３Ｖの電源電圧に変換し、それぞれ電源端子＋ＶＯＮ，−ＶＯＦＦ，−ＶＢＢおよび−ＶＥＥに供給する。コモン電極駆動回路は電源端子−ＶＢＢ，−ＶＥＥ，＋ＶＤＤに供給される−１．３Ｖ，−３Ｖ，および＋５Ｖの電源電圧で動作する。ここで、−３Ｖの電源電圧はＤＣ／ＤＣコンバータＣＮＶにより安定化されているが、＋５Ｖの電源電圧は外部電源端子ＶＥＸから直接供給されるため安定化されていない。また、ＤＣ／ＤＣコンバータＣＮＶはＶＣＯＭＬに等しい−１．３Ｖの電源電圧が外部電源端子ＶＥＸから供給される電源電圧の変動に対応して変化し、この変化の割合が調整信号ＡＤＪによって可変できるように構成される。電源端子−ＶＢＢの電源電圧の変化割合はフリッカー現象を生じさせなくするために信号電圧の中心レベルに対応して適切に調整される。
【００３６】
図５に示すコモン電極駆動回路はＭＯＳトランジスタＴＲ１，ＴＲ３およびＴＲ４、固定抵抗Ｒ３，Ｒ６，Ｒ９、平滑コンデンサＣ１、可変抵抗ＶＲ、オペアンプＯＰ１、マルチプレクサＭＰＸ、並びにツェナーダイオードＺＤを有する。ＭＯＳトランジスタＴＲ１およびＴＲ３はＰチャネル型で構成され、ＭＯＳトランジスタＴＲ４はＮチャネル型で構成される。オペアンプＯＰ１は＋５Ｖおよび−１．３Ｖの電源電圧で動作し、電圧レベルにほぼ等しい出力を得ることができるレールトゥレール型で構成される。マルチプレクサＭＰＸは例えば＋５Ｖの電源電圧で動作するＨＣ４０５３型で構成される。
【００３７】
このコモン電極駆動回路では、抵抗Ｒ３が電源端子＋ＶＤＤおよびオペアンプＯＰ１の反転入力端子間に接続され、ツェナーダイオードＺＤがコモン電圧振幅の基準を設定するためにオペアンプＯＰ１の反転入力端子および電源端子−ＶＢＢ間に逆方向接続される。オペアンプＯＰ１の非反転入力端子は抵抗Ｒ９とＭＯＳトランジスタＴＲ３との接続点に抵抗Ｒ６を介して接続され、さらにコモン電圧振幅を調整するための可変抵抗ＶＲを介して電源端子−ＶＢＢに接続される。可変抵抗ＶＲの中間タップは可変抵抗ＶＲの一端に接続される。ＭＯＳトランジスタＴＲ４のカレントパスはコモン電極出力端子ＶＣＯＭおよび電源端子−ＶＢＢ間に接続される。オペアンプＯＰ１の反転入力端子は電源端子−ＶＢＢよりもツェナーダイオードＺＤのツェナー電圧ＶＤ１だけ高い電位に設定され、オペアンプＯＰ１の非反転入力端子は抵抗Ｒ６および可変抵抗ＶＲによって分圧された電位に設定される。
【００３８】
ＭＯＳトランジスタＴＲ３のソース電圧はコモン電圧ＶＣＯＭの高レベルＶＣＯＭＨとして用いられ、次のように表される。
ＶＣＯＭＨ＝ＶＣＯＭＬ＋（１＋Ｒ６／ＶＲ１）ＶＤ１ …（６）
すなわち、ＶＣＯＭＨおよびＶＣＯＭＬの差は可変抵抗ＶＲ１を調整することにより設定される。
【００３９】
動作において、オペアンプＯＰ１は非反転入力端子の電位が反転入力端子の電位に等しくなるような出力電圧を発生し、マルチプレクサＭＰＸに供給する。マルチプレクサＭＰＸはシャットダウン信号ＳＨＵＴが０Ｖに維持されるときこのオペアンプＯＰ１の出力電圧をゲート電圧としてＭＯＳトランジスタＴＲ１に供給する。これにより、ＭＯＳトランジスタＴＲ１での電圧降下が制御され、ＭＯＳトランジスタＴＲ３のソース電圧を上述のＶＣＯＭＨに安定化する。
【００４０】
マルチプレクサＭＰＸは極性反転信号ＰＯＬが画素電極２０の画素電位のレベル反転に伴って変化する毎にゲート電圧をＭＯＳトランジスタＴＲ３のゲート電圧を−３Ｖおよび＋５Ｖの一方から他方に変化させる。ＭＯＳトランジスタＴＲ３はゲート電圧が−３Ｖに設定されたときに導通し、ゲート電圧が＋５Ｖに設定されたときに非導通となる。また、ＭＯＳトランジスタＴＲ４はゲート電圧が＋５Ｖに設定されたときに導通し、ゲート電圧−３Ｖに設定されたときに非導通となる。すなわち、安定な＋３．７ＶのＶＣＯＭＨおよび安定な−１．３ＶのＶＣＯＭＬがそれぞれＭＯＳトランジスタＴＲ３およびＴＲ４を介して交互にコモン電圧端子ＶＣＯＭに印加される。これにより、液晶セル内の電界方向は画素電極２０およびコモン電極２２間の電位差を変化させずに逆転される。
【００４１】
もし、電源端子＋ＶＤＤの電源電圧が変動すると、電源端子−ＶＢＢの電位がこの電圧変動に伴って変化し、コモンセンター電圧ＶＣＯＭＣが最適値にシフトし、ＶＣＯＭＨおよびＶＣＯＭＬがこのコモンセンター電圧ＶＣＯＭＣのシフトに対応してシフトする。
【００４２】
また、シャットダウン信号ＳＨＵＴがシフトクロックＣＫの停止に伴って＋５Ｖに変化すると、マルチプレクサＭＰＸは−３Ｖのゲート電圧をＭＯＳトランジスタＴＲ１，ＴＲ３，およびＴＲ４に供給する。このため、コモン電圧ＶＣＯＭがＭＯＳトランジスタＴＲ１およびＴＲ３を介して＋５Ｖに設定される。
【００４３】
上述の第２実施形態によれば、少ない部品数でコモン電極駆動回路を構成することができ、かつ第１実施形態と同様の効果が得られる。
【００４４】
次に、本発明の第３実施形態に係るアクティブマトリクス型液晶表示装置を説明する。この液晶表示装置は、コモン電極駆動回路が図６に示すように構成されることを除いて図２に示す第１実施形態と同様に構成される。このため、第１実施形態と共通部分は図６において同一参照符号で示され、その説明が省略される。
【００４５】
図６に示すコモン電極駆動回路はＭＯＳトランジスタＴＲ１−ＴＲ４、固定抵抗Ｒ１−Ｒ１１、平滑コンデンサＣ１およびＣ２、遅延用コンデンサＣ３、可変抵抗ＶＲ１およびＶＲ２、オペアンプＯＰ１−ＯＰ４、マルチプレクサＭＰＸ、インバータＩＮＶ１−ＩＮＶ４、並びにアンドゲートＡＮＤ１−ＡＮＤ２を有する。
【００４６】
このコモン電極駆動回路では、インバータ部がＭＯＳトランジスタＴＲ３およびＴＲ４を含むＣＭＯＳインバータと、マルチプレクサＭＰＸ、インバータＩＮＶ１−ＩＮＶ４、アンドゲートＡＮＤ１−ＡＮＤ２、抵抗Ｒ１１、およびコンデンサＣ３を含む制御回路とで構成される。ＭＯＳトランジスタＴＲ３およびＴＲ４は相補的な関係で導通し、電源端子＋ＶＤＤからＭＯＳトランジスタＴＲ１および抵抗Ｒ９を介して印加される正電圧（ＶＣＯＭＨ）および電源端子−ＶＥＥからＭＯＳトランジスタＴＲ２および抵抗Ｒ１０を介して印加される負電圧（ＶＣＯＭＬ）の一方をコモン電圧出力端子ＶＣＯＭに選択的に出力する。制御回路は、トランジスタＴＲ３およびＴＲ４を時間的に重複させずに導通させるように変化するゲート電圧を発生する。
【００４７】
マルチプレクサＭＰＸは極性反転信号ＰＯＬの立ち上がりに伴って電源端子−ＶＥＥから得られる−３Ｖの電源電圧を出力し、この極性反転信号ＰＯＬの立ち下がりに伴って電源端子＋ＶＤＤから得られる＋５Ｖの電源電圧を出力する。マルチプレクサＭＰＸの出力電圧はインバータＩＮＶ１およびアンドゲートＡＮＤ２に供給されると共に、抵抗Ｒ１１およびコンデンサＣ３で構成される遅延回路を介してインバータＩＮＶ２に供給される。この遅延回路は抵抗Ｒ１１およびコンデンサＣ３の時定数に対応してマルチプレクサＭＰＸの出力電圧を遅延する。アンドゲートＡＮＤ１はインバータＩＮＶ１の出力電圧およびインバータＩＮＶ２の出力電圧に対応した出力電圧を発生し、この出力電圧をインバータＩＮＶ４を介してＭＯＳトランジスタＴＲ３のゲートにゲート電圧として供給する。アンドゲートＡＮＤ２はインバータＩＮＶ２の出力電圧およびマルチプレクサＭＰＸの出力電圧に対応した出力電圧を発生し、この出力電圧をＭＯＳトランジスタＴＲ４のゲートにゲート電圧として供給する。
【００４８】
この液晶表示装置では、上述の制御回路のコンポーネンツがそれぞれ図７に示すような波形で変化する出力電圧を発生する。コモン電圧ＶＣＯＭをレベル反転させる際、トランジスタＴＲ３およびＴＲ４のゲート電圧はトランジスタＴＲ３およびＴＲ４の両方を一旦非導通に設定し、この後これらトランジスタＴＲ３およびＴＲ４の一方を導通させるように変化する。すなわち、制御回路はトランジスタＴＲ３およびＴＲ４の両方を同時に導通させることがないため、貫通電流がこれらトランジスタＴＲ３およびＴＲ４を介して流れることが防止される。従って、この液晶表示装置の低消費電力化を計ることができる。
【００４９】
【発明の効果】
本発明によれば、電源電圧レベルを制約することなく電力損失を低減できる液晶表示装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置に組み込まれるコモン電極駆動回路の構成を示す回路図である。
【図２】図１に示すコモン電極駆動回路を備える液晶表示装置の構成を概略的に示す回路図である。
【図３】図１に示すコモン電極駆動回路において電源電圧＋ＶＤＤに依存するコモンセンター電圧を示すグラフである。
【図４】図１に示すコモン電極駆動回路の動作を説明するためのタイムチャートである。
【図５】本発明の第２実施形態に係る液晶表示装置に組み込まれるコモン電極駆動回路の構成を示す回路図である。
【図６】本発明の第３実施形態に係る液晶表示装置に組み込まれるコモン電極駆動回路の構成を示す回路図である。
【図７】図６に示すコモン電極駆動回路のインバータ部の動作を説明するためのタイムチャートである。
【符号の説明】
ＯＰ１−ＯＰ４…オペアンプ
ＴＲ１−ＴＲ４…ＭＯＳトランジスタ
ＭＰＸ…マルチプレクサ
Ｒ１−Ｒ１１…固定抵抗
ＶＲ１，ＶＲ２…可変抵抗
Ｃ１，Ｃ２…平滑用コンデンサ
Ｃ３…遅延用コンデンサ
ＩＮＶ１−ＩＮＶ４…インバータ
ＡＮＤ１，ＡＮＤ２…アンドゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device in which a common electrode is opposed to a matrix array of a plurality of pixel electrodes, for example, via a liquid crystal cell, and more particularly to a display device in which a common electrode drive circuit is incorporated to periodically shift the potential of the common electrode. .
[0002]
[Prior art]
In recent years, liquid crystal display devices have become quite popular due to the advantages of being thin and light and having low power consumption. A general liquid crystal display device has a structure in which a liquid crystal cell is held between an array substrate and a counter substrate. The array substrate and the counter substrate have insulating properties and light transmittance, respectively, and the liquid crystal cell is formed by filling a liquid crystal composition in the gap between the array substrate and the counter substrate. The array substrate includes a matrix array of a plurality of pixel electrodes, a plurality of scanning lines formed along the rows of the pixel electrodes, a plurality of signal lines formed along the columns of the pixel electrodes, and a plurality of pixels, respectively. And a first alignment film that entirely covers the matrix array of electrodes. Each of the plurality of scanning lines selects a row of pixel electrodes, and each of the plurality of signal lines is provided to apply a signal voltage to the pixel electrodes of the selected row. The counter substrate has a common electrode facing the matrix array of a plurality of pixel electrodes, and a second alignment film that entirely covers the common electrode. These first and second alignment films are provided for twist nematic (TN) alignment of liquid crystal molecules in the liquid crystal cell when there is no potential difference between the pixel electrode and the common electrode. When polarized light enters the liquid crystal layer from one substrate side, this polarized light rotates along the twist of the liquid crystal molecules aligned on the axis of the thickness direction of the liquid crystal layer, is guided to the other substrate, and further selects the polarizing plate. Transparent to. When a potential difference is applied to the pixel electrode and the common electrode, the liquid crystal molecules are tilted up by an angle proportional to the potential difference from a plane parallel to the substrate surface on which an image is displayed, thereby changing the transmittance of polarized light.
[0003]
In an active matrix liquid crystal display device, a plurality of thin film transistors (TFTs) are formed adjacent to the intersections of scanning lines and signal lines, and are used as switching elements that selectively drive corresponding pixel electrodes. The gate of each TFT is connected to one scanning line, the drain is connected to one signal line, and the source is connected to one pixel electrode. This TFT supplies the signal voltage from the signal line to the pixel electrode when it is turned on with the rise of the scanning pulse from the scanning line. The liquid crystal capacitance CLC between the pixel electrode and the common electrode is charged by this signal voltage, and the potential of the pixel electrode is maintained even after the TFT becomes non-conductive with the rise of the scanning pulse.
[0004]
By the way, when the electric field direction is maintained in one direction, substances other than the liquid crystal move in the liquid crystal cell by this electric field and collect on one electrode side. This causes the life of the liquid crystal cell to be shortened. Conventionally, as this solution, for example, a technique is known in which the polarity of a signal voltage is inverted using the potential of the common electrode as a reference potential in order to reverse the direction of the electric field every frame period. Further, the polarity inversion of the signal voltage may be performed, for example, every horizontal scanning period in order to reduce flicker. In such a case, the amplitude of the signal voltage is twice the normal value. The common electrode drive circuit is used to actively shift the reference potential in order to avoid an increase in the signal voltage amplitude, and the common electrode potential is controlled by the common voltage VCOM generated from the common electrode drive circuit. In this case, the signal voltage is inverted with respect to the center level, and the common voltage VCOM is inverted from one of the high level VCOMH and the low level VCOML to the other each time the signal voltage is inverted. However, the potential of the pixel electrode is affected by the gate-source capacitance CGS when the TFT is turned off. That is, the charge on the pixel electrode moves to charge the capacitor CGS, and this decreases by the potential level VP (about 1.3 V) of the pixel electrode. When the signal voltage changes in the range of 0V to + 5V, it is necessary to set the high level VCOMH to + 3.7V and the low level VCOML to -1.3V.
[0005]
[Problems to be solved by the invention]
The conventional common electrode driving circuit obtains the common voltage VCOM as described above from the push-pull circuit. This push-pull circuit includes an NPN transistor connected between a positive power supply terminal and an output terminal for outputting a high level VCOMH of +3.7 V, an output terminal for outputting a low level VCOML of −1.3 V, and A PNP transistor is connected between the negative power supply terminals, and one of the high level VCOMH and the low level VCOML is selected according to the polarity inversion signal POL supplied to the bases of these transistors. In consideration of the voltage drop corresponding to the base-emitter voltage VBE of the transistor, the output voltage range of the operational amplifier, and variations in the voltage (cannot be output from the power supply voltage up to about 1.5V), the voltage of the positive and negative power supply terminals is They must be fixed at about + 6.5V and -5V, respectively. However, these power supply voltages are not used in the liquid crystal display device except for the common electrode driving circuit. Therefore, the use of these power supply voltages complicates the structure of a DC / DC converter that generates various power supply voltages required for the liquid crystal display device from an external supply voltage normally set to + 5V. Further, a voltage drop with respect to the voltage VBE results in power loss.
[0006]
An object of the present invention is to provide a common electrode driving circuit capable of reducing power loss without restricting the power supply voltage level.
[0007]
[Means for Solving the Problems]
According to the present invention, a first electrode substrate on which a plurality of first electrodes are arranged, a second electrode substrate on which second electrodes are arranged, and a light modulation layer held between the first and second electrode substrates, A first electrode driving circuit for driving the plurality of first electrodes and a second electrode driving circuit for driving the second electrode, wherein the second electrode driving circuit includes a first power supply terminal and a second power supply terminal. An inverter unit that alternately turns on CMOS transistors connected in series between them in a predetermined cycle to output a voltage at a connection point of the CMOS transistor to the second electrode, and a first voltage supplied from the first power supply terminal to the inverter unit And a voltage adjusting unit that adjusts the second voltage supplied from the second power supply terminal to the inverter unit, and the voltage adjusting unit divides the power supply voltage supplied from the outside by resistance and performs the first and second according to the division ratio. Resistance dividing means for setting two voltages The first electrode substrate includes a plurality of pixel electrodes arranged in a matrix as the first electrode, a plurality of switching elements respectively connected to the pixel electrodes, and a pixel element in a corresponding row corresponding to the pixel electrodes. And a plurality of signal lines for setting the potentials of the pixel electrodes in the selected row through switching elements corresponding to the pixel electrodes, and the second electrode substrate serves as the second electrode on the pixel electrode. Includes common electrodes facing each other A display device is provided.
[0008]
In this display device, the inverter unit includes a CMOS transistor connected in series between the first power supply terminal and the second power supply terminal, and the voltage adjustment unit supplies the first voltage supplied from the first power supply terminal to the inverter unit, and The second voltage supplied from the second power supply terminal to the inverter unit is adjusted. In this case, almost no voltage drop occurs in the inverter unit, so that the power loss of the common electrode drive circuit can be reduced by appropriately selecting the power supply voltage. Furthermore, since the power supply voltage is adjusted by the voltage adjusting unit, it is not necessary to be supplied to the power supply terminal in a stabilized state. Therefore, the external power supply voltage supplied to the liquid crystal display device or various power supply voltages generated from the external power supply voltage in the liquid crystal display device can be used as the power supply voltage of the second electrode drive circuit. In other words, it is possible to eliminate the need to generate a power supply voltage used only in the second electrode drive circuit in the liquid crystal display device.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an active matrix liquid crystal display device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a circuit configuration of a common electrode driving circuit incorporated in the liquid crystal display device, and FIG. 2 schematically shows a circuit configuration of the liquid crystal display device.
[0010]
2 includes, for example, a normally white liquid crystal panel 10 capable of color display, an X driver 12 and a Y driver 14 electrically connected to the liquid crystal panel 10, and the X driver 12 and the Y driver. And a liquid crystal controller 16 for controlling 14.
[0011]
The liquid crystal panel 10 has a structure similar to that of the prior art held between the liquid crystal cell array substrate and the counter substrate. That is, the array substrate and the counter substrate have insulating properties and light transmittance, respectively, and the liquid crystal cell is formed by filling a liquid crystal composition in the gap between the array substrate and the counter substrate. The array substrate has a matrix array of (640 × 3) × 480 pixel electrodes 20, scanning lines Y 1 to Y 480 formed along the rows of these pixel electrodes 20, and along the rows of these pixel electrodes 20, respectively. The signal lines X1 to X640 × 3 that are formed and a first alignment film that entirely covers the matrix array of the pixel electrodes 20 are included. The scanning lines Y1 to Y480 each select a row of the pixel electrode 20, and the signal lines X1 to X640 × 3 are respectively provided to apply a signal voltage to the pixel electrode 20 of the selected row. The counter substrate includes a common electrode 22 that faces the matrix array of pixel electrodes 20 and a second alignment film that entirely covers the common electrode 22. The first and second alignment films are provided for twist nematic (TN) alignment of the liquid crystal molecules in the liquid crystal cell when there is no potential difference between the pixel electrode 20 and the common electrode 22. The outer surfaces of the array substrate and the counter substrate are covered with two polarizing plates set in directions orthogonal to each other.
[0012]
For the array substrate, (640 × 3) × 480 thin film transistors (TFTs) 24 are further formed adjacent to the intersections of the scanning lines Y1 to Y480 and the signal lines X1 to X640 × 3, respectively. Each is used as a switching element for selectively driving the corresponding pixel electrode 20. The gate of each TFT 24 is connected to one of the scanning lines Y1 to Y480, the drain is connected to one of the signal lines X1 to X640 × 3, and the source is connected to one of all the pixel electrodes 20. Is done. In addition, the auxiliary capacitance line 26 is formed along the row of the pixel electrodes 20. Each pixel electrode 20 forms a liquid crystal capacitor CLC by capacitive coupling with the common electrode 22, and forms an auxiliary capacitor CS by capacitive coupling with the auxiliary capacitor line 26. Further, the gate and source of each TFT 24 have a parasitic capacitance CGS formed between them.
[0013]
The liquid crystal controller 16 receives gradation data supplied from the outside in pixel units, generates a start pulse ST and a shift clock CK in synchronization with the supply timing of the gradation data, and converts the gradation data into the start pulse ST and the shift clock CK. At the same time, it is supplied to the X driver 12. The start pulse ST is generated every horizontal scanning period, and the shift clock CK is generated every supply timing of 640 × 3 gradation data sequentially supplied in synchronization with the start pulse ST. The liquid crystal controller 16 further generates a selection signal for selecting one of the scanning lines Y 1 to Y 480 for each horizontal scanning period, and supplies this to the Y driver 14. The shift clock CK is stopped when gradation data is no longer supplied from the outside. In this case, the liquid crystal controller 16 supplies gradation data fixed to a predetermined value representing complete black to the X driver 12, and at the same time, a shutdown signal SHUT rising from 0V to + 5V is supplied to the common electrode driving circuit shown in FIG. Supply. Further, the liquid crystal controller 16 outputs a polarity inversion signal POL that alternately changes from one of 0V and + 5V to the other every one frame period and one horizontal scanning period in order to perform frame inversion driving and line inversion driving of the pixel electrode. To supply. This polarity inversion signal POL is also supplied to the common electrode driving circuit shown in FIG.
[0014]
The X driver 12 includes a 640 × 3 stage shift register, a D / A converter, and 640 × 3 latch circuits. The shift register transfers the start pulse ST to the subsequent stage in response to the shift clock CK. In response to the shift clock CK, the D / A converter converts the gradation data into a signal voltage level in a range from 0 V to +5 V obtained from the power supply voltage + VDD (+5 V). Each of the 640 × 3 latch circuits latches the output of the D / A converter in response to the start pulse ST transferred to the corresponding stage of the shift register, and responds to the next start pulse ST supplied from the liquid crystal controller 16. Then, the latch voltage is continuously supplied as a signal voltage to each of the signal lines X1 to X640 × 3. When the gradation data is fixed to a predetermined value by the liquid crystal controller 16, the D / A converter converts the gradation data into a signal voltage level of + 5V. Further, the D / A converter sets the signal voltage level converted from the gradation data to + 2.5V which is the center level in the range of 0V to + 5V when the polarity inversion signal POL supplied from the liquid crystal controller 16 is + 5V. Invert with reference.
[0015]
The Y driver 14 sequentially selects the scanning lines Y1 to Y480 based on the selection signal from the liquid crystal controller 16, and supplies a scanning pulse that rises from −12V equal to the power supply voltage −VOFF to + 19V equal to the power supply voltage + VON to the selected scanning line. . The potential of the non-selected scanning line is maintained at −12V which is equal to the power supply voltage −VOFF.
[0016]
Each TFT 24 supplies a signal voltage from the corresponding signal line to the pixel electrode 20 when the TFT 24 becomes conductive with the rise of the scanning pulse from the corresponding scanning line. The liquid crystal capacitor CLC between the pixel electrode 20 and the common electrode 22 and the auxiliary capacitor CS between the pixel electrode 20 and the auxiliary capacitor 26 are charged by this signal voltage. The TFT 24 becomes non-conductive along with the fall of the scanning pulse, but the position of the pixel electrode 20 is retained with reference to the potential of the common electrode 22 after this, and is canceled when the TFT 24 becomes conductive again after one frame period. The
[0017]
The common electrode driving circuit shown in FIG. 1 is incorporated in the liquid crystal display device described above to drive the common electrode 22 of the liquid crystal panel shown in FIG. In this liquid crystal display device, as shown in FIG. 1, a power supply voltage of +5 V is supplied from a computer or the like to the DC / DC converter CNV and the power supply terminal + VDD via the external power supply terminal VEX. The DC / DC converter CNV converts the power supply voltage of +5 V from the external power supply terminal VEX into stable power supply voltages of +19 V, −12 V, and −3 V, and supplies them to the power supply terminals + VON, −VOFF, and −VEE, respectively. The common electrode drive circuit operates with power supply voltages of +19 V, −3 V and +5 V supplied to power supply terminals + VON, −VEE and + VDD. Here, the power supply voltages of + 19V and −3V are stabilized by the DC / DC converter CNV, but the power supply voltage of + 5V is not stabilized because it is directly supplied from the external power supply terminal VEX.
[0018]
As shown in FIG. 1, the common electrode drive circuit includes MOS transistors TR1-TR4, fixed resistors R1-R10, smoothing capacitors C1 and C2, variable resistors VR1 and VR2, operational amplifiers OP1-OP4, and a multiplexer MPX. MOS transistors TR1 and TR3 are configured as a P-channel type, and MOS transistors TR2 and TR4 are configured as an N-channel type. The operational amplifiers OP1 to OP4 operate with power supply voltages of + 5V and -3V, and are configured as a rail-to-rail type that can obtain an output substantially equal to these voltage levels. The multiplexer MPX is configured by an HC4053 type that operates with a power supply voltage of + 5V, for example.
[0019]
The current path of the P channel MOS transistor TR1 is connected between the power supply terminal + VDD and one end of the resistor R9, and the current path of the P channel MOS transistor TR3 is connected between the other end of the resistor R9 and the common voltage output terminal VCOM. The current path of the N-channel MOS transistor TR4 is connected between the common voltage output terminal VCOM and one end of the resistor R10, and the current path of the N-channel MOS transistor TR2 is connected between the other end of the resistor R10 and the power supply terminal -VEE. The MOS transistors TR3 and TR4 conduct in a complementary relationship according to the gate voltage controlled by the multiplexer MPX, and the positive voltage (VOCMH) and the power supply terminal − applied from the power supply terminal + VDD via the MOS transistor TR1 and the resistor R9. A CMOS inverter is configured to output one of the negative voltage (VCOML) applied from VEE through MOS transistor TR2 and resistor R10 to common voltage output terminal VCOM. The smoothing capacitor C1 is connected between the connection point between the MOS transistor TR1 and the resistor R9 and the ground terminal (0 V) in order to smooth the positive voltage applied to the CMOS inverter. The smoothing capacitor C2 is connected between the connection point between the MOS transistor TR4 and the resistor R10 and the ground terminal in order to smooth the negative voltage applied to the CMOS inverter.
[0020]
The multiplexer MPX selects a -3V power supply voltage obtained from the power supply terminal -VEE when the polarity inversion signal POL from the liquid crystal controller 16 shown in FIG. 2 rises to + 5V, and the polarity inversion signal POL falls to 0V. Sometimes, a power supply voltage of +5 V obtained from the power supply terminal + VDD is selected, and the voltage thus selected is supplied as a gate voltage to the MOS transistors TR3 and TR4. Further, the multiplexer MPX selects the -3V power supply voltage obtained from the power supply terminal -VEE when the shutdown signal SHUT from the liquid crystal controller 16 rises to + 5V, and the operational amplifier OP1 when the shutdown signal SHUT falls to 0V. An output voltage is selected, and the voltage thus selected is supplied as a gate voltage to the MOS transistor TR1, and further supplied to the MOS transistors TR3 and TR4.
[0021]
The operational amplifiers OP1 to OP4 each generate an output voltage corresponding to the potential difference between the non-inverting input terminal and the inverting input terminal from the output terminal. The output terminal of the operational amplifier OP1 is connected to the multiplexer MPX, and the output terminal of the operational amplifier OP1 is connected to the gate of the MOS transistor TR2. The non-inverting input terminal of the operational amplifier OP1 is connected to the connection point between the resistor R9 and the MOS transistor TR3 via the resistor R6, and the non-inverting input terminal of the operational amplifier OP2 is connected to the connection point between the resistor R10 and the MOS transistor TR4 via the resistor R8. Connected. The resistor R3 is connected between the power supply terminal + VDD and the variable resistor VR2 at one end, the resistor R4 is connected between the other end of the variable resistor VR2 and the ground terminal, and an intermediate tap of the variable resistor VR2 is connected to the inverting input terminal of the operational amplifier OP1 and the operational amplifier OP2. Connected to the inverting input terminal. The output terminal of the operational amplifier OP3 is connected to the non-inverting input terminal of the operational amplifier OP1 through the resistor R5 and is connected to the inverting input terminal of the operational amplifier OP3. The output terminal of the operational amplifier OP4 is connected to the non-inverting input terminal of the operational amplifier OP2 via the resistor R7 and to the inverting input terminal of the operational amplifier OP4. The resistor R1 is connected between the power supply terminal -VEE and the non-inverting input terminal of the operational amplifier OP3, the variable resistor VR1 is connected between the non-inverting input terminal of the operational amplifier OP3 and the non-inverting input terminal of the operational amplifier OP4, and the resistor R2 is connected to the operational amplifier OP4. It is connected between the non-inverting input terminal and the power supply terminal + VON. An intermediate tap of the variable resistor VR1 is connected to one end of the variable resistor VR1.
[0022]
That is, the resistor R3, the variable resistor VR2, and the resistor R4 constitute a voltage dividing circuit that divides the voltage between the power supply terminal + VDD and the ground terminal by the resistance ratio, and the common center voltage VCOMC, that is, the high level VCOMH of the common voltage VCOM and the low Used to set the average of level VCOML. On the other hand, the resistor R1, the variable resistor VR1, and the resistor VR2 constitute a voltage dividing circuit that divides the voltage between the power supply terminals -VEE and + VON by a resistance ratio, and the amplitude VCOM (pp) of the common voltage VCOM, that is, a high level Used to set the difference between VCOMH and low level VCOML.
[0023]
Here, actual values of VCOMH, VCOML, VCOMC, and VCOM (p-p) will be described. In the liquid crystal panel 10 of this embodiment, the signal voltage is generated from the voltage of the power supply terminal + VDD and varies in the range of 0 V to +5 V depending on the gradation data. As shown in FIG. 4, for example, when the scanning line Y1 rises from −12V to + 19V by the scanning pulse from the Y driver 14, the corresponding TFT 24 becomes conductive, and the signal voltage supplied from the X driver 12 to the first signal line Y1 is changed. Applied to the corresponding pixel electrode 20. At this time, if the signal voltage is + 5V, the pixel potential of the pixel electrode 20 changes to + 5V. However, since the gate and the source of the TFT 24 have a parasitic capacitance CGS formed between them, when the TFT 24 becomes non-conductive, the charge on the pixel electrode 20 moves to charge the capacitance CGS. The potential of the pixel electrode 20 is lowered by a predetermined level VP (about 1.3V) to + 3.7V. Further, when the level conversion of the signal voltage is performed for the frame inversion driving and the line inversion driving, the signal voltage becomes 0 V under the same gradation data when the inversion is not performed. In this case, after the pixel potential of the pixel electrode 20 changes to 0V and the TFT 24 becomes non-conductive, the parasitic capacitance CGS further decreases by a predetermined level VP (about 1.3V) to −1.3V. . In order to obtain a potential difference of 5V required between the pixel electrode 20 and the common electrode 22, VCOMH is set to VP + 3.7V, and VCOML is set to -1.3V. In this case, VCOM (p−p) is set to + 5V, and VCOMC is set to + 1V.
[0024]
The resistance values of the resistors R5, R7, and R8 are selected so as to satisfy the following relationship, respectively.
R5: R6 = R7: R8 (1)
The high level VCOMH and the low level VCOML of the common voltage VCOM are equal to the source voltage of the MOS transistor TR1 and the source voltage of the MOS transistor TR4, respectively. These VCOMH, VCOML, VCOMC, and VCOM (p-p) are expressed as follows using the inverted input voltages V0 of the operational amplifiers OP1 and OP2, the output voltage V1 of the operational amplifier OP3, and the output voltage V2 of the operational amplifier OP4. .

By the way, the voltage V0 changes due to the voltage fluctuation of the power supply terminal + VDD, and the common center voltage VCOMC is set according to the relationship shown in FIG. That is, since the voltage between the power supply terminal + VDD and the ground terminal is divided by the voltage dividing circuit of the resistor R3, the variable resistor VR2, and the resistor R4, the variation rate of the voltage V0 is the voltage dividing ratio (resistance ratio) of the voltage dividing circuit. Depends on. For this reason, the voltage V0 is determined in advance so that the common center voltage VCOMC is shifted to an optimum value determined by the type of the liquid crystal panel 10 when the voltage of the power supply terminal + VDD varies. The voltages V1 and V2 are determined from the VCOM (pp) and VCOMC inherent to the liquid crystal panel 10, the voltage V0 having the common center voltage VCOMC as the optimum value when the power supply voltage fluctuates, and the expressions (4) and (5). Is done. The resistors R1 and R2 are selected so that the voltages V1 and V2 thus determined are obtained.
[0025]
As actual values, the resistors R1 = 8.2 kΩ, R2 = 68 kΩ, R3 = 47 kΩ, R4 = 6.8 kΩ, R5 = 4.7 kΩ, R6 = 4.7 kΩ, VR1 = 22 kΩ, VR2 = 47 kΩ are selected. Yes.
[0026]
Here, the operation of the common electrode driving circuit will be described.
[0027]
The operational amplifiers OP3 and OP4 reduce the output voltage corresponding to the voltage divided by the voltage dividing circuit in which the common voltage amplitude VCOM (pp) is set by the variable resistor VR1 and output the output voltages. The non-inverting input terminal of the operational amplifier OP1 is set to a potential corresponding to the output voltage of the operational amplifier OP3 supplied via the resistor R5 and the source voltage of the MOS transistor TR3 supplied via the resistor R6, and the inverting input terminal of the operational amplifier OP1. Is set to a potential corresponding to the voltage divided by the voltage dividing circuit in which the common center voltage VCOMC is set by the variable resistor VR2. The operational amplifier OP1 generates an output voltage corresponding to these potential differences and supplies it to the multiplexer MPX. The multiplexer MPX supplies the output voltage of the operational amplifier OP1 as a gate voltage to the MOS transistor TR1 when the shutdown signal SHUT is maintained at 0V. As a result, the voltage drop in the MOS transistor TR1 is controlled, and the source voltage of the MOS transistor TR3 is stabilized to the above-mentioned VCOMH. On the other hand, the non-inverting input terminal of the operational amplifier OP2 is connected to the operational amplifier OP4 supplied through the resistor R7. The potential is set according to the output voltage and the source voltage of the MOS transistor TR4 supplied via the resistor R8, and the potential of the inverting input terminal of the operational amplifier OP2 is adjusted by adjusting the variable resistor VR2 so that the above-described common center voltage VCOMC is obtained. The position is set according to the voltage from the voltage dividing circuit. The operational amplifier OP2 generates an output voltage corresponding to these potential differences, and supplies this output voltage to the MOS transistor TR2 as a gate voltage. As a result, the voltage drop in the MOS transistor TR1 is controlled, and the source voltage of the MOS transistor TR3 is stabilized at the above-described VCOML.
[0028]
The multiplexer MPX changes the gate voltage of the MOS transistor TR3 from one of −3V and + 5V to the other each time the polarity inversion signal POL changes as the pixel potential of the pixel electrode 20 changes. The MOS transistor TR3 becomes conductive when the gate voltage is set to -3V, and becomes non-conductive when the gate voltage is set to + 5V. The MOS transistor TR4 becomes conductive when the gate voltage is set to + 5V, and becomes non-conductive when the gate voltage is set to -3V. That is, stable + COMV VCOMH and stable -1.3 V VCOML are alternately applied to the common voltage terminal VCOM via the MOS transistors TR3 and TR4, respectively. Thereby, the electric field direction in the liquid crystal cell is reversed without changing the potential difference between the pixel electrode 20 and the common electrode 22.
[0029]
If the power supply voltage of the power supply terminal + VDD fluctuates, the potentials at the non-inverting input terminals of the operational amplifiers OP1 and OP2 change along with this voltage fluctuation, the common center voltage VCOMC shifts to the optimum value, and VCOMH and VCOML become this common. Shift is performed in accordance with the shift of the center voltage VCOMC.
[0030]
When the shutdown signal SHUT changes to + 5V with the stop of the shift clock CK, the multiplexer MPX supplies a gate voltage of −3V to the MOS transistors TR1, TR3, and TR4. Therefore, the common voltage VCOM is set to + 5V via the MOS transistors TR1 and TR3.
[0031]
In the liquid crystal display device of the above-described embodiment, the CMOS inverter has the CMOS transistors TR3 and TR4 connected in series between the power supply terminal + VDD and the power supply terminal -VEE, and the feedback loop of the operational amplifier OP1 and the MOS transistor TR1 has a variable voltage drop. As a means, the positive voltage applied to the CMOS inverter from the power supply terminal + VDD and the negative voltage applied to the CMOS inverter from the negative power supply terminal −VEE are adjusted to desired levels VCOMH and VCOML, respectively. In this case, almost no voltage drop occurs in the CMOS inverter, so that +5 V and −3 V close to VCOMH and VCOML obtained from the liquid crystal display device DC / DC converter CNV can be used, and thereby the power of the common electrode drive circuit Loss can be reduced. Furthermore, since the power supply voltages of the power supply terminals + VDD and -VEE are adjusted by the variable voltage drop means, it is not necessary to supply the power supply terminals + VDD to the power supply terminal + VDD in a stabilized state. Therefore, the external power supply voltage supplied to the liquid crystal display device or various power supply voltages generated from the external power supply voltage in the liquid crystal display device can be used as the power supply voltage of the common electrode driving circuit. In other words, it is possible to eliminate the need to generate a power supply voltage used only for the common electrode drive circuit in the liquid crystal display device.
[0032]
In this embodiment, the common voltage amplitude VCOM (pp) is set by adjusting VR1 so that the difference between VCOMH and VCOML is appropriate in the liquid crystal panel 10 so that the liquid crystal panel 10 has no flicker. If the common center voltage VCOMC is set by adjusting VR2, even if the voltage of the power supply terminal + VDD subsequently varies, the common center voltage VCOMC is shifted according to this voltage variation. For this reason, it is possible to prevent flicker from occurring due to voltage fluctuation of the power supply terminal + VDD.
[0033]
Further, in this embodiment, when the shift clock CK is stopped in the liquid crystal display device, the common voltage VCOM is set equal to the signal voltage +5 V at this time, so that the liquid crystal cell is protected from application of unnecessary DC voltage. be able to.
[0034]
Next, an active matrix liquid crystal display device according to a second embodiment of the present invention will be described. This liquid crystal display device is configured similarly to the first embodiment shown in FIG. 2 except that the common electrode drive circuit is configured as shown in FIG. For this reason, parts common to the first embodiment are denoted by the same reference numerals in FIG. 5 and description thereof is omitted.
The second embodiment is applied when the DC / DC converter CNV is allowed to generate a power supply voltage dedicated to the common electrode driving circuit. The common electrode driving circuit is the same as in the first embodiment in the liquid crystal panel 10. In order to drive the common electrode 22, the liquid crystal display device is incorporated.
[0035]
In this liquid crystal display device, as shown in FIG. 5, a power supply voltage of +5 V is supplied from a computer or the like to the DC / DC converter CNV and the power supply terminal + VDD via the external power supply terminal VEX. The DC / DC converter CNV converts the + 5V power supply voltage from the external power supply terminal VEX into stable + 19V, -12V, -1.3V, and -3V power supply voltages, and the power supply terminals + VON, -VOFF, -VBB and -Supply to VEE. The common electrode drive circuit operates with power supply voltages of −1.3V, −3V, and + 5V supplied to power supply terminals −VBB, −VEE, and + VDD. Here, the power supply voltage of −3V is stabilized by the DC / DC converter CNV, but the power supply voltage of + 5V is not stabilized because it is directly supplied from the external power supply terminal VEX. Further, the DC / DC converter CNV changes the power supply voltage of −1.3V equal to VCOML in accordance with the fluctuation of the power supply voltage supplied from the external power supply terminal VEX, and the rate of this change can be varied by the adjustment signal ADJ. Configured. The change rate of the power supply voltage of the power supply terminal -VBB is appropriately adjusted according to the center level of the signal voltage so as not to cause the flicker phenomenon.
[0036]
The common electrode driving circuit shown in FIG. 5 includes MOS transistors TR1, TR3, and TR4, fixed resistors R3, R6, and R9, a smoothing capacitor C1, a variable resistor VR, an operational amplifier OP1, a multiplexer MPX, and a Zener diode ZD. MOS transistors TR1 and TR3 are configured as a P-channel type, and MOS transistor TR4 is configured as an N-channel type. The operational amplifier OP1 operates with power supply voltages of + 5V and −1.3V, and is configured as a rail-to-rail type that can obtain an output substantially equal to the voltage level. The multiplexer MPX is configured by an HC4053 type that operates with a power supply voltage of + 5V, for example.
[0037]
In this common electrode drive circuit, the resistor R3 is connected between the power supply terminal + VDD and the inverting input terminal of the operational amplifier OP1, and the Zener diode ZD is connected to the inverting input terminal of the operational amplifier OP1 and the power supply terminal −VBB in order to set a reference for the common voltage amplitude. Connected in reverse. The non-inverting input terminal of the operational amplifier OP1 is connected to the connection point between the resistor R9 and the MOS transistor TR3 via the resistor R6, and further connected to the power supply terminal -VBB via the variable resistor VR for adjusting the common voltage amplitude. . An intermediate tap of the variable resistor VR is connected to one end of the variable resistor VR. The current path of the MOS transistor TR4 is connected between the common electrode output terminal VCOM and the power supply terminal -VBB. The inverting input terminal of the operational amplifier OP1 is set to a potential higher than the power supply terminal -VBB by the Zener voltage VD1 of the Zener diode ZD, and the non-inverting input terminal of the operational amplifier OP1 is set to a potential divided by the resistor R6 and the variable resistor VR. The
[0038]
The source voltage of the MOS transistor TR3 is used as a high level VCOMH of the common voltage VCOM and is expressed as follows.
VCOMH = VCOML + (1 + R6 / VR1) VD1 (6)
That is, the difference between VCOMH and VCOML is set by adjusting the variable resistor VR1.
[0039]
In operation, the operational amplifier OP1 generates an output voltage such that the potential of the non-inverting input terminal is equal to the potential of the inverting input terminal, and supplies the output voltage to the multiplexer MPX. The multiplexer MPX supplies the output voltage of the operational amplifier OP1 as a gate voltage to the MOS transistor TR1 when the shutdown signal SHUT is maintained at 0V. Thereby, the voltage drop in the MOS transistor TR1 is controlled, and the source voltage of the MOS transistor TR3 is stabilized to the above-mentioned VCOMH.
[0040]
The multiplexer MPX changes the gate voltage of the MOS transistor TR3 from one of −3V and + 5V to the other each time the polarity inversion signal POL changes as the pixel potential of the pixel electrode 20 changes. The MOS transistor TR3 becomes conductive when the gate voltage is set to -3V, and becomes non-conductive when the gate voltage is set to + 5V. The MOS transistor TR4 becomes conductive when the gate voltage is set to + 5V, and becomes non-conductive when the gate voltage is set to -3V. That is, stable + COMV VCOMH and stable -1.3 V VCOML are alternately applied to the common voltage terminal VCOM via the MOS transistors TR3 and TR4, respectively. Thereby, the electric field direction in the liquid crystal cell is reversed without changing the potential difference between the pixel electrode 20 and the common electrode 22.
[0041]
If the power supply voltage of the power supply terminal + VDD fluctuates, the potential of the power supply terminal −VBB changes with this voltage fluctuation, the common center voltage VCOMC shifts to the optimum value, and VCOMH and VCOML shift the common center voltage VCOMC. Shift in response to.
[0042]
When the shutdown signal SHUT changes to + 5V with the stop of the shift clock CK, the multiplexer MPX supplies a gate voltage of −3V to the MOS transistors TR1, TR3, and TR4. Therefore, the common voltage VCOM is set to + 5V via the MOS transistors TR1 and TR3.
[0043]
According to the second embodiment described above, the common electrode drive circuit can be configured with a small number of components, and the same effect as in the first embodiment can be obtained.
[0044]
Next, an active matrix liquid crystal display device according to a third embodiment of the present invention will be described. This liquid crystal display device is configured similarly to the first embodiment shown in FIG. 2 except that the common electrode drive circuit is configured as shown in FIG. For this reason, parts common to the first embodiment are denoted by the same reference numerals in FIG. 6 and description thereof is omitted.
[0045]
The common electrode driving circuit shown in FIG. 6 includes MOS transistors TR1-TR4, fixed resistors R1-R11, smoothing capacitors C1 and C2, delay capacitors C3, variable resistors VR1 and VR2, operational amplifiers OP1-OP4, multiplexer MPX, and inverters INV1-INV4. And AND gates AND1-AND2.
[0046]
In this common electrode drive circuit, the inverter section is composed of a CMOS inverter including MOS transistors TR3 and TR4, and a control circuit including a multiplexer MPX, inverters INV1-INV4, AND gates AND1-AND2, a resistor R11, and a capacitor C3. . MOS transistors TR3 and TR4 conduct in a complementary relationship, and positive voltage (VCOMH) applied from power supply terminal + VDD through MOS transistor TR1 and resistor R9 and from power supply terminal -VEE through MOS transistor TR2 and resistor R10. One of the applied negative voltages (VCOML) is selectively output to the common voltage output terminal VCOM. The control circuit generates a gate voltage that changes so that the transistors TR3 and TR4 are made conductive without overlapping in time.
[0047]
The multiplexer MPX outputs a power supply voltage of −3V obtained from the power supply terminal −VEE with the rise of the polarity inversion signal POL, and supplies a power supply voltage of + 5V obtained from the power supply terminal + VDD with the fall of the polarity inversion signal POL. Output. The output voltage of the multiplexer MPX is supplied to the inverter INV1 and the AND gate AND2, and is also supplied to the inverter INV2 through a delay circuit composed of the resistor R11 and the capacitor C3. This delay circuit delays the output voltage of the multiplexer MPX corresponding to the time constants of the resistor R11 and the capacitor C3. The AND gate AND1 generates an output voltage corresponding to the output voltage of the inverter INV1 and the output voltage of the inverter INV2, and supplies this output voltage as a gate voltage to the gate of the MOS transistor TR3 via the inverter INV4. The AND gate AND2 generates an output voltage corresponding to the output voltage of the inverter INV2 and the output voltage of the multiplexer MPX, and supplies this output voltage to the gate of the MOS transistor TR4 as a gate voltage.
[0048]
In this liquid crystal display device, the components of the control circuit described above generate output voltages that change in waveforms as shown in FIG. When the level of the common voltage VCOM is inverted, the gate voltages of the transistors TR3 and TR4 change so that both the transistors TR3 and TR4 are once set to non-conductive and then one of the transistors TR3 and TR4 is made conductive. That is, since the control circuit does not conduct both transistors TR3 and TR4 simultaneously, it is possible to prevent a through current from flowing through these transistors TR3 and TR4. Therefore, the power consumption of the liquid crystal display device can be reduced.
[0049]
【The invention's effect】
According to the present invention, it is possible to provide a liquid crystal display device capable of reducing power loss without restricting the power supply voltage level.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a common electrode driving circuit incorporated in a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram schematically showing a configuration of a liquid crystal display device including the common electrode driving circuit shown in FIG.
3 is a graph showing a common center voltage depending on a power supply voltage + VDD in the common electrode driving circuit shown in FIG.
4 is a time chart for explaining the operation of the common electrode driving circuit shown in FIG. 1; FIG.
FIG. 5 is a circuit diagram showing a configuration of a common electrode driving circuit incorporated in a liquid crystal display device according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a common electrode driving circuit incorporated in a liquid crystal display device according to a third embodiment of the present invention.
7 is a time chart for explaining the operation of the inverter unit of the common electrode driving circuit shown in FIG. 6;
[Explanation of symbols]
OP1-OP4 ... Operational amplifier
TR1-TR4 ... MOS transistors
MPX ... Multiplexer
R1-R11: Fixed resistance
VR1, VR2 ... variable resistance
C1, C2 ... Smoothing capacitors
C3 ... Delay capacitor
INV1-INV4 ... Inverter
AND1, AND2 ... ANDGATE

Claims

A first electrode substrate on which a plurality of first electrodes are disposed; a second electrode substrate on which second electrodes are disposed; a light modulation layer held between the first and second electrode substrates; and the plurality of first electrodes A first electrode driving circuit for driving one electrode; and a second electrode driving circuit for driving the second electrode. The second electrode driving circuit is connected in series between a first power supply terminal and a second power supply terminal. And an inverter unit that alternately turns on CMOS transistors connected to each other at a predetermined cycle to output a voltage at a connection point of the CMOS transistor to the second electrode, and a first voltage supplied from the first power supply terminal to the inverter unit. And a voltage adjustment unit that adjusts a second voltage supplied from the second power supply terminal to the inverter unit, and the voltage adjustment unit divides the power supply voltage supplied from the outside by resistance and performs the division according to the division ratio. First and second voltage Includes resistance division means for setting a plurality of pixel electrodes the first electrode substrate is arranged in a matrix as said first electrode, a plurality of switching elements connected respectively to the pixel electrodes, the pixel electrodes each corresponding row A plurality of scanning lines selected by switching elements corresponding to the pixel electrodes, and a plurality of signal lines for setting the potentials of the pixel electrodes in the selected row via the switching elements corresponding to the pixel electrodes, The substrate includes a common electrode facing the pixel electrode as the second electrode.

The first electrode driving circuit includes a Y driver that sequentially drives the plurality of scanning lines, and an X driver that generates a plurality of signal voltages under the external power supply voltage and drives the plurality of signal lines with these signal voltages, respectively. The display device according to claim 1 , further comprising:

The resistance dividing unit is configured such that the first and second voltages follow a variation in a potential shift amount of the second electrode depending on the external power supply voltage due to a parasitic capacitance of the pixel electrode. The display device according to claim 2 .

2. The display device according to claim 1, wherein the first electrode is capacitively coupled to an auxiliary capacitance line in the first electrode substrate, and the second electrode is connected to the auxiliary capacitance line.

The display device according to claim 2 , wherein the inverter unit includes a control circuit that controls the two transistors that constitute the CMOS transistor to be conductive without overlapping in time.