JP3931138B2 - Power semiconductor device and method for manufacturing power semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は電力用半導体装置及びそれの製造方法に関し、写真製版工程を削減すると同時に、かかる工程削減に起因した耐圧の低下を改善する技術に関する。
【０００２】
【従来の技術】
従来のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effcet Transistor)は次のように製造される。
【０００３】
まず、ｎ+型シリコン基板上にｎ-型シリコン層をエピタキシャル成長させる。次に、上記エピタキシャル層の主面上にシリコン酸化膜（以下「酸化膜」とも呼ぶ）を形成する。そして、写真製版技術を利用してフォトレジストパターンを酸化膜上に形成し、そのフォトレジストパターンをマスクにして酸化膜のうちで素子配置部の中央領域内の部分をエッチングし、開口を形成する。このとき、エピタキシャル層のうちで素子配置部の外周領域（周辺領域）内の部分は残った酸化膜で覆われる（マスクされる）。そして、フォトレジストパターン及び開口した酸化膜をマスクにしてｐ型不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層の主面内にパワーＭＯＳＦＥＴのｐベース層を形成する。その後、フォトレジストパターンを除去する。
【０００４】
次に、写真製版技術を利用して、中央領域内に開口を有するフォトレジストパターンを形成する。このとき、フォトレジストパターンの開口は上記酸化膜の開口よりも狭く形成し、フォトレジストパターンで以て上記酸化膜のみならずｐベース層のうちで上記酸化膜の開口付近の部分をも覆うようにする。そして、このフォトレジストパターンをマスクにしてｎ型不純物（砒素）をイオン注入し、その後熱処理を施すことによって、ｐベース層の主面内に、パワーＭＯＳＦＥＴのｎ+ソース層を形成する。その後、フォトレジストパターンを除去する。
【０００５】
次に、上記酸化膜及び当該酸化膜の開口内に露出した主面を覆うように、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜を全面的に形成する。続いて、当該絶縁膜上に、ゲートトレンチに対応した開口を有するフォトレジストパターンを写真製版技術を利用して形成し、このフォトレジストパターンをマスクにして上記絶縁膜をエッチングする。フォトレジストパターンの除去後、パターニングされた絶縁膜をマスクにしてｎ+ソース層、ｐベース層、及びエピタキシャル層をエッチングし、ゲートトレンチを形成する。その後、マスクとして用いた絶縁膜を除去し、露出した表面にゲート酸化膜を形成する。
【０００６】
次に、ｎ型のポリシリコンを、ゲートトレンチを埋めるように更に主面よりも上方にまで至るようにＣＶＤ法によって蒸着し、その後、所定の厚さまでエッチバックする。そして、ポリシリコンのうちでトレンチ内から上記酸化膜上に引き上げられた部分を覆うように、写真製版技術を利用してフォトレジストパターンを形成する。その後、当該フォトレジストパターンをマスクにして、主面と同じ高さ又はそれ以下までポリシリコンをドライエッチングする。これによりゲートポリシリコン電極が形成される。なお、ＭＯＳトランジスタを正常動作させるために、トレンチ内のポリシリコンの上面をｐベース層とｎ+ソース層との接合よりも上方に設ける。その後、フォトレジストパターンを除去する。
【０００７】
そして、ポリシリコンの露出した表面にキャップ酸化膜を形成し、更に、層間絶縁膜としてのＢＰＳＧ（Boro-Phospho Silicate Glass）をＣＶＤ法により堆積する。
【０００８】
次に、写真製版技術を利用して、ソースコンタクトホール用及びゲートコンタクトホール用の開口を有するフォトレジストパターンを層間絶縁膜上に形成する。そして、当該フォトレジストパターンをマスクにして層間絶縁膜等をエッチングし、ソースコンタクトホール及びゲートコンタクトホールを形成する。その後、フォトレジストパターンを除去する。なお、ソースコンタクトホールは、ゲートポリシリコン電極付近においてｎ+ソース層を貫通しｐベース層に至るように形成されている。また、ゲートコンタクトホールは外周領域内において酸化膜上に形成され、当該ホール内にゲートポリシリコン電極のうちでゲートトレンチから引き上げられた部分が露出するように形成される。
【０００９】
次に、ソースコンタクトホール及びゲートコンタクトホールを埋めるように、スパッタリング法によって導電性のＡｌ−Ｓｉ膜を全面的に蒸着し、このＡｌ−Ｓｉ膜上に写真製版技術を利用してフォトレジストパターンを形成する。そして、フォトレジストパターンをマスクにしてエッチングを行うことにより、Ａｌ−Ｓｉ膜からソースアルミニウム電極及びゲートアルミニウム電極を形成する。そして、フォトレジストパターンを除去する。
【００１０】
その後、基板においてエピタキシャル層とは反対側の表面上に全面的に導電性のＴｉ／Ｎｉ／Ａｕ合金をスパッタリング法により蒸着し、ドレイン電極を形成する。
【００１１】
以上の工程によって従来のパワーＭＯＳＦＥＴが完成する。
【００１２】
ここで、上述の従来のパワーＭＯＳＦＥＴにおける耐圧を説明する。ソースアルミニウム電極を接地（グランド）電位に設定しドレイン電極を正の電位に設定した状態ではｐベース層とエピタキシャル層との接合部に空乏層が発生する。一般的に、空乏層は印加電圧の１／２乗に比例して広がっていくので、電流も電圧の１／２乗に比例して増加していく。電圧を増加していき空乏層に掛かる電界の強度がある一定値を超えると、アバランシェ・ブレイクダウンが起きる。通常はアバランシェ・ブレイクダウンを起こさないように、アバランシェ・ブレイクダウン電圧の８０％程度の電圧が使用される。このとき、ｐベース層の外端は曲率を有するので、空乏層に掛かる電界はより強くなり、一次元のｐｎ接合耐圧に比べブレイクダウン電圧が小さくなる。そのため、曲率をもつパワーデバイスのブレイクダウン電圧を向上させるための構造がいくつか提案されている。代表的な構造としてフィールドリング構造（又はガードリング構造）やフィールドプレート構造が挙げられ、これらは一般的に広く使われている。フィールドリング構造によれば、主接合を形成するｐベース層の外周にマルチ・フローティング状態のｐ型層を設けることによって、曲率を緩和し、空乏層を均一に保つ。また、フィールドプレート構造によれば、ｐベース層の直上及び外側に絶縁膜を介して電極を配置し該電極に負の電圧を与えることによって、外側へ空乏層を延びやすくし、曲率を緩和する。
【００１３】
なお、上述の従来の製造方法は例えば特許文献１において紹介されている。
【００１４】
【特許文献１】
国際公開第９９／１２２１４号パンフレット
【００１５】
【発明が解決しようとする課題】
上述の従来のパワーＭＯＳＦＥＴの製造方法は６つの写真製版工程を含んでいる。すなわち、
１．ｐベース層の形成時、
２．ｎ+ソース層の形成時、
３．ゲートトレンチの形成時、
４．ゲートポリシリコン電極のパターニング時、
５．コンタクトホールの形成時、及び、
６．アルミニウム電極のパターニング時、
において、写真製版技術を利用する。
【００１６】
ここで、製造工程数削減のためにｎ+ソース層の形成時の写真製版工程を無くした場合、次のような問題が生じる。すなわち、ｎ+ソース層のためのイオン注入は、ｐベース層のためのイオン注入時に用いた上記酸化膜をそのまま再度マスクにして用いてセルフアラインで行うことになる（ダブル拡散構造）。この場合、ｎ+ソース層用の既述のマスク（すなわち酸化膜よりも狭い開口を有するフォトレジストパターン）を用いる場合と比較して、ｎ+ソース層の外端がｐベース層の外端により近くなる。すなわち、外周部分においてｐベース層の幅が狭くなる、換言すればｐベース層の外周とｎ+ソース層の外周との間の距離が短くなる。このため、パンチスルーが起こりやすくなり、耐圧が低下してしまう。
【００１７】
この発明はかかる点に鑑みてなされたものであり、写真製版工程を削減可能であると同時にかかる工程削減に起因した耐圧の低下を改善可能な、電力用半導体装置及びそれの製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る電力用半導体装置は、セル領域である中央領域と前記中央領域を取り巻く外周領域とを有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置であって、第１導電型の第１半導体層と、第１絶縁体と、第２絶縁体と、第１導電型とは反対の第２導電型の第２半導体層と、第１導電型の第３半導体層と、を含んでいる。前記第１半導体層は、前記中央領域と前記外周領域とに渡って設けられた主面を含んでいる。前記第１絶縁体は、前記中央領域内に第１開口を有して前記主面上に設けられており、前記第１開口を成す側面を含んでいる。前記第２絶縁体は、前記第１開口を狭めるように前記第１絶縁体の前記側面上に設けられている。前記第２半導体層は、前記主面内に設けられている。前記第２半導体層は第１部分を含んでおり、当該第１部分は、前記中央領域内において前記電力用半導体素子のベース層を成し前記第１絶縁体に接触するように前記外周領域の側へ延在している。前記第３半導体層は、前記主面のうちで前記第１部分の形成領域内に設けられており、前記第１部分の前記形成領域のうちで前記中央領域内において前記電力用半導体素子の他の一部を成し前記第２絶縁体に接触するように前記外周領域の側へ延在している。前記第３半導体層は、前記第２絶縁体を有した状態で前記第１開口を介して不純物を注入することにより前記第２半導体層内に形成され、前記第２絶縁体に接触し、前記第１絶縁体に接触しない。
【００１９】
また、この発明に係る電力用半導体装置の製造方法は、次の工程(a)〜(h)を含んでいる。なお、前記電力用半導体装置は、セル領域である中央領域と前記中央領域を取り巻く外周領域とを有する素子配置部内に電力用半導体素子を含んでいる。前記工程(a)は、第１導電型の第１半導体層を準備する工程である。なお、前記第１半導体層は、前記中央領域と前記外周領域とに渡る主面を含む。前記工程(b)は、前記中央領域と前記外周領域とに渡って前記主面上に第１絶縁膜を形成する工程である。前記工程(c)は、前記第１絶縁膜を開口して、少なくとも１つの開口を有する第１絶縁体を形成する工程である。前記工程(d)は、前記少なくとも１つの開口を介して前記第１導電型とは反対の第２導電型の不純物をイオン注入する工程である。前記工程(e)は、前記工程(d)の後に熱処理を実施する工程である。前記工程(f)は、前記少なくとも１つの開口を埋めるように第２絶縁膜を形成する工程である。前記工程(g)は、前記第２絶縁膜をエッチバックする工程である。なお、前記少なくとも１つの開口は、前記中央領域内の第１開口を含む。ここで、前記工程(c)は、前記第１絶縁膜に前記第１開口を形成する工程(c)-1)を含む。また、前記工程(d)は、前記第１開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２導電型の第２半導体層の第１部分を形成する工程(d)-1)を含む。前記第１部分は、前記中央領域内において前記電力用半導体素子のベース層を成し前記第１絶縁体に接触するように前記外周領域の側へ延在する。また、前記工程(g)は、前記第２絶縁膜から、前記第１開口を成す前記第１絶縁体の側面上に第２絶縁体を形成して、前記第１開口を狭める工程(g)-1)を含む。前記工程(h)は、前記工程(g)の後、前記第２絶縁体を有した状態で前記第１開口を介して前記第１導電型の不純物をイオン注入して、前記主面のうちで前記第１部分の形成領域内に、前記第２絶縁体に接触し前記第１絶縁体に接触しないように前記第１導電型の第３半導体層を形成する工程である。
【００２０】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係る電力用半導体装置（以下単に「半導体装置」とも呼ぶ）５０１を説明するための平面図を示す。
【００２１】
図１に示すように半導体装置５０１は、素子配置部５５０と、当該素子配置部５５０を取り巻くダイシング部５６０とに大別される。そして、素子配置部５５０は、中央領域（又はセル領域）５５１と、当該中央領域５５１を取り巻く外周領域５５２と、を含んでいる。
【００２２】
図１中の破線で囲んだ部分２（中央領域５５１と外周領域５５２との境界付近の部分）の拡大平面図を図２に示す。また、図２中の３−３線における断面図を図３に示し（シリコンメサ領域）、図２中の４−４線における断面図を図４に示し、図３（又は図４）の一部を図５に拡大して示す。また、図１中の破線で囲んだ部分６（中央領域５５１）の拡大図を図６に示す。なお、図２及び後述の同様の平面図では、説明のために、絶縁膜８４０，８５０，８６０等の図示を省略し、電極８２０等を破断している。また、図面の煩雑化を避けるため、例えば図３中の第２絶縁体７２０のような小さい箇所ではハッチングを省略している。
【００２３】
なお、以下の説明では便宜上、ゲート電極（制御電極）８１０用のゲートトレンチ（以下単に「トレンチ」とも呼ぶ）８１３の最外端の位置を、中央領域５５１と外周領域５５２との境界に選定するが、当該境界はこれに限定されるものではない。例えば、第１絶縁体７１０の側面７１Ｗ（図５参照）の位置を上記境界を選定しても構わない。また、例えば、第２絶縁体７２０において第１絶縁体７１０から遠い側の端の位置を上記境界に選定しても構わない。
【００２４】
半導体装置５０１において素子配置部５５０内にはＭＯＳ型トランジスタ構造（後述する）を有する電力用半導体素子（以下単に「半導体素子」とも呼ぶ）８００が形成されており、当該半導体素子８００としてここではｎチャネル型パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げる。半導体素子８００のＭＯＳ型トランジスタ構造は中央領域５５１に形成されている。
【００２５】
図２〜図６に示すように、半導体装置５０１は、ｎ型（第１導電型）の不純物を高濃度に含んだｎ+型のシリコン基板６００と、当該基板６００の主面上に配置されたｎ-型シリコンのエピタキシャル層（第１半導体層）６１０と、から成る基板を含んでおり、当該２層構造の基板に種々の要素が形成されている。なお、この２層構造基板は素子配置部５５０とダイシング部５６０とに渡っており（素子配置部５５０とダイシング部５６０とを含んでおり）、このためエピタキシャル層６１０の主面（基板６００と接する主面とは反対側の主面）６１Ｓは素子配置部５５０とダイシング部５６０とに渡っている。
【００２６】
外周領域５５２内において、エピタキシャル層６１０の主面６１Ｓ上に、例えばシリコン酸化物から成る膜状の第１絶縁体７１０が配置されている。第１絶縁体７１０は中央領域５５１内に開口（第１開口）７１１（後述の図８を参照）を有しており、平面視上、中央領域５５１内のＭＯＳ型トランジスタ構造を取り囲むような形状を有している。そして、第１絶縁体７１０は開口７１１を成す側面７１Ｗ（図５参照）を有しており、当該側面７１Ｗは中央領域５５１（の中央）側に向いている。
【００２７】
第１絶縁体７１０の側面７１Ｗ上にはエピタキシャル層６１０の主面６１Ｓに接して例えばシリコン酸化物から成る第２絶縁体７２０が配置されており、このため第２絶縁体７２０によって開口７１１が狭められている。第２絶縁体７２０はいわゆるサイド・ウォール・スペーサ（ＭＯＳＦＥＴのゲート電極横に設けられ、例えばＬＤＤ（Lightly Doped Drain）領域の形成に利用される）と同様の形状をしている。図示の例では、第２絶縁体７２０は、第１絶縁体７１０と略同じ高さ（主面６１Ｓの法線方向の寸法。図３〜図５において図面縦方向）を有し、高さ方向において主面６１Ｓから遠くなるほど幅（主面６１Ｓに平行且つ側面７１Ｗに交差（直交）する方向の寸法。図３〜図５において図面横方向）が小さくなっている。なお、図面では第２絶縁体７２０の中央領域５５１側の面（側面）が平面（従って断面視が３角形）の場合を図示しているが、当該面は曲面であっても良い。
【００２８】
エピタキシャル層６１０の主面６１Ｓ内にはｐ型（第２導電型）の不純物、例えばボロンを含んだｐ型シリコンから成るｐ型層（第２半導体層）６２０が形成されており、ｐ型層６２０はパワーＭＯＳＦＥＴのｐベース層（第１部分）６２１から成る。ｐベース層６２１は主面６１Ｓから所定深さまで形成されているが、基板６００には達していない。また、ｐベース層６２１は中央領域５５１内全体に設けられていると共に外周領域５５２の側へ（ここでは外周領域５５２内へ）延在している。このとき、ｐベース層６２１の端部（外端）は第１絶縁体７１０のうちで第２絶縁体７２０付近の端部に対向する位置まで達している。ｐベース層６２１は中央領域５５１内においてＭＯＳ型トランジスタ構造の一部を構成する。
【００２９】
なお、以下の説明では、エピタキシャル層６１０の主面６１Ｓのうちでｐ型層６２０の形成領域を「ｐ型層６２０の主面６１Ｓ」とも表現し、同様に「ｐベース層６２１の主面６１Ｓ」という表現も用いる。
【００３０】
更に、ｐベース層６２１の主面６１Ｓ内にｎ型の不純物、例えば砒素を高濃度に含んだｎ+型シリコン層（第３半導体層）６３０が形成されている。なお、ｎ+型シリコン層６３０はパワーＭＯＳＦＥＴのｎ+ソース層を成すため、以下、当該層６３０を「ｎ+ソース層６３０」とも呼ぶ。ｎ+ソース層６３０は主面６１Ｓから所定深さまで形成されているが、ｐベース層６２１の底部には達していない、すなわちｐベース層６２１よりも浅くこれを越えていない。また、ｎ+ソース層６３０は中央領域５５１内に設けられていると共に外周領域５５２の側へ（ここでは外周領域５５２内へ）延在している。このとき、ｎ+ソース層６３０の端部（外端）は第２絶縁体７２０に対向するが第１絶縁体７１０には対向しない位置に設けられている。ｎ+ソース層６３０は中央領域５５１内においてＭＯＳ型トランジスタ構造の一部を構成する。
【００３１】
なお、以下の説明では、エピタキシャル層６１０の主面６１Ｓのうちでｎ+ソース層６３０の形成領域を「ｎ+ソース層６３０の主面６１Ｓ」とも表現する。
【００３２】
そして、図２に示すように、中央領域５５１内にはゲートトレンチ８１３が平面視上網状に形成されている。図３、図４及び図６に示すように、トレンチ８１３は主面６１Ｓから、ｎ+ソース層６３０及びｐベース層６２１を貫通しエピタキシャル層６１０に至る深さまで形成されている。但し、トレンチ８１３は基板６００には達していない。トレンチ８１３の内表面上には例えば酸化シリコンから成るゲート絶縁膜８４０が配置されており、ゲートトレンチ８１３を埋めるようにゲート絶縁膜８４０上に、高濃度にドーピングされたポリシリコンから成る、ゲートポリシリコン電極８１１が配置されている。なお、ゲートポリシリコン電極８１１はゲートパッド５７０（図１参照）に繋がっている。
【００３３】
図３〜図５に示すように、ゲート絶縁膜８４０はトレンチ８１３内から引き続いて主面６１Ｓ上にも延在している。具体的には、ゲート絶縁膜８４０はｎ+ソース層６３０の主面６１Ｓ上に延在しており、その端部は第２絶縁体７２０に接している。なお、ゲート絶縁膜８４０は第１絶縁体７１０よりも薄い。更に、図２〜図５に示すように、ゲートポリシリコン電極８１１もトレンチ８１３の外へ引き出されており、ゲート絶縁膜８４０上、第２絶縁体７２０上、及び第１絶縁体７１０上に広がっており、これらの要素８４０，７２０，７１０に接している。
【００３４】
そして、ゲートポリシリコン電極８１１を覆って、絶縁を目的とするキャップ酸化膜８５０が配置されている。更に、エピタキシャル層６１０を主面６１Ｓ側から覆うように例えばＢＰＳＧ（Boro-Phospho Silicate Glass）から成る層間絶縁膜８６０が配置されている。
【００３５】
外周領域５５２内には層間絶縁膜８６０、キャップ酸化膜８５０、及びゲートポリシリコン電極８１１を貫通するように、しかし主面６１Ｓには達しないように、ゲートコンタクトホール８１９が形成されている。なお、ここでは、図２に示すようにゲートコンタクトホール８１９が平面視上線状の場合を例示する。そして、ゲートコンタクトホール８１９内においてゲートポリシリコン電極８１１と接するように、例えば導電性のＡｌ−Ｓｉから成るゲートアルミニウム電極８１２が層間絶縁膜８６０上に形成されている。
【００３６】
このとき、ゲートポリシリコン電極８１１のうちでトレンチ８１３外へ引き出された部分は、ゲート絶縁膜８４０、第２絶縁体７２０、及び第１絶縁体７１０を介して主面６１Ｓに対向するように延在しており、更にｐ型層６２０（すなわちｐベース層６２１）よりも中央領域５５１から遠い側へ延在している。そして、ゲートアルミニウム電極８１２はゲートポリシリコン電極８１１のうちでトレンチ８１３外へ引き出された部分を介して主面６１Ｓに対向するように設けられている。ゲートアルミニウム電極８１２は、トレンチ８１３の最外端付近から、中央領域５５１から遠ざかる側へ延在しており、ｐ型層６２０の配置位置を越えて延在している。
【００３７】
ここで、電力用半導体装置５０１では、ゲートポリシリコン電極８１１とゲートアルミニウム電極８１２とから成るゲート電極８１０が、後述のＭＯＳ型トランジスタ構造の制御電極８１０を成している。このとき、電力用半導体装置５０１のゲート電極８１０は、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向するように且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在するように（ｐ型層６２０の配置位置を越えて延在するように）、設けられている。なお、ゲートアルミニウム電極８１２はゲートポリシリコン電極８１１の配線抵抗を低減させる役割を担う。
【００３８】
一方、図２、図４及び図６に示すように中央領域５５１内には、層間絶縁膜８６０、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分、及びｎ+ソース層６３０を貫通してｐベース層６２１に至るように、ソースコンタクトホール８２９が形成されている。このソースコンタクトホール８２９は網状のゲートポリシリコン電極８１１の網の目部分（図２では平面視上４角形の場合を例示している）に設けられており、ゲートポリシリコン電極８１１の付近にｎ+ソース層６３０が残るように形成されている。そして、各ソースコンタクトホール８２９内においてｎ+ソース層６３０及びｐベース層６２１に接するように、例えば導電性のＡｌ−Ｓｉから成るソース電極（主電極）８２０が中央領域５５１内において層間絶縁膜８６０上に形成されている。なお、半導体装置５０１ではソース電極８２０は外周領域５５２内へ及んでいない。
【００３９】
そして、基板６００上には例えばＴｉ／Ｎｉ／Ａｕ合金から成るドレイン電極（主電極）８３０が中央領域５５１と外周領域５５２とに渡って配置されている。
【００４０】
このとき、ソース電極８２０とドレイン電極８３０とは、半導体層６１０，６２０，６３０をこれらの層６１０，６２０，６３０の積層方向（換言すれば主面６１Ｓの法線方向）において挟み込むように設けられている。
【００４１】
ここで、ゲート電極８１０とゲート絶縁膜８４０と半導体層６１０，６２０，６３０とで以て、電力用半導体素子８００（ここではｎチャネル型パワーＭＯＳＦＥＴ）におけるＭＯＳ構造が形成されている。そして、ソース電極８２０とドレイン電極８３０との間の主経路を流れる主電流がゲート電極８１０（のトレンチ８１３内の部分）で以て、より具体的にはゲート電極８１０への印加電圧で以て制御される、というＭＯＳ型トランジスタ構造が形成されている。
【００４２】
次に、図７〜図２２の断面図をも参照しつつ電力用半導体装置５０１の製造方法を説明する。なお、図７〜図２２中の（ａ）は図３に対応し、図７〜図２２中の（ｂ）は図４に対応し、図７〜図２２中の（ｃ）は図６に対応する。
【００４３】
まず、ｎ型不純物を高濃度に含むｎ+型シリコン基板６００を準備し、当該基板６００の主面上にｎ-型シリコン層（第１半導体層）６１０をエピタキシャル成長させる（図７参照）。なお、基板６００及びエピタキシャル層６１０は素子配置部５５０とダイシング部５６０とを含んでおり、エピタキシャル層６１０の主面６１Ｓは素子配置部５５０とダイシング部５６０とに渡っている。
【００４４】
次に、エピタキシャル層６１０の主面６１Ｓ上に全面的に、例えば酸化シリコンから成る第１絶縁膜及びフォトレジスト膜をこの順序で形成する（従って、第１絶縁膜及びフォトレジスト膜は中央領域５５１と外周領域５５２とに渡って設けられる）。次に、写真製版技術を利用して上記フォトレジスト膜をパターニングし、既述の第１絶縁体７１０に対応したフォトレジストパターン９００を形成する（図８参照）。そして、フォトレジストパターン９００をマスクとするエッチングによって、中央領域５５１内において第１絶縁膜に開口（第１開口）７１１を形成する（図８参照）。これにより第１絶縁膜のうちで外周領域５５２内に残った部分が第１絶縁体７１０になる（図８参照）。その後、フォトレジストパターン９００を除去する。
【００４５】
次に、第１絶縁体７１０をマスクにして換言すれば第１絶縁体７１０の開口７１１を介してｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層６１０の主面６１Ｓ内にｐ型層（第２半導体層）６２０のｐベース層（第１部分）６２１を形成する（図９参照）。
【００４６】
その後、ＣＶＤ（Chemical Vapor Deposition）法によって、開口７１１を埋めるように、例えば酸化シリコンから成る第２絶縁膜７２０ｘを形成する（図１０参照）。このとき、第２絶縁膜７２０ｘを、開口７１１内に露出した側面７１Ｗ及び主面６１Ｓに接するように形成する。そして、ドライエッチング法で以て第２絶縁膜７２０ｘをエッチバックすることにより、開口７１１内にｐベース層６２１を露出させると共に第２絶縁膜７２０ｘから第２絶縁体７２０を側面７１Ｗ上に形成する（図１１参照）。これにより、第２絶縁体７２０によって開口７１１が狭められる。
【００４７】
次に、第２絶縁体７２０を有した状態で開口７１１を介してｎ型の不純物（例えば砒素）をイオン注入し、その後熱処理を施すことにより、ｐベース層６２１の主面６１Ｓ内にｎ+ソース層６３０を形成する（図１２参照）。
【００４８】
そして、ＣＶＤ法によって、ｎ+ソース層６３０の露出した主面６１Ｓ並びに第１及び第２絶縁体７１０，７２０を覆うように全面的にシリコン酸化膜９１１を形成する。続いて、写真製版技術を利用して、ゲートトレンチ８１３のパターンに対応したフォトレジストパターン９０１を酸化膜９１１上に形成する。そして、フォトレジストパターン９０１をマスクにしてドライエッチング法によって酸化膜９１１をパターニングする（図１３参照）。
【００４９】
フォトレジストパターン９０１を除去した後、パターニングされた酸化膜９１１をマスクにしてエピタキシャル層６１０を（より具体的にはｎ+ソース層６３０、ｐベース層６２１、及びエピタキシャル層６１０）をエッチングして、ゲートトレンチ８１３を形成する（図１４参照）。その後、酸化膜９１１をエッチング除去する。
【００５０】
次に、エピタキシャル層６１０の露出表面（より具体的にはｎ+ソース層６３０、ｐベース層６２１、及びエピタキシャル層６１０の各露出表面）に例えば熱酸化を施すことにより、ゲート絶縁膜８４０を形成する（図１５参照）。
【００５１】
そして、ＣＶＤ法によって、高濃度にドーピングされたポリシリコン膜８１１ｘを、ゲートトレンチ８１３を埋めるように更には第１及び第２絶縁体７１０，７２０上にも配置されるように、形成する（図１６参照）。
【００５２】
その後、写真製版技術を利用して、ポリシリコン膜８１１ｘのうちでゲートトレンチ８１３内の端部及び該端部に引き続く、第１及び第２絶縁体７１０，７２０上の部分を覆うようにフォトレジストパターン９０２を形成する（図１７参照）。そして、フォトレジストパターン９０２をマスクにしてポリシリコン膜８１１ｘをドライエッチングすることにより、ゲートポリシリコン電極８１１を形成する（図１７参照）。なお、ＭＯＳトランジスタを正常動作させるために、ゲートトレンチ８１３内におけるゲートポリシリコン電極８１１の上面がｐベース層６２１とｎ+ソース層６３０との接合面よりも上方に且つ主面６１Ｓよりも下方に位置するように、ポリシリコン膜８１１ｘをエッチバックする。
【００５３】
フォトレジストパターン９０２を除去した後、ゲートポリシリコン電極８１１の露出面を絶縁する目的で、キャップ酸化膜８５０を形成する（図１８参照）。更に、ゲートポリシリコン電極８１１等を覆うように、例えばＢＰＳＧから成る層間絶縁膜８６０をＣＶＤ法により形成する（図１８参照）。
【００５４】
次に、写真製版技術を利用して、ゲートコンタクトホール８１９用及びソースコンタクトホール８２９用の開口を有するフォトレジストパターン９０３を層間絶縁膜８６０上に形成する（図１９参照）。そして、フォトレジストパターン９０３をマスクにしてドライエッチングにより層間絶縁膜８６０及びキャップ酸化膜８５０を開口する（図１９参照）。
【００５５】
フォトレジストパターン９０３を除去した後、開口した層間絶縁膜８６０をマスクにしてゲートポリシリコン電極８１１及びｎ+ソース層６３０をエッチングし、これによりゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図２０参照）。なお、ソースコンタクトホール８２９は、ｎ+ソース層６３０を貫通し該ホール８２９内にｐベース層６２１が露出するように、形成する。
【００５６】
次に、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を埋めるように層間絶縁膜８６０上に導電性のＡｌ−Ｓｉ膜をスパッタリング法によって全面的に蒸着し、このＡｌ−Ｓｉ膜上に写真製版技術を利用してフォトレジストパターン９０４を形成する（図２１参照）。そして、フォトレジストパターン９０４をマスクにしてエッチングを行うことにより、Ａｌ−Ｓｉ膜から、既述の配置形態のゲートアルミニウム電極８１２及びソース電極８２０を形成する（図２１参照）。なお、ゲートポリシリコン電極８１１及びゲートアルミニウム電極８１２のパターニング形状の制御によって、上述の構造を有する、すなわちゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向し且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在する、ゲート電極８１０が得られる。その後、フォトレジストパターン９０４を除去する。
【００５７】
そして、基板６００においてエピタキシャル層６１０から遠い側の主面上に全面的に導電性のＴｉ／Ｎｉ／Ａｕ合金をスパッタリング法により蒸着し、ドレイン電極８３０を形成する（図２２参照）。
【００５８】
上述のように電力用半導体装置５０１では、ｎ+ソース層６３０用のｎ型不純物を、第２絶縁体７２０を有した状態の開口７１１を介してイオン注入する（図１２参照）。このとき、第２絶縁体７２０を第２絶縁膜７２０ｘのエッチバックによって形成するので（図１０及び図１１参照）、従来の製造方法とは異なり写真製版技術を利用しない。このため、低コスト化が図れる。更に、写真製版技術に要求される高精度な位置合わせが不要となり、歩留まりを向上させることができる。
【００５９】
しかも、第２絶縁体７２０を用いない既述の製造方法（ｐベース層用のイオン注入マスクをそのままｎ+ソース層のイオン注入時にも再利用する）によって製造された半導体装置に比べて、半導体装置５０１はパンチスルーを起こしにくく、その結果、耐圧を向上させることができる。これは以下の理由による。上述のようにｎ+ソース層６３０用のイオン注入を第１及び第２絶縁体７１０，７２０をマスクにして実施する。このため、ｐ型層６２０（ｐベース層６２１）の外端の幅Ｗ１（図３及び図４参照）、換言すればｐ型層６２０の外周とｎ+ソース層６３０の外周との間の距離Ｗ１を、第２絶縁体７２０を用いない既述の製造方法よりも、大きくすることができ、これによりｐ型層６２０の当該外端でのパンチスルーが生じにくくなる。
【００６０】
このように半導体装置５０１によれば、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００６１】
更に、ゲート電極８１０は、ゲートトレンチ８１３内に設けられているだけでなく、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向するように且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在するように（ｐ型層６２０の配置位置を越えて延在するように）、設けられている。このため、ゲート電極８１０は、ソース電極８２０とドレイン電極８３０との間を流れる主電流を制御すると共に、半導体装置５０１の動作時（ソース電極８２０を接地（グランド）電位に設定しドレイン電極８３０を正の電位に設定した時に）フィールドプレート効果を奏して耐圧を向上させる役割を担う。
【００６２】
ここで、電力用半導体装置５０１と、第２絶縁体７２０を用いない既述の製造方法で製造された比較用の電力用半導体装置と、について（いずれの半導体装置も３０ＶクラスのパワーＭＯＳＦＥＴ）、ドレイン−ソース間耐圧をデバイスシミュレータＭｅｄｉｃｉを用いて計算した結果を図２３及び図２４に示す。図２４に示すように比較用の半導体装置では約１９Ｖでブレイクダウンするのに対して、図２３に示すように半導体装置５０１の耐圧は約４４Ｖにまで向上することがわかる。
【００６３】
実施の形態２．
図２５に実施の形態２に係る電力用半導体装置５０２を説明するための平面図を示し、図２５中の２６−２６線における断面図を図２６に示し、図２５中の２７−２７線における断面図を図２７に示す。半導体装置５０２は、半導体装置５０１（図２〜図４参照）から第１及び第２絶縁体７１０，７２０を取り除いた構造を有している。このため、半導体装置５０２では、ゲート絶縁膜８４０はゲートトレンチ８１３外において第１及び第２絶縁体７１０，７２０の配置領域にも延在している。半導体装置５０２のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００６４】
次に、図２８〜図３８の断面図をも参照しつつ半導体装置５０２の製造方法を説明する。なお、図２８〜図３８中の（ａ）は図２５に対応し、図２８〜図３８中の（ｂ）は図２６に対応し、図２８〜図３８中の（ｃ）は図２７に対応する。
【００６５】
まず、既述の半導体装置５０１の製造方法によって、ｎ+ソース層６３０まで形成する（図１２参照）。
【００６６】
次に、ウエットエッチング法により第１及び第２絶縁体７１０，７２０を除去する（図２８参照）。
【００６７】
その後の工程は既述の半導体装置５０１の製造方法と基本的に同様である。具体的には、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図２９参照）。なお、半導体装置５０２の製造方法では、上述のように第１及び第２絶縁体７１０，７２０を除去しているので、酸化膜９１１は第１及び第２絶縁体７１０，７２０が配置されていた領域において主面６１Ｓに接することになる。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図３０参照）。
【００６８】
酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図３１参照）。なお、半導体装置５０２の製造方法では、上述のように第１及び第２絶縁体７１０，７２０を除去しているので、ゲート絶縁膜８４０は第１及び第２絶縁体７１０，７２０が配置されていた領域にも延在することになる。
【００６９】
その後、ポリシリコン膜８１１ｘを形成し（図３２参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図３３参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図３４参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図３５参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図３６参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図３７参照）。更に、ドレイン電極８３０を形成する（図３８参照）。
【００７０】
電力用半導体装置５０２によれば、電力用半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００７１】
このとき、半導体装置５０２は第１及び第２絶縁体７１０，７２０を有しておらず、半導体装置５０２ではゲート電極８１０のトレンチ８１３外の部分と主面６１Ｓとの間に全面的に、第１絶縁体７１０よりも薄いゲート絶縁膜８４０が設けられている。このため、ゲート電極８１０のトレンチ８１３外の部分は主面６１Ｓにより近くなる。従って、半導体装置５０２によれば、ゲート電極８１０によるフィールドプレート効果がより強くなり、耐圧が更に向上する。
【００７２】
実施の形態３．
図３９に実施の形態３に係る電力用半導体装置５０３を説明するための平面図を示し、図３９中の４０−４０線における断面図を図４０に示し、図３９中の４１−４１線における断面図を図４１に示す。半導体装置５０３は、半導体装置５０１（図２〜図４参照）においてゲート電極８１０を、ゲート電極８１０Ｂに変えた構造を有しており、半導体装置５０３のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００７３】
詳細には、ゲート電極８１０Ｂは、既述のゲートポリシリコン電極８１１（図２〜図４参照）においてトレンチ８１３外に引き出された部分を取り除いた構造を有するゲートポリシリコン電極８１１Ｂから成り、既述のゲートアルミニウム電極８１２（図２〜図４参照）を含んでいない。つまり、既述の半導体装置５０１とは異なり、半導体装置５０３のゲート電極８１０Ｂはｐ型層６２０よりも中央領域５５１から遠い側にまでは（ｐ型層６２０の配置位置を越えては）延在しておらず、換言すれば外周領域５５２内に延在しないように設けられている。なお、半導体装置５０３ではキャップ酸化膜８５０も外周領域５５２内に延在していない。また、ゲート電極８１０Ｂはトレンチ８１３外に延在していないので、層間絶縁膜８６０がゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０に接している。
【００７４】
このような構造の半導体装置５０３は、例えば、半導体装置５０１の製造方法においてポリシリコン膜８１１ｘをフォトレジストパターン９０２を用いずにエッチバックすることにより製造可能である（既述の図３２及び図３３参照）。
【００７５】
電力用半導体装置５０３によれば、電力用半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００７６】
実施の形態４．
さて、上述の半導体装置５０３（図３９〜図４１参照）ではゲート電極８１０Ｂが外周領域５５２内において主面６１Ｓに対向していないので、ゲート電極８１０Ｂによるフィールドプレート効果、つまりそれによる耐圧向上効果が得られない。そこで、実施の形態４ではかかる点の改善を説明する。
【００７７】
図４２に実施の形態４に係る電力用半導体装置５０４を説明するための平面図を示し、図４２中の４３−４３線における断面図を図４３に示し、図４２中の４４−４４線における断面図を図４４に示す。半導体装置５０４は、上述の半導体装置５０３（図３９〜図４１参照）においてソース電極８２０をソース電極８２０Ｂに変えた構造を有しており、ソース電極８２０Ｂはソース電極８２０を外周領域５５２内へ延在させて成る。半導体装置５０４のその他の構成は既述の半導体装置５０３と基本的に同様である。
【００７８】
このとき、半導体装置５０４では、ソース電極８２０Ｂが外周領域５５２へ延在し、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分、第２絶縁体７２０、及び第１絶縁体７１０を介して主面６１Ｓに対向するように設けられており、更にｐ型層６２０よりも換言すればｐベース層６２１よりも中央領域５５１から遠い側へ延在するように（ｐ型層６２０の配置位置を越えて延在するように）設けられている。このようなソース電極８２０Ｂは、層間絶縁膜８６０上に配置したＡｌ−Ｓｉ膜のパターニング制御（既述の図３７参照）によって形成可能である。
【００７９】
電力用半導体装置５０４によれば、上述の電力用半導体装置５０３と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５０３よりも耐圧が向上する。
【００８０】
実施の形態５．
図４５に実施の形態５に係る電力用半導体装置５０５を説明するための平面図を示し、図４５中の４６−４６線における断面図を図４６に示し、図４５中の４７−４７線における断面図を図４７に示す。半導体装置５０５は、半導体装置５０１（図２〜図４参照）においてｐ型層６２０をｐ型層（第２半導体層）６２０Ｂに変えた構造を有している。半導体装置５０５のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００８１】
詳細には、図４６及び図４７に示すようにｐ型層６２０Ｂは、既述のｐベース層６２１（図２及び図３参照）の端部を中央領域５５１内の部分よりも主面６１Ｓから深くまで延在させた形状のｐベース層６２１Ｂから成る。なお、ｐベース層６２１Ｂの上記深い部分６２１ＢＤの最深部はゲートトレンチ８１３よりも深い位置（基板６００に近い位置）に在る。また、上記深い部分６２１ＢＤは第１絶縁体７１０に対向する位置にまで延在している。ｐベース層６２１Ｂは次のようにして形成することができる。
【００８２】
まず、既述の半導体装置５０１の製造方法によって、ｐベース層６２１（後にｐベース層６２１Ｂの浅い部分６２１ＢＳを成す）まで形成する（図９参照）。その後、ｐベース層６２１の端部が露出するように開口したフォトレジストパターン９０５を、第１絶縁体７１０及び主面６１Ｓ上に形成する（図４８参照）。そして、フォトレジストパターン９０５をマスクにしてｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、ｐベース層６２１Ｂの深い部分６２１ＢＤを形成する（図４８参照）。これにより、ｐベース層６２１Ｂが形成される。
【００８３】
或いは、ｐベース層６２１Ｂの深い部分６２１ＢＤのためのイオン注入を、ｐベース層６２１Ｂの浅い部分６２１ＢＳのためのイオン注入（すなわち既述のｐベース層６２１のためのイオン注入）よりも先に実施しても構わない（図４９参照）。
【００８４】
なお、浅い部分６２１ＢＳのためのイオン注入後に及び深い部分６２１ＢＤのためのイオン注入後にそれぞれ熱処理を実施しても良いし、これら２回の熱処理をまとめて実施しても良い。
【００８５】
電力用半導体装置５０５によれば、既述の電力用半導体装置５０１と同様の効果が得られる。このとき、ｐベース層６２１Ｂの深い部分６２１ＢＤによってｐ型層６２０Ｂ（ｐベース層６２１Ｂ）の外端の幅Ｗ１がｐ型層６２０での該幅Ｗ１よりも大きくなるので、パンチスルーがいっそう抑制されて耐圧が向上する。
【００８６】
実施の形態６．
図５０に実施の形態６に係る電力用半導体装置５０６を説明するための平面図を示し、図５０中の５１−５１線における断面図を図５１に示し、図５０中の５２−５２線における断面図を図５２に示す。半導体装置５０６は、半導体装置５０２（図２５〜図２７参照）と半導体装置５０３（図３９〜図４１参照）とを組み合わせた構成を有している。具体的には、半導体装置５０６は半導体装置５０３において第１及び第２絶縁体７１０，７２０を取り除いた構成を有しており、半導体装置５０６のその他の構成は既述の半導体装置５０３と基本的に同様である。半導体装置５０６は半導体装置５０２，５０３の製造方法の組み合わせによって製造可能である。
【００８７】
電力用半導体装置５０６によれば、既述の電力用半導体装置５０３と同様の効果が得られる。
【００８８】
実施の形態７．
図５３に実施の形態７に係る電力用半導体装置５０７を説明するための平面図を示し、図５３中の５４−５４線における断面図を図５４に示し、図５３中の５５−５５線における断面図を図５５に示す。半導体装置５０７は、半導体装置５０２（図２５〜図２７参照）と半導体装置５０４（図４２〜図４４参照）とを組み合わせた構成を有している。具体的には、半導体装置５０７は半導体装置５０４において第１及び第２絶縁体７１０，７２０を取り除いた構成を有しており、半導体装置５０７のその他の構成は既述の半導体装置５０４と基本的に同様である。半導体装置５０７は半導体装置５０２，５０４の製造方法の組み合わせによって製造可能である。
【００８９】
電力用半導体装置５０７によれば、既述の電力用半導体装置５０２，５０４と同様の効果が得られる。このとき、半導体装置５０７は第１及び第２絶縁体７１０，７２０を有さないので、ソース電極８２０Ｂによるフィールドプレート効果が半導体装置５０４よりも強くなり、耐圧が向上する。
【００９０】
実施の形態８．
図５６に実施の形態８に係る電力用半導体装置５０８を説明するための平面図を示し、図５６中の５７−５７線における断面図を図５７に示し、図５６中の５８−５８線における断面図を図５８に示す。半導体装置５０８は、半導体装置５０７（図５３〜図５５参照）と半導体装置５０５（図４５〜図４７参照）とを組み合わせた構成を有している。具体的には、半導体装置５０８は半導体装置５０７においてｐ型層６２０をｐ型層６２０Ｂに変えた構成を有しており、半導体装置５０８のその他の構成は既述の半導体装置５０７と基本的に同様である。
【００９１】
電力用半導体装置５０８によれば、既述の電力用半導体装置５０７，５０５と同様の効果が得られる。
【００９２】
実施の形態９．
図５９に実施の形態９に係る電力用半導体装置５０９を説明するための平面図を示し、図５９中の６０−６０線における断面図を図６０に示し、図５９中の６１−６１線における断面図を図６１に示す。また、図６０（又は図６１）の一部を図６２に拡大して示す。半導体装置５０９は、半導体装置５０１（図２〜図４参照）において第１絶縁体７１０及びｐ型層６２０を第１絶縁体７１０Ｂ及びｐ型層（第２半導体層）６２０Ｃに変えた構成を有している。半導体装置５０９のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００９３】
詳細には、ｐ型層６２０Ｃは、既述のｐベース層６２１（図２〜図４参照）から成る第１部分６２１と、第１部分６２１よりも外側において（中央領域５５１からより遠い側において）主面６１Ｓ内に設けられたｐ型の第２部分６２２とを含んでおり、両部分６２１，６２２は繋がっている。また、第１絶縁体７１０Ｂは、既述の第１絶縁体７１０（図２〜図４参照）において、外周領域５５２内に主面６１Ｓに至る第２開口７１２を設けた場合にあたる。このとき、第１絶縁体７１０Ｂの第２開口７１２はｐ型層６２０Ｃの第２部分６２２（の最深部）に対向しており、双方とも外周領域５５２内においてｐ型層６２０Ｃの第１部分６２１の外側に設けられている。第１絶縁体７１０Ｂの第２開口７１２は線状に１つ設けられており（図５９参照）、これに対応してｐ型層６２０Ｃの第２部分６２２も線状に１つ設けられている。第２開口７１２内には例えばシリコン酸化物から成る第３絶縁体７３０が埋め込まれており、これにより開口７１２は閉じられている。
【００９４】
次に、図６３〜図７７の断面図をも参照しつつ半導体装置５０９の製造方法を説明する。なお、図６３〜図７７中の（ａ）は図５９に対応し、図６３〜図７７中の（ｂ）は図６０に対応し、図６３〜図７７中の（ｃ）は図６１に対応する。
【００９５】
まず、既述の半導体装置５０１の製造方法と同様にして、ｎ+型シリコン基板６００上にｎ-型シリコン層（第１半導体層）６１０をエピタキシャル成長させる（図７参照）。次に、エピタキシャル層６１０の主面６１Ｓ上に全面的に、例えば酸化シリコンから成る第１絶縁膜及びフォトレジストをこの順序で形成する（従って、第１絶縁膜及びフォトレジストは中央領域５５１と外周領域５５２とに渡って設けられる）。
【００９６】
そして、写真製版技術を利用して上記フォトレジストをパターニングし、上述の第１絶縁体７１０Ｂに対応したフォトレジストパターン９００Ｂを形成する（図６３参照）。次に、フォトレジストパターン９００Ｂをマスクとするエッチングによって、第１絶縁膜に第１及び第２開口７１１，７１２を形成する（図６３参照）。その後、上記フォトレジストパターン９００Ｂを除去する。
【００９７】
その後の工程は基本的に既述の半導体装置５０１の製造方法と同様である。具体的には、第１絶縁体７１０Ｂをマスクにして換言すれば第１絶縁体７１０Ｂの開口７１１，７１２を介してｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層６１０の主面６１Ｓ内にｐ型層６２０Ｃを形成する（図６４参照）。このとき、第１及び第２開口７１１，７１２に対向してｐ型層６２０Ｃの第１及び第２部分６２１，６２２がそれぞれ形成される。特に両部分６２１，６２２が繋がるように、開口７１１，７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を設定する。
【００９８】
その後、ＣＶＤ法によって、第１及び第２開口７１１，７１２を埋めるように、第２絶縁膜７２０ｘを形成する（図６５参照）。そして、第２絶縁膜７２０ｘをエッチバックすることにより、第１開口７１１内にｐベース層６２１を露出させると共に第２絶縁膜７２０ｘから第２及び第３絶縁体７２０，７３０を形成する（図６６参照）。これにより、第２開口７１２は第３絶縁体７３０によって閉じられる。
【００９９】
そして、第２及び第３絶縁体７２０，７３０を有した状態で第１開口７１１を介してｎ型の不純物（例えば砒素）をイオン注入し、その後熱処理を施すことにより、ｐ型層６２０Ｃの第１部分（すなわちｐベース層）６２１の主面６１Ｓ内にｎ+ソース層６３０を形成する（図６７参照）。
【０１００】
その後、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図６８参照）。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図６９参照）。酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図７０参照）。
【０１０１】
その後、ポリシリコン膜８１１ｘを形成し（図７１参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図７２参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図７３参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図７４参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図７５参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図７６参照）。更に、ドレイン電極８３０を形成する（図７７参照）。
【０１０２】
電力用半導体装置５０９によれば、第２絶縁体７２０を利用したイオン注入によって、半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。更に、ゲート電極８１０によるフィールドプレート構造によって、半導体装置５０１と同様に、耐圧が向上する。
【０１０３】
特に、ｐ型層６２０Ｃは第２部分６２２を含んでいるので、ｐ型層６２０Ｃの外端の幅Ｗ２（図６０及び図６１参照）、換言すればｐ型層６２０Ｃの外周とｎ+ソース層６３０の外周との間の距離Ｗ２は、既述の半導体装置５０１での同寸法Ｗ１（図３及び図４参照）よりも大きい。このため、ｐ型層６２０Ｃの外端でのパンチスルーが更に生じにくくなる。
【０１０４】
このとき、第１絶縁体７１０Ｂの第２開口７１２はフォトレジストパターンの設計によって第１開口７１１と同時に形成可能であるし、ｐ型層６２０Ｃの第２部分６２２は第１部分６２１と同時に形成可能であるし、第３絶縁体７３０は第２絶縁体７２０と同時に形成可能である。また、第２開口７１２はｐ型層６２０Ｃの第２部分６２２の形成後に第３絶縁体７３０によって閉じられるので、別途のマスクを用いなくても、第２部分６２２内にｎ+ソース層６３０用の不純物がイオン注入されるのを防止することができる。このように、半導体装置５０９は、半導体装置５０１と比べて工程の増加を招くことなく且つ容易に製造可能である。
【０１０５】
なお、半導体装置５０１と同様にシミュレーションしたところ、図７８に示すように、電力用半導体装置５０９によれば４３Ｖの耐圧が得られていることが確認できた。
【０１０６】
実施の形態１０．
図７９に実施の形態１０に係る電力用半導体装置５１０を説明するための平面図を示し、図７９中の８０−８０線における断面図を図８０に示し、図７９中の８１−８１線における断面図を図８１に示す。半導体装置５１０は、半導体装置５０９（図５９〜図６２参照）から第１乃至第３絶縁体７１０Ｂ，７２０，７３０を取り除いた構造を有している。このため、既述の半導体装置５０２（図２５〜図２７参照）と同様に、半導体装置５１０では、ゲート絶縁膜８４０はゲートトレンチ８１３外において第１乃至第３絶縁体７１０Ｂ，７２０，７３０の配置領域にも延在している。半導体装置５１０のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１０７】
次に、図８２〜図９２の断面図をも参照しつつ半導体装置５１０の製造方法を説明する。なお、図８２〜図９２中の（ａ）は図７９に対応し、図８２〜図９２中の（ｂ）は図８０に対応し、図８２〜図９２中の（ｃ）は図８１に対応する。
【０１０８】
半導体装置５１０は、半導体装置５０９（図５９〜図６２参照）及び半導体装置５０２（図２５〜図２７参照）の製造方法を組み合わせて製造可能である。具体的には、まず、既述の半導体装置５０９の製造方法によって、ｎ+ソース層６３０まで形成する（図６７参照）。
【０１０９】
次に、ウエットエッチング法により第１乃至第３絶縁体７１０Ｂ，７２０，７３０を除去する（図８２参照）。
【０１１０】
その後の工程は既述の半導体装置５０９の製造方法と基本的に同様である。具体的には、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図８３参照）。なお、半導体装置５１０の製造方法では、上述のように第１乃至第３絶縁体７１０Ｂ，７２０，７３０を除去しているので、酸化膜９１１は第１乃至第３絶縁体７１０Ｂ，７２０，７３０が配置されていた領域において主面６１Ｓに接することになる。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図８４参照）。
【０１１１】
酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図８５参照）。なお、半導体装置５１０の製造方法では、上述のように第１乃至第３絶縁体７１０Ｂ，７２０，７３０を除去しているので、ゲート絶縁膜８４０は第１乃至第３絶縁体７１０Ｂ，７２０，７３０が配置されていた領域にも延在することになる。
【０１１２】
その後、ポリシリコン膜８１１ｘを形成し（図８６参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図８７参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図８８参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図８９参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図９０参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図９１参照）。更に、ドレイン電極８３０を形成する（図９２参照）。
【０１１３】
電力用半導体装置５１０によれば、電力用半導体装置５０９と同様の効果が得られる。
【０１１４】
このとき、半導体装置５１０は第１乃至第３絶縁体７１０Ｂ，７２０，７３０を有していないので、半導体装置５０２（図２５〜図２７参照）と同様に、ゲート電極８１０によるフィールドプレート効果が半導体装置５０９（図５９〜図６２参照）よりも強くなり、耐圧が更に向上する。
【０１１５】
実施の形態１１．
図９３に実施の形態１１に係る電力用半導体装置５１１を説明するための平面図を示し、図９３中の９４−９４線における断面図を図９４に示し、図９３中の９５−９５線における断面図を図９５に示す。半導体装置５１１は、半導体装置５０９（図５９〜図６２参照）においてゲート電極８１０を既述のゲート電極８１０Ｂ（例えば図３９〜図４１の半導体装置５０３を参照）に変えた構成を有している。すなわち、半導体装置５１１ではゲート電極８１０Ｂが外周領域５５２内に延在しないように設けられている。半導体装置５１１のその他の構成は既述の半導体装置５０９と基本的に同様である。なお、半導体装置５１１は例えば半導体装置５０９，５０３の製造方法を組み合わせて製造可能である。
【０１１６】
電力用半導体装置５１１によれば、ゲート電極８１０によるフィールドプレート効果を除いて電力用半導体装置５０９と同様の効果が得られる。
【０１１７】
実施の形態１２．
図９６に実施の形態１２に係る電力用半導体装置５１２を説明するための平面図を示し、図９６中の９７−９７線における断面図を図９７に示し、図９６中の９８−９８線における断面図を図９８に示す。半導体装置５１２は、上述の半導体装置５１１（図９３〜図９５参照）においてソース電極８２０を既述のソース電極８２０Ｂ（例えば図４２〜図４４の半導体装置５０４を参照）に変えた構造を有しており、半導体装置５１２のその他の構成は既述の半導体装置５１１と基本的に同様である。なお、半導体装置５１２は例えば半導体装置５０９，５０４の製造方法を組み合わせて製造可能である。
【０１１８】
電力用半導体装置５１２によれば、上述の電力用半導体装置５１１と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５１１よりも耐圧が向上する。
【０１１９】
実施の形態１３．
図９９に実施の形態１３に係る電力用半導体装置５１３を説明するための平面図を示し、図９９中の１００−１００線における断面図を図１００に示し、図９９中の１０１−１０１線における断面図を図１０１に示す。半導体装置５１３は、半導体装置５０９（図５９〜図６２参照）においてｐ型層６２０Ｃをｐ型層（第２半導体層）６２０Ｄに変えた構成を有している。半導体装置５１３のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１２０】
詳細には、ｐ型層６２０Ｄは既述のｐ型層６２０Ｃ（図５９〜図６２参照）と同様に第１及び第２部分６２１，６２２を含んでいるが、ｐ型層６２０Ｄでは両部分６２１，６２２は互いに繋がっていない。但し、両部分６２１，６２２付近の空乏層６２１ｄ，６２２ｄが半導体装置５１３の動作時において（ソース電極８２０を接地（グランド）電位に設定しドレイン電極８３０を正の電位に設定した時において）繋がるように、第１及び第２部分６２１，６２２が配置されている（図１００及び図１０１参照）。なお、ｐ型層６２０Ｄの第２部分６２２に対向するように第１絶縁体７１０Ｂの開口７１２（図９９及び図６２参照）が設けられている。ｐ型層６２０Ｄの両部分６２１，６２２は、半導体装置５０９の製造方法において開口７１１，７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を変更・制御することによって、上述のように配置可能である。
【０１２１】
電力用半導体装置５１３によれば、半導体装置５０１と同様の効果が得られる。特に、ｐ型層６２０Ｄの第２部分６２２はいわゆるフィールドリング構造ないしはガードリング構造を成すので、これにより半導体装置５０１に比べて耐圧が向上する。
【０１２２】
実施の形態１４．
図１０２に実施の形態１４に係る電力用半導体装置５１４を説明するための平面図を示し、図１０２中の１０３−１０３線における断面図を図１０３に示し、図１０２中の１０４−１０４線における断面図を図１０４に示す。
【０１２３】
半導体装置５１４は、半導体装置５１３（図９９〜図１０１参照）においてｐ型層６２０Ｄの線状の第２部分６２２を２個設けた場合にあたり、半導体装置５１４のその他の構成は既述の半導体装置５１３と基本的に同様である。上記２個の第２部分６２２は互いに離れて設けられている（繋がっていない）が、半導体装置５１４の動作時には隣接する第２部分６２２付近の空乏層６２２ｄが互いに繋がるように配置されている（図１０３及び図１０４参照）。また、動作時に、第１部分６２１のすぐ横の第２部分６２２付近の空乏層６２２ｄが第１部分６２１付近の空乏層６２１ｄに繋がるように（このとき複数の第２部分６２２全体における空乏層６２２ｄが空乏層６２１ｄに繋がるとも捉えられる）、第１及び第２部分６２１，６２２が配置されている（図１０３及び図１０４参照）。
【０１２４】
なお、第１絶縁体７１０Ｂには各第２部分６２２に対向するように開口７１２（図１０２及び図６２参照）が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｄの複数の第２部分６２２は、開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。なお、このような第２部分６２２を３個以上設けても良いことは言うまでもない。
【０１２５】
電力用半導体装置５１４によれば、半導体装置５１３と同様の効果が得られる。特に、ｐ型層６２０Ｄの複数の第２部分６２２によって、上述の半導体装置５１３に比べて更に耐圧が向上する。
【０１２６】
実施の形態１５．
図１０５に実施の形態１５に係る電力用半導体装置５１５を説明するための平面図を示し、図１０５中の１０６−１０６線における断面図を図１０６に示し、図１０５中の１０７−１０７線における断面図を図１０７に示す。
【０１２７】
半導体装置５１５は、半導体装置５０９（図５９〜図６２参照）においてｐ型層６２０Ｃの線状の第２部分６２２を２個設けた場合にあたり、半導体装置５１５のその他の構成は既述の半導体装置５０９と基本的に同様である。上記２個の第２部分６２２は互いに繋がっており、第１部分６２１のすぐ横の第２部分６２２は第１部分６２１に繋がっている（従って互いに繋がった第２部分６２２が第１部分６２１に繋がっている）。なお、第１絶縁体７１０Ｂには各第２部分６２２に対向するように開口７１２（図１０５及び図６２参照）が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｃの複数の第２部分６２２は半導体装置５０９の製造方法において開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。なお、このような第２部分６２２を３個以上設けても良いことは言うまでもない。
【０１２８】
電力用半導体装置５１５によれば、電力用半導体装置５０９と同様の効果が得られる。特に複数の第２部分６２２によってｐ型層６２０Ｃの外端の幅Ｗ２（図１０６及び図１０７参照）が半導体装置５０９（図６０及び図６１参照）のそれよりも大きくなるので、ｐ型層６２０Ｃの外端でのパンチスルーが更に生じにくくなる。
【０１２９】
実施の形態１６．
図１０８に実施の形態１６に係る電力用半導体装置５１６を説明するための平面図を示し、図１０８中の１０９−１０９線における断面図を図１０９に示し、図１０８中の１１０−１１０線における断面図を図１１０に示す。半導体装置５１６は、半導体装置５０９（図５９〜図６２参照）において第１絶縁体７１０Ｂ及びｐ型層６２０Ｃを第１絶縁体７１０Ｃ及びｐ型層（第２半導体層）６２０Ｅに変えた構成を有している。半導体装置５１６のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１３０】
詳細には、既述の第１絶縁体７１０Ｂでは開口７１２が線状であったが、第１絶縁体７１０Ｃは平面視上点状の第２開口７１２を複数、有している。そして、各点状の開口７１２に対向するようにｐ型層６２０Ｅの第２部分６２２が点状に設けられており（点在しており）、ｐ型層６２０Ｅはこれらの複数の第２部分６２２と既述の第１部分６２１とを含んでいる。このとき、隣接する第２部分６２２は互いに繋がっており、第１部分６２１のすぐ横の第２部分６２２は第１部分６２１に繋がっている（従って互いに繋がった第２部分６２２が第１部分６２１に繋がっている）。なお、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｅの複数の第２部分６２２は、半導体装置５０９の製造方法において開口７１２の形状を変更し、更に点状の開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を制御することによって上述のように配置可能である。
【０１３１】
なお、図１０８〜図１１０では、開口７１２及び第２部分６２２が第１部分６２１の外側において２本の列（既述の図１０５〜図１０７に示す２列の線状の開口７１２及び２列の線状の第２部分６２２を参照）を成すように並んでいる場合を図示しているが、点状の開口７１２及び点状の第２部分６２２が成す列は１列又は３列以上であっても良い。
【０１３２】
電力用半導体装置５１６によれば、半導体装置５０９と同様の効果が得られる。
【０１３３】
実施の形態１７．
図１１１に実施の形態１７に係る電力用半導体装置５１７を説明するための平面図を示し、図１１１中の１１２−１１２線における断面図を図１１２に示し、図１１１中の１１３−１１３線における断面図を図１１３に示す。半導体装置５１７は、半導体装置５１６（図１０８〜図１１０参照）においてｐ型層６２０Ｅをｐ型層（第２半導体層）６２０Ｆに変えた構成を有している。半導体装置５１７のその他の構成は既述の半導体装置５１６と基本的に同様である。
【０１３４】
詳細には、ｐ型層６２０Ｆは、既述のｐ型層６２０Ｅ（図１０８〜図１１０参照）において第１部分６２１と各点状の第２部分６２２とを互いに離した場合にあたる。但し、第１部分６２１付近の空乏層６２１ｄと第１部分６２１に隣接する第２部分６２２付近の空乏層６２２ｄとが半導体装置５１７の動作時において繋がるように、又、隣接する第２部分６２２付近の空乏層６２２ｄが半導体装置５１７の動作時において互いに繋がるように、第１及び第２部分６２１，６２２が配置されている（図１１２及び図１１３参照）。そして、ｐ型層６２０Ｆの各第２部分６２２に対向するように第１絶縁体７１０Ｃの点状の開口７１２が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。なお、一部の第２部分６２２が互いに繋がるようにｐ型層６２０Ｆを形成しても良い。ｐ型層６２０Ｆの複数の第２部分６２２は、半導体装置５１６の製造方法において点状の開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。
【０１３５】
なお、図１１１〜図１１３では、開口７１２及び第２部分６２２が第１部分６２１の外側において２本の列（既述の図１０５〜図１０７に示す２列の線状の開口７１２及び２列の線状の第２部分６２２を参照）を成すように並んでいる場合を図示しているが、点状の開口７１２及び点状の第２部分６２２が成す列は１列又は３列以上であっても良い。
【０１３６】
電力用半導体装置５１７によれば、半導体装置５１３，５１４（図９９〜図１０１及び図１０２〜図１０４参照）と同様の効果が得られる。
【０１３７】
実施の形態１８．
図１１４に実施の形態１８に係る電力用半導体装置５１８を説明するための平面図を示し、図１１４中の１１５−１１５線における断面図を図１１５に示し、図１１４中の１１６−１１６線における断面図を図１１６に示す。
【０１３８】
電力用半導体装置５１８は半導体装置５１０（図７９〜図８１参照）と半導体装置５０６（図５０〜図５２参照）とを組み合わせた構成を有している。具体的には、半導体装置５１８は既述の半導体装置５１０（図７９〜図８１参照）においてゲート電極８１０をゲート電極８１０Ｂに変えた構成を有しており、半導体装置５１８のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５１８は既述の半導体装置５０６（図５０〜図５２参照）においてｐ型層６２０をｐ型層６２０Ｃに変えた構成を有しており、半導体装置５１８のその他の構成は既述の半導体装置５０６と基本的に同様である。なお、半導体装置５１８は例えば半導体装置５１０，５０６の製造方法を組み合わせて製造可能である。
【０１３９】
電力用半導体装置５１８によれば、電力用半導体装置５１０，５０６と同様の効果が得られる。
【０１４０】
実施の形態１９．
図１１７に実施の形態１９に係る電力用半導体装置５１９を説明するための平面図を示し、図１１７中の１１８−１１８線における断面図を図１１８に示し、図１１７中の１１９−１１９線における断面図を図１１９に示す。半導体装置５１９は、上述の半導体装置５１８（図１１４〜図１１６参照）においてソース電極８２０を既述のソース電極８２０Ｂ（例えば図５３〜図５７の半導体装置５０４を参照）に変えた構造を有しており、半導体装置５１９のその他の構成は既述の半導体装置５１８と基本的に同様である。なお、半導体装置５１９は例えば半導体装置５１８，５０７の製造方法を組み合わせて製造可能である。
【０１４１】
電力用半導体装置５１９によれば、上述の電力用半導体装置５１８と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５１８よりも耐圧が向上する。
【０１４２】
実施の形態２０．
図１２０に実施の形態２０に係る電力用半導体装置５２０を説明するための平面図を示し、図１２０中の１２１−１２１線における断面図を図１２１に示し、図１２０中の１２２−１２２線における断面図を図１２２に示す。
【０１４３】
電力用半導体装置５２０は半導体装置５１０（図７９〜図８１参照）と半導体装置５１３（図９９〜図１０１参照）とを組み合わせた構成を有している。具体的には、半導体装置５２０は、既述の半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを既述のｐ型層６２０Ｄに変えた構造を有しており、半導体装置５２０のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２０は、既述の半導体装置５１３（図９９〜図１０１参照）において第１乃至第３絶縁体７１０Ｂ，７２０，７３０を取り除いた構造を有しており、半導体装置５２０のその他の構成は既述の半導体装置５１３と基本的に同様である。なお、半導体装置５２０は例えば半導体装置５１０，５１３の製造方法を組み合わせて製造可能である。
【０１４４】
電力用半導体装置５２０によれば、電力用半導体装置５１０，５１３と同様の効果が得られる。
【０１４５】
実施の形態２１．
図１２３に実施の形態２１に係る電力用半導体装置５２１を説明するための平面図を示し、図１２３中の１２４−１２４線における断面図を図１２４に示し、図１２３中の１２５−１２５線における断面図を図１２５に示す。
【０１４６】
電力用半導体装置５２１は半導体装置５１０（図７９〜図８１参照）と半導体装置５１４（図１０２〜図１０４参照）とを組み合わせた構成を有している。具体的には、半導体装置５２１は、既述の半導体装置５１０（図７９〜図８１参照）において半導体装置５１４（図１０２〜図１０４参照）のようにｐ型層６２０Ｄの第２部分６２２を複数設けた構成を有しており、半導体装置５２１のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２１は、既述の半導体装置５１４（図１０２〜図１０４参照）において第１乃至第３絶縁体７１０Ｂ，７２０，７３０を取り除いた構造を有しており、半導体装置５２１のその他の構成は既述の半導体装置５１４と基本的に同様である。なお、半導体装置５２１は例えば半導体装置５１０，５１４の製造方法を組み合わせて製造可能である。
【０１４７】
電力用半導体装置５２１によれば、電力用半導体装置５１０，５１４と同様の効果が得られる。
【０１４８】
実施の形態２２．
図１２６に実施の形態２２に係る電力用半導体装置５２２を説明するための平面図を示し、図１２６中の１２７−１２７線における断面図を図１２７に示し、図１２６中の１２８−１２８線における断面図を図１２８に示す。
【０１４９】
電力用半導体装置５２２は半導体装置５１０（図７９〜図８１参照）と半導体装置５１５（図１０５〜図１０７参照）とを組み合わせた構成を有している。具体的には、半導体装置５２２は、半導体装置５１０（図７９〜図８１参照）において半導体装置５１５（図１０５〜図１０７参照）のようにｐ型層６２０Ｃの第２部分６２２を複数設けた構造を有しており、半導体装置５２２のその他の構成は半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２２は、既述の半導体装置５１５（図１０５〜図１０７参照）において第１乃至第３絶縁体７１０Ｂ，７２０，７３０を取り除いた構造を有しており、半導体装置５２２のその他の構成は既述の半導体装置５１５と基本的に同様である。なお、半導体装置５２２は例えば半導体装置５１０，５１５の製造方法を組み合わせて製造可能である。
【０１５０】
電力用半導体装置５２２によれば、電力用半導体装置５１０，５１５と同様の効果が得られる。
【０１５１】
実施の形態２３．
図１２９に実施の形態２３に係る電力用半導体装置５２３を説明するための平面図を示し、図１２９中の１３０−１３０線における断面図を図１３０に示し、図１２９中の１３１−１３１線における断面図を図１３１に示す。
【０１５２】
電力用半導体装置５２３は半導体装置５１０（図７９〜図８１参照）と半導体装置５１６（図１０８〜図１１０参照）とを組み合わせた構成を有している。具体的には、半導体装置５２３は、半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを半導体装置５１６（図１０８〜図１１０参照）のｐ型層６２０Ｅに変えた構造を有しており、半導体装置５２３のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２３は、既述の半導体装置５１６（図１０８〜図１１０参照）において第１乃至第３絶縁体７１０Ｃ，７２０，７３０を取り除いた構造を有しており、半導体装置５２３のその他の構成は既述の半導体装置５１６と基本的に同様である。なお、半導体装置５２３は例えば半導体装置５１０，５１６の製造方法を組み合わせて製造可能である。
【０１５３】
電力用半導体装置５２３によれば、電力用半導体装置５１０，５１６と同様の効果が得られる。
【０１５４】
実施の形態２４．
図１３２に実施の形態２４に係る電力用半導体装置５２４を説明するための平面図を示し、図１３２中の１３３−１３３線における断面図を図１３３に示し、図１３２中の１３４−１３４線における断面図を図１３４に示す。
【０１５５】
電力用半導体装置５２４は半導体装置５１０（図７９〜図８１参照）と半導体装置５１７（図１１１〜図１１３参照）とを組み合わせた構成を有している。具体的には、半導体装置５２４は、半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを半導体装置５１７（図１１１〜図１１３参照）のｐ型層６２０Ｆに変えた構造を有しており、半導体装置５２４のその他の構成は半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２４は、半導体装置５１７（図１１１〜図１１３参照）において第１乃至第３絶縁体７１０Ｃ，７２０，７３０を取り除いた構造を有しており、半導体装置５２４のその他の構成は半導体装置５１７と基本的に同様である。なお、半導体装置５２４は例えば半導体装置５１０，５１７の製造方法を組み合わせて製造可能である。
【０１５６】
電力用半導体装置５２４によれば、電力用半導体装置５１０，５１７と同様の効果が得られる。
【０１５７】
実施の形態２５．
図１３５及び図１３６に実施の形態２５に係る半導体装置５２５を説明するための断面図を示す。なお、図１３５及び図１３６は例えば図３及び図４に対応する。電力用半導体装置５２５は、既述の半導体装置５０１（図３及び図４参照）においてｎ+型基板６００をｐ型の不純物を高濃度に含んだｐ+型のシリコン基板６００Ｂに変えた構成を有しており、半導体装置５２５のその他の構成は半導体装置５０１と基本的に同様である。すなわち、半導体装置５２５は電力用半導体素子８００としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を含んでいる。かかる半導体装置５２５によっても半導体装置５０１と同様の効果が得られる。
【０１５８】
なお、半導体装置５２５はいわゆるバッファを有さない構造（non-punchthrough（ＮＰＴ）構造）であるが、これをｐ+型基板６００Ｂとエピタキシャル層６１０との間にバッファとしてのｎ+型層を設けた構造（punchthrough（ＰＴ）構造）に変形することもできる。また、半導体装置５０２〜５２４にＩＧＢＴを適用することもできる。更に、半導体装置５０１〜５２５における上述の耐圧構造等は、例えばインバータやその駆動回路、保護回路などを１つのチップに収めたＨＶＩＣ（High Voltage Integrated Circuit）等へ応用可能である。
【０１５９】
実施の形態１〜２５の変形例．
電力用半導体装置５０１〜５２５の要素は上述の例以外にも種々に組み合わせが可能である。例えば、ｐ型層６２０Ｃ（例えば図６０及び図６１参照）及びｐ型層６２０Ｄ（例えば図１００及び図１０１参照）の第１部分６２１をｐベース層６２１Ｂ（例えば図４６及び図４７参照）に変えても良く、そのような半導体装置によっても既述の効果が得られる。
【０１６０】
また、電力用半導体装置５０１等において半導体の導電型を入れ替えても同様の効果が得られる。つまり、例えば半導体装置５０１の電力用半導体素子８００としてｐチャネル型のパワーＭＯＳＦＥＴを適用することもできる。
【０１６１】
また、ゲート絶縁膜８４０に酸化シリコン以外の絶縁体も適用可能であり、そのような場合をも鑑みれば電力用半導体素子８００はＭＩＳ（Metal Insulator Semiconductor）型トランジスタ構造を含んでいると言える。
【０１６２】
また、アルミニウム電極とシリコンとの間、例えばゲートアルミニウム電極８１２とゲートポリシリコン電極８１１との間にバリアメタルを挿入しても良く、これにより接合抵抗が下がるので特性向上が図られる。
【０１６３】
また、半導体材料及び絶縁体材料は上述の例示のシリコン及び酸化シリコンに限られない。また、電極８１１，８１１Ｂをポリシリコン以外の電極材料、例えばＷ−ＳｉやＡｌ等で形成しても構わないし、ドレイン電極８３０をＴｉ／Ｎｉ／Ａｕ合金以外の電極材料、例えばＴｉ／Ｎｉ／Ａｇ合金やＡｌ／Ｍｏ／Ｎｉ／Ａｕ合金で形成しても構わない。これらの場合にも既述の効果が得られる。
【０１６４】
【発明の効果】
この発明によれば、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る電力用半導体装置を説明するための平面図である。
【図２】 図１中の破線で囲んだ部分２の拡大図である。
【図３】 図２中の３−３線における断面図である。
【図４】 図２中の４−４線における断面図である。
【図５】 図３の一部拡大図である。
【図６】 図１中の破線で囲んだ部分６の断面図である。
【図７】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１０】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１１】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１２】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１３】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１４】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１５】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１６】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１７】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１８】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１９】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２０】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２１】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２２】 実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２３】 実施の形態１に係る電力用半導体装置を説明するためのグラフである。
【図２４】 比較用の電力用半導体装置を説明するためのグラフである。
【図２５】 実施の形態２に係る電力用半導体装置を説明するための平面図である。
【図２６】 図２５中の２６−２６線における断面図である。
【図２７】 図２５中の２７−２７線における断面図である。
【図２８】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２９】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３０】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３１】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３２】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３３】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３４】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３５】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３６】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３７】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３８】 実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３９】 実施の形態３に係る電力用半導体装置を説明するための平面図である。
【図４０】 図３９中の４０−４０線における断面図である。
【図４１】 図３９中の４１−４１線における断面図である。
【図４２】 実施の形態４に係る電力用半導体装置を説明するための平面図である。
【図４３】 図４２中の４３−４３線における断面図である。
【図４４】 図４２中の４４−４４線における断面図である。
【図４５】 実施の形態５に係る電力用半導体装置を説明するための平面図である。
【図４６】 図４５中の４６−４６線における断面図である。
【図４７】 図４５中の４７−４７線における断面図である。
【図４８】 実施の形態５に係る電力用半導体装置の製造方法を説明するための断面図である。
【図４９】 実施の形態５に係る電力用半導体装置の他の製造方法を説明するための断面図である。
【図５０】 実施の形態６に係る電力用半導体装置を説明するための平面図である。
【図５１】 図５０中の５１−５１線における断面図である。
【図５２】 図５０中の５２−５２線における断面図である。
【図５３】 実施の形態７に係る電力用半導体装置を説明するための平面図である。
【図５４】 図５３中の５４−５４線における断面図である。
【図５５】 図５３中の５５−５５線における断面図である。
【図５６】 実施の形態８に係る電力用半導体装置を説明するための平面図である。
【図５７】 図５６中の５７−５７線における断面図である。
【図５８】 図５６中の５８−５８線における断面図である。
【図５９】 実施の形態９に係る電力用半導体装置を説明するための平面図である。
【図６０】 図５９中の６０−６０線における断面図である。
【図６１】 図５９中の６１−６１線における断面図である。
【図６２】 図６０の一部拡大図である。
【図６３】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６４】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６５】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６６】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６７】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６８】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６９】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７０】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７１】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７２】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７３】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７４】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７５】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７６】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７７】 実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７８】 実施の形態９に係る電力用半導体装置を説明するためのグラフである。
【図７９】 実施の形態１０に係る電力用半導体装置を説明するための平面図である。
【図８０】 図７９中の８０−８０線における断面図である。
【図８１】 図７９中の８１−８１線における断面図である。
【図８２】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８３】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８４】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８５】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８６】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８７】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８８】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８９】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９０】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９１】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９２】 実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９３】 実施の形態１１に係る電力用半導体装置を説明するための平面図である。
【図９４】 図９３中の９４−９４線における断面図である。
【図９５】 図９３中の９５−９５線における断面図である。
【図９６】 実施の形態１２に係る電力用半導体装置を説明するための平面図である。
【図９７】 図９６中の９７−９７線における断面図である。
【図９８】 図９６中の９８−９８線における断面図である。
【図９９】 実施の形態１３に係る電力用半導体装置を説明するための平面図である。
【図１００】 図９９中の１００−１００線における断面図である。
【図１０１】 図９９中の１０１−１０１線における断面図である。
【図１０２】 実施の形態１４に係る電力用半導体装置を説明するための平面図である。
【図１０３】 図１０２中の１０３−１０３線における断面図である。
【図１０４】 図１０２中の１０４−１０４線における断面図である。
【図１０５】 実施の形態１５に係る電力用半導体装置を説明するための平面図である。
【図１０６】 図１０５中の１０６−１０６線における断面図である。
【図１０７】 図１０５中の１０７−１０７線における断面図である。
【図１０８】 実施の形態１６に係る電力用半導体装置を説明するための平面図である。
【図１０９】 図１０８中の１０９−１０９線における断面図である。
【図１１０】 図１０８中の１１０−１１０線における断面図である。
【図１１１】 実施の形態１７に係る電力用半導体装置を説明するための平面図である。
【図１１２】 図１１１中の１１２−１１２線における断面図である。
【図１１３】 図１１１中の１１３−１１３線における断面図である。
【図１１４】 実施の形態１８に係る電力用半導体装置を説明するための平面図である。
【図１１５】 図１１４中の１１５−１１５線における断面図である。
【図１１６】 図１１４中の１１６−１１６線における断面図である。
【図１１７】 実施の形態１９に係る電力用半導体装置を説明するための平面図である。
【図１１８】 図１１７中の１１８−１１８線における断面図である。
【図１１９】 図１１７中の１１９−１１９線における断面図である。
【図１２０】 実施の形態２０に係る電力用半導体装置を説明するための平面図である。
【図１２１】 図１２０中の１２１−１２１線における断面図である。
【図１２２】 図１２０中の１２２−１２２線における断面図である。
【図１２３】 実施の形態２１に係る電力用半導体装置を説明するための平面図である。
【図１２４】 図１２３中の１２４−１２４線における断面図である。
【図１２５】 図１２３中の１２５−１２５線における断面図である。
【図１２６】 実施の形態２２に係る電力用半導体装置を説明するための平面図である。
【図１２７】 図１２６中の１２７−１２７線における断面図である。
【図１２８】 図１２６中の１２８−１２８線における断面図である。
【図１２９】 実施の形態２３に係る電力用半導体装置を説明するための平面図である。
【図１３０】 図１２９中の１３０−１３０線における断面図である。
【図１３１】 図１２９中の１３１−１３１線における断面図である。
【図１３２】 実施の形態２４に係る電力用半導体装置を説明するための平面図である。
【図１３３】 図１３２中の１３３−１３３線における断面図である。
【図１３４】 図１３２中の１３４−１３４線における断面図である。
【図１３５】 実施の形態２５に係る電力用半導体装置を説明するための断面図である。
【図１３６】 実施の形態２５に係る電力用半導体装置を説明するための断面図である。
【符号の説明】
５０１〜５２５ 電力用半導体装置、５５０ 素子配置部、５５１ 中央領域、５５２ 外周領域、６１０ エピタキシャル層（第１半導体層）、６１Ｓ 主面、６２０，６２０Ｂ〜６２０Ｆ ｐ型層（第２半導体層）、６２１，６２１Ｂｐベース層（第１部分）、６２１ＢＳ 浅い部分、６２１ＢＤ 深い部分、６２１ｄ，６２２ｄ 空乏層、６２２ 第２部分、６３０ 第３半導体層、７１０，７１０Ｂ，７１０Ｃ 第１絶縁体、７１１ 第１開口、７１２ 第２開口、７１Ｗ 側面、７２０ 第２絶縁体、７２０ｘ 第２絶縁膜、７３０ 第３絶縁体、８００ 電力用半導体素子、８１０，８１０Ｂ ゲート電極（制御電極）、８２０，８２０Ｂ ソース電極（主電極）、８３０ ドレイン電極（主電極）、８４０ ゲート絶縁膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor device and a method for manufacturing the same, and to a technique for reducing a photolithography process and at the same time improving a decrease in breakdown voltage caused by the process reduction.
[0002]
[Prior art]
A conventional power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is manufactured as follows.
[0003]
First, n+N on a silicon substrate-The epitaxial silicon layer is epitaxially grown. Next, a silicon oxide film (hereinafter also referred to as “oxide film”) is formed on the main surface of the epitaxial layer. Then, a photo resist pattern is used to form a photoresist pattern on the oxide film, and using the photoresist pattern as a mask, a portion of the oxide film in the central region of the element placement portion is etched to form an opening. . At this time, a portion of the epitaxial layer in the outer peripheral region (peripheral region) of the element placement portion is covered (masked) with the remaining oxide film. Then, a p-type impurity (for example, boron) is ion-implanted using the photoresist pattern and the opened oxide film as a mask, and then a heat treatment is performed to form a p-base layer of the power MOSFET in the main surface of the epitaxial layer. Thereafter, the photoresist pattern is removed.
[0004]
Next, using a photoengraving technique, a photoresist pattern having an opening in the central region is formed. At this time, the opening of the photoresist pattern is formed narrower than the opening of the oxide film, and the photoresist pattern covers not only the oxide film but also a portion of the p base layer near the opening of the oxide film. To. Then, an n-type impurity (arsenic) is ion-implanted using the photoresist pattern as a mask, and then heat treatment is performed, so that the n-type impurity of the power MOSFET is formed in the main surface of the p base layer.+A source layer is formed. Thereafter, the photoresist pattern is removed.
[0005]
Next, an insulating film is entirely formed by a CVD (Chemical Vapor Deposition) method so as to cover the oxide film and the main surface exposed in the opening of the oxide film. Subsequently, a photoresist pattern having an opening corresponding to the gate trench is formed on the insulating film using photolithography, and the insulating film is etched using the photoresist pattern as a mask. After removing the photoresist pattern, n is patterned using the patterned insulating film as a mask.+The source layer, the p base layer, and the epitaxial layer are etched to form a gate trench. Thereafter, the insulating film used as a mask is removed, and a gate oxide film is formed on the exposed surface.
[0006]
Next, n-type polysilicon is deposited by CVD so as to fill the gate trench and further up to the main surface, and then etched back to a predetermined thickness. Then, a photoresist pattern is formed using a photoengraving technique so as to cover a portion of the polysilicon that is pulled up from the trench to the oxide film. Thereafter, using the photoresist pattern as a mask, the polysilicon is dry etched to the same height as the main surface or lower. Thereby, a gate polysilicon electrode is formed. In order to operate the MOS transistor normally, the upper surface of the polysilicon in the trench is connected to the p base layer and the n base layer.+Provided above the junction with the source layer. Thereafter, the photoresist pattern is removed.
[0007]
Then, a cap oxide film is formed on the exposed surface of the polysilicon, and BPSG (Boro-Phospho Silicate Glass) as an interlayer insulating film is deposited by a CVD method.
[0008]
Next, a photoresist pattern having openings for a source contact hole and a gate contact hole is formed on the interlayer insulating film using a photoengraving technique. Then, the interlayer insulating film or the like is etched using the photoresist pattern as a mask to form a source contact hole and a gate contact hole. Thereafter, the photoresist pattern is removed. The source contact hole is n near the gate polysilicon electrode.+It is formed so as to penetrate the source layer and reach the p base layer. The gate contact hole is formed on the oxide film in the outer peripheral region, and is formed in the hole so that a portion of the gate polysilicon electrode that is pulled up from the gate trench is exposed.
[0009]
  Next, conductive Al—Si is formed by sputtering so as to fill the source contact hole and the gate contact hole.filmAnd a photoresist pattern is formed on the Al-Si film using a photoengraving technique. Then, etching is performed using the photoresist pattern as a mask to form a source aluminum electrode and a gate aluminum electrode from the Al-Si film. Then, the photoresist pattern is removed.
[0010]
Thereafter, a conductive Ti / Ni / Au alloy is deposited on the entire surface of the substrate opposite to the epitaxial layer by sputtering to form a drain electrode.
[0011]
A conventional power MOSFET is completed through the above steps.
[0012]
Here, the breakdown voltage in the above-described conventional power MOSFET will be described. In a state where the source aluminum electrode is set to ground (ground) potential and the drain electrode is set to positive potential, a depletion layer is generated at the junction between the p base layer and the epitaxial layer. In general, since the depletion layer spreads in proportion to the 1/2 power of the applied voltage, the current also increases in proportion to the 1/2 power of the voltage. Avalanche breakdown occurs when the voltage increases and the intensity of the electric field applied to the depletion layer exceeds a certain value. Normally, a voltage of about 80% of the avalanche breakdown voltage is used so as not to cause the avalanche breakdown. At this time, since the outer end of the p base layer has a curvature, the electric field applied to the depletion layer becomes stronger, and the breakdown voltage becomes smaller than the one-dimensional pn junction breakdown voltage. Therefore, several structures for improving the breakdown voltage of a power device having a curvature have been proposed. Typical structures include a field ring structure (or guard ring structure) and a field plate structure, which are generally widely used. According to the field ring structure, by providing a multi-floating p-type layer on the outer periphery of the p base layer forming the main junction, the curvature is relaxed and the depletion layer is kept uniform. Further, according to the field plate structure, an electrode is disposed directly above and outside the p base layer via an insulating film, and a negative voltage is applied to the electrode, thereby making it easier to extend the depletion layer to the outside and reducing the curvature. .
[0013]
The above-described conventional manufacturing method is introduced in, for example, Patent Document 1.
[0014]
[Patent Document 1]
WO99 / 12214 pamphlet
[0015]
[Problems to be solved by the invention]
The above-described conventional method for manufacturing a power MOSFET includes six photolithography processes. That is,
1. When forming the p base layer,
2. n+When forming the source layer,
3. When forming the gate trench,
4). When patterning the gate polysilicon electrode,
5). When forming contact holes, and
6). When patterning aluminum electrodes,
In, use photoengraving technology.
[0016]
Here, to reduce the number of manufacturing processes, n+When the photoengraving process at the time of forming the source layer is eliminated, the following problems occur. That is, n+Ion implantation for the source layer is performed by self-alignment using the oxide film used at the time of ion implantation for the p base layer as a mask again (double diffusion structure). In this case, n+Compared with the case of using the above-described mask for the source layer (that is, a photoresist pattern having an opening narrower than the oxide film),+The outer edge of the source layer is closer to the outer edge of the p base layer. That is, the width of the p base layer becomes narrower in the outer peripheral portion, in other words, the outer periphery of the p base layer and n+The distance from the outer periphery of the source layer is shortened. For this reason, punch-through is likely to occur, and the breakdown voltage is reduced.
[0017]
The present invention has been made in view of the above points, and provides a power semiconductor device capable of reducing the photolithography process and at the same time improving the decrease in breakdown voltage resulting from the process reduction, and a method of manufacturing the same. For the purpose.
[0018]
[Means for Solving the Problems]
  A power semiconductor device according to the present invention includes:Is a cell regionCentral areaAnd surrounding the central areaPerimeter areaWhenA power semiconductor device including a power semiconductor element in an element placement portion having a first conductivity type first semiconductor layer, a first insulator, a second insulator, and a first conductivity type A second semiconductor layer of the opposite second conductivity type and a third semiconductor layer of the first conductivity type are included. The first semiconductor layer includes a main surface provided across the central region and the outer peripheral region. The first insulator has a first opening in the central region, is provided on the main surface, and includes a side surface forming the first opening. The second insulator is provided on the side surface of the first insulator so as to narrow the first opening. The second semiconductor layer is provided in the main surface. The second semiconductor layer includes a first portion, and the first portion is formed in the central region of the power semiconductor element.Base layerAnd the first insulatorcontactIt extends to the outer peripheral region side. The third semiconductor layer is provided in the formation region of the first portion in the main surface, and the power semiconductor element is disposed in the central region in the formation region of the first portion. And forming the second insulatorcontactIt extends to the outer peripheral region side.The third semiconductor layer is formed in the second semiconductor layer by injecting impurities through the first opening with the second insulator, and is in contact with the second insulator, Does not contact the first insulator.
[0019]
  The method for manufacturing a power semiconductor device according to the present invention includes the following steps (a) to (h). The power semiconductor device isIs a cell regionCentral areaAnd surrounding the central areaPerimeter areaWhenA power semiconductor element is included in the element arrangement portion having the following. The step (a) is a step of preparing a first semiconductor layer of a first conductivity type. The first semiconductor layer includes a main surface extending over the central region and the outer peripheral region. The step (b) is a step of forming a first insulating film on the main surface over the central region and the outer peripheral region. The step (c) is a step of opening the first insulating film to form a first insulator having at least one opening. The step (d) is a step of ion-implanting an impurity of a second conductivity type opposite to the first conductivity type through the at least one opening. The step (e) is a step of performing a heat treatment after the step (d). The step (f) is a step of forming a second insulating film so as to fill the at least one opening. The step (g) is a step of etching back the second insulating film. The at least one opening includes a first opening in the central region. Here, the step (c) includes a step (c) -1) of forming the first opening in the first insulating film. In the step (d), the impurity of the second conductivity type is ion-implanted through the first opening, and the first portion of the second conductivity type second semiconductor layer is formed in the main surface. Forming step (d) -1).The first portion forms a base layer of the power semiconductor element in the central region and extends toward the outer peripheral region so as to be in contact with the first insulator.In the step (g), a second insulator is formed on the side surface of the first insulator forming the first opening from the second insulating film, and the first opening is narrowed (g). -1) is included. In the step (h), after the step (g), the first conductivity type impurity is ion-implanted through the first opening with the second insulator, In the formation region of the first part, So as to contact the second insulator and not the first insulatorForming a third semiconductor layer of the first conductivity type;
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a plan view for explaining a power semiconductor device (hereinafter also simply referred to as “semiconductor device”) 501 according to the first embodiment.
[0021]
As shown in FIG. 1, the semiconductor device 501 is roughly divided into an element arrangement unit 550 and a dicing unit 560 surrounding the element arrangement unit 550. The element placement unit 550 includes a central region (or cell region) 551 and an outer peripheral region 552 surrounding the central region 551.
[0022]
FIG. 2 shows an enlarged plan view of a portion 2 surrounded by a broken line in FIG. 1 (a portion near the boundary between the central region 551 and the outer peripheral region 552). 2 is a sectional view taken along line 3-3 in FIG. 2 (silicon mesa region), a sectional view taken along line 4-4 in FIG. 2 is shown in FIG. 4, and a part of FIG. 3 (or FIG. 4). Is shown enlarged in FIG. FIG. 6 shows an enlarged view of a portion 6 (central region 551) surrounded by a broken line in FIG. In FIG. 2 and a similar plan view to be described later, the illustration of the insulating films 840, 850, 860 and the like is omitted and the electrode 820 and the like are broken for the sake of explanation. Moreover, in order to avoid complication of drawing, hatching is abbreviate | omitted in the small places like the 2nd insulator 720 in FIG. 3, for example.
[0023]
In the following description, the position of the outermost end of a gate trench (hereinafter also simply referred to as “trench”) 813 for the gate electrode (control electrode) 810 is selected as a boundary between the central region 551 and the outer peripheral region 552 for convenience. However, the boundary is not limited to this. For example, the boundary may be selected for the position of the side surface 71W (see FIG. 5) of the first insulator 710. Further, for example, the position of the end of the second insulator 720 far from the first insulator 710 may be selected as the boundary.
[0024]
In the semiconductor device 501, a power semiconductor element (hereinafter also simply referred to as “semiconductor element”) 800 having a MOS transistor structure (described later) is formed in the element arrangement portion 550. Take a channel power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) as an example. The MOS transistor structure of the semiconductor element 800 is formed in the central region 551.
[0025]
As shown in FIGS. 2 to 6, the semiconductor device 501 includes an n-type (first conductivity type) impurity at a high concentration.+Type silicon substrate 600 and n arranged on the main surface of the substrate 600-And a substrate composed of an epitaxial layer (first semiconductor layer) 610 of type silicon, and various elements are formed on the substrate having the two-layer structure. Note that this two-layer structure substrate extends over the element placement portion 550 and the dicing portion 560 (including the element placement portion 550 and the dicing portion 560), and for this reason, the main surface of the epitaxial layer 610 (in contact with the substrate 600). 61S extends over the element placement portion 550 and the dicing portion 560.
[0026]
In the outer peripheral region 552, a film-like first insulator 710 made of, for example, silicon oxide is disposed on the main surface 61S of the epitaxial layer 610. The first insulator 710 has an opening (first opening) 711 (see FIG. 8 described later) in the central region 551 and has a shape surrounding the MOS transistor structure in the central region 551 in plan view. have. And the 1st insulator 710 has the side surface 71W (refer FIG. 5) which comprises the opening 711, and the said side surface 71W has faced the center area | region 551 (center).
[0027]
On the side surface 71W of the first insulator 710, a second insulator 720 made of, for example, silicon oxide is disposed in contact with the main surface 61S of the epitaxial layer 610. Therefore, the opening 711 is narrowed by the second insulator 720. It has been. The second insulator 720 has the same shape as a so-called side wall spacer (provided next to the gate electrode of the MOSFET and used for forming an LDD (Lightly Doped Drain) region, for example). In the illustrated example, the second insulator 720 has substantially the same height as the first insulator 710 (the dimension in the normal direction of the main surface 61S. The vertical direction in FIGS. 3 to 5), and the height direction In FIG. 3, the width (the dimension in the direction parallel to the main surface 61S and intersecting (orthogonal to) the side surface 71W. The horizontal direction in FIGS. 3 to 5) decreases as the distance from the main surface 61S increases. In the drawing, the case where the surface (side surface) of the second insulator 720 on the central region 551 side is a flat surface (therefore, the sectional view is triangular), however, the surface may be a curved surface.
[0028]
A p-type layer (second semiconductor layer) 620 made of p-type silicon containing p-type (second conductivity type) impurities, for example, boron, is formed in the main surface 61S of the epitaxial layer 610. The p-type layer 620 includes a p-base layer (first portion) 621 of the power MOSFET. The p base layer 621 is formed from the main surface 61S to a predetermined depth, but does not reach the substrate 600. The p base layer 621 is provided in the entire central region 551 and extends toward the outer peripheral region 552 (in this case, into the outer peripheral region 552). At this time, the end portion (outer end) of the p base layer 621 reaches a position facing the end portion in the vicinity of the second insulator 720 in the first insulator 710. The p base layer 621 forms part of the MOS transistor structure in the central region 551.
[0029]
In the following description, the formation region of the p-type layer 620 in the main surface 61S of the epitaxial layer 610 is also expressed as “the main surface 61S of the p-type layer 620”, and similarly “the main surface 61S of the p base layer 621”. Is also used.
[0030]
Further, the main surface 61S of the p base layer 621 contains n-type impurities such as arsenic in a high concentration.+A type silicon layer (third semiconductor layer) 630 is formed. N+Type silicon layer 630 is n of the power MOSFET.+In order to form a source layer, the layer 630 is hereinafter referred to as “n”.+Also referred to as “source layer 630”. n+The source layer 630 is formed from the main surface 61S to a predetermined depth, but does not reach the bottom of the p base layer 621, that is, is shallower than the p base layer 621 and does not exceed it. N+The source layer 630 is provided in the central region 551 and extends toward the outer peripheral region 552 (here, into the outer peripheral region 552). At this time, n+An end (outer end) of the source layer 630 is provided at a position facing the second insulator 720 but not facing the first insulator 710. n+Source layer 630 forms part of the MOS transistor structure in central region 551.
[0031]
In the following description, n of main surfaces 61S of epitaxial layer 610 is n.+The formation region of the source layer 630 is “n”+It is also expressed as “main surface 61S of source layer 630”.
[0032]
As shown in FIG. 2, a gate trench 813 is formed in a net shape in a plan view in the central region 551. As shown in FIGS. 3, 4 and 6, the trench 813 has n+A depth reaching the epitaxial layer 610 through the source layer 630 and the p base layer 621 is formed. However, the trench 813 does not reach the substrate 600. A gate insulating film 840 made of, for example, silicon oxide is disposed on the inner surface of the trench 813, and a gate polysilicon film made of polysilicon that is highly doped on the gate insulating film 840 so as to fill the gate trench 813. A silicon electrode 811 is disposed. The gate polysilicon electrode 811 is connected to the gate pad 570 (see FIG. 1).
[0033]
As shown in FIGS. 3 to 5, the gate insulating film 840 continues from the trench 813 and also extends onto the main surface 61 </ b> S. Specifically, the gate insulating film 840 is n+The source layer 630 extends on the main surface 61S, and an end thereof is in contact with the second insulator 720. Note that the gate insulating film 840 is thinner than the first insulator 710. Further, as shown in FIGS. 2 to 5, the gate polysilicon electrode 811 is also drawn out of the trench 813 and spreads over the gate insulating film 840, the second insulator 720, and the first insulator 710. In contact with these elements 840, 720, 710.
[0034]
A cap oxide film 850 for insulation is disposed so as to cover the gate polysilicon electrode 811. Further, an interlayer insulating film 860 made of, for example, BPSG (Boro-Phospho Silicate Glass) is disposed so as to cover the epitaxial layer 610 from the main surface 61S side.
[0035]
A gate contact hole 819 is formed in the outer peripheral region 552 so as to penetrate the interlayer insulating film 860, the cap oxide film 850, and the gate polysilicon electrode 811 but not reach the main surface 61S. Here, as shown in FIG. 2, a case where the gate contact hole 819 is linear in a plan view is illustrated. A gate aluminum electrode 812 made of, for example, conductive Al—Si is formed on the interlayer insulating film 860 so as to be in contact with the gate polysilicon electrode 811 in the gate contact hole 819.
[0036]
At this time, a portion of the gate polysilicon electrode 811 that is drawn out of the trench 813 extends so as to face the main surface 61S via the gate insulating film 840, the second insulator 720, and the first insulator 710. Furthermore, it extends further to the side farther from the central region 551 than the p-type layer 620 (that is, the p base layer 621). Gate aluminum electrode 812 is provided to face main surface 61 </ b> S through a portion of gate polysilicon electrode 811 that is drawn out of trench 813. Gate aluminum electrode 812 extends from the vicinity of the outermost end of trench 813 toward the side away from central region 551, and extends beyond the position where p-type layer 620 is disposed.
[0037]
Here, in the power semiconductor device 501, the gate electrode 810 including the gate polysilicon electrode 811 and the gate aluminum electrode 812 forms a control electrode 810 having a MOS transistor structure, which will be described later. At this time, the gate electrode 810 of the power semiconductor device 501 is opposed to the main surface 61S through the portion of the gate insulating film 840 on the main surface 61S and the first and second insulators 710 and 720. The p-type layer 620 is provided so as to extend to a side farther from the central region 551 (so as to extend beyond the arrangement position of the p-type layer 620). Note that the gate aluminum electrode 812 serves to reduce the wiring resistance of the gate polysilicon electrode 811.
[0038]
On the other hand, as shown in FIGS. 2, 4, and 6, in the central region 551, portions of the interlayer insulating film 860 and the gate insulating film 840 on the main surface 61 </ b> S, and n+A source contact hole 829 is formed so as to penetrate the source layer 630 and reach the p base layer 621. This source contact hole 829 is provided in the mesh portion of the mesh-like gate polysilicon electrode 811 (in FIG. 2, the case of a quadrangular shape is illustrated in plan view), and n near the gate polysilicon electrode 811.+The source layer 630 is formed so as to remain. In each source contact hole 829, n+A source electrode (main electrode) 820 made of, for example, conductive Al—Si is formed on the interlayer insulating film 860 in the central region 551 so as to be in contact with the source layer 630 and the p base layer 621. Note that in the semiconductor device 501, the source electrode 820 does not extend into the outer peripheral region 552.
[0039]
A drain electrode (main electrode) 830 made of, for example, a Ti / Ni / Au alloy is disposed on the substrate 600 over the central region 551 and the outer peripheral region 552.
[0040]
At this time, the source electrode 820 and the drain electrode 830 are provided so as to sandwich the semiconductor layers 610, 620, 630 in the stacking direction of these layers 610, 620, 630 (in other words, the normal direction of the main surface 61S). ing.
[0041]
Here, the gate electrode 810, the gate insulating film 840, and the semiconductor layers 610, 620, and 630 form a MOS structure in the power semiconductor element 800 (here, an n-channel power MOSFET). The main current flowing through the main path between the source electrode 820 and the drain electrode 830 is caused by the gate electrode 810 (part of the trench 813), more specifically, by the voltage applied to the gate electrode 810. A MOS type transistor structure that is controlled is formed.
[0042]
Next, a method for manufacturing the power semiconductor device 501 will be described with reference to the cross-sectional views of FIGS. 7 to 22 corresponds to FIG. 3, FIG. 7 to FIG. 22 (b) corresponds to FIG. 4, and FIG. 7 to FIG. 22 (c) corresponds to FIG. Correspond.
[0043]
First, n containing a high concentration of n-type impurities+Type silicon substrate 600 is prepared, and n on the main surface of the substrate 600-A type silicon layer (first semiconductor layer) 610 is epitaxially grown (see FIG. 7). The substrate 600 and the epitaxial layer 610 include an element arrangement part 550 and a dicing part 560, and the main surface 61S of the epitaxial layer 610 extends over the element arrangement part 550 and the dicing part 560.
[0044]
Next, a first insulating film and a photoresist film made of, for example, silicon oxide are formed in this order over the main surface 61S of the epitaxial layer 610 (therefore, the first insulating film and the photoresist film are formed in the central region 551). And the outer peripheral region 552). Next, the photoresist film is patterned using a photoengraving technique to form a photoresist pattern 900 corresponding to the first insulator 710 described above (see FIG. 8). Then, an opening (first opening) 711 is formed in the first insulating film in the central region 551 by etching using the photoresist pattern 900 as a mask (see FIG. 8). As a result, the portion of the first insulating film remaining in the outer peripheral region 552 becomes the first insulator 710 (see FIG. 8). Thereafter, the photoresist pattern 900 is removed.
[0045]
  Next, using the first insulator 710 as a mask, in other words, p-type impurities (for example, boron) are ion-implanted through the opening 711 of the first insulator 710, and then heat treatment is performed, so that the epitaxial layer 610 is formed. P-type layer (second semiconductor layer) 6 in main surface 61S2A p base layer (first portion) 621 of 0 is formed (see FIG. 9).
[0046]
Thereafter, a second insulating film 720x made of, for example, silicon oxide is formed so as to fill the opening 711 by a CVD (Chemical Vapor Deposition) method (see FIG. 10). At this time, the second insulating film 720x is formed so as to be in contact with the side surface 71W and the main surface 61S exposed in the opening 711. Then, by etching back the second insulating film 720x by dry etching, the p base layer 621 is exposed in the opening 711 and the second insulator 720 is formed on the side surface 71W from the second insulating film 720x. (See FIG. 11). Thereby, the opening 711 is narrowed by the second insulator 720.
[0047]
Next, an n-type impurity (for example, arsenic) is ion-implanted through the opening 711 in a state where the second insulator 720 is provided, and then heat treatment is performed, so that n is formed in the main surface 61S of the p base layer 621.+A source layer 630 is formed (see FIG. 12).
[0048]
Then, by CVD, n+A silicon oxide film 911 is formed on the entire surface so as to cover the exposed main surface 61S of the source layer 630 and the first and second insulators 710 and 720. Subsequently, a photoresist pattern 901 corresponding to the pattern of the gate trench 813 is formed on the oxide film 911 using photolithography. Then, the oxide film 911 is patterned by dry etching using the photoresist pattern 901 as a mask (see FIG. 13).
[0049]
After removing the photoresist pattern 901, the epitaxial layer 610 (more specifically, n) is formed using the patterned oxide film 911 as a mask.+The source layer 630, the p base layer 621, and the epitaxial layer 610) are etched to form a gate trench 813 (see FIG. 14). Thereafter, the oxide film 911 is removed by etching.
[0050]
Next, the exposed surface of the epitaxial layer 610 (more specifically, n+The gate insulating film 840 is formed by performing, for example, thermal oxidation on the exposed surfaces of the source layer 630, the p base layer 621, and the epitaxial layer 610 (see FIG. 15).
[0051]
Then, a heavily doped polysilicon film 811x is formed by CVD so as to fill the gate trench 813 and also on the first and second insulators 710 and 720 (FIG. 16).
[0052]
Thereafter, using the photoengraving technique, the photoresist is covered so as to cover the end portion in the gate trench 813 and the portion on the first and second insulators 710 and 720 following the end portion in the polysilicon film 811x. A pattern 902 is formed (see FIG. 17). Then, the polysilicon film 811x is dry-etched using the photoresist pattern 902 as a mask to form a gate polysilicon electrode 811 (see FIG. 17). In order for the MOS transistor to operate normally, the upper surface of the gate polysilicon electrode 811 in the gate trench 813 is connected to the p base layer 621 and n+The polysilicon film 811x is etched back so as to be positioned above the bonding surface with the source layer 630 and below the main surface 61S.
[0053]
After removing the photoresist pattern 902, a cap oxide film 850 is formed for the purpose of insulating the exposed surface of the gate polysilicon electrode 811 (see FIG. 18). Further, an interlayer insulating film 860 made of, for example, BPSG is formed by a CVD method so as to cover the gate polysilicon electrode 811 and the like (see FIG. 18).
[0054]
Next, a photoresist pattern 903 having openings for the gate contact hole 819 and the source contact hole 829 is formed on the interlayer insulating film 860 by using photolithography (see FIG. 19). Then, the interlayer insulating film 860 and the cap oxide film 850 are opened by dry etching using the photoresist pattern 903 as a mask (see FIG. 19).
[0055]
  Photo resistpatternAfter removing 903, the gate polysilicon electrode 811 and n are formed using the opened interlayer insulating film 860 as a mask.+The source layer 630 is etched, whereby a gate contact hole 819 and a source contact hole 829 are formed (see FIG. 20). The source contact hole 829 has n+The p base layer 621 is formed so as to penetrate the source layer 630 and to be exposed in the hole 829.
[0056]
  Next, a gate contact hole 819 and a source contact hole8A conductive Al—Si film is deposited on the entire surface of the interlayer insulating film 860 by a sputtering method so as to fill the insulating layer 860, and a photoresist pattern 904 is formed on the Al—Si film by using a photoengraving technique ( (See FIG. 21). Then, by performing etching using the photoresist pattern 904 as a mask, the gate aluminum electrode 812 and the source electrode 820 having the above-described arrangement form are formed from the Al—Si film (see FIG. 21). Note that, by controlling the patterning shapes of the gate polysilicon electrode 811 and the gate aluminum electrode 812, the above-described structure is obtained, that is, the portion of the gate insulating film 840 on the main surface 61S and the first and second insulators 710 and 720. As a result, a gate electrode 810 is obtained which faces the main surface 61S through and extends farther from the central region 551 than the p-type layer 620. Thereafter, the photoresist pattern 904 is removed.
[0057]
Then, a conductive Ti / Ni / Au alloy is deposited on the entire main surface of the substrate 600 far from the epitaxial layer 610 by sputtering to form a drain electrode 830 (see FIG. 22).
[0058]
As described above, in the power semiconductor device 501, n+An n-type impurity for the source layer 630 is ion-implanted through the opening 711 having the second insulator 720 (see FIG. 12). At this time, since the second insulator 720 is formed by etching back the second insulating film 720x (see FIGS. 10 and 11), the photoengraving technique is not used unlike the conventional manufacturing method. For this reason, cost reduction can be achieved. Furthermore, the high-precision alignment required for the photoengraving technique is unnecessary, and the yield can be improved.
[0059]
Moreover, the manufacturing method described above that does not use the second insulator 720 (the ion implantation mask for the p base layer is used as it is.+The semiconductor device 501 is less likely to cause punch-through than the semiconductor device manufactured by reusing the source layer during ion implantation), and as a result, the breakdown voltage can be improved. This is due to the following reason. N as above+Ion implantation for the source layer 630 is performed using the first and second insulators 710 and 720 as masks. For this reason, the width W1 (see FIGS. 3 and 4) of the outer end of the p-type layer 620 (p base layer 621), in other words, the outer periphery of the p-type layer 620 and n+The distance W1 from the outer periphery of the source layer 630 can be made larger than the above-described manufacturing method that does not use the second insulator 720, so that punch-through at the outer end of the p-type layer 620 can be prevented. It becomes difficult to occur.
[0060]
As described above, according to the semiconductor device 501, the photolithography process can be reduced, and at the same time, the decrease in breakdown voltage due to the process reduction can be improved.
[0061]
Furthermore, the gate electrode 810 is not only provided in the gate trench 813, but also on the main surface 61 S via the portion of the gate insulating film 840 on the main surface 61 S and the first and second insulators 710 and 720. So as to extend farther from the central region 551 than the p-type layer 620 (so as to extend beyond the arrangement position of the p-type layer 620). For this reason, the gate electrode 810 controls the main current flowing between the source electrode 820 and the drain electrode 830 and sets the drain electrode 830 to the ground (ground) potential when the semiconductor device 501 is in operation. Plays a field plate effect (when set to a positive potential) and plays a role in improving the breakdown voltage.
[0062]
  Here, the power semiconductor device 501 and the comparative power semiconductor device manufactured by the above-described manufacturing method not using the second insulator 720 (both semiconductor devices are 30 V class power MOSFETs), The results of calculating the drain-source breakdown voltage using the device simulator Medici are shown in FIGS. FIG.4As shown in FIG. 2, the comparative semiconductor device breaks down at about 19 V, whereas FIG.3As shown, the breakdown voltage of the semiconductor device 501 is improved to about 44V.
[0063]
Embodiment 2. FIG.
FIG. 25 is a plan view for explaining the power semiconductor device 502 according to the second embodiment. FIG. 26 is a cross-sectional view taken along the line 26-26 in FIG. 25, and is taken along the line 27-27 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 502 has a structure in which the first and second insulators 710 and 720 are removed from the semiconductor device 501 (see FIGS. 2 to 4). For this reason, in the semiconductor device 502, the gate insulating film 840 extends to the arrangement region of the first and second insulators 710 and 720 outside the gate trench 813. Other configurations of the semiconductor device 502 are basically the same as those of the semiconductor device 501 described above.
[0064]
Next, a method for manufacturing the semiconductor device 502 will be described with reference to cross-sectional views of FIGS. (A) in FIGS. 28 to 38 corresponds to FIG. 25, (b) in FIGS. 28 to 38 corresponds to FIG. 26, and (c) in FIGS. 28 to 38 corresponds to FIG. Correspond.
[0065]
First, according to the manufacturing method of the semiconductor device 501 described above, n+The source layer 630 is formed (see FIG. 12).
[0066]
Next, the first and second insulators 710 and 720 are removed by wet etching (see FIG. 28).
[0067]
Subsequent steps are basically the same as the method for manufacturing the semiconductor device 501 described above. Specifically, an oxide film 911 is formed, and the oxide film 911 is patterned corresponding to the gate trench 813 (see FIG. 29). In the method for manufacturing the semiconductor device 502, since the first and second insulators 710 and 720 are removed as described above, the first and second insulators 710 and 720 are disposed in the oxide film 911. In the region, the main surface 61S is touched. Then, a gate trench 813 is formed using the patterned oxide film 911 as a mask (see FIG. 30).
[0068]
After removing the oxide film 911, a gate insulating film 840 is formed (see FIG. 31). In the method for manufacturing the semiconductor device 502, since the first and second insulators 710 and 720 are removed as described above, the first and second insulators 710 and 720 are disposed in the gate insulating film 840. Will extend to other areas.
[0069]
Thereafter, a polysilicon film 811x is formed (see FIG. 32), and the film 811x is patterned to form a gate polysilicon electrode 811 (see FIG. 33). Next, a cap oxide film 850 and an interlayer insulating film 860 are formed (see FIG. 34). Then, the interlayer insulating film 860 and the cap oxide film 850 are opened (see FIG. 35), and the gate contact hole 819 and the source contact hole 829 are formed (see FIG. 36). Next, an Al—Si film is formed over the interlayer insulating film 860 and patterned to form a gate aluminum electrode 812 and a source electrode 820 (see FIG. 37). Further, a drain electrode 830 is formed (see FIG. 38).
[0070]
According to the power semiconductor device 502, as with the power semiconductor device 501, it is possible to reduce the photoengraving process, and at the same time, it is possible to improve the decrease in breakdown voltage resulting from the process reduction.
[0071]
  At this time, the semiconductor device 502 does not have the first and second insulators 710 and 720. In the semiconductor device 502, the first portion of the gate electrode 810 outside the trench 813 and the main surface 61S are entirely exposed. Gate insulation thinner than 1 insulator 710film840 is provided. For this reason, the portion of the gate electrode 810 outside the trench 813 is closer to the main surface 61S. Therefore, according to the semiconductor device 502, the field plate effect by the gate electrode 810 becomes stronger, and the breakdown voltage is further improved.
[0072]
Embodiment 3 FIG.
FIG. 39 is a plan view for explaining the power semiconductor device 503 according to the third embodiment. FIG. 40 is a cross-sectional view taken along line 40-40 in FIG. 39, and is taken along line 41-41 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 503 has a structure in which the gate electrode 810 is changed to the gate electrode 810B in the semiconductor device 501 (see FIGS. 2 to 4), and the other structure of the semiconductor device 503 is the same as that of the semiconductor device 501 described above. Basically the same.
[0073]
  Specifically, the gate electrode 810BConsists of a gate polysilicon electrode 811B having a structure in which a portion drawn out of the trench 813 in the gate polysilicon electrode 811 (see FIGS. 2 to 4) is removed, and the gate aluminum electrode 812 (see FIG. 2 to FIG. 4). That is, unlike the semiconductor device 501 described above, the gate electrode 810B of the semiconductor device 503 extends to the side farther from the central region 551 than the p-type layer 620 (beyond the position where the p-type layer 620 is disposed). In other words, it is provided so as not to extend into the outer peripheral region 552. In the semiconductor device 503, the cap oxide film 850 does not extend into the outer peripheral region 552. In addition, since the gate electrode 810B does not extend outside the trench 813, the interlayer insulating film 860 is in contact with the portion of the gate insulating film 840 on the main surface 61S and the first and second insulators 710 and 720. .
[0074]
The semiconductor device 503 having such a structure can be manufactured, for example, by etching back the polysilicon film 811x without using the photoresist pattern 902 in the manufacturing method of the semiconductor device 501 (FIGS. 32 and 33 described above). reference).
[0075]
According to the power semiconductor device 503, as with the power semiconductor device 501, the photoengraving process can be reduced, and at the same time, the decrease in breakdown voltage due to the process reduction can be improved.
[0076]
  Embodiment 4 FIG.
  In the semiconductor device 503 (see FIGS. 39 to 41) described above, the gate electrode 810 is used.BIs the outer circumferenceregionThe gate electrode 810 is not opposed to the main surface 61S in 552.BThe field plate effect due to the above, that is, the breakdown voltage improving effect due to this cannot be obtained. In the fourth embodiment, improvement of this point will be described.
[0077]
42 is a plan view for explaining the power semiconductor device 504 according to the fourth embodiment. FIG. 42 is a cross-sectional view taken along line 43-43 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 504 has a structure in which the source electrode 820 is changed to the source electrode 820B in the above-described semiconductor device 503 (see FIGS. 39 to 41), and the source electrode 820B extends the source electrode 820 into the outer peripheral region 552. I will be there. Other configurations of the semiconductor device 504 are basically the same as those of the semiconductor device 503 described above.
[0078]
  At this time, in the semiconductor device 504, the source electrode 820B extends to the outer peripheral region 552, and a portion of the gate insulating film 840 on the main surface 61S, the secondInsulator720 and the first insulator 710 so as to face the main surface 61S, and in other words, extends from the p-type layer 620 to the side farther from the central region 551 than the p base layer 621. (So as to extend beyond the arrangement position of the p-type layer 620). Such a source electrode 820B can be formed by patterning control of an Al—Si film disposed on the interlayer insulating film 860 (see FIG. 37 described above).
[0079]
According to the power semiconductor device 504, the same effect as that of the power semiconductor device 503 described above can be obtained, and the source electrode 820B exhibits the field plate effect, so that the breakdown voltage is improved as compared with the semiconductor device 503.
[0080]
Embodiment 5 FIG.
45 is a plan view for illustrating power semiconductor device 505 according to the fifth embodiment, FIG. 46 is a sectional view taken along line 46-46 in FIG. 45, and is taken along line 47-47 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 505 has a structure in which the p-type layer 620 is replaced with a p-type layer (second semiconductor layer) 620B in the semiconductor device 501 (see FIGS. 2 to 4). Other configurations of the semiconductor device 505 are basically the same as those of the semiconductor device 501 described above.
[0081]
Specifically, as shown in FIGS. 46 and 47, the p-type layer 620B has the end portion of the above-described p base layer 621 (see FIGS. 2 and 3) from the main surface 61S rather than the portion in the central region 551. The p base layer 621B is shaped to extend deeply. Note that the deepest portion of the deep portion 621BD of the p base layer 621B is at a position deeper than the gate trench 813 (position close to the substrate 600). The deep portion 621BD extends to a position facing the first insulator 710. The p base layer 621B can be formed as follows.
[0082]
First, the p base layer 621 (which later forms the shallow portion 621BS of the p base layer 621B) is formed by the manufacturing method of the semiconductor device 501 described above (see FIG. 9). Thereafter, a photoresist pattern 905 having an opening so as to expose the end of the p base layer 621 is formed on the first insulator 710 and the main surface 61S (see FIG. 48). Then, a p-type impurity (for example, boron) is ion-implanted using the photoresist pattern 905 as a mask, and then heat treatment is performed to form a deep portion 621BD of the p base layer 621B (see FIG. 48). Thereby, the p base layer 621B is formed.
[0083]
Alternatively, the ion implantation for the deep portion 621BD of the p base layer 621B is performed before the ion implantation for the shallow portion 621BS of the p base layer 621B (that is, the ion implantation for the p base layer 621 described above). It does not matter (see FIG. 49).
[0084]
Note that heat treatment may be performed after ion implantation for the shallow portion 621BS and after ion implantation for the deep portion 621BD, or these two heat treatments may be performed together.
[0085]
According to the power semiconductor device 505, the same effects as those of the power semiconductor device 501 described above can be obtained. At this time, because the deep portion 621BD of the p base layer 621B makes the width W1 of the outer end of the p-type layer 620B (p base layer 621B) larger than the width W1 of the p-type layer 620, punch-through is further suppressed. This improves the breakdown voltage.
[0086]
Embodiment 6 FIG.
50 is a plan view for explaining power semiconductor device 506 according to the sixth embodiment, FIG. 51 is a cross-sectional view taken along line 51-51 in FIG. 50, and is taken along line 52-52 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 506 has a configuration in which a semiconductor device 502 (see FIGS. 25 to 27) and a semiconductor device 503 (see FIGS. 39 to 41) are combined. Specifically, the semiconductor device 506 has a configuration in which the first and second insulators 710 and 720 are removed from the semiconductor device 503, and the other configuration of the semiconductor device 506 is basically the same as that of the semiconductor device 503 described above. The same as above. The semiconductor device 506 can be manufactured by a combination of manufacturing methods of the semiconductor devices 502 and 503.
[0087]
According to the power semiconductor device 506, the same effects as those of the power semiconductor device 503 described above can be obtained.
[0088]
Embodiment 7 FIG.
FIG. 53 is a plan view for explaining the power semiconductor device 507 according to the seventh embodiment. FIG. 53 is a sectional view taken along the line 54-54 in FIG. 53, and FIG. 53 is taken along the line 55-55 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 507 has a configuration in which the semiconductor device 502 (see FIGS. 25 to 27) and the semiconductor device 504 (see FIGS. 42 to 44) are combined. Specifically, the semiconductor device 507 has a configuration in which the first and second insulators 710 and 720 are removed from the semiconductor device 504. The other configuration of the semiconductor device 507 is basically the same as that of the semiconductor device 504 described above. The same as above. The semiconductor device 507 can be manufactured by a combination of manufacturing methods of the semiconductor devices 502 and 504.
[0089]
According to the power semiconductor device 507, the same effects as those of the power semiconductor devices 502 and 504 described above can be obtained. At this time, since the semiconductor device 507 does not have the first and second insulators 710 and 720, the field plate effect by the source electrode 820B becomes stronger than the semiconductor device 504, and the breakdown voltage is improved.
[0090]
Embodiment 8 FIG.
FIG. 56 is a plan view for explaining the power semiconductor device 508 according to the eighth embodiment, FIG. 57 is a cross-sectional view taken along the line 57-57 in FIG. 56, and the line 58-58 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 508 has a structure in which a semiconductor device 507 (see FIGS. 53 to 55) and a semiconductor device 505 (see FIGS. 45 to 47) are combined. Specifically, the semiconductor device 508 has a configuration in which the p-type layer 620 is changed to the p-type layer 620B in the semiconductor device 507, and other configurations of the semiconductor device 508 are basically the same as those of the semiconductor device 507 described above. It is the same.
[0091]
According to the power semiconductor device 508, the same effects as those of the power semiconductor devices 507 and 505 described above can be obtained.
[0092]
Embodiment 9 FIG.
59 is a plan view for explaining the power semiconductor device 509 according to the ninth embodiment, FIG. 60 is a cross-sectional view taken along the line 60-60 in FIG. 59, and FIG. 59 is taken along the line 61-61 in FIG. A cross-sectional view is shown in FIG. A part of FIG. 60 (or FIG. 61) is shown in an enlarged manner in FIG. The semiconductor device 509 has a configuration in which the first insulator 710 and the p-type layer 620 are replaced with the first insulator 710B and the p-type layer (second semiconductor layer) 620C in the semiconductor device 501 (see FIGS. 2 to 4). is doing. Other configurations of the semiconductor device 509 are basically the same as those of the semiconductor device 501 described above.
[0093]
Specifically, the p-type layer 620C includes a first portion 621 composed of the above-described p base layer 621 (see FIGS. 2 to 4), and outside the first portion 621 (on the side farther from the central region 551). ) P-type second portion 622 provided in main surface 61S, and both portions 621 and 622 are connected. The first insulator 710 </ b> B corresponds to a case where the second opening 712 reaching the main surface 61 </ b> S is provided in the outer peripheral region 552 in the above-described first insulator 710 (see FIGS. 2 to 4). At this time, the second opening 712 of the first insulator 710B faces the second portion 622 (the deepest portion thereof) of the p-type layer 620C, and both of the first portions 621 of the p-type layer 620C are within the outer peripheral region 552. Is provided outside. One second opening 712 of the first insulator 710B is provided in a linear shape (see FIG. 59), and one second portion 622 of the p-type layer 620C is also provided in a corresponding linear shape. . A third insulator 730 made of, for example, silicon oxide is embedded in the second opening 712, whereby the opening 712 is closed.
[0094]
Next, a method for manufacturing the semiconductor device 509 will be described with reference to the cross-sectional views of FIGS. 63-77 corresponds to FIG. 59, FIG. 63-77 (b) corresponds to FIG. 60, and FIG. 63-77 (c) corresponds to FIG. Correspond.
[0095]
First, in the same manner as the method for manufacturing the semiconductor device 501 described above, n+N on the type silicon substrate 600-A type silicon layer (first semiconductor layer) 610 is epitaxially grown (see FIG. 7). Next, a first insulating film and a photoresist made of, for example, silicon oxide are formed in this order over the main surface 61S of the epitaxial layer 610 (therefore, the first insulating film and the photoresist are formed in the central region 551 and the outer periphery). Provided over the area 552).
[0096]
Then, the photoresist is patterned using a photoengraving technique to form a photoresist pattern 900B corresponding to the first insulator 710B (see FIG. 63). Next, first and second openings 711 and 712 are formed in the first insulating film by etching using the photoresist pattern 900B as a mask (see FIG. 63). Thereafter, the photoresist pattern 900B is removed.
[0097]
  Subsequent processes are basically the same as those of the semiconductor device 501 described above. Specifically, in other words, using the first insulator 710B as a mask, the first insulator 710 is used.BA p-type layer (620C) is formed in the main surface 61S of the epitaxial layer 610 by ion-implanting p-type impurities (for example, boron) through the openings 711 and 712 and then performing heat treatment (see FIG. 64). At this time, the firstAnd secondThe first and second portions 621 and 622 of the p-type layer 620C are formed to face the openings 711 and 712, respectively. In particular, the positions (intervals) and sizes of the openings 711 and 712, ion implantation conditions, heat treatment conditions, and the like are set so that the portions 621 and 622 are connected.
[0098]
  Thereafter, a second insulating film 720x is formed by a CVD method so as to fill the first and second openings 711 and 712 (see FIG. 65). Then, by etching back the second insulating film 720x,FirstThe p base layer 621 is exposed in the opening 711 and the second and third insulators 720 and 730 are formed from the second insulating film 720x (see FIG. 66). As a result, the second opening 712 is closed by the third insulator 730.
[0099]
Then, an n-type impurity (for example, arsenic) is ion-implanted through the first opening 711 in the state where the second and third insulators 720 and 730 are provided, and then heat treatment is performed, whereby the p-type layer 620C is formed. N in the main surface 61S of one portion (that is, the p base layer) 621+A source layer 630 is formed (see FIG. 67).
[0100]
Thereafter, an oxide film 911 is formed, and the oxide film 911 is patterned to correspond to the gate trench 813 (see FIG. 68). Then, a gate trench 813 is formed using the patterned oxide film 911 as a mask (see FIG. 69). After removing the oxide film 911, a gate insulating film 840 is formed (see FIG. 70).
[0101]
Thereafter, a polysilicon film 811x is formed (see FIG. 71), and the film 811x is patterned to form a gate polysilicon electrode 811 (see FIG. 72). Next, a cap oxide film 850 and an interlayer insulating film 860 are formed (see FIG. 73). Then, the interlayer insulating film 860 and the cap oxide film 850 are opened (see FIG. 74), and the gate contact hole 819 and the source contact hole 829 are formed (see FIG. 75). Next, an Al—Si film is formed over the interlayer insulating film 860 and patterned to form a gate aluminum electrode 812 and a source electrode 820 (see FIG. 76). Further, a drain electrode 830 is formed (see FIG. 77).
[0102]
According to the power semiconductor device 509, the photolithography process can be reduced by ion implantation using the second insulator 720 as well as the semiconductor device 501, and at the same time, the decrease in breakdown voltage due to the process reduction can be improved. Can do. Further, with the field plate structure by the gate electrode 810, the breakdown voltage is improved as in the semiconductor device 501.
[0103]
In particular, since the p-type layer 620C includes the second portion 622, the width W2 of the outer end of the p-type layer 620C (see FIGS. 60 and 61), in other words, the outer periphery of the p-type layer 620C and the n+The distance W2 from the outer periphery of the source layer 630 is larger than the same dimension W1 (see FIGS. 3 and 4) in the semiconductor device 501 described above. For this reason, punch-through at the outer end of the p-type layer 620C is further less likely to occur.
[0104]
At this time, the second opening 712 of the first insulator 710B can be formed simultaneously with the first opening 711 according to the design of the photoresist pattern, and the second portion 622 of the p-type layer 620C can be formed simultaneously with the first portion 621. The third insulator 730 can be formed at the same time as the second insulator 720. In addition, since the second opening 712 is closed by the third insulator 730 after the formation of the second portion 622 of the p-type layer 620C, the second opening 712 has n in the second portion 622 without using a separate mask.+Impurities for the source layer 630 can be prevented from being ion-implanted. As described above, the semiconductor device 509 can be easily manufactured without increasing the number of steps as compared with the semiconductor device 501.
[0105]
When the simulation was performed in the same manner as the semiconductor device 501, it was confirmed that a withstand voltage of 43 V was obtained according to the power semiconductor device 509 as shown in FIG.
[0106]
  Embodiment 10 FIG.
  79 is a plan view for illustrating power semiconductor device 510 according to the tenth embodiment, FIG. 80 is a cross-sectional view taken along line 80-80 in FIG. 79, and is taken along line 81-81 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 510 includes first to third insulators 710 from the semiconductor device 509 (see FIGS. 59 to 62).B, 720, 730 are removed. Therefore, like the semiconductor device 502 (see FIGS. 25 to 27) described above, in the semiconductor device 510, the gate insulating film 840 has the first to third insulators 710 outside the gate trench 813.B, 720, 730 also extend to the arrangement region. Other configurations of the semiconductor device 510 are basically the same as those of the semiconductor device 509 described above.
[0107]
Next, a method for manufacturing the semiconductor device 510 will be described with reference to the cross-sectional views of FIGS. 82-92 corresponds to FIG. 79, (b) in FIGS. 82-92 corresponds to FIG. 80, and (c) in FIGS. 82-92 corresponds to FIG. Correspond.
[0108]
The semiconductor device 510 can be manufactured by combining the manufacturing methods of the semiconductor device 509 (see FIGS. 59 to 62) and the semiconductor device 502 (see FIGS. 25 to 27). Specifically, first, according to the manufacturing method of the semiconductor device 509 described above, n+Up to the source layer 630 is formed (see FIG. 67).
[0109]
  Next, first to third insulators 710 are formed by wet etching.B, 720, 730 are removed (see FIG. 82).
[0110]
  Subsequent steps are basically the same as the method for manufacturing the semiconductor device 509 described above. Specifically, an oxide film 911 is formed, and the oxide film 911 is patterned to correspond to the gate trench 813 (see FIG. 83). In the method for manufacturing the semiconductor device 510, the first to third insulators 710 are used as described above.B, 720, and 730 are removed, so that the oxide film 911 has first to third insulators 710.B, 720, and 730 are in contact with the main surface 61S in the region where they are disposed. Then, a gate trench 813 is formed using the patterned oxide film 911 as a mask (see FIG. 84).
[0111]
  After removing the oxide film 911, a gate insulating film 840 is formed (see FIG. 85). In the method for manufacturing the semiconductor device 510, the first to third insulators 710 are used as described above.B, 720 and 730 are removed, the gate insulating film 840 is formed of the first to third insulators 710.B, 720, 730 also extends to the area where the 720, 730 has been arranged.
[0112]
Thereafter, a polysilicon film 811x is formed (see FIG. 86), and the film 811x is patterned to form a gate polysilicon electrode 811 (see FIG. 87). Next, a cap oxide film 850 and an interlayer insulating film 860 are formed (see FIG. 88). Then, the interlayer insulating film 860 and the cap oxide film 850 are opened (see FIG. 89), and the gate contact hole 819 and the source contact hole 829 are formed (see FIG. 90). Next, an Al—Si film is formed over the interlayer insulating film 860 and patterned to form a gate aluminum electrode 812 and a source electrode 820 (see FIG. 91). Further, a drain electrode 830 is formed (see FIG. 92).
[0113]
According to the power semiconductor device 510, the same effect as that of the power semiconductor device 509 can be obtained.
[0114]
  At this time, the semiconductor device 510 includes first to third insulators 710.B, 720, and 730, the field plate effect by the gate electrode 810 is stronger than that of the semiconductor device 509 (see FIGS. 59 to 62), similarly to the semiconductor device 502 (see FIGS. 25 to 27). The breakdown voltage is further improved.
[0115]
Embodiment 11 FIG.
93 is a plan view for illustrating power semiconductor device 511 according to the eleventh embodiment, FIG. 94 is a cross-sectional view taken along line 94-94 in FIG. 93, and is taken along line 95-95 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 511 has a configuration in which the gate electrode 810 in the semiconductor device 509 (see FIGS. 59 to 62) is replaced with the above-described gate electrode 810B (see, for example, the semiconductor device 503 in FIGS. 39 to 41). . That is, in the semiconductor device 511, the gate electrode 810B is provided so as not to extend into the outer peripheral region 552. Other configurations of the semiconductor device 511 are basically the same as those of the semiconductor device 509 described above. Note that the semiconductor device 511 can be manufactured by combining the manufacturing methods of the semiconductor devices 509 and 503, for example.
[0116]
According to the power semiconductor device 511, the same effect as that of the power semiconductor device 509 can be obtained except for the field plate effect by the gate electrode 810.
[0117]
Embodiment 12 FIG.
FIG. 96 is a plan view for illustrating power semiconductor device 512 according to the twelfth embodiment, FIG. 97 is a cross-sectional view taken along line 97-97 in FIG. 96, and is taken along line 98-98 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 512 has a structure in which the source electrode 820 in the above-described semiconductor device 511 (see FIGS. 93 to 95) is replaced with the above-described source electrode 820B (see, for example, the semiconductor device 504 in FIGS. 42 to 44). The other configuration of the semiconductor device 512 is basically the same as that of the semiconductor device 511 described above. The semiconductor device 512 can be manufactured by combining, for example, the manufacturing methods of the semiconductor devices 509 and 504.
[0118]
According to the power semiconductor device 512, the same effects as those of the power semiconductor device 511 described above can be obtained, and the source electrode 820B exhibits the field plate effect, so that the breakdown voltage is improved as compared with the semiconductor device 511.
[0119]
Embodiment 13 FIG.
99 is a plan view for illustrating the power semiconductor device 513 according to the thirteenth embodiment, FIG. 100 is a cross-sectional view taken along the line 100-100 in FIG. 99, and is taken along the line 101-101 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 513 has a configuration in which the p-type layer 620C is replaced with a p-type layer (second semiconductor layer) 620D in the semiconductor device 509 (see FIGS. 59 to 62). Other configurations of the semiconductor device 513 are basically the same as those of the semiconductor device 509 described above.
[0120]
Specifically, the p-type layer 620D includes first and second portions 621 and 622 as in the above-described p-type layer 620C (see FIGS. 59 to 62), but the p-type layer 620D includes both portions 621. , 622 are not connected to each other. However, the depletion layers 621d and 622d in the vicinity of both portions 621 and 622 are connected when the semiconductor device 513 operates (when the source electrode 820 is set to the ground (ground) potential and the drain electrode 830 is set to the positive potential). In addition, the first and second portions 621 and 622 are disposed (see FIGS. 100 and 101). Note that an opening 712 (see FIGS. 99 and 62) of the first insulator 710B is provided so as to face the second portion 622 of the p-type layer 620D. Both the parts 621 and 622 of the p-type layer 620D are changed as described above by changing and controlling the position (interval) and size of the openings 711 and 712, ion implantation conditions, heat treatment conditions, and the like in the manufacturing method of the semiconductor device 509. Can be arranged.
[0121]
According to the power semiconductor device 513, the same effect as the semiconductor device 501 can be obtained. In particular, since the second portion 622 of the p-type layer 620D has a so-called field ring structure or guard ring structure, the breakdown voltage is improved as compared with the semiconductor device 501.
[0122]
Embodiment 14 FIG.
FIG. 102 is a plan view for explaining the power semiconductor device 514 according to the fourteenth embodiment, FIG. 103 is a cross-sectional view taken along the line 103-103 in FIG. 102, and FIG. 102 is taken along the line 104-104 in FIG. A cross-sectional view is shown in FIG.
[0123]
The semiconductor device 514 corresponds to the case where two linear second portions 622 of the p-type layer 620D are provided in the semiconductor device 513 (see FIGS. 99 to 101), and the other configuration of the semiconductor device 514 is the semiconductor device described above. This is basically the same as 513. The two second parts 622 are provided apart from each other (not connected), but are arranged so that depletion layers 622d in the vicinity of the adjacent second parts 622 are connected to each other when the semiconductor device 514 operates ( 103 and 104). In operation, the depletion layer 622d in the vicinity of the second portion 622 immediately next to the first portion 621 is connected to the depletion layer 621d in the vicinity of the first portion 621 (at this time, the depletion layer 622d in the plurality of second portions 622 as a whole). Are connected to the depletion layer 621d), the first and second portions 621 and 622 are disposed (see FIGS. 103 and 104).
[0124]
The first insulator 710 </ b> B is provided with openings 712 (see FIGS. 102 and 62) so as to face the second portions 622, and the third insulator 730 is disposed in each opening 712. . The plurality of second portions 622 of the p-type layer 620D can be arranged as described above by controlling the position (interval) and size of the opening 712, ion implantation conditions, heat treatment conditions, and the like. Needless to say, three or more such second portions 622 may be provided.
[0125]
  According to the power semiconductor device 514, the same effect as the semiconductor device 513 can be obtained. In particular, the p-type layer 620DThe plurality of second portions 622 further improves the withstand voltage as compared with the semiconductor device 513 described above.
[0126]
Embodiment 15 FIG.
105 is a plan view for explaining power semiconductor device 515 according to the fifteenth embodiment, FIG. 106 is a sectional view taken along line 106-106 in FIG. 105, and is taken along line 107-107 in FIG. A cross-sectional view is shown in FIG.
[0127]
  The semiconductor device 515 corresponds to the case where two linear second portions 622 of the p-type layer 620C are provided in the semiconductor device 509 (see FIGS. 59 to 62), and the other configuration of the semiconductor device 515 is the semiconductor device described above. This is basically the same as 509. The two second parts 622 are connected to each other, and the second part 622 immediately next to the first part 621 is connected to the first part 621 (therefore, the second part 622 connected to each other is connected to the first part 621. It is connected). The first insulator 710B is provided with openings 712 (see FIGS. 105 and 62) so as to face the second portions 622, and the third insulator 730 is disposed in each opening 712. . A plurality of second layers of p-type layer 620CPartThe minute 622 can be arranged as described above by controlling the position (interval) and size of the opening 712, ion implantation conditions, heat treatment conditions, and the like in the manufacturing method of the semiconductor device 509. Needless to say, three or more such second portions 622 may be provided.
[0128]
According to the power semiconductor device 515, the same effect as that of the power semiconductor device 509 can be obtained. In particular, the width W2 (see FIGS. 106 and 107) of the outer end of the p-type layer 620C becomes larger than that of the semiconductor device 509 (see FIGS. 60 and 61) due to the plurality of second portions 622. Punch-through at the outer end of the plate becomes even less likely to occur.
[0129]
Embodiment 16 FIG.
108 is a plan view for illustrating power semiconductor device 516 according to the sixteenth embodiment, FIG. 109 is a sectional view taken along line 109-109 in FIG. 108, and FIG. 108 is taken along line 110-110 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 516 has a configuration in which the first insulator 710B and the p-type layer 620C are replaced with the first insulator 710C and the p-type layer (second semiconductor layer) 620E in the semiconductor device 509 (see FIGS. 59 to 62). is doing. Other configurations of the semiconductor device 516 are basically the same as those of the semiconductor device 509 described above.
[0130]
Specifically, the opening 712 is linear in the above-described first insulator 710B, but the first insulator 710C has a plurality of point-like second openings 712 in plan view. And the 2nd part 622 of the p-type layer 620E is provided in the shape of a dot so that each point-like opening 712 may be opposed, and the p-type layer 620E is a plurality of these 2nd parts. 622 and the first portion 621 described above. At this time, the adjacent second parts 622 are connected to each other, and the second part 622 immediately next to the first part 621 is connected to the first part 621 (therefore, the second part 622 connected to each other is connected to the first part 621). Connected to). A third insulator 730 is disposed in each opening 712. The plurality of second portions 622 of the p-type layer 620E change the shape of the opening 712 in the method for manufacturing the semiconductor device 509, and further, the position (interval) and size of the dotted opening 712, ion implantation conditions, heat treatment conditions, and the like. Can be arranged as described above.
[0131]
108 to 110, the openings 712 and the second portion 622 are arranged in two rows outside the first portion 621 (two rows of linear openings 712 and two rows shown in FIGS. 105 to 107 described above). The line-shaped second portion 622 is arranged so as to form a line), but the line formed by the dot-shaped openings 712 and the point-shaped second part 622 is one line or three lines or more. There may be.
[0132]
According to the power semiconductor device 516, the same effect as the semiconductor device 509 can be obtained.
[0133]
Embodiment 17. FIG.
FIG. 111 is a plan view for illustrating a power semiconductor device 517 according to the seventeenth embodiment, FIG. 112 is a cross-sectional view taken along the line 112-112 in FIG. 111, and FIG. A cross-sectional view is shown in FIG. The semiconductor device 517 has a configuration in which the p-type layer 620E is replaced with a p-type layer (second semiconductor layer) 620F in the semiconductor device 516 (see FIGS. 108 to 110). Other configurations of the semiconductor device 517 are basically the same as those of the semiconductor device 516 described above.
[0134]
  Specifically, the p-type layer 620F corresponds to a case where the first portion 621 and each dotted second portion 622 are separated from each other in the above-described p-type layer 620E (see FIGS. 108 to 110). However, the depletion layer 621d near the first portion 621 and the second portion adjacent to the first portion 621622The first and second portions are connected so that the depletion layer 622d in the vicinity is connected during the operation of the semiconductor device 517, and the depletion layer 622d in the vicinity of the adjacent second portion 622 is connected to each other during the operation of the semiconductor device 517. 621 and 622 are arranged (see FIGS. 112 and 113). A dotted opening 712 of the first insulator 710C is provided so as to face each second portion 622 of the p-type layer 620F, and the third insulator 730 is disposed in each opening 712. Note that the p-type layer 620F may be formed so that some of the second portions 622 are connected to each other. The plurality of second portions 622 of the p-type layer 620F can be arranged as described above by controlling the position (interval) and size of the dotted openings 712, ion implantation conditions, heat treatment conditions, and the like in the method for manufacturing the semiconductor device 516. It is.
[0135]
In FIGS. 111 to 113, the openings 712 and the second portion 622 are arranged in two rows outside the first portion 621 (two rows of linear openings 712 and two rows shown in FIGS. 105 to 107 described above). The line-shaped second portion 622 is arranged so as to form a line), but the line formed by the dot-shaped openings 712 and the point-shaped second part 622 is one line or three lines or more. There may be.
[0136]
According to the power semiconductor device 517, the same effects as those of the semiconductor devices 513 and 514 (see FIGS. 99 to 101 and FIGS. 102 to 104) can be obtained.
[0137]
Embodiment 18 FIG.
114 is a plan view for illustrating a power semiconductor device 518 according to the eighteenth embodiment, FIG. 115 is a sectional view taken along the line 115-115 in FIG. 114, and FIG. 114 is taken along the line 116-116 in FIG. A cross-sectional view is shown in FIG.
[0138]
The power semiconductor device 518 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 506 (see FIGS. 50 to 52) are combined. Specifically, the semiconductor device 518 has a configuration in which the gate electrode 810 is changed to the gate electrode 810B in the above-described semiconductor device 510 (see FIGS. 79 to 81), and the other configurations of the semiconductor device 518 are already described. This is basically the same as the semiconductor device 510 described above. In other words, the semiconductor device 518 has a configuration in which the p-type layer 620 is changed to the p-type layer 620C in the above-described semiconductor device 506 (see FIGS. 50 to 52), and the other configurations of the semiconductor device 518 are as follows. This is basically the same as the semiconductor device 506 described above. Note that the semiconductor device 518 can be manufactured by combining the manufacturing methods of the semiconductor devices 510 and 506, for example.
[0139]
According to the power semiconductor device 518, the same effects as those of the power semiconductor devices 510 and 506 can be obtained.
[0140]
Embodiment 19. FIG.
117 is a plan view for illustrating power semiconductor device 519 according to the nineteenth embodiment, FIG. 118 is a cross-sectional view taken along line 118-118 in FIG. 117, and FIG. 117 is taken along line 119-119 in FIG. A cross-sectional view is shown in FIG. The semiconductor device 519 has a structure in which the source electrode 820 in the above-described semiconductor device 518 (see FIGS. 114 to 116) is replaced with the above-described source electrode 820B (see, for example, the semiconductor device 504 in FIGS. 53 to 57). The other structure of the semiconductor device 519 is basically the same as that of the semiconductor device 518 described above. Note that the semiconductor device 519 can be manufactured by combining the manufacturing methods of the semiconductor devices 518 and 507, for example.
[0141]
According to the power semiconductor device 519, the same effect as that of the power semiconductor device 518 described above can be obtained, and the source electrode 820B exhibits the field plate effect, so that the breakdown voltage is improved as compared with the semiconductor device 518.
[0142]
Embodiment 20. FIG.
120 is a plan view for illustrating power semiconductor device 520 according to the twentieth embodiment, FIG. 121 is a cross-sectional view taken along line 121-121 in FIG. 120, and is taken along line 122-122 in FIG. A cross-sectional view is shown in FIG.
[0143]
  The power semiconductor device 520 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 513 (see FIGS. 99 to 101) are combined. Specifically, the semiconductor device 520 has a structure in which the p-type layer 620C is replaced with the above-described p-type layer 620D in the above-described semiconductor device 510 (see FIGS. 79 to 81). Other configurations are basically the same as those of the semiconductor device 510 described above. In other words, the semiconductor device 520 includes the first to third insulators 710 in the above-described semiconductor device 513 (see FIGS. 99 to 101).B, 720, 730 are removed, and the other configuration of the semiconductor device 520 is basically the same as that of the semiconductor device 513 described above. The semiconductor device 520 can be manufactured by combining, for example, the manufacturing methods of the semiconductor devices 510 and 513.
[0144]
According to the power semiconductor device 520, the same effects as those of the power semiconductor devices 510 and 513 can be obtained.
[0145]
Embodiment 21. FIG.
123 shows a plan view for illustrating power semiconductor device 521 according to the twenty-first embodiment, FIG. 124 shows a sectional view taken along line 124-124 in FIG. 123, and shows line 125-125 in FIG. A cross-sectional view is shown in FIG.
[0146]
  The power semiconductor device 521 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 514 (see FIGS. 102 to 104) are combined. Specifically, the semiconductor device 521 includes a plurality of second portions 622 of the p-type layer 620D as in the semiconductor device 514 (see FIGS. 102 to 104) in the above-described semiconductor device 510 (see FIGS. 79 to 81). The other structure of the semiconductor device 521 is basically the same as that of the semiconductor device 510 described above. In other words, the semiconductor device 521 includes the first to third insulators 710 in the above-described semiconductor device 514 (see FIGS. 102 to 104).B, 720, and 730 are removed, and the other configuration of the semiconductor device 521 is basically the same as that of the semiconductor device 514 described above. The semiconductor device 521 can be manufactured by combining, for example, the manufacturing methods of the semiconductor devices 510 and 514.
[0147]
According to the power semiconductor device 521, the same effects as those of the power semiconductor devices 510 and 514 can be obtained.
[0148]
Embodiment 22. FIG.
126 is a plan view for explaining power semiconductor device 522 according to the twenty-second embodiment. FIG. 126 is a cross-sectional view taken along line 127-127 in FIG. 126, and is taken along line 128-128 in FIG. A cross-sectional view is shown in FIG.
[0149]
  The power semiconductor device 522 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 515 (see FIGS. 105 to 107) are combined. Specifically, the semiconductor device 522 has a structure in which a plurality of second portions 622 of the p-type layer 620C are provided in the semiconductor device 510 (see FIGS. 79 to 81) like the semiconductor device 515 (see FIGS. 105 to 107). The other structure of the semiconductor device 522 is basically the same as that of the semiconductor device 510. In other words, the semiconductor device 522 includes the first to third insulators 710 in the above-described semiconductor device 515 (see FIGS. 105 to 107).B, 720, 730 are removed, and the other configuration of the semiconductor device 522 is basically the same as that of the semiconductor device 515 described above. The semiconductor device 522 can be manufactured by combining, for example, the manufacturing methods of the semiconductor devices 510 and 515.
[0150]
According to the power semiconductor device 522, the same effects as those of the power semiconductor devices 510 and 515 can be obtained.
[0151]
Embodiment 23. FIG.
FIG. 129 is a plan view for explaining a power semiconductor device 523 according to the twenty-third embodiment, FIG. 130 is a cross-sectional view taken along line 130-130 in FIG. 129, and is taken along line 131-131 in FIG. A cross-sectional view is shown in FIG.
[0152]
  The power semiconductor device 523 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 516 (see FIGS. 108 to 110) are combined. Specifically, the semiconductor device 523 has a structure in which the p-type layer 620C in the semiconductor device 510 (see FIGS. 79 to 81) is replaced with the p-type layer 620E of the semiconductor device 516 (see FIGS. 108 to 110). The other configuration of the semiconductor device 523 is basically the same as that of the semiconductor device 510 described above. In other words, the semiconductor device 523 includes the first to third insulators 710 in the above-described semiconductor device 516 (see FIGS. 108 to 110).C, 720, 730 are removed, and the other configuration of the semiconductor device 523 is basically the same as that of the semiconductor device 516 described above. Note that the semiconductor device 523 can be manufactured by combining the manufacturing methods of the semiconductor devices 510 and 516, for example.
[0153]
According to the power semiconductor device 523, the same effects as those of the power semiconductor devices 510 and 516 can be obtained.
[0154]
Embodiment 24. FIG.
FIG. 132 is a plan view for explaining a power semiconductor device 524 according to the twenty-fourth embodiment, FIG. 133 is a sectional view taken along line 133-133 in FIG. 132, and is taken along line 134-134 in FIG. A cross-sectional view is shown in FIG.
[0155]
  The power semiconductor device 524 has a configuration in which a semiconductor device 510 (see FIGS. 79 to 81) and a semiconductor device 517 (see FIGS. 111 to 113) are combined. Specifically, the semiconductor device 524 has a structure in which the p-type layer 620C in the semiconductor device 510 (see FIGS. 79 to 81) is replaced with the p-type layer 620F of the semiconductor device 517 (see FIGS. 111 to 113). The other structure of the semiconductor device 524 is basically the same as that of the semiconductor device 510. In other words, the semiconductor device 524 includes the first to third insulators 710 in the semiconductor device 517 (see FIGS. 111 to 113).C, 720, 730 are removed, and the other structure of the semiconductor device 524 is basically the same as that of the semiconductor device 517. The semiconductor device 524 can be manufactured by combining, for example, the manufacturing methods of the semiconductor devices 510 and 517.
[0156]
According to the power semiconductor device 524, the same effects as those of the power semiconductor devices 510 and 517 can be obtained.
[0157]
Embodiment 25. FIG.
135 and 136 are cross-sectional views for explaining the semiconductor device 525 according to the twenty-fifth embodiment. 135 and 136 correspond to FIGS. 3 and 4, for example. The power semiconductor device 525 is the same as the semiconductor device 501 described above (see FIGS. 3 and 4).+The p type substrate 600 contains p type impurities at a high concentration.+The other configuration of the semiconductor device 525 is basically the same as that of the semiconductor device 501. That is, the semiconductor device 525 includes an IGBT (Insulated Gate Bipolar Transistor) as the power semiconductor element 800. The semiconductor device 525 can provide the same effect as the semiconductor device 501.
[0158]
Note that the semiconductor device 525 has a so-called buffer-free structure (non-punchthrough (NPT) structure).+N as a buffer between the mold substrate 600B and the epitaxial layer 610+It can also be transformed into a structure provided with a mold layer (punchthrough (PT) structure). An IGBT can also be applied to the semiconductor devices 502 to 524. Further, the above-described withstand voltage structure or the like in the semiconductor devices 501 to 525 can be applied to, for example, an HVIC (High Voltage Integrated Circuit) in which an inverter, a drive circuit thereof, a protection circuit, and the like are housed in one chip.
[0159]
Modification of Embodiments 1 to 25.
The elements of the power semiconductor devices 501 to 525 can be variously combined in addition to the above examples. For example, the first portion 621 of the p-type layer 620C (see, for example, FIGS. 60 and 61) and the p-type layer 620D (see, for example, FIGS. 100 and 101) is replaced with the p base layer 621B (see, for example, FIGS. 46 and 47). The effects described above can also be obtained by such a semiconductor device.
[0160]
Further, the same effect can be obtained even if the semiconductor conductivity type is changed in the power semiconductor device 501 or the like. That is, for example, a p-channel power MOSFET can be applied as the power semiconductor element 800 of the semiconductor device 501.
[0161]
In addition, an insulator other than silicon oxide can be used for the gate insulating film 840. In view of such a case, it can be said that the power semiconductor element 800 includes a MIS (Metal Insulator Semiconductor) transistor structure.
[0162]
Further, a barrier metal may be inserted between the aluminum electrode and silicon, for example, between the gate aluminum electrode 812 and the gate polysilicon electrode 811, thereby reducing the junction resistance and improving the characteristics.
[0163]
Further, the semiconductor material and the insulator material are not limited to the above exemplified silicon and silicon oxide. The electrodes 811 and 811B may be formed of an electrode material other than polysilicon, such as W-Si or Al, and the drain electrode 830 may be formed of an electrode material other than Ti / Ni / Au alloy, such as Ti / Ni / Ag. An alloy or an Al / Mo / Ni / Au alloy may be used. In these cases, the above-described effects can be obtained.
[0164]
【The invention's effect】
According to the present invention, the photolithography process can be reduced, and at the same time, the decrease in breakdown voltage due to the process reduction can be improved.
[Brief description of the drawings]
FIG. 1 is a plan view for explaining a power semiconductor device according to a first embodiment;
FIG. 2 is an enlarged view of a portion 2 surrounded by a broken line in FIG.
FIG. 3 is a cross-sectional view taken along line 3-3 in FIG.
4 is a cross-sectional view taken along line 4-4 in FIG.
5 is a partially enlarged view of FIG. 3;
6 is a cross-sectional view of a portion 6 surrounded by a broken line in FIG.
7 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
8 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
FIG. 9 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment.
10 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
11 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
12 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
13 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
14 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
FIG. 15 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment.
16 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
FIG. 17 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment.
18 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
FIG. 19 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment.
20 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
21 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
22 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the first embodiment. FIG.
FIG. 23 is a graph for explaining the power semiconductor device according to the first embodiment;
FIG. 24 is a graph for explaining a comparative power semiconductor device;
FIG. 25 is a plan view for explaining the power semiconductor device according to the second embodiment;
26 is a cross-sectional view taken along line 26-26 in FIG.
27 is a cross-sectional view taken along line 27-27 in FIG.
FIG. 28 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
29 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment. FIG.
30 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment. FIG.
FIG. 31 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
32 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment. FIG.
FIG. 33 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
34 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment. FIG.
FIG. 35 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
FIG. 36 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
FIG. 37 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
FIG. 38 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the second embodiment.
FIG. 39 is a plan view for explaining the power semiconductor device according to the third embodiment;
40 is a cross-sectional view taken along line 40-40 in FIG. 39. FIG.
41 is a cross-sectional view taken along line 41-41 in FIG. 39;
42 is a plan view for explaining the power semiconductor device according to the fourth embodiment. FIG.
43 is a cross-sectional view taken along line 43-43 in FIG.
44 is a cross-sectional view taken along line 44-44 in FIG. 42. FIG.
45 is a plan view for explaining the power semiconductor device according to the fifth embodiment; FIG.
46 is a cross-sectional view taken along line 46-46 in FIG. 45. FIG.
47 is a cross-sectional view taken along line 47-47 in FIG. 45. FIG.
48 is a diagram for explaining the method for manufacturing the power semiconductor device according to the fifth embodiment. FIG.RefusalFIG.
49 is a diagram for explaining another method for manufacturing the power semiconductor device according to the fifth embodiment. FIG.RefusalFIG.
50 is a plan view for explaining the power semiconductor device according to the sixth embodiment. FIG.
51 is a cross-sectional view taken along line 51-51 in FIG. 50. FIG.
52 is a cross-sectional view taken along line 52-52 in FIG. 50. FIG.
53 is a plan view for explaining the power semiconductor device according to the seventh embodiment. FIG.
54 is a cross-sectional view taken along line 54-54 in FIG. 53. FIG.
55 is a sectional view taken along line 55-55 in FIG. 53. FIG.
56 is a plan view for explaining the power semiconductor device according to the eighth embodiment. FIG.
57 is a cross-sectional view taken along line 57-57 in FIG.
FIG. 58 is a cross-sectional view taken along line 58-58 in FIG.
FIG. 59 is a plan view for explaining the power semiconductor device according to the ninth embodiment;
60 is a cross-sectional view taken along line 60-60 in FIG. 59. FIG.
61 is a cross-sectional view taken along line 61-61 in FIG. 59. FIG.
62 is a partially enlarged view of FIG. 60. FIG.
63 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
64 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
65 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
66 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
67 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
68 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
69 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
FIG. 70 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment.
71 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
72 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
73 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
74 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
75 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
76 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
77 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the ninth embodiment. FIG.
78 is a graph for explaining a power semiconductor device according to the ninth embodiment; FIG.
79 is a plan view for explaining the power semiconductor device according to the tenth embodiment; FIG.
80 is a cross-sectional view taken along the line 80-80 in FIG. 79.
81 is a cross sectional view taken along line 81-81 in FIG. 79;
82 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
83 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
84 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
85 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
86 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
87 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
88 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
FIG. 89 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment.
90 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
FIG. 91 is a cross-sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment.
92 is a cross sectional view for illustrating the method for manufacturing the power semiconductor device according to the tenth embodiment. FIG.
93 is a plan view for explaining the power semiconductor device according to the eleventh embodiment. FIG.
94 is a sectional view taken along line 94-94 in FIG. 93. FIG.
95 is a cross sectional view taken along line 95-95 in FIG. 93. FIG.
96 is a plan view for explaining the power semiconductor device according to the twelfth embodiment; FIG.
97 is a cross sectional view taken along line 97-97 in FIG. 96. FIG.
98 is a cross sectional view taken along line 98-98 in FIG. 96. FIG.
99 is a plan view for explaining a power semiconductor device according to a thirteenth embodiment; FIG.
100 is a sectional view taken along line 100-100 in FIG. 99. FIG.
101 is a sectional view taken along the line 101-101 in FIG. 99. FIG.
102 is a plan view for explaining a power semiconductor device according to a fourteenth embodiment; FIG.
103 is a cross-sectional view taken along line 103-103 in FIG. 102. FIG.
104 is a cross-sectional view taken along line 104-104 in FIG. 102. FIG.
105 is a plan view for explaining the power semiconductor device according to the fifteenth embodiment; FIG.
106 is a cross-sectional view taken along line 106-106 in FIG. 105. FIG.
107 is a cross sectional view taken along line 107-107 in FIG. 105. FIG.
108 is a plan view for explaining a power semiconductor device according to the sixteenth embodiment; FIG.
FIG. 109 is a cross-sectional view taken along line 109-109 in FIG.
FIG. 110 is a cross-sectional view taken along line 110-110 in FIG.
111 is a plan view for explaining the power semiconductor device according to the seventeenth embodiment; FIG.
112 is a cross sectional view taken along line 112-112 in FIG. 111;
113 is a cross-sectional view taken along line 113-113 in FIG. 111. FIG.
114 is a plan view for explaining a power semiconductor device according to an eighteenth embodiment; FIG.
115 is a sectional view taken along line 115-115 in FIG. 114. FIG.
116 is a cross-sectional view taken along line 116-116 in FIG. 114. FIG.
117 is a plan view for explaining a power semiconductor device according to a nineteenth embodiment; FIG.
118 is a cross-sectional view taken along line 118-118 in FIG. 117. FIG.
119 is a cross-sectional view taken along line 119-119 in FIG. 117. FIG.
120 is a plan view for explaining a power semiconductor device according to the twentieth embodiment; FIG.
121 is a cross-sectional view taken along line 121-121 in FIG. 120. FIG.
122 is a sectional view taken along line 122-122 in FIG. 120. FIG.
123 is a plan view for explaining a power semiconductor device according to the twenty-first embodiment; FIG.
124 is a cross-sectional view taken along line 124-124 in FIG. 123. FIG.
125 is a cross sectional view taken along line 125-125 in FIG. 123. FIG.
126 is a plan view for explaining the power semiconductor device according to the twenty-second embodiment; FIG.
127 is a cross-sectional view taken along line 127-127 in FIG. 126. FIG.
128 is a sectional view taken along line 128-128 in FIG.
129 is a plan view for explaining a power semiconductor device according to a twenty-third embodiment; FIG.
130 is a sectional view taken along line 130-130 in FIG. 129. FIG.
131 is a cross-sectional view taken along line 131-131 in FIG. 129;
132 is a plan view for explaining a power semiconductor device according to a twenty-fourth embodiment; FIG.
133 is a sectional view taken along line 133-133 in FIG. 132. FIG.
134 is a sectional view taken along line 134-134 in FIG. 132. FIG.
135 is a cross sectional view for illustrating a power semiconductor device according to a twenty-fifth embodiment. FIG.
136 is a cross sectional view for illustrating a power semiconductor device according to a twenty-fifth embodiment. FIG.
[Explanation of symbols]
501 to 525 Power semiconductor device, 550 element arrangement portion, 551 center region, 552 outer peripheral region, 610 epitaxial layer (first semiconductor layer), 61S main surface, 620, 620B to 620F p-type layer (second semiconductor layer), 621, 621Bp base layer (first portion), 621BS shallow portion, 621BD deep portion, 621d, 622d depletion layer, 622 second portion, 630 third semiconductor layer, 710, 710B, 710C first insulator, 711 first opening 712, second opening, 71W side surface, 720 second insulator, 720x second insulating film, 730 third insulator, 800 power semiconductor element, 810, 810B gate electrode (control electrode), 820, 820B source electrode (main Electrode), 830 drain electrode (main electrode), 840 gate insulating film.

Claims (20)

セル領域である中央領域と前記中央領域を取り巻く外周領域とを有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置であって、
前記中央領域と前記外周領域とに渡って設けられた主面を含む、第１導電型の第１半導体層と、
前記中央領域内に第１開口を有して前記主面上に設けられており、前記第１開口を成す側面を含む、第１絶縁体と、
前記第１開口を狭めるように前記第１絶縁体の前記側面上に設けられた第２絶縁体と、
前記主面内に設けられた、前記第１導電型とは反対の第２導電型の第２半導体層と、を備え、
前記第２半導体層は、前記中央領域内において前記電力用半導体素子のベース層を成し前記第１絶縁体に接触するように前記外周領域の側へ延在する、第１部分を含み、
前記電力用半導体装置は、
前記主面のうちで前記第１部分の形成領域内に設けられており、前記第１部分の前記形成領域のうちで前記中央領域内において前記電力用半導体素子の他の一部を成し前記第２絶縁体に接触するように前記外周領域の側へ延在し、前記第２絶縁体を有した状態で前記第１開口を介して不純物を注入することにより前記第２半導体層内に形成された、前記第１導電型の第３半導体層を更に備え、
前記第３半導体層は、前記第２絶縁体に接触し、前記第１絶縁体に接触しない、
電力用半導体装置。A power semiconductor device including a power semiconductor device in the element placement portion and a peripheral region surrounding said central region and the central region is a cell region,
A first semiconductor layer of a first conductivity type including a main surface provided over the central region and the outer peripheral region;
A first insulator having a first opening in the central region and provided on the main surface, and including a side surface forming the first opening;
A second insulator provided on the side surface of the first insulator so as to narrow the first opening;
A second semiconductor layer of a second conductivity type opposite to the first conductivity type provided in the main surface,
The second semiconductor layer includes a first portion that forms a base layer of the power semiconductor element in the central region and extends toward the outer peripheral region so as to contact the first insulator;
The power semiconductor device includes:
The main surface is provided in the formation region of the first portion, and forms another part of the power semiconductor element in the central region of the formation region of the first portion. extend to the side of the outer peripheral region so as to contact the second insulator, formed on the second semiconductor layer by implanting an impurity through said first opening in a state of having the second insulator has been further example Bei a third semiconductor layer of the first conductivity type,
The third semiconductor layer is in contact with the second insulator and not in contact with the first insulator;
Power semiconductor device. 請求項１に記載の電力用半導体装置であって、
前記第１絶縁体は、前記第２半導体層の前記第１部分の外側に設けられ前記主面に至る少なくとも１つの第２開口を更に含み、
前記第２半導体層は、前記少なくとも１つの第２開口に接触して前記主面内に設けられた前記第２導電型の少なくとも１つの第２部分を更に含む、
電力用半導体装置。The power semiconductor device according to claim 1,
The first insulator further includes at least one second opening provided outside the first portion of the second semiconductor layer and reaching the main surface,
The second semiconductor layer further includes at least one second portion of the second conductivity type provided in the main surface in contact with the at least one second opening.
Power semiconductor device. 請求項２に記載の電力用半導体装置であって、
前記少なくとも１つの第２部分は、前記第１部分と離れて設けられているが、前記電力用半導体装置の動作時には前記少なくとも１つの第２部分付近の空乏層が前記第１部分付近の空乏層に繋がるように設けられている、
電力用半導体装置。The power semiconductor device according to claim 2,
The at least one second portion is provided apart from the first portion, but when the power semiconductor device is operated, the depletion layer near the at least one second portion is depleted near the first portion. It is provided to connect to
Power semiconductor device. 請求項３に記載の電力用半導体装置であって、
前記少なくとも１つの第２部分は、互いに離れて設けられた複数の第２部分を含み、前記複数の第２部分は、前記動作時に各第２部分付近の空乏層が隣の第２部分付近の空乏層と繋がるように設けられている、
電力用半導体装置。The power semiconductor device according to claim 3,
The at least one second portion includes a plurality of second portions provided apart from each other, and the plurality of second portions includes a depletion layer near each second portion in the vicinity of the adjacent second portion during the operation. It is provided to connect with the depletion layer,
Power semiconductor device. 請求項２に記載の電力用半導体装置であって、
前記少なくとも１つの第２部分は、前記第１部分に繋がっている、
電力用半導体装置。The power semiconductor device according to claim 2,
The at least one second portion is connected to the first portion;
Power semiconductor device. 請求項２乃至請求項５のいずれかに記載の電力用半導体装置であって、
前記少なくとも１つの第２開口は、線状又は点状に設けられている、
電力用半導体装置。A power semiconductor device according to any one of claims 2 to 5,
The at least one second opening is provided in a line shape or a dot shape,
Power semiconductor device. 請求項１乃至請求項６のいずれかに記載の電力用半導体装置であって、
前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
前記２つの主電極及び前記制御電極のうちの１つの電極が、前記第１絶縁体を介して前記主面に対向するように且つ前記第２半導体層よりも前記中央領域から遠い側にまで延在するように、設けられている、
電力用半導体装置。A power semiconductor device according to any one of claims 1 to 6,
The power semiconductor element controls two main electrodes provided so as to sandwich the first to third semiconductor layers in the stacking direction of the first to third semiconductor layers, and a path between the two main electrodes. A MIS type transistor structure having a control electrode,
One electrode of the two main electrodes and the control electrode extends to the side farther from the central region than the second semiconductor layer so as to face the main surface through the first insulator. As it exists,
Power semiconductor device. 請求項１乃至請求項７のいずれかに記載の電力用半導体装置であって、
前記第２半導体層の前記第１部分は、前記中央領域内の部分よりも深くまで延在する端部を有する、
電力用半導体装置。A power semiconductor device according to any one of claims 1 to 7,
The first portion of the second semiconductor layer has an end extending deeper than a portion in the central region;
Power semiconductor device. 請求項１乃至請求項８のいずれかに記載の電力用半導体装置であって、
前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
前記制御電極は、前記中央領域内において平面視上網目状に形成されており、前記外周領域内には延在していない、
電力用半導体装置。A power semiconductor device according to any one of claims 1 to 8,
The power semiconductor element controls two main electrodes provided so as to sandwich the first to third semiconductor layers in the stacking direction of the first to third semiconductor layers, and a path between the two main electrodes. A MIS type transistor structure having a control electrode,
The control electrode is formed in a mesh shape in plan view in the central region and does not extend in the outer peripheral region,
Power semiconductor device. セル領域である中央領域と前記中央領域を取り巻く外周領域とを有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置の製造方法であって、
(a)第１導電型の第１半導体層を準備する工程を備え、
前記第１半導体層は、前記中央領域と前記外周領域とに渡る主面を含み、
前記製造方法は、
(b)前記中央領域と前記外周領域とに渡って前記主面上に第１絶縁膜を形成する工程と、
(c)前記第１絶縁膜を開口して、少なくとも１つの開口を有する第１絶縁体を形成する工程と、
(d)前記少なくとも１つの開口を介して前記第１導電型とは反対の第２導電型の不純物をイオン注入する工程と、
(e)前記工程(d)の後に熱処理を実施する工程と、
(f)前記少なくとも１つの開口を埋めるように第２絶縁膜を形成する工程と、
(g)前記第２絶縁膜をエッチバックする工程と、を更に備え、
前記少なくとも１つの開口は、前記中央領域内の第１開口を含み、
前記工程(c)は、(c)-1)前記第１絶縁膜に前記第１開口を形成する工程を含み、
前記工程(d)は、(d)-1)前記第１開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２導電型の第２半導体層の第１部分を形成する工程を含み、
前記第１部分は、前記中央領域内において前記電力用半導体素子のベース層を成し前記第１絶縁体に接触するように前記外周領域の側へ延在し、
前記工程(g)は、(g)-1)前記第２絶縁膜から、前記第１開口を成す前記第１絶縁体の側面上に第２絶縁体を形成して、前記第１開口を狭める工程を含み、
前記製造方法は、
(h)前記工程(g)の後、前記第２絶縁体を有した状態で前記第１開口を介して前記第１導電型の不純物をイオン注入して、前記主面のうちで前記第１部分の形成領域内に、前記第２絶縁体に接触し前記第１絶縁体に接触しないように前記第１導電型の第３半導体層を形成する工程を更に備える、
電力用半導体装置の製造方法。A method of manufacturing a power semiconductor device including a power semiconductor device in the element placement portion and a peripheral region surrounding said central region and the central region is a cell region,
(a) providing a first semiconductor layer of a first conductivity type,
The first semiconductor layer includes a main surface extending over the central region and the outer peripheral region,
The manufacturing method includes:
(b) forming a first insulating film on the main surface across the central region and the outer peripheral region;
(c) opening the first insulating film to form a first insulator having at least one opening;
(d) ion-implanting impurities of a second conductivity type opposite to the first conductivity type through the at least one opening;
(e) performing a heat treatment after the step (d);
(f) forming a second insulating film so as to fill the at least one opening;
(g) further comprising a step of etching back the second insulating film,
The at least one opening includes a first opening in the central region;
The step (c) includes a step (c) -1) forming the first opening in the first insulating film,
In the step (d), (d) -1) the second conductivity type impurity is ion-implanted through the first opening, and the second conductivity type second semiconductor layer is formed in the main surface. Forming a first portion;
The first portion forms a base layer of the power semiconductor element in the central region and extends toward the outer peripheral region so as to contact the first insulator,
In the step (g), (g) -1) a second insulator is formed on the side surface of the first insulator forming the first opening from the second insulating film to narrow the first opening. Including steps,
The manufacturing method includes:
(h) After the step (g), the first conductivity type impurity is ion-implanted through the first opening in a state having the second insulator, and the first surface of the main surface is Forming a third semiconductor layer of the first conductivity type so as to contact the second insulator and not contact the first insulator in a formation region of the portion;
A method of manufacturing a power semiconductor device. 請求項１０に記載の電力用半導体装置の製造方法であって、
(i)前記工程(h)の後に前記第１及び第２絶縁体を除去する工程を、更に備える、
電力用半導体装置の製造方法。It is a manufacturing method of the semiconductor device for electric power according to claim 10,
(i) The method further comprises the step of removing the first and second insulators after the step (h).
A method of manufacturing a power semiconductor device. 請求項１０に記載の電力用半導体装置の製造方法であって、
前記少なくとも１つの開口は、前記外周領域内の少なくとも１つの第２開口を更に含み、
前記工程(c)は、(c)-2)前記外周領域内において前記第１絶縁膜に前記少なくとも１つの第２開口を形成する工程を更に含み、
前記工程(d)は、(d)-2)前記少なくとも１つの第２開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２半導体層の少なくとも１つの第２部分を形成する工程を含み、
前記工程(g)は、(g)-2)前記第２絶縁膜から、前記少なくとも１つの第２開口内に少なくとも１つの第３絶縁体を形成して、前記少なくとも１つの第２開口を閉じる工程を含む、
電力用半導体装置の製造方法。It is a manufacturing method of the semiconductor device for electric power according to claim 10,
The at least one opening further includes at least one second opening in the outer peripheral region;
The step (c) further includes a step (c) -2) forming the at least one second opening in the first insulating film in the outer peripheral region,
In the step (d), (d) -2) the impurity of the second conductivity type is ion-implanted through the at least one second opening, and at least one of the second semiconductor layers is formed in the main surface. Forming two second parts,
In the step (g), (g) -2) at least one third insulator is formed in the at least one second opening from the second insulating film, and the at least one second opening is closed. Including steps,
A method of manufacturing a power semiconductor device. 請求項１２に記載の電力用半導体装置の製造方法であって、
(j)前記工程(h)の後に前記第１乃至第３絶縁体を除去する工程を、更に備える、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to claim 12,
(j) further comprising a step of removing the first to third insulators after the step (h).
A method of manufacturing a power semiconductor device. 請求項１２又は請求項１３に記載の電力用半導体装置の製造方法であって、
前記少なくとも１つの第２部分は、前記第１部分と離れて設けられているが、前記電力用半導体装置の動作時には前記少なくとも１つの第２部分付近の空乏層が前記第１部分付近の空乏層に繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to claim 12 or 13,
The at least one second portion is provided apart from the first portion, but when the power semiconductor device is operated, the depletion layer near the at least one second portion is a depletion layer near the first portion. Setting the position and size of the at least one second opening and the conditions of the steps (d) -2) and (e) so as to lead to
A method of manufacturing a power semiconductor device. 請求項１４に記載の電力用半導体装置の製造方法であって、
前記少なくとも１つの第２部分は、互いに離れて設けられた複数の第２部分を含み、
前記動作時に各第２部分付近の空乏層が隣の第２部分付近の空乏層と繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
電力用半導体装置の製造方法。15. A method of manufacturing a power semiconductor device according to claim 14,
The at least one second portion includes a plurality of second portions provided apart from each other;
The position and size of the at least one second opening and the steps (d) -2) and (e) so that a depletion layer near each second portion is connected to a depletion layer near the adjacent second portion during the operation. ) Conditions,
A method of manufacturing a power semiconductor device. 請求項１２又は請求項１３に記載の電力用半導体装置の製造方法であって、
前記少なくとも１つの第２部分が前記第１部分に繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to claim 12 or 13,
Setting the position and size of the at least one second opening and the conditions of the steps (d) -2) and (e) so that the at least one second portion is connected to the first portion;
A method of manufacturing a power semiconductor device. 請求項１２乃至請求項１６のいずれかに記載の電力用半導体装置の製造方法であって、
前記工程(c)-2)は、前記少なくとも１つの第２開口を線状又は点状に形成する工程を含む、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to any one of claims 12 to 16,
The step (c) -2) includes a step of forming the at least one second opening in a line shape or a dot shape,
A method of manufacturing a power semiconductor device. 請求項１０乃至請求項１７のいずれかに記載の電力用半導体装置の製造方法であって、
前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
前記製造方法は、
(k)前記２つの主電極及び前記制御電極のうちの１つの電極を、前記主面に対向するように且つ前記第２半導体層よりも前記中央領域から遠い側にまで延在するように、形成する工程を更に備える、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to any one of claims 10 to 17,
The power semiconductor element controls two main electrodes provided so as to sandwich the first to third semiconductor layers in the stacking direction of the first to third semiconductor layers, and a path between the two main electrodes. A MIS type transistor structure having a control electrode,
The manufacturing method includes:
(k) One of the two main electrodes and the control electrode extends so as to face the main surface and extend further to the side farther from the central region than the second semiconductor layer. Further comprising the step of forming,
A method of manufacturing a power semiconductor device. 請求項１０乃至請求項１８のいずれかに記載の電力用半導体装置の製造方法であって、
前記第２半導体層の前記第１部分は、前記中央領域内の部分よりも深くまで延在する端部を有し、
前記工程(d)-1)は、
前記第１部分の前記中央領域内の前記部分を形成する工程と、
前記第１部分の前記端部を形成する工程と、を含む、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to any one of claims 10 to 18,
The first portion of the second semiconductor layer has an end extending deeper than a portion in the central region;
Step (d) -1)
Forming the portion in the central region of the first portion;
Forming the end of the first portion.
A method of manufacturing a power semiconductor device. 請求項１０乃至請求項１９のいずれかに記載の電力用半導体装置の製造方法であって、
前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
前記製造方法は、
(l)前記制御電極を、前記中央領域内においては平面視上網目状に形成され前記外周領域内には延在しないように形成する工程を更に備える、
電力用半導体装置の製造方法。A method for manufacturing a power semiconductor device according to any one of claims 10 to 19,
The power semiconductor element controls two main electrodes provided so as to sandwich the first to third semiconductor layers in the stacking direction of the first to third semiconductor layers, and a path between the two main electrodes. A MIS type transistor structure having a control electrode,
The manufacturing method includes:
(l) The control electrode further includes a step of forming the control electrode in a mesh shape in plan view so as not to extend into the outer peripheral region.
A method of manufacturing a power semiconductor device.
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