JP3913241B2 - Driving method of plasma display panel - Google Patents

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Description

本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。   The present invention relates to a method for driving a matrix display type plasma display panel (hereinafter referred to as PDP).

かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。   An AC (alternating discharge) type PDP is known as one of such matrix display type PDPs. The AC-type PDP includes a plurality of column electrodes (address electrodes) and a plurality of row electrode pairs that are arranged orthogonally to the column electrodes and form one scan line as a pair. Each of these row electrode pairs and column electrodes is covered with a dielectric layer with respect to the discharge space, and a discharge cell corresponding to one pixel is formed at the intersection of the row electrode pair and the column electrode. .

この際、ＰＤＰは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させる為にサブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ(Ｎビット)の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。   At this time, since the PDP uses a discharge phenomenon, the discharge cell has only two states of “light emission” and “non-light emission”. Therefore, the subfield method is used to realize halftone luminance display using such PDP. In the subfield method, a display period of one field is divided into N subfields, and a light emission period having a period length corresponding to the weighting of each bit digit of pixel data (N bits) is assigned to each subfield. The light emission is driven.

例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、ＳＦ１：１ＳＦ２：２ＳＦ３：４ＳＦ４：８ＳＦ５：１６ＳＦ６：３２なる発光期間比にて発光駆動を実施する。例えば、図１に示されるように、放電セルを輝度"３２"で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。又、輝度"３１"で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。   For example, as shown in FIG. 1, when one field period is divided into six subfields SF1 to SF6, light emission driving is performed at a light emission period ratio of SF1: 1 SF2: 2SF3: 4SF4: 8SF5: 16SF6: 32. carry out. For example, as shown in FIG. 1, when the discharge cell emits light with a luminance of “32”, light emission is performed only with SF6 among the subfields SF1 to SF6. Further, when light is emitted with luminance "31", light emission is performed in the subfields SF1 to SF5 other than the subfield SF6. This makes it possible to express halftone luminance in 64 levels.

図１のシーケンスから明らかなように階調数を増加するためにはサブフィールド数を増やせばよい。しかしながら、１つのサブフィールドには、発光セルを選択するための画素データ書込み行程が必要となるため、サブフィールド数を増やすことは１フィールド内の画素データ書込み行程を増大させることになり、よって、相対的に発光期間（維持発光行程の長さ）が短くなり輝度を低下させる。   As apparent from the sequence of FIG. 1, the number of subfields may be increased in order to increase the number of gradations. However, since a pixel data writing process for selecting a light emitting cell is required for one subfield, increasing the number of subfields increases the pixel data writing process in one field. The light emission period (the length of the sustain light emission process) is relatively shortened and the luminance is lowered.

このようなＰＤＰに対してテレビジョン画像を表示するためには、多階調化を図る何らかの画像処理が必要となる。多階調化の手法として例えば誤差拡散処理が知られている。誤差拡散処理は、ある画素（放電セル）に対する画素データとしきい値との誤差を周辺画素の画素データに加算することで擬似的に階調を増やす方法である。   In order to display a television image on such a PDP, some kind of image processing for increasing the number of gradations is required. For example, error diffusion processing is known as a multi-gradation technique. The error diffusion process is a method of artificially increasing the gradation by adding an error between pixel data and a threshold value for a certain pixel (discharge cell) to pixel data of peripheral pixels.

しかしながら、元の階調数が少ないと、誤差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化するという問題があった。   However, when the number of original gradations is small, the error diffusion pattern becomes conspicuous and there is a problem that the S / N deteriorates.

本発明は、上記の問題を解決するためになされたものであり、表示品質を向上させつつも階調表現力を向上させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a plasma display panel driving method capable of improving the gradation expression power while improving the display quality.

請求項１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号における各フィールドの表示期間を夫々に異なる発光回数が割り当てられているＮ（２以上の整数）個のサブフィールドに分割して階調駆動を行うプラズマディスプレイパネルの駆動方法であって、前記Ｎ個のサブフィールド各々において、前記映像信号に基づく各画素毎の画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルに設定されている前記放電セルのみをそのサブフィールドに割り当てられている前記発光回数の分だけ繰り返し発光させる維持発光行程と、を実行し、前記プラズマディスプレイパネルの奇数番目の行及び偶数番目の行の内の一方の行に属する前記放電セルにおける前記Ｎ個の前記サブフィールドの内でｋ番目（ｋ：１以上Ｎ未満の整数）に前記発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数は、前記奇数番目の行及び前記偶数番目の行の内の他方の行に属する前記放電セルにおける前記ｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ、前記他方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記一方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数は、前記他方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大である。 The method of driving a plasma display panel according to claim 1, wherein a discharge corresponding to a pixel is provided at each intersection of a plurality of row electrodes arranged for each scanning line and a plurality of column electrodes arranged to intersect the row electrodes. The gradation display is performed by dividing the display period of each field in the video signal into N (integer greater than or equal to 2) subfields each assigned a different number of times of light emission. A method for driving a plasma display panel, wherein in each of the N subfields, each of the discharge cells is set to one of a non-light emitting cell or a light emitting cell according to pixel data for each pixel based on the video signal. In the pixel data writing process, only the discharge cells set in the light emitting cells are assigned to the light emitting circuits assigned to the subfields. And a sustain light emission process for an amount corresponding to the repeating emitted in the execution, of the N of the sub-field in the discharge cells belonging to one row of the odd-numbered rows and even rows of the plasma display panel The number of times of light emission assigned to the subfield for which the assignment of the number of times of light emission is small at the kth (k: an integer less than or equal to N) is the other of the odd-numbered rows and the even-numbered rows. Is greater than the number of times of light emission assigned to the sub-field with the smallest assignment of the number of times of light emission in the discharge cells belonging to, and is the number of times of light emission of (k + 1) th in the discharge cells belonging to the other row. Is less than the number of times of light emission assigned to the subfield having a smaller assignment, and (in the discharge cells belonging to the one row ( The number of times of light emission assigned to the subfield with the smallest number of times of light emission assigned to the (+1) th is assigned to the subfield with the smallest number of times of light emission assigned to the (k + 1) th discharge cell belonging to the other row. Oh Ru at large than that of the light-emitting number of times you are.

又、請求項８記載によるプラズマディスプレイパネルの駆動方法は、画素を担う放電セルがマトリクス状に配列されたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記プラズマディスプレイパネルの奇数番目の行及び偶数番目の行の内の一方の行に属する前記放電セル各々を前記映像信号に応じて第１Ａ輝度レベル〜第（Ｎ）Ａ輝度レベル（Ｎは２以上の整数）の内のいずれか１の輝度レベルにて発光させる第１発光駆動行程と、前記奇数番目の行及び前記偶数番目の行の内の他方の行に属する前記放電セル各々を前記映像信号に応じて第１Ｂ輝度レベル〜第（Ｎ）Ｂ輝度レベルの内のいずれか１の輝度レベルにて発光させる第２発光駆動行程と、を備え、前記第１〜第（Ｎ）Ａ輝度レベル各々の内でｋ番目に（ｋ：１〜Ｎ）輝度レベルが低い第（ｋ）Ａ輝度レベルは、前記第１〜第（Ｎ）Ｂ輝度レベル各々の内でｋ番目に輝度レベルが低い第（ｋ）Ｂ輝度レベルよりも大であり且つ前記第１〜第（Ｎ）Ｂ輝度レベル各々の内で（ｋ＋１）番目に輝度レベルが低い第（ｋ＋１）Ｂ輝度レベルよりも小であると共に、前記第１〜第（Ｎ）Ａ輝度レベル各々の内で（ｋ＋１）番目に輝度レベルが低い第（ｋ＋１）Ａ輝度レベルは、前記第（ｋ＋１）Ｂ輝度レベルよりも大である。 The plasma display panel driving method according to claim 8 is a plasma display panel driving method for gray-scale driving a plasma display panel in which discharge cells carrying pixels are arranged in a matrix according to a video signal, Each of the discharge cells belonging to one of the odd-numbered row and the even-numbered row of the plasma display panel is assigned a first A luminance level to a (N) A luminance level (N is 2 or more) according to the video signal. Of the odd-numbered row and the even-numbered row, and the discharge cells belonging to the other row among the odd-numbered row and the even-numbered row, respectively. And a second light emission driving step for emitting light at any one of the first B luminance level to the (N) B luminance level according to the first to (N) B luminance levels. ) The (k) A luminance level having the kth (k: 1 to N) luminance level that is the kth lowest among the A luminance levels is the kth luminance among the first to (N) B luminance levels. The level is higher than the lower (k) B luminance level and smaller than the (k + 1) B luminance level having the (k + 1) th lowest luminance level among the first to (N) B luminance levels. And the (k + 1) A luminance level having the (k + 1) th lowest luminance level among the first to (N) A luminance levels is greater than the (k + 1) B luminance level. .

奇数番目の行及び偶数番目の行の内の一方の行に属する放電セルでは、Ｎ個のサブフィールド各々の内でｋ番目（ｋ：１以上Ｎ未満の整数）に発光回数の割り当てが小なるサブフィールドに割り当てるべき発光回数が、他方の行に属する放電セルにおけるｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てる発光回数よりも大であり且つ他方の行に属する放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小である。更に、一方の行に属する放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てるべき発光回数が、他方の行に属する放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てる発光回数よりも大である。 In the discharge cells belonging to one of the odd-numbered row and the even-numbered row, the number of times of light emission is reduced to the kth (k: an integer of 1 to less than N) in each of the N subfields. The number of times of light emission to be assigned to the subfield is greater than the number of times of light emission assigned to the kth subfield with the smallest number of times of light emission in the discharge cells belonging to the other row and (k + 1) in the discharge cells belonging to the other row. The number of times of light emission is smaller than the number of times of light emission assigned to the subfield having the smallest assignment. Further, the number of times of light emission to be assigned to the (k + 1) th sub-field with the smallest number of times of light emission in the discharge cells belonging to one row is smaller, and the number of times of light emission to be assigned to the (k + 1) th time in the discharge cells belonging to the other row is smaller. This is larger than the number of times of light emission assigned to the subfield .

以下、本発明の実施例を図を参照しつつ説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動するプラズマディスプレイ装置の構成を示す図である。   FIG. 2 is a diagram showing a configuration of a plasma display device for driving a plasma display panel (hereinafter referred to as a PDP) based on a driving method according to the present invention.

図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングしてこれを各画素毎の例えば８ビットの画素データ(入力画素データ)Ｄに変換してデータ変換回路３０に供給する。   In FIG. 2, an A / D converter 1 samples an analog input video signal in accordance with a clock signal supplied from the drive control circuit 2 and converts it to, for example, 8-bit pixel data (input pixel data) for each pixel. ) Converted to D and supplied to the data conversion circuit 30.

駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。   The drive control circuit 2 generates a clock signal for the A / D converter 1 and a write / read signal for the memory 4 in synchronization with the horizontal and vertical synchronization signals in the input video signal. Further, the drive control circuit 2 generates various timing signals for driving and controlling the address driver 6, the first sustain driver 7 and the second sustain driver 8 in synchronization with the horizontal and vertical synchronization signals.

データ変換回路３０は、かかる８ビットの画素データＤを、８ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。   The data conversion circuit 30 converts the 8-bit pixel data D into 8-bit converted pixel data (display pixel data) HD and supplies the converted data to the memory 4. The conversion operation of the data conversion circuit 30 will be described later.

メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ11-nmを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。 The memory 4 sequentially writes the converted pixel data HD in accordance with the write signal supplied from the drive control circuit 2. When the writing for one screen (n rows and m columns) is completed by such a writing operation, the memory 4 reads the converted pixel data HD 11-nm for one screen by dividing it into each bit digit. Are sequentially supplied to the address driver 6 line by line.

アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。 In response to the timing signal supplied from the drive control circuit 2, the address driver 6 outputs m pieces of pixel data having voltages corresponding to the logical levels of the converted pixel data bits for one row read from the memory 4. Pulses are generated and applied to the column electrodes D 1 to D m of the PDP 10, respectively.

ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。 PDP10 is provided with the column electrodes D 1 to D m as address electrodes, the row electrodes X 1 to X n and row electrodes Y 1 to Y n are arranged orthogonal to these column electrodes. In the PDP 10, a row electrode corresponding to one row is formed by a pair of the row electrode X and the row electrode Y. That is, the first row electrode pair in the PDP 10 is the row electrodes X 1 and Y 1 , and the nth row electrode pair is the row electrodes X n and Y n . The row electrode pair and the column electrode are covered with a dielectric layer with respect to the discharge space, and a discharge cell corresponding to one pixel is formed at the intersection of each row electrode pair and the column electrode.

第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。 Each of the first sustain driver 7 and the second sustain driver 8 generates various drive pulses as described below in accordance with the timing signal supplied from the drive control circuit 2, and outputs these drive pulses to the row electrodes X 1 to X 1 of the PDP 10. applied to X n and Y 1 to Y n.

図３は、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングを示す図である。 3, the address driver 6, various driving the first sustain driver 7 and second sustain driver 8 each applied PDP10 column electrodes D 1 to D m, row electrodes X 1 to X n and Y 1 to Y n It is a figure which shows the application timing of a pulse.

図３に示される例では、１フィールドの表示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割してＰＤＰ１０に対する駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを各サブフィールドの重み付けに対応した期間(回数)だけ発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ８のみで、消去行程Ｅを実行する。   In the example shown in FIG. 3, the display period of one field is divided into eight subfields SF1 to SF8 to drive the PDP 10. Within each subfield, pixel data writing process Wc is performed in which pixel data is written to each discharge cell of PDP 10 to set a light emitting cell and a non-light emitting cell, and only the light emitting cell is used as a weight for each subfield. The sustain light emission process Ic is performed to maintain the light emission for the corresponding period (number of times). Further, the simultaneous reset process Rc for initializing all the discharge cells of the PDP 10 is executed only in the first subfield SF1, and the erase process E is executed only in the last subfield SF8.

先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して図３に示されるが如きリセットパルスＲＰx及びＲＰYを同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。 First, the in the simultaneous reset process Rc, the first sustain driver 7 and second sustain driver 8, although such a reset pulse shown in FIG. 3 with respect PDP10 the row electrodes X 1 to X n and Y 1 to Y n, respectively RP x and RP Y are applied simultaneously. Depending on the application of these reset pulses RP x and RP Y, all the discharge cells in the PDP10 is then reset discharge uniformly predetermined wall charge in each discharge cell is formed. Thereby, all the discharge cells are set to the light emitting cells.

次に、図３の画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１1〜n、ＤＰ２1〜n、ＤＰ３1〜n、・・・・、ＤＰ８1〜nを図３に示されるように、順次列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ11-nm各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１1〜nを、図３に示されるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ11-nm各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２1〜nを、図３に示されるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル"１"である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。かかる各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、第２サスティンドライバ８は、図３に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。 Then, in the pixel data writing step Wc of Fig. 3, the address driver 6, the pixel data pulse group DP1 1 ~ n of each row, DP2 1 ~ n, DP3 1 ~ n, ····, DP8 1 ~ n Are sequentially applied to the column electrodes D 1 to D m as shown in FIG. That is, in the subfield SF1, the address driver 6 generates pixel data pulse groups DP1 1 to DP1 1 corresponding to the first to n-th rows generated based on the first bit of each of the converted pixel data HD 11-nm. As shown in FIG. 3, n is sequentially applied to the column electrodes D 1 to D m for each row. Further, in the subfield SF2, pixel data pulse groups DP2 1 to n generated on the basis of the second bit of each of the converted pixel data HD 11-nm are sequentially supplied for each row as shown in FIG. The voltage is applied to the column electrodes D 1 to D m . At this time, the address driver 6 generates a high-voltage pixel data pulse and applies it to the column electrode D only when the bit logic of the converted pixel data is, for example, the logic level “1”. At the same timing as the application timing of each pixel data pulse group DP, the second sustain driver 8 generates scan pulses SP as shown in FIG. 3 and sequentially applies them to the row electrodes Y 1 to Y n . Go. Here, a discharge (selective erasure discharge) occurs only in the discharge cell at the intersection of the “row” to which the scan pulse SP is applied and the “column” to which the high-voltage pixel data pulse is applied. The wall charges remaining inside are selectively erased. Due to the selective erasing discharge, the discharge cell initialized to the light emitting cell state in the simultaneous reset process Rc changes to a non-light emitting cell. It should be noted that no discharge is generated in the discharge cells formed in the “column” to which the high voltage pixel data pulse is not applied, and the state is initialized in the simultaneous reset process Rc, that is, the state of the light emitting cell. To maintain.

すなわち、画素データ書込行程Ｗｃの実行によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為される。   That is, according to the execution of the pixel data writing process Wc, a light emitting cell whose light emission state is maintained in a sustain light emission process, which will be described later, and a non-light emitting cell that remains in an extinguished state are alternatively set according to the pixel data. Then, so-called pixel data is written.

又、図３に示される維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図３に示されるように交互に維持パルスＩＰX及びＩＰYを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。その発光維持期間(回数)は、各サブフィールドの重み付けに対応して設定されている。 Further, in the sustain light emission process Ic shown in FIG. 3, the first sustain driver 7 and the second sustain driver 8 alternate with respect to the row electrodes X 1 to X n and Y 1 to Y n as shown in FIG. Sustain pulses IP X and IP Y are applied to. At this time, the discharge cells in which the wall charges remain due to the pixel data writing process Wc, that is, the light emitting cells, emit discharge light during the period in which the sustain pulses IP X and IP Y are alternately applied. The light emission state is maintained repeatedly. The light emission maintenance period (number of times) is set corresponding to the weighting of each subfield.

図４は、各サブフィールド毎の発光維持期間(回数)が記述されている発光駆動フォーマットを示す図である。   FIG. 4 is a diagram showing a light emission drive format in which the light emission sustain period (number of times) for each subfield is described.

尚、図４の駆動モード(Ａ)は、例えば偶数フィールド(又は偶数フレーム)、駆動モード(Ｂ)は、奇数フィールド(又は奇数フレーム)での発光駆動時に用いる。 すなわち、偶数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード(Ａ)に示されるように、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
に設定されており、
奇数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード(Ｂ)に示されるように、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
に設定されている。 The drive mode (A) in FIG. 4 is used, for example, during light emission driving in an even field (or even frame), and the drive mode (B) in an odd field (or odd frame). That is, during the display period of the even field, the light emission period in the sustain light emission process Ic for each of the subfields SF1 to SF8 is as shown in the drive mode (A).
SF1: 3
SF2: 11
SF3: 20
SF4: 30
SF5: 40
SF6: 51
SF7: 63
SF8: 37
Is set to
During the display period of the odd field, the light emission period in the sustain light emission process Ic for each of the subfields SF1 to SF8 is as shown in the drive mode (B).
SF1: 1
SF2: 6
SF3: 16
SF4: 24
SF5: 35
SF6: 46
SF7: 57
SF8: 70
Is set to

この際、サブフィールドＳＦ１〜ＳＦ８各々での発光期間比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2、2）であり、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。 At this time, the emission period ratio in each of the subfields SF1 to SF8 is non-linear (that is, the inverse gamma ratio, Y = X 2 , 2), thereby correcting the non-linear characteristic (gamma characteristic) of the input pixel data D. I am doing so.

すなわち、各維持発光行程Ｉｃでは、その直前に実行された画素データ書込行程Ｗｃにて発光セルに設定された放電セルのみが、偶数フィールドの表示期間中は駆動モード(Ａ)、奇数フィールドの表示期間中は駆動モード(Ｂ)に示される発光期間に亘り発光するのである。   That is, in each sustain light emission process Ic, only the discharge cells set as the light emission cells in the pixel data writing process Wc executed immediately before that are in the drive mode (A) during the even field display period. During the display period, light is emitted over the light emission period shown in the drive mode (B).

又、図３に示される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。更に、第２サスティンドライバ８が、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。 In the erase process E shown in FIG. 3, the address driver 6 generates an erase pulse AP and applies it to each of the column electrodes D 1 -m . Further, the second sustain driver 8 generates an erase pulse EP simultaneously with the application timing of the erase pulse AP and applies it to the row electrodes Y 1 to Y n . By simultaneously applying these erasing pulses AP and EP, an erasing discharge is generated in all the discharge cells in the PDP 10, and the wall charges remaining in all the discharge cells are extinguished.

すなわち、かかる消去行程Ｅの実行により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。   That is, by executing the erase process E, all the discharge cells in the PDP 10 become non-light emitting cells.

図５は、図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。   FIG. 5 is a diagram showing all the patterns of light emission driving performed based on the light emission driving format as shown in FIG.

図５に示されるように、サブフィールドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す(白丸にて示す)。よって、各放電セルは、図５の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行うのである。   As shown in FIG. 5, selective erasing discharge is performed on each discharge cell only in the pixel data writing process Wc in one of the subfields SF1 to SF8 (indicated by black circles). . That is, wall charges formed in all the discharge cells of the PDP 10 by performing the simultaneous reset process Rc remain until the selective erasing discharge is performed, and the sustain light emission process in each subfield SF existing in the meantime. In Ic, discharge light emission is promoted (indicated by a white circle). Therefore, each discharge cell becomes a light emitting cell until the selective erasing discharge is performed in the subfield indicated by the black circle in FIG. 5, and in the sustain light emission process Ic in each subfield existing in the meantime, FIG. The light is emitted at the light emission period ratio as shown in FIG.

この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。   At this time, as shown in FIG. 5, the number of times each discharge cell transitions from the light emitting cell to the non-light emitting cell is always less than or equal to one within one field period. That is, a light emission driving pattern that once returns a discharge cell set as a non-light emitting cell to a light emitting cell again within one field period is prohibited.

よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。   Therefore, it is sufficient to perform the simultaneous reset operation with strong light emission regardless of the image display only once in one field period as shown in FIGS. The decrease can be suppressed.

又、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるように最高でも１回なので、その消費電力を抑えることが可能となるのである。更に、図５に示されるように、１フィールド期間内において、放電セルが発光状態にある期間(白丸にて示す)と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。   Further, the selective erasing discharge carried out within one field period is once at most as shown by the black circles in FIG. 5, so that the power consumption can be suppressed. Further, as shown in FIG. 5, there is no light emission pattern in which the period in which the discharge cells are in the light emitting state (indicated by white circles) and the period in which the discharge cells are in the non-light emitting state are reversed in one field period. False contours can be prevented.

この際、図５に示される発光駆動パターンによると、
偶数フィールドの表示期間では、図中の発光輝度(Ａ)に示されるが如き、
｛0：3：14：34：64：104：155：218：255｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為され、
奇数フィールドの表示期間では、図中の発光輝度(Ｂ)に示されるが如き、
｛0：1：7：23：47：82：128：185：255｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為される。 At this time, according to the light emission drive pattern shown in FIG.
In the display period of the even field, as shown in the light emission luminance (A) in the figure,
{0: 3: 14: 34: 64: 104: 155: 218: 255}
The light emission drive capable of expressing the luminance of 9 gradations composed of the following light emission luminance ratio is made,
In the display period of the odd field, as shown in the light emission luminance (B) in the figure,
{0: 1: 7: 23: 47: 82: 128: 185: 255}
The light emission driving capable of expressing the luminance of 9 gradations having the light emission luminance ratio is performed.

すなわち、各サブフィールドで実施すべき発光期間が互いに異なる２種類の９階調の発光駆動をフィールド(フレーム)毎に交互に実施するのである。かかる駆動によれば、視覚上における表示階調数は時間方向に積分すると９階調よりも増加する。従って、後述する多階調化処理によるディザ及び誤差拡散のパターンが目立ちにくくなりＳ／Ｎ感が向上する。   In other words, two types of nine gradations of light emission drive having different light emission periods to be performed in each subfield are alternately performed for each field (frame). According to such driving, the number of visually displayed gradations increases from 9 gradations when integrated in the time direction. Accordingly, the dither and error diffusion patterns due to the multi-gradation processing described later are less noticeable and the S / N feeling is improved.

図６は、図２に示されるデータ変換回路３０の内部構成を示す図である。   FIG. 6 is a diagram showing an internal configuration of the data conversion circuit 30 shown in FIG.

図６に示されるように、データ変換回路３０は、ＡＢＬ回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。   As shown in FIG. 6, the data conversion circuit 30 includes an ABL circuit 31, a first data conversion circuit 32, a multi-gradation processing circuit 33, and a second data conversion circuit 34.

ＡＢＬ(自動輝度制御)回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。 The ABL (automatic brightness control) circuit 31 is a pixel for each pixel sequentially supplied from the A / D converter 1 so that the average brightness of the image displayed on the screen of the PDP 10 is within a predetermined brightness range. It adjusts the luminance level for the data D, and supplies the time resulting luminance adjusted pixel data D BL to the first data conversion circuit 32.

かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤ（入力画素データ）に逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。   The luminance level is adjusted before the inverse gamma correction is performed by setting the ratio of the number of times of light emission in the subfield to be nonlinear as described above. That is, the ABL circuit 31 automatically adjusts the luminance level of the pixel data D in accordance with the average luminance of the inverse gamma converted pixel data obtained by performing inverse gamma correction on the pixel data D (input pixel data). As a result, display quality deterioration due to brightness adjustment is prevented.

図７は、かかるＡＢＬ回路３１の内部構成を示す図である。   FIG. 7 is a diagram showing an internal configuration of the ABL circuit 31. As shown in FIG.

図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図８に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給するのである。 7, the level adjustment circuit 310 outputs the luminance adjusted pixel data D BL obtained by adjusting the level of the pixel data D in accordance with the average brightness determined by the average brightness detection circuit 311 to be described later. The data conversion circuit 312 detects the average luminance level as the inverse gamma conversion pixel data Dr obtained by converting the brightness adjustment pixel data DBL into inverse gamma characteristics (Y = X 2.2 ) having non-linear characteristics as shown in FIG. This is supplied to the circuit 311. That is, by performing inverse gamma correction processing on the brightness adjustment pixel data DBL , the pixel data (inverse gamma conversion pixel data Dr) corresponding to the original video signal whose gamma correction has been canceled is restored. The average luminance detection circuit 311 obtains the average luminance of the inverse gamma conversion pixel data Dr and supplies it to the level adjustment circuit 310.

更に、平均輝度検出回路３１１は、例えば図９に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。尚、平均輝度検出回路３１１は、偶数フィールドに対する駆動表示を行う場合には図９の駆動モード(Ａ)、奇数フィールドに対する駆動表示を行う場合には図９の駆動モード(Ｂ)を用いて、上述した如き輝度モードの選択を行う。ここで、駆動制御回路２は、かかる図９に示されるが如き輝度モード信号ＬＣにしたがって、図４に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程Ｉｃにおいて発光維持すべき期間(すなわち維持パルスＩＰの印加回数)を設定する。   Further, the average luminance detection circuit 311 selects a luminance mode capable of driving the PDP 10 to emit light at an average luminance corresponding to the average luminance from luminance modes 1 to 4 as shown in FIG. 9, for example. The luminance mode signal LC indicating the luminance mode is supplied to the drive control circuit 2. The average luminance detection circuit 311 uses the drive mode (A) in FIG. 9 when performing drive display for the even field, and uses the drive mode (B) in FIG. 9 when performing drive display for the odd field. The luminance mode as described above is selected. Here, according to the luminance mode signal LC as shown in FIG. 9, the drive control circuit 2 is to maintain the light emission in the sustain light emission process Ic of each of the subfields SF1 to SF8 shown in FIG. 4 (that is, the sustain pulse). Set the number of IP applications).

この際、図４に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
偶数フィールド時には、
ＳＦ１：６
ＳＦ２：２２
ＳＦ３：４０
ＳＦ４：６０
ＳＦ５：８０
ＳＦ６：１０２
ＳＦ７：１２６
ＳＦ８：７４
奇数フィールド時には、
ＳＦ１：２
ＳＦ２：１２
ＳＦ３：３２
ＳＦ４：４８
ＳＦ５：７０
ＳＦ６：９２
ＳＦ７：１１４
ＳＦ８：１４０
なる発光期間にて各サブフィールドでの発光駆動が実施される。 At this time, the light emission period in each subfield shown in FIG. 4 indicates the light emission period when the luminance mode 1 is set. If the luminance mode 2 is set,
For even fields,
SF1: 6
SF2: 22
SF3: 40
SF4: 60
SF5: 80
SF6: 102
SF7: 126
SF8: 74
For odd fields,
SF1: 2
SF2: 12
SF3: 32
SF4: 48
SF5: 70
SF6: 92
SF7: 114
SF8: 140
The light emission drive in each subfield is performed in the light emission period.

尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形(すなわち、逆ガンマ比率、Ｙ＝Ｘ2、2)に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。 Even in such light emission driving, the ratio of the number of times of light emission in each of the subfields SF1 to SF8 is set to non-linear (that is, the inverse gamma ratio, Y = X2, 2 ). The characteristic (gamma characteristic) is corrected.

図６における第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）で２５６階調の輝度調整画素データＤBLを、８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調処理回路３３に供給する。 First data converter circuit 32 in FIG. 6, the luminance adjusted pixel data D BL of 256 gradations in eight bits supplied from the ABL circuit 31 (0 to 255), the converted pixel data of 8 bits (0 to 128) converted into HD p and supplies the multi-gradation processing circuit 33.

図１０は、 かかる第１データ変換回路３２の内部構成を示す図である。   FIG. 10 is a diagram showing an internal configuration of the first data conversion circuit 32.

図１０において、データ変換回路３２１は、上記輝度調整画素データＤBLを図１１に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＡに変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記輝度調整画素データＤBLを図１２に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＢに変換してこれをセレクタ３２２に供給する。尚、具体的には、データ変換回路３２１及び３２３各々は、上記図１１及び図１２に示される変換特性に基づく図１３及び図１４に示されるが如き変換テーブルに従って、輝度調整画素データＤBLを変換画素データＡ及びＢに変換する。セレクタ３２２は、これら変換画素データＡ及びＢの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データＨＤpとして出力する。かかる変換特性選択信号は、図２に示される駆動制御回路２から供給されるもので、入力画素データＤの垂直同期タイミングに応じて論理レベル"１"から"０"、又は"０"から"１"へと推移する信号である。ここで、図１１の変換特性と図４の駆動モード（Ｂ）、図１２の変換特性と図４の駆動モード（Ａ）は、対となっている。つまり、セレクタ３２２は、図４の駆動モード（Ａ）が設定されるフィールド（偶数フィールド）では、変換画素データＢを選択し、図４の駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）では、変換画素データＡを選択し、これを変換画素データＨＤPとして出力するのである。尚、上記変換特性は、入力画素データのビット数 、後述する多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤBLを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。 10, the data conversion circuit 321, it converts the luminance adjusted pixel data D BL into the converted pixel data A of 8 bits (0 to 128) based on it such conversion characteristics as shown in FIG. 11 the selector 322 To supply. Data conversion circuit 323, and supplies this to the selector 322 is converted into the converted pixel data B of 8 bits (0 to 128) based on it such conversion characteristics as shown in FIG. 12 the luminance adjusted pixel data D BL. Note that specifically, each data conversion circuit 321 and 323, according to which it such a conversion table shown in FIGS. 13 and 14 based on the conversion characteristics shown in FIG. 11 and FIG. 12, the luminance adjusted pixel data D BL Converted into converted pixel data A and B. The selector 322 from among these converted pixel data A and B, alternatively select the person according to the logic level of the conversion characteristics selection signal, and outputs it as the converted pixel data HD p. Such a conversion characteristic selection signal is supplied from the drive control circuit 2 shown in FIG. 2 and has a logic level “1” to “0” or “0” from “0” according to the vertical synchronization timing of the input pixel data D. The signal transitions to 1 ". Here, the conversion characteristics in FIG. 11 and the drive mode (B) in FIG. 4 are paired with the conversion characteristics in FIG. 12 and the drive mode (A) in FIG. That is, the selector 322 selects the conversion pixel data B in the field (even field) in which the drive mode (A) in FIG. 4 is set, and the field (odd field) in which the drive mode (B) in FIG. 4 is set. In selects converted pixel data a, it is to output as the converted pixel data HD P. The conversion characteristics are set according to the number of bits of input pixel data, the number of compression bits by multi-gradation described later, and the number of display gradations. As described above, the first data conversion circuit 32 is provided in the preceding stage of the multi-gradation processing circuit 33 to be described later, and the conversion is performed according to the display gradation number and the compression bit number by the multi-gradation, thereby adjusting the luminance. pixel data D BL of upper bit group (corresponding to multi-gradation pixel data) and low-order bit group (truncated data: error data) cut to a bit boundary, to perform multi-gradation processing based on the signal It has become. This prevents generation of luminance saturation due to multi-gradation processing and generation of a flat portion of display characteristics that occurs when the display gradation is not at the bit boundary (that is, generation of gradation distortion).

かかる図１０に示される構成により、第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）の輝度調整画素データＤBLを、１フィールド(フレーム)毎にその変換特性(図１１、図１２)を切り換えつつ８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。 The configuration shown in such FIG. 10, the first data conversion circuit 32, the luminance adjusted pixel data D BL of 8 bits supplied (0-255) from the ABL circuit 31, the conversion for each field (frame) characteristics (FIGS. 11, 12) to the converted pixel data HD is converted into p multi-gradation processing circuit 33 of 8 bits while switching the (0-128).

図１５は、かかる多階調処理回路３３の内部構成を示す図である。   FIG. 15 is a diagram showing an internal configuration of the multi-gradation processing circuit 33. As shown in FIG.

図１５に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。   As shown in FIG. 15, the multi-gradation processing circuit 33 includes an error diffusion processing circuit 330 and a dither processing circuit 350.

先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(変換画素データＨＤP中の下位２ビット分)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(変換画素データＨＤP中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。 First, the data separation circuit 331 in the error diffusion processing circuit 330 has the lower 2 bits in the 8-bit converted pixel data HD P supplied from the first data conversion circuit 32 as error data and the upper 6 bits as display data. As separate. The adder 332 delays the addition value obtained by adding the lower 2 bits in the converted pixel data HD P as the error data, the delay output from the delay circuit 334, and the multiplication output of the coefficient multiplier 335. Supply to circuit 336. The delay circuit 336 delays the addition value supplied from the adder 332 by a delay time D having the same time as the clock cycle of the pixel data, and uses the delayed value as a delay addition signal AD 1 for the coefficient multiplier 335 and the delay circuit 337. Respectively. The coefficient multiplier 335 supplies a multiplication result obtained by multiplying the delayed addition signal AD 1 by a predetermined coefficient value K 1 (for example, “7/16”) to the adder 332. The delay circuit 337 supplies the signal obtained by further delaying the delay addition signal AD 1 by a time of (one horizontal scanning period−the delay time D × 4) to the delay circuit 338 as a delay addition signal AD 2 . The delay circuit 338 supplies the signal obtained by further delaying the delay addition signal AD 2 by the delay time D to the coefficient multiplier 339 as the delay addition signal AD 3 . Also, the delay circuit 338 supplies the delayed multiplier signal AD 2 further delayed by the delay time D × 2 to the coefficient multiplier 340 as a delayed add signal AD 4 . Further, the delay circuit 338 supplies the delayed multiplier signal AD 2 delayed by the delay time D × 3 to the coefficient multiplier 341 as a delayed add signal AD 5 . The coefficient multiplier 339 supplies the multiplication result obtained by multiplying the delay addition signal AD 3 by a predetermined coefficient value K 2 (for example, “3/16”) to the adder 342. The coefficient multiplier 340 supplies a multiplication result obtained by multiplying the delay addition signal AD 4 by a predetermined coefficient value K 3 (for example, “5/16”) to the adder 342. The coefficient multiplier 341 supplies a multiplication result obtained by multiplying the delay addition signal AD 5 by a predetermined coefficient value K 4 (for example, “1/16”) to the adder 342. The adder 342 supplies an addition signal obtained by adding the multiplication results supplied from the coefficient multipliers 339, 340, and 341 to the delay circuit 334. The delay circuit 334 delays the added signal by the time corresponding to the delay time D and supplies the delayed signal to the adder 332. The adder 332 adds the error data (the lower two bits in the converted pixel data HD P ), the delay output from the delay circuit 334, and the multiplication output of the coefficient multiplier 335. When there is no carry, a carry-out signal C O having a logic level “0” and when there is a carry is generated and supplied to an adder 333. The adder 333 outputs the display data (upper 6 bits in the converted pixel data HD P ) plus the carry-out signal C O as 6-bit error diffusion processing pixel data ED.

以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。   The operation of the error diffusion processing circuit 330 having such a configuration will be described below.

例えば、図１６に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。 For example, when obtaining the error diffusion processing pixel data ED corresponding to the pixel G (j, k) of the PDP 10 as shown in FIG. 16, first, the pixel G (j, k) on the left side of the pixel G (j, k) is first obtained. k-1), upper left pixel G (j-1, k-1), upper right pixel G (j-1, k), and upper right pixel G (j-1, k + 1) Each error data corresponding to each, that is,
Error data corresponding to pixel G (j, k-1): delayed addition signal AD 1
Error data corresponding to pixel G (j-1, k + 1): delayed addition signal AD 3
Error data corresponding to pixel G (j−1, k): delayed addition signal AD 4
Error data corresponding to pixel G (j-1, k-1): delayed addition signal AD 5
Each is weighted and added with predetermined coefficient values K 1 to K 4 as described above. Next, the lower 2 bits of the converted pixel data HD P , that is, error data corresponding to the pixel G (j, k) is added to this addition result, and the 1-bit carryout signal C O obtained at this time is added. the upper 6 bits in the converted pixel data HD P, that is, the pixel G (j, k) error diffusion processing pixel data ED those obtained by adding the display data corresponding to the.

誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。 With this configuration, the error diffusion processing circuit 330 recognizes the upper 6 bits in the converted pixel data HD P as display data and the remaining lower 2 bits as error data, and generates peripheral pixels {G (j, k−1), G (j-1, k + 1), G (j-1, k), G (j-1, k-1)} are weighted and added to reflect the display data. I have to. By this operation, the luminance of the lower 2 bits in the original pixel {G (j, k)} is expressed in a pseudo manner by the peripheral pixels, and therefore the number of bits is smaller than 8 bits, that is, the display data is 6 bits. Thus, luminance gradation equivalent to the 8-bit pixel data can be expressed.

尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。 If this error diffusion coefficient value is added to each pixel at a constant rate, noise due to the error diffusion pattern may be visually confirmed, and the image quality is impaired. Accordingly, the error diffusion coefficients K 1 to K 4 to be assigned to each of the four pixels may be changed for each field as in the case of the dither coefficient described later.

ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。 The dither processing circuit 350 performs a dither process on the error diffusion processing pixel data ED supplied from the error diffusion processing circuit 330, thereby maintaining a luminance gradation level equivalent to the 6-bit error diffusion processing pixel data ED. Also, multi-gradation processing pixel data D S in which the number of bits is further reduced to 4 bits is generated. In this dither process, one intermediate display level is expressed by a plurality of adjacent pixels. For example, when performing gradation display corresponding to 8 bits using upper 6 bits of pixel data of 8 bits of pixel data, a set of four pixels adjacent to each other on the left, right, and top is taken as one set. Four dither coefficients a to d having different coefficient values are assigned to each pixel data corresponding to the pixel and added. According to such dither processing, four different combinations of intermediate display levels are generated with four pixels. Therefore, even if the number of bits of pixel data is 6 bits, the luminance gradation level that can be expressed is 4 times, that is, halftone display equivalent to 8 bits is possible.

しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。   However, if a dither pattern consisting of dither coefficients a to d is added to each pixel, noise due to the dither pattern may be visually confirmed and image quality is impaired.

そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。   Therefore, the dither processing circuit 350 changes the dither coefficients a to d to be assigned to the four pixels for each field.

図１７は、かかるディザ処理回路３５０の内部構成を示す図である。   FIG. 17 is a diagram showing an internal configuration of the dither processing circuit 350.

図１７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。   In FIG. 17, a dither coefficient generation circuit 352 generates four dither coefficients a, b, c, and d for every four adjacent pixels, and sequentially supplies these to the adder 351.

例えば、図１８に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１８に示されるように１フィールド毎に変更して行く。   For example, as shown in FIG. 18, the pixel G (j, k) and pixel G (j, k + 1) corresponding to the jth row and the pixel G (j + 1, k) corresponding to the (j + 1) th row ) And four dither coefficients a, b, c and d corresponding to the four pixels G (j + 1, k + 1), respectively. At this time, the dither coefficient generation circuit 352 changes the dither coefficients a to d to be assigned to each of these four pixels for each field as shown in FIG.

すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。 That is, in the first first field,
Pixel G (j, k): Dither coefficient a
Pixel G (j, k + 1): Dither coefficient b
Pixel G (j + 1, k): Dither coefficient c
Pixel G (j + 1, k + 1): Dither coefficient d
In the next second field,
Pixel G (j, k): Dither coefficient b
Pixel G (j, k + 1): Dither coefficient a
Pixel G (j + 1, k): Dither coefficient d
Pixel G (j + 1, k + 1): Dither coefficient c
In the next third field,
Pixel G (j, k): Dither coefficient d
Pixel G (j, k + 1): Dither coefficient c
Pixel G (j + 1, k): Dither coefficient b
Pixel G (j + 1, k + 1): Dither coefficient a
And in the fourth field,
Pixel G (j, k): Dither coefficient c
Pixel G (j, k + 1): Dither coefficient d
Pixel G (j + 1, k): Dither coefficient a
Pixel G (j + 1, k + 1): Dither coefficient b
The dither coefficients a to d are repeatedly generated by the assignment as described above and supplied to the adder 351. The dither coefficient generation circuit 352 repeatedly performs the operations of the first field to the fourth field as described above. That is, when the dither coefficient generation operation in the fourth field is completed, the operation returns to the operation in the first field again, and the above-described operation is repeated. The adder 351 supplies the pixel G (j, k), pixel G (j, k + 1), pixel G (j + 1, k), and pixel G (j) supplied from the error diffusion processing circuit 330. + 1, k + 1) is added to each of the error diffusion processing pixel data ED corresponding to each of the dither coefficients a to d assigned to each field as described above, and the dither addition pixel data obtained at this time is added. This is supplied to the upper bit extraction circuit 353.

例えば、図１８に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして出力する。 For example, in the first field shown in FIG.
Error diffusion processing pixel data ED corresponding to the pixel G (j, k) + dither coefficient a,
Error diffusion pixel data ED corresponding to pixel G (j, k + 1) + dither coefficient b,
Error diffusion pixel data ED corresponding to the pixel G (j + 1, k) + dither coefficient c,
Each of the error diffusion processing pixel data ED + dither coefficient d corresponding to the pixel G (j + 1, k + 1) is sequentially supplied to the upper bit extraction circuit 353 as dither addition pixel data. Upper bit extracting circuit 353 extracts until the upper 4 bits of such dither-added pixel data, and outputs it as a multi-gradation pixel data D S.

このように、図１７に示されるディザ処理回路３５０は、４つの画素各々に対応させて割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビット(０〜７)の多階調化画素データＤSを求め、これを第２データ変換回路３４に供給するのである。 As described above, the dither processing circuit 350 shown in FIG. 17 changes the dither coefficients a to d to be assigned corresponding to each of the four pixels for each field, thereby reducing visual noise due to the dither pattern. seeking a multi-gradation pixel data D S of reduced so while also visually multi-gradation to 4-bit (0 to 7), is to supply it to the second data conversion circuit 34.

第２データ変換回路３４は、かかる多階調化画素データＤSを図１９に示されるが如き変換テーブルに従って図４のサブフィールドＳＦ１〜ＳＦ８各々に対応した第１〜第８ビットからなる変換画素データ(表示画素データ)ＨＤに変換する。尚、図１９において、変換画素データＨＤにおける第１〜第８ビットの内の論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである(黒丸にて示す)。 The second data conversion circuit 34 converts the multi-gradation pixel data D S into conversion pixels composed of first to eighth bits corresponding to the subfields SF1 to SF8 in FIG. 4 according to the conversion table as shown in FIG. Data (display pixel data) HD is converted. In FIG. 19, the bit having the logic level “1” among the first to eighth bits in the converted pixel data HD is subjected to selective erasing discharge in the pixel data writing process Wc in the subfield SF corresponding to the bit. It indicates that it will be carried out (indicated by a black circle).

かかる変換画素データＨＤは、図２に示されるように、メモリ４を介してアドレスドライバ６に供給される。この際、変換画素データＨＤの形態は、図１９に示されるが如き９パターンの内のいずれか１つとなる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第８ビット各々をサブフィールドＳＦ１〜８各々に割り当て、そのビット論理が論理レベル"１"である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図１９の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行う。   The converted pixel data HD is supplied to the address driver 6 via the memory 4 as shown in FIG. At this time, the converted pixel data HD has any one of nine patterns as shown in FIG. The address driver 6 assigns each of the first to eighth bits in the converted pixel data HD to each of the subfields SF1 to SF8, and only when the bit logic is the logic level “1”, In the pixel data writing process Wc, a high-voltage pixel data pulse is generated and applied to the column electrode D of the PDP 10. As a result, the selective erasing discharge is generated. Accordingly, each discharge cell becomes a light emitting cell until the selective erasing discharge is performed in the subfield indicated by the black circle in FIG. 19, and in the sustain light emission process Ic in each of the continuous subfields existing therebetween, As shown in FIG. 4, light emission is performed at a light emission period ratio.

これにより、偶数フィールド(フレーム)表示期間中は、図１９の発光輝度(Ａ)に示されるように、
｛0：3：14：34：64：104：155：218：255｝
なる９階調の発光駆動が為され、
奇数フィールド(フレーム)表示期間中は、図１９の発光輝度(Ｂ)に示されるように、
｛0：1：7：23：47：82：128：185：255｝
なる９階調の発光駆動が為されるのである。 Thereby, during the even field (frame) display period, as shown in the light emission luminance (A) of FIG.
{0: 3: 14: 34: 64: 104: 155: 218: 255}
9-level light emission drive is made,
During the odd field (frame) display period, as shown in the light emission luminance (B) of FIG.
{0: 1: 7: 23: 47: 82: 128: 185: 255}
Thus, the light emission drive of 9 gradations is performed.

上述の２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を図示すると図２０のようになる。   FIG. 20 shows the relationship between the above-mentioned two types of 9-level light emission luminance (display luminance level) and the input pixel data D. FIG.

図２０において、−■−は駆動モード（Ａ）、−◆−は駆動モード（Ｂ）の場合各々での入力画素データＤと表示輝度レベルの関係を示す。この図から、１フィールド（フレーム）毎に駆動パターン、すなわち、各サブフィールドの維持発光行程Ｉcにおける発光回数（維持パルスの数）を変更することにより、一方の駆動モードで表現される階調レベルの間に他方の駆動モードで表現される階調レベルが入るように設定されることがわかる。従って、時間方向の積分効果により、視覚上における表示階調数は９階調よりも増加し、階調表現力が向上する。   In FIG. 20,-■-indicates the relationship between the input pixel data D and the display luminance level in the drive mode (A) and-♦-indicates the drive mode (B), respectively. From this figure, the gradation level expressed in one drive mode by changing the drive pattern for each field (frame), that is, the number of times of light emission (number of sustain pulses) in the sustain light emission process Ic of each subfield. It can be seen that the gradation level expressed in the other drive mode is set to be between. Therefore, due to the integration effect in the time direction, the number of visually displayed gradations is increased from 9 gradations, and the gradation expression is improved.

また、隣り合う階調レベルの間の値、例えば、駆動モード（Ａ）における発光輝度”３”と発光輝度”１４”の間の値（入力画素データＤの下位４ビット分に相当するレベル）は、上述の誤差拡散処理、ディザ処理等の多階調化処理により表現される。   Further, a value between adjacent gradation levels, for example, a value between the light emission luminance “3” and the light emission luminance “14” in the driving mode (A) (a level corresponding to the lower 4 bits of the input pixel data D). Is expressed by multi-gradation processing such as the above-described error diffusion processing and dither processing.

尚、誤差拡散処理、ディザ処理等の多階調化処理を行う場合、元の表示階調数が少ないと、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パターンを１フィールド（フレーム）毎に変更することにより、視覚上における表示階調数が増加するため多階調化処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上する。   When multi-gradation processing such as error diffusion processing and dither processing is performed, if the number of original display gradations is small, the multi-gradation processing pattern is noticeable and the S / N feeling deteriorates. Thus, by changing the light emission drive pattern for each field (frame), the number of display gradations in the visual field increases, so that the pattern of multi-gradation processing becomes less conspicuous and the S / N feeling is improved.

また、図２０から、各サブフィールドの維持発光行程Ｉcにおける発光回数比を逆ガンマ比率に設定することにより、入力画素データＤが逆ガンマ補正されることがわかる。   Further, it can be seen from FIG. 20 that the input pixel data D is subjected to inverse gamma correction by setting the light emission frequency ratio in the sustain light emission process Ic of each subfield to the reverse gamma ratio.

以上のように、駆動モード（Ａ）及び駆動モード（Ｂ）の階調数は、上述した如く９階調であるものの、上述の如き１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現は、２５６階調相当になる。   As described above, although the number of gradations in the drive mode (A) and the drive mode (B) is 9 gradations as described above, the light emission drive pattern is changed for each field (frame) as described above. By combining with the multi-gradation processing, the visual gradation expression is equivalent to 256 gradations.

この際、図１９に示されるように、１フィールド期間内において放電セルが発光セルから非発光セルへと推移する回数は必ず１回以下となるようにしている。よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下、及び消費電力を抑えることが出来る。   At this time, as shown in FIG. 19, the number of times that the discharge cell transitions from the light emitting cell to the non-light emitting cell within one field period is always set to 1 or less. Therefore, the above-described simultaneous reset operation with strong light emission, which is not involved in image display, needs to be performed only once within one field period as shown in FIG. Power consumption can be reduced.

更に、図１９に示されるように、１フィールド期間内において、発光状態にある期間(白丸にて示す)と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。   Furthermore, as shown in FIG. 19, since there is no light emission pattern in which the period in the light emitting state (indicated by white circles) and the period in the non-light emitting state are reversed within one field period, Can be prevented.

尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに壁電荷を形成させて全放電セルを発光セルに設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。   In the above embodiment, as a pixel data writing method, wall charges are formed in advance in each discharge cell at the beginning of one field, all discharge cells are set as light emitting cells, and selection is made according to pixel data. In particular, the case where the so-called selective erasure address method in which pixel data is written by erasing the wall charges has been described.

しかしながら、画素データの書込方法としては、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。   However, the pixel data writing method can be similarly applied to a case where a so-called selective writing address method in which wall charges are selectively formed according to pixel data is employed.

図２１は、この選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。   FIG. 21 is a diagram showing a light emission drive format when this selective write address method is employed.

又、図２２は、かかる図２１に示される発光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種駆動パルスの印加タイミングを示す図である。 Further, FIG. 22, the application of various drive pulses to be applied according PDP10 column electrodes D 1 to D m based on the light emission driving format shown in FIG. 21, the row electrodes X 1 to X n and Y 1 to Y n It is a figure which shows a timing.

更に、図２３は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。   Further, FIG. 23 is a diagram showing a conversion table used in the second data conversion circuit 34 when this selective write address method is adopted, and all the patterns of light emission driving performed within one field period.

図２２に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ1）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ2）。すなわち、図２２に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは非発光セルの状態に初期化されるのである。 As shown in FIG. 22, when the selective write address method is adopted, first, in the simultaneous reset process Rc in the first subfield SF8, the first sustain driver 7 and the second sustain driver 8 are connected to the PDP 10 as shown in FIG. simultaneously applying a respective reset pulses RP x and RP Y to the row electrodes X and Y. As a result, all discharge cells in the PDP 10 are reset and discharged, and wall charges are forcibly formed in each discharge cell (R 1 ). Immediately thereafter, the first sustain driver 7 erases the wall charges formed in all the discharge cells by simultaneously applying the erase pulse EP to the row electrodes X 1 to X n of the PDP 10 (R 2 ). . That is, according to the execution of the simultaneous reset process Rc shown in FIG. 22, all the discharge cells in the PDP 10 are initialized to the non-light emitting cell state.

画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり非発光セルの状態を維持する。   In the pixel data writing process Wc, a discharge (selective writing discharge) is generated only in the discharge cells at the intersection between the “row” to which the scan pulse SP is applied and the “column” to which the high-voltage pixel data pulse is applied. As a result, wall charges are selectively formed in the discharge cells. Due to the selective write discharge, the discharge cell initialized to the non-light emitting cell state in the simultaneous reset process Rc is changed to the light emitting cell. It should be noted that no discharge is generated in the discharge cells formed in the “column” to which the high-voltage pixel data pulse is not applied, and the state is initialized in the simultaneous reset process Rc, that is, the non-light emitting cell. Maintain state.

すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。   That is, by executing the pixel data writing process Wc, a light emitting cell whose light emission state is maintained in a sustain light emission process, which will be described later, and a non-light emitting cell that remains in an extinguished state are alternatively set according to the pixel data. In other words, pixel data is written to each discharge cell.

ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２３に示されるように、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみ選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ８からこの選択書込放電が実施されるまでの間に存在するサブフィールドでは非発光状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ(黒丸にて示す)及びそれ以降に存在するサブフィールドＳＦ(白丸にて示す)において発光状態が維持される。   Here, when the light emission driving by the selective writing address method is performed, as shown in FIG. 23, selective writing is performed only in the subfield SF corresponding to the bit of the logical level “1” in the converted pixel data HD. Discharging is performed (indicated by black circles). At this time, the non-light-emitting state is maintained in the subfield existing from the first subfield SF8 until this selective write discharge is performed, and the subfield SF (black circle) in which this selective write discharge is performed is maintained. And the light emission state is maintained in the subfield SF (indicated by white circles) existing thereafter.

以上の如く、図３〜図２３に示される駆動方法では、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化し、いずれか１のサブフィールドにおいてのみで、画素データに応じて各放電セルを非発光セル又は発光セルに設定する画素データ書込を行う。かかる駆動方法により、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択書込アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。ここで、各サブフィールドでの発光期間(回数)が互いに異なる例えば図４に示される駆動モード(Ａ)及び駆動モード(Ｂ)の如き２系統の発光駆動を、１フィールド(フレーム)毎に交互に実施することにより、視覚上での輝度階調数を増加させているのである。   As described above, in the driving method shown in FIGS. 3 to 23, all the discharge cells are initialized to either the light emitting cell or the non-light emitting cell only in the first subfield within one field period. Only in this subfield, pixel data writing is performed in which each discharge cell is set as a non-light emitting cell or a light emitting cell in accordance with the pixel data. With this driving method, in the case of the selective erasing address method, the light emission state is sequentially started from the first subfield of one field as the luminance to be displayed increases. On the other hand, in the case of the selective writing address method, the luminance to be displayed. As the value increases, the light emission state starts in order from the last subfield of one field. Here, the light emission periods (number of times) in each subfield are different from each other, for example, two systems of light emission drive such as drive mode (A) and drive mode (B) shown in FIG. As a result, the number of luminance gradations on the eye is increased.

図２４は、上述の図３〜図２３に示される駆動方法の具体的な動作を示す図である。   FIG. 24 is a diagram showing a specific operation of the driving method shown in FIGS. 3 to 23 described above.

例えば、入力画素データが”１７８”の場合、表示輝度は逆ガンマ補正により”１１６”程度となる。   For example, when the input pixel data is “178”, the display luminance is about “116” by inverse gamma correction.

すなわち、第１フィールド（奇数フィールド）では、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択され、多階調化処理により、例えば、
画素Ｇ（ｊ，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”８２”、
画素Ｇ（ｊ，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。 That is, in the first field (odd field), the drive mode (B) in FIG. 4B and the conversion characteristics in FIG. 11 are selected, and, for example, by multi-gradation processing,
Display luminance “82” in which the pixel G (j, k) has five subfields SF1 to SF5 in a light emitting state,
Display luminance “128” in which the pixel G (j, k + 1) has six subfields SF1 to SF6 in a light emitting state,
Display luminance “128” in which the pixel G (j + 1, k) has six subfields SF1 to SF6 in a light emitting state,
The pixel G (j + 1, k + 1) has a display luminance “128” in which the six subfields SF1 to SF6 are in a light emitting state,
The display luminance “116” is expressed by the average luminance of four pixels adjacent vertically and horizontally.

次に、第２フィールド（偶数フィールド）では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択され、多階調処理により、例えば、
画素Ｇ（ｊ，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１５５”、
画素Ｇ（ｊ，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。 Next, in the second field (even field), the driving mode (A) in FIG. 4A and the conversion characteristics in FIG. 12 are selected, and by multi-gradation processing, for example,
Display luminance “155” in which pixel G (j, k) has six subfields SF1 to SF6 in a light emitting state,
Display luminance “104” in which the pixel G (j, k + 1) has five subfields SF1 to SF5 in a light emitting state,
Display luminance “104” in which the pixel G (j + 1, k) has five subfields SF1 to SF5 in a light emitting state,
The pixel G (j + 1, k + 1) has the display luminance “104” in which the five subfields SF1 to SF5 are in the light emitting state,
The display luminance “116” is expressed by the average luminance of four pixels adjacent vertically and horizontally.

そして、奇数フィールドである、第１、第３、第５、第７フィールドでは、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択されると共に、４つの画素に各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。   In the first, third, fifth, and seventh fields, which are odd fields, the drive mode (B) in FIG. 4B and the conversion characteristics in FIG. 11 are selected, and four pixels are assigned to each. By changing the assigned error diffusion or dither coefficient value in each field, the display luminance of each pixel changes as shown in FIG.

同様に、偶数フィールドである第２、第４、第６、第８フィールドでは、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択されると共に、４つの画素各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。   Similarly, in the second, fourth, sixth, and eighth fields that are even fields, the drive mode (A) in FIG. 4A and the conversion characteristics in FIG. 12 are selected and assigned to each of the four pixels. By changing the error diffusion or dither coefficient value to be changed in each field, the display luminance of each pixel is changed as shown in FIG.

以上のような１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現能力の向上と表示品質の向上が図られる。   By combining the method for changing the light emission drive pattern for each field (frame) as described above and the multi-gradation processing, it is possible to improve visual gradation expression capability and display quality.

しかしながら、上述の如く互いに発光期間の異なる２種類の発光駆動をフィールド(フレーム)毎に交互に実施すると、１フィールド期間内での発光の重心位置が互いにずれている為、フリッカが生じる場合がある。   However, if the two types of light emission drive having different light emission periods as described above are alternately performed for each field (frame), flickers may occur because the barycentric positions of the light emission within one field period are shifted from each other. .

これは、図４に示されるように駆動モード（Ａ）と駆動モード（Ｂ）の各サブフィールドの維持発光行程における発光期間（発光回数）が異なる値に設定されていることに起因し、図４に示される駆動モード（Ａ）と駆動モード（Ｂ）の場合には、同一入力画素データＤに対し、常に、駆動モード（Ｂ）による発光の重心位置の方が駆動モード（Ａ）の場合よりも後側になる。   This is because, as shown in FIG. 4, the light emission period (number of times of light emission) in the sustain light emission process of each subfield of the drive mode (A) and the drive mode (B) is set to a different value. In the driving mode (A) and the driving mode (B) shown in FIG. 4, for the same input pixel data D, the barycentric position of light emission in the driving mode (B) is always in the driving mode (A). Be on the back side.

ここで、発光の重心位置は、１フィールド期間内で発光状態となるサブフィールドの画素データ書込行程の長さ、維持発光行程の長さ及び発光期間の重みに基づいて決定される。   Here, the barycentric position of light emission is determined based on the length of the pixel data writing process, the length of the sustain light emission process, and the weight of the light emission period in the subfield that is in the light emission state within one field period.

図２５は、図２４の偶数フィールドと奇数フィールドにおける発光の重心位置のずれを模式的に示す図である。   FIG. 25 is a diagram schematically showing a shift in the barycentric position of light emission in the even field and the odd field in FIG.

例えば、図２４の偶数フィールド（駆動モード（Ａ））では、図２５の（Ａ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ａ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略１／４の期間が発光状態となり、発光の重心位置がＴ1となる。 For example, in the even field (driving mode (A)) in FIG. 24, as shown in FIG. 25 (A), the luminances of a plurality of pixels are averaged to visually compare the subfields SF1 to SF5 in the driving mode (A). period of approximately 1/4 of the sustain light emission process of the whole period and sub-fields SF6 sustain light emission process is a light emitting state, the center of gravity of light emission becomes T 1.

また、図２４の奇数フィールド（駆動モード（Ｂ））では、図２５の（Ｂ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ｂ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略３／４の期間が発光状態となり、発光の重心位置がＴ2となる。 Also, in the odd field (drive mode (B)) of FIG. 24, as shown in (B) of FIG. 25, the luminance of a plurality of pixels is averaged and the subfields SF1 to SF5 in the drive mode (B) are visually observed. period of approximately 3/4 of the sustain light emission process of the whole period and sub-fields SF6 sustain light emission process is a light emitting state, the center of gravity of light emission is T 2.

このように、駆動モード（Ａ）の偶数フィールドと駆動モード（Ｂ）の奇数フィールド共に平均表示輝度は略同じであるが、発光の重心位置のズレによりフリッカが発生する。   As described above, the average display luminance is substantially the same in both the even field in the drive mode (A) and the odd field in the drive mode (B), but flicker occurs due to the deviation of the center of gravity of light emission.

図２６及び図２７各々は、このようなフリッカを防止すべく為された発光駆動フォーマットの一例を示す図である。   Each of FIGS. 26 and 27 is a diagram showing an example of a light emission drive format designed to prevent such flicker.

先ず、図２６に示される発光駆動フォーマットでは、駆動モード(Ａ)に示されている発光駆動の開始タイミングを、駆動モード(Ｂ)に示されている発光駆動の開始タイミングよりも所定期間ΔＴだけ遅らせるようにしたものである。これにより、両者の発光重心位置Ｔ1及びＴ2間のズレを少なくして、フリッカを低減させるのである。 First, in the light emission drive format shown in FIG. 26, the light emission drive start timing shown in the drive mode (A) is set for a predetermined period ΔT from the light emission drive start timing shown in the drive mode (B). It was designed to be delayed. Thereby, the deviation between the light emission gravity center positions T 1 and T 2 is reduced, and flicker is reduced.

ここで、フリッカは、表示輝度レベルが高い程目立つため、上述の所定期間ΔＴは、最大表示輝度レベル”２５５”で駆動モード（Ａ）における発光の重心位置Ｔ1と駆動モード（Ｂ）における発光の重心位置Ｔ2とが一致するように一定の値に設定されている。 Here, flicker becomes more conspicuous as the display luminance level is higher. Therefore, during the predetermined period ΔT, light emission gravity center position T 1 in the driving mode (A) and light emission in the driving mode (B) at the maximum display luminance level “255”. The center of gravity position T 2 is set to a constant value so as to coincide with each other.

尚、駆動モード（Ａ）における発光の重心位置Ｔ1と駆動モード（Ｂ）における発光の重心位置Ｔ2とのズレ量は、表示輝度レベルに応じて変化し、最大表示輝度レベルでズレ量は最大となり、表示輝度レベルが小さくなるに従ってズレ量が小さくなる。この表示輝度レベルによるズレ量の変化は小さく、また、フリッカは表示輝度レベルが低いと目立ちにくいため、上述の所定期間ΔＴを上述のように一定の値に設定してもフリッカの抑制の効果は十分ある。しかしながら、さらにフリッカを抑制するために発光の重心位置が常に一致するように、表示輝度レベルに応じて上述の所定期間ΔＴを変化させても良い。 Note that the amount of deviation between the center of gravity T 1 of light emission in the drive mode (A) and the center of gravity T 2 of light emission in the drive mode (B) varies depending on the display luminance level, and the amount of deviation is at the maximum display luminance level. The maximum amount is obtained, and the amount of deviation decreases as the display brightness level decreases. The change in the amount of shift due to the display luminance level is small, and flicker is not noticeable when the display luminance level is low. Therefore, even if the predetermined period ΔT is set to a constant value as described above, the effect of suppressing flicker is not achieved. There is enough. However, in order to further suppress flicker, the above-described predetermined period ΔT may be changed in accordance with the display luminance level so that the barycentric positions of light emission always coincide.

一方、図２７に示される発光駆動フォーマットでは、駆動モード(Ａ)のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程Ｗｃの実行期間Ｔａを、駆動モード(Ｂ)の画素データ書込行程Ｗｃの実行期間Ｔｂに比して長くすることにより、発光重心位置Ｔ1及びＴ2間のズレを少なくして、フリッカを低減させている。例えば、駆動モード(Ａ)のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程ＷｃにおいてＰＤＰ１０の行電極に印加する走査パルスＳＰのパルス幅を広げることにより、実行期間Ｔａを実行期間Ｔｂよりも長くするのである。 On the other hand, in the light emission driving format shown in FIG. 27, the execution period Ta of the pixel data writing process Wc in each of the subfields SF1 to SF4 in the driving mode (A) is set to the pixel data writing process Wc in the driving mode (B). By making it longer than the execution period Tb, the deviation between the light emission gravity center positions T 1 and T 2 is reduced, and flicker is reduced. For example, the execution period Ta is made longer than the execution period Tb by widening the pulse width of the scan pulse SP applied to the row electrode of the PDP 10 in the pixel data writing process Wc of each of the subfields SF1 to SF4 in the drive mode (A). To do.

尚、上記実施例においては、上記駆動モード(Ａ)及び駆動モード(Ｂ)に示されるが如き、互いに各サブフィールドでの発光期間が異なる２種類の発光駆動を１フィールド(フレーム)毎に交互に切り換えるようにしているが、ＰＤＰ１０の１行毎に切り換えて実施するようにしても良い。   In the above embodiment, as shown in the drive mode (A) and the drive mode (B), two types of light emission drives having different light emission periods in each subfield are alternately performed for each field (frame). However, switching may be performed for each line of the PDP 10.

図２８は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図である。   FIG. 28 is a diagram showing an example of a light emission drive format made in view of such points.

図２８において、画素データ書込行程ＷACでは、ＰＤＰ１０の全ての行に対して選択消去放電が実施される。一方、画素データ書込行程Ｗ1Cでは、ＰＤＰ１０の偶数行に対してのみ選択消去放電が実施され、画素データ書込行程Ｗ2Cでは、奇数行に対してのみ選択消去放電が実施される。 In Figure 28, the pixel data writing process W AC, selective erasure discharge is implemented for all the rows of the PDP 10. On the other hand, in the pixel data writing process W 1C , selective erasing discharge is performed only for even-numbered rows of the PDP 10, and in the pixel data writing process W 2C , selective erasing discharge is performed only for odd-numbered rows.

すなわち、ＰＤＰ１０の第１〜第ｎ行各々に形成されている放電セルの内の偶数行の放電セルでは、図２８の駆動モード(Ａ)に基づき、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
なる発光期間比にて各サブフィールドでの発光駆動が実施され、
奇数行の放電セルでは、図２８の駆動モード(Ｂ)に基づき、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
なる発光期間比にて各サブフィールドでの発光駆動が実施されるのである。 That is, in the discharge cells in even rows among the discharge cells formed in the first to nth rows of the PDP 10, based on the drive mode (A) of FIG.
SF1: 1
SF2: 6
SF3: 16
SF4: 24
SF5: 35
SF6: 46
SF7: 57
SF8: 70
The light emission drive in each subfield is carried out at a light emission period ratio of
In the odd-numbered discharge cells, based on the drive mode (B) of FIG.
SF1: 3
SF2: 11
SF3: 20
SF4: 30
SF5: 40
SF6: 51
SF7: 63
SF8: 37
The light emission drive in each subfield is performed at the light emission period ratio.

更に、これら図２８の駆動モード(Ａ)及び(Ｂ)に示されるが如き、各サブフィールドでの発光期間が互いに異なる２種類の発光駆動を、１フィールド(フレーム)毎、かつＰＤＰ１０の１行毎に交互に切り換えて実施するようにしても良い。   Further, as shown in the drive modes (A) and (B) of FIG. 28, two types of light emission drive having different light emission periods in each subfield are performed for each field (frame) and one line of the PDP 10. It may be carried out by alternately switching every time.

この際、図２８に示される画素データ書込行程Ｗ1Cでは、奇数フレームの表示期間中はＰＤＰ１０の偶数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は奇数行の放電セルに対してのみ選択消去放電を実施する。一方、画素データ書込行程Ｗ2Cでは、奇数フレームの表示期間中はＰＤＰ１０の奇数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は偶数行の放電セルに対してのみ選択消去放電を実施する。 At this time, in the pixel data writing process W 1C shown in FIG. 28, the selective erasure discharge is performed only on the discharge cells in the even-numbered rows of the PDP 10 during the display period of the odd-numbered frames, and the odd-numbered discharges in the display period of the even-numbered frames. Selective erasing discharge is performed only on the discharge cells in the row. On the other hand, in the pixel data writing process W 2C , selective erasure discharge is performed only for the odd-numbered discharge cells of the PDP 10 during the odd-frame display period, and for the even-numbered discharge cells during the even-frame display period. Only perform selective erasing discharge.

図２９は、かかる駆動によって実施される発光駆動の形態を示す図である。   FIG. 29 is a diagram showing a form of light emission driving performed by such driving.

図２９に示されるように、奇数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ａ)、奇数行の放電セルに対しては図２８の駆動モード(Ｂ)に基づく発光駆動を実施する。又、偶数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ｂ)、奇数行の放電セルに対しては図２８の駆動モード(Ａ)に基づく発光駆動を実施するのである。かかる駆動によれば、互いに発光期間の異なる駆動モード(Ａ)及び(Ｂ)の如き２種類の発光駆動をフィールド(フレーム)毎に交互に実施したことにより生じるフリッカを防止することが出来る。   As shown in FIG. 29, during the odd-frame display period, the drive mode (A) of FIG. 28 is applied to the even-numbered discharge cells of the PDP 10 and the drive mode of FIG. 28 is applied to the odd-numbered discharge cells. The light emission driving based on (B) is performed. Further, during the display period of the even frame, the light emission based on the drive mode (B) of FIG. 28 is applied to the discharge cells of the even row of the PDP 10 and the drive mode (A) of FIG. 28 is applied to the discharge cells of the odd row. Drive is performed. According to such driving, flickers caused by alternately performing two types of light emission driving such as driving modes (A) and (B) having different light emission periods for each field (frame) can be prevented.

尚、１フィールド(フレーム)毎又は行毎に変更する駆動モードは、上述した如き２種類に限定されるものではない。要するに、各サブフィールドでの発光期間が夫々異なる３種類以上の駆動モードを用意し、これらを１フィールド(フレーム)毎又は行毎に順次切り換えて発光駆動を実施して行けば良いのである。   Note that the drive mode to be changed for each field (frame) or for each row is not limited to the two types as described above. In short, it is only necessary to prepare three or more types of drive modes having different light emission periods in each subfield, and to perform light emission driving by sequentially switching these for every field (frame) or every row.

又、上述した実施例においては、サブフィールドＳＦ１〜ＳＦ８の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去(書込)放電を生起させるようにしている。   In the above-described embodiment, selective erasure (writing) is performed by simultaneously applying the scanning pulse SP and the high-voltage pixel data pulse in any one of the sub-fields SF1 to SF8 in the pixel data writing process Wc. The discharge is caused to occur.

しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰと高電圧の画素データパルスとが同時に印加されても選択消去(書込)放電が正常に生起されず、放電セル内の壁電荷を正常に消去(形成)できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００］
である場合には、図１９の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ８の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ８においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。 However, if the amount of charged particles remaining in the discharge cell is small, the selective erasing (writing) discharge does not occur normally even if the scanning pulse SP and the high-voltage pixel data pulse are applied simultaneously, and the discharge cell In some cases, the wall charges inside cannot be erased (formed) normally. At this time, even if the pixel data D after A / D conversion is data indicating low luminance, light emission corresponding to the maximum luminance is performed, which causes a problem that the image quality is remarkably deteriorated. For example, when the selective erasure address method is adopted as the pixel data writing method, the converted pixel data HD is
[01000000]
In this case, as shown by the black circle in FIG. 19, the selective erasing discharge is performed only in the subfield SF2, and at this time, the discharge cell is changed to a non-light emitting cell. Thereby, sustain light emission should be performed only in SF1 of subfields SF1 to SF8. However, if the selective erasure in the subfield SF2 fails and the wall charges remain in the discharge cells, the sustain light emission is performed not only in the subfield SF1 but also in the subsequent subfields SF2 to SF8. As a result, the highest luminance display is achieved.

そこで、図３０及び図３１に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。尚、図３０は、選択消去アドレス法を採用した際の発光駆動フォーマット、図３１は、選択書込アドレス法を採用した際の発光駆動フォーマットを夫々示している。   Therefore, by adopting a light emission drive pattern as shown in FIGS. 30 and 31, such an erroneous light emission operation is prevented. 30 shows a light emission drive format when the selective erase address method is adopted, and FIG. 31 shows a light emission drive format when the selective write address method is adopted.

図３０及び図３１に示されている"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限り選択消去(書込)放電を行うことを示している。   “*” Shown in FIGS. 30 and 31 indicates that either the logical level “1” or “0” may be used, and the triangle mark indicates that the “*” is the logical level “1”. This indicates that selective erasing (writing) discharge is performed as long as possible.

要するに、初回の選択消去(書込)放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去(書込)放電を行うことにより、画素データの書込を確実にし、誤った発光動作を防止しているのである。   In short, since there is a possibility that writing of pixel data may fail in the first selective erasing (writing) discharge, selective erasing (writing) discharge is performed again in at least one of the subfields existing thereafter. By doing so, the writing of the pixel data is ensured and an erroneous light emission operation is prevented.

６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。It is a figure which shows the conventional light emission drive format for implementing halftone display of 64 gradations. 本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。1 is a diagram showing a schematic configuration of a plasma display device for driving a plasma display panel according to a driving method according to the present invention. ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。It is a figure which shows an example of the application timing of the various drive pulses applied to PDP10. 本発明の駆動方法に基づく発光駆動フォーマットを示す図である。It is a figure which shows the light emission drive format based on the drive method of this invention. 図４に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。It is a figure which shows an example of the pattern of the light emission drive implemented based on the light emission drive format shown by FIG. データ変換回路３０の内部構成を示す図である。2 is a diagram showing an internal configuration of a data conversion circuit 30. FIG. ＡＢＬ回路３１の内部構成を示す図である。2 is a diagram showing an internal configuration of an ABL circuit 31. FIG. データ変換回路３１２における変換特性を示す図である。6 is a diagram illustrating conversion characteristics in a data conversion circuit 312. FIG. 輝度モードと各サブフィールドにて実施される発光期間との対応関係を示す図である。It is a figure which shows the correspondence of luminance mode and the light emission period implemented in each subfield. 第１データ変換回路３２の内部構成を示す図である。2 is a diagram showing an internal configuration of a first data conversion circuit 32. FIG. 第１データ変換回路３２における第１の変換特性を示す図である。FIG. 6 is a diagram illustrating a first conversion characteristic in the first data conversion circuit 32. 第１データ変換回路３２における第２の変換特性を示す図である。FIG. 6 is a diagram illustrating a second conversion characteristic in the first data conversion circuit 32. 図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。It is a figure which shows the conversion table based on the conversion characteristic shown by FIG.11 and FIG.12. 図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。It is a figure which shows the conversion table based on the conversion characteristic shown by FIG.11 and FIG.12. 多階調処理回路３３の内部構成を示す図である。3 is a diagram illustrating an internal configuration of a multi-gradation processing circuit 33. FIG. 誤差拡散処理回路３３０の動作を説明する為の図である。5 is a diagram for explaining the operation of an error diffusion processing circuit 330. FIG. ディザ処理回路３５０の内部構成を示す図である。3 is a diagram showing an internal configuration of a dither processing circuit 350. FIG. ディザ処理回路３５０の動作を説明する為の図である。6 is a diagram for explaining the operation of a dither processing circuit 350. FIG. 図４に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。FIG. 5 is a diagram illustrating an example of all patterns of light emission driving performed based on the light emission driving format shown in FIG. 4 and a conversion table used in the second data conversion circuit 34 when the light emission driving is performed. ２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を示す図である。FIG. 6 is a diagram illustrating a relationship between two types of 9-level light emission luminance (display luminance level) and input pixel data D; 選択書込アドレス法を採用した場合の発光駆動フォーマットを示す図である。It is a figure which shows the light emission drive format at the time of employ | adopting the selective writing address method. 選択書込アドレス法を採用した際にＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。It is a figure which shows the application timing of the various drive pulses applied to PDP10 when the selective write address method is employ | adopted. 選択書込アドレス法を採用した場合における発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。It is a figure which shows an example of the conversion table used by the 2nd data conversion circuit 34 when implementing all the patterns of the light emission drive at the time of employ | adopting the selective writing address method, and this light emission drive. 図３〜図２３に示される駆動方法の具体的な動作を示す図である。It is a figure which shows the specific operation | movement of the drive method shown by FIGS. 駆動モード(Ａ)及び(Ｂ)各々による発光駆動にて生じる発光重心位置のズレを説明する為の図である。It is a figure for demonstrating the shift | offset | difference of the light emission gravity center position which arises by the light emission drive by each of drive mode (A) and (B). 駆動モード(Ａ)及び(Ｂ)各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの一例を示す図である。It is a figure which shows an example of the light emission drive format which prevents the flicker resulting from the shift | offset | difference of the light emission gravity center position which arises by the light emission drive by each of drive mode (A) and (B). 駆動モード(Ａ)及び(Ｂ)各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの他の一例を示す図である。It is a figure which shows another example of the light emission drive format which prevents the flicker resulting from the shift | offset | difference of the light emission gravity center position which arises by the light emission drive by each of drive mode (A) and (B). 駆動モード(Ａ)及び(Ｂ)を各行毎に、又は各行毎かつフィールド(フレーム)毎に切り換えて発光駆動を行う際に用いる発光駆動フォーマットを示す図である。It is a figure which shows the light emission drive format used when switching drive mode (A) and (B) for every line, or for every line and every field (frame), and performing light emission drive. 駆動モード(Ａ)及び(Ｂ)を各行毎かつフィールド(フレーム)毎に切り換えて発光駆動を行った際の動作を説明する為の図である。It is a figure for demonstrating the operation | movement at the time of switching the drive mode (A) and (B) for every row and every field (frame), and performing light emission drive. 選択消去アドレス法を採用した場合における発光駆動パターンの他の一例を示す図である。It is a figure which shows another example of the light emission drive pattern at the time of employ | adopting the selective erase address method. 選択書込アドレス法を採用した場合における発光駆動パターンの他の一例を示す図である。It is a figure which shows another example of the light emission drive pattern at the time of employ | adopting the selective writing address method.

主要部分の符号の説明Explanation of main part codes

２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
３０ データ変換回路
３１ ＡＢＬ回路３１
３２ 第１データ変換回路
３３ 多階調処理回路
３４ 第２データ変換回路
330 誤差拡散処理回路
350 ディザ処理回路 2 drive control circuit 6 address driver 7 first sustain driver 8 second sustain driver 10 PDP
30 Data conversion circuit 31 ABL circuit 31
32 first data conversion circuit 33 multi-gradation processing circuit 34 second data conversion circuit
330 Error diffusion processing circuit
350 Dither processing circuit

Claims (9)

走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号における各フィールドの表示期間を夫々に異なる発光回数が割り当てられているＮ（２以上の整数）個のサブフィールドに分割して階調駆動を行うプラズマディスプレイパネルの駆動方法であって、
前記Ｎ個のサブフィールド各々において、前記映像信号に基づく各画素毎の画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルに設定されている前記放電セルのみをそのサブフィールドに割り当てられている前記発光回数の分だけ繰り返し発光させる維持発光行程と、を実行し、
前記プラズマディスプレイパネルの奇数番目の行及び偶数番目の行の内の一方の行に属する前記放電セルにおける前記Ｎ個の前記サブフィールドの内でｋ番目（ｋ：１以上Ｎ未満の整数）に前記発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数は、前記奇数番目の行及び前記偶数番目の行の内の他方の行に属する前記放電セルにおける前記ｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ、前記他方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、
前記一方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数は、前記他方の行に属する前記放電セルにおける（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴とするプラズマディスプレイパネルの駆動方法。 A plasma display panel in which a discharge cell corresponding to a pixel is formed at each intersection of a plurality of row electrodes arranged for each scan line and a plurality of column electrodes arranged to cross the row electrodes is used as a video signal. A display method for driving a plasma display panel in which gradation display is performed by dividing a display period of each field into N (integer greater than or equal to 2) subfields each assigned a different number of times of light emission.
In each of the N subfields, a pixel data writing step for setting each of the discharge cells as one of a non-light emitting cell or a light emitting cell according to pixel data for each pixel based on the video signal, and the light emitting cell And performing a sustain light emission process in which only the discharge cells set to be repeatedly emitted for the number of times of light emission assigned to the subfield, and
Of the N subfields in the discharge cells belonging to one of the odd-numbered rows and the even-numbered rows of the plasma display panel, the k-th (k is an integer of 1 to less than N) in the N subfields. The number of times of light emission assigned to the subfield with the smaller number of times of light emission is assigned to the kth number of times of light emission in the discharge cells belonging to the other of the odd-numbered row and the even-numbered row. More than the number of times of light emission assigned to the subfield that is larger than the number of times of light emission assigned to the smaller subfield and is assigned to the (k + 1) th smallest number of times of light emission in the discharge cells belonging to the other row. Is also small,
The number of times of light emission assigned to the (k + 1) th subfield with the smallest number of times of light emission in the discharge cells belonging to the one row is the number of times of light emission assigned to the (k + 1) th time in the discharge cells belonging to the other row. the driving method of a plasma display panel, characterized in Oh Rukoto large than the number of light emissions which assignments are assigned to the subfield becomes small. 前記一方の行に属する前記放電セルにおける前記Ｎ個のサブフィールド各々に割り当てられている前記発光回数と、並びに前記他方の行に属する前記放電セルにおける前記Ｎ個のサブフィールド各々に割り当てられている前記発光回数とを、前記映像信号における各フィールド毎に変更することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 The number of times of light emission assigned to each of the N subfields in the discharge cells belonging to the one row, and each of the N subfields in the discharge cells belonging to the other row. 2. The plasma display panel driving method according to claim 1 , wherein the number of times of light emission is changed for each field in the video signal . 各フィールドの表示期間における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記Ｎ個のサブフィールドの内のいずれか１の前記画素データ書込行程においてのみで前記放電セルを前記画素データに応じて前記発光セルの状態から前記非発光セルの状態又は前記非発光セルの状態から前記発光セルの状態へと推移させるべき電圧を有する画素データパルスを前記列電極に印加することを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。 Performing a reset process for initializing all the discharge cells only in the light-emitting cells or the non-light-emitting cells only in the first subfield in the display period of each field;
Only in the pixel data writing process of any one of the N subfields, the discharge cell is changed from the state of the light emitting cell to the state of the non-light emitting cell or the state of the non-light emitting cell according to the pixel data. 3. The method of driving a plasma display panel according to claim 1 , wherein a pixel data pulse having a voltage to be changed from a state to a state of the light emitting cell is applied to the column electrode . 前記１の画素データ書込行程の直後のサブフィールドでの前記画素データ書込行程において、前記画素データパルスと同一電圧の第２の画素データパルスを前記列電極に印加することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。 The second pixel data pulse having the same voltage as the pixel data pulse is applied to the column electrode in the pixel data writing process in a subfield immediately after the first pixel data writing process. Item 4. A driving method of a plasma display panel according to Item 3 . 各フィールドの表示期間における最後尾の前記サブフィールドにおいてのみで全ての前記放電セルを非発光セルの状態にする消去行程を設けたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 The method as claimed in claim 1, wherein the provision of the erase step for the state of only all of the discharge cells non-light emitting cell in the subfield of the last in the display period of each field. 前記リセット行程では全ての前記放電セルを前記発光セルの状態に初期化し、前記画素データ書込行程では前記画素データに応じて前記放電セルを選択的に消去放電せしめることにより前記放電セルを前記非発光セルに設定することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。 In the reset process, all the discharge cells are initialized to the state of the light emitting cells, and in the pixel data writing process, the discharge cells are selectively erased and discharged in accordance with the pixel data, thereby making the discharge cells non-discharged. 4. The method of driving a plasma display panel according to claim 3, wherein the method is set to a light emitting cell . 各フィールドの表示期間の先頭から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記維持発光行程においてのみで前記発光セルを発光せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１又は３記載のプラズマディスプレイパネルの駆動方法。 N + 1 gradation driving is performed by causing the light emitting cell to emit light only in the sustain light emission process in each of the n subfields (n is 0 to N) continuous from the head of the display period of each field. The method for driving a plasma display panel according to claim 1 or 3 . 画素を担う放電セルがマトリクス状に配列されたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記プラズマディスプレイパネルの奇数番目の行及び偶数番目の行の内の一方の行に属する前記放電セル各々を前記映像信号に応じて第１Ａ輝度レベル〜第（Ｎ）Ａ輝度レベル（Ｎは２以上の整数）の内のいずれか１の輝度レベルにて発光させる第１発光駆動行程と、
前記奇数番目の行及び前記偶数番目の行の内の他方の行に属する前記放電セル各々を前記映像信号に応じて第１Ｂ輝度レベル〜第（Ｎ）Ｂ輝度レベルの内のいずれか１の輝度レベルにて発光させる第２発光駆動行程と、を備え、
前記第１〜第（Ｎ）Ａ輝度レベル各々の内でｋ番目に（ｋ：１〜Ｎ）輝度レベルが低い第（ｋ）Ａ輝度レベルは、前記第１〜第（Ｎ）Ｂ輝度レベル各々の内でｋ番目に輝度レベルが低い第（ｋ）Ｂ輝度レベルよりも大であり且つ前記第１〜第（Ｎ）Ｂ輝度レベル各々の内で（ｋ＋１）番目に輝度レベルが低い第（ｋ＋１）Ｂ輝度レベルよりも小であると共に、前記第１〜第（Ｎ）Ａ輝度レベル各々の内で（ｋ＋１）番目に輝度レベルが低い第（ｋ＋１）Ａ輝度レベルは、前記第（ｋ＋１）Ｂ輝度レベルよりも大であることを特徴とするプラズマディスプレイパネルの駆動方法。 A plasma display panel driving method for driving a plasma display panel in which discharge cells carrying pixels are arranged in a matrix in a gray scale according to a video signal,
Each of the discharge cells belonging to one of the odd-numbered row and the even-numbered row of the plasma display panel is assigned a first A luminance level to a (N) A luminance level (N is 2 or more) according to the video signal. A first light emission driving step of emitting light at a luminance level of any one of
Each of the discharge cells belonging to the other of the odd-numbered row and the even-numbered row has a luminance of any one of a first B luminance level to a (N) B luminance level according to the video signal. A second light emission driving process for emitting light at a level,
Among the first to (N) A luminance levels, the (k) A luminance level having the kth (k: 1 to N) luminance level is the first to (N) B luminance levels. (K + 1) th brightness level which is greater than the (k) B brightness level and the (k + 1) th brightness level is lower than each of the first to (N) B brightness levels. The (k + 1) A luminance level is smaller than the B luminance level and has the (k + 1) th lowest luminance level among the first to (N) A luminance levels. features and to pulp plasma display panel driving method that is larger than the luminance level. 前記Ｎ（２以上の整数）個のサブフィールド各々に割り当てられている前記発光回数の内で、各フィールドの表示期間の先頭に配置されているサブフィールドに割り当てられている発光回数が最小であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 Of the number of times of light emission assigned to each of the N (integers greater than or equal to 2) subfields, the number of times of light emission assigned to the subfield arranged at the beginning of the display period of each field is the smallest . The method of driving a plasma display panel according to claim 1 .
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