JP3734244B2 - Driving method of display panel - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、発光及び非発光の２状態しかもたない発光素子が配列されてなるディスプレイパネルの駆動に関する。
【０００２】
【従来の技術】
近年、ディスプレイ装置の大画面化に伴い、奥行きの薄い表示デバイスが望まれている。交流放電型のプラズマディスプレイパネルは、薄型の表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルにて画像表示を行うプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。尚、行電極は、Ｘ及びＹの一対にて画面の１行分に対応した行電極を形成している。これら列電極Ｄと、行電極Ｘ及びＹは、放電ガスが封入されている放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されている。そして、各行電極対と列電極との交叉部に、各画素に対応した表示素子としての放電セルが形成される構造となっている。
【０００４】
ここで、放電セルは、放電現象を利用したものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。そこで、駆動装置１００は、このような放電セルがマトリクス状に配列されてなる上記ＰＤＰ１０に対して、入力映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、１フィールドの表示期間を例えば図２に示されるが如き８個のサブフィールドＳＦ１〜ＳＦ８に分割する。これらサブフィールドＳＦ１〜ＳＦ８各々には、そのサブフィールド内において実行すべき発光の回数が割り当てられている。従って、入力映像信号に基づいて、発光を実施させるサブフィールドと、発光を実施させないサブフィールドとの組み合わせを変更すれば、１フィールドの表示期間内においてこの入力映像信号の輝度レベルに応じた回数の発光が為される。この際、かかる１フィールド表示期間内で実施された発光の総数に応じた中間輝度が視覚される。
【０００６】
図３は、発光を実施させるサブフィールドと発光を実施させないサブフィールドとの組み合わせ方(以下、発光駆動パターンと称する)の一例を示す図である。駆動装置１００は、この図３に示される９種類の発光駆動パターンの中から、入力された映像信号に応じた１つを選択する。そして、この選択した発光駆動パターン中の白丸にて示されるサブフィールドにおいてのみで図２中に記述されている回数だけ発光を実施させるべく、各種駆動パルスをＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【０００７】
図３に示される９種類の発光駆動パターンによれば、発光輝度比が、
｛0、1、7、23、47、82、128、185、255｝
なる９段階の中間輝度を有する画像表示を行うことが出来る。
この際、図３に示される発光駆動パターンでは、１フィールド期間内の１サブフィールドにおいて一旦、放電セルを非発光状態にしたら、それ以降のサブフィールドでは発光を実施させないようにしている。つまり、白丸にて示されるが如き発光を実施するサブフィールドが連続している状態(以下、発光継続状態と称する)と、発光を実施させないサブフィールドが連続している状態(以下、消灯継続状態と称する)とが、１フィールド期間内において互いに反転するような発光駆動パターンを排除したのである。これにより、上記発光継続状態と、上記消灯継続状態とが互いに反転している２つの画像領域の境界上に生じるといわれる偽輪郭の発生を抑制しているのである。
【０００８】
ここで、図３に示されるが如き発光駆動パターンでは、上記発光継続状態及び上記消灯継続状態の切り換え周波数が、１フィールド表示期間を担う垂直同期周波数と同一となる。よって、垂直同期周波数が５０[Hz]しかないＰＡＬ方式テレビジョン信号が入力映像信号として供給された場合には、フリッカが生じる恐れがある。
【０００９】
【発明が解決しようとする課題】
本発明は、かかる点に鑑みて為されたものであり、入力映像信号の垂直同期周波数が低くても、フリッカを生じさせることなく偽輪郭を抑制した画像表示が可能なディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載によるディスプレイパネルの駆動方法は、複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子を、夫々に異なる輝度重み付け値が割り当てられている複数の分割表示期間からなる単位表示期間内において入力映像信号の輝度レベルに対応した発光期間だけ発光させることにより前記ディスプレイパネルを階調駆動せしめるディスプレイパネルの駆動方法であって、前記単位表示期間の前半部に属する前記分割表示期間において前記発光素子を前記発光期間内での第１発光時間に亘り継続して発光せしめる第１駆動行程と、前記単位表示期間内の後半部に属する前記分割表示期間において前記発光素子を前記発光期間内での残りの第２発光時間に亘り継続して発光せしめる第２駆動行程と、を有し、前記分割表示期間各々の内で前記輝度重み付け値が奇数番目に大なる分割表示期間が前記前半部及び前記後半部の内の一方に配置され、前記輝度重み付け値が偶数番目に大なる分割表示期間が他方に配置されている。
又、請求項４記載によるディスプレイパネルの駆動方法は、複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子の各々を単位表示期間内において入力映像信号の輝度レベルに対応した発光期間だけ発光させることにより前記ディスプレイパネルを階調駆動せしめるディスプレイパネルの駆動方法であって、前記単位表示期間内において前記発光素子を前記発光期間に亘り継続して発光せしめる第１駆動シーケンスと、前記単位表示期間の前半部において前記発光素子を前記発光期間内での第１発光時間に亘り継続して発光せしめ、前記単位表示期間の後半部において前記発光素子を前記発光期間内での残りの第２発光時間に亘り継続して発光せしめる第２駆動シーケンスと、を有し、前記入力映像信号の垂直同期周波数に応じて前記第１駆動シーケンス及び前記第２駆動シーケンスを択一的に実行する。
又、請求項８記載によるディスプレイパネルの駆動方法は、入力映像信号における１フィールド表示期間毎にＮ個のサブフィールドによって複数の発光素子を備えたディスプレイパネルを第１階調〜第 ( Ｎ＋１ ) 階調までのＮ＋１段階にて駆動するディスプレイパネルの駆動方法であって、前記１フィールド表示期間の前半部及び後半部の各々において、先頭に配置されている前記サブフィールドにて全ての前記発光素子を発光セル及び非発光セルのいずれか一方の状態に初期化し、前記サブフィールド各々の内の１の前記サブフィールドのみで前記発光素子の状態を前記入力映像信号に応じて前記発光セル及び非発光セルの内の他方の状態に推移せしめ、前記発光セルの状態にある前記発光素子だけを各サブフィールドに割り当てられている輝度重み付けに対応した時間だけ発光させる駆動を実行するにあたり、前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第 ( Ｎ−１ ) 階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第 ( Ｎ＋１ ) 階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめる一方、前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、前記第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、前記第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前 記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第 ( Ｎ−１ ) 階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第 ( Ｎ＋１ ) 階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめる。
又、請求項１０記載によるディスプレイパネルの駆動方法は、入力映像信号における１フィールド表示期間毎にＮ個のサブフィールドによって複数の発光素子を備えたディスプレイパネルを第１階調〜第 ( Ｎ＋１ ) 階調までのＮ＋１段階にて駆動するディスプレイパネルの駆動方法であって、前記１フィールド表示期間の前半部及び後半部の各々において、先頭に配置されている前記サブフィールドにて全ての前記発光素子を発光セル及び非発光セルのいずれか一方の状態に初期化し、前記サブフィールド各々の内の１の前記サブフィールドのみで前記発光素子の状態を前記入力映像信号に応じて前記発光セル及び非発光セルの内の他方の状態に推移せしめ、前記発光セルの状態にある前記発光素子だけを各サブフィールドに割り当てられている輝度重み付けに対応した時間だけ発光させる駆動を実行するにあたり、前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第 ( Ｎ−１ ) 階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第 ( Ｎ＋１ ) 階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめる一方、前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、前記第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、前記第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第 ( Ｎ−１ ) 階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第 ( Ｎ＋１ ) 階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめる。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
図４において、同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖを発生してこれを駆動制御回路２及び垂直同期周波数検出回路３に夫々供給する。同期検出回路１は、更に、上記入力映像信号中から水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれを駆動制御回路２に供給する。垂直同期周波数検出回路３は、上記垂直同期検出信号Ｖの周期を測定することにより、上記入力映像信号における垂直同期周波数を求めその周波数値を示す垂直同期周波数信号ＶＦを駆動制御回路２及びデータ変換回路３０の各々に供給する。Ａ／Ｄ変換器４は、駆動制御回路２から供給されるクロック信号に応じて、上記入力映像信号をサンプリングしてこれを１画素毎の例えば８ビットの画素データＤに変換し、これをデータ変換回路３０に供給する。
【００１２】
図５は、かかるデータ変換回路３０の内部構成を示す図である。
図５において、第１データ変換回路３２は、上記画素データＤを図６に示されるが如き変換特性に基づいて(１４×１６)／２５５にしたものを変換画素データＤHとして多階調化処理回路３３に供給する。すなわち、第１データ変換回路３２は、８ビットで０〜２５５なる２５６階調分の輝度を表現し得る画素データＤを、８ビットで０〜２２４なる２２５階調分の輝度を表現し得る変換画素データＤHに変換するのである。具体的には、第１データ変換回路３２は、図６に示されるが如き変換特性に従った図７及び図８に示される変換テーブルに基づいて、上記画素データＤを変換画素データＤHに変換する。尚、この変換特性は、画素データのビット数 、後述する多階調化による圧縮ビット数、並びに表示階調数に応じて設定される。
【００１３】
このように、後述する多階調化処理を実施する前に、第１データ変換回路３２にて、表示階調数及び多階調化による圧縮ビット数を考慮した変換を行う。かかるデータ変換により、入力された画素データＤを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）とのビット境界で切り分け、この信号に基づき多階調化処理を実施させるようになっている。これにより、後述する多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００１４】
図９は、かかる多階調化処理を実施する多階調化処理回路３３の内部構成を示す図である。
図９に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＤH中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データにおける１クロック周期分の時間(以下、遅延時間Ｄと称する)だけ遅らせた信号を遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＤH中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００１５】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＤH中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００１６】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＤH中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００１７】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、４つの周辺画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤに対してディザ処理を施す。かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現する。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００１８】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０では、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００１９】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。
図１１において、ディザ係数発生回路３５２は、図１２に示されるが如く互いに隣接する４つの画素［Ｇ(j,k)、Ｇ(j,k+1)、Ｇ(j+1,k)、Ｇ(j+1,k+1)］毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。更に、ディザ係数発生回路３５２は、これら４つの画素各々に対応させて発生するディザ係数ａ〜ｄの割り当てを、図１２に示されるように１フィールド毎に変更して行く。
【００２０】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。つまり、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００２１】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００２２】
例えば、図１２に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００２３】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして図５に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、上記垂直同期周波数信号ＶＦにて示される入力映像信号の垂直同期周波数に応じた変換テーブルに基づき、上記多階調化画素データＤSを１４ビットの画素駆動データＧＤに変換する。例えば、第２データ変換回路３４は、入力映像信号としてその垂直同期周波数が６０[Ｈz]以上となるＮＴＳＣ方式テレビジョン信号が供給された場合には、図１３に示される第１変換テーブルに基づき多階調化画素データＤSを画素駆動データＧＤに変換する。一方、入力映像信号としてその垂直同期周波数が６０[Ｈz]未満となるＰＡＬ方式テレビジョン信号が供給された場合には、図１４に示される第２変換テーブルに基づき多階調化画素データＤSを画素駆動データＧＤに変換するのである。
【００２４】
図４に示されるメモリ５は、この画素駆動データＧＤを、駆動制御回路２から供給されてくる書込信号に応じて順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ５は、この１画面分の画素駆動データＧＤ11-nmを同一ビット桁同士にて１行分毎に順次読み出してアドレスドライバ６に供給する。すなわち、メモリ５は、１画面分の画素駆動データＧＤ11-nmを各ビット桁毎に、
ＤＢ１11-nm：画素駆動データＧＤ11-nmの第１ビット目
ＤＢ２11-nm：画素駆動データＧＤ11-nmの第２ビット目
ＤＢ３11-nm：画素駆動データＧＤ11-nmの第３ビット目
ＤＢ４11-nm：画素駆動データＧＤ11-nmの第４ビット目
ＤＢ５11-nm：画素駆動データＧＤ11-nmの第５ビット目
ＤＢ６11-nm：画素駆動データＧＤ11-nmの第６ビット目
ＤＢ７11-nm：画素駆動データＧＤ11-nmの第７ビット目
ＤＢ８11-nm：画素駆動データＧＤ11-nmの第８ビット目
ＤＢ９11-nm：画素駆動データＧＤ11-nmの第９ビット目
ＤＢ1011-nm：画素駆動データＧＤ11-nmの第10ビット目
ＤＢ1111-nm：画素駆動データＧＤ11-nmの第11ビット目
ＤＢ1211-nm：画素駆動データＧＤ11-nmの第12ビット目
ＤＢ1311-nm：画素駆動データＧＤ11-nmの第13ビット目
ＤＢ1411-nm：画素駆動データＧＤ11-nmの第14ビット目
なる画素駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmとして捉え、これらＤＢ１11-nm〜ＤＢ１４11-nm各々を駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給するのである。
【００２５】
駆動制御回路２は、上記垂直同期周波数信号ＶＦにて示される入力映像信号の垂直同期周波数に応じた発光駆動フォーマットを採用する。そして、この採用した発光駆動フォーマットに従って駆動制御回路２は、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００２６】
例えば、入力映像信号として、その垂直同期周波数が６０[Ｈz]以上となるＮＴＳＣ方式テレビジョン信号が供給された場合、駆動制御回路２は、図１５に示される発光駆動フォーマットを採用する。一方、ＰＡＬ方式テレビジョン信号の如きその垂直同期周波数が６０[Ｈz]よりも低い映像信号が供給された場合には、駆動制御回路２は、図１６に示される発光駆動フォーマットを採用する。
【００２７】
図１５及び図１６に示される発光駆動フォーマットでは、１フィールド(以下、１フレームをも含む表現とする)の表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割している。そして、各サブフィールド内で、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを図中に示される期間だけ繰り返し発光せしめる発光維持行程Ｉcとを実施する。又、先頭のサブフィールドＳＦ１において、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４では、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。
【００２８】
尚、図１６に示される発光駆動フォーマットでは、図１５の発光駆動フォーマットにおけるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を１フィールドの前半に実行し、ＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、及びＳＦ１４をその後半に実行する。この際、前半の最後尾のサブフィールドＳＦ１３において上記消去行程Ｅを実行し、後半の先頭サブフィールドＳＦ２において上記一斉リセット行程Ｒｃを実行する。
【００２９】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８は、上記各行程での動作を実現すべき各種駆動パルスを、駆動制御回路２から供給されたタイミング信号に応じたタイミングでＰＤＰ１０の各電極に印加する。
図１７は、上記一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅの各々において、上記ドライバの各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスの印加タイミングを示す図である。
【００３０】
先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が図１７に示されるが如きリセットパルスＲＰX及びＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnの各々に同時印加する。これらリセットパルスＲＰX及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは一旦、上記"発光セル"に設定される。
【００３１】
各画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ５から供給された画素駆動データビットＤＢの論理レベルに対応した電圧を有する画素データパルス群ＤＰ(１行分)を生成し、これを列電極Ｄ1-mに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先ず、第１行目に対応した画素駆動データビットＤＢ１11-1mがメモリ５から読み出される。そこで、アドレスドライバ６は、かかるＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰを生成して列電極Ｄ1-mに印加する。次に、第２行目に対応した画素駆動データビットＤＢ１21-2mがメモリ５から読み出されるので、アドレスドライバ６は、かかるＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルス群ＤＰを生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、第１行〜第ｎ行各々に対応した画素データパルス群ＤＰを順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、画素駆動データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを発生し、"０"である場合には低電圧(０ボルト)の画素データパルスを発生するものとする。
【００３２】
更に、各画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図１７に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。
【００３３】
各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１７に示されるが如く、正極性の維持パルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに交互に繰り返し印加する。尚、各サブフィールドＳＦ１〜ＳＦ１４毎の発光維持行程Ｉｃにおいて維持パルスＩＰを繰り返し印加しつづける期間比は、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
となる。
【００３４】
ここで、壁電荷が形成されている放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが印加される度に維持放電する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、上記の如きサブフィールドの重み付けに対応した期間に亘り維持放電に伴う発光を繰り返し、その発光状態を維持するのである。この発光状態を維持している時間が長いほど、人間の目には明るく感じられる。
【００３５】
消去行程Ｅでは、第２サスティンドライバ８が、図１７に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。かかる消去パルスＥＰの印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが強制的に"非発光セル"になる。
【００３６】
以上の如き駆動によれば、各サブフィールド内の画素データ書込行程Ｗｃにて"発光セル"に設定された放電セルのみが、その直後の発光維持行程Ｉcにおいて上述した如き各サブフィールドの重み付けに対応した期間中、発光を繰り返す。この際、各放電セルが"発光セル"、又は"非発光セル"のいずれに設定されるのかは、図１３又は図１４に示される画素駆動データＧＤによって決定する。
【００３７】
すなわち、第１〜第１４ビットからなる画素駆動データＧＤにおける各ビットが論理レベル"１"である場合には、そのビット桁に対応したサブフィールドでの画素データ書込行程Ｗｃにおいて選択消去放電が生起される。そして、この選択消去放電により放電セルは"非発光セル"に設定される。一方、画素駆動データＧＤにおける各ビットが論理レベル"０"である場合には、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃでは上記選択消去放電は生起されない。よって、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持する。尚、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、上記一斉リセット行程Ｒcのみである。
【００３８】
この際、図１３に示される画素駆動データＧＤでは、その第１〜第１４ビット各々が図１５におけるサブフィールドＳＦ１〜ＳＦ１４各々に対応している。
従って、図１３に示される画素駆動データＧＤを用いて、図１５に示される発光駆動フォーマットに従った駆動を行うと、先ず、サブフィールドＳＦ１において全放電セルは"発光セル"に初期化される。この"発光セル"の状態は、図１３中の黒丸にて示されるサブフィールドで選択消去放電が生起されるまで保持される。そして、この"発光セル"の状態を保持している間に存在するサブフィールド(白丸にて示す)各々の発光維持行程Ｉｃにおいて、各サブフィールドの重み付けに応じた期間だけ発光が為される。かかる駆動では、発光を実施するサブフィールドが連続してなる発光継続状態から、発光を実施させないサブフィールドが連続してなる消灯継続状態への切り換え回数は、１フィールド表示期間内において１回である。この際、サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉｃにおいて実施された発光時間の総和が発光輝度として表現される。
【００３９】
一方、図１４に示される画素駆動データＧＤでは、その第１〜第１４ビット各々と図１６におけるサブフィールドＳＦ１〜ＳＦ１４各々とが、以下の如く対応している。
ＧＤの第１ビット：ＳＦ１
ＧＤの第２ビット：ＳＦ３
ＧＤの第３ビット：ＳＦ５
ＧＤの第４ビット：ＳＦ７
ＧＤの第５ビット：ＳＦ９
ＧＤの第６ビット：ＳＦ１１
ＧＤの第７ビット：ＳＦ１３
ＧＤの第８ビット：ＳＦ２
ＧＤの第９ビット：ＳＦ４
ＧＤの第１０ビット：ＳＦ６
ＧＤの第１１ビット：ＳＦ８
ＧＤの第１２ビット：ＳＦ１０
ＧＤの第１３ビット：ＳＦ１２
ＧＤの第１４ビット：ＳＦ１４
更に、図１６に示される発光駆動フォーマットでは、サブフィールドＳＦ１のみならずサブフィールドＳＦ２においても一斉リセット行程Ｒcを実行するようにしている。
【００４０】
従って、図１４に示される画素駆動データＧＤを用いて図１６に示される発光駆動フォーマットに従った駆動を行うと、先ず、各放電セルはサブフィールドＳＦ１で"発光セル"に初期化される。この"発光セル"の状態は、図１４中の黒丸にて示されるサブフィールドで選択消去放電が生起されるまで保持される。そして、この"発光セル"の状態を保持している間に存在するサブフィールド(白丸にて示す)各々の発光維持行程Ｉｃにおいて、各サブフィールドの重み付けに応じた時間だけ発光が為される。かかる選択消去放電が生起された後、各放電セルは"非発光セル"となる。その後、サブフィールドＳＦ２において各放電セルは再び"発光セル"に初期化され、黒丸が付されているサブフィールドにて選択消去放電が生起されるまでの間、この"発光セル"の状態を保持する。そして、上記"発光セル"の状態を保持している間に存在するサブフィールドＳＦ２以降のサブフィールド(白丸にて示す)の発光維持行程Ｉｃにおいて、各サブフィールドの重み付けに応じた時間だけ発光が為される。すなわち、かかる駆動によれば、１フィールド表示期間内において、発光を実施するサブフィールドが連続してなる発光継続状態から、発光を実施させないサブフィールドが連続してなる消灯継続状態への切り換え回数は、最大２回となる。この際、上記サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉｃにおいて実施された発光時間の総和が、１フィールドでの発光輝度として表現される。
【００４１】
従って、上述した如き図１３又は図１４に示される画素駆動データＧＤを用いて図１５又は図１６に示される発光駆動フォーマットに従った階調駆動を行うと、
｛0：1：4：9：17：27：40：56：75：97：122：150：182：217：256｝
なる１５段階にて中間調の輝度を表現し得る画像表示が為される。
【００４２】
かかる１５段階の階調駆動と、前述した如き多階調化処理回路３３での多階調化処理により、視覚上においては２５６階調相当の輝度が表現されるようになる。
この際、かかる階調駆動では図１３及び図１４の黒丸に示されるように、一斉リセット行程Ｒcの後、次の一斉リセット行程Ｒcが実施されるまでの間に、放電セルの状態を推移せしめる選択消去放電を一度だけ実行するようにしている。これによれば、発光が実施されるサブフィールドが連続(発光継続状態)する一方、消灯状態となるサブフィールドも連続(消灯継続状態)することになる。この際、これら発光継続状態と消灯継続状態とが互いに反転する発光駆動パターンは存在しない。よって、１フィールド期間内において上記発光継続状態と、消灯継続状態とが互いに反転する２つの画像領域が１画面中に現れることは無いので、その２つの領域の境界上に生じるといわれる偽輪郭の発生が抑制される。
【００４３】
更に、本発明においては、図１４及び図１６に示されるように、１フィールドの表示期間を前半の第１駆動期間(SF1,SF3,SF5,SF7,SF9,SF11,SF13)と後半の第２駆動期間(SF2,SF4,SF6,SF8,SF10,SF12,SF14)とに分割した階調駆動を採用している。そして、図１４中の白丸にて示されるように、上記第１駆動期間内において、この第１駆動期間の先頭から入力映像信号の輝度レベル(第１階調〜第１５階調)に対応した時間に亘り継続して発光を実施する。更に、上記第２駆動期間内において、この第２駆動期間の先頭から入力映像信号の輝度レベル(第１階調〜第１５階調)に対応した時間に亘り継続して発光を実施するのである。従って、かかる駆動によれば、発光を実施するサブフィールドが連続してなる発光継続状態から、消灯状態のサブフィールドが連続してなる消灯継続状態への切り換えが、１フィールド期間内において最大２回実施されることになる。更に、上記第１駆動期間での発光開始時点と、上記第２駆動期間での発光開始時点との時間間隔が１フィールド表示期間の略１／２となっている。よって、上記発光継続状態及び上記消灯継続状態間での切り換え周波数は、１フィールド表示期間を担う垂直同期周波数の略２倍となるので、例え垂直同期周波数が５０[Hz]しかないＰＡＬ方式テレビジョン信号が入力映像信号として供給された場合にもフリッカが生じない。
【００４４】
尚、図１４に示される発光駆動パターンでは、一斉リセット行程Ｒcが実行されてから次の一斉リセット行程Ｒcが実行されるまでの間で、１回だけ選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例え走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されない場合がある。
【００４５】
そこで、第２データ変換回路３４で用いる第２変換テーブルとして、図１４に示されるものに代わり図１８に示されるものを採用して、この選択消去放電を確実に生起させるようにしても良い。かかる第２変換テーブルによって変換された画素駆動データＧＤによれば、図１８中の黒丸に示されるように、互いに連続した２つのサブフィールド各々において選択消去放電が生起される。かかる動作によれば、例え、１回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、２回目の選択消去放電により壁電荷の消滅が正常に行われるようになる。
【００４６】
又、図１６に示される発光駆動フォーマットでは、サブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、ＳＦ１３を１フィールドの前半に実行し、ＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、ＳＦ１４をその後半に実行するようにしているが、これに限定されるものではない。
図１９は、かかる点に鑑みて為された図１６に示される発光駆動フォーマットの変形例を示す図である。
【００４７】
図１９に示される発光駆動フォーマットでは、１フィールドの前半部においてサブフィールドＳＦ１、ＳＦ４、ＳＦ５、ＳＦ８、ＳＦ９、ＳＦ１２、ＳＦ１３を順次実行し、後半部においてＳＦ２、ＳＦ３、ＳＦ６、ＳＦ７、ＳＦ１０、ＳＦ１１、ＳＦ１４を順次実行する。
図２０は、図１９に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４で用いる第２データ変換テーブルと、その発光駆動パターンとを示す図である。
【００４８】
又、上記実施例においては、画素データの書込方法として、予め各放電セル内に壁電荷を形成させて全放電セルを"発光セル"に設定しておき、画素データに応じて選択的にその壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合について述べた。
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００４９】
図２１及び図２２は、かかる選択書込アドレス法を採用した場合に用いる発光駆動フォーマットを示す図である。又、図２３は、図２１に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４において用いられる第１データ変換テーブルとその発光駆動パターンとを示す図である。更に、図２４は、図２２に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４において用いられる第２データ変換テーブルとその発光駆動パターンとを示す図である。
【００５０】
図２１に示される発光駆動フォーマットでは、図１５に示される発光駆動フォーマットとは反対に、サブフィールドＳＦ１４〜ＳＦ１なる順に階調駆動を実施する。この際、先頭のサブフィールドＳＦ１４においてのみで、全放電セル内に残存している壁電荷を一斉に消去せしめて全ての放電セルを"非発光セル"に初期化する一斉リセット行程Ｒc’を実行する。更に、各サブフィールド内において、画素データ書込行程Ｗc’と発光維持行程Ｉｃとを実行する。この際、図２３に示されている画素駆動データＧＤ中における論理レベル"１"のビット桁に対応したサブフィールド(黒丸にて示す)での画素データ書込行程Ｗc’においてのみで、壁電荷を形成させるべき選択書込放電が生起される。この選択書込放電の生起された放電セルは"発光セル"に設定される。従って、図２３中において、黒丸及び白丸が付されているサブフィールドでの発光維持行程Ｉcにおいて、そのサブフィールドの重み付けに対応した時間だけ発光が為されるのである。
【００５１】
又、図２２に示される発光駆動フォーマットでは、１フィールドの前半部でサブフィールドＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、ＳＦ１を順次実行し、後半部でＳＦ１４、ＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、ＳＦ２を順次実行している。この際、前半部での先頭のサブフィールドＳＦ１３並びに後半部での先頭のサブフィールドＳＦ１４の各々において、上述した如き一斉リセット行程Ｒc’を同様に実行する。そして、各サブフィールド内において、上述した如き画素データ書込行程Ｗc’と発光維持行程Ｉｃとを夫々実行する。すなわち、図２４中において、黒丸及び白丸が付されているサブフィールドでの発光維持行程Ｉcのみで、そのサブフィールドの重み付けに対応した時間だけ発光が為されるのである。この際、かかる駆動では、消灯継続状態から発光継続状態への切り換えを、図１４に示される発光駆動パターンと同様に１フィールド表示期間内に２回行うようにしている。
【００５２】
ここで、駆動制御回路２は、入力映像信号の垂直同期周波数が所定周波数(６０[Hz])以上あるが故にフリッカの恐れが無い場合には、図２３に示される画素駆動データＧＤを用いて図２１に示される発光駆動フォーマットに従った駆動を行う。一方、入力映像信号の垂直同期周波数が所定周波数(６０[Hz])よりも低い為にフリッカの恐れが有る場合には、図２４に示される画素駆動データＧＤを用いて、図２２に示される発光駆動フォーマットに従った駆動を行う。つまり、入力映像信号の垂直同期周波数が所定周波数(６０[Hz])よりも低い場合には、図２４に示されるように、消灯継続状態から発光継続状態への切り換えを１フィールド表示期間内に最大２回実施するのである。
【００５３】
又、図１６に示される発光駆動フォーマットでは、奇数番号の付されているサブフィールドを１フィールドの前半、偶数番号の付されているサブフィールドをその後半で実行するようにしているが、両者を反転させても良い。
図２５は、かかる点に鑑みて為された図１６に示される発光駆動フォーマット(選択消去アドレス)の変形例を示す図である。
【００５４】
図２５に示される発光駆動フォーマットでは、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３：８：１３：１９：２５：３２：３９］
であるサブフィールドＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、及びＳＦ１４を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持行程Ｉcで実施すべき発光回数の比が、
［１：５：１０：１６：２２：２８：３５］
なるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を順次実行する。
【００５５】
図２６は、この図２５に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４で用いる第２データ変換テーブルと、その発光駆動パターンとを示す図である。
又、図２７は、図２２に示される発光駆動フォーマット(選択書込アドレス)の変形例を示す図である。
【００５６】
図２７に示される発光駆動フォーマットでは、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３９：３２：２５：１６：１３：５：３］
であるサブフィールドＳＦ１４、ＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、及びＳＦ２を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３５：２８：２２：１９：１０：８：１］
なるサブフィールドＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、及びＳＦ１を順次実行する。
【００５７】
図２８は、この図２５に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４で用いる第２データ変換テーブルと、その発光駆動パターンとを示す図である。
又、上記実施例においては、１フィールドを１４個のサブフィールドに分割してＰＤＰ１０を階調駆動しているが、分割するサブフィールドの数は１４個に限定されるものではない。
【００５８】
図２９及び図３０は、１フィールドを１３個のサブフィールドに分割してＰＤＰ１０を階調駆動する際に採用する発光駆動パターンの一例を夫々示すである。
尚、図２９は、画素データ書込方法として選択消去アドレス法を採用した場合での発光駆動パターンを示すものである。図２９に示される発光駆動パターンでは、各発光維持行程Ｉcで実施すべき発光回数の比が、
［１：５：１０：１６：２２：２８：３５］
であるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３：８：１３：１９：２５：３２］
であるサブフィールドＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、及びＳＦ１２を順次実行する。
【００５９】
一方、図３０は、画素データ書込方法として選択書込アドレス法を採用した場合での発光駆動パターンを示すものである。図３０に示される発光駆動パターンでは、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３５：２８：２２：１６：１０：５：１］
であるサブフィールドＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、及びＳＦ１を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持行程Ｉcで実施すべき発光回数の比が、
［３２：２５：１９：１３：８：３］
であるサブフィールドＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、及びＳＦ２を順次実行する。
【００６０】
【発明の効果】
以上詳述した如く、本発明によれば、１フィールド表示期間内での消灯継続状態から発光継続状態(発光継続状態から消灯継続状態)への切り換え周波数を、垂直同期周波数よりも高く出来る。よって、例え、その垂直同期周波数が５０[Hz]しかないＰＡＬ方式テレビジョン信号が供給された場合にもフリッカを生じさせることなく偽輪郭を抑制した画像表示が為される。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】サブフィールド法に基づく発光駆動フォーマットの一例を示す図である。
【図３】発光駆動パターンの一例を示す図である。
【図４】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図５】データ変換回路３０の内部構成を示す図である。
【図６】第１データ変換回路３２におけるデータ変換特性を示す図である。
【図７】図６に示されるデータ変換特性に基づくデータ変換テーブルの一例を示す図である。
【図８】図６に示されるデータ変換特性に基づくデータ変換テーブルの一例を示す図である。
【図９】多階調化処理回路３３の内部構成を示す図である。
【図１０】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図である。
【図１２】ディザ処理回路３５０の動作を説明する為の図である。
【図１３】入力映像信号の垂直同期周波数が所定周波数以上である場合に第２データ変換回路３４で用いられる第１データ変換テーブルと、発光駆動パターンとを示す図である。
【図１４】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンとを示す図である。
【図１５】入力映像信号の垂直同期周波数が所定周波数以上である場合に採用される発光駆動フォーマット(選択消去アドレス法に基づく)の一例を示す図である。
【図１６】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に採用される発光駆動フォーマット(選択消去アドレス法に基づく)の一例を示す図である。
【図１７】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図１８】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図１９】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に採用される発光駆動フォーマット(選択消去アドレス法に基づく)の他の一例を示す図である。
【図２０】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図２１】入力映像信号の垂直同期周波数が所定周波数以上である場合に採用される発光駆動フォーマット(選択書込アドレス法に基づく)の一例を示す図である。
【図２２】入力映像信号の垂直同期周波数が所定周波数よりも低い場合に採用される発光駆動フォーマット(選択書込アドレス法に基づく)の一例を示す図である。
【図２３】図２１に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３４で用いられる第１データ変換テーブルと、発光駆動パターンとを示す図である。
【図２４】図２２に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンとを示す図である。
【図２５】図１６に示される発光駆動フォーマットの変形例を示す図である。
【図２６】図２５に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンとを示す図である。
【図２７】図２２に示される発光駆動フォーマットの変形例を示す図である。
【図２８】図２７に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３４で用いられる第２データ変換テーブルと、発光駆動パターンとを示す図である。
【図２９】１フィールドを１３個のサブフィールドで分割し、選択消去アドレス法に基づく階調駆動を実施する際に採用する発光駆動パターンの一例を示す図である。
【図３０】１フィールドを１３個のサブフィールドで分割し、選択書込アドレス法に基づく階調駆動を実施する際に採用する発光駆動パターンの一例を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路
３ 垂直同期周波数検出回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ（プラズマディスプレイパネル）
３０ データ変換回路
３４ 第２データ変換回路[0001]
[Technical field to which the invention belongs]
The present invention relates to driving a display panel in which light emitting elements having only two states of light emission and non-light emission are arranged.
[0002]
[Prior art]
In recent years, a display device with a small depth has been demanded with an increase in the screen size of a display device. An AC discharge type plasma display panel has attracted attention as one of thin display devices.
FIG. 1 is a diagram showing a schematic configuration of a plasma display device that displays an image on such a plasma display panel.
[0003]
In FIG. 1, a plasma display panel PDP 10 includes m column electrodes D as data electrodes.1~ DmAnd n number of row electrodes X arranged crossing each of these column electrodes.1~ XnAnd row electrode Y1~ YnIt has. In addition, the row electrode forms the row electrode corresponding to one row of the screen by a pair of X and Y. The column electrodes D and the row electrodes X and Y are formed on each of two glass substrates disposed opposite to each other with a discharge space in which a discharge gas is sealed. A discharge cell as a display element corresponding to each pixel is formed at the intersection of each row electrode pair and column electrode.
[0004]
Here, since the discharge cell uses a discharge phenomenon, it has only two states of “light emission” and “non-light emission”. That is, it is possible to express only the luminance corresponding to two gradations of the lowest luminance (non-light emitting state) and the highest luminance (light emitting state). Therefore, the driving device 100 uses the subfield method to realize a halftone luminance display corresponding to the input video signal on the PDP 10 in which such discharge cells are arranged in a matrix. Carry out driving.
[0005]
In the subfield method, a display period of one field is divided into eight subfields SF1 to SF8 as shown in FIG. Each of the subfields SF1 to SF8 is assigned the number of times of light emission to be executed in the subfield. Therefore, if the combination of the subfield that performs light emission and the subfield that does not perform light emission is changed based on the input video signal, the number of times corresponding to the luminance level of the input video signal is changed within the display period of one field. Light is emitted. At this time, an intermediate luminance corresponding to the total number of light emission performed within the one-field display period is visually recognized.
[0006]
FIG. 3 is a diagram illustrating an example of a method of combining a subfield in which light emission is performed and a subfield in which light emission is not performed (hereinafter referred to as a light emission drive pattern). The driving device 100 selects one of the nine types of light emission driving patterns shown in FIG. 3 according to the input video signal. Then, various drive pulses are applied to the column electrode D, the row electrode X, and the PDP 10 in order to emit light only in the subfields indicated by white circles in the selected light emission drive pattern as many times as described in FIG. Apply to Y.
[0007]
According to the nine types of light emission drive patterns shown in FIG.
{0, 1, 7, 23, 47, 82, 128, 185, 255}
It is possible to display an image having intermediate brightness of 9 levels.
At this time, in the light emission drive pattern shown in FIG. 3, once the discharge cell is brought into a non-light emission state in one subfield within one field period, light emission is not performed in the subsequent subfields. In other words, as shown by the white circles, a state in which subfields that perform light emission are continuous (hereinafter referred to as a light emission continuation state) and a state in which subfields that do not perform light emission are continuous (hereinafter referred to as a light emission continuation state). This eliminates the light emission drive patterns that are reversed within one field period. This suppresses the generation of false contours that are said to occur on the boundary between two image regions in which the light emission continuation state and the light extinction continuation state are reversed from each other.
[0008]
Here, in the light emission drive pattern as shown in FIG. 3, the switching frequency of the light emission continuation state and the light extinction continuation state is the same as the vertical synchronization frequency for one field display period. Therefore, when a PAL television signal having a vertical synchronization frequency of only 50 [Hz] is supplied as an input video signal, flicker may occur.
[0009]
[Problems to be solved by the invention]
The present invention has been made in view of the above points, and provides a display panel driving method capable of displaying an image with reduced false contours without causing flicker even when the vertical synchronization frequency of the input video signal is low. The purpose is to provide.
[0010]
[Means for Solving the Problems]
Claim 1The display panel driving method according to the present invention is the light emitting element in a display panel that forms a display screen by a plurality of light emitting elements.Consists of a plurality of divided display periods each assigned a different luminance weighting value.A display panel driving method for driving the display panel in gradation by emitting light for a light emission period corresponding to a luminance level of an input video signal within a unit display period, the first half of the unit display periodThe divided display period belonging to the divisionThe light emitting element continuously emits light for a first light emission time within the light emission period.First divided driving period and the divided display period belonging to the latter half of the unit display periodThe light emitting device continuously emits light for the remaining second light emission time within the light emission period.A divided display period in which each of the divided display periods has an odd-numbered luminance weight value is arranged in one of the first half and the second half, and the luminance weighting is performed. An even-numbered divided display period is placed on the other side.
  According to a fourth aspect of the present invention, there is provided a display panel driving method in which each of the light emitting elements in a display panel forming a display screen by a plurality of light emitting elements has a light emitting period corresponding to a luminance level of an input video signal within a unit display period. A display panel driving method in which the display panel is driven in gradation by emitting light, wherein the unit display displays a first driving sequence in which the light emitting element continuously emits light during the light emission period within the unit display period. In the first half of the period, the light emitting element continuously emits light for the first light emission time in the light emission period, and in the second half of the unit display period, the light emitting element is left in the remaining second light emission in the light emission period. A second drive sequence that continuously emits light over time, and dripping the input video signal Alternatively executing the first driving sequence and the second drive sequence in accordance with the synchronization frequency.
  According to another aspect of the present invention, there is provided a display panel driving method in which a display panel having a plurality of light emitting elements by N subfields for each one field display period in an input video signal is changed from the first gradation to the first gradation. ( N + 1 ) A display panel driving method for driving in N + 1 stages up to a gray level, wherein all the light emitting elements are arranged in the subfield arranged at the head in each of the first half and the second half of the one-field display period. Is initialized to one of a light-emitting cell and a non-light-emitting cell, and the state of the light-emitting element is determined in only one of the sub-fields of each of the sub-fields according to the input video signal. In performing the driving to shift to the other state of the cells and causing only the light emitting elements in the state of the light emitting cells to emit light for the time corresponding to the luminance weight assigned to each subfield, N is an even number. In this case, the light emitting element does not emit light in any of the subfields in the first gradation, and the first half part in the second gradation. The light emitting element emits light only in the first subfield of each of the subfields arranged in one of the second and second half portions, and in the third gradation, the subfield executes light emission in the second gradation. In addition, the light emitting element is caused to emit light only in the first subfield of each of the subfields arranged in the other of the first half and the second half, and in the fourth gradation, in the third gradation In addition to the subfield that performs light emission, the light emitting device emits light in the second subfield arranged in each of the subfields arranged in one of the first half and the second half. Nth gradation ( N-1 ) In addition to the subfield that emits light at a gray level, the light emitting element emits light in the last subfield of each of the subfields arranged in one of the first half and the second half, and the first ( N + 1 ) In the gradation, in addition to the subfield that performs light emission at the Nth gradation, the light emitting element is used in the last subfield of each of the subfields arranged in the other of the first half and the second half. On the other hand, when N is an odd number, the light emitting element does not emit light in any of the subfields in the first gradation, and one of the first half and the second half in the second gradation. The light emitting element is caused to emit light only in the first subfield of each of the subfields arranged in the first half portion in addition to the subfield in which light emission is performed in the second gradation in the third gradation. And before the head of each of the subfields arranged in the other of the latter half The subfield is arranged in one of the first half and the second half in addition to the subfield that causes the light emitting element to emit light only in the subfield and emits light in the third gradation in the fourth gradation. The light emitting device emits light in the second subfield arranged in each of the subfields. ( N-1 ) In addition to the subfield that emits light at a gray level, the light emitting element is caused to emit light in the last subfield of each of the subfields arranged in the other of the first half and the second half, and the first ( N + 1 ) In the gradation, in addition to the subfield that performs light emission at the Nth gradation, the light emitting device is arranged in the last subfield of each of the subfields arranged in one of the first half and the second half. Flash.
  According to another aspect of the present invention, there is provided a display panel driving method in which a display panel having a plurality of light emitting elements by N subfields for every one field display period in an input video signal is changed from the first to the ( N + 1 ) A display panel driving method for driving in N + 1 stages up to a gray level, wherein all the light emitting elements are arranged in the subfield arranged at the head in each of the first half and the second half of the one-field display period. Is initialized to one of a light-emitting cell and a non-light-emitting cell, and the state of the light-emitting element is determined in only one of the sub-fields of each of the sub-fields according to the input video signal. In performing the driving to shift to the other state of the cells and causing only the light emitting elements in the state of the light emitting cells to emit light for the time corresponding to the luminance weight assigned to each subfield, N is an even number. In this case, the light emitting element does not emit light in any of the subfields in the first gradation, and the first half part in the second gradation. The light emitting element emits light only in the last subfield of each of the subfields arranged in one of the second half, and the light is emitted at the second gradation in the third gradation. In addition to the field, the light emitting element emits light only in the last subfield of each of the subfields arranged in the other of the first half and the second half, and in the fourth gradation, the third floor In addition to the subfield that performs light emission in the key, the light emitting device is arranged in the subfield arranged second from the last in each of the subfields arranged in one of the first half and the second half. The light is emitted and the Nth gradation is ( N-1 ) In addition to the subfield that emits light at a gradation, the light emitting element emits light in the first subfield of each of the subfields arranged in one of the first half and the second half, and the first ( N + 1 ) In the gradation, in addition to the subfield that emits light at the Nth gradation, the light emitting element emits light in the first subfield of each of the subfields arranged in the other of the first half and the second half. On the other hand, when N is an odd number, the light emitting element does not emit light in any of the subfields in the first gradation, and in one of the first half and the second half in the second gradation. The light emitting element is caused to emit light only in the last subfield of each of the arranged subfields, and in the third gradation, the first half portion is added to the subfield that emits light in the second gradation. And the light emitting element emits light only in the last subfield of each of the subfields arranged in the other half of the second half, and emits light in the third gradation in the fourth gradation. The light emitting device emits light in the subfield arranged second from the last in each of the subfields arranged in one of the first half and the second half in addition to the subfield to be performed, Nth gradation ( N-1 ) In addition to the subfield that emits light at a gray level, the light emitting element emits light in the first subfield of each of the subfields arranged in the other of the first half and the second half. ( N + 1 ) In the gradation, in addition to the subfield that emits light at the Nth gradation, the light emitting element emits light in the first subfield of each of the subfields arranged in one of the first half and the second half. Let me.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 4 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to the driving method of the present invention.
In FIG. 4, when detecting a vertical synchronization signal from an input video signal, the synchronization detection circuit 1 generates a vertical synchronization detection signal V and supplies it to the drive control circuit 2 and the vertical synchronization frequency detection circuit 3, respectively. . The synchronization detection circuit 1 further generates a horizontal synchronization detection signal H when it detects a horizontal synchronization signal from the input video signal and supplies it to the drive control circuit 2. The vertical synchronization frequency detection circuit 3 determines the vertical synchronization frequency in the input video signal by measuring the period of the vertical synchronization detection signal V, and converts the vertical synchronization frequency signal VF indicating the frequency value into the drive control circuit 2 and data conversion. Supply to each of the circuits 30. The A / D converter 4 samples the input video signal in accordance with the clock signal supplied from the drive control circuit 2 and converts it into, for example, 8-bit pixel data D for each pixel. This is supplied to the conversion circuit 30.
[0012]
FIG. 5 is a diagram showing the internal configuration of the data conversion circuit 30.
In FIG. 5, the first data conversion circuit 32 converts the pixel data D into (14 × 16) / 255 based on the conversion characteristics as shown in FIG.HIs supplied to the multi-gradation processing circuit 33. That is, the first data conversion circuit 32 converts the pixel data D that can express the luminance of 256 gradations from 0 to 255 in 8 bits, and the conversion that can express the luminance of 225 gradations from 0 to 224 in 8 bits. Pixel data DHIs converted to. Specifically, the first data conversion circuit 32 converts the pixel data D into the converted pixel data D based on the conversion tables shown in FIGS. 7 and 8 according to the conversion characteristics as shown in FIG.HConvert to This conversion characteristic is set according to the number of bits of pixel data, the number of compression bits by multi-gradation described later, and the number of display gradations.
[0013]
As described above, before the multi-gradation processing described later is performed, the first data conversion circuit 32 performs conversion in consideration of the display gradation number and the compression bit number by the multi-gradation. By such data conversion, the input pixel data D is divided at the bit boundary between the upper bit group (corresponding to the multi-gradation pixel data) and the lower bit group (data to be discarded: error data), and the multi-order is based on this signal. The adjustment process is to be executed. Accordingly, it is possible to prevent the occurrence of luminance saturation due to the multi-gradation processing described later and the generation of a flat portion of display characteristics (that is, the occurrence of gradation distortion) that occurs when the display gradation is not at the bit boundary.
[0014]
FIG. 9 is a diagram showing an internal configuration of the multi-gradation processing circuit 33 that performs such multi-gradation processing.
As shown in FIG. 9, the multi-gradation processing circuit 33 includes an error diffusion processing circuit 330 and a dither processing circuit 350.
The data separation circuit 331 in the error diffusion processing circuit 330 has 8-bit converted pixel data D supplied from the first data conversion circuit 32.HThe lower 2 bits are separated as error data, and the upper 6 bits are separated as display data. The adder 332 supplies the added value obtained by adding the error data, the delay output from the delay circuit 334, and the multiplication output of the coefficient multiplier 335 to the delay circuit 336. The delay circuit 336 delays the addition value supplied from the adder 332 by a time corresponding to one clock cycle in the pixel data (hereinafter, referred to as a delay time D).1Are supplied to the coefficient multiplier 335 and the delay circuit 337, respectively. The coefficient multiplier 335 receives the delay addition signal AD.1The predetermined coefficient value K1A multiplication result obtained by multiplying (for example, “7/16”) is supplied to the adder 332. The delay circuit 337 receives the delay addition signal AD.1Is further delayed by a time of (1 horizontal scanning period−the delay time D × 4).2To the delay circuit 338. The delay circuit 338 receives the delayed addition signal AD.2Is further delayed by the delay time D to obtain a delayed addition signal ADThreeAs a coefficient multiplier 339. In addition, the delay circuit 338 receives the delayed addition signal AD.2Is further delayed by the delay time D × 2 to obtain a delayed addition signal ADFourIs supplied to the coefficient multiplier 340. Further, the delay circuit 338 receives the delayed addition signal AD.2Is further delayed by the delay time D × 3 to obtain a delayed addition signal ADFiveIs supplied to the coefficient multiplier 341. The coefficient multiplier 339 outputs the delayed addition signal ADThreeThe predetermined coefficient value K2The multiplication result obtained by multiplying (for example, “3/16”) is supplied to the adder 342. The coefficient multiplier 340 receives the delayed addition signal AD.FourThe predetermined coefficient value KThreeThe multiplication result obtained by multiplying (for example, “5/16”) is supplied to the adder 342. The coefficient multiplier 341 receives the delayed addition signal AD.FiveThe predetermined coefficient value KFourThe multiplication result obtained by multiplying (for example, “1/16”) is supplied to the adder 342. The adder 342 supplies an addition signal obtained by adding the multiplication results supplied from the coefficient multipliers 339, 340, and 341 to the delay circuit 334. The delay circuit 334 delays the added signal by the time corresponding to the delay time D and supplies the delayed signal to the adder 332. When the error data, the delay output from the delay circuit 334, and the multiplication output of the coefficient multiplier 335 are added, the adder 332 has a logic level “0” when there is no carry, and there is a carry. Contains a carry-out signal C of logic level "1".OIs supplied to the adder 333. The adder 333 receives the converted pixel data DHIn the display data consisting of the upper 6 bits, the carry out signal C is added.OIs added as 6-bit error diffusion processed pixel data ED.
[0015]
The operation of the error diffusion processing circuit 330 having such a configuration will be described below.
For example, when obtaining the error diffusion processing pixel data ED corresponding to the pixel G (j, k) of the PDP 10 as shown in FIG. 10, first, the pixel G (j, k) on the left side of the pixel G (j, k) is first obtained. k-1), upper left pixel G (j-1, k-1), upper right pixel G (j-1, k), and upper right pixel G (j-1, k + 1) Each error data corresponding to each, that is,
Error data corresponding to pixel G (j, k-1): delayed addition signal AD1
Error data corresponding to pixel G (j-1, k + 1): delayed addition signal ADThree
Error data corresponding to pixel G (j-1, k): delayed addition signal ADFour
Error data corresponding to pixel G (j-1, k-1): delayed addition signal ADFive
Each is represented by a predetermined coefficient value K as described above.1~ KFourIs weighted and added. Next, the conversion pixel data HD is added to the addition result.PThe error data corresponding to the lower 2 bits of the pixel, that is, the pixel G (j, k) is added, and the carrier-out signal C for 1 bit obtained at this time is added.OConvert pixel data DHThe upper 6 bits, that is, the display data corresponding to the pixel G (j, k) is added to the display data corresponding to the pixel G (j, k) as error diffusion processing pixel data ED.
[0016]
With this configuration, the error diffusion processing circuit 330 converts the converted pixel data D.HThe upper 6 bits are displayed as display data, and the remaining lower 2 bits are regarded as error data. The peripheral pixels {G (j, k-1), G (j-1, k + 1), G (j-1 , k) and G (j−1, k−1)} are weighted and added to the display data. By such an operation, the luminance of the lower 2 bits in the original pixel {G (j, k)} is expressed in a pseudo manner by the peripheral pixels, and therefore, the display data for 6 bits, which is less than 8 bits, is 8 bits. Therefore, luminance gradation equivalent to that of pixel data can be expressed.
[0017]
If this error diffusion coefficient value is added to each pixel at a constant rate, noise due to the error diffusion pattern may be visually confirmed, and the image quality is impaired. Therefore, an error diffusion coefficient K to be assigned to each of the four surrounding pixels.1~ KFourMay be changed for each field.
The dither processing circuit 350 performs dither processing on the error diffusion processing pixel data ED supplied from the error diffusion processing circuit 330. In such dither processing, one intermediate display level is expressed by a plurality of adjacent pixels. For example, when performing gradation display corresponding to 8 bits using upper 6 bits of pixel data of 8 bits of pixel data, a set of four pixels adjacent to each other on the left, right, and top is taken as one set. Four dither coefficients a to d having different coefficient values are assigned to each pixel data corresponding to the pixel and added. According to such dither processing, four different combinations of intermediate display levels are generated with four pixels. Therefore, even if the number of bits of pixel data is 6 bits, the luminance gradation level that can be expressed is 4 times, that is, halftone display equivalent to 8 bits is possible.
[0018]
However, if a dither pattern consisting of dither coefficients a to d is added to each pixel, noise due to the dither pattern may be visually confirmed and image quality is impaired.
Therefore, the dither processing circuit 350 changes the dither coefficients a to d to be assigned to each of the four pixels for each field.
[0019]
FIG. 11 is a diagram showing an internal configuration of the dither processing circuit 350.
In FIG. 11, the dither coefficient generation circuit 352 includes four pixels [G (j, k), G (j, k + 1), G (j + 1, k), For each G (j + 1, k + 1)], four dither coefficients a, b, c, and d are generated and supplied to the adder 351 sequentially. Further, the dither coefficient generation circuit 352 changes the assignment of dither coefficients a to d generated corresponding to each of these four pixels for each field as shown in FIG.
[0020]
That is, in the first first field,
Pixel G (j, k): Dither coefficient a
Pixel G (j, k + 1): Dither coefficient b
Pixel G (j + 1, k): Dither coefficient c
Pixel G (j + 1, k + 1): Dither coefficient d
In the next second field,
Pixel G (j, k): Dither coefficient b
Pixel G (j, k + 1): Dither coefficient a
Pixel G (j + 1, k): Dither coefficient d
Pixel G (j + 1, k + 1): Dither coefficient c
In the next third field,
Pixel G (j, k): Dither coefficient d
Pixel G (j, k + 1): Dither coefficient c
Pixel G (j + 1, k): Dither coefficient b
Pixel G (j + 1, k + 1): Dither coefficient a
And in the fourth field,
Pixel G (j, k): Dither coefficient c
Pixel G (j, k + 1): Dither coefficient d
Pixel G (j + 1, k): Dither coefficient a
Pixel G (j + 1, k + 1): Dither coefficient b
In such an assignment, the dither coefficients a to d are repeatedly generated by being circulated and supplied to the adder 351. The dither coefficient generation circuit 352 repeatedly performs the operations of the first field to the fourth field as described above. That is, when the dither coefficient generation operation in the fourth field is completed, the operation returns to the operation in the first field again and the above-described operation is repeated.
[0021]
The adder 351 supplies the pixel G (j, k), pixel G (j, k + 1), pixel G (j + 1, k), and pixel G (j) supplied from the error diffusion processing circuit 330. + 1, k + 1) is added to each of the error diffusion processing pixel data ED corresponding to each, and the dither coefficients a to d assigned to each field as described above are added, and the dither addition pixel data obtained at this time is added. This is supplied to the upper bit extraction circuit 353.
[0022]
For example, in the first field shown in FIG.
Error diffusion processing pixel data ED corresponding to the pixel G (j, k) + dither coefficient a,
Error diffusion pixel data ED corresponding to pixel G (j, k + 1) + dither coefficient b,
Error diffusion pixel data ED corresponding to the pixel G (j + 1, k) + dither coefficient c,
Error diffusion pixel data ED corresponding to pixel G (j + 1, k + 1) + dither coefficient d
Are sequentially supplied to the upper bit extraction circuit 353 as dither addition pixel data.
[0023]
The upper bit extraction circuit 353 extracts up to the upper 4 bits of the dither addition pixel data, and converts this to the multi-gradation pixel data DSIs supplied to the second data conversion circuit 34 shown in FIG.
The second data conversion circuit 34 is configured to generate the multi-gradation pixel data D based on a conversion table corresponding to the vertical synchronization frequency of the input video signal indicated by the vertical synchronization frequency signal VF.SIs converted into 14-bit pixel drive data GD. For example, when an NTSC television signal having a vertical synchronization frequency of 60 [Hz] or higher is supplied as the input video signal, the second data conversion circuit 34 is based on the first conversion table shown in FIG. Multi-gradation pixel data DSIs converted into pixel drive data GD. On the other hand, when a PAL television signal whose vertical synchronization frequency is less than 60 [Hz] is supplied as an input video signal, the multi-gradation pixel data D is based on the second conversion table shown in FIG.SIs converted into pixel drive data GD.
[0024]
The memory 5 shown in FIG. 4 sequentially writes the pixel drive data GD according to the write signal supplied from the drive control circuit 2. When writing for one screen (n rows, m columns) is completed by such writing operation, the memory 5 stores the pixel drive data GD for the one screen.11-nmAre sequentially read for each row by the same bit digits and supplied to the address driver 6. That is, the memory 5 stores pixel drive data GD for one screen.11-nmFor each bit digit,
DB111-nm: Pixel drive data GD11-nm1st bit of
DB211-nm: Pixel drive data GD11-nm2nd bit of
DB311-nm: Pixel drive data GD11-nmThe third bit of
DB411-nm: Pixel drive data GD11-nm4th bit of
DB511-nm: Pixel drive data GD11-nm5th bit of
DB611-nm: Pixel drive data GD11-nm6th bit of
DB711-nm: Pixel drive data GD11-nm7th bit of
DB811-nm: Pixel drive data GD11-nm8th bit of
DB911-nm: Pixel drive data GD11-nm9th bit of
DB1011-nm: Pixel drive data GD11-nm10th bit of
DB1111-nm: Pixel drive data GD11-nm11th bit of
DB1211-nm: Pixel drive data GD11-nm12th bit of
DB1311-nm: Pixel drive data GD11-nm13th bit of
DB1411-nm: Pixel drive data GD11-nm14th bit of
Pixel drive data bit DB111-nm~ DB1411-nmDB111-nm~ DB1411-nmEach of them is sequentially read out for each row in accordance with the read signal supplied from the drive control circuit 2 and supplied to the address driver 6.
[0025]
The drive control circuit 2 employs a light emission drive format corresponding to the vertical synchronization frequency of the input video signal indicated by the vertical synchronization frequency signal VF. The drive control circuit 2 generates various timing signals for driving and controlling the address driver 6, the first sustain driver 7 and the second sustain driver 8 in accordance with the adopted light emission drive format.
[0026]
For example, when an NTSC television signal having a vertical synchronization frequency of 60 [Hz] or higher is supplied as an input video signal, the drive control circuit 2 adopts the light emission drive format shown in FIG. On the other hand, when a video signal whose vertical synchronization frequency is lower than 60 [Hz], such as a PAL television signal, is supplied, the drive control circuit 2 adopts the light emission drive format shown in FIG.
[0027]
In the light emission drive format shown in FIGS. 15 and 16, the display period of one field (hereinafter referred to as an expression including one frame) is divided into 14 subfields SF1 to SF14. In each subfield, pixel data is written to each discharge cell of the PDP 10 to set a “light emitting cell” and a non-light emitting cell, and only the above “light emitting cell”. In the first subfield SF1, a simultaneous reset process Rc for initializing the wall charge amount in all the discharge cells of the PDP 10 is executed in the first subfield SF1. In the last subfield SF14, an erasing step E is executed to erase wall charges in all the discharge cells all at once.
[0028]
In the light emission drive format shown in FIG. 16, subfields SF1, SF3, SF5, SF7, SF9, SF11, and SF13 in the light emission drive format of FIG. 15 are executed in the first half of one field, and SF2, SF4, SF6, SF8, SF10, SF12, and SF14 are executed in the latter half. At this time, the erasing process E is executed in the last subfield SF13 in the first half, and the simultaneous reset process Rc is executed in the first subfield SF2 in the second half.
[0029]
The address driver 6, the first sustain driver 7, and the second sustain driver 8 send various drive pulses that should realize the operations in the above steps to the PDP 10 at timings according to the timing signals supplied from the drive control circuit 2. Apply to electrode.
FIG. 17 shows various types of driving applied by the driver to the column electrode D and the row electrodes X and Y of the PDP 10 in each of the simultaneous reset process Rc, the pixel data writing process Wc, the light emission sustaining process Ic, and the erasing process E. It is a figure which shows the application timing of a pulse.
[0030]
First, in the simultaneous reset process Rc, each of the first sustain driver 7 and the second sustain driver 8 has a reset pulse RP as shown in FIG.XAnd RPYRow electrode X1~ XnAnd Y1~ YnAre simultaneously applied to each of the above. These reset pulses RPXAnd RPYIn response to the application, all the discharge cells in the PDP 10 are reset and discharge, and predetermined wall charges are uniformly formed in each discharge cell. As a result, all the discharge cells are once set to the “light emitting cells”.
[0031]
In each pixel data writing step Wc, the address driver 6 generates a pixel data pulse group DP (for one row) having a voltage corresponding to the logic level of the pixel drive data bit DB supplied from the memory 5. Column electrode D1-mApply to. For example, in the pixel data writing process Wc of the subfield SF1, first, the pixel drive data bit DB1 corresponding to the first line is selected.11-1mAre read from the memory 5. Therefore, the address driver 6 uses such DB1.11-1mA pixel data pulse group DP consisting of m pixel data pulses corresponding to each logic level is generated to generate a column electrode D1-mApply to. Next, the pixel drive data bit DB1 corresponding to the second row21-2mIs read from the memory 5, the address driver 6 uses the DB 121-2mGenerate m pixel data pulse groups DP corresponding to each logic level to generate column electrodes D1-mApply to. Similarly, in the pixel data writing process Wc of the subfield SF1, the pixel data pulse group DP corresponding to each of the first to nth rows is sequentially applied to the column electrode D.1-mApply to. The address driver 6 generates a high-voltage pixel data pulse when the logic level of the pixel drive data bit DB is “1”, and a low-voltage (0 volt) pixel when it is “0”. A data pulse shall be generated.
[0032]
Further, in each pixel data writing process Wc, the second sustain driver 8 applies a negative scan pulse SP as shown in FIG. 17 at the same timing as each application timing of the pixel data pulse group DP as described above. And this is the row electrode Y1~ YnApply sequentially to. At this time, discharge (selective erasure discharge) occurs only in the discharge cell at the intersection of the “row” to which the scan pulse SP is applied and the “column” to which the high-voltage pixel data pulse is applied. The wall charges remaining on the surface are selectively erased. Due to the selective erasing discharge, the discharge cell initialized to the “light emitting cell” state in the simultaneous reset process Rc is changed to the “non-light emitting cell”. On the other hand, no discharge occurs in the discharge cells formed in the “column” to which the low-voltage pixel data pulse is applied, and the current state is maintained. That is, the discharge cell of “non-light emitting cell” remains “non-light emitting cell”, and the discharge cell of “light emitting cell” maintains the state of “light emitting cell” as it is.
[0033]
In the light emission sustaining process Ic of each subfield, the first sustain driver 7 and the second sustain driver 8 each have a positive sustain pulse IP as shown in FIG.XAnd IPYRow electrode X1~ XnAnd Y1~ YnAlternately and repeatedly. It should be noted that the period ratio during which the sustain pulse IP is repeatedly applied in the light emission sustain process Ic for each of the subfields SF1 to SF14 is:
SF1: 1
SF2: 3
SF3: 5
SF4: 8
SF5: 10
SF6: 13
SF7: 16
SF8: 19
SF9: 22
SF10: 25
SF11: 28
SF12: 32
SF13: 35
SF14: 39
It becomes.
[0034]
Here, only the discharge cells in which the wall charges are formed, that is, the “light emitting cells”, are supplied with these sustain pulses IP.XAnd IPYEach time is applied, sustain discharge occurs. That is, only the discharge cell set as the “light emitting cell” in the pixel data writing process Wc repeats the light emission associated with the sustain discharge over the period corresponding to the weighting of the subfield as described above, and maintains the light emitting state. It is. The longer the time during which this light-emitting state is maintained, the brighter the human eye feels.
[0035]
In the erase step E, the second sustain driver 8 generates a negative erase pulse EP as shown in FIG.1~ YnApply to each. By applying the erase pulse EP, an erase discharge is generated in all the discharge cells in the PDP 10, and wall charges remaining in all the discharge cells are extinguished. That is, the erase discharge forcibly makes all the discharge cells in the PDP 10 become “non-light emitting cells”.
[0036]
According to the driving as described above, only the discharge cells set as “light emitting cells” in the pixel data writing process Wc in each subfield are weighted to each subfield as described above in the light emission sustaining process Ic immediately after that. The light emission is repeated during the period corresponding to. At this time, whether each discharge cell is set to “light emitting cell” or “non-light emitting cell” is determined by the pixel drive data GD shown in FIG. 13 or FIG.
[0037]
That is, when each bit in the pixel driving data GD composed of the first to the 14th bits is at the logic level “1”, the selective erasing discharge is performed in the pixel data writing process Wc in the subfield corresponding to the bit digit. Is born. The selective erasing discharge sets the discharge cell to a “non-light emitting cell”. On the other hand, when each bit in the pixel drive data GD is at the logic level “0”, the selective erasure discharge is not generated in the pixel data writing process Wc of the subfield corresponding to the bit digit. Therefore, the discharge cell of “non-light emitting cell” remains “non-light emitting cell”, and the discharge cell of “light emitting cell” maintains the state of “light emitting cell” as it is. It should be noted that the only opportunity for changing the discharge cell from the “non-light emitting cell” state to the “light emitting cell” is the simultaneous reset process Rc.
[0038]
At this time, in the pixel drive data GD shown in FIG. 13, each of the first to fourteenth bits corresponds to each of the subfields SF1 to SF14 in FIG.
Accordingly, when driving according to the light emission drive format shown in FIG. 15 is performed using the pixel drive data GD shown in FIG. 13, first, all discharge cells are initialized to “light emission cells” in the subfield SF1. . This "light emitting cell" state is maintained until a selective erasing discharge is generated in the subfield indicated by the black circle in FIG. In the light emission sustaining process Ic of each subfield (indicated by white circles) existing while the “light emitting cell” state is maintained, light emission is performed for a period corresponding to the weight of each subfield. In such driving, the number of times of switching from the light emission continuation state in which subfields that perform light emission are continuous to the light extinction continuous state in which subfields that do not perform light emission are continuous is one in one field display period. . At this time, the sum of the light emission times performed in the light emission maintenance process Ic of each of the subfields SF1 to SF14 is expressed as light emission luminance.
[0039]
On the other hand, in the pixel drive data GD shown in FIG. 14, the first to fourteenth bits correspond to the subfields SF1 to SF14 in FIG. 16 as follows.
First bit of GD: SF1
Second bit of GD: SF3
Third bit of GD: SF5
4th bit of GD: SF7
5th bit of GD: SF9
6th bit of GD: SF11
7th bit of GD: SF13
8th bit of GD: SF2
9th bit of GD: SF4
10th bit of GD: SF6
11th bit of GD: SF8
12th bit of GD: SF10
13th bit of GD: SF12
14th bit of GD: SF14
Further, in the light emission drive format shown in FIG. 16, the simultaneous reset process Rc is executed not only in the subfield SF1 but also in the subfield SF2.
[0040]
Therefore, when driving according to the light emission drive format shown in FIG. 16 is performed using the pixel drive data GD shown in FIG. 14, first, each discharge cell is initialized to “light emission cell” in the subfield SF1. This "light emitting cell" state is maintained until a selective erasing discharge is generated in a subfield indicated by a black circle in FIG. Then, in the light emission sustaining process Ic of each subfield (indicated by white circles) existing while maintaining the state of the “light emitting cell”, light emission is performed for a time corresponding to the weight of each subfield. After the selective erasing discharge is generated, each discharge cell becomes a “non-light emitting cell”. Thereafter, in the subfield SF2, each discharge cell is initialized to “light emitting cell” again, and this “light emitting cell” state is maintained until a selective erasing discharge is generated in the subfield marked with a black circle. To do. Then, in the light emission sustaining process Ic of the subfields SF2 and subsequent subfields (indicated by white circles) existing while the “light emitting cell” state is maintained, light emission is performed for a time corresponding to the weight of each subfield. Done. That is, according to such driving, the number of times of switching from the light emission continuation state in which subfields that perform light emission are continuous to the light extinction continuous state in which subfields that do not perform light emission are continuous is within one field display period. , Maximum 2 times. At this time, the sum of the light emission times performed in the light emission sustaining process Ic of each of the subfields SF1 to SF14 is expressed as light emission luminance in one field.
[0041]
Therefore, when gradation driving is performed according to the light emission driving format shown in FIG. 15 or 16 using the pixel driving data GD shown in FIG. 13 or FIG. 14 as described above,
{0: 1: 4: 9: 17: 27: 40: 56: 75: 97: 122: 150: 182: 217: 256}
An image display capable of expressing halftone luminance is performed in the 15 stages.
[0042]
With the 15-step gradation driving and the multi-gradation processing in the multi-gradation processing circuit 33 as described above, luminance equivalent to 256 gradations can be expressed visually.
At this time, in such gray scale driving, as shown by the black circles in FIGS. 13 and 14, the state of the discharge cell is changed after the simultaneous reset process Rc until the next general reset process Rc is performed. The selective erasing discharge is executed only once. According to this, subfields in which light emission is performed are continuous (light emission continuation state), while subfields that are in the light-off state are also continuous (light-off continuation state). At this time, there is no light emission drive pattern in which the light emission continuation state and the light extinction continuation state are reversed from each other. Accordingly, since two image areas in which the light emission continuation state and the light extinction continuation state are reversed in one field period do not appear in one screen, a false contour which is said to be generated on the boundary between the two areas. Occurrence is suppressed.
[0043]
Furthermore, in the present invention, as shown in FIGS. 14 and 16, the display period of one field is divided into the first driving period (SF1, SF3, SF5, SF7, SF9, SF11, SF13) in the first half and the second period in the second half. Gradation driving divided into driving periods (SF2, SF4, SF6, SF8, SF10, SF12, SF14) is adopted. Then, as indicated by the white circles in FIG. 14, within the first driving period, the luminance level (first gradation to fifteenth gradation) of the input video signal from the beginning of the first driving period corresponds. Light emission is carried out continuously over time. Further, within the second drive period, light emission is continuously performed for a time corresponding to the luminance level (first gradation to 15th gradation) of the input video signal from the beginning of the second drive period. . Therefore, according to such driving, switching from the light emission continuation state in which the subfields that perform light emission are continuous to the light extinction continuation state in which the subfields in the light extinction state are continuous is switched at most twice within one field period. Will be implemented. Further, the time interval between the light emission start point in the first drive period and the light emission start point in the second drive period is approximately ½ of one field display period. Therefore, since the switching frequency between the light emission continuation state and the light extinction continuation state is approximately twice the vertical synchronization frequency that bears one field display period, for example, the PAL television that has only a vertical synchronization frequency of 50 [Hz]. Flicker does not occur even when a signal is supplied as an input video signal.
[0044]
In the light emission drive pattern shown in FIG. 14, the selective erasing discharge is caused only once during the period from the execution of the simultaneous reset process Rc to the execution of the next simultaneous reset process Rc. However, if the amount of charged particles remaining in the discharge cell is small, the selective erasure discharge may not be normally generated even if the scanning pulse SP and the high-voltage pixel data pulse are simultaneously applied.
[0045]
Therefore, as the second conversion table used in the second data conversion circuit 34, the table shown in FIG. 18 may be adopted instead of the table shown in FIG. According to the pixel drive data GD converted by the second conversion table, as shown by the black circles in FIG. 18, selective erasure discharge is generated in each of two consecutive subfields. According to such an operation, even if the wall charge in the discharge cell cannot be normally eliminated by the first selective erase discharge, the wall charge is normally eliminated by the second selective erase discharge. become.
[0046]
In the light emission drive format shown in FIG. 16, subfields SF1, SF3, SF5, SF7, SF9, SF11, and SF13 are executed in the first half of one field, and SF2, SF4, SF6, SF8, SF10, SF12, and SF14 are executed. However, the present invention is not limited to this.
FIG. 19 is a diagram showing a modification of the light emission drive format shown in FIG. 16 made in view of such points.
[0047]
In the light emission drive format shown in FIG. 19, subfields SF1, SF4, SF5, SF8, SF9, SF12, and SF13 are sequentially executed in the first half of one field, and SF2, SF3, SF6, SF7, SF10, and SF11 are executed in the second half. , SF14 are sequentially executed.
FIG. 20 is a diagram showing a second data conversion table used in the second data conversion circuit 34 and its light emission drive pattern when the light emission drive format shown in FIG. 19 is adopted.
[0048]
In the above embodiment, as a method for writing pixel data, wall charges are formed in advance in each discharge cell, and all discharge cells are set as “light emitting cells”, and selectively according to the pixel data. The case where the so-called selective erasure addressing method for erasing the wall charge is described.
However, the present invention can be similarly applied to a case where a so-called selective write addressing method in which wall charges are selectively formed according to pixel data as a pixel data writing method.
[0049]
21 and 22 are diagrams showing a light emission drive format used when such a selective write address method is adopted. FIG. 23 is a diagram showing a first data conversion table used in the second data conversion circuit 34 and its light emission drive pattern when the light emission drive format shown in FIG. 21 is adopted. Further, FIG. 24 is a diagram showing a second data conversion table and its light emission drive pattern used in the second data conversion circuit 34 when the light emission drive format shown in FIG. 22 is adopted.
[0050]
In the light emission drive format shown in FIG. 21, the gradation drive is performed in the order of the subfields SF14 to SF1, contrary to the light emission drive format shown in FIG. At this time, only in the first subfield SF14, a simultaneous reset process Rc ′ is executed to erase all wall charges remaining in all discharge cells at once and initialize all discharge cells to “non-light emitting cells”. To do. Further, in each subfield, a pixel data writing process Wc ′ and a light emission sustaining process Ic are executed. At this time, the wall charges are obtained only in the pixel data writing process Wc ′ in the subfield (indicated by a black circle) corresponding to the bit digit of the logic level “1” in the pixel drive data GD shown in FIG. A selective write discharge is caused to form. The discharge cell in which the selective write discharge is generated is set as a “light emitting cell”. Therefore, in FIG. 23, light emission is performed for a time corresponding to the weighting of the subfields in the light emission sustaining process Ic in the subfields marked with black circles and white circles.
[0051]
In the light emission drive format shown in FIG. 22, subfields SF13, SF11, SF9, SF7, SF5, SF3, SF1 are sequentially executed in the first half of one field, and SF14, SF12, SF10, SF8, SF6 are executed in the second half. , SF4 and SF2 are sequentially executed. At this time, the simultaneous reset process Rc 'as described above is similarly performed in each of the first subfield SF13 in the first half and the first subfield SF14 in the second half. In each subfield, the pixel data writing process Wc ′ and the light emission maintaining process Ic as described above are performed. That is, in FIG. 24, light emission is performed only during the time corresponding to the weighting of the subfields in only the light emission sustaining process Ic in the subfields marked with black and white circles. At this time, in such driving, switching from the light-off continuation state to the light emission continuation state is performed twice within one field display period as in the light emission drive pattern shown in FIG.
[0052]
Here, the drive control circuit 2 uses the pixel drive data GD shown in FIG. 23 when there is no fear of flicker because the vertical synchronizing frequency of the input video signal is not less than a predetermined frequency (60 [Hz]). Drive according to the light emission drive format shown in FIG. On the other hand, when the vertical synchronization frequency of the input video signal is lower than the predetermined frequency (60 [Hz]) and there is a possibility of flicker, it is shown in FIG. 22 using the pixel drive data GD shown in FIG. Drive according to the light emission drive format. In other words, when the vertical synchronization frequency of the input video signal is lower than the predetermined frequency (60 [Hz]), as shown in FIG. 24, switching from the light-off continuation state to the light emission continuation state is performed within one field display period. It is performed twice at the maximum.
[0053]
In the light emission drive format shown in FIG. 16, the odd-numbered subfields are executed in the first half of one field and the even-numbered subfields are executed in the second half. It may be reversed.
FIG. 25 is a diagram showing a modification of the light emission drive format (selective erasure address) shown in FIG. 16 made in view of such points.
[0054]
In the light emission drive format shown in FIG. 25, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[3: 8: 13: 19: 25: 32: 39]
The subfields SF2, SF4, SF6, SF8, SF10, SF12, and SF14 are sequentially executed in the first half of one field. In the second half of one field, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[1: 5: 10: 16: 22: 28: 35]
Subfields SF1, SF3, SF5, SF7, SF9, SF11, and SF13 are sequentially executed.
[0055]
FIG. 26 is a diagram showing a second data conversion table used in the second data conversion circuit 34 and its light emission drive pattern when the light emission drive format shown in FIG. 25 is adopted.
FIG. 27 is a diagram showing a modification of the light emission drive format (selective write address) shown in FIG.
[0056]
In the light emission drive format shown in FIG. 27, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[39: 32: 25: 16: 13: 5: 3]
The subfields SF14, SF12, SF10, SF8, SF6, SF4, and SF2 are sequentially executed in the first half of one field. In the second half of one field, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[35: 28: 22: 19: 10: 8: 1]
Subfields SF13, SF11, SF9, SF7, SF5, SF3, and SF1 are sequentially executed.
[0057]
FIG. 28 is a diagram showing a second data conversion table used in the second data conversion circuit 34 and its light emission drive pattern when the light emission drive format shown in FIG. 25 is adopted.
Further, in the above embodiment, one field is divided into 14 subfields and the PDP 10 is driven by gradation, but the number of subfields to be divided is not limited to 14.
[0058]
FIGS. 29 and 30 each show an example of a light emission drive pattern employed when the PDP 10 is driven by gradation by dividing one field into 13 subfields.
FIG. 29 shows a light emission drive pattern when the selective erasure address method is adopted as the pixel data writing method. In the light emission drive pattern shown in FIG. 29, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[1: 5: 10: 16: 22: 28: 35]
The subfields SF1, SF3, SF5, SF7, SF9, SF11, and SF13 are sequentially executed in the first half of one field. In the second half of one field, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[3: 8: 13: 19: 25: 32]
The subfields SF2, SF4, SF6, SF8, SF10, and SF12 are sequentially executed.
[0059]
On the other hand, FIG. 30 shows a light emission drive pattern when the selective writing address method is adopted as the pixel data writing method. In the light emission drive pattern shown in FIG. 30, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[35: 28: 22: 16: 10: 5: 1]
The subfields SF13, SF11, SF9, SF7, SF5, SF3, and SF1 are sequentially executed in the first half of one field. In the second half of one field, the ratio of the number of times of light emission to be performed in each light emission maintenance process Ic is
[32: 25: 19: 13: 8: 3]
The subfields SF12, SF10, SF8, SF6, SF4, and SF2 are sequentially executed.
[0060]
【The invention's effect】
As described above in detail, according to the present invention, the switching frequency from the light-off continuation state to the light emission continuation state (light emission continuation state to light-off continuation state) within one field display period can be made higher than the vertical synchronization frequency. Therefore, even when a PAL television signal having a vertical synchronization frequency of only 50 [Hz] is supplied, an image display in which false contours are suppressed without causing flicker is performed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a plasma display device.
FIG. 2 is a diagram illustrating an example of a light emission drive format based on a subfield method.
FIG. 3 is a diagram illustrating an example of a light emission drive pattern.
FIG. 4 is a diagram illustrating a configuration of a plasma display apparatus for driving a plasma display panel according to a driving method according to the present invention.
5 is a diagram showing an internal configuration of a data conversion circuit 30. FIG.
6 is a diagram showing data conversion characteristics in the first data conversion circuit 32. FIG.
7 is a diagram showing an example of a data conversion table based on the data conversion characteristics shown in FIG.
8 is a diagram showing an example of a data conversion table based on the data conversion characteristics shown in FIG.
9 is a diagram showing an internal configuration of a multi-gradation processing circuit 33. FIG.
FIG. 10 is a diagram for explaining the operation of an error diffusion processing circuit 330;
11 is a diagram showing an internal configuration of a dither processing circuit 350. FIG.
12 is a diagram for explaining the operation of a dither processing circuit 350. FIG.
FIG. 13 is a diagram showing a first data conversion table and a light emission drive pattern used in the second data conversion circuit when the vertical synchronizing frequency of the input video signal is equal to or higher than a predetermined frequency.
FIG. 14 is a diagram showing a second data conversion table and a light emission drive pattern used in the second data conversion circuit when the vertical synchronizing frequency of the input video signal is lower than a predetermined frequency.
FIG. 15 is a diagram illustrating an example of a light emission drive format (based on a selective erasure address method) employed when the vertical synchronization frequency of an input video signal is equal to or higher than a predetermined frequency.
FIG. 16 is a diagram illustrating an example of a light emission drive format (based on a selective erasure address method) employed when the vertical synchronization frequency of an input video signal is lower than a predetermined frequency.
17 is a diagram illustrating application timings of various drive pulses applied to the PDP 10. FIG.
FIG. 18 is a diagram showing another example of the second data conversion table used in the second data conversion circuit when the vertical synchronization frequency of the input video signal is lower than a predetermined frequency, and a light emission drive pattern.
FIG. 19 is a diagram showing another example of the light emission drive format (based on the selective erasure address method) employed when the vertical synchronization frequency of the input video signal is lower than a predetermined frequency.
FIG. 20 is a diagram illustrating another example of the second data conversion table used in the second data conversion circuit when the vertical synchronization frequency of the input video signal is lower than a predetermined frequency, and a light emission drive pattern.
FIG. 21 is a diagram illustrating an example of a light emission drive format (based on a selective write address method) employed when the vertical synchronization frequency of an input video signal is equal to or higher than a predetermined frequency.
FIG. 22 is a diagram illustrating an example of a light emission drive format (based on a selective writing address method) employed when the vertical synchronization frequency of an input video signal is lower than a predetermined frequency.
FIG. 23 is a diagram showing a first data conversion table and a light emission drive pattern used by the second data conversion circuit when performing driving based on the light emission drive format shown in FIG.
24 is a diagram showing a second data conversion table and a light emission drive pattern used by the second data conversion circuit 34 when driving based on the light emission drive format shown in FIG.
25 is a diagram showing a modification of the light emission drive format shown in FIG.
26 is a diagram showing a second data conversion table and a light emission drive pattern used in the second data conversion circuit 34 when driving based on the light emission drive format shown in FIG. 25. FIG.
27 is a diagram showing a modification of the light emission drive format shown in FIG.
FIG. 28 is a diagram showing a second data conversion table and a light emission drive pattern used by the second data conversion circuit when performing driving based on the light emission drive format shown in FIG.
FIG. 29 is a diagram showing an example of a light emission drive pattern that is used when one field is divided into 13 subfields and gradation driving based on the selective erasure address method is performed.
FIG. 30 is a diagram showing an example of a light emission drive pattern that is used when one field is divided into 13 subfields and gradation driving based on the selective write address method is performed.
[Explanation of main part codes]
2 Drive control circuit
3 Vertical synchronization frequency detection circuit
6 Address driver
7 First Sustain Driver
8 Second Sustain Driver
10 PDP (Plasma Display Panel)
30 Data conversion circuit
34 Second data conversion circuit

Claims (11)

複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子を、夫々に異なる輝度重み付け値が割り当てられている複数の分割表示期間からなる単位表示期間内において入力映像信号の輝度レベルに対応した発光期間だけ発光させることにより前記ディスプレイパネルを階調駆動せしめるディスプレイパネルの駆動方法であって、
前記単位表示期間の前半部に属する前記分割表示期間において前記発光素子を前記発光期間内での第１発光時間に亘り継続して発光せしめる第１駆動行程と、
前記単位表示期間内の後半部に属する前記分割表示期間において前記発光素子を前記発光期間内での残りの第２発光時間に亘り継続して発光せしめる第２駆動行程と、を有し、
前記分割表示期間各々の内で前記輝度重み付け値が奇数番目に大なる分割表示期間が前記前半部及び前記後半部の内の一方に配置され、前記輝度重み付け値が偶数番目に大なる分割表示期間が他方に配置されていることを特徴とするディスプレイパネルの駆動方法。The light emitting elements in a display panel that forms a display screen with a plurality of light emitting elements correspond to the luminance level of the input video signal within a unit display period consisting of a plurality of divided display periods each assigned a different luminance weighting value . A display panel driving method for driving the display panel by gradation by emitting light only during a light emission period,
A first driving step of the light emitting device in the divided display period belonging to the first half Ru allowed emission continuously over the first light-emitting time in the light emitting period of the unit display period,
A second driving step of causing the light emitting element to continuously emit light for the remaining second light emission time in the light emission period in the divided display period belonging to the latter half of the unit display period ,
In each of the divided display periods, a divided display period in which the luminance weighting value is odd-numbered is arranged in one of the first half and the second half, and the divided weighting value is even-numbered in the divided display period. Is disposed on the other side of the display panel. 前記前半部における先頭の前記分割表示期間中においてのみで全ての前記発光素子を発光セル又は、非発光セルのいずれか一方の状態に初期化し、
前記前半部における１の前記分割表示期間において前記発光素子の状態を前記入力映像信号に応じて前記非発光セルから前記発光セル又は前記発光セルから非発光セルの状態に推移せしめ、
前記前半部における前記分割表示期間の各々において前記発光セルの状態にある前記発光素子だけを前記分割表示期間の重み付けに対応した時間だけ発光させ、
前記後半部における先頭の前記分割表示期間中においてのみで全ての前記発光素子を前記発光セル又は、非発光セルのいずれか一方の状態に初期化し、
前記後半部における１の前記分割表示期間において前記発光素子の状態を前記入力映像信号に応じて前記非発光セルから前記発光セル又は前記発光セル非発光セルの状態に推移せしめ、
前記後半部における前記分割表示期間の各々において前記発光セルの状態にある前記発光素子だけを前記分割表示期間の重み付けに対応した時間だけ発光させることを特徴とする請求項１記載のディスプレイパネルの駆動方法。Initializing all the light emitting elements only in a light emitting cell or a non-light emitting cell only during the first divided display period in the first half ,
In the divided display period of 1 in the first half, the state of the light emitting element is changed from the non-light emitting cell to the light emitting cell or the light emitting cell to the non-light emitting cell according to the input video signal,
Only the light emitting element in the state of the light emitting cell in each of the divided display periods in the first half is allowed to emit light for a time corresponding to the weight of the divided display period,
Initializing all of the light emitting elements to the state of either the light emitting cell or the non-light emitting cell only during the first split display period in the second half ,
The allowed transitions the state of the light emitting element from the non-light emitting cell in response to the input Film image signal to the state of the light emitting cell or said light emitting cell non-light emitting cells in the divided display period of one in the second half portion,
2. The display panel drive according to claim 1, wherein in each of the divided display periods in the second half, only the light emitting element in the state of the light emitting cell emits light for a time corresponding to the weight of the divided display period. Method. 前記前半部及び前記後半部における１の前記分割表示期間において前記発光素子の状態を前記入力映像信号に応じて前記非発光セル及び前記発光セルの内の一方の状態に推移させた直後の分割表示期間において再び前記発光素子を、前記入力映像信号に応じた一方の状態に推移させるべき駆動を行うことを特徴とする請求項２記載のディスプレイパネルの駆動方法。The divided display immediately after the state of the light emitting element is changed to one of the non-light emitting cell and the light emitting cell in accordance with the input video signal in one divided display period in the first half and the second half. 3. The display panel driving method according to claim 2, wherein the driving is performed so that the light emitting element is shifted to one state corresponding to the input video signal again during the period. 複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子の各々を単位表示期間内において入力映像信号の輝度レベルに対応した発光期間だけ発光させることにより前記ディスプレイパネルを階調駆動せしめるディスプレイパネルの駆動方法であって、
前記単位表示期間内において前記発光素子を前記発光期間に亘り継続して発光せしめる第１駆動シーケンスと、
前記単位表示期間の前半部において前記発光素子を前記発光期間内での第１発光時間に亘り継続して発光せしめ、前記単位表示期間の後半部において前記発光素子を前記発光期間内での残りの第２発光時間に亘り継続して発光せしめる第２駆動シーケンスと、を有し、
前記入力映像信号の垂直同期周波数に応じて前記第１駆動シーケンス及び前記第２駆動シーケンスを択一的に実行することを特徴とするディスプレイパネルの駆動方法。A display panel that drives the display panel in gradation by causing each of the light emitting elements in a display panel that forms a display screen by a plurality of light emitting elements to emit light during a light emitting period corresponding to a luminance level of an input video signal within a unit display period. Driving method,
A first drive sequence for causing the light emitting element to continuously emit light during the light emission period within the unit display period;
In the first half of the unit display period, the light emitting element continuously emits light for the first light emission time in the light emission period, and in the second half of the unit display period, the light emitting element is allowed to remain in the remaining light emission period. A second drive sequence for continuously emitting light over a second light emission time period,
A display panel driving method, wherein the first driving sequence and the second driving sequence are alternatively executed according to a vertical synchronization frequency of the input video signal. 前記単位表示期間は、夫々に異なる輝度重み付け値が割り当てられている複数の分割表示期間からなり、The unit display period is composed of a plurality of divided display periods to which different luminance weight values are assigned,
前記分割表示期間各々の内で前記輝度重み付け値が奇数番目に大なる分割表示期間が前記前半部及び前記後半部の内の一方に配置され、前記輝度重み付け値が偶数番目に大なる分割表示期間が他方に配置されていることを特徴とする請求項４記載のディスプレイパネIn each of the divided display periods, a divided display period in which the luminance weighting value is odd-numbered is arranged in one of the first half and the second half, and the divided weighting value is even-numbered in the divided display period. 5. The display panel according to claim 4, wherein the display panel is disposed on the other side. ルの駆動方法。Drive method. 前記入力映像信号の垂直同期周波数が所定周波数以上である場合には前記第１駆動シーケンスを実行する一方、前記垂直同期周波数が前記所定周波数より低い場合には前記第２駆動シーケンスを実行することを特徴とする請求項４記載のディスプレイパネルの駆動方法。When the vertical synchronizing frequency of the input video signal is equal to or higher than a predetermined frequency, the first driving sequence is executed, and when the vertical synchronizing frequency is lower than the predetermined frequency, the second driving sequence is executed. 5. The display panel driving method according to claim 4, wherein: 前記単位表示期間は複数の分割表示期間に分割されており、
前記前半部における先頭の前記分割表示期間中においてのみで全ての前記発光素子を発光セル又は、非発光セルのいずれか一方の状態に初期化し、
前記前半部における１の前記分割表示期間において前記発光素子の状態を前記入力映像信号に応じて前記非発光セルから前記発光セル又は前記発光セルから非発光セルの状態に推移せしめ、
前記前半部における前記分割表示期間の各々において前記発光セルの状態にある前記発光素子だけを前記分割表示期間の重み付けに対応した時間だけ発光させ、
前記後半部における先頭の前記分割表示期間中においてのみで全ての前記発光素子を前記発光セル又は、非発光セルのいずれか一方の状態に初期化し、
前記後半部における１の前記分割表示期間において前記発光素子の状態を前記入力映像信号に応じて前記非発光セルから前記発光セル又は前記発光セルから非発光セルの状態に推移せしめ、
前記後半部における前記分割表示期間の各々において前記発光セルの状態にある前記発光素子だけを前記分割表示期間の重み付けに対応した時間だけ発光させることを特徴とする請求項４記載のディスプレイパネルの駆動方法。The unit display period is divided into a plurality of divided display periods,
Initializing all the light emitting elements only in a light emitting cell or a non-light emitting cell only during the first divided display period in the first half ,
In the divided display period of 1 in the first half, the state of the light emitting element is changed from the non-light emitting cell to the light emitting cell or the light emitting cell to the non-light emitting cell according to the input video signal,
Only the light emitting element in the state of the light emitting cell in each of the divided display periods in the first half is allowed to emit light for a time corresponding to the weight of the divided display period,
Initializing all of the light emitting elements to the state of either the light emitting cell or the non-light emitting cell only during the first split display period in the second half ,
The state of the light emitting element is changed from the non-light-emitting cell to the light-emitting cell or the light-emitting cell to the non-light-emitting cell in accordance with the input video signal in one divided display period in the second half part .
5. The display panel drive according to claim 4, wherein in each of the divided display periods in the second half, only the light emitting elements in the state of the light emitting cells emit light for a time corresponding to the weight of the divided display periods. Method. 入力映像信号における１フィールド表示期間毎にＮ個のサブフィールドによって複数の発光素子を備えたディスプレイパネルを第１階調〜第 ( Ｎ＋１ ) 階調までのＮ＋１段階にて駆動するディスプレイパネルの駆動方法であって、
前記１フィールド表示期間の前半部及び後半部の各々において、先頭に配置されている前記サブフィールドのみにて全ての前記発光素子を発光セル及び非発光セルのいずれか一方の状態に初期化し、前記サブフィールド各々の内の１の前記サブフィールドのみで前記発光素子の状態を前記入力映像信号に応じて前記発光セル及び非発光セルの内の他方の状態に推移せしめ、前記発光セルの状態にある前記発光素子だけを各サブフィールドに割り当てられている輝度重み付けに対応した時間だけ発光させる駆動を実行するにあたり、
前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめる一方、
前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、前記第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、前記第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サ ブフィールド各々の内の第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドで前記発光素子を発光せしめることを特徴とするディスプレイパネルの駆動方法。 A display panel driving method for driving a display panel having a plurality of light emitting elements by N subfields for every one field display period in an input video signal in N + 1 stages from the first gradation to the ( N + 1 ) th gradation. Because
In each of the first half and the second half of the one-field display period, all the light-emitting elements are initialized to one of a light-emitting cell and a non-light-emitting cell only in the subfield arranged at the head, In only one subfield of each subfield, the state of the light emitting element is changed to the other state of the light emitting cell and the non-light emitting cell according to the input video signal, and is in the state of the light emitting cell. In performing the drive for causing only the light emitting elements to emit light for a time corresponding to the luminance weight assigned to each subfield ,
When N is an even number, the light emitting element does not emit light in any of the subfields in the first gradation, and is arranged in one of the first half and the second half in the second gradation . the allowed emission the head of the sub-fields only in the light emitting element of the subfields, in the third gradation of said first half and second half portions in addition to the subfield that performs the light emission by the second gradation The light emitting element emits light only in the first subfield of each of the subfields arranged on the other side , and in the fourth gradation, in addition to the subfield that emits light at the third gradation, the first half And the light emitting device emits light in the second subfield arranged in each of the subfields arranged in one of the second half, and the (N-1) th gradation in the Nth gradation. so In addition to the subfield performing optical allowed emitting the light emitting element in the sub-field of the last of said sub-fields each disposed on one of said first half and second half portions, the first (N + 1) In the gradation, in addition to the subfield that performs light emission at the Nth gradation, the light emitting element is used in the last subfield of each of the subfields arranged in the other of the first half and the second half. While making it emit light
When the N is an odd number, in the first gradation without emitting the light emitting element in any of the sub-fields, wherein the second gradation are arranged on one of said first half and second half portions the subfield top the subfields within each only allowed emitting the light emitting element, in the third grayscale of the first half and the latter half portion, in addition to the subfield that performs the light emission by the second gradation are The light emitting element is caused to emit light only in the first subfield of each of the subfields arranged in the other , and in the fourth gradation, in addition to the subfield that performs light emission in the third gradation front half portion and caused to emit the light emitting element in the sub-fields are arranged in the second of said subfields each disposed on one of the second half portion, in the N-th gradation second (N-1 ) In addition to the subfield that performs light emission at gradation, the light emitting element is caused to emit light in the last subfield of each of the subfields disposed in the other of the first half and the second half , In the (N + 1) th gradation, in addition to the subfield that performs light emission at the Nth gradation, in the last subfield of each of the subfields arranged in one of the first half and the second half , A display panel driving method, wherein the light emitting element emits light. 前記Ｎ個のサブフィールド各々の内で前記輝度重み付け値が奇数番目に大なるサブフィールドが前記前半部及び前記後半部の内の一方に配置され、前記輝度重み付け値が偶数番目に大なるサブフィールドが他方に配置されていることを特徴とする請求項８記載のディスプレイパネルの駆動方法。In each of the N subfields, a subfield in which the luminance weight value is odd-numbered is arranged in one of the front half and the latter half, and the luminance weight value is even-numbered in the subfield. The display panel driving method according to claim 8, wherein the display panel is disposed on the other side. 入力映像信号における１フィールド表示期間毎にＮ個のサブフィールドによって複数の発光素子を備えたディスプレイパネルを第１階調〜第 ( Ｎ＋１ ) 階調までのＮ＋１段階にて駆動するディスプレイパネルの駆動方法であって、
前記１フィールド表示期間の前半部及び後半部の各々において、先頭に配置されている前記サブフィールドのみにて全ての前記発光素子を発光セル及び非発光セルのいずれか一方の状態に初期化し、前記サブフィールド各々の内の１の前記サブフィールドのみで前記発光素子の状態を前記入力映像信号に応じて前記発光セル及び非発光セルの内の他方の状態に推移せしめ、前記発光セルの状態にある前記発光素子だけを各サブフィールドに割り当てられている輝度重み付けに対応した時間だけ発光させる駆動を実行するにあたり、
前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめる一方、
前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、前記第２階調では前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、前記第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の他方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半部及び後半部の内の一方に配置されている前記サブフィールド各々の内の先頭の前記サブフィールドで前記発光素子を発光せしめることを特徴とするディスプレイパネルの駆動方法。 A display panel driving method for driving a display panel having a plurality of light emitting elements by N subfields for every one field display period in an input video signal in N + 1 stages from the first gradation to the ( N + 1 ) th gradation. Because
In each of the first half and the second half of the one-field display period, all the light-emitting elements are initialized to one of a light-emitting cell and a non-light-emitting cell only in the subfield arranged at the head, In only one subfield of each subfield, the state of the light emitting element is changed to the other state of the light emitting cell and the non-light emitting cell according to the input video signal, and is in the state of the light emitting cell. In performing the drive for causing only the light emitting elements to emit light for a time corresponding to the luminance weight assigned to each subfield ,
When N is an even number, the light emitting element does not emit light in any of the subfields in the first gradation, and is arranged in one of the first half and the second half in the second gradation . the sub-field tail of the subfields within each only allowed emitting the light emitting element, in the third grayscale of the first half and the latter half portion, in addition to the subfield that performs the light emission by the second gradation The light emitting element is caused to emit light only in the last subfield of each of the subfields arranged on the other of the subfields, and in the fourth gradation, in addition to the subfield that performs light emission in the third gradation The light emitting device emits light in the subfield arranged second from the tail of each of the subfields arranged in one of the first half and the second half , and the Nth gray level -1) causing the light emitting element to emit light in the first subfield of each of the subfields arranged in one of the first half and the second half in addition to a subfield that emits light at a gray level; In the (N + 1) th gradation, in addition to the subfield that performs light emission at the Nth gradation, in the first subfield of each of the subfields arranged in the other of the first half and the second half , While causing the light emitting element to emit light,
When the N is an odd number, in the first gradation without emitting the light emitting element in any of the sub-fields, wherein the second gradation are arranged on one of said first half and second half portions The light emitting element emits light only in the last subfield of each of the subfields, and the first half and the second half in addition to the subfield that emits light in the second gradation in the third gradation. The light emitting device emits light only in the last subfield of each of the subfields arranged in the other of the subfields, and in the fourth gradation, in addition to the subfield that performs light emission in the third gradation Te allowed emitting the light emitting element from the end in the sub-fields arranged in the second of said subfields arranged on one of the front half portion and the latter half portion, the N gradation The first (N-1) the head of the sub-field in the light emitting element of said subfields in addition to the sub-fields are arranged in the other of the first half and the second half section to perform light emission gradation In the (N + 1) -th gradation, in addition to the sub-field that emits light at the N-th gradation, the top of each of the sub-fields arranged in one of the first half and the second half A display panel driving method, wherein the light emitting element is caused to emit light in the subfield. 前記Ｎ個のサブフィールド各々の内で前記輝度重み付け値が奇数番目に大なるサブフィールドが前記前半部及び前記後半部の内の一方に配置され、前記輝度重みIn each of the N subfields, a subfield having an odd-numbered luminance weight value is arranged in one of the first half and the second half, and the luminance weight 付け値が偶数番目に大なるサブフィールドが他方に配置されていることを特徴とする請求項１０記載のディスプレイパネルの駆動方法。11. The display panel driving method according to claim 10, wherein a subfield having an even numbered bid price is arranged on the other side.
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