JP3907297B2

JP3907297B2 - TFT array substrate, manufacturing method thereof, and liquid crystal display device including the TFT array substrate

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Publication number: JP3907297B2
Application number: JP01464898A
Authority: JP
Inventors: 健久保田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 2007-04-18
Anticipated expiration: 2018-01-27
Also published as: JPH11212119A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子として薄膜トランジスタを搭載したアクティブマトリクス型液晶表示装置を構成するＴＦＴアレイ基板とその製造方法に関するものである。
【０００２】
【従来の技術】
マトリックス型液晶表示装置は、通常、薄膜トランジスタ（ＴＦＴ）を含むスイッチング素子とこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と、透明電極及びカラーフィルタ等を有する対向電極基板の間に液晶が挟持され、液晶に選択的に電圧が印加されるように構成されている。この液晶表示装置において、信号配線付近では、信号配線からの電界によって所定の液晶配向を示さない領域が発生する。よって、この領域を遮光するため、従来の液晶表示装置では、対向電極基板側に遮光層を設けていた。しかし、この遮光層は基板間の重ね合わせ精度を考慮して設計されており、実際の配向不良の領域よりかなり広い範囲を遮光することになり、開口率低下の要因となっていた。
近年、高開口率を目指して、この遮光層をＴＦＴアレイ基板側に作り込む方法（遮光層オンアレイ方式）が一般的になってきている。これによれば、遮光層は基板の重ね合わせ精度に比べて飛躍的に精度の高い写真製版の重ね合わせ精度で設計でき、不要な遮光部分を大幅に低減することができる。図１７は、従来の遮光層オンアレイ方式を採用したＴＦＴアレイ基板を示す平面図である。図において、２はゲート電極及び配線、９は画素電極、１１はドレイン電極、１２はソース電極及び配線、１７は遮光層である。図１７に示す従来の方式は、遮光層１７をゲート電極及び配線２と同時に作り込み、遮光層１７をゲート電極及び配線２に接続することによって、蓄積容量電極としての役割を合わせ持つようにしたものである。なお、図１８は、図１７に示す従来の遮光層１７を設けたＴＦＴアレイ基板のゲートレイヤーを示す平面図である。
【０００３】
次に、従来のＴＦＴアレイ基板の製造方法を図１９を用いて説明する。なお、図１９は、図１７のＡ−Ａ断面を示している。まず、ガラス基板１上に、Ｃｒ膜のような金属膜を単層で成膜し、レジストパターニング、金属膜のエッチングを行い、図１８及び図１９（ａ）に示すようなゲート電極及び配線２、遮光膜１７を形成する。次に、ＰＣＶＤによってシリコン窒化膜よりなるゲート絶縁膜４、アモルファスシリコン膜５、ｎ＋型アモルファスシリコン膜６を連続成膜する。さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜５およびｎ＋型アモルファスシリコン膜６を島状にパターニングする（図１９（ｂ））。次に、ＩＴＯによって画素電極９を形成し（図１９（ｃ））、ドレイン電極１１、ソース電極及び配線１２を形成する（図１９（ｄ））。この場合、半導体層とのオーミックコンタクトを良好にするため、バリアメタルとして下層にＣｒやＴｉ等を用い、上層に低抵抗化のために純Ａｌ膜あるいはＡｌ系合金の単層膜のような低抵抗な金属膜を用いた二層膜を用いる。また、写真製版時の現像液によるＩＴＯ膜の腐食を防ぐために、Ａｌ系合金としてタングステン等を不純物として添加する場合もある。最後に、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜１３で覆う（図１９( ｅ））。
【０００４】
【発明が解決しようとする課題】
上記のような高開口率化を目指した液晶表示装置では、図２０に示すようなパターン欠陥１４がゲート電極及び配線２と遮光層１７の近接部分に発生すると、ゲート電極及び配線２相互間の短絡が発生する。これは、表示上、線状の欠陥となるため不良品となる。さらに、この短絡は発生箇所の発見が困難であり、修復も難しいため、大きな歩留まり低下を招いていた。そこで、図２１に示すように、ゲート電極及び配線２と接続しない遮光層３を設ける方式も採用されていた。しかし、遮光層３が導電体であるにもかかわらず、電極や配線と接続されていないため、プロセス中の帯電等によって電荷が蓄積されることにより画素電極９の電位に影響を及ぼし、表示面内の広範囲において表示不良を引き起こす場合があった。これに対しては、遮光層３を樹脂等の非導電体で形成する方法は効果があるが、新たに写真製版等の製造工程を追加する必要があるため、生産性が低下するという問題があった。
【０００５】
本発明は、上記のような問題点を解消するためになされたもので、遮光層をＴＦＴアレイ基板側に作り込む高開口率な液晶表示装置において、配線間のショートの発生を低減すると共に遮光層の帯電による表示不良を防止し、さらに従来に比べて工程数を増加させることなく製造することが可能なＴＦＴアレイ基板とその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係わるＴＦＴアレイ基板は、透明絶縁性基板上に列状に形成された複数本の第一の信号配線、第一の信号配線と交差する複数本の第二の信号配線、第一の信号配線相互間の上記第二の信号配線と重なることなく隣接する位置に配置され、第一の信号配線と同一材料よりなる遮光層、第一の信号配線と上記第二の信号配線の各交点に設けられた薄膜トランジスタに接続された透明導電膜よりなる画素電極、第一の信号配線及び上記第二の信号配線に外部信号を入力する端子部を備え、遮光層は、第一の信号配線と電気的に分離され、且つ画素電極と電気的に接続されているものである。
また、透明絶縁性基板上に列状に形成された複数本の第一の信号配線、第一の信号配線と交差する複数本の第二の信号配線、第一の信号配線相互間の上記第二の信号配線に隣接する位置に配置され、第一の信号配線と同一材料よりなる遮光層、第一の信号配線と第二の信号配線の各交点に設けられた薄膜トランジスタに接続された透明導電膜よりなる画素電極、第一の信号配線及び上記第二の信号配線に外部信号を入力する端子部を備え、遮光層は、第一の信号配線と電気的に接続され画素電極と重なることにより容量を形成する部分と、第一の信号配線と電気的に分離され、且つ画素電極と電気的に接続された部分を有するものである。
さらに、第一の信号配線と電気的に接続された遮光層の先端部分は、第一の信号配線相互間に第一の信号配線と平行に配置された第三の信号配線に接続されているものである。
【０００７】
また、第一の信号配線と画素電極の間の絶縁膜として、陽極酸化膜を設けたものである。
さらに、第一の信号配線及び遮光層の材料として、Ａｌ、Ｍｏ、Ｔａまたは上記金属を含む合金を用いたものである。
また、第一の信号配線及び遮光層の材料として、ＡｌまたはＭｏを用い、遮光層上部は、絶縁膜または透明導電膜で覆われているものである。
また、本発明に係わる液晶表示装置は、上記のいずれかに記載のＴＦＴアレイ基板と、透明電極及びカラーフィルタ等を有する対向電極基板の間に液晶が配置されているものである。
【０００８】
また、本発明に係わるＴＦＴアレイ基板の製造方法は、透明絶縁性基板上に金属薄膜を成膜し、パターニングによりゲート配線、遮光層及びゲート端子を形成する工程と、ゲート配線、遮光層及びゲート端子上に絶縁膜を形成する工程と、遮光層上の少なくとも一部およびゲート端子上の少なくとも一部の絶縁膜を同時に除去する工程を含んで製造するようにしたものである。
また、透明絶縁性基板上にＡｌまたはＭｏ等の金属薄膜を成膜し、パターニングによりゲート配線、遮光層及びゲート端子を形成する工程と、ゲート配線、遮光層及びゲート端子上に絶縁膜を形成する工程と、透明導電膜を成膜し、パターニングにより画素電極を形成する工程と、遮光層上の少なくとも一部およびゲート端子上の少なくとも一部の絶縁膜を同時に除去する工程を含んで製造するようにしたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下に、本発明をチャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いた液晶表示装置に適用した実施の形態について説明する。
図１は、本発明の実施の形態１による液晶表示装置を構成するＴＦＴアレイ基板のゲートレイヤーを示す平面図、図２はアレイ工程完了後のＴＦＴアレイ基板を示す平面図である。また、図３は本実施の形態におけるＴＦＴアレイ基板の製造方法を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２はガラス基板１上に列状に形成された複数本の第一の信号配線であるゲート電極及び配線、３はゲート電極及び配線２と同一材料よりなる遮光層、４はゲート絶縁膜、５はアモルファスシリコン膜、６はｎ＋型アモルファスシリコン膜、７および８はコンタクトホール、９はゲート電極及び配線２と後述のソース配線の各交点に設けられた薄膜トランジスタに接続された透明導電膜よりなる画素電極、１０は端子電極、１１はドレイン電極、１２はゲート電極及び配線２と交差する複数本の第二の信号配線であるソース電極及び配線、１３は絶縁膜をそれぞれ示している。本実施の形態によるＴＦＴアレイ基板の画像表示部周辺には、ゲート電極及び配線２またはソース電極及び配線１２に外部信号を入力する端子部が設けられている。なお、主な配線幅及び配線間隔等の例を図１に記している。
本実施の形態では、ゲート電極及び配線２と同一材料よりなる遮光層３を、ゲート電極及び配線２相互間のソース配線１２と重なることなく隣接する位置に配置し、ゲート電極及び配線２と電気的に分離し、且つ画素電極９と電気的に接続したことを特徴とするものである。
【００１０】
以下に、本実施の形態によるＴＦＴアレイ基板の製造方法を図３を用いて説明する。まず、ガラス基板１上に、例えばＣｒのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図１及び図３（ａ）に示すようなゲート電極及び配線２、遮光層３を形成する。なお、ゲート電極及び配線２、遮光層３の材料としては、Ａｌ及びＡｌ系合金、Ｔａ、Ｍｏ等を用いても良い。
次に、ＰＣＶＤによってシリコン窒化膜４、アモルファスシリコン膜５、ｎ＋型アモルファスシリコン膜６をそれぞれ例えば５００ｎｍ程度、２００ｎｍ程度、５０ｎｍ程度連続成膜する。さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜５およびｎ＋型アモルファスシリコン膜６を島状にパターニングする（図３（ｂ））。次に、端子部分上および遮光層３上のシリコン窒化膜４を同時に除去してコンタクトホール７および８を形成する（図３（ｃ））。さらに、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜、パターニングによって画素電極９および端子電極１０を形成する（図３（ｄ））。ただし、ゲート材料にＡｌ系合金やＭｏ膜を用いた場合には、コンタクトホール７、８のような絶縁膜の開口部上には全てＩＴＯ膜を残すようにパターニング、エッチングを行う。
【００１１】
次に、最下層が例えばＣｒやＴｉ１００ｎｍ程度、第２層がＡｌ系合金３００ｎｍ程度、最上層がＣｒ５０ｎｍ程度の三層膜からなる金属膜を形成し、パターニング、三層膜のエッチングを行い、さらにドライエッチングによってチャネル上のｎ＋アモルファスシリコン膜を除去することにより、ドレイン電極１１、ソース電極及び配線１２を形成した後、レジストを除去する（図３（ｅ））。最後に、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜１３で覆い、画素電極９及び端子電極１０上の絶縁膜１３は除去する（図３( ｆ））。
以上の工程により、図２に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００１２】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。以下に、本実施の形態におけるＴＦＴアレイ基板の作用について図４を用いて説明する。本実施の形態における液晶表示装置は、図４に示すようなパターン欠陥１４が発生した場合でも、遮光層３の反対側はゲート電極及び配線２と分離されているため、遮光層３の先端部両側で同時にパターン欠陥１４が発生しない限り、配線間の短絡とはならない。従って、パターン欠陥１４による配線間ショートは殆ど発生しない。さらに、この遮光層３に帯電等によって電荷が蓄積されることがあっても、画素電極９と接続されているため、画像表示の際に不良を引き起こすことはない。また、この遮光層３と画素電極９の接続は、通常のゲート電極及び配線２を端子電極１０と接続するための工程と同時に行うことができるため、新たな工程を追加する必要はない。さらに、Ａｌ系合金やＭｏ膜は塩硝酸系の一般的なＩＴＯのエッチング液によって腐食されるが、遮光層３が絶縁膜で覆われていない部分であるコンタクトホール８上はＩＴＯ膜を残すようにパターニング、エッチングを行っているため、腐食されることはない。
【００１３】
実施の形態２．
以下に、本発明の実施の形態２を図について説明する。図５は、本発明の実施の形態２による液晶表示装置を構成するＴＦＴアレイ基板のアレイ工程完了後の平面図である。なお、本実施の形態によるＴＦＴアレイ基板のゲートレイヤーでの平面図は、上記実施の形態１と同様であるため図１を流用する。図中、同一、相当部分には同一符号を付し説明を省略する。
【００１４】
以下に、本実施の形態におけるＴＦＴアレイ基板の製造方法を図６を用いて説明する。なお、図６は、図５のＢ−Ｂ断面を示している。まず、ガラス基板１上に、例えばＣｒのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図１及び図６（ａ）に示すようなゲート電極及び配線２、遮光層３を形成する。なお、ゲート電極及び配線２、遮光層３の材料としては、Ａｌ及びＡｌ系合金、Ｔａ、Ｍｏ等を用いても良い。
次に、ＰＣＶＤによってシリコン窒化膜４、アモルファスシリコン膜５、ｎ＋型アモルファスシリコン膜６をそれぞれ例えば５００ｎｍ程度、２００ｎｍ程度、５０ｎｍ程度連続成膜する。さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜５およびｎ＋型アモルファスシリコン膜６を島状にパターニングする（図６（ｂ））。さらに、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜、パターニングによって画素電極９および端子電極１０を形成する（図６（ｃ））。
【００１５】
次に、端子部分上および遮光層３上のシリコン窒化膜４を同時に除去してコンタクトホール７および８を形成する（図６（ｄ））。続いて、最下層が例えばＣｒやＴｉ１００ｎｍ程度、第二層がＡｌ系合金３００ｎｍ程度、最上層がＣｒ５０ｎｍ程度の三層膜からなる金属膜を形成し、パターニング、三層膜のエッチングを行い、さらにドライエッチングによってチャネル上のｎ＋アモルファスシリコン膜を除去することにより、ドレイン電極１１、ソース電極及び配線１２を形成した後、レジストを除去する。この際に、ドレイン電極１１によって遮光層３と画素電極９を接続する（図６（ｅ））。最後に、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜１３で覆い、画素電極９及び端子電極１０上の絶縁膜１３は除去する（図６( ｆ））。
以上の工程により、図５に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００１６】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。本実施の形態におけるＴＦＴアレイ基板の作用は、上記実施の形態１と同様であり、配線間ショート及び遮光層３の帯電等による不良は殆ど発生しない。また、実施の形態１と同様、新たな工程を追加する必要はない。さらに、Ａｌ系合金やＭｏ膜は塩硝酸系の一般的なＩＴＯのエッチング液によって腐食されるが、本実施の形態ではコンタクトホール８の形成を画素電極９形成後に行っており、ＩＴＯのエッチング時には遮光層３が全てシリコン窒化膜４で覆われているため、腐食されることはない。
【００１７】
実施の形態３．
以下に、本発明の実施の形態３を図について説明する。図７は、本発明の実施の形態３による液晶表示装置を構成するＴＦＴアレイ基板の製造方法を示す断面図である。なお、本実施の形態によるＴＦＴアレイ基板のゲートレイヤーでの平面図は、上記実施の形態１および２と同様であるため図１を流用する。図中、同一、相当部分には同一符号を付し説明を省略する。
【００１８】
以下に、本実施の形態におけるＴＦＴアレイ基板の製造方法を説明する。まず、ガラス基板１上に、例えばＣｒのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図１及び図７（ａ）に示すようなゲート電極及び配線２、遮光層３を形成する。なお、ゲート電極及び配線２、遮光層３の材料としては、Ａｌ及びＡｌ系合金、Ｔａ、Ｍｏ等を用いても良い。
次に、ＰＣＶＤによってシリコン窒化膜４、アモルファスシリコン膜５、ｎ＋型アモルファスシリコン膜６をそれぞれ例えば５００ｎｍ程度、２００ｎｍ程度、５０ｎｍ程度連続成膜する。さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜５およびｎ＋型アモルファスシリコン膜６を島状にパターニングする（図７（ｂ））。
【００１９】
次に、例えばＣｒ４００ｎｍ程度からなる金属膜を形成し、パターニング、金属膜のエッチングを行い、さらにドライエッチングによってチャネル上のｎ＋アモルファスシリコン膜を除去することにより、ドレイン電極１１、ソース電極及び配線１２を形成した後、レジストを除去する（図７（ｃ））。続いて、シリコン窒化膜等の絶縁膜１３を成膜し、ドレイン電極１１上の絶縁膜１３を除去してコンタクトホール１５を形成すると共に、端子部分上および遮光層３上の絶縁膜１３及びシリコン窒化膜４を除去してコンタクトホール７、８を同時に形成する（図７（ｄ））。さらに、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜し、パターニングによって画素電極９および端子電極１０を形成し、ドレイン電極１１と遮光層３を接続する。ただし、ゲート材料にＡｌ系合金やＭｏ膜を用いた場合には、コンタクトホール７、８のような絶縁膜の開口部上には全てＩＴＯ膜を残すようにパターニング、エッチングを行う。
以上の工程により、図７（ｅ）に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料としてＣｒ等の単層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ等の単層膜や、上記実施の形態１で用いたＣｒ／Ａｌ系合金膜／Ｃｒの三層膜や、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００２０】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。本実施の形態におけるＴＦＴアレイ基板の作用は、上記実施の形態１および２と同様であり、配線間ショート及び遮光層３の帯電等による不良は殆ど発生しない。また、新たな工程を追加する必要はない。さらに、Ａｌ系合金やＭｏ膜は塩硝酸系の一般的なＩＴＯのエッチング液によって腐食されるが、上記実施の形態１と同様に、遮光層３が絶縁膜で覆われていない部分であるコンタクトホール８上はＩＴＯ膜を残すようにパターニング、エッチングを行っているため、腐食されることはない。
【００２１】
実施の形態４．
以下に、本発明の実施の形態４を図について説明する。図８は、本発明の実施の形態４による液晶表示装置を構成するＴＦＴアレイ基板のアレイ工程完了後の平面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。
【００２２】
以下に、本実施の形態におけるＴＦＴアレイ基板の製造方法を図９を用いて説明する。なお、図９は、図８のＣ−Ｃ断面を示している。まず、ガラス基板１上に、例えばＡｌ系合金あるいはＴａのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図９（ａ）に示すようなゲート電極及び配線２、遮光層３を形成する。
次に、ゲート電極及び配線２を陽極酸化することによって陽極酸化膜１６を１００ｎｍ程度形成する。さらに、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜し、パターニングによって画素電極９および端子電極１０を形成する（図９（ｂ））。ただし、ゲート材料にＡｌ系合金膜を用いた場合には、遮光層３上には全てＩＴＯ膜を残すようにパターニング、エッチングを行う。
【００２３】
次に、ＰＣＶＤによってシリコン窒化膜４、アモルファスシリコン膜５、ｎ＋型アモルファスシリコン膜６をそれぞれ例えば５００ｎｍ程度、２００ｎｍ程度、５０ｎｍ程度連続成膜する。さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜５およびｎ＋型アモルファスシリコン膜６を島状にパターニングする（図９（ｃ））。
次に、端子部分上および画素電極９上のシリコン窒化膜４を同時に除去し、端子部分上の陽極酸化膜１６も除去することによってコンタクトホール７および８を形成する（図９（ｄ））。なお、陽極酸化膜１６とゲート材料の選択エッチングが困難な場合には端子上をレジストで覆って陽極酸化する方法を用いてもよい。
【００２４】
次に、最下層が例えばＣｒやＴｉ１００ｎｍ程度、第二層がＡｌ系合金３００ｎｍ程度、最上層がＣｒ５０ｎｍ程度の三層膜からなる金属膜を形成し、パターニング、三層膜のエッチングを行い、さらにドライエッチングによってチャネル上のｎ＋アモルファスシリコン膜を除去することにより、ドレイン電極１１、ソース電極及び配線１２を形成した後、レジストを除去する。この際に、ドレイン電極１１はコンタクトホール８を介して画素電極９と接続される（図９（ｅ））。最後に、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜１３で覆い、画素電極９及び端子電極１０上の絶縁膜１３は除去する（図９( ｆ））。
以上の工程により、図８に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００２５】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。本実施の形態におけるＴＦＴアレイ基板の作用は、上記実施の形態１〜３と同様であり、配線間ショート及び遮光層３の帯電等による不良は殆ど発生しない。また、Ａｌ系合金やＭｏ膜は塩硝酸系の一般的なＩＴＯのエッチング液によって腐食されるが、遮光層３上は全てＩＴＯ膜を残すようにパターニング、エッチングを行っているため、腐食されることはない。
さらに、陽極酸化膜１６は薄くても欠損部分が生じにくいため、蓄積容量を形成する絶縁膜が薄くできる。これによって、蓄積容量に必要な面積を小さくできるため、高開口率な設計が可能である。
【００２６】
実施の形態５．
以下に、本発明の実施の形態５を図について説明する。図１０は、本発明の実施の形態５による液晶表示装置を構成するＴＦＴアレイ基板のゲートレイヤーを示す平面図、図１１はアレイ工程完了後のＴＦＴアレイ基板を示す平面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。また、主な配線幅及び配線間隔等の例を図１０に記している。
本実施の形態におけるＴＦＴアレイ基板は、ゲート電極及び配線２と電気的に接続され画素電極９と重なることにより容量を形成する遮光層１７と、ゲート電極及び配線２と電気的に分離され、且つ画素電極９と電気的に接続された遮光層３を有することを特徴とするものである。
【００２７】
以下に、本実施の形態におけるＴＦＴアレイ基板の製造方法を図１２を用いて説明する。まず、ガラス基板１上に例えばＣｒのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図１０及び図１２（ａ）に示すようなゲート電極及び配線２、遮光層３、さらにゲート電極及び配線２と接続された遮光層１７を形成する。なお、ゲート電極及び配線２、遮光層３、１７の材料としては、Ａｌ及びＡｌ系合金、Ｔａ、Ｍｏ等を用いても良い。以後の工程は、上記実施の形態１のＰＣＶＤによるシリコン窒化膜４、アモルファスシリコン５、ｎ＋型アモルファスシリコン膜６の形成以降の工程と同様であり、説明を省略する。
以上の工程により、図１２（ｂ）及び図１１に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００２８】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。以下に、本実施の形態におけるＴＦＴアレイ基板の作用について図１３を用いて説明する。本実施の形態における液晶表示装置は、遮光層３とゲート電極及び配線２との間に図１３に示すようなパターン欠陥１４が発生した場合でも、遮光層３の反対側はゲート電極及び配線２と接続された遮光層１７とは分離されているため、遮光層３の先端部両側で同時にパターン欠陥１４が発生しない限り、配線間の短絡とはならない。従って、パターン欠陥１４による配線間ショートは殆ど発生しない。さらに、この遮光層３に帯電等によって電荷が蓄積されることがあっても画素電極９と接続されているため、画像表示の際に不良を引き起こすことはない。また、この遮光層３と画素電極９の接続は、通常のゲート電極及び配線２を端子電極１０と接続するための工程と同時に行うことができるため、新たな工程を追加する必要はない。
【００２９】
さらに、本実施の形態では、遮光層１７がゲート電極及び配線２と接続されているため、遮光の効果を持ったまま蓄積容量電極としての役割を合わせ持っている。これによって、実施の形態１に比べて開口率を低下させずに蓄積容量として必要な面積を確保することができ、高開口率な設計が可能である。このように、ゲート電極及び配線２と電気的に接続された遮光層１７と、分離された遮光層３の両方を設ける方法は、上記実施の形態２〜４にも適用することが可能である。
【００３０】
実施の形態６．
以下に、本発明の実施の形態６を図について説明する。図１４は、本発明の実施の形態６による液晶表示装置を構成するＴＦＴアレイ基板のゲートレイヤーを示す平面図、図１５はアレイ工程完了後のＴＦＴアレイ基板を示す平面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。また、主な配線幅及び配線間隔等の例を図１４に記している。
本実施の形態におけるＴＦＴアレイ基板は、ゲート電極及び配線２と電気的に接続された遮光層１７と、ゲート電極及び配線２と電気的に分離され、且つ画素電極９と電気的に接続された遮光層３を有し、さらに、遮光層１７の先端部分は、ゲート電極及び配線２相互間にゲート電極及び配線２と平行に配置された第２の信号配線である冗長配線１８に接続されていることを特徴とする。
【００３１】
以下に、本実施の形態におけるＴＦＴアレイ基板の製造方法を図１２を流用して説明する。まず、ガラス基板１上に例えばＣｒのような金属膜をスパッタリングにより４００ｎｍ程度成膜する。これに、レジストパターニング、金属膜のエッチングを行い、図１４及び図１２（ａ）に示すようなゲート電極及び配線２、遮光層３、さらにゲート電極及び配線２と接続された遮光層１７及び冗長配線１８を形成する。なお、ゲート電極及び配線２、遮光層３、１７及び冗長配線１８の材料としては、Ａｌ及びＡｌ系合金、Ｔａ、Ｍｏ等を用いても良い。以後の工程は、上記実施の形態１のＰＣＶＤによるシリコン窒化膜４、アモルファスシリコン５、ｎ＋型アモルファスシリコン膜６の形成以降の工程と同様であり、説明を省略する。
以上の工程により、図１２（ｂ）および図１５に示すようなＴＦＴアレイ基板を形成することができる。なお、本実施の形態では、ソース／ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でも構わない。
【００３２】
以上のようにして作成されたＴＦＴアレイ基板を用いたところ、高開口率な液晶表示装置を高歩留まりで製造することができた。以下に、本実施の形態におけるＴＦＴアレイ基板の作用について図１６を用いて説明する。本実施の形態における液晶表示装置は、遮光層３とゲート電極及び配線２との間に図１６に示すようなパターン欠陥１４が発生した場合でも、遮光層３の反対側はゲート電極及び配線２と接続された遮光層１７とは分離されているため、遮光層３の先端部両側で同時にパターン欠陥１４が発生しない限り、配線間の短絡とはならない。従って、パターン欠陥１４による配線間ショートは殆ど発生しない。さらに、上記実施の形態１と同様の作用により、遮光層３の帯電等による不良は発生しない。また、新たな工程を追加する必要はない。
【００３３】
さらに、本実施の形態では、図１６に示すような断線１９がゲート電極及び配線２に発生した場合にも、ゲート電極及び配線２に接続されている遮光層１７と冗長配線１８を介して信号を伝えることができるため、表示上は欠陥とならない。また、遮光層１７と冗長配線１８はゲート電極及び配線２と接続されているため、遮光、冗長配線のそれぞれの効果を持ったまま、蓄積容量としての役割を合わせ持っている。これによって、上記実施の形態１に比べて開口率を低下させずに蓄積容量として必要な面積を確保することができ、高開口率な設計が可能である。このように、ゲート電極及び配線２と電気的に接続された遮光層１７と、分離された遮光層３の両方を設け、遮光層１７の先端部分を冗長配線１８に接続する方法は、上記実施の形態２〜４にも適用することが可能である。
【００３４】
なお、上記実施の形態１〜６では、チャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いた液晶表示装置について述べたが、本発明は、チャネル保護膜型アモルファスシリコン薄膜トランジスタを用いた液晶表示装置にも適用することができ、同様の効果を得ることができる。
【００３５】
【発明の効果】
以上のように、本発明によれば、遮光層をＴＦＴアレイ基板側に作り込む方式を用いた液晶表示装置において、ゲート電極及び配線と同一材料よりなる遮光層を、ゲート電極及び配線相互間のソース配線と重なることなく隣接する位置に配置し、ゲート電極と電気的に分離し、且つ画素電極と電気的に接続したので、ゲート配線の断線、短絡に起因する線状の表示欠陥の発生を大幅に低減でき、さらに遮光層の帯電による表示面内の広範囲における表示不良を防止することができるため、高開口率の液晶表示装置を高歩留まりで製造することが可能である。
【００３６】
また、ゲート配線と同一材料よりなる遮光層上の少なくとも一部の絶縁膜を除去する工程を、ゲート端子上の絶縁膜を除去する工程と同時に行うようにしたので、従来の製造方法に新たな工程を追加する必要がなく、従来と同レベルのコストで容易に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＴＦＴアレイ基板のゲートレイヤーを示す平面図である。
【図２】本発明の実施の形態１であるＴＦＴアレイ基板を示す平面図である。
【図３】本発明の実施の形態１であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図４】本発明の実施の形態１であるＴＦＴアレイ基板の作用を説明する図である。
【図５】本発明の実施の形態２であるＴＦＴアレイ基板を示す平面図である。
【図６】本発明の実施の形態２であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図７】本発明の実施の形態３であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図８】本発明の実施の形態４であるＴＦＴアレイ基板を示す平面図である。
【図９】本発明の実施の形態４であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図１０】本発明の実施の形態５であるＴＦＴアレイ基板のゲートレイヤーを示す平面図である。
【図１１】本発明の実施の形態５であるＴＦＴアレイ基板を示す平面図である。
【図１２】本発明の実施の形態５であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図１３】本発明の実施の形態５であるＴＦＴアレイ基板の作用を説明する図である。
【図１４】本発明の実施の形態６であるＴＦＴアレイ基板のゲートレイヤーを示す平面図である。
【図１５】本発明の実施の形態６であるＴＦＴアレイ基板を示す平面図である。
【図１６】本発明の実施の形態６であるＴＦＴアレイ基板の作用を説明する図である。
【図１７】従来の遮光層を設けたＴＦＴアレイ基板を示す平面図である。
【図１８】従来の遮光層を設けたＴＦＴアレイ基板のゲートレイヤーを示す平面図である。
【図１９】従来の遮光層を設けたＴＦＴアレイ基板の製造方法を示す断面図である。
【図２０】従来の遮光層を設けたＴＦＴアレイ基板の問題点を説明する図である。
【図２１】従来の他の遮光層を設けたＴＦＴアレイ基板を示す平面図である。
【符号の説明】
１ガラス基板、２ゲート電極及び配線、３、１７遮光層、
４シリコン窒化膜、５アモルファスシリコン膜、
６ｎ＋型アモルファスシリコン膜、７、８、１５コンタクトホール、
９画素電極、１０端子電極、１１ドレイン電極、
１２ソース電極及び配線、１３絶縁膜、１４パターン欠陥、
１６陽極酸化膜、１８冗長配線、１９断線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a TFT array substrate constituting an active matrix liquid crystal display device having a thin film transistor mounted as a switching element, and a manufacturing method thereof.
[0002]
[Prior art]
In general, a matrix type liquid crystal display device is provided between a switching element including a thin film transistor (TFT), a TFT array substrate having a display element controlled through the switching element, and a counter electrode substrate having a transparent electrode and a color filter. The liquid crystal is sandwiched and a voltage is selectively applied to the liquid crystal. In this liquid crystal display device, a region that does not exhibit a predetermined liquid crystal alignment occurs due to an electric field from the signal wiring in the vicinity of the signal wiring. Therefore, in order to shield this region from light, in the conventional liquid crystal display device, a light shielding layer is provided on the counter electrode substrate side. However, this light shielding layer is designed in consideration of the overlay accuracy between the substrates, and shields light in a considerably wider range than the actual alignment defect region, which causes a decrease in the aperture ratio.
In recent years, a method of making this light shielding layer on the TFT array substrate side (light shielding layer on array system) has become common in order to achieve a high aperture ratio. According to this, the light shielding layer can be designed with a photolithographic overlay accuracy that is significantly higher than the substrate overlay accuracy, and unnecessary light shielding portions can be greatly reduced. FIG. 17 is a plan view showing a TFT array substrate adopting a conventional light shielding layer on-array method. In the figure, 2 is a gate electrode and wiring, 9 is a pixel electrode, 11 is a drain electrode, 12 is a source electrode and wiring, and 17 is a light shielding layer. In the conventional method shown in FIG. 17, the light shielding layer 17 is formed simultaneously with the gate electrode and the wiring 2, and the light shielding layer 17 is connected to the gate electrode and the wiring 2, thereby having a role as a storage capacitor electrode. Is. FIG. 18 is a plan view showing the gate layer of the TFT array substrate provided with the conventional light shielding layer 17 shown in FIG.
[0003]
Next, a conventional method for manufacturing a TFT array substrate will be described with reference to FIG. FIG. 19 shows a cross section taken along the line AA of FIG. First, a metal film such as a Cr film is formed on the glass substrate 1 as a single layer, resist patterning and etching of the metal film are performed, and the gate electrode and wiring 2 as shown in FIGS. 18 and 19A. Then, the light shielding film 17 is formed. Next, a gate insulating film 4 made of a silicon nitride film, an amorphous silicon film 5, and an n + type amorphous silicon film 6 are successively formed by PCVD. Further, in order to form a channel portion of the transistor, the amorphous silicon film 5 and the n + -type amorphous silicon film 6 are patterned in an island shape (FIG. 19B). Next, the pixel electrode 9 is formed of ITO (FIG. 19C), and the drain electrode 11, the source electrode, and the wiring 12 are formed (FIG. 19D). In this case, Cr or Ti is used for the lower layer as a barrier metal in order to improve the ohmic contact with the semiconductor layer, and a low layer such as a pure Al film or a single layer film of an Al-based alloy is used for lower resistance in the upper layer. A two-layer film using a resistive metal film is used. Further, in order to prevent corrosion of the ITO film by the developer during photolithography, tungsten or the like may be added as an impurity as an Al-based alloy. Finally, in order to protect the TFT, it is covered with an insulating film 13 such as a silicon nitride film (FIG. 19 (e)).
[0004]
[Problems to be solved by the invention]
In the liquid crystal display device aiming at a high aperture ratio as described above, when the pattern defect 14 as shown in FIG. 20 occurs in the vicinity of the gate electrode and the wiring 2 and the light shielding layer 17, the gap between the gate electrode and the wiring 2 is determined. A short circuit occurs. Since this becomes a linear defect on display, it becomes a defective product. In addition, it is difficult to find the location where this short-circuit occurs, and it is difficult to repair it, leading to a significant decrease in yield. Therefore, as shown in FIG. 21, a method of providing a light shielding layer 3 that is not connected to the gate electrode and the wiring 2 has also been adopted. However, although the light shielding layer 3 is a conductor, it is not connected to electrodes or wiring, and therefore, the electric charge is accumulated due to charging during the process, thereby affecting the potential of the pixel electrode 9 and the display surface. In some cases, display failure may occur in a wide area. On the other hand, although the method of forming the light shielding layer 3 with a non-conductor such as resin is effective, it is necessary to newly add a manufacturing process such as photoengraving, resulting in a problem that productivity is lowered. there were.
[0005]
The present invention has been made to solve the above-described problems. In a high aperture ratio liquid crystal display device in which a light shielding layer is formed on the TFT array substrate side, occurrence of a short circuit between wirings is reduced and light shielding is performed. It is an object of the present invention to provide a TFT array substrate that can prevent display defects due to charging of layers and can be manufactured without increasing the number of processes as compared with the conventional method, and a manufacturing method thereof.
[0006]
[Means for Solving the Problems]
  The TFT array substrate according to the present invention includes a plurality of first signal wires formed in a row on a transparent insulating substrate, a plurality of second signal wires crossing the first signal wire, a first The second signal wiring between the signal wiringsWithout overlappingA pixel formed of a light-shielding layer made of the same material as that of the first signal wiring, and a transparent conductive film connected to the thin film transistor provided at each intersection of the first signal wiring and the second signal wiring, which is disposed at an adjacent position. A terminal portion for inputting an external signal to the electrode, the first signal wiring, and the second signal wiring is provided, and the light shielding layer is electrically separated from the first signal wiring and electrically connected to the pixel electrode. It is what.
  In addition, a plurality of lines formed in a row on a transparent insulating substrateFirst signal wiringA plurality of second signal wirings intersecting the first signal wiring, and disposed at a position adjacent to the second signal wiring between the first signal wirings and made of the same material as the first signal wiring. An external signal is applied to the light shielding layer, the pixel electrode made of a transparent conductive film connected to the thin film transistor provided at each intersection of the first signal wiring and the second signal wiring, the first signal wiring, and the second signal wiring. A terminal portion for inputting is provided, and the light shielding layer is electrically connected to the first signal wiring.Capacitance is formed by overlapping the pixel electrodeAnd a portion electrically isolated from the first signal wiring and electrically connected to the pixel electrode.
  Furthermore, the tip portion of the light shielding layer electrically connected to the first signal wiring is connected to a third signal wiring arranged in parallel with the first signal wiring between the first signal wirings. Is.
[0007]
Further, an anodic oxide film is provided as an insulating film between the first signal wiring and the pixel electrode.
Further, Al, Mo, Ta, or an alloy containing the above metal is used as a material for the first signal wiring and the light shielding layer.
Further, Al or Mo is used as a material for the first signal wiring and the light shielding layer, and the upper portion of the light shielding layer is covered with an insulating film or a transparent conductive film.
In the liquid crystal display device according to the present invention, a liquid crystal is disposed between any of the TFT array substrates described above and a counter electrode substrate having a transparent electrode and a color filter.
[0008]
  The TFT array substrate manufacturing method according to the present invention includes a step of forming a metal thin film on a transparent insulating substrate and forming a gate wiring, a light shielding layer and a gate terminal by patterning, and a gate wiring, a light shielding layer and a gate. Forming an insulating film on the terminal and at least part of the light shielding layer;And at least part of the gate terminalInsulating filmat the same timeIt is made to include the process of removing.
  Also, a metal thin film such as Al or Mo is formed on a transparent insulating substrate, and a gate wiring, a light shielding layer and a gate terminal are formed by patterning, and an insulating film is formed on the gate wiring, the light shielding layer and the gate terminal. A step of forming a transparent conductive film, forming a pixel electrode by patterning, and at least part of the light shielding layerAnd at least part of the gate terminalInsulating filmat the same timeIt is designed to include the process of removing.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
  Embodiments in which the present invention is applied to a liquid crystal display device using a channel etching type amorphous silicon thin film transistor will be described below.
  FIG. 1 is a plan view showing a gate layer of a TFT array substrate constituting the liquid crystal display device according to Embodiment 1 of the present invention, and FIG. 2 is a plan view showing the TFT array substrate after completion of the array process. FIG. 3 is a cross-sectional view showing a manufacturing method of the TFT array substrate in the present embodiment. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 is a gate electrode and wiring which are a plurality of first signal wirings formed in a row on the glass substrate 1, and 3 is a gate electrode and wiring 2 A light shielding layer made of the same material, 4 is a gate insulating film, 5 is an amorphous silicon film, 6 is an n + type amorphous silicon film, 7 and 8 are contact holes, 9 is a gate electrode and wiring 2 at each intersection of a source wiring described later A pixel electrode made of a transparent conductive film connected to a thin film transistor provided, 10 is a terminal electrode, 11 is a drain electrode, 12 is a source electrode and wiring which are a plurality of second signal wirings intersecting the gate electrode and wiring 2 , 13 indicate insulating films, respectively. Around the image display portion of the TFT array substrate according to the present embodiment, a terminal portion for inputting an external signal to the gate electrode and wiring 2 or the source electrode and wiring 12 is provided. Examples of main wiring widths and wiring intervals are shown in FIG.
  In the present embodiment, the light shielding layer 3 made of the same material as the gate electrode and the wiring 2 is used as the source wiring 12 between the gate electrode and the wiring 2.Without overlappingIt is arranged at an adjacent position, is electrically separated from the gate electrode and the wiring 2, and is electrically connected to the pixel electrode 9.
[0010]
Hereinafter, a manufacturing method of the TFT array substrate according to the present embodiment will be described with reference to FIG. First, a metal film such as Cr is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed to form a gate electrode and wiring 2 and a light shielding layer 3 as shown in FIGS. 1 and 3A. In addition, as a material of the gate electrode and wiring 2 and the light shielding layer 3, Al, Al-based alloy, Ta, Mo, or the like may be used.
Next, a silicon nitride film 4, an amorphous silicon film 5, and an n + type amorphous silicon film 6 are successively formed by PCVD, for example, about 500 nm, about 200 nm, and about 50 nm, respectively. Further, in order to form a channel portion of the transistor, the amorphous silicon film 5 and the n + -type amorphous silicon film 6 are patterned in an island shape (FIG. 3B). Next, the silicon nitride film 4 on the terminal portion and the light shielding layer 3 is simultaneously removed to form contact holes 7 and 8 (FIG. 3C). Further, an ITO film is formed to a thickness of, for example, about 100 nm by sputtering, and the pixel electrode 9 and the terminal electrode 10 are formed by patterning (FIG. 3D). However, when an Al-based alloy or Mo film is used as the gate material, patterning and etching are performed so that the ITO film remains on the openings of the insulating films such as the contact holes 7 and 8.
[0011]
Next, a metal film composed of a three-layer film having a lowermost layer of, for example, Cr or Ti of about 100 nm, a second layer of an Al-based alloy of about 300 nm, and an uppermost layer of about 50 nm of Cr is formed, and patterning and etching of the three-layer film are performed. The n + amorphous silicon film on the channel is removed by dry etching to form the drain electrode 11, the source electrode, and the wiring 12, and then the resist is removed (FIG. 3E). Finally, in order to protect the TFT, it is covered with an insulating film 13 such as a silicon nitride film, and the insulating film 13 on the pixel electrode 9 and the terminal electrode 10 is removed (FIG. 3F).
Through the above steps, a TFT array substrate as shown in FIG. 2 can be formed. In this embodiment, a three-layer film is used as the source / drain material. However, if no particular problem occurs in the wiring resistance, pixel electrode formation process, etc., a single-layer film such as Mo and Cr, a lower layer Cr, and an upper layer are used. A two-layer film such as an Al alloy may be used.
[0012]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. Hereinafter, the operation of the TFT array substrate in the present embodiment will be described with reference to FIG. In the liquid crystal display device according to the present embodiment, even when a pattern defect 14 as shown in FIG. 4 occurs, since the opposite side of the light shielding layer 3 is separated from the gate electrode and the wiring 2, As long as the pattern defect 14 does not occur simultaneously on both sides, there is no short circuit between the wirings. Therefore, the short circuit between the wirings due to the pattern defect 14 hardly occurs. Furthermore, even if charges are accumulated in the light shielding layer 3 due to charging or the like, the light shielding layer 3 is connected to the pixel electrode 9 and therefore does not cause a defect when displaying an image. Further, the connection between the light shielding layer 3 and the pixel electrode 9 can be performed simultaneously with the process for connecting the normal gate electrode and the wiring 2 to the terminal electrode 10, so that it is not necessary to add a new process. Further, although the Al-based alloy and the Mo film are corroded by a general nitrite-based ITO etching solution, the ITO film is left on the contact hole 8 where the light shielding layer 3 is not covered with the insulating film. Since the patterning and etching are performed, corrosion is not caused.
[0013]
Embodiment 2. FIG.
The second embodiment of the present invention will be described below with reference to the drawings. FIG. 5 is a plan view after completion of the array process of the TFT array substrate constituting the liquid crystal display device according to the second embodiment of the present invention. Note that the plan view of the gate layer of the TFT array substrate according to this embodiment is the same as that of the first embodiment, and therefore FIG. 1 is used. In the figure, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
[0014]
Below, the manufacturing method of the TFT array substrate in this Embodiment is demonstrated using FIG. FIG. 6 shows a BB cross section of FIG. First, a metal film such as Cr is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed to form a gate electrode and wiring 2 and a light shielding layer 3 as shown in FIGS. 1 and 6A. In addition, as a material of the gate electrode and wiring 2 and the light shielding layer 3, Al, Al-based alloy, Ta, Mo, or the like may be used.
Next, a silicon nitride film 4, an amorphous silicon film 5, and an n + type amorphous silicon film 6 are successively formed by PCVD, for example, about 500 nm, about 200 nm, and about 50 nm, respectively. Further, in order to form a channel portion of the transistor, the amorphous silicon film 5 and the n + -type amorphous silicon film 6 are patterned in an island shape (FIG. 6B). Further, an ITO film is formed to a thickness of, for example, about 100 nm by sputtering, and the pixel electrode 9 and the terminal electrode 10 are formed by patterning (FIG. 6C).
[0015]
Next, the silicon nitride film 4 on the terminal portion and the light shielding layer 3 is simultaneously removed to form contact holes 7 and 8 (FIG. 6D). Subsequently, a metal film composed of a three-layer film having a lowermost layer of, for example, Cr or Ti of about 100 nm, a second layer of about 300 nm of an Al-based alloy, and an uppermost layer of about 50 nm of Cr is formed, and patterning and etching of the three-layer film are performed. The n + amorphous silicon film on the channel is removed by dry etching to form the drain electrode 11, the source electrode, and the wiring 12, and then the resist is removed. At this time, the light shielding layer 3 and the pixel electrode 9 are connected by the drain electrode 11 (FIG. 6E). Finally, in order to protect the TFT, it is covered with an insulating film 13 such as a silicon nitride film, and the insulating film 13 on the pixel electrode 9 and the terminal electrode 10 is removed (FIG. 6F).
Through the above steps, a TFT array substrate as shown in FIG. 5 can be formed. In this embodiment, a three-layer film is used as the source / drain material. However, if no particular problem occurs in the wiring resistance, pixel electrode formation process, etc., a single-layer film such as Mo and Cr, a lower layer Cr, and an upper layer are used. A two-layer film such as an Al alloy may be used.
[0016]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. The operation of the TFT array substrate in the present embodiment is the same as that in the first embodiment, and defects due to short-circuiting between wires and charging of the light shielding layer 3 hardly occur. Further, as in the first embodiment, it is not necessary to add a new process. Further, although the Al-based alloy and the Mo film are corroded by a general nitrite-based ITO etching solution, in this embodiment, the contact hole 8 is formed after the pixel electrode 9 is formed. Since the light shielding layer 3 is entirely covered with the silicon nitride film 4, it is not corroded.
[0017]
Embodiment 3 FIG.
The third embodiment of the present invention will be described below with reference to the drawings. FIG. 7 is a cross-sectional view showing a method of manufacturing a TFT array substrate constituting the liquid crystal display device according to Embodiment 3 of the present invention. Note that the plan view of the gate layer of the TFT array substrate according to the present embodiment is the same as in the first and second embodiments, and therefore FIG. 1 is used. In the figure, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
[0018]
Below, the manufacturing method of the TFT array substrate in this Embodiment is demonstrated. First, a metal film such as Cr is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed to form a gate electrode and wiring 2 and a light shielding layer 3 as shown in FIGS. 1 and 7A. In addition, as a material of the gate electrode and wiring 2 and the light shielding layer 3, Al, Al-based alloy, Ta, Mo, or the like may be used.
Next, a silicon nitride film 4, an amorphous silicon film 5, and an n + type amorphous silicon film 6 are successively formed by PCVD, for example, about 500 nm, about 200 nm, and about 50 nm, respectively. Further, in order to form a channel portion of the transistor, the amorphous silicon film 5 and the n + -type amorphous silicon film 6 are patterned in an island shape (FIG. 7B).
[0019]
Next, for example, a metal film of about 400 nm Cr is formed, patterning, etching of the metal film is performed, and the n + amorphous silicon film on the channel is removed by dry etching, whereby the drain electrode 11, the source electrode, and the wiring 12 are formed. After the formation, the resist is removed (FIG. 7C). Subsequently, an insulating film 13 such as a silicon nitride film is formed, the insulating film 13 on the drain electrode 11 is removed to form a contact hole 15, and the insulating film 13 and silicon on the terminal portion and the light shielding layer 3 are formed. The nitride film 4 is removed and contact holes 7 and 8 are formed simultaneously (FIG. 7D). Further, an ITO film is formed to a thickness of, for example, about 100 nm by sputtering, the pixel electrode 9 and the terminal electrode 10 are formed by patterning, and the drain electrode 11 and the light shielding layer 3 are connected. However, when an Al-based alloy or Mo film is used as the gate material, patterning and etching are performed so that the ITO film remains on the openings of the insulating films such as the contact holes 7 and 8.
Through the above steps, a TFT array substrate as shown in FIG. 7E can be formed. In this embodiment, a single layer film such as Cr is used as the source / drain material. However, if there is no particular problem in the wiring resistance, pixel electrode formation process, etc., the single layer film such as Mo A three-layer film of Cr / Al-based alloy film / Cr used in the first embodiment, or a two-layer film such as a lower layer Cr or an upper layer Al-based alloy may be used.
[0020]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. The operation of the TFT array substrate in the present embodiment is the same as in the first and second embodiments, and defects due to short-circuiting between wires and charging of the light shielding layer 3 hardly occur. Moreover, it is not necessary to add a new process. Further, the Al alloy and the Mo film are corroded by a chloronitric acid-based general ITO etching solution, but as in the first embodiment, the contact is a portion where the light shielding layer 3 is not covered with the insulating film. Since the patterning and etching are performed on the hole 8 so as to leave the ITO film, the hole 8 is not corroded.
[0021]
Embodiment 4 FIG.
The fourth embodiment of the present invention will be described below with reference to the drawings. FIG. 8 is a plan view after completion of the array process of the TFT array substrate constituting the liquid crystal display device according to the fourth embodiment of the present invention. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
[0022]
Below, the manufacturing method of the TFT array substrate in this Embodiment is demonstrated using FIG. FIG. 9 shows a CC cross section of FIG. First, a metal film such as an Al alloy or Ta is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed to form a gate electrode and wiring 2 and a light shielding layer 3 as shown in FIG.
Next, the anodic oxide film 16 is formed to about 100 nm by anodizing the gate electrode and the wiring 2. Further, an ITO film is formed to a thickness of, for example, about 100 nm by sputtering, and the pixel electrode 9 and the terminal electrode 10 are formed by patterning (FIG. 9B). However, when an Al-based alloy film is used as the gate material, patterning and etching are performed so that the ITO film remains on the light shielding layer 3.
[0023]
Next, a silicon nitride film 4, an amorphous silicon film 5, and an n + type amorphous silicon film 6 are successively formed by PCVD, for example, about 500 nm, about 200 nm, and about 50 nm, respectively. Further, in order to form a channel portion of the transistor, the amorphous silicon film 5 and the n + -type amorphous silicon film 6 are patterned in an island shape (FIG. 9C).
Next, the silicon nitride film 4 on the terminal portion and the pixel electrode 9 is simultaneously removed, and the anodic oxide film 16 on the terminal portion is also removed to form contact holes 7 and 8 (FIG. 9D). When selective etching of the anodic oxide film 16 and the gate material is difficult, a method of anodizing by covering the terminal with a resist may be used.
[0024]
Next, a metal film composed of a three-layer film having a lowermost layer of, for example, Cr or Ti of about 100 nm, a second layer of an Al-based alloy of about 300 nm, and an uppermost layer of about 50 nm of Cr is formed, and patterning and etching of the three-layer film are performed. The n + amorphous silicon film on the channel is removed by dry etching to form the drain electrode 11, the source electrode, and the wiring 12, and then the resist is removed. At this time, the drain electrode 11 is connected to the pixel electrode 9 through the contact hole 8 (FIG. 9E). Finally, in order to protect the TFT, it is covered with an insulating film 13 such as a silicon nitride film, and the insulating film 13 on the pixel electrode 9 and the terminal electrode 10 is removed (FIG. 9F).
Through the above steps, a TFT array substrate as shown in FIG. 8 can be formed. In this embodiment, a three-layer film is used as the source / drain material. However, if no particular problem occurs in the wiring resistance, pixel electrode formation process, etc., a single-layer film such as Mo and Cr, a lower layer Cr, and an upper layer are used. A two-layer film such as an Al alloy may be used.
[0025]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. The operation of the TFT array substrate in the present embodiment is the same as that in the first to third embodiments, and defects due to short-circuit between wires and charging of the light shielding layer 3 hardly occur. Al-based alloys and Mo films are corroded by a chloronitric acid-based general ITO etching solution. However, the light shielding layer 3 is corroded because it is patterned and etched so as to leave the ITO film. There is nothing.
Further, even if the anodic oxide film 16 is thin, a defective portion is not easily generated, so that the insulating film forming the storage capacitor can be thin. As a result, the area required for the storage capacitor can be reduced, and a design with a high aperture ratio is possible.
[0026]
Embodiment 5 FIG.
  The fifth embodiment of the present invention will be described below with reference to the drawings. FIG. 10 is a plan view showing a gate layer of a TFT array substrate constituting the liquid crystal display device according to Embodiment 5 of the present invention, and FIG. 11 is a plan view showing the TFT array substrate after completion of the array process. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted. Examples of main wiring widths and wiring intervals are shown in FIG.
  The TFT array substrate in this embodiment is electrically connected to the gate electrode and the wiring 2.Capacitance is formed by overlapping the pixel electrode 9The light-shielding layer 17 includes the light-shielding layer 3 that is electrically separated from the gate electrode and the wiring 2 and electrically connected to the pixel electrode 9.
[0027]
Below, the manufacturing method of the TFT array substrate in this Embodiment is demonstrated using FIG. First, a metal film such as Cr is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed to form a gate electrode and wiring 2, a light shielding layer 3, and a light shielding layer 17 connected to the gate electrode and wiring 2 as shown in FIGS. 10 and 12A. To do. In addition, as a material of the gate electrode and wiring 2 and the light shielding layers 3 and 17, Al, Al-based alloy, Ta, Mo, or the like may be used. The subsequent steps are the same as those after the formation of the silicon nitride film 4, the amorphous silicon 5, and the n + type amorphous silicon film 6 by PCVD in the first embodiment, and the description thereof is omitted.
Through the above steps, a TFT array substrate as shown in FIG. 12B and FIG. 11 can be formed. In this embodiment, a three-layer film is used as the source / drain material. However, if no particular problem occurs in the wiring resistance, pixel electrode formation process, etc., a single-layer film such as Mo and Cr, a lower layer Cr, and an upper layer are used. A two-layer film such as an Al alloy may be used.
[0028]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. The operation of the TFT array substrate in the present embodiment will be described below with reference to FIG. In the liquid crystal display device according to the present embodiment, even when a pattern defect 14 as shown in FIG. 13 occurs between the light shielding layer 3 and the gate electrode and wiring 2, the opposite side of the light shielding layer 3 is on the gate electrode and wiring 2. Since the light shielding layer 17 connected to the light shielding layer 17 is separated from each other, no short circuit between the wirings occurs unless the pattern defect 14 is simultaneously generated on both sides of the front end portion of the light shielding layer 3. Therefore, the short circuit between the wirings due to the pattern defect 14 hardly occurs. Further, even if charges are accumulated in the light-shielding layer 3 due to charging or the like, it is connected to the pixel electrode 9 and therefore does not cause a defect when displaying an image. Further, the connection between the light shielding layer 3 and the pixel electrode 9 can be performed simultaneously with the process for connecting the normal gate electrode and the wiring 2 to the terminal electrode 10, so that it is not necessary to add a new process.
[0029]
Further, in the present embodiment, since the light shielding layer 17 is connected to the gate electrode and the wiring 2, it also serves as a storage capacitor electrode while maintaining the light shielding effect. As a result, the area required for the storage capacitor can be secured without lowering the aperture ratio as compared with the first embodiment, and a design with a high aperture ratio is possible. As described above, the method of providing both the light shielding layer 17 electrically connected to the gate electrode and the wiring 2 and the separated light shielding layer 3 can be applied to the second to fourth embodiments. .
[0030]
Embodiment 6 FIG.
The sixth embodiment of the present invention will be described below with reference to the drawings. FIG. 14 is a plan view showing the gate layer of the TFT array substrate constituting the liquid crystal display device according to Embodiment 6 of the present invention, and FIG. 15 is a plan view showing the TFT array substrate after completion of the array process. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted. Examples of main wiring widths and wiring intervals are shown in FIG.
The TFT array substrate in the present embodiment has a light shielding layer 17 electrically connected to the gate electrode and wiring 2, and is electrically separated from the gate electrode and wiring 2 and electrically connected to the pixel electrode 9. The light shielding layer 3 is provided, and the distal end portion of the light shielding layer 17 is connected to a redundant wiring 18 which is a second signal wiring arranged in parallel with the gate electrode and the wiring 2 between the gate electrode and the wiring 2. It is characterized by being.
[0031]
Hereinafter, a manufacturing method of the TFT array substrate in the present embodiment will be described with reference to FIG. First, a metal film such as Cr is formed on the glass substrate 1 by sputtering to a thickness of about 400 nm. Then, resist patterning and metal film etching are performed, and the gate electrode and wiring 2, the light shielding layer 3, and the light shielding layer 17 connected to the gate electrode and wiring 2 as shown in FIGS. A wiring 18 is formed. In addition, as a material of the gate electrode and wiring 2, the light shielding layers 3 and 17, and the redundant wiring 18, Al, an Al alloy, Ta, Mo, or the like may be used. The subsequent steps are the same as those after the formation of the silicon nitride film 4, the amorphous silicon 5, and the n + type amorphous silicon film 6 by PCVD in the first embodiment, and the description thereof is omitted.
Through the above steps, a TFT array substrate as shown in FIGS. 12B and 15 can be formed. In this embodiment, a three-layer film is used as the source / drain material. However, if no particular problem occurs in the wiring resistance, pixel electrode formation process, etc., a single-layer film such as Mo and Cr, a lower layer Cr, and an upper layer are used. A two-layer film such as an Al alloy may be used.
[0032]
When the TFT array substrate prepared as described above was used, a liquid crystal display device with a high aperture ratio could be manufactured with a high yield. Hereinafter, the operation of the TFT array substrate in the present embodiment will be described with reference to FIG. In the liquid crystal display device according to the present embodiment, even when a pattern defect 14 as shown in FIG. 16 occurs between the light shielding layer 3 and the gate electrode and wiring 2, the opposite side of the light shielding layer 3 is on the gate electrode and wiring 2. Since the light shielding layer 17 connected to the light shielding layer 17 is separated from each other, no short circuit between the wirings occurs unless the pattern defect 14 is simultaneously generated on both sides of the front end portion of the light shielding layer 3. Therefore, the short circuit between the wirings due to the pattern defect 14 hardly occurs. Further, due to the same action as in the first embodiment, no defect due to charging or the like of the light shielding layer 3 occurs. Moreover, it is not necessary to add a new process.
[0033]
Further, in the present embodiment, even when the disconnection 19 as shown in FIG. 16 occurs in the gate electrode and the wiring 2, the signal is transmitted through the light shielding layer 17 and the redundant wiring 18 connected to the gate electrode and the wiring 2. Can be communicated, so there is no defect on the display. Further, since the light shielding layer 17 and the redundant wiring 18 are connected to the gate electrode and the wiring 2, the light shielding layer 17 and the redundant wiring 18 also function as storage capacitors while having the respective effects of the light shielding and the redundant wiring. As a result, the area required for the storage capacitor can be secured without lowering the aperture ratio as compared with the first embodiment, and a design with a high aperture ratio is possible. As described above, the method of providing both the light shielding layer 17 electrically connected to the gate electrode and the wiring 2 and the separated light shielding layer 3 and connecting the tip portion of the light shielding layer 17 to the redundant wiring 18 is as described above. It is also possible to apply to the second to fourth embodiments.
[0034]
In the first to sixth embodiments, a liquid crystal display device using a channel etching type amorphous silicon thin film transistor has been described. However, the present invention is also applied to a liquid crystal display device using a channel protective film type amorphous silicon thin film transistor. And similar effects can be obtained.
[0035]
【The invention's effect】
  As described above, according to the present invention, in the liquid crystal display device using the method of forming the light shielding layer on the TFT array substrate side,Made of the same material as the gate electrode and wiringThe shading layer,Arrange the gate electrode and adjacent source lines so that they do not overlap with each other.Since it is electrically separated from the gate electrode and electrically connected to the pixel electrode, it is possible to greatly reduce the occurrence of linear display defects due to disconnection or short-circuiting of the gate wiring, and display by charging the light shielding layer. Since display defects in a wide area within the surface can be prevented, a liquid crystal display device with a high aperture ratio can be manufactured with a high yield.
[0036]
In addition, the step of removing at least a part of the insulating film on the light shielding layer made of the same material as the gate wiring is performed simultaneously with the step of removing the insulating film on the gate terminal. It is not necessary to add a process, and it can be easily manufactured at the same level as the conventional cost.
[Brief description of the drawings]
FIG. 1 is a plan view showing a gate layer of a TFT array substrate according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a TFT array substrate according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a manufacturing method of the TFT array substrate according to the first embodiment of the present invention.
FIG. 4 is a diagram for explaining the operation of the TFT array substrate according to the first embodiment of the present invention.
FIG. 5 is a plan view showing a TFT array substrate according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to the second embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a third embodiment of the present invention.
FIG. 8 is a plan view showing a TFT array substrate according to a fourth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a method of manufacturing a TFT array substrate according to the fourth embodiment of the present invention.
FIG. 10 is a plan view showing a gate layer of a TFT array substrate according to a fifth embodiment of the present invention.
FIG. 11 is a plan view showing a TFT array substrate according to a fifth embodiment of the present invention.
FIG. 12 is a cross-sectional view showing a method of manufacturing a TFT array substrate that is a fifth embodiment of the present invention.
FIG. 13 is a diagram for explaining the operation of the TFT array substrate according to the fifth embodiment of the present invention.
FIG. 14 is a plan view showing a gate layer of a TFT array substrate according to a sixth embodiment of the present invention.
FIG. 15 is a plan view showing a TFT array substrate according to a sixth embodiment of the present invention.
FIG. 16 is a diagram illustrating the operation of the TFT array substrate according to the sixth embodiment of the present invention.
FIG. 17 is a plan view showing a TFT array substrate provided with a conventional light shielding layer.
FIG. 18 is a plan view showing a gate layer of a TFT array substrate provided with a conventional light shielding layer.
FIG. 19 is a cross-sectional view showing a conventional method of manufacturing a TFT array substrate provided with a light shielding layer.
FIG. 20 is a diagram illustrating a problem of a TFT array substrate provided with a conventional light shielding layer.
FIG. 21 is a plan view showing a TFT array substrate provided with another conventional light shielding layer.
[Explanation of symbols]
1 glass substrate, 2 gate electrode and wiring, 3, 17 light shielding layer,
4 Silicon nitride film, 5 Amorphous silicon film,
6 n + type amorphous silicon film, 7, 8, 15 contact hole,
9 pixel electrode, 10 terminal electrode, 11 drain electrode,
12 source electrode and wiring, 13 insulating film, 14 pattern defect,
16 Anodized film, 18 redundant wiring, 19 breakage.

Claims

A plurality of first signal wires formed in a row on a transparent insulating substrate;
A plurality of second signal wires crossing the first signal wires;
A light-shielding layer made of the same material as the first signal wiring, disposed at a position adjacent to the second signal wiring between the first signal wirings without overlapping .
A pixel electrode made of a transparent conductive film connected to a thin film transistor provided at each intersection of the first signal wiring and the second signal wiring;
A terminal portion for inputting an external signal to the first signal wiring and the second signal wiring; and the light shielding layer is electrically separated from the first signal wiring and electrically connected to the pixel electrode. A TFT array substrate characterized by being connected.

A plurality of first signal wires formed in a row on a transparent insulating substrate;
A plurality of second signal wires crossing the first signal wires;
A light shielding layer made of the same material as the first signal wiring, disposed at a position adjacent to the second signal wiring between the first signal wirings;
A pixel electrode made of a transparent conductive film connected to a thin film transistor provided at each intersection of the first signal wiring and the second signal wiring;
A terminal portion for inputting an external signal to the first signal wiring and the second signal wiring is provided, and the light shielding layer is electrically connected to the first signal wiring and overlaps with the pixel electrode to increase capacitance. A TFT array substrate comprising: a portion to be formed; and a portion electrically isolated from the first signal wiring and electrically connected to the pixel electrode.

The front end portion of the light shielding layer electrically connected to the first signal wiring is connected to a third signal wiring arranged in parallel with the first signal wiring between the first signal wirings. The TFT array substrate according to claim 2, wherein:

4. The TFT array substrate according to claim 1, wherein an anodic oxide film is provided as an insulating film between the first signal wiring and the pixel electrode.

5. The TFT array according to claim 1, wherein Al, Mo, Ta, or an alloy containing any one of the above metals is used as a material for the first signal wiring and the light shielding layer. substrate.

6. The TFT array substrate according to claim 5, wherein Al or Mo is used as a material for the first signal wiring and the light shielding layer, and the upper portion of the light shielding layer is covered with an insulating film or a transparent conductive film.

A liquid crystal display device, wherein a liquid crystal is disposed between the TFT array substrate according to any one of claims 1 to 6 and a counter electrode substrate having a transparent electrode, a color filter, and the like.

Forming a metal thin film on a transparent insulating substrate and forming a gate wiring, a light shielding layer and a gate terminal by patterning;
Forming an insulating film on the gate wiring, the light shielding layer and the gate terminal;
A method of manufacturing a TFT array substrate, comprising the step of simultaneously removing at least a part of the light shielding layer and at least a part of the insulating film on the gate terminal .

Forming a metal thin film such as Al or Mo on a transparent insulating substrate and forming a gate wiring, a light shielding layer and a gate terminal by patterning;
Forming an insulating film on the gate wiring, the light shielding layer and the gate terminal;
Forming a transparent conductive film and forming a pixel electrode by patterning;
A method of manufacturing a TFT array substrate, comprising the step of simultaneously removing at least a part of the light shielding layer and at least a part of the insulating film on the gate terminal .