JP3897094B2 - インタフェース変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、イーサネット（登録商標）インタフェース（１００ＢＡＳＥ−Ｔｘ，１０ＢＡＳＥ−Ｔ等）と伝送路インタフェース（専用線インタフェース）との間のインタフェース変換装置に関する。
【０００２】
【従来の技術】
イーサネットインタフェースにおけるイーサネットフレームは、可変長かつ非同期のフレームであり、伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等である。一方、伝送路インタフェースのフレームは、固定長かつ同期しており、伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等である。通常、非同期で伝送速度が異なるインタフェースの伝送速度の変換を行う場合は、大容量のメモリを使用して、このメモリをバッファとして変換を行っている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のイーサネットインタフェース−伝送路インタフェース間のインタフェース変換装置は、大容量のＦＩＦＯメモリを使用するため、装置の価格が高くなると云う問題点がある。また、高速側（イーサネットインタフェース）から一度にデータが送られてくると、メモリが一杯になりデータの廃棄が発生してしまうという問題点がある。
【０００４】
本発明は、前述した問題点に鑑みてなされたものであり、その目的は、必要最小限の容量のメモリを使用し、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明に係るインタフェース変換装置は、請求項１に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをＦＩＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することを特徴とする。上記構成により、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置が得られるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【０００６】
また、本発明に係るインタフェース変換装置は、請求項２に記載したように、前記スイッチ部は、受信した前記ポーズパケットにより、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を抑制する手段と、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を再開する手段と、を有することを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。図１は、本実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。図１に示すように、インタフェース変換装置１０は、イーサネット側インタフェース１１と、物理レイヤインタフェース１２と、スイッチ部１３（制御手段および伝送手段）と、速度変換部１４と、伝送路側インタフェース１５とによって構成されている。
【０００８】
次に、本実施の形態に係るインタフェース変換装置を、図２に示すインタフェース変換装置の速度変換部１４の内部ブロック図を用いて説明する。図２に示すように、伝送路側から入力した信号は、伝送路側インタフェース１５のフレーム終端部２１を通り、（第２の）シリアルパラレル変換部２２は、伝送路のシリアルデータをパラレルデータに変換する。この変換の際に、カプセリングされたフレームを認識し、フレーム以外は廃棄する。
【０００９】
シリアルパラレル変換部２２から送出されたパラレルデータは、伝送速度変換用の（第２の）ＦＩＦＯメモリ２３に入力する。このＦＩＦＯメモリ２３の容量は、例えば、８０ｋビットである。（第２の）制御回路２４は、ＦＩＦＯメモリ２３の書き込みアドレスおよび読み出しアドレスを制御する。
【００１０】
ＦＩＦＯメモリ２３から送出されたパラレルデータは、アンパック部２５に入力する。アンパック部２５は、カプセリングされたデータを元通りに復元する。この際に、プリアンブル，ＳＦＤを付加する。
【００１１】
アンパック部２５から送出されたデータは、１フレーム分の送信バッファであるフレームバッファ２６を介して、（第２の）パラレルシリアル変換部２７に送出される。
【００１２】
パラレルシリアル変換部２７は、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換する。また、（第１の）制御回路３２よりポーズ送出の指示を受けた場合は、ポーズパケットをスイッチ部１３に送出する。パケットの制御及び転送をするスイッチ部１３は、伝送路側を伝送速度１０Ｍbit/s，全二重，フロー制御有りの設定とする。
【００１３】
（第１の）シリアルパラレル変換部２９は、ＲＭＩＩデータをパラレルデータに変換する。シリアルパラレル変換部２９から送出されたデータは、パック部３０に入力し、プリアンブル，ＳＦＤを削除し、カプセリング化する。
【００１４】
パック部３０から送出されたデータは、（第１の）ＦＩＦＯメモリ３１に入力し、伝送速度が変換される。このＦＩＦＯメモリ２３の容量は、例えば、８０ｋビットである。（第１の）制御回路３２は、ＦＩＦＯメモリ３１の書き込みアドレスおよび読み出しアドレスを制御する。また、ＦＩＦＯメモリ３１の空き容量が減少した場合、スイッチ部１３に、ポーズパケットを送るように制御する（イーサネット側から大量にデータが送られると、ＦＩＦＯメモリ３１が一杯になってしまい、データの廃棄が発生してしまうため）。
【００１５】
（第１の）パラレルシリアル変換部３３は、ＦＩＦＯメモリ３１から送出されたパラレルデータを伝送路のシリアルデータに変換し、伝送路側インタフェース１５のフレーム生成部３４に送出する。そして、フレーム生成部３４で伝送路フレームに構成されて伝送路に送出される。
【００１６】
本実施の形態のインタフェース変換装置の特徴は、データの廃棄を防ぐために、ＦＩＦＯメモリ３１の空き容量が一定値以下となった場合、ポーズパケットをスイッチ部１３に送出し、スイッチ部１３からのデータ送信を一時停止させてデータの廃棄を抑えるようにするものである。ポーズパケットは、通常、全二重方式のイーサネット間でフロー制御のために使用されるパケットであるが、本実施の形態のインタフェース変換装置は、このポーズパケットを、次に述べる制御によって、送出するタイミングおよび解除するタイミングを制御するものである。
【００１７】
以下、本実施の形態のインタフェース変換装置における制御の方法について、図３を参照して、詳細に説明する。図３は、ＦＩＦＯメモリ３１の蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。図４は、ポーズパケットのフレーム構成である。
【００１８】
図４に示すように、ポーズパケットのフレームは、プリアンブル（７オクテット）、ＳＦＤ（１オクテット）、宛先アドレス（６オクテット）、送信元アドレス（６オクテット）、長さ／タイプ（２オクテット）、操作コード（２オクテット）、中断時間（２オクテット）、バディング（４２オクテット）、ＦＣＳ（４オクテット）で構成される。
【００１９】
（制御１） スイッチ部１３から伝送路側のＦＩＦＯメモリ３１へ出力されるデータを抑制する。スイッチ部１３に対して「ポーズ設定」のポーズパケットを送ることで、スイッチ部１３からのパケット出力を停止させる。このときのポーズ時間はポーズパケットに格納した中断時間（図４参照）によって指定される。例えば、中断時間の最大値「0xffff」＝６５５５３６の場合のポーズ時間は次の（Ａ）の通りである。（なお、0xffffは１６進数のffffを示し、以下同様に表記する。）
６５５５３６×５１．２μｓ（伝送速度１０Ｍbit/s時）＝３．３６ｓ・・・（Ａ）
となる。
【００２０】
スイッチ部１３に対して「ポーズ設定」のポーズパケット送信時に、スイッチ部１３から出力途中のパケットは終わりまで出力され、次のパケット送信が停止される。
【００２１】
（制御２） スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力を再開する。スイッチ部１３に対して、「ポーズ解除」のポーズパケットを送信することでスイッチ部１３からのパケットの出力を再開させる。「ポーズ解除」は、ポーズパケットの中断時間を「0x0000」＝０とする。０×５１．２μｓ（伝送速度１０Ｍbit/s時）＝０ｓ、つまり、ポーズ時間は０となる。
【００２２】
（制御３） スイッチ部１３へのポーズパケットを優先的に送信する。ポーズパケットを送信する必要が生じた場合に、スイッチ部１３に対して他のパケットを送信中の場合は、他のパケットの送信を一旦中断し、ポーズパケットを送信することとする。そして、ポーズパケット送信後に中断した他のパケットを先頭から送信し直す。
【００２３】
スイッチ部１３へのポーズパケット送信時間は、例えば、伝送速度が１０Ｍのときには、
（８＋６４）byte×０．８（μｓ／byte）＝５７．６（μｓ）・・・（Ｂ）
となる。
【００２４】
ポーズパケット送信に要する時間でＦＩＦＯメモリ３１から伝送路側へ出力されるデータ量は、
（Ｂ）の値／１．３３（伝送速度６Ｍbit/s時）（μｓ／byte）＝４３．３（byte）・・・（Ｃ）
となる（（Ｃ）はポーズ解除用閾値）。
【００２５】
スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力タイミングは次に述べる通りである。ＦＩＦＯメモリ３１内のデータが空にならないようにするためには、ＦＩＦＯメモリ３１のデータ量が少なくともポーズ解除用閾値（Ｃ）の値以上の状態から、残り（Ｃ）の値未満となった時に、スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力を再開させる必要がある。
【００２６】
スイッチ部１３からの１フレーム出力で、ＦＩＦＯメモリ３１に入力されるデータ量は以下のようになる。スイッチ部１３からは、最大１５３６byteのフレームが出力される。フレームはパック部３０で独自のカプセリングが行われ、ＦＩＦＯメモリ３１へは最大、
１５３６（byte）×２＋２（byte）＝３０７４（byte）・・・・（Ｄ）
が入力される。
【００２７】
スイッチ部１３からＦＩＦＯメモリ３１への出力抑制タイミングは次に述べる通りである。中断時間が「0xffff」のポーズパケットを送信するときに、スイッチ部１３から出力途中のパケットは、終わりまで出力されることからＦＩＦＯメモリ３１の空き容量は少なくとも（Ｄ）の値以上が必要であり、ポーズパケット送信に要する時間を考慮すると、
（Ｄ）の値＋６４（byte）×２＋２（byte）＝３２０４（byte）・・（Ｅ）
以上必要となる（（Ｅ）はポーズ設定用閾値）。ＦＩＦＯの空き容量が少なくともポーズ設定用閾値（Ｅ）の値以上の状態から、残り（Ｅ）の値未満となったときに、スイッチ部１３からＦＩＦＯメモリ３１への出力を抑制する必要がある。
【００２８】
（制御４） スイッチ部１３からＦＩＦＯメモリ３１へ出力されるデータの抑制を継続する。スイッチ部１３に対して中断時間が「0xffff」のポーズパケットを送信して、停止させたスイッチ部１３からの出力は、「（Ａ）の値」の時間を経過するとポーズ時間が切れ、スイッチ部１３からの出力が再開される。ＦＩＦＯメモリ３１にデータがたまっている場合は、バッファフルにより、データが破棄される可能性がある。スイッチ部１３からの出力停止状態を継続させる必要がある場合は、スイッチ部１３に対して、ポーズ時間が切れる前にポーズパケットを再送信する必要がある。ＦＩＦＯメモリ３１の空き容量は「（Ｅ）の値」以上が必要であり、よって、この「（Ｅ）の値」より空きが少ない状態が継続している間は、「（Ａ）の値」より短い周期（図３においては３秒周期）で中断時間が「0xffff」のポーズパケットを再送信する必要がある。
【００２９】
なお、イーサネットインタフェース，伝送路インタフェースの伝送速度は、本発明を達成できるものであれば任意であり、限定されない。例えば、イーサネットインタフェースの伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等を適用することができる。また、伝送路インタフェースの伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等を適用することができる。
【００３０】
【発明の効果】
以上詳記したように、本発明によれば、請求項１に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをＦＩＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することにより、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することができるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。
【図２】実施の形態に係るインタフェース変換装置の速度変換部の内部ブロック図である。
【図３】（第１の）ＦＩＦＯメモリの蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。
【図４】ポーズパケットのフレーム構成を示す図である。
【符号の説明】
１０ インタフェース変換装置
１１ イーサネット側インタフェース
１２ 物理レイヤインタフェース
１３ スイッチ部
１４ 速度変換部
１５ 伝送路側インタフェース
２１ フレーム終端部
２２ （第２の）シリアルパラレル変換部
２３ （第２の）ＦＩＦＯメモリ
２４ （第２の）制御回路
２５ アンパック部
２６ フレームバッファ
２７ （第２の）パラレルシリアル変換部
２９ （第１の）シリアルパラレル変換部
３０ パック部
３１ （第１の）ＦＩＦＯメモリ
３２ （第１の）制御回路
３３ （第１の）パラレルシリアル変換部
３４ フレーム生成部
【発明の属する技術分野】
本発明は、イーサネット（登録商標）インタフェース（１００ＢＡＳＥ−Ｔｘ，１０ＢＡＳＥ−Ｔ等）と伝送路インタフェース（専用線インタフェース）との間のインタフェース変換装置に関する。
【０００２】
【従来の技術】
イーサネットインタフェースにおけるイーサネットフレームは、可変長かつ非同期のフレームであり、伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等である。一方、伝送路インタフェースのフレームは、固定長かつ同期しており、伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等である。通常、非同期で伝送速度が異なるインタフェースの伝送速度の変換を行う場合は、大容量のメモリを使用して、このメモリをバッファとして変換を行っている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のイーサネットインタフェース−伝送路インタフェース間のインタフェース変換装置は、大容量のＦＩＦＯメモリを使用するため、装置の価格が高くなると云う問題点がある。また、高速側（イーサネットインタフェース）から一度にデータが送られてくると、メモリが一杯になりデータの廃棄が発生してしまうという問題点がある。
【０００４】
本発明は、前述した問題点に鑑みてなされたものであり、その目的は、必要最小限の容量のメモリを使用し、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明に係るインタフェース変換装置は、請求項１に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをＦＩＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することを特徴とする。上記構成により、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置が得られるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【０００６】
また、本発明に係るインタフェース変換装置は、請求項２に記載したように、前記スイッチ部は、受信した前記ポーズパケットにより、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を抑制する手段と、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を再開する手段と、を有することを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。図１は、本実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。図１に示すように、インタフェース変換装置１０は、イーサネット側インタフェース１１と、物理レイヤインタフェース１２と、スイッチ部１３（制御手段および伝送手段）と、速度変換部１４と、伝送路側インタフェース１５とによって構成されている。
【０００８】
次に、本実施の形態に係るインタフェース変換装置を、図２に示すインタフェース変換装置の速度変換部１４の内部ブロック図を用いて説明する。図２に示すように、伝送路側から入力した信号は、伝送路側インタフェース１５のフレーム終端部２１を通り、（第２の）シリアルパラレル変換部２２は、伝送路のシリアルデータをパラレルデータに変換する。この変換の際に、カプセリングされたフレームを認識し、フレーム以外は廃棄する。
【０００９】
シリアルパラレル変換部２２から送出されたパラレルデータは、伝送速度変換用の（第２の）ＦＩＦＯメモリ２３に入力する。このＦＩＦＯメモリ２３の容量は、例えば、８０ｋビットである。（第２の）制御回路２４は、ＦＩＦＯメモリ２３の書き込みアドレスおよび読み出しアドレスを制御する。
【００１０】
ＦＩＦＯメモリ２３から送出されたパラレルデータは、アンパック部２５に入力する。アンパック部２５は、カプセリングされたデータを元通りに復元する。この際に、プリアンブル，ＳＦＤを付加する。
【００１１】
アンパック部２５から送出されたデータは、１フレーム分の送信バッファであるフレームバッファ２６を介して、（第２の）パラレルシリアル変換部２７に送出される。
【００１２】
パラレルシリアル変換部２７は、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換する。また、（第１の）制御回路３２よりポーズ送出の指示を受けた場合は、ポーズパケットをスイッチ部１３に送出する。パケットの制御及び転送をするスイッチ部１３は、伝送路側を伝送速度１０Ｍbit/s，全二重，フロー制御有りの設定とする。
【００１３】
（第１の）シリアルパラレル変換部２９は、ＲＭＩＩデータをパラレルデータに変換する。シリアルパラレル変換部２９から送出されたデータは、パック部３０に入力し、プリアンブル，ＳＦＤを削除し、カプセリング化する。
【００１４】
パック部３０から送出されたデータは、（第１の）ＦＩＦＯメモリ３１に入力し、伝送速度が変換される。このＦＩＦＯメモリ２３の容量は、例えば、８０ｋビットである。（第１の）制御回路３２は、ＦＩＦＯメモリ３１の書き込みアドレスおよび読み出しアドレスを制御する。また、ＦＩＦＯメモリ３１の空き容量が減少した場合、スイッチ部１３に、ポーズパケットを送るように制御する（イーサネット側から大量にデータが送られると、ＦＩＦＯメモリ３１が一杯になってしまい、データの廃棄が発生してしまうため）。
【００１５】
（第１の）パラレルシリアル変換部３３は、ＦＩＦＯメモリ３１から送出されたパラレルデータを伝送路のシリアルデータに変換し、伝送路側インタフェース１５のフレーム生成部３４に送出する。そして、フレーム生成部３４で伝送路フレームに構成されて伝送路に送出される。
【００１６】
本実施の形態のインタフェース変換装置の特徴は、データの廃棄を防ぐために、ＦＩＦＯメモリ３１の空き容量が一定値以下となった場合、ポーズパケットをスイッチ部１３に送出し、スイッチ部１３からのデータ送信を一時停止させてデータの廃棄を抑えるようにするものである。ポーズパケットは、通常、全二重方式のイーサネット間でフロー制御のために使用されるパケットであるが、本実施の形態のインタフェース変換装置は、このポーズパケットを、次に述べる制御によって、送出するタイミングおよび解除するタイミングを制御するものである。
【００１７】
以下、本実施の形態のインタフェース変換装置における制御の方法について、図３を参照して、詳細に説明する。図３は、ＦＩＦＯメモリ３１の蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。図４は、ポーズパケットのフレーム構成である。
【００１８】
図４に示すように、ポーズパケットのフレームは、プリアンブル（７オクテット）、ＳＦＤ（１オクテット）、宛先アドレス（６オクテット）、送信元アドレス（６オクテット）、長さ／タイプ（２オクテット）、操作コード（２オクテット）、中断時間（２オクテット）、バディング（４２オクテット）、ＦＣＳ（４オクテット）で構成される。
【００１９】
（制御１） スイッチ部１３から伝送路側のＦＩＦＯメモリ３１へ出力されるデータを抑制する。スイッチ部１３に対して「ポーズ設定」のポーズパケットを送ることで、スイッチ部１３からのパケット出力を停止させる。このときのポーズ時間はポーズパケットに格納した中断時間（図４参照）によって指定される。例えば、中断時間の最大値「0xffff」＝６５５５３６の場合のポーズ時間は次の（Ａ）の通りである。（なお、0xffffは１６進数のffffを示し、以下同様に表記する。）
６５５５３６×５１．２μｓ（伝送速度１０Ｍbit/s時）＝３．３６ｓ・・・（Ａ）
となる。
【００２０】
スイッチ部１３に対して「ポーズ設定」のポーズパケット送信時に、スイッチ部１３から出力途中のパケットは終わりまで出力され、次のパケット送信が停止される。
【００２１】
（制御２） スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力を再開する。スイッチ部１３に対して、「ポーズ解除」のポーズパケットを送信することでスイッチ部１３からのパケットの出力を再開させる。「ポーズ解除」は、ポーズパケットの中断時間を「0x0000」＝０とする。０×５１．２μｓ（伝送速度１０Ｍbit/s時）＝０ｓ、つまり、ポーズ時間は０となる。
【００２２】
（制御３） スイッチ部１３へのポーズパケットを優先的に送信する。ポーズパケットを送信する必要が生じた場合に、スイッチ部１３に対して他のパケットを送信中の場合は、他のパケットの送信を一旦中断し、ポーズパケットを送信することとする。そして、ポーズパケット送信後に中断した他のパケットを先頭から送信し直す。
【００２３】
スイッチ部１３へのポーズパケット送信時間は、例えば、伝送速度が１０Ｍのときには、
（８＋６４）byte×０．８（μｓ／byte）＝５７．６（μｓ）・・・（Ｂ）
となる。
【００２４】
ポーズパケット送信に要する時間でＦＩＦＯメモリ３１から伝送路側へ出力されるデータ量は、
（Ｂ）の値／１．３３（伝送速度６Ｍbit/s時）（μｓ／byte）＝４３．３（byte）・・・（Ｃ）
となる（（Ｃ）はポーズ解除用閾値）。
【００２５】
スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力タイミングは次に述べる通りである。ＦＩＦＯメモリ３１内のデータが空にならないようにするためには、ＦＩＦＯメモリ３１のデータ量が少なくともポーズ解除用閾値（Ｃ）の値以上の状態から、残り（Ｃ）の値未満となった時に、スイッチ部１３からＦＩＦＯメモリ３１へのデータ出力を再開させる必要がある。
【００２６】
スイッチ部１３からの１フレーム出力で、ＦＩＦＯメモリ３１に入力されるデータ量は以下のようになる。スイッチ部１３からは、最大１５３６byteのフレームが出力される。フレームはパック部３０で独自のカプセリングが行われ、ＦＩＦＯメモリ３１へは最大、
１５３６（byte）×２＋２（byte）＝３０７４（byte）・・・・（Ｄ）
が入力される。
【００２７】
スイッチ部１３からＦＩＦＯメモリ３１への出力抑制タイミングは次に述べる通りである。中断時間が「0xffff」のポーズパケットを送信するときに、スイッチ部１３から出力途中のパケットは、終わりまで出力されることからＦＩＦＯメモリ３１の空き容量は少なくとも（Ｄ）の値以上が必要であり、ポーズパケット送信に要する時間を考慮すると、
（Ｄ）の値＋６４（byte）×２＋２（byte）＝３２０４（byte）・・（Ｅ）
以上必要となる（（Ｅ）はポーズ設定用閾値）。ＦＩＦＯの空き容量が少なくともポーズ設定用閾値（Ｅ）の値以上の状態から、残り（Ｅ）の値未満となったときに、スイッチ部１３からＦＩＦＯメモリ３１への出力を抑制する必要がある。
【００２８】
（制御４） スイッチ部１３からＦＩＦＯメモリ３１へ出力されるデータの抑制を継続する。スイッチ部１３に対して中断時間が「0xffff」のポーズパケットを送信して、停止させたスイッチ部１３からの出力は、「（Ａ）の値」の時間を経過するとポーズ時間が切れ、スイッチ部１３からの出力が再開される。ＦＩＦＯメモリ３１にデータがたまっている場合は、バッファフルにより、データが破棄される可能性がある。スイッチ部１３からの出力停止状態を継続させる必要がある場合は、スイッチ部１３に対して、ポーズ時間が切れる前にポーズパケットを再送信する必要がある。ＦＩＦＯメモリ３１の空き容量は「（Ｅ）の値」以上が必要であり、よって、この「（Ｅ）の値」より空きが少ない状態が継続している間は、「（Ａ）の値」より短い周期（図３においては３秒周期）で中断時間が「0xffff」のポーズパケットを再送信する必要がある。
【００２９】
なお、イーサネットインタフェース，伝送路インタフェースの伝送速度は、本発明を達成できるものであれば任意であり、限定されない。例えば、イーサネットインタフェースの伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等を適用することができる。また、伝送路インタフェースの伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等を適用することができる。
【００３０】
【発明の効果】
以上詳記したように、本発明によれば、請求項１に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをＦＩＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することにより、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することができるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。
【図２】実施の形態に係るインタフェース変換装置の速度変換部の内部ブロック図である。
【図３】（第１の）ＦＩＦＯメモリの蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。
【図４】ポーズパケットのフレーム構成を示す図である。
【符号の説明】
１０ インタフェース変換装置
１１ イーサネット側インタフェース
１２ 物理レイヤインタフェース
１３ スイッチ部
１４ 速度変換部
１５ 伝送路側インタフェース
２１ フレーム終端部
２２ （第２の）シリアルパラレル変換部
２３ （第２の）ＦＩＦＯメモリ
２４ （第２の）制御回路
２５ アンパック部
２６ フレームバッファ
２７ （第２の）パラレルシリアル変換部
２９ （第１の）シリアルパラレル変換部
３０ パック部
３１ （第１の）ＦＩＦＯメモリ
３２ （第１の）制御回路
３３ （第１の）パラレルシリアル変換部
３４ フレーム生成部
Claims (2)
- イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをＦＩＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをＲＭＩＩ（Reduce Media Independent Interface）データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することを特徴とするインタフェース変換装置。
- 請求項１に記載のインタフェース変換装置であって、前記スイッチ部は、受信した前記ポーズパケットにより、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を抑制する手段と、前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力を再開する手段と、を有することを特徴とするインタフェース変換装置。
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