JP3893328B2 - Power semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、産業用インバータ等に採用される電力用半導体装置に関する。
【0002】
【従来の技術】
図4に、従来の電力用半導体装置の一例を示す。この電力用半導体装置50では、矩形状のセラミック絶縁基板55の主表面上に、基板55の長手方向に沿って、エミッタ電極56,コレクタ電極57及びゲート電極58が順に形成され、コレクタ電極57の形成領域上に、電力用半導体チップ51が搭載されている。電力用半導体チップ51上には、エミッタ電極部56が略全域に形成され、このエミッタ電極部56は、ゲート電極58側からエミッタ電極56側へ平行して複数本延びる線状のゲート電極部53Aによりその大部分の領域で区画化され、全体として略櫛状をなしている。図4に示す例では、ゲート電極部53Aによってエミッタ電極部52の大部分の領域が5等分され、エミッタ電極部52は、5本の歯をもつ櫛状をなしている。
【0003】
エミッタ電極部52の各区画領域52aは、エミッタ電極56とそれぞれアルミワイヤ54を介して接続される。他方、ゲート電極58側では、線状のゲート電極部53Bとともに、エミッタ電極部52の中央の区画領域52aに形成されたゲート電極部53Aが、アルミワイヤ59を介して、エミッタ電極56と接続される。
【0004】
以上の構成を備えた電力用半導体装置50の動作について説明する。例えば電力用半導体チップ51に接続されるゲート電極56とエミッタ電極58との間に、所定の外部回路を用いて+15Vの電圧を印加した場合、主電流が、コレクタ電極57から電力用半導体チップ51のエミッタ電極部52を通過し、アルミワイヤ4を介してエミッタ電極58へ流れる。また、一方、ゲート電極56とエミッタ電極58との間に、−15Vの電圧を印加した場合には、主電流が遮断される。このようにして、外部回路からのゲート〜エミッタ間の電圧の制御によりスイッチング動作が実行可能である。
【0005】
【発明が解決しようとする課題】
ところで、前述した従来の電力用半導体装置50では、電力用半導体チップ51上のゲート電極部53Aにより、エミッタ電極部52が大部分の領域で複数の区画領域52aをなすように区画されているため、区画領域52a間の電気抵抗やインダクタンスが大きく、電流が通過している状態で、それら区画領域52a間の電流均一性が悪くなり、実質的な発熱源に偏りを生じたり、スイッチング時の過渡的アンバランスが大きくなり、スイッチング時の損失アンバランスにより破壊耐量の低下を起こしたりする等の問題があった。
【0006】
本発明は、上記技術的課題に鑑みてなされたもので、搭載される電力用半導体チップの構造を変更させることなく、十分な実質的熱抵抗の低下や破壊耐量の向上を図る電力用半導体装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本願の第1の発明は、所定の基板の主表面上にエミッタ電極,コレクタ電極及びゲート電極が形成され、該コレクタ電極の形成領域上に、電力用半導体チップが搭載された電力用半導体装置において、電力用半導体チップ上の略全域にエミッタ電極部が形成され、該エミッタ電極部が、その一端側から平行して複数本延びる線状のゲート電極部によりその大部分の領域で区画され、全体として略櫛状をなしており、上記ゲート電極部により区画化されてなるエミッタ電極部の区画領域同士を電気的に接続する区画領域中継用ワイヤが設けられていることを特徴としたものである。
【0008】
また、本願の第2の発明は、上記区画領域中継用ワイヤの各区画領域での接合点が、各区画領域の延びる方向において前後交互に配置されていることを特徴としたものである。
【0009】
更に、本願の第3の発明は、上記区画領域中継用ワイヤとして、上記区画領域のうちの最も外側の区画領域と中央又はその近傍の区画領域とを優先して電気的に接続するワイヤと、残りの区画領域同士を電気的に接続するワイヤが設けられていることを特徴としたものである。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態1.
図1は、本発明の実施の形態1に係る電力用半導体装置を示す平面図である。この電力用半導体装置10では、矩形状のセラミック絶縁基板5の主表面上に、基板5の長手方向に沿って、エミッタ電極6,コレクタ電極7及びゲート電極8が順に形成され、コレクタ電極7の形成領域上に、電力用半導体チップ1が搭載されている。電力用半導体チップ1上には、エミッタ電極部6が略全域に形成され、このエミッタ電極部6は、ゲート電極8側からエミッタ電極6側へ平行して複数本延びる線状のゲート電極部3Aによりその大部分の領域で区画され、全体として略櫛状をなしている。図1に示す例では、ゲート電極部3Aによってエミッタ電極部2の大部分の領域が5等分され、エミッタ電極部2は、全体として5本の歯をもつ櫛状をなしている。
【0011】
エミッタ電極部2の各区画領域2aは、エミッタ電極6とそれぞれアルミワイヤ4を介して接続される。他方、ゲート電極8側では、線状のゲート電極部3Bとともに、エミッタ電極部2の中央の区画領域2aに形成されたゲート電極部3Aが、アルミワイヤ9を介して、エミッタ電極6と接続される。アルミワイヤ4又は9は、超音波接合等により各区画領域2aや電極6又は8に対してボンディングされてもよい。
【0012】
この実施の形態1では、更に、ゲート電極部3Aにより区画化されたエミッタ電極部2の区画領域2aを、基板5の幅方向に沿って電気的に接続する1本のアルミ製のワイヤ(以下、区画領域中継用ワイヤという)15が設けられている。この区画領域中継用ワイヤ15は、その両端部でそれぞれ最も外側の区画領域2aに接合され、その途中部において、内側の各区画領域2aに接合され、これにより、全ての区画領域2aを電気的に接続している。各区画領域2aでの接合点は、ほぼ一直線上に配置されている。なお、区画領域中継用ワイヤ15としては、アルミ製のものに限定されることはなく、適切であれば他の金属製のワイヤを用いてもよい。
【0013】
以上の構成を備えた電力用半導体装置10によれば、大掛かりなチップ構造の変更を実施することなく、区画領域中継用ワイヤ15により区画領域2a間を電気接続することで、電力用半導体チップ1内の電流分布を改善することができ、これにより、実効通電面積が増大し、発熱面積を増大させることが可能である。その結果、実質熱抵抗の低減及び破壊耐量の向上を実現することができる。
【0014】
実施の形態2.
図2は、本発明の実施の形態2に係る電力用半導体装置を示す平面図である。この電力用半導体装置20は、上記実施の形態1における場合とほぼ同じ構成を有しているもので、この実施の形態2では、各区画領域2a間を電気接続するための区画領域中継用ワイヤ25が、各区画領域2aでの接合点が一直線上に配置されるように設けられていない。ここでは、図2に示すように、区画領域中継用ワイヤ25が、各区画領域2aでの接合点が各区画領域2aの延びる方向において前後交互に配置されるように接続されている。
【0015】
かかる構成を備えた電力用半導体装置20では、上記実施の形態1において各区画領域2aでの接合点が一直線上に配置される場合と比較して、区画領域中継用ワイヤ25を太く設定することが可能となる。これにより、電力用半導体チップ1内の電流分布を一層良好に改善することができ、実質熱抵抗の低減及び破壊耐量の向上を実現することができる。また、かかる区画領域中継用ワイヤ25は、チップサイズが小さい場合においても、装置の組立性を損なうことなく適用可能である。
【0016】
実施の形態3.
図3は、本発明の実施の形態3に係る電力用半導体装置を示す平面図である。この電力用半導体装置30は、上記実施の形態1及び2における場合とほぼ同様の構成を有しているもので、この実施の形態3では、区画領域2a間を電気接続するための区画領域中継用ワイヤとして、上記実施の形態1及び2における場合のように全ての区画領域2a間を1本で電気接続するワイヤ15又は25でなく、複数(ここでは2本)の区画領域中継用ワイヤ35A及び35Bを用いる。
【0017】
区画領域中継用ワイヤ35Aは、その両端部で、最も外側の区画領域2aに接合されるとともに、その途中部で、中央の区画領域2aに接合されている。他方、区画領域中継用ワイヤ35Bは、その両端部で、最も外側の区画領域2aより内側のまた中央の区画領域2aより外側の区画領域2a(図3に示す例では中央の区画領域2aの両隣の区画領域2a)に接合されている。
【0018】
このように、区画領域中継用ワイヤ35Aを用いて、最も外側の区画領域2aと中央の区画領域2aとを優先して電気的に接続することにより、区画領域中継用ワイヤがない条件下で、内側の区画領域2aに比べて区画化が良好でないすなわち電流均一性を確保し得ない外側の区画領域2aを優先して補うことができる。また、残りの区画領域2a同士を別の区画領域中継用ワイヤ35Bを用いて接続することにより、電気抵抗について各区画領域2a間の差を小さくすることができ、この作用により、更なる効果の増大が得られる。
【0019】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【0020】
【発明の効果】
本願の請求項1の発明によれば、所定の基板の主表面上にエミッタ電極,コレクタ電極及びゲート電極が形成され、該コレクタ電極の形成領域上に、電力用半導体チップが搭載された電力用半導体装置において、電力用半導体チップ上の略全域にエミッタ電極部が形成され、該エミッタ電極部が、その一端側から平行して複数本延びる線状のゲート電極部によりその大部分の領域で区画され、全体として略櫛状をなしており、上記ゲート電極部により区画化されてなるエミッタ電極部の区画領域同士を電気的に接続する区画領域中継用ワイヤが電気的に低いインピーダンスとインダクタンスが得られるように設けられているので、安定して電力用半導体チップ内の電流分担を改善することができ,低熱抵抗及び高破壊耐量を実現することができる。
【0021】
また、本願の請求項2の発明によれば、上記区画領域中継用ワイヤの各区画領域での接合点が、各区画領域の延びる方向において前後交互に配置されているので、各区画領域での接合点が一直線上に配置される場合と比較して、区画領域中継用ワイヤを太く設定することが可能であり、電力用半導体チップ内の電流分布を一層良好に改善することができる。
【0022】
更に、本願の請求項3の発明によれば、上記区画領域中継用ワイヤとして、上記区画領域のうちの最も外側の区画領域と中央又はその近傍の区画領域とを優先して電気的に接続するワイヤと、残りの区画領域同士を電気的に接続するワイヤが設けられているので、区画領域中継用ワイヤがない条件下で、内側の区画領域に比べて区画化が良好でないすなわち電流均一性を確保し得ない外側の区画領域を優先して補うことができ、また、残りの区画領域同士を別の区画領域中継用ワイヤを用いて接続することにより、電気抵抗について各区画領域間の差を小さくすることができ、電力用半導体チップ内の電流分布を一層良好に改善することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る電力用半導体装置を示す平面図である。
【図2】 本発明の実施の形態2に係る電力用半導体装置を示す平面図である。
【図3】 本発明の実施の形態3に係る電力用半導体装置を示す平面図である。
【図4】 従来の電力用半導体装置を示す平面図である。
【符号の説明】
1 電力用半導体チップ,2 半導体チップ上のエミッタ電極部,2a 区画領域,3A,3B 半導体チップ上のゲート電極部,4 エミッタ電極−電極部間接続用ワイヤ,5 絶縁基板,6 絶縁基板上のエミッタ電極,7 絶縁基板上のコレクタ電極,8 絶縁基板上のゲート電極,9 ゲート電極−電極部間接続用ワイヤ,10 電力用半導体装置,15,25,35A,35B 区画領域中継用ワイヤ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor device employed in an industrial inverter or the like.
[0002]
[Prior art]
FIG. 4 shows an example of a conventional power semiconductor device. In this
[0003]
Each partition region 52 a of the
[0004]
The operation of the
[0005]
[Problems to be solved by the invention]
By the way, in the conventional
[0006]
The present invention has been made in view of the above technical problem, and a power semiconductor device capable of sufficiently reducing a substantial thermal resistance and improving a breakdown resistance without changing a structure of a power semiconductor chip to be mounted. The purpose is to provide.
[0007]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a power semiconductor device in which an emitter electrode, a collector electrode, and a gate electrode are formed on a main surface of a predetermined substrate, and a power semiconductor chip is mounted on a region where the collector electrode is formed. The emitter electrode portion is formed over substantially the entire area of the power semiconductor chip, and the emitter electrode portion is partitioned in the most area by a plurality of linear gate electrode portions extending in parallel from one end side thereof. Is formed in a substantially comb shape, and is provided with a partition region relay wire that electrically connects the partition regions of the emitter electrode portion partitioned by the gate electrode portion. .
[0008]
In addition, the second invention of the present application is characterized in that the junction points in each partitioned area of the partitioned area relay wire are alternately arranged in the front-rear direction in the extending direction of each partitioned area.
[0009]
Furthermore, the third invention of the present application, as the partition area relay wire, a wire that preferentially electrically connects the outermost partition area of the partition area and the partition area in the center or the vicinity thereof, A wire for electrically connecting the remaining partition regions is provided.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a plan view showing a power semiconductor device according to
[0011]
Each
[0012]
In the first embodiment, furthermore, a single aluminum wire (hereinafter referred to as “wire”) that electrically connects the
[0013]
According to the
[0014]
FIG. 2 is a plan view showing a power semiconductor device according to the second embodiment of the present invention. The
[0015]
In the
[0016]
Embodiment 3 FIG.
FIG. 3 is a plan view showing a power semiconductor device according to the third embodiment of the present invention. The
[0017]
The partition
[0018]
In this way, by using the partition
[0019]
Note that the present invention is not limited to the illustrated embodiments, and it goes without saying that various improvements and design changes are possible without departing from the scope of the present invention.
[0020]
【The invention's effect】
According to the invention of
[0021]
Further, according to the invention of
[0022]
Furthermore, according to the invention of claim 3 of the present application, as the partition area relay wire, the outermost partition area of the partition areas is electrically connected with priority in the center or in the vicinity thereof. Since the wire and the wire that electrically connects the remaining partition areas are provided, the partitioning is not as good as the inner partition area under the condition that there is no partition area relay wire. It is possible to preferentially compensate for the outside partition areas that cannot be secured, and by connecting the remaining partition areas using another partition area relay wire, the difference between the partition areas in terms of electrical resistance can be reduced. The current distribution in the power semiconductor chip can be further improved.
[Brief description of the drawings]
FIG. 1 is a plan view showing a power semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a power semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a plan view showing a power semiconductor device according to a third embodiment of the present invention.
FIG. 4 is a plan view showing a conventional power semiconductor device.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
電力用半導体チップ上の略全域にエミッタ電極部が形成され、該エミッタ電極部が、その一端側から平行して複数本延びる線状のゲート電極部によりその大部分の領域で区画され、全体として略櫛状をなしており、
上記ゲート電極部により区画化されてなるエミッタ電極部の区画領域同士を電気的に接続する区画領域中継用ワイヤが設けられていることを特徴とする電力用半導体装置。In a power semiconductor device in which an emitter electrode, a collector electrode, and a gate electrode are formed on a main surface of a predetermined substrate, and a power semiconductor chip is mounted on a region where the collector electrode is formed,
An emitter electrode portion is formed in substantially the entire area of the power semiconductor chip, and the emitter electrode portion is partitioned in the most area by a plurality of linear gate electrode portions extending in parallel from one end side thereof, and as a whole It ’s almost comb-shaped,
A power semiconductor device, comprising: a partition region relay wire that electrically connects the partition regions of the emitter electrode section partitioned by the gate electrode portion.
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