JP6394459B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
半導体装置は、例えばパワーモジュール等に用いられる。そのような半導体装置には、並列接続された複数のスイッチング素子(トランジスタ等)を制御することによって負荷に電力を供給するものもある。負荷が短絡してスイッチング素子に大きな短絡電流が流れると、並列接続された各スイッチング素子の制御電極の電位が発振することがある(例えば特許文献1参照)。 The semiconductor device is used for a power module, for example. Some of such semiconductor devices supply power to a load by controlling a plurality of switching elements (transistors or the like) connected in parallel. When the load is short-circuited and a large short-circuit current flows through the switching element, the potential of the control electrode of each switching element connected in parallel may oscillate (see, for example, Patent Document 1).
特許文献1は、複数のスイッチング素子に形成されている一方主電極(スイッチング素子がIGBTの例では、エミッタ電極)どうしを、できるだけ近接した位置で、かつ、主電流(IGBTの例では、エミッタ電流)の影響を受けない導電体で接続する手法を提案する。この手法によれば、複数のスイッチング素子の間で基準電位が均一となり、上述の発振の拡大が抑制される。特許文献1に記載された半導体装置は、スイッチング素子の主電極同士を接続する導電体として、導体のワイヤを用いている。 Patent Document 1 discloses that a main current (emitter electrode in an example of an IGBT) formed between a plurality of switching elements is positioned as close as possible to a main current (an emitter current in an IGBT example). We propose a method of connecting with a conductor that is not affected by According to this method, the reference potential is uniform among the plurality of switching elements, and the above-described expansion of oscillation is suppressed. The semiconductor device described in Patent Document 1 uses a conductor wire as a conductor that connects main electrodes of switching elements.
スイッチング素子として機能するトランジスタの電極に導電体(例えばワイヤ)を接続(ボンディング)すると、トランジスタにダメージを与える可能性がある。上述の発振の拡大を抑制するため、トランジスタの主電極に更に導電体を接続すると、その分、トランジスタにダメージを与える可能性が大きくなる。 If a conductor (for example, a wire) is connected (bonded) to the electrode of the transistor functioning as a switching element, the transistor may be damaged. If a conductor is further connected to the main electrode of the transistor in order to suppress the expansion of the oscillation described above, the possibility of damaging the transistor is increased accordingly.
本発明の一態様は、複数のトランジスタにおける基準電位の変動を抑制するための導線が接続される際のトランジスタへのダメージを低減可能な半導体装置を提供する。 One embodiment of the present invention provides a semiconductor device capable of reducing damage to a transistor when a conductor for suppressing a change in reference potential in a plurality of transistors is connected.
本発明の一態様に係る半導体装置は、主面に配線パターンが形成された基板と、基板の主面に設けられ、配線パターンを介して並列に接続されたK個のトランジスタ(Kは、2以上の整数)であって、各トランジスタは、第1の電極パッド、第2の電極パッド、及び第1の電極パッドと第2の電極パッドとの間の導通を制御する制御電圧を受けるための第3の電極パッドを有する、K個のトランジスタと、を備え、K個のトランジスタの各々の第2の電極パッドは、第1の導線を介して配線パターンに電気的に接続されており、K個のトランジスタの第2の電極パッドどうしは、第2の導線を介して電気的に接続されており、第2の導線は、第1の導線の断面積よりも小さい断面積を有する。 A semiconductor device according to one embodiment of the present invention includes a substrate on which a wiring pattern is formed on a main surface, and K transistors (K is 2) provided on the main surface of the substrate and connected in parallel through the wiring pattern. Each of the transistors is for receiving a first electrode pad, a second electrode pad, and a control voltage for controlling conduction between the first electrode pad and the second electrode pad. K transistors having a third electrode pad, and the second electrode pad of each of the K transistors is electrically connected to the wiring pattern via the first conductor, and K The second electrode pads of the individual transistors are electrically connected via the second conductive wire, and the second conductive wire has a cross-sectional area smaller than the cross-sectional area of the first conductive wire.
本発明によれば、複数のトランジスタにおける基準電位の変動を抑制するための導線が接続される際のトランジスタへのダメージを低減することが可能になる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to reduce the damage to the transistor at the time of the conducting wire for suppressing the fluctuation | variation of the reference potential in a some transistor being connected.
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
[Description of Embodiment of Present Invention]
First, the contents of the embodiments of the present invention will be listed and described.
本発明の一態様に係る半導体装置は、主面に配線パターンが形成された基板と、基板の主面に設けられ、配線パターンを介して並列に接続されたK個のトランジスタ(Kは、2以上の整数)であって、各トランジスタは、第1の電極パッド、第2の電極パッド、及び第1の電極パッドと第2の電極パッドとの間の導通を制御する制御電圧を受けるための第3の電極パッドを有する、K個のトランジスタと、を備え、K個のトランジスタの各々の第2の電極パッドは、第1の導線を介して配線パターンに電気的に接続されており、K個のトランジスタの第2の電極パッドどうしは、第2の導線を介して電気的に接続されており、第2の導線は、第1の導線の断面積よりも小さい断面積を有する。 A semiconductor device according to one embodiment of the present invention includes a substrate on which a wiring pattern is formed on a main surface, and K transistors (K is 2) provided on the main surface of the substrate and connected in parallel through the wiring pattern. Each of the transistors is for receiving a first electrode pad, a second electrode pad, and a control voltage for controlling conduction between the first electrode pad and the second electrode pad. K transistors having a third electrode pad, and the second electrode pad of each of the K transistors is electrically connected to the wiring pattern via the first conductor, and K The second electrode pads of the individual transistors are electrically connected via the second conductive wire, and the second conductive wire has a cross-sectional area smaller than the cross-sectional area of the first conductive wire.
半導体装置では、基板の主面に設けられるK個のトランジスタが、配線パターンを介して並列接続されていることから、半導体装置により大きな電流を流すことができる。各トランジスタは、第3の電極に上記制御電圧を印加することで、第1及び第2の電極間の導通が制御されるので、スイッチング素子として機能する。この制御電圧は、通常、第2の電極パッドの電位を基準電位として設定される。上記半導体装置によれば、K個のトランジスタの第2の電極パッドは、第2の導線を介して電気的に接続されている。第2の導線は、各トランジスタにおける基準電位の変動を抑制するための導線として機能し、各トランジスタの基準電位が均一となる。このため、例えば上記半導体装置をパワーモジュールに用いた場合に負荷が短絡して各トランジスタに大きな短絡電流が流れても、第3の電極パッドに生じ得る発振の拡大を抑制することができる。 In the semiconductor device, since K transistors provided on the main surface of the substrate are connected in parallel via the wiring pattern, a large current can flow through the semiconductor device. Each transistor functions as a switching element because conduction between the first and second electrodes is controlled by applying the control voltage to the third electrode. This control voltage is normally set with the potential of the second electrode pad as a reference potential. According to the semiconductor device, the second electrode pads of the K transistors are electrically connected through the second conductive wire. The second conducting wire functions as a conducting wire for suppressing the fluctuation of the reference potential in each transistor, and the reference potential of each transistor becomes uniform. For this reason, for example, when the semiconductor device is used in a power module, even if a load is short-circuited and a large short-circuit current flows through each transistor, expansion of oscillation that can occur in the third electrode pad can be suppressed.
ここで、上記半導体装置では、第2の導線は、第1の導線の断面積よりも小さい断面積を有する。断面積の小さい第2の導線によって第2の電極パッドどうしを電気的に接続することによって、断面積の大きい第1の導線によって第2の電極パッドどうしを電気的に接続するよりも、その導線の接続時のトランジスタへのダメージを与える可能性を低減することができる。よって、K個のトランジスタにおける基準電位の変動を抑制するための第2の導線が接続される際のトランジスタへのダメージを低減することが可能になる。 Here, in the semiconductor device, the second conducting wire has a cross-sectional area smaller than the cross-sectional area of the first conducting wire. By electrically connecting the second electrode pads with a second conductor wire having a small cross-sectional area, the conductor wires can be connected rather than electrically connecting the second electrode pads with a first conductor wire having a large cross-sectional area. It is possible to reduce the possibility of damaging the transistor at the time of connection. Therefore, it is possible to reduce damage to the transistor when the second conductor for suppressing the fluctuation of the reference potential in the K transistors is connected.
半導体装置は、K個のトランジスタのうちの第j及び第kのトランジスタ(j,kは、1〜Kのうちの互いに異なる任意の整数)に対して設けられるダイオードを更に備え、ダイオードは、カソード電極パッドとアノード電極パッドとを有し、カソード電極パッドは、第jのトランジスタの第1の電極パッドに電気的に接続されており、アノード電極パッドは、第kのトランジスタの第2の電極パッドに電気的に接続されており、第j及び第kのトランジスタの第2の電極パッドは、第2の導線及びダイオードを介して電気的に接続されていてもよい。上記接続関係では、ダイオードは、並列接続されたK個のトランジスタに対する還流ダイオードとして機能するので、各トランジスタを保護することができる。上記構成では、還流ダイオードとしてのダイオードを利用してK個のトランジスタの第2の電極パッドどうしを電気的に接続している。 The semiconductor device further includes a diode provided for the jth and kth transistors (j and k are any different integers from 1 to K) of the K transistors, and the diode is a cathode. The cathode electrode pad is electrically connected to the first electrode pad of the jth transistor, and the anode electrode pad is the second electrode pad of the kth transistor. The second electrode pads of the j-th and k-th transistors may be electrically connected to each other through a second conductor and a diode. In the above connection relation, the diode functions as a free-wheeling diode for the K transistors connected in parallel, so that each transistor can be protected. In the above configuration, the second electrode pads of the K transistors are electrically connected using a diode as a freewheeling diode.
第jのトランジスタの第2の電極パッドと、配線パターンとは、第1の導線によって直接接続されており、第jのトランジスタの第2の電極パッドとダイオードのアノード電極パッドとは、第2の導線によって直接接続されており、第kのトランジスタの第2の電極パッドと、ダイオードのアノード電極パッドとは、第2の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第2の電極パッドを電気的に接続することができる。 The second electrode pad of the jth transistor and the wiring pattern are directly connected by the first conductor, and the second electrode pad of the jth transistor and the anode electrode pad of the diode are The second electrode pad of the kth transistor and the anode electrode pad of the diode may be directly connected by the second conductor. Even in this case, each second electrode pad of the transistor can be electrically connected.
第jのトランジスタの第2の電極パッドと、ダイオードのアノード電極パッドとは、第1の導線によって直接接続されており、第kのトランジスタの第2の電極パッドと、ダイオードのアノード電極パッドとは、第2の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第2の電極パッドを電気的に接続することができる。 The second electrode pad of the jth transistor and the anode electrode pad of the diode are directly connected by the first conductor, and the second electrode pad of the kth transistor and the anode electrode pad of the diode are The second conductive wire may be directly connected. Even in this case, each second electrode pad of the transistor can be electrically connected.
K個のトランジスタの各々は、基板の主面において、配線パターンの第1の領域周りに同心円状に配置され、K個のトランジスタの各々の第2の電極パッドと、第1の領域とが、第1の導線によって直接接続されていてもよい。これにより、各トランジスタと、第1の領域とを接続している第1の導線の長さをほぼ均一にすることができる。この場合、第1の導線のインピーダンス(インダクタンス)の影響がK個のトランジスタで互いにほぼ等しくなるので、第2の電極パッドの電位が均一になりやすい。その結果、各トランジスタの基準電位の変動を抑制することができる。 Each of the K transistors is disposed concentrically around the first region of the wiring pattern on the main surface of the substrate, and the second electrode pad of each of the K transistors and the first region are You may be directly connected by the 1st conducting wire. Thereby, the length of the 1st conducting wire which connects each transistor and the 1st field can be made substantially uniform. In this case, since the influence of the impedance (inductance) of the first conductor is almost equal among the K transistors, the potential of the second electrode pad tends to be uniform. As a result, fluctuations in the reference potential of each transistor can be suppressed.
第j及び第kのトランジスタの第2の電極パッドは、第2の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第2の電極パッドを電気的に接続することができる。 The second electrode pads of the jth and kth transistors may be directly connected by a second conductor. Even in this case, each second electrode pad of the transistor can be electrically connected.
半導体装置は、基板の主面に設けられ、配線パターンを介して並列に接続されるM個の追加トランジスタ(Mは、2以上の整数)であって、各追加トランジスタは、第4の電極パッド、第5の電極パッド、及び第4の電極パッドと第5の電極パッドとの間の導通を制御する制御電圧を受けるための第6の電極パッド、を有する、M個の追加トランジスタ、を更に備え、並列接続された複数の第4の電極パッドが、並列接続された複数の第2の電極パッドに電気的に接続されることによって、並列接続されたK個のトランジスタは、並列接続されたM個の追加トランジスタに直列接続されており、M個のトランジスタの各々の第5の電極パッドと、配線パターンとは、第1の導線によって、電気的に接続されており、M個のトランジスタの第5の電極パッドどうしは、第2の導線によって電気的に接続されていてもよい。 The semiconductor device includes M additional transistors (M is an integer of 2 or more) provided in the main surface of the substrate and connected in parallel via the wiring pattern, and each additional transistor includes a fourth electrode pad. , A fifth electrode pad, and a sixth electrode pad for receiving a control voltage that controls conduction between the fourth electrode pad and the fifth electrode pad, and M additional transistors, The plurality of fourth electrode pads connected in parallel are electrically connected to the plurality of second electrode pads connected in parallel, so that the K transistors connected in parallel are connected in parallel. The M additional transistors are connected in series, and the fifth electrode pad of each of the M transistors and the wiring pattern are electrically connected to each other by the first conductor. 5th Electrode pads to each other may be electrically connected by a second conductor.
各追加トランジスタも、第6の電極に上記制御電圧を印加することで、第4及び第5の電極間の導通が制御されるので、スイッチング素子として機能する。従って、K個のトランジスタ及びM個の追加トランジスタのそれぞれは、スイッチング素子として機能することになる。そして、並列接続されたトランジスタは一つのトランジスタと見なせるため、上記のように、並列接続されたK個のトランジスタと、並列接続されたM個のトランジスタとが直列接続されている場合、K個のトランジスタで表される一つのトランジスタと、M個の追加トランジスタで表される一つの追加トランジスタが直列接続されていることになる。このような構成では、K個のトランジスタで表される一つのトランジスタと、M個の追加トランジスタで表される一つの追加トランジスタとのON/OFFをそれぞれ制御することで、例えば、半導体装置を、一相の電力変換回路(例えば、インバータ回路)として機能させることができる。 Each additional transistor also functions as a switching element because conduction between the fourth and fifth electrodes is controlled by applying the control voltage to the sixth electrode. Therefore, each of the K transistors and the M additional transistors functions as a switching element. Since the transistors connected in parallel can be regarded as one transistor, as described above, when K transistors connected in parallel and M transistors connected in parallel are connected in series, K transistors are connected. One transistor represented by a transistor and one additional transistor represented by M additional transistors are connected in series. In such a configuration, for example, by controlling ON / OFF of one transistor represented by K transistors and one additional transistor represented by M additional transistors, for example, a semiconductor device It can function as a one-phase power conversion circuit (for example, an inverter circuit).
第6の電極パッドに印加される制御電圧は、通常、第5の電極パッドの電位を基準電位として設定される。上記構成では、M個の追加トランジスタの第5の電極パッドどうしは、第1の導線より断面積が小さい第2の導線によって電気的に接続されているので、追加トランジスタにおける基準電位の変動をも抑制しつつ、第2の導線が接続される際の追加トランジスタへのダメージをも低減することが可能になる。 The control voltage applied to the sixth electrode pad is usually set with the potential of the fifth electrode pad as a reference potential. In the above configuration, the fifth electrode pads of the M additional transistors are electrically connected by the second conductive wire having a smaller cross-sectional area than the first conductive wire. While suppressing, it is possible to reduce damage to the additional transistor when the second conductive wire is connected.
K個のトランジスタの各々は、基板の主面において、配線パターンの第1の領域周りに同心円状に配置され、M個の追加トランジスタは、基板の主面において、配線パターンの第2の領域周りに同心円状に配置され、K個のトランジスタの各々の第2の電極パッドと、第1の領域とが、第1の導線によって直接接続され、M個のトランジスタの各々の第5の電極パッドと、第2の領域とが、第2の導線によって直接接続されていてもよい。これにより、各トランジスタの第2の電極パッドと、配線パターンの第1の領域とを直接接続する第1の導線の長さをほぼ均一にできる。これにより、第1の導線のインピーダンス(インダクタンス)の影響がK個のトランジスタで互いにほぼ等しくなるので、第2の電極パッドの電位が均一になりやすい。その結果、各トランジスタの基準電位の変動を抑制することができる。同様に、各追加トランジスタの第5の電極パッドと、配線パターンの第2の領域とを接続する第2の導線の長さをほぼ均一にできる。これにより、第1の導線のインピーダンス(インダクタンス)の影響がM個の追加トランジスタで互いにほぼ等しくなるので、第5の電極パッドの電位が均一になりやすい。その結果、各追加トランジスタの基準電位の変動を抑制することができる。 Each of the K transistors is concentrically arranged around the first region of the wiring pattern on the main surface of the substrate, and the M additional transistors are arranged around the second region of the wiring pattern on the main surface of the substrate. The second electrode pad of each of the K transistors and the first region are directly connected by the first conductor, and the fifth electrode pad of each of the M transistors The second region may be directly connected to the second conductor. Thereby, the length of the 1st conducting wire which directly connects the 2nd electrode pad of each transistor and the 1st field of a wiring pattern can be made substantially uniform. As a result, the influence of the impedance (inductance) of the first conductor is almost equal among the K transistors, so that the potential of the second electrode pad tends to be uniform. As a result, fluctuations in the reference potential of each transistor can be suppressed. Similarly, the length of the second conducting wire connecting the fifth electrode pad of each additional transistor and the second region of the wiring pattern can be made substantially uniform. As a result, the influence of the impedance (inductance) of the first conducting wire becomes almost equal to each other by the M additional transistors, and therefore the potential of the fifth electrode pad tends to be uniform. As a result, fluctuations in the reference potential of each additional transistor can be suppressed.
半導体装置は、M個のトランジスタのうちの第m及び第nのトランジスタ(m,nは、1〜Mのうちの互いに異なる任意の整数)に対して設けられる追加ダイオードを更に備え、追加ダイオードは、カソード電極パッドとアノード電極パッドとを有し、追加ダイオードのカソード電極パッドは、第mのトランジスタの第4の電極パッドに電気的に接続されており、追加ダイオードのアノード電極パッドは、第nのトランジスタの第5の電極パッドに電気的に接続されており、第m及び第nのトランジスタの第5の電極パッドは、第2の導線及び追加ダイオードを介して電気的に接続されていてもよい。上記接続関係では、追加ダイオードは、並列接続されたM個の追加トランジスタに対する還流ダイオードとして機能するので、各追加トランジスタを保護することができる。上記構成では、還流ダイオードとしての追加ダイオードを利用してM個のトランジスタの第5の電極パッドどうしを電気的に接続している。 The semiconductor device further includes an additional diode provided for the m-th and n-th transistors (m and n are any different integers from 1 to M) of the M transistors. A cathode electrode pad and an anode electrode pad, and the cathode electrode pad of the additional diode is electrically connected to the fourth electrode pad of the mth transistor, and the anode electrode pad of the additional diode is nth The fifth electrode pads of the mth and nth transistors are electrically connected to each other through the second conductor and the additional diode. Good. In the above connection relationship, the additional diode functions as a free-wheeling diode for the M additional transistors connected in parallel, so that each additional transistor can be protected. In the above configuration, the fifth electrode pads of the M transistors are electrically connected using an additional diode as a freewheeling diode.
第mのトランジスタの第5の電極パッドと追加ダイオードのアノード電極パッドとは、第2の導線によって直接接続されており、かつ、第nのトランジスタの第5の電極パッドと、追加ダイオードのアノード電極パッドとは、第2の導線によって直接接続されていてもよい。このようにしても、追加トランジスタの各々の第2の電極パッドを電気的に接続することができる。 The fifth electrode pad of the mth transistor and the anode electrode pad of the additional diode are directly connected by the second conductor, and the fifth electrode pad of the nth transistor and the anode electrode of the additional diode The pad may be directly connected by the second conductor. Even in this case, the second electrode pads of the additional transistors can be electrically connected.
第1の導線はワイヤであり、第2の導線は、第1の導線の径の1/2以下の径を有するワイヤであってよい。このように径の小さい(断面積の小さい)導線を用いることによって、半導体装置にダメージを与える可能性を十分に低減することができる。 The first conducting wire may be a wire, and the second conducting wire may be a wire having a diameter that is ½ or less of the diameter of the first conducting wire. By using a conducting wire having a small diameter (small cross-sectional area) in this way, the possibility of damaging the semiconductor device can be sufficiently reduced.
[本願発明の実施形態の詳細]
本願発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしても一致していない。
[Details of the embodiment of the present invention]
Specific examples of the semiconductor device according to the embodiment of the present invention will be described below with reference to the drawings. The present invention is not limited to these exemplifications, but is defined by the claims, and is intended to include all modifications within the meaning and scope equivalent to the claims. In the description of the drawings, the same reference numerals are given to the same elements, and duplicate descriptions are omitted. The dimensional ratios in the drawings do not always coincide with those described.
[第1実施形態]
図1は、第1実施形態に係る半導体装置10を模式的に示す平面図である。図1に示すように、半導体装置10は、基板100と、K個(Kは2以上の整数)のトランジスタ110と、L個(Lは2以上の整数)のダイオード120と、複数の導線W1と、複数の導線W2とを備える。
[First Embodiment]
FIG. 1 is a plan view schematically showing the
図1では、K及びLが2の場合を例示している。K個のトランジスタ110を区別して説明する場合は、トランジスタ110i(iは、1〜Kの何れかの整数)と称する場合もある。トランジスタ110の構成要素についても同様に“i”を符号に下付きで付して区別する場合もある。図1では、一例として2個のトランジスタ1101,1102が図示されている。 FIG. 1 illustrates the case where K and L are two. When the K transistors 110 are described separately, they may be referred to as transistors 110 i (i is an integer from 1 to K). Similarly, the components of the transistor 110 may be distinguished by adding “i” as a subscript to the reference numeral. In FIG. 1, two transistors 110 1 and 110 2 are illustrated as an example.
L個のダイオード120を区別して説明する場合は、ダイオード120h(hは、1〜Lの何れかの整数)と称する場合もある。ダイオード120の構成要素についても同様に、“h”を符号に下付きで付して区別する場合もある。図1では、一例として2個のダイオード1201,1202が図示されている。 When the L diodes 120 are described separately, they may be referred to as diodes 120 h (h is an integer from 1 to L). Similarly, the components of the diode 120 may be distinguished by adding “h” as a subscript to the reference numeral. In FIG. 1, two diodes 120 1 and 120 2 are illustrated as an example.
基板100は、主面100aを有する絶縁性基板である。主面100aには、配線パターン150が形成されている。図1に示す例では、配線パターン150は、ソース用配線パターン150S、ドレイン用配線パターン150D及びゲート用配線パターン150Gを含む。配線パターン150に含まれる各パターンは、電気的に分離されている。ソース用配線パターン150Sには、ソース用端子TSが設けられている。ドレイン用配線パターン150Dには、ドレイン用端子TDが設けられている。ゲート用配線パターン150Gには、ゲート用端子TGが設けられている。
The
ソース用端子TS、ドレイン用端子TD及びゲート用端子TGは、例えば、ソース用配線パターン150S、ドレイン用配線パターン150D及びゲート用配線パターン150Gと外部回路(不図示)等の半導体装置10外部の要素とを電気的に接続するために用いられる。
The source terminal TS, the drain terminal TD, and the gate terminal TG are, for example, elements outside the
トランジスタ110は、例えばパワーモジュール等においてスイッチング素子として用いられる半導体素子である。図1に示す例では、トランジスタ110は、矩形形状を有する半導体チップとして実現される。トランジスタ110の材料の例は、ワイドバンドギャップ半導体及びSiを含み、ワイドバンドギャップ半導体の例は、SiC、GaN及びダイアモンドを含む。本実施形態では、トランジスタ110がMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である場合について説明するが、トランジスタ110の種類はこれに限定されない。トランジスタ110は、例えば、IGBT(Insulated Gate Bipolar Transistor)であってもよい。 The transistor 110 is a semiconductor element used as a switching element in a power module or the like, for example. In the example shown in FIG. 1, the transistor 110 is realized as a semiconductor chip having a rectangular shape. Examples of the material of the transistor 110 include a wide band gap semiconductor and Si, and examples of the wide band gap semiconductor include SiC, GaN, and diamond. In this embodiment, the case where the transistor 110 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) will be described, but the type of the transistor 110 is not limited to this. The transistor 110 may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
ダイオード120は、トランジスタ110の還流ダイオードとして用いられる半導体素子である。ダイオード120も、トランジスタ110と同様に半導体チップとして実現され得る。ダイオード120の材料の例は、トランジスタ110の材料の例と同様とし得る。 The diode 120 is a semiconductor element used as a free-wheeling diode for the transistor 110. The diode 120 can also be realized as a semiconductor chip like the transistor 110. An example of the material of the diode 120 may be similar to the example of the material of the transistor 110.
図1と共に図2を参照して、トランジスタ110i及びダイオード120iについて説明する。図2は、図1における矢印ARの方向に沿って見た半導体装置10を模式的に示す側面図である。そのため、i=1の場合のトランジスタ110i及びダイオード120iが図示されている。なお、図2においては、半導体装置10に含まれる要素のうち、基板100、トランジスタ1101、ダイオード1201及び配線パターン150のみが図示されている。
The transistor 110 i and the diode 120 i will be described with reference to FIG. 2 together with FIG. FIG. 2 is a side view schematically showing the
図1及び図2に示すように、トランジスタ110iは、ドレイン電極パッド111iと、ソース電極パッド112iと、ゲート電極パッド113iとを含む。ドレイン電極パッド111iは、トランジスタ110iのソース(不図示)に電気的に接続された第1の電極パッドである。ソース電極パッド112iは、トランジスタ110iのドレイン(不図示)に電気的に接続された第2の電極パッドである。ゲート電極パッド113iは、トランジスタ110iのゲート(不図示)に接続された第3の電極パッドである。ドレイン電極パッド111iとソース電極パッド112iとの間には、パワーモジュール等において扱われる大電流が流れ得る。ゲート電極パッド113iは、ドレイン電極パッド111iとソース電極パッド112iとの間の導通を制御する制御電圧を受けるための電極パッドである。 As shown in FIGS. 1 and 2, the transistor 110 i includes a drain electrode pad 111 i , a source electrode pad 112 i, and a gate electrode pad 113 i . The drain electrode pad 111 i is a first electrode pad that is electrically connected to the source (not shown) of the transistor 110 i . The source electrode pad 112 i is a second electrode pad electrically connected to the drain (not shown) of the transistor 110 i . The gate electrode pad 113 i is a third electrode pad connected to the gate (not shown) of the transistor 110 i . A large current handled in a power module or the like can flow between the drain electrode pad 111 i and the source electrode pad 112 i . The gate electrode pad 113 i is an electrode pad for receiving a control voltage for controlling conduction between the drain electrode pad 111 i and the source electrode pad 112 i .
ドレイン電極パッド111iは、トランジスタ110iの一端面(図2において裏面)に設けられている。ドレイン電極パッド111iは、例えば半田または導電性接着剤によって、ドレイン用配線パターン150Dに接合される。これにより、ドレイン電極パッド111iと、ドレイン用配線パターン150Dとが、電気的に接続されている。このように、本実施形態において、ドレイン電極パッド111iは、ドレイン用配線パターン150D側に配置するため、図1では図示の都合上、波線の引き出し線を使用してドレイン電極パッド111iを示している。他の図においても同様である。
The drain electrode pad 111 i is provided on one end surface (the back surface in FIG. 2) of the transistor 110 i . The drain electrode pad 111 i is bonded to the
ソース電極パッド112i及びゲート電極パッド113iは、互いに電気的に分離されて、トランジスタ110iの他端面(図2では、表面)に設けられている。 The source electrode pad 112 i and the gate electrode pad 113 i are electrically separated from each other and provided on the other end surface (the surface in FIG. 2) of the transistor 110 i .
ダイオード120iは、カソード電極パッド121iと、アノード電極パッド122iとを含む。カソード電極パッド121iは、ダイオード120iのカソード(不図示)に電気的に接続された電極パッドである。カソード電極パッド121iは、ダイオード120iの一端面(図2において裏面)に設けられている。カソード電極パッド121iは、例えば半田または導電性接着剤によって、ドレイン用配線パターン150Dに接合される。これにより、カソード電極パッド121iと、ドレイン用配線パターン150Dとが、電気的に接続されている。また、ドレイン電極パッド111iと、カソード電極パッド121iとが、ドレイン用配線パターン150Dを介して電気的に接続されている。
The diode 120 i includes a cathode electrode pad 121 i and an anode electrode pad 122 i . The cathode electrode pad 121 i is an electrode pad electrically connected to the cathode (not shown) of the diode 120 i . The cathode electrode pad 121 i is provided on one end surface (the back surface in FIG. 2) of the diode 120 i . The cathode electrode pad 121 i is bonded to the
アノード電極パッド122iは、ダイオード120iのアノード(不図示)に電気的に接続された電極パッドである。アノード電極パッド122は、ダイオード120の他端面(図2では表面)に設けられている。 The anode electrode pad 122 i is an electrode pad electrically connected to the anode (not shown) of the diode 120 i . The anode electrode pad 122 is provided on the other end surface (surface in FIG. 2) of the diode 120.
導線W1は、半導体装置10の各要素を電気的に接続するための第1の導線である。導線W1の材料はとくに限定されないが、例えばアルミや銅等が用いられる。導線W1の断面形状はとくに限定されないが、例えば、略円形の断面形状である。略円形の断面形状を有する導線を、本実施形態では、単にワイヤと称することとする。なお、それ以外の断面形状としては、例えば略長方形の断面形状がある。略長方形の断面形状を有する導線は、リボンとも称される。導線W1を用いた接続関係について説明する。
The conducting wire W1 is a first conducting wire for electrically connecting each element of the
トランジスタ110のソース電極パッド112と、ソース用配線パターン150Sとは、導線W1によって電気的に接続されている。具体的に、導線W1の一端がソース電極パッド1121にボンディングされ、他端がソース用配線パターン150Sにボンディングされることによって、ソース電極パッド1121と、ソース用配線パターン150Sとが直接接続されている。図1に示す例では、ソース電極パッド1121とソース用配線パターン150Sとが2本の導線W1によって電気的に接続されているが、両者を電気的に接続する導線W1の本数はこれに限定されない。
The source electrode pad 112 of the transistor 110 and the
同様にして、ソース電極パッド1122と、ソース用配線パターン150Sとは、導線W1によって電気的に接続されている。これにより、ソース電極パッド1121と、ソース電極パッド1122とは、導線W1及びソース用配線パターン150Sを介して電気的に接続されている。
Similarly, the source electrode pad 112 2, and the
また、ダイオード120のアノード電極パッド122と、ソース用配線パターン150Sとは、導線W1によって電気的に接続されている。具体的に、導線W1の一端がアノード電極パッド1221にボンディングされ、他端がソース用配線パターン150Sにボンディングされることによって、アノード電極パッド1221と、ソース用配線パターン150Sとが、直接接続されている。これにより、アノード電極パッド1221と、ソース電極パッド1121とが、導線W1及びソース用配線パターン150Sを介して電気的に接続されている。図1に示す例では、アノード電極パッド1221とソース用配線パターン150Sとが3本の導線W1によって電気的に接続されているが、両者を電気的に接続する導線W1の本数はこれに限定されない。
Further, the anode electrode pad 122 of the diode 120 and the
同様にして、アノード電極パッド1222と、ソース用配線パターン150Sとが、導線W1によって直接接続されている。これにより、アノード電極パッド1222と、ソース電極パッド1222とが、導線W1及びソース用配線パターン150Sを介して電気的に接続されている。
Similarly, an anode electrode pad 122 2, and the
更に、トランジスタ110のゲート電極パッド113と、ゲート用配線パターン150Gとが、導線W1によって電気的に接続されている。具体的に、導線W1の一端がゲート電極パッド1131にボンディングされ、他端がゲート用配線パターン150Gにボンディングされることによって、ゲート電極パッド1131と、ゲート用配線パターン150Gとが、直接接続されている。これにより、ゲート電極パッド1131と、ゲート用配線パターン150Gとが、導線W1を介して電気的に接続されている。図1に示す例では、ゲート電極パッド1131とゲート用配線パターン150Gとが1本の導線W1によって電気的に接続されているが、両者を接続する導線W1の本数はこれに限定されない。
Further, the gate electrode pad 113 of the transistor 110 and the
同様にして、ゲート電極パッド1132と、ゲート用配線パターン150Gとが、導線W1を介して電気的に接続されている。
Similarly, a gate electrode pad 113 2, and the
上記配線構造では、K個のトランジスタ110は、電気的に並列に接続されており、L個のダイオード120も電気的に並列に接続されている。 In the above wiring structure, the K transistors 110 are electrically connected in parallel, and the L diodes 120 are also electrically connected in parallel.
導線W2は、K個のトランジスタ110のソース電極パッド112どうしを電気的に接続するための第2の導線である。導線W2の材料はとくに限定されないが、例えば、導線W1の材料と同様のものであってもよい。 The conducting wire W2 is a second conducting wire for electrically connecting the source electrode pads 112 of the K transistors 110. The material of the conducting wire W2 is not particularly limited, but may be the same as the material of the conducting wire W1, for example.
導線W2は、少なくとも断面積の大きさにおいて、導線W1とは異なる種類の導線である。具体的に、導線W2は、導線W1の断面積よりも小さい断面積を有する。導線W2の例は、ワイヤ及びリボンを含む。 The conducting wire W2 is a different type of conducting wire from the conducting wire W1 at least in the size of the cross-sectional area. Specifically, the conducting wire W2 has a cross-sectional area smaller than the cross-sectional area of the conducting wire W1. Examples of the conductive wire W2 include a wire and a ribbon.
例えば、導線W1及び導線W2がいずれもワイヤである場合、導線W2は、導線W1の径の1/2以下の径を有するワイヤであってもよい。 For example, when the conducting wire W1 and the conducting wire W2 are both wires, the conducting wire W2 may be a wire having a diameter equal to or less than ½ of the diameter of the conducting wire W1.
半導体装置10での導線W2による配線構造について説明すると、L個のダイオード120を備えている形態では、トランジスタ(第jのトランジスタ)110j(jは、1〜Kのうちの任意の整数)及びトランジスタ(第kのトランジスタ)110k(kは、1〜Kのうちのjとは異なる任意の整数)のソース電極パッド112j,112kどうしが、2つのトランジスタ110j,110kに対して設けられるダイオード(以下、第1の所定ダイオードと称す)及び導線W2を介して電気的に接続されている。この場合、2つのトランジスタ110j、110kは、導線W2によりバイパス接続されていることになるので、第1の所定ダイオードはバイパス接続用ダイオードとしても機能する。
The wiring structure of the
図1には、jが1でありkが2の場合が例示されており、第1の所定ダイオードはダイオード1201である。この場合、トランジスタ1101のソース電極パッド1121と、トランジスタ1101,1102に対して設けられたダイオード1201のアノード電極パッド1221とに導線W2がボンディングされることによって、ソース電極パッド1121と、アノード電極パッド1221とが直接接続されている。 FIG 1, j is illustrated cases is k is 2 and 1, the first predetermined diode is a diode 120 1. In this case, the source electrode pad 112 1 of the transistor 110 1, by the transistors 110 1, 110 diodes 120 1 of the anode electrode pad 122 1 and the conductor W2 provided for 2 are bonded, a source electrode pad 112 1, is directly connected to the anode electrode pad 122 1.
更に、トランジスタ1102のソース電極パッド1122と、ダイオード1201のアノード電極パッド1221とに導線W2がボンディングされることによって、ソース電極パッド1122と、アノード電極パッド1221とが直接接続されている。これにより、トランジスタ1101,1102のソース電極パッド1121,1122どうしが、ダイオード1201のアノード電極パッド1221及び導線W2を介して電気的に接続されている。 Further, a source electrode pad 112 and second transistor 110 2, by the conductor W2 is bonded to the anode electrode pad 122 first diode 120 1, and the source electrode pad 112 2, are connected the anode electrode pad 122 1 and is directly ing. Thereby, the source electrode pads 112 1 and 112 2 of the transistors 110 1 and 110 2 are electrically connected to each other via the anode electrode pad 122 1 and the conductive wire W 2 of the diode 120 1 .
また、アノード電極パッド1221とソース用配線パターン150Sとに導線W2がボンディングされることによって、アノード電極パッド1221とソース用配線パターン150Sとが直接接続されてもよい。
Further, by wires W2 to the anode electrode pad 122 1 and the
図1に示したように、トランジスタ1121、ダイオード1211及びソース用配線パターン150Sのように複数の構成要素間を導線W2で接続する場合、それらは、導線W2によってステッチボンディングされてもよい。トランジスタ1122、ダイオード1211及びソース用配線パターン150Sについても同様である。
As shown in FIG. 1, when a plurality of components are connected by a conductive wire W2 such as the transistor 112 1 , the diode 121 1 and the
図1には、K=2の場合を具体的に例示しているため、(j,k)が(1,2)の場合を例示し、それらに対応する第1の所定ダイオードとしてダイオード1201を例示した。例えば、Kが3以上の場合、(j,k)の組の例としては、(1,2),(2,3),(3,4),・・・,(K−2,K−1),(K−1,K)が挙げられ、各組に対して第1の所定ダイオードが設けられていればよい。 Since FIG. 1 specifically illustrates the case where K = 2, the case where (j, k) is (1, 2) is illustrated, and the diode 120 1 is used as the first predetermined diode corresponding to them. Was illustrated. For example, when K is 3 or more, examples of the set of (j, k) include (1, 2), (2, 3), (3,4), ..., (K-2, K- 1) and (K-1, K), and the first predetermined diodes may be provided for each set.
以上説明した半導体装置10の構成では、半導体装置10は、図3に示した等価回路で表される。図3は、半導体装置10の等価回路を示す図である。図3に示す例では、図1に例示した半導体装置10との対応関係を示すためにK=L=2の場合を示している。
In the configuration of the
図3に示すように、トランジスタTr1,Tr2は、並列接続されている。具体的に、トランジスタTr1のドレイン、ソース及びゲートと、Tr2のドレイン、ソース及びゲートとが、それぞれ電気的に接続されている。 As shown in FIG. 3, the transistors Tr1 and Tr2 are connected in parallel. Specifically, the drain, source and gate of the transistor Tr1 are electrically connected to the drain, source and gate of Tr2, respectively.
トランジスタTr1,Tr2の各々に対しては、ダイオードD1,D2がそれぞれ接続されている。 Diodes D1 and D2 are connected to the transistors Tr1 and Tr2, respectively.
ダイオードD1のアノードはトランジスタTr1のソースに接続され、ダイオードD1のカソードはトランジスタTr1のドレインに接続される。ダイオードD2のアノードはトランジスタTr2のソースに接続され、ダイオードD2のカソードはトランジスタTr2のドレインに接続される。ダイオードD1は、とくにトランジスタTr1の還流ダイオードとして機能する。ダイオードD2は、とくにトランジスタTr2の還流ダイオードとして機能する。ただし、先に説明したようにトランジスタTr1,Tr2は並列接続されているので、ダイオードD1,D2も並列接続されることとなる。よって、ダイオードD1,D2が全体として、トランジスタTr1,Tr2の還流ダイオードとして機能し得る。 The anode of the diode D1 is connected to the source of the transistor Tr1, and the cathode of the diode D1 is connected to the drain of the transistor Tr1. The anode of the diode D2 is connected to the source of the transistor Tr2, and the cathode of the diode D2 is connected to the drain of the transistor Tr2. The diode D1 particularly functions as a free-wheeling diode for the transistor Tr1. The diode D2 particularly functions as a free-wheeling diode for the transistor Tr2. However, since the transistors Tr1 and Tr2 are connected in parallel as described above, the diodes D1 and D2 are also connected in parallel. Therefore, the diodes D1 and D2 can function as a free-wheeling diode for the transistors Tr1 and Tr2 as a whole.
端子t1は、トランジスタTr1,Tr2のドレインに接続される。端子t2は、トランジスタTr1,Tr2のソースに接続される。端子t3は、トランジスタTr1,Tr2のゲートに接続される。 The terminal t1 is connected to the drains of the transistors Tr1 and Tr2. The terminal t2 is connected to the sources of the transistors Tr1 and Tr2. The terminal t3 is connected to the gates of the transistors Tr1 and Tr2.
トランジスタTr1,Tr2は、トランジスタ1101,1102(図1)に対応する。ダイオードD1,D2は、ダイオード1201,1202(図1)に対応する。端子t1,t2,t3は、ドレイン用端子TD、ソース用端子TS、ゲート用端子TG(図1)に対応する。 The transistors Tr1 and Tr2 correspond to the transistors 110 1 and 110 2 (FIG. 1). The diodes D1 and D2 correspond to the diodes 120 1 and 120 2 (FIG. 1). The terminals t1, t2, and t3 correspond to the drain terminal TD, the source terminal TS, and the gate terminal TG (FIG. 1).
図3の等価回路を参照しながら半導体装置10の動作について説明する。端子t1に正電圧及び端子t2に負電圧を印加した状態で、端子t3に制御電圧を印加すると、トランジスタTr1,Tr2のドレイン及びソース間が導通する。これにより、端子t1及び端子t2間に電流が流れる。このように、端子t1及び端子t2間に流れる電流を主電流と称す。そのため、端子t3に対する制御電圧を例えばON/OFF制御すれば、半導体装置10が一つのスイッチング素子として機能する。よって、半導体装置10は、例えば、パワーモジュールにおける一相のインバータ回路の上アームの部分又は下アームの部分として用いられ得る。端子t3に印加される制御電圧は、通常、端子t2の電位を基準に設定される。
The operation of the
次に、半導体装置10において導線W2を設けていることの作用効果について、導線W2を設けない場合と比較しながら説明する。
Next, the effect of providing the conducting wire W2 in the
前述したように、端子t3に印加される制御電圧は、通常、端子t2の電位を基準に設定される。これは、図1に示した実装状態において、各トランジスタ110のソース電極パッド112の電位が等しいことを想定している。しかしながら、導線W2を考慮していない場合、ソース用端子TSからK個のトランジスタ110の各々のソース電極パッド112への第1の電流経路の長さがそれぞれ異なるため、例えば、導線W1におけるインダクタンスの影響により、各トランジスタ110のソース電極パッド112の電位が異なる。その結果、例えば、図3の等価回路において、端子t1と端子t2が短絡され、ドレイン・ソース間に大きな電流が流れる場合には、トランジスタTr1,トランジスタTr2のゲートの電位が発振することがある。なお、端子t1と端子t2が短絡する場合は、例えば、半導体装置10がインバータ等に適用され負荷が短絡した場合等である。
As described above, the control voltage applied to the terminal t3 is usually set based on the potential of the terminal t2. This assumes that the potentials of the source electrode pads 112 of the transistors 110 are equal in the mounting state shown in FIG. However, when the conductive wire W2 is not considered, the length of the first current path from the source terminal TS to each of the source electrode pads 112 of the K transistors 110 is different. Due to the influence, the potential of the source electrode pad 112 of each transistor 110 is different. As a result, for example, in the equivalent circuit of FIG. 3, when the terminal t1 and the terminal t2 are short-circuited and a large current flows between the drain and the source, the potentials of the gates of the transistors Tr1 and Tr2 may oscillate. The terminal t1 and the terminal t2 are short-circuited, for example, when the
これを防ぐためには、K個のトランジスタ110のソース電極パッド112どうしを、主電流の影響受けないように、できるだけ短い導線によって電気的に接続するとよい。これにより、K個のトランジスタ110の間で基準電位が均一となり、上述の発振の拡大が抑制される。 In order to prevent this, the source electrode pads 112 of the K transistors 110 may be electrically connected by the shortest possible conductors so as not to be affected by the main current. Thereby, the reference potential becomes uniform among the K transistors 110, and the above-described expansion of oscillation is suppressed.
その場合、半導体装置10において、各トランジスタ110のソース電極パッド112どうしを、主電流を流すための導線W1で接続することが考えられる。つまり、導線W1を、各トランジスタ110の基準電位の変動を抑制するための導線として用いることが考えられる。しかし、導線W1のボンディングは、トランジスタ110にダメージを与える可能性がある。
In that case, in the
これに対して、半導体装置10では、導線W2によって、トランジスタ110のソース電極パッド112(図1ではソース電極パッド1121,1122)どうしを電気的に接続している。図1からも理解されるように、導線W2を介してソース電極パッド1121,1122どうしが電気的に接続される経路は、導線W1及びソース用配線パターン150Sを介してソース電極パッド1121,1122どうしが電気的に接続される経路よりも短い。また、導線W2は、導線W1より断面積が小さいため、主電流は、導線W2にほとんど流れない。
On the other hand, in the
このように主電流の影響を受けない導線W2を介して短い距離でK個のトランジスタ110のソース電極パッド112どうしが電気的に接続されることによって、K個のトランジスタ110の間で、ソース電極パッド112の電位(基準電位)が均一となる。このため、例えば半導体装置10をパワーモジュールに用いた場合に負荷が短絡して各トランジスタ110に大きな短絡電流が流れても、トランジスタ110のゲート電極パッド113に生じ得る発振の拡大を抑制することができる。
In this way, the source electrode pads 112 of the K transistors 110 are electrically connected to each other between the K transistors 110 by a short distance through the conductive wire W2 that is not affected by the main current. The potential of the pad 112 (reference potential) becomes uniform. For this reason, for example, when the
更に、導線W2は、導線W1の断面積よりも小さい断面積を有することから、断面積の大きい導線W1によって各トランジスタ110のソース電極パッド112どうしを電気的に接続する場合よりも、トランジスタ110及びダイオード120(以下、トランジスタ110等と称する場合もある)にダメージを与える可能性を低減することができる。この効果は、例えば、導線W2がステッチボンディングされるような場合にさらに有利な効果となり得る。これは、断面積の小さい導線W2の場合には、ステッチボンディングのためのパワーを小さくすることができるため等の理由による。 Furthermore, since the conductive wire W2 has a cross-sectional area smaller than the cross-sectional area of the conductive wire W1, the transistor 110 and the source electrode pad 112 of each transistor 110 are electrically connected to each other by the conductive wire W1 having a large cross-sectional area. The possibility of damaging the diode 120 (hereinafter sometimes referred to as the transistor 110 or the like) can be reduced. This effect can be more advantageous when, for example, the lead wire W2 is stitch-bonded. This is because the power for stitch bonding can be reduced in the case of the conductive wire W2 having a small cross-sectional area.
半導体装置10は、トランジスタ110j,110kに対して設けられる第1の所定ダイオードを含むL個のダイオード120を備えており、ダイオード120が還流ダイオードとして機能する。そのため、K個のトランジスタ110を保護することができる。
The
導線W1及び導線W2がいずれもワイヤである場合、導線W2は、導線W1の径の1/2以下の径を有するワイヤであってもよい。このように径の小さい(断面積の小さい)導線W2を用いることによって、トランジスタ110等にダメージを与える可能性を十分に低減することができる。 When both the conducting wire W1 and the conducting wire W2 are wires, the conducting wire W2 may be a wire having a diameter equal to or less than ½ of the diameter of the conducting wire W1. By using the conductive wire W2 having a small diameter (small cross-sectional area) as described above, the possibility of damaging the transistor 110 and the like can be sufficiently reduced.
また、導線W2の径が小さいと導線W2の電気抵抗率を大きくすることができる。導線W2の電気抵抗率を大きくすることで、導線W2に流れる得る電流の大きさを抑制し、それによって、主電流の影響を更に受けにくくすることができる。 Moreover, when the diameter of the conducting wire W2 is small, the electrical resistivity of the conducting wire W2 can be increased. By increasing the electrical resistivity of the conductive wire W2, the magnitude of the current that can flow through the conductive wire W2 can be suppressed, thereby making it less susceptible to the main current.
[第1変形例]
図4は、第1変形例に係る半導体装置10Aを模式的に示す平面図である。半導体装置10Aは、先に説明した半導体装置10(図1)と比較して、導線W2による配線構造が相違する。
[First Modification]
FIG. 4 is a plan view schematically showing a
半導体装置10Aでは、トランジスタ110j,110kのソース電極パッド112j,112kどうしが、導線W2によって直接接続されている。半導体装置10Aにおけるトランジスタ110j,110kは、たとえば互いに近接して配置されたトランジスタであってよい。具体的に、トランジスタ1101,1102のソース電極パッド1121,1122どうしが、導線W2によって直接接続されている。
In the
このような導線W2による配線構造によっても、K個のトランジスタ110のソース電極パッド112どうしを電気的に接続することができる。 Even with such a wiring structure using the conductive wire W2, the source electrode pads 112 of the K transistors 110 can be electrically connected to each other.
また、半導体装置10Aによれば、ソース電極パッド112j,112kどうしを、半導体装置10(図1)よりも少ない本数(1本のみでもよい)の導線W2によって、電気的に接続することができる。その分、トランジスタ110等にダメージを与える可能性を更に低減することができる。更に、半導体装置10Aによれば、ソース電極パッド112j,112kどうしが導線W2によって直接接続されるので、例えば、半導体装置10(図1)のように両者が第1の所定ダイオードのアノード電極パッド(図1ではダイオード1201のアノード電極パッド1221)及び導線W2を介して電気的に接続される場合よりも、短い距離でもって両者を接続することができる。よって、トランジスタ110j,110kの間、ひいてはK個のトランジスタ110の間で、ソース電極パッド112の電位(基準電位)をより均一にすることができる。
Further, according to the
[第2変形例]
図5は、別の変形例に係る半導体装置10Bを模式的に示す平面図である。半導体装置10Bは、先に説明した半導体装置10(図1)と比較して、導線W1及び導線W2による配線構造が相違する。
[Second Modification]
FIG. 5 is a plan view schematically showing a
半導体装置10Bでは、トランジスタ110jのソース電極パッド112jと、第1の所定ダイオードのアノード電極パッドとが、導線W1によって直接接続されている。具体的に、トランジスタ1101のトランジスタ1131と、ダイオード1201のアノード電極パッド1221とが、導線W1によって直接接続されている。
In the
トランジスタ110kのソース電極パッド112kと、第1の所定ダイオードのアノード電極とが、導線W2によって直接接続されている。具体的に、トランジスタ1102のソース電極パッド1122と、ダイオード1201のアノード電極パッド1221とが、導線W1によって直接接続されている。 And the source electrode pad 112 k of the transistor 110 k, and the anode electrode of the first predetermined diodes are connected directly by wire W2. Specifically, the source electrode pad 112 and second transistor 110 2, and the anode electrode pad 122 first diode 120 1 is directly connected by wires W1.
このような導線W2による配線構造によっても、K個のトランジスタ110のソース電極パッド112どうしを電気的に接続することができる。 Even with such a wiring structure using the conductive wire W2, the source electrode pads 112 of the K transistors 110 can be electrically connected to each other.
[第2実施形態]
図6は、第2実施形態に係る半導体装置20を模式的に示す平面図である。半導体装置20は、半導体装置10(図1)と比較して、基板100に代えて基板200を含み、更に、M個(Mは2以上の整数)のトランジスタ(追加トランジスタ)130と、N個(Nは2以上の整数)のダイオード(追加ダイオード)140とを含む点、及び各要素の配置や接続関係において相違する。
[Second Embodiment]
FIG. 6 is a plan view schematically showing the
図6では、K及びMが3でありL及びNが2の場合を例示している。M個のトランジスタ130を区別して説明する場合は、トランジスタ130f(fは、1〜Mの何れかの整数)と称する場合もある。トランジスタ130の構成要素についても同様に“f”を符号に下付きで付して区別する場合もある。図6では、一例として3個のトランジスタ1101,1102,1103と3個のトランジスタ1301,1302,1303が図示されている。N個のダイオード140を区別して説明する場合は、ダイオード140g(gは、1〜Nの何れかの整数)と称する場合もある。ダイオード140の構成要素についても同様に、“g”を符号に下付きで付して区別する場合もある。図6では、一例として2個のダイオード1201,1202及び2個のダイオード1401,1402が図示されている。 FIG. 6 illustrates a case where K and M are 3 and L and N are 2. When the M transistors 130 are described separately, the transistor 130 f (f is an integer from 1 to M) may be referred to. Similarly, the components of the transistor 130 may be distinguished from each other by adding “f” as a subscript. In FIG. 6, as an example, three transistors 110 1 , 110 2, 110 3 and three transistors 130 1 , 130 2 , 130 3 are illustrated. When the N diodes 140 are described separately, they may be referred to as diodes 140 g (g is an integer from 1 to N). Similarly, the components of the diode 140 may be distinguished from each other by adding “g” as a subscript. In FIG. 6, two diodes 120 1 and 120 2 and two diodes 140 1 and 140 2 are illustrated as an example.
基板200は、主面200aを有する絶縁性基板である。主面200aには、配線パターン155が形成されている。図6に示す例では、配線パターン155は、ゲート用配線パターン155Gと、補助配線パターン155Rと、ドレイン用配線パターン155Dと、ソース・ドレイン用配線パターン155SDと、ゲート用配線パターン156Gと、補助配線パターン156Rと、ソース用配線パターン156Sとを含む。配線パターン155に含まれる各パターンは、電気的に分離される。
The
ゲート用配線パターン155Gには、ゲート用端子TGが設けられる。補助配線パターン155Rには、補助端子TRが設けられる。ドレイン用配線パターン155Dには、ドレイン用端子TDが設けられる。ソース・ドレイン用配線パターン155SDには、出力用端子TOが設けられる。図6において、一点鎖線で示した出力用端子TOは、実線で示した出力用端子TOの配置状態に対する変形例を示すものである。ゲート用配線パターン156Gには、ゲート用端子TG2が設けられる。補助配線パターン156Rには、補助端子TR2が設けられる。ソース用配線パターン156Sには、ソース用端子TS2が設けられる。各端子は、各パターンと外部回路(不図示)等の半導体装置20外部の要素と電気的に接続するために用いられる。
A gate terminal TG is provided in the
トランジスタ110iは、ドレイン電極パッド111iが、ドレイン用配線パターン155Dに電気的に接続されるように、ドレイン電極パッド111iがドレイン用配線パターン155Dに接合されることによって、ドレイン用配線パターン155Dに搭載されている。同様に、ダイオード120hは、カソード電極パッド121hが、ドレイン用配線パターン155Dに電気的に接続されるように、カソード電極パッド121hがドレイン用配線パターン155Dに接合されることによって、ドレイン用配線パターン155Dに搭載されている。これにより、トランジスタ110iのドレイン電極パッド111iと、ダイオード120hのカソード電極パッド121hとは、ドレイン用配線パターン155Dを介して電気的に接続されている。
In the transistor 110 i , the drain electrode pad 111 i is joined to the
トランジスタ130fは、ドレイン電極パッド131f(第4の電極パッド)と、ソース電極パッド132f(第5の電極パッド)と、ゲート電極パッド133f(第6の電極パッド)とを含む。各電極パッドの詳細については、トランジスタ110fの対応する部分と同様であるので、ここでは説明を省略する。 The transistor 130 f includes a drain electrode pad 131 f (fourth electrode pad), a source electrode pad 132 f (fifth electrode pad), and a gate electrode pad 133 f (sixth electrode pad). For details of each electrode pad is similar to the corresponding portions of the transistor 110 f, the description thereof is omitted here.
ダイオード140gは、カソード電極パッド141gと、アノード電極パッド142gとを含む。各電極パッドの詳細については、ダイオード120hの対応する部分と同様であるので、ここでは説明を省略する。 The diode 140 g includes a cathode electrode pad 141 g and an anode electrode pad 142 g . The details of each electrode pad are the same as the corresponding portions of the diode 120 h , and thus the description thereof is omitted here.
トランジスタ130fは、ドレイン電極パッド131fが、ソース・ドレイン用配線パターン155SDに電気的に接続されるように、ドレイン電極パッド131fがソース・ドレイン用配線パターン155SDに接合されることによって、ソース・ドレイン用配線パターン155SDに搭載されている。同様に、ダイオード140gは、カソード電極パッド141gが、ソース・ドレイン用配線パターン155SDに電気的に接続されるように、カソード電極パッド121gがソース・ドレイン用配線パターン155SDに接合されることによって、ソース・ドレイン用配線パターン155SDに搭載されている。これにより、トランジスタ130fのドレイン電極パッド131fと、ダイオード140gのカソード電極パッド141gとは、ソース・ドレイン用配線パターン155SDを介して電気的に接続されている。 Transistor 130 f, by the drain electrode pad 131 f is, so as to be electrically connected to the source-drain wiring pattern 155SD, drain electrode pad 131 f is joined to the wiring pattern 155SD for source-drain, source It is mounted on the drain wiring pattern 155SD. Similarly, the diode 140 g has the cathode electrode pad 121 g joined to the source / drain wiring pattern 155SD so that the cathode electrode pad 141 g is electrically connected to the source / drain wiring pattern 155SD. Is mounted on the source / drain wiring pattern 155SD. Thus, the drain electrode pad 131 f of the transistor 130 f and the cathode electrode pad 141 g of the diode 140 g are electrically connected via the source / drain wiring pattern 155SD.
本実施形態においても、ドレイン電極パッド111i,131fは、基板200側に位置するため、図6では図示の都合上、破線の引出線を使用してドレイン電極パッド111i,131fを示している。
Also in the present embodiment, since the drain electrode pads 111 i and 131 f are located on the
半導体装置20では、K個のトランジスタ110の各々は、基板200の主面200aにおいて、配線パターン155(より具体的にはソース・ドレイン用配線パターン155SD)の第1の領域A1の周りに同心円状に配置されている。
In the
K個のトランジスタ110は、第1の領域A1を中心とする仮想的な一つの円周上に、所定の関係を空けて並んで配置されている。L個のダイオード120の各々は、たとえば、K個のトランジスタ110の間にそれぞれ配置されている。その場合、L=K−1であってよい。図6に示す例では、ダイオード1201は、トランジスタ1101とトランジスタ1102との間に配置されている。ダイオード1202は、トランジスタ1102とトランジスタ1103との間に配置されている。 The K transistors 110 are arranged side by side with a predetermined relationship on one virtual circumference centered on the first region A1. Each of the L diodes 120 is disposed between, for example, K transistors 110. In that case, L = K-1. In the example illustrated in FIG. 6, the diode 120 1 is disposed between the transistor 110 1 and the transistor 110 2 . Diode 120 2 is disposed between the transistor 110 2 and the transistor 110 3.
トランジスタ110iのソース電極パッド112iと、ソース・ドレイン用配線パターン155SDとは、導線W1によって直接接続されている。これにより、ソース電極パッド112iと、ソース・ドレイン用配線パターン155SDとが、電気的に接続されている。 The transistor 110 i source electrode pad 112 i, and the source-drain wiring pattern 155SD, are connected directly by wire W1. Thus, the source electrode pad 112 i and the source / drain wiring pattern 155SD are electrically connected.
トランジスタ110iのソース電極パッド112iと、補助配線パターン155Rとは、導線W1によって直接接続されている。これにより、ソース電極パッド112iと、補助配線パターン155Rとが、電気的に接続されている。
And the source electrode pad 112 i of the transistor 110 i, and the
半導体装置20においても、先に説明した半導体装置10(図1)と同様に、K個のトランジスタ110のうちのトランジスタ110jのソース電極パッド112jと、トランジスタ110j及びトランジスタ110kに対して設けられた第1の所定ダイオードのアノード電極パッドとが、導線W2によって直接接続されている。これにより、トランジスタ110i,110kのソース電極パッド112i,112kどうしは、導線W2及びダイオード120を介して電気的に接続されている。
In the
図6では、Kが3である形態を示しているので、j及びkの組み合わせは、jが1でありkが2である場合と、jが2でありkが3である場合の2組であり、それぞれに対して第1の所定ダイオードが設けられている。すなわち、jが1であり且つkが2である場合の2つのトランジスタ1101,1102に対する第1の所定ダイオードはダイオード1201である。jが2でありkが3である場合の2つのトランジスタ1102,1103に対する第1の所定ダイオードはダイオード1202である。 Since FIG. 6 shows a form in which K is 3, there are two combinations of j and k when j is 1 and k is 2 and when j is 2 and k is 3. A first predetermined diode is provided for each. That is, the first predetermined diode for the two transistors 110 1 and 110 2 when j is 1 and k is 2 is the diode 120 1 . The first predetermined diode for the two transistors 110 2 , 110 3 when j is 2 and k is 3 is a diode 120 2 .
図6に示す例を参照して、配線構造について具体的に説明する。トランジスタ1101のソース電極パッド1121と、トランジスタ1101,1102に対して設けられたダイオード1201のアノード電極パッド1221とは、導線W2によって直接接続されている。トランジスタ1102のソース電極パッド1122と、ダイオード1201のアノード電極パッド1221とは、導線W2によって直接接続されている。更に、トランジスタ1102のソース電極パッド1122と、トランジスタ1102,1103に対して設けられたダイオード1202のアノード電極パッド1222とが、導線W2によって直接接続されている。トランジスタ1103のソース電極パッド1123と、ダイオード1202のアノード電極パッド1222とは、導線W2によって直接接続されている。 The wiring structure will be specifically described with reference to the example shown in FIG. A source electrode pad 112 1 of the transistor 110 1, and the transistor 110 1, 110 anode electrode pad 122 1 of provided diodes 120 1 for two, are connected directly by wire W2. A source electrode pad 112 and second transistor 110 2, and the anode electrode pad 122 first diode 120 1, are connected directly by wire W2. Further, a source electrode pad 112 and second transistor 110 2, transistors 110 2, 110 and the anode electrode pad 122 and second diode 120 2 provided that with respect to 3, are connected directly by wire W2. A source electrode pad 112 third transistor 110 3, and the anode electrode pad 122 and second diode 120 2, are connected directly by wire W2.
このようにして、K個のトランジスタ110のソース電極パッド112どうしが、L個のダイオード120のアノード電極パッド122及び導線W2を介して電気的に接続されている。図6に示した導線W2によるK個のトランジスタ110とL個のダイオード120の配線構造では、それらは、導線W2によってステッチボンディングされてもよい。 In this way, the source electrode pads 112 of the K transistors 110 are electrically connected via the anode electrode pads 122 of the L diodes 120 and the conductive wires W2. In the wiring structure of K transistors 110 and L diodes 120 by the conductive wire W2 shown in FIG. 6, they may be stitch-bonded by the conductive wire W2.
M個のトランジスタ130は、K個のトランジスタ110に直列接続されている。具体的に、並列接続されたK個のトランジスタ110のソース電極パッド112と、並列接続されたM個のトランジスタ130のドレイン電極パッド131とが、ソース・ドレイン用配線パターン155SD及び導線W1を介して電気的に接続されている。 The M transistors 130 are connected in series to the K transistors 110. Specifically, the source electrode pads 112 of the K transistors 110 connected in parallel and the drain electrode pads 131 of the M transistors 130 connected in parallel are connected via the source / drain wiring pattern 155SD and the conductive wire W1. Electrically connected.
M個のトランジスタ130の各々は、基板200の主面200aにおいて、配線パターン155(より具体的にはソース・ドレイン用配線パターン155SD)の第2の領域A2の周りに同心円状に配置されている。
Each of the M transistors 130 is concentrically arranged around the second region A2 of the wiring pattern 155 (more specifically, the source / drain wiring pattern 155SD) on the
M個のトランジスタ130は、第2の領域A2を中心とする仮想的な一つの円周状に、所定の間隔を空けて並んで配置されている。N個のダイオード140の各々は、たとえば、M個のトランジスタ130の間にそれぞれ配置されている。その場合、N=M−1であってよい。図6に示す例では、ダイオード1401は、トランジスタ1301とトランジスタ1302との間に配置されている。ダイオード1402は、トランジスタ1302とトランジスタ1303との間に配置されている。 The M transistors 130 are arranged side by side with a predetermined interval in a virtual circumferential shape centering on the second region A2. Each of the N diodes 140 is disposed between, for example, M transistors 130. In that case, N = M-1. In the example illustrated in FIG. 6, the diode 140 1 is disposed between the transistor 130 1 and the transistor 130 2 . Diode 140 2 is disposed between the transistor 130 2 and the transistor 130 3.
トランジスタ130fのソース電極パッド132fと、ソース用配線パターン156Sとは、導線W1によって直接接続されている。これにより、ソース電極パッド132fと、ソース用配線パターン156Sとが、電気的に接続されている。
A transistor 130 f source electrode pad 132 f of the
トランジスタ130iのソース電極パッド132iと、補助配線パターン156Rとは、導線W1によって直接接続されている。これにより、ソース電極パッド132iと、補助配線パターン156Rとが、電気的に接続されている。
The transistor 130 i source electrode pad 132 i, and the
M個のトランジスタ130のソース電極パッド132どうしも、K個のトランジスタ110の場合と同様に、導線W2によって電気的に接続されている。 Similarly to the case of the K transistors 110, the source electrode pads 132 of the M transistors 130 are electrically connected by the conductive wire W2.
すなわち、図6に示したように、M個のトランジスタ130に対してN個のダイオード140を備えている形態では、M個のトランジスタ130のうちのトランジスタ(第mのトランジスタ)130m(mは、1〜Mのうちの任意の整数)及びトランジスタ(第nのトランジスタ)130n(nは、1〜Mのうちのmとは異なる任意の整数)のソース電極パッド132m,132nどうしが、2つのトランジスタ130m,130nに対して設けられるダイオード(以下、第2の所定ダイオードと称す)及び導線W2を介して電気的に接続されている。この場合、2つのトランジスタ130m,130nは、導線W2によりバイパス接続されていることになるので、第2の所定ダイオードもバイパス接続用ダイオードとしても機能する。 That is, as shown in FIG. 6, in the form in which N diodes 140 are provided for the M transistors 130, a transistor (m-th transistor) of the M transistors 130 (m-th transistor) 130 m (m is , 1 to M) and a transistor (n-th transistor) 130 n (n is an arbitrary integer different from m of 1 to M) source electrode pads 132 m and 132 n. The two transistors 130 m and 130 n are electrically connected via a diode (hereinafter referred to as a second predetermined diode) and a conducting wire W2. In this case, since the two transistors 130 m and 130 n are bypass-connected by the conducting wire W2, the second predetermined diode also functions as a bypass-connecting diode.
図6に示した例では、mが1でありnが2であるm及びnの組に対応する2つのトランジスタ130m,130nに対する第2の所定ダイオードがダイオード1401である。mが2でありnが3であるm及びnの組に対応する2つのトランジスタ1302,1303に対する第2の所定ダイオードがダイオード1402である。この場合、図6に示した様に、M個のトランジスタ130のうちのトランジスタ130mのソース電極パッド132mと、第2の所定ダイオードのアノード電極パッドとは、導線W2によって直接接続されている。これにより、トランジスタ130m,130nのソース電極パッド112m,112nどうしは、導線W2及び第2の所定ダイオードを介して電気的に接続されている。 In the example shown in FIG. 6, m is the second predetermined diode for the two transistors 130 m, 130 n corresponding to the set of m and n is 2 is n 1 is a diode 140 1. The second predetermined diode for the two transistors 130 2 , 130 3 corresponding to the set of m and n where m is 2 and n is 3 is the diode 140 2 . In this case, as shown in FIG. 6, the source electrode pad 132 m of the transistor 130 m of the M transistors 130 and the anode electrode pad of the second predetermined diode are directly connected by the conducting wire W2. . Thereby, the source electrode pads 112 m and 112 n of the transistors 130 m and 130 n are electrically connected to each other through the conductive wire W2 and the second predetermined diode.
具体的には、トランジスタ1301のソース電極パッド1321と、ダイオード1401のアノード電極パッド1421とは、導線W2によって接続されている。トランジスタ1302のソース電極パッド1322と、ダイオード1401のアノード電極パッド1421とは、導線W2によって接続されている。更に、トランジスタ1302のソース電極パッド1322と、トランジスタ1302,1303に対して設けられたダイオード1402のアノード電極パッド1422とが、導線W2によって直接接続されている。トランジスタ1303のソース電極パッド1323と、ダイオード1402のアノード電極パッド1422とは、導線W2によって直接接続されている。 Specifically, the source electrode pad 132 1 of the transistor 130 1 and the anode electrode pad 142 1 of the diode 140 1 are connected by a conducting wire W2. A source electrode pad 132 and second transistor 130 2, and the anode electrode pad 142 first diode 140 1, are connected by wires W2. Further, a source electrode pad 132 and second transistor 130 2, and transistors 130 2, 130 3 diode 140 and second anode electrode pad 142 2 provided for are connected directly by wire W2. A source electrode pad 132 third transistor 130 3, and the anode electrode pad 142 and second diode 140 2, are connected directly by wire W2.
このようにして、M個のトランジスタ130のソース電極パッド132どうしが、N個のダイオード140のアノード電極パッド1421,1422及び導線W2を介して電気的に接続されている。図6に示した導線W2によるM個のトランジスタ130とN個のダイオード140の配線構造では、それらは、導線W2によってステッチボンディングされてもよい。 In this way, the source electrode pads 132 of the M transistors 130 are electrically connected via the anode electrode pads 142 1 and 142 2 of the N diodes 140 and the conductive wire W2. In the wiring structure of M transistors 130 and N diodes 140 by the conductive wire W2 shown in FIG. 6, they may be stitch-bonded by the conductive wire W2.
以上説明した半導体装置20の構成では、半導体装置20は、図7に示した等価回路で表される。図7は、半導体装置20の等価回路を示す図である。図7に示す例では、図6に示した半導体装置20との対応関係を示すために、K=3,L=2,M=3,N=2の場合を示している。
In the configuration of the
図7に示すように、トランジスタTr1〜Tr3が並列接続された並列回路と、トランジスタTr4〜6が並列接続された並列回路とが、直列接続されている。ここでの直列接続とは、図7に示すように、トランジスタTr1〜Tr3のソースと、トランジスタTr4〜Tr6のドレインとが接続される関係をいう。トランジスタTr1〜Tr3には、ダイオードD1,D2が、還流ダイオードとして接続されている。トランジスタTr4〜Tr6には、ダイオードD3,D4が還流ダイオードとして接続されている。 As shown in FIG. 7, a parallel circuit in which transistors Tr1 to Tr3 are connected in parallel and a parallel circuit in which transistors Tr4 to Tr6 are connected in parallel are connected in series. Here, the series connection means a relationship in which the sources of the transistors Tr1 to Tr3 and the drains of the transistors Tr4 to Tr6 are connected as shown in FIG. Diodes D1 and D2 are connected as free-wheeling diodes to the transistors Tr1 to Tr3. Diodes D3 and D4 are connected as free-wheeling diodes to the transistors Tr4 to Tr6.
端子t1は、トランジスタTr1〜Tr3のドレインに接続される。端子t2は、トランジスタTr1〜Tr3のソースと、トランジスタTr4〜Tr6のドレインとの接続部分に接続されている。端子t3は、トランジスタTr1〜3のゲートに接続されている。端子t4は、トランジスタTr1〜Tr3のソースに接続されている。端子t3と端子t4との間には、トランジスタTr1〜Tr3のソースとドレインとの間の導通を制御する制御電圧が印加される。 The terminal t1 is connected to the drains of the transistors Tr1 to Tr3. The terminal t2 is connected to a connection portion between the sources of the transistors Tr1 to Tr3 and the drains of the transistors Tr4 to Tr6. The terminal t3 is connected to the gates of the transistors Tr1 to Tr3. The terminal t4 is connected to the sources of the transistors Tr1 to Tr3. A control voltage for controlling conduction between the source and drain of the transistors Tr1 to Tr3 is applied between the terminal t3 and the terminal t4.
端子t5は、トランジスタTr4〜Tr6のソースに接続されている。端子t6は、トランジスタTr4〜Tr6のソースに接続されている。端子t7も、トランジスタTr4〜Tr6のソースに接続されている。なお、端子t5と端子t6との間には、トランジスタTr4〜Tr6のソースとドレインとの間の導通を制御する制御電圧が印加される。 The terminal t5 is connected to the sources of the transistors Tr4 to Tr6. The terminal t6 is connected to the sources of the transistors Tr4 to Tr6. The terminal t7 is also connected to the sources of the transistors Tr4 to Tr6. A control voltage for controlling conduction between the source and drain of the transistors Tr4 to Tr6 is applied between the terminal t5 and the terminal t6.
トランジスタTr1,Tr2,Tr3,Tr4,Tr5,Tr6は、トランジスタ1101,1102,1103,1301,1302,1303(図6)に対応する。ダイオードD1,D2,D3,D4は、ダイオード1201,1202,1401,1402(図6)に対応する。端子t1,t2,t3,t4は、ドレイン用端子TD、出力用端子TO、ゲート用端子TG、補助端子TR(図6)に対応する。端子t5、t6,t7は、ソース用端子TS2、ゲート用端子TG2、補助端子TR2(図6)に対応する。 The transistors Tr1, Tr2, Tr3, Tr4, Tr5, Tr6 correspond to the transistors 110 1 , 110 2 , 110 3 , 130 1 , 130 2 , 130 3 (FIG. 6). The diodes D1, D2, D3, and D4 correspond to the diodes 120 1 , 120 2 , 140 1 , and 140 2 (FIG. 6). The terminals t1, t2, t3, and t4 correspond to the drain terminal TD, the output terminal TO, the gate terminal TG, and the auxiliary terminal TR (FIG. 6). Terminals t5, t6, and t7 correspond to the source terminal TS2, the gate terminal TG2, and the auxiliary terminal TR2 (FIG. 6).
図7の等価回路を参照しながら半導体装置20の動作について説明する。端子t1に性電圧及び端子t5に負電圧を印加した状態で、端子t3と端子t4との間に制御電圧を印加するとトランジスタTr1,Tr2,Tr3のドレイン及びソース間が導通し、また、端子t6と端子t7との間に制御電圧を印加するとトランジスタTr4,Tr5,Tr6のドレイン及びソース間が導通する。これにより、端子t1及び端子t2の間、または端子t2及び端子t5の間に電流(主電流)が流れる。そのため、端子t3及び端子t4の間に印加される制御電圧と、端子t6及び端子t7間に印加される制御電圧を例えばON/OFF制御すれば、半導体装置20が、2つの直列接続されたスイッチング素子として機能する。よって、半導体装置20は、例えば、パワーモジュールにおける一相のインバータ回路(上アーム及び下アームを含む)として用いられ得る。
The operation of the
次に、半導体装置20の作用効果について説明する。まず、半導体装置20でも、先に説明した半導体装置10と同様に、K個のトランジスタ110のソース電極パッド112どうしが導線W2によって電気的に接続されている。また、半導体装置20では、M個のトランジスタ130のソース電極パッド132どうしも導線W2によって電気的に接続されている。よって、半導体装置20は、先に説明した半導体装置10と同様の効果を有する。すなわち、K個のトランジスタ110のゲート電極パッド113、及びM個のトランジスタ130のゲート電極パッド133に生じ得る発振の拡大を抑制することができる。
Next, functions and effects of the
更に、半導体装置20では、K個のトランジスタ110の各々は、基板200の主面200aにおいて、ソース・ドレイン用配線パターン155SDの第1の領域A1の周りに同心円状に配置される。そして、トランジスタ110iのソース電極パッド112iと、第1の領域A1とが、導線W1によって直接接続されている。
Further, in the
そのため、ソース電極パッド112iと、第1の領域A1とを接続する各導線W1の長さをほぼ均一にできる。その結果、ソース用端子TSから各トランジスタ110のソース電極パッド112への第1の電流経路の長さもほぼ均一になる。これにより、K個のトランジスタ110のソース電極パッド112の電位が一定になりやすくなる。この効果は、例えば、出力用端子TOが第1の領域A1、あるいはその近くに設けられる場合にさらに有利な効果となり得る。 Therefore, it source electrode pad 112 i, the length of each wire W1 connecting the first region A1 substantially uniformly. As a result, the length of the first current path from the source terminal TS to the source electrode pad 112 of each transistor 110 is substantially uniform. As a result, the potentials of the source electrode pads 112 of the K transistors 110 are likely to be constant. This effect can be more advantageous when, for example, the output terminal TO is provided at or near the first region A1.
ただし、図6の一点鎖線で示した出力用端子TOのように、第1の領域A1から離れた位置に出力用端子TOを配置した場合においても上記構成では第1の電流経路の長さはほぼ均一になる。これは、第1の領域A1から出力用端子TOが十分離れていることで、ソース用端子TSから各ソース電極パッド112への第1の電流経路において、第1の領域Aからソース用端子TSまでの経路の長さの違いをほぼ無視できる一方、第1の領域A1から各ソース電極パッド112までの電流経路の長さである導線W1の長さを均一にできているからである。 However, even when the output terminal TO is arranged at a position away from the first region A1 as in the output terminal TO shown by the one-dot chain line in FIG. Almost uniform. This is because the output terminal TO is sufficiently separated from the first region A1, and in the first current path from the source terminal TS to each source electrode pad 112, the first region A to the source terminal TS. This is because the difference in the length of the path up to this point can be almost ignored, while the length of the conductive wire W1, which is the length of the current path from the first region A1 to each source electrode pad 112, can be made uniform.
同様に、M個のトランジスタ130の各々は、ソース・ドレイン用配線パターン155SDの第2の領域A2の周りに同心円状に配置される。そして、各トランジスタ130のソース電極パッド132と、第2の領域A2とが、導線W1によって直接接続されている。そのため、ソース電極パッド132fと、第2の領域A2とを接続する各導線W1の長さをほぼ均一にできる。その結果、ソース用端子TS2から各トランジスタ130のソース電極パッド132への第2の電流経路の長さもほぼ均一になる。そのため、M個のトランジスタ130のソース電極パッド132の電位が一定になりやすくなる。 Similarly, each of the M transistors 130 is disposed concentrically around the second region A2 of the source / drain wiring pattern 155SD. The source electrode pad 132 of each transistor 130 and the second region A2 are directly connected by the conductive wire W1. Therefore, it and the source electrode pad 132 f, the length of each wire W1 which connects the second area A2 substantially uniformly. As a result, the length of the second current path from the source terminal TS2 to the source electrode pad 132 of each transistor 130 becomes substantially uniform. Therefore, the potentials of the source electrode pads 132 of the M transistors 130 are likely to be constant.
このように、半導体装置20では、K個のトランジスタ110のソース電極パッド112及びM個のトランジスタ130のソース電極パッド132の電位が一定となりやすくなるので、ゲート電極パッド113,133に生じ得る発振の拡大を更に抑制することができる。
As described above, in the
以上、種々の実施形態について説明したが、本発明は、これまで説明した種々の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。 Although various embodiments have been described above, the present invention is not limited to the various embodiments described so far, and various modifications can be made without departing from the spirit of the present invention.
例えば、第1実施形態においても、第2の実施形態で説明したように、K個のトランジスタ110は、配線パターン150の所定の領域周りに、同心円状に配置されており且つ各トランジスタ110のソース電極パッド112と上記所定の領域とがほぼ同じ長さの導線W1で直接接続されていてもよい。この場合、第2の実施形態で説明したように、導線W1の影響が各トランジスタ110で均一になりやすく、ソース電極パッド112の電位が揃いやすい。
For example, also in the first embodiment, as described in the second embodiment, the K transistors 110 are arranged concentrically around a predetermined region of the
また、第2実施形態において、K個のトランジスタ110のソース電極パッド112どうしの導線W2による配線構造及びM個のトランジスタ130のソース電極パッド132どうしの導線W2による配線構造は、第1の実施形態で種々例示した形態を採用してもよい。 In the second embodiment, the wiring structure of the K transistor 110 by the conductive wire W2 between the source electrode pads 112 and the wiring structure of the M transistor 130 by the conductive wire W2 between the source electrode pads 132 are the first embodiment. Various forms exemplified in (1) may be adopted.
第1実施形態において、トランジスタ110のゲート電極パッド113と配線パターン150、具体的には、例えばゲート用配線パターン150Gとは導線W1を利用して接続しているが、ゲート電極パッド113と、配線パターン150との接続は、導線W1に限定されない。例えば、導線W2を採用可能である。これは、ゲート電極パッド113にはソース電極パッド112に比べて大きな電流が流れないからである。第2の実施形態におけるトランジスタ130のゲート電極パッド133についても同様である。
In the first embodiment, the gate electrode pad 113 of the transistor 110 and the
第1及び第2実施形態では、ダイオード120,140を半導体装置が備える形態を例示して説明したが、ダイオード120,140は設けられていなくても良い。例えば、トランジスタ110,130がMOSFETである形態において、トランジスタ110,130内の構造上、ダイオードが内蔵されている場合は、ダイオード120,140は、トランジスタ110,130と別に設けられていなくてもよい。 In the first and second embodiments, the semiconductor device includes the diodes 120 and 140. However, the diodes 120 and 140 may not be provided. For example, in the form in which the transistors 110 and 130 are MOSFETs, the diodes 120 and 140 may not be provided separately from the transistors 110 and 130 when the diodes are built in due to the structure in the transistors 110 and 130. .
これまでの説明では、トランジスタ110,130がMOSFETである形態を主に説明したが、前述したように、トランジスタ110,130は、IGBTであってもよい。トランジスタ110,130がIGBTである形態では、MOSFETでの説明において、「ドレイン」を「コレクタ」と読み替え、「ソース」を「エミッタ」と読み替えればよい。例えば、MOSFETにおけるドレイン電極パッドは、IGBTにおけるコレクタ電極パッドに対応し、ソース電極パッドは、IGBTにおけるエミッタ電極パッドに対応する。同様に、ドレイン用配線パターン及びソース用配線パターンは、トランジスタ110,130がIGBTである形態では、コレクタ配線用パターン及びエミッタ用配線パターンに対応する。 In the description so far, the mode in which the transistors 110 and 130 are MOSFETs has been mainly described. However, as described above, the transistors 110 and 130 may be IGBTs. In the embodiment in which the transistors 110 and 130 are IGBTs, in the description of the MOSFET, “drain” may be read as “collector” and “source” may be read as “emitter”. For example, the drain electrode pad in the MOSFET corresponds to the collector electrode pad in the IGBT, and the source electrode pad corresponds to the emitter electrode pad in the IGBT. Similarly, the drain wiring pattern and the source wiring pattern correspond to the collector wiring pattern and the emitter wiring pattern when the transistors 110 and 130 are IGBTs.
10,20…半導体装置、100、200…基板、110,130…トランジスタ、111,131…ドレイン電極パッド(第1、第4の電極パッド)、112,132…ソース電極パッド(第2、第5の電極パッド)、113,133…ゲート電極パッド(第3、第6の電極パッド)、120,140…ダイオード、121,141…カソード電極パッド、132,142…アノード電極パッド、150,155…配線パターン、W1…導線(第1の導線)、W2…導線(第2の導線)。
DESCRIPTION OF
Claims (11)
前記基板の前記主面に設けられ、前記配線パターンを介して並列に接続されたK個のトランジスタ(Kは、2以上の整数)であって、各前記トランジスタは、第1の電極パッド、第2の電極パッド、及び前記第1の電極パッドと前記第2の電極パッドとの間の導通を制御する制御電圧を受けるための第3の電極パッドを有する、前記K個のトランジスタと、
を備え、
前記K個のトランジスタの各々の前記第2の電極パッドは、第1の導線を介して前記配線パターンに電気的に接続されており、
前記K個のトランジスタの前記第2の電極パッドどうしは、第2の導線を介して電気的に接続されており、
前記第2の導線は、前記第1の導線の断面積よりも小さい断面積を有する、
半導体装置。 A substrate having a wiring pattern formed on the main surface;
K transistors (K is an integer of 2 or more) provided on the main surface of the substrate and connected in parallel via the wiring pattern, each of which includes a first electrode pad, a first electrode, The K transistors having two electrode pads and a third electrode pad for receiving a control voltage for controlling conduction between the first electrode pad and the second electrode pad;
With
The second electrode pad of each of the K transistors is electrically connected to the wiring pattern via a first conductor.
The second electrode pads of the K transistors are electrically connected via a second conductor,
The second conductor has a cross-sectional area smaller than a cross-sectional area of the first conductor;
Semiconductor device.
前記ダイオードは、カソード電極パッドとアノード電極パッドとを有し、
前記カソード電極パッドは、前記第jのトランジスタの前記第1の電極パッドに電気的に接続されており、前記アノード電極パッドは、前記第kのトランジスタの前記第2の電極パッドに電気的に接続されており、
前記第j及び第kのトランジスタの前記第2の電極パッドは、前記第2の導線及び前記ダイオードを介して電気的に接続されている、
請求項1に記載の半導体装置。 A diode provided for the j-th and k-th transistors of the K transistors (j and k are any different integers from 1 to K);
The diode has a cathode electrode pad and an anode electrode pad,
The cathode electrode pad is electrically connected to the first electrode pad of the jth transistor, and the anode electrode pad is electrically connected to the second electrode pad of the kth transistor. Has been
The second electrode pads of the jth and kth transistors are electrically connected via the second conductor and the diode;
The semiconductor device according to claim 1.
前記第jのトランジスタの前記第2の電極パッドと前記ダイオードのアノード電極パッドとは、前記第2の導線によって直接接続されており、
前記第kのトランジスタの前記第2の電極パッドと、前記ダイオードの前記アノード電極パッドとは、前記第2の導線によって直接接続されている、
請求項2に記載の半導体装置。 The second electrode pad of the j-th transistor and the wiring pattern are directly connected by the first conductor;
The second electrode pad of the j-th transistor and the anode electrode pad of the diode are directly connected by the second conductor.
The second electrode pad of the kth transistor and the anode electrode pad of the diode are directly connected by the second conductor;
The semiconductor device according to claim 2.
前記第kのトランジスタの前記第2の電極パッドと、前記ダイオードの前記アノード電極パッドとは、前記第2の導線によって直接接続されている、
請求項2に記載の半導体装置。 The second electrode pad of the j-th transistor and the anode electrode pad of the diode are directly connected by the first conductor;
The second electrode pad of the kth transistor and the anode electrode pad of the diode are directly connected by the second conductor;
The semiconductor device according to claim 2.
前記K個のトランジスタの各々の前記第2の電極パッドと、前記第1の領域とが、前記第1の導線によって直接接続されている、
請求項1〜4の何れか一項に記載の半導体装置。 Each of the K transistors is concentrically arranged around the first region of the wiring pattern on the main surface of the substrate.
The second electrode pad of each of the K transistors and the first region are directly connected by the first conductor;
The semiconductor device as described in any one of Claims 1-4.
請求項1に記載の半導体装置。 The second electrode pads of the j-th and k-th transistors (j and k are any different integers from 1 to K) of the K transistors are directly connected by the second conductor. Being
The semiconductor device according to claim 1.
並列接続された複数の前記第4の電極パッドが、並列接続された複数の前記第2の電極パッドに電気的に接続されることによって、並列接続された前記K個のトランジスタは、並列接続された前記M個の追加トランジスタに直列接続されており、
前記M個の追加トランジスタの各々の前記第5の電極パッドと、前記別の配線パターンとは、前記第1の導線によって、電気的に接続されており、
前記M個の追加トランジスタの前記第5の電極パッドどうしは、前記第2の導線によって電気的に接続されている、請求項1〜4の何れか一項に記載の半導体装置。 M additional transistors (M is an integer of 2 or more) provided in the main surface of the substrate and connected in parallel via a wiring pattern different from the wiring pattern , each of the additional transistors being A fourth electrode pad, a fifth electrode pad, and a sixth electrode pad for receiving a control voltage for controlling conduction between the fourth electrode pad and the fifth electrode pad, The M additional transistors;
The plurality of fourth electrode pads connected in parallel are electrically connected to the plurality of second electrode pads connected in parallel, so that the K transistors connected in parallel are connected in parallel. Connected in series to the M additional transistors,
The fifth electrode pad of each of the M additional transistors and the another wiring pattern are electrically connected by the first conductor.
5. The semiconductor device according to claim 1, wherein the fifth electrode pads of the M additional transistors are electrically connected to each other by the second conductive wire.
前記M個の追加トランジスタは、前記基板の前記主面において、前記別の配線パターンの第2の領域周りに同心円状に配置され、
前記K個のトランジスタの各々の前記第2の電極パッドと、前記第1の領域とが、前記第1の導線によって直接接続され、
前記M個の追加トランジスタの各々の前記第5の電極パッドと、前記第2の領域とが、前記第1の導線によって直接接続されている、
請求項7に記載の半導体装置。 Each of the K transistors is concentrically arranged around the first region of the wiring pattern on the main surface of the substrate.
The M additional transistors are arranged concentrically around the second region of the another wiring pattern on the main surface of the substrate.
The second electrode pad of each of the K transistors and the first region are directly connected by the first conductor;
The fifth electrode pad of each of the M additional transistors and the second region are directly connected by the first conductor.
The semiconductor device according to claim 7.
前記追加ダイオードは、カソード電極パッドとアノード電極パッドとを有し、
前記追加ダイオードのカソード電極パッドは、前記第mの追加トランジスタの前記第4の電極パッドに電気的に接続されており、前記追加ダイオードのアノード電極パッドは、前記第nの追加トランジスタの前記第5の電極パッドに電気的に接続されており、
前記第m及び第nの追加トランジスタの前記第5の電極パッドは、前記第2の導線及び前記追加ダイオードを介して電気的に接続されている、請求項7又は8に記載の半導体装置。 An additional diode provided for the mth and nth additional transistors of the M additional transistors (m and n are any different integers from 1 to M);
The additional diode has a cathode electrode pad and an anode electrode pad,
The cathode electrode pad of the additional diode is electrically connected to the fourth electrode pad of the mth additional transistor, and the anode electrode pad of the additional diode is the fifth electrode of the nth additional transistor. Is electrically connected to the electrode pads of
9. The semiconductor device according to claim 7, wherein the fifth electrode pads of the m-th and n-th additional transistors are electrically connected via the second conductor and the additional diode.
請求項9に記載の半導体装置。 The fifth electrode pad of the mth transistor and the anode electrode pad of the additional diode are directly connected by the second conductor, and the fifth electrode pad of the nth transistor. And the anode electrode pad of the additional diode is directly connected by the second conductor.
The semiconductor device according to claim 9.
前記第2の導線は、前記第1の導線の径の1/2以下の径を有するワイヤである、
請求項1〜10の何れか一項に記載の半導体装置。 The first conductor is a wire;
The second conductive wire is a wire having a diameter of ½ or less of the diameter of the first conductive wire.
The semiconductor device as described in any one of Claims 1-10.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015064166A JP6394459B2 (en) | 2015-03-26 | 2015-03-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015064166A JP6394459B2 (en) | 2015-03-26 | 2015-03-26 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016184667A JP2016184667A (en) | 2016-10-20 |
JP6394459B2 true JP6394459B2 (en) | 2018-09-26 |
Family
ID=57243169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015064166A Active JP6394459B2 (en) | 2015-03-26 | 2015-03-26 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6394459B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114270510A (en) | 2019-08-21 | 2022-04-01 | 罗姆股份有限公司 | Power module |
WO2023248718A1 (en) * | 2022-06-24 | 2023-12-28 | 住友電気工業株式会社 | Semiconductor device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020024134A1 (en) * | 2000-08-28 | 2002-02-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US6552429B2 (en) * | 2000-08-28 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Power switching semiconductor device with suppressed oscillation |
JP4015634B2 (en) * | 2004-03-09 | 2007-11-28 | 株式会社日立製作所 | Semiconductor device |
JP4708951B2 (en) * | 2005-10-21 | 2011-06-22 | ニチコン株式会社 | Inverter module and inverter-integrated AC motor using the same |
DE112011105178B4 (en) * | 2011-04-22 | 2017-11-09 | Mitsubishi Electric Corporation | Semiconductor device |
JP5637944B2 (en) * | 2011-06-29 | 2014-12-10 | 株式会社 日立パワーデバイス | Power semiconductor module |
-
2015
- 2015-03-26 JP JP2015064166A patent/JP6394459B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016184667A (en) | 2016-10-20 |
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