JP3891026B2

JP3891026B2 - 積層型電子部品の製造方法

Info

Publication number: JP3891026B2
Application number: JP2002109686A
Authority: JP
Inventors: 篤熊野
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-04-11
Filing date: 2002-04-11
Publication date: 2007-03-07
Anticipated expiration: 2022-04-11
Also published as: JP2003303914A

Description

【０００１】
【発明の属する技術分野】
本発明は、積層型電子部品、特に電子機器に内蔵される高周波モジュールなどの積層型電子部品の製造方法に関する。
【０００２】
【従来の技術】
この発明にとって興味ある従来の積層型電子部品の製造方法の一例として、特開平８−３７２５１号公報記載の方法が知られている。この方法は、マザー積層体の仮想分割線上に、導体が充填されている孔を形成し、この孔を孔明け加工することにより、導体を分断する。この後、仮想分割線に沿ってマザー積層体を所定のサイズ毎に切断する。これにより、前記孔の導体を外部電極として側面に有する積層型電子部品が得られる。
【０００３】
【発明が解決しようとする課題】
ところで、導体が充填されている孔を孔明け加工する方法としては、一般的に、パンチング加工により打ち抜く方法、ドリルによる方法、もしくは、レーザ加工による方法などがある。そのうち、パンチング加工により打ち抜く方法は、加工時間が短く、しかも、加工面の仕上がり状態が良いため、量産に適した方法である。
【０００４】
しかしながら、パンチング加工は、打ち抜きの際に局部的に発生する大きな応力のためマザー積層体が局部的に伸びたり縮んだりして、歪みが生じるという問題があった。また、パンチングの打ち抜き始め側と終わり側（特に打ち抜き終わり側）は、応力によって貫通孔の周囲部にひび割れや欠けが生じ易かった。
【０００５】
そこで、本発明の目的は、パンチング加工の際に、マザー積層体が歪みにくく、かつ、貫通孔の周囲部にひび割れや欠けが生じにくい積層型電子部品の製造方法を提供することにある。
【０００６】
【課題を解決するための手段および作用】
前記目的を達成するため、本発明に係る積層型電子部品の製造方法は、
（ａ）仮想分割線を跨ぐように導体が充填された孔を有するマザー積層体を形成する工程と、
（ｂ）マザー積層体の表面および裏面の少なくともいずれか一方の面に歪み抑制用フィルムを貼り付け、該歪み抑制用フィルムを貼り付けた面側から、仮想分割線に沿って導体が充填された孔を電気的に分断するようにパンチング加工する工程と、
（ｃ）マザー積層体を仮想分割線に沿って所定のサイズ毎に分割する工程と、
を備えたことを特徴とする。
【０００７】
マザー積層体は、導体が充填された孔を設けた複数の絶縁性シートを積層することにより形成される。あるいは、マザー積層体は、複数の絶縁性シートを積層した後に一括して孔を形成し、かつ、該孔に導体を充填することにより形成される。
【０００８】
以上の方法により、パンチング加工による打ち抜きの際に発生するマザー積層体の局部的な伸びや縮みは、歪み抑制用フィルムによって抑制され、歪みが生じにくくなる。
【０００９】
また、歪み抑制用フィルムとして光透過性樹脂フィルムを用いることにより、孔を狙って行うパンチング加工の位置決めが容易になる。
【００１０】
【発明の実施の形態】
以下、本発明に係る積層型電子部品の製造方法の一実施形態について添付の図面を参照して説明する。
【００１１】
図１に示すように、マザー積層体５は、例えば誘電体や磁性体のセラミックからなる絶縁性グリーンシート６を複数枚積み重ねて構成したものである。各絶縁性グリーンシート６には、レーザ加工やパンチング加工などにより形成された矩形状の複数の孔７が仮想分割線８上に形成されている。これらの複数の孔７には、導電性ペーストからなる導体９がそれぞれ充填される。そして、導体９が充填された複数の孔７を、絶縁性グリーンシート６の積み重ね方向に連接することによって、外部電極となるべき導体９が形成される。なお、マザー積層体５の表裏面５ａには矩形状の導体９が露出しており、この露出部が外部電極のランド（回り込み部）４ａを構成することになる。
【００１２】
また、各絶縁性グリーンシート６のうち特定の絶縁性グリーンシート６には、導電膜や抵抗膜を印刷したり、上記の孔７とは別の孔を形成して導電性ペーストからなる導体を充填したりすることにより、仮想分割線８によって区画される個々の積層型電子部品の内部導体（コンデンサやインダクタなどの内部回路要素）が形成される。この内部導体と外部電極となるべき導体９は電気的に接続される。
【００１３】
次に、このマザー積層体５の表裏面５ａに、歪み抑制用フィルム１１を熱圧着や加熱、あるいは接着剤などで貼り付ける。歪み抑制用フィルム１１としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＰ（ポリプロピレン）、ＰＥＮ（ポリエチレンナフタレート）、ＰＣ（ポリカーボネート）、ＰＥＥＫ（ポリエーテルエーテルケトン）、ＰＳＦ（ポリサルホン）、ＰＥＳ（ポリエーテルサルホン）、ＰＥＩ（ポリエーテルイミド）などの光透過性樹脂フィルムをベースフィルムとする材料を用いることが好ましい。後工程で、孔７を狙って行うパンチング加工の位置決めが容易になるからである。本第１実施形態の場合、歪み抑制用フィルム１１には、厚さ２５μｍのＰＥＴフィルム（さくい性を有するフィルム）をベースフィルムとした粘着フィルムを用いた。
【００１４】
次に、図２に示すように、歪み抑制用フィルム１１を貼り付けた上面側から、孔７を狙って横断面が円形のパンチング金型（ピン）２１にてパンチング加工を任意の順序で行う。これにより、マザー積層体５を貫通する貫通孔１０が仮想分割線８に沿って、孔７の位置に対応して形成される。貫通孔１０の径は孔７の露出部の短辺寸法よりも大きくかつ露出部の長辺寸法より小さく、マザー積層体５の厚み方向に沿って、孔７および孔７に充填された導体９を二つに電気的に分断する。なお、パンチング加工する際には、パンチング金型（ピン）の周囲に設けられたストリッパ（図示せず）により、孔明けする部分の周囲を押さえる。
【００１５】
ここで、セラミックからなるマザー積層体５は、応力をかけると歪み、応力を開放した後も、残留応力が所定の緩和時間で応力緩和される粘弾性体である。従って、パンチング加工による打ち抜きの際に、マザー積層体５に発生する局部的な伸びや縮みを、歪み抑制用フィルム１１によって抑制し、残留応力が開放される緩和時間を経過後に、歪み抑制用フィルム１１を剥がす。これにより、マザー積層体５の歪みが生じにくくなる。さらに、導体を打ち抜くパンチングの打ち抜き始めと打ち抜き終わりの応力によって貫通孔１０の周囲部に生じていたひび割れや欠けを減少させることができる。
【００１６】
また、歪み抑制用フィルム１１によって、マザー積層体５上に塵や切り粉が付着するのを防ぐことができる。さらに、パンチング金型（ピン）２１の先端部が、直接にマザー積層体５の硬い表面に当たるのではなく、柔軟な表面を有する歪み抑制用フィルム１１に最初に当たるため、摩耗しにくい。また、歪み抑制用フィルム１１を取り付けた状態で取り扱うことにより、マザー積層体５の工程間の搬送用としても利用することができる。
【００１７】
図３に示すように、歪み抑制用フィルム１１を剥がした後、マザー積層体５の表面に形成されたマーカー（図示せず）によって仮想分割線８をセンシングし、仮想分割線８に沿ってダイシング（切削）により分割溝を形成する。なお、分割溝の形成はこれ以外に、カット刃やレーザやスクライブなどを用いたハーフカットであればよい。レーザやスクライブは、マザー積層体５の焼成後の方が好ましい。また、マザー積層体５の裏面の分割溝に対応する位置に、カット刃やレーザやスクライブなどを用いてスリットを形成してもよい。
【００１８】
さらに、マザー積層体５は焼成される。このように、貫通孔１０が形成され、導体９が電気的に分断されることにより、仮想分割線８によって区画される個々の積層型電子部品１となる部分は、互いに他のものに対して電気的に（機能的に）独立した状態となる。
【００１９】
この後、内部回路素子と電気的に接続される他の電子部品（図示せず）をマザー積層体５の裏面上に搭載し、分割溝を利用してマザー積層体５を所定のサイズ毎に分割（ブレイク）し、図４に示すように、個々の積層型電子部品１を得る。このとき、二つに分断された貫通孔１０により、積層型電子部品１には凹部３が形成されるとともに、その内周面の中央部に、積層体の厚み方向に沿って、積層体の表面から裏面に延びるように帯状に外部電極４が露出する。
【００２０】
以上の方法によれば、パンチング加工による打ち抜きの際に発生するマザー積層体５の局部的な伸びや縮みは、歪み抑制用フィルム１１によって抑制され、マザー積層体５の歪みを低減することができる。図５の（Ａ）に示したグラフは、サイズが１３５ｍｍ×１３５ｍｍのマザー積層体５の表裏面５ａに歪み抑制用フィルム１１を貼り付け、貫通孔１０を形成した後の所定の部分の歪み量を測定したグラフである。貫通孔１０を形成する前の各部分の位置は一点鎖線で表示している。最大歪み量は±２１μｍであった。一方、歪み抑制用フィルム１１を貼り付けないで、貫通孔１０を形成した後の歪み量を測定したグラフを図５の（Ｂ）に示す。最大歪み量は±６６μｍであった。
【００２１】
また、歪み抑制用フィルム１１には、例えば、ＪＩＳＣ−２３１８の評価条件の下で、引っ張り強度が３（ｋｇｆ／１５ｍｍ幅）以上の粘着剤付きフィルムを用いることが好ましい。図６に示すように、引っ張り強度が３（ｋｇｆ／１５ｍｍ幅）以下だと、歪み抑制効果が著しく低下し、マザー積層体５の歪みを抑えられないからである。
【００２２】
なお、本発明に係る積層型電子部品の製造方法は、前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更することができる。例えば、マザー積層体５が有している仮想分割線８上の孔７は、その内側に導体が充填されているものの他に、孔７の内周壁面にのみ、めっきや塗布などの方法により導体が形成されているものであってもよい。
【００２３】
また、歪み抑制用フィルム１１はマザー積層体５の表裏両面に貼り付ける必要はなく、いずれか一方の面にのみ貼り付けた後、貼り付けた面側から孔７をパンチング加工して貫通孔１０を形成してもよい。
【００２４】
さらに、前記実施形態では、外部電極がマザー積層体の表裏面まで延びるように形成されているが、積層体に搭載される他の部品の実装面をより大きく確保するために、外部電極が裏面に届かないように、裏面および裏面近傍の絶縁性グリーンシートには孔を形成しないようにしてもよい。
【００２５】
また、前記実施形態では、絶縁性グリーンシート１枚毎に矩形状の孔を形成しているが、マザー積層体を形成した後に、積み重ね方向に一括で矩形状の孔をレーザ加工やパンチング加工などにより形成し、その孔に導電性ペーストを充填してもよい。そして、導電性ペーストが充填された孔よりも小さい径を有する別の孔をパンチング加工し、実施形態と同様に電気的に分断してもよい。なお、歪み抑制用フィルムは最初の孔の加工時から貼り付けておいてもよいし、２回目の導体の分断のときから貼り付けてもよい。また、最初の孔と２回目の孔の形状は、最初の孔より２回目の孔の方が、短辺および長辺のいずれかが小さく、かつ、導体が電気的に分断されるような形状であれば特に限定されない。
【００２６】
【発明の効果】
以上の説明で明らかなように、本発明によれば、パンチング加工による打ち抜きの際に発生するマザー積層体の局部的な伸びや縮みは、歪み抑制用フィルムによって抑制されマザー積層体の歪みを低減することができる。
【図面の簡単な説明】
【図１】本発明に係る積層型電子部品の製造方法の一実施形態を示す斜視図。
【図２】図１に続く製造工程を示す斜視図。
【図３】図２に続く製造工程を示す要部拡大斜視図。
【図４】図３に続く製造工程を示す斜視図。
【図５】貫通孔形成後のマザー積層体の歪み量を示すグラフ。
【図６】歪み抑制用フィルムの引っ張り強度とマザー積層体の歪み量との関係を示すグラフ。
【符号の説明】
１…積層型電子部品
４…外部電極
５…マザー積層体
７…孔
８…仮想分割線
９…導体
１０…貫通孔
１１…歪み抑制用フィルム
１２…導体

Claims

仮想分割線を跨ぐように導体が充填された孔を有するマザー積層体を形成する工程と、
前記マザー積層体の表面および裏面の少なくともいずれか一方の面に歪み抑制用フィルムを貼り付け、該歪み抑制用フィルムを貼り付けた面側から、仮想分割線に沿って前記導体が充填された孔を電気的に分断するようにパンチング加工する工程と、
前記マザー積層体を仮想分割線に沿って所定のサイズ毎に分割する工程と、
を備えたことを特徴とする積層型電子部品の製造方法。
前記マザー積層体は、導体が充填された孔を設けた複数の絶縁性シートを積層することにより形成されることを特徴とする請求項１に記載の積層型電子部品の製造方法。
前記マザー積層体は、複数の絶縁性シートを積層した後に一括して孔を形成し、かつ、該孔に導体を充填することにより形成されることを特徴とする請求項１に記載の積層型電子部品の製造方法。
前記歪み抑制用フィルムが光透過性樹脂フィルムであることを特徴とする請求項１〜請求項３のいずれかに記載の積層型電子部品の製造方法。