JP3891026B2 - 積層型電子部品の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、積層型電子部品、特に電子機器に内蔵される高周波モジュールなどの積層型電子部品の製造方法に関する。
【0002】
【従来の技術】
この発明にとって興味ある従来の積層型電子部品の製造方法の一例として、特開平8−37251号公報記載の方法が知られている。この方法は、マザー積層体の仮想分割線上に、導体が充填されている孔を形成し、この孔を孔明け加工することにより、導体を分断する。この後、仮想分割線に沿ってマザー積層体を所定のサイズ毎に切断する。これにより、前記孔の導体を外部電極として側面に有する積層型電子部品が得られる。
【0003】
【発明が解決しようとする課題】
ところで、導体が充填されている孔を孔明け加工する方法としては、一般的に、パンチング加工により打ち抜く方法、ドリルによる方法、もしくは、レーザ加工による方法などがある。そのうち、パンチング加工により打ち抜く方法は、加工時間が短く、しかも、加工面の仕上がり状態が良いため、量産に適した方法である。
【0004】
しかしながら、パンチング加工は、打ち抜きの際に局部的に発生する大きな応力のためマザー積層体が局部的に伸びたり縮んだりして、歪みが生じるという問題があった。また、パンチングの打ち抜き始め側と終わり側(特に打ち抜き終わり側)は、応力によって貫通孔の周囲部にひび割れや欠けが生じ易かった。
【0005】
そこで、本発明の目的は、パンチング加工の際に、マザー積層体が歪みにくく、かつ、貫通孔の周囲部にひび割れや欠けが生じにくい積層型電子部品の製造方法を提供することにある。
【0006】
【課題を解決するための手段および作用】
前記目的を達成するため、本発明に係る積層型電子部品の製造方法は、
(a)仮想分割線を跨ぐように導体が充填された孔を有するマザー積層体を形成する工程と、
(b)マザー積層体の表面および裏面の少なくともいずれか一方の面に歪み抑制用フィルムを貼り付け、該歪み抑制用フィルムを貼り付けた面側から、仮想分割線に沿って導体が充填された孔を電気的に分断するようにパンチング加工する工程と、
(c)マザー積層体を仮想分割線に沿って所定のサイズ毎に分割する工程と、
を備えたことを特徴とする。
【0007】
マザー積層体は、導体が充填された孔を設けた複数の絶縁性シートを積層することにより形成される。あるいは、マザー積層体は、複数の絶縁性シートを積層した後に一括して孔を形成し、かつ、該孔に導体を充填することにより形成される。
【0008】
以上の方法により、パンチング加工による打ち抜きの際に発生するマザー積層体の局部的な伸びや縮みは、歪み抑制用フィルムによって抑制され、歪みが生じにくくなる。
【0009】
また、歪み抑制用フィルムとして光透過性樹脂フィルムを用いることにより、孔を狙って行うパンチング加工の位置決めが容易になる。
【0010】
【発明の実施の形態】
以下、本発明に係る積層型電子部品の製造方法の一実施形態について添付の図面を参照して説明する。
【0011】
図1に示すように、マザー積層体5は、例えば誘電体や磁性体のセラミックからなる絶縁性グリーンシート6を複数枚積み重ねて構成したものである。各絶縁性グリーンシート6には、レーザ加工やパンチング加工などにより形成された矩形状の複数の孔7が仮想分割線8上に形成されている。これらの複数の孔7には、導電性ペーストからなる導体9がそれぞれ充填される。そして、導体9が充填された複数の孔7を、絶縁性グリーンシート6の積み重ね方向に連接することによって、外部電極となるべき導体9が形成される。なお、マザー積層体5の表裏面5aには矩形状の導体9が露出しており、この露出部が外部電極のランド(回り込み部)4aを構成することになる。
【0012】
また、各絶縁性グリーンシート6のうち特定の絶縁性グリーンシート6には、導電膜や抵抗膜を印刷したり、上記の孔7とは別の孔を形成して導電性ペーストからなる導体を充填したりすることにより、仮想分割線8によって区画される個々の積層型電子部品の内部導体(コンデンサやインダクタなどの内部回路要素)が形成される。この内部導体と外部電極となるべき導体9は電気的に接続される。
【0013】
次に、このマザー積層体5の表裏面5aに、歪み抑制用フィルム11を熱圧着や加熱、あるいは接着剤などで貼り付ける。歪み抑制用フィルム11としては、例えばPET(ポリエチレンテレフタレート)、PP(ポリプロピレン)、PEN(ポリエチレンナフタレート)、PC(ポリカーボネート)、PEEK(ポリエーテルエーテルケトン)、PSF(ポリサルホン)、PES(ポリエーテルサルホン)、PEI(ポリエーテルイミド)などの光透過性樹脂フィルムをベースフィルムとする材料を用いることが好ましい。後工程で、孔7を狙って行うパンチング加工の位置決めが容易になるからである。本第1実施形態の場合、歪み抑制用フィルム11には、厚さ25μmのPETフィルム(さくい性を有するフィルム)をベースフィルムとした粘着フィルムを用いた。
【0014】
次に、図2に示すように、歪み抑制用フィルム11を貼り付けた上面側から、孔7を狙って横断面が円形のパンチング金型(ピン)21にてパンチング加工を任意の順序で行う。これにより、マザー積層体5を貫通する貫通孔10が仮想分割線8に沿って、孔7の位置に対応して形成される。貫通孔10の径は孔7の露出部の短辺寸法よりも大きくかつ露出部の長辺寸法より小さく、マザー積層体5の厚み方向に沿って、孔7および孔7に充填された導体9を二つに電気的に分断する。なお、パンチング加工する際には、パンチング金型(ピン)の周囲に設けられたストリッパ(図示せず)により、孔明けする部分の周囲を押さえる。
【0015】
ここで、セラミックからなるマザー積層体5は、応力をかけると歪み、応力を開放した後も、残留応力が所定の緩和時間で応力緩和される粘弾性体である。従って、パンチング加工による打ち抜きの際に、マザー積層体5に発生する局部的な伸びや縮みを、歪み抑制用フィルム11によって抑制し、残留応力が開放される緩和時間を経過後に、歪み抑制用フィルム11を剥がす。これにより、マザー積層体5の歪みが生じにくくなる。さらに、導体を打ち抜くパンチングの打ち抜き始めと打ち抜き終わりの応力によって貫通孔10の周囲部に生じていたひび割れや欠けを減少させることができる。
【0016】
また、歪み抑制用フィルム11によって、マザー積層体5上に塵や切り粉が付着するのを防ぐことができる。さらに、パンチング金型(ピン)21の先端部が、直接にマザー積層体5の硬い表面に当たるのではなく、柔軟な表面を有する歪み抑制用フィルム11に最初に当たるため、摩耗しにくい。また、歪み抑制用フィルム11を取り付けた状態で取り扱うことにより、マザー積層体5の工程間の搬送用としても利用することができる。
【0017】
図3に示すように、歪み抑制用フィルム11を剥がした後、マザー積層体5の表面に形成されたマーカー(図示せず)によって仮想分割線8をセンシングし、仮想分割線8に沿ってダイシング(切削)により分割溝を形成する。なお、分割溝の形成はこれ以外に、カット刃やレーザやスクライブなどを用いたハーフカットであればよい。レーザやスクライブは、マザー積層体5の焼成後の方が好ましい。また、マザー積層体5の裏面の分割溝に対応する位置に、カット刃やレーザやスクライブなどを用いてスリットを形成してもよい。
【0018】
さらに、マザー積層体5は焼成される。このように、貫通孔10が形成され、導体9が電気的に分断されることにより、仮想分割線8によって区画される個々の積層型電子部品1となる部分は、互いに他のものに対して電気的に(機能的に)独立した状態となる。
【0019】
この後、内部回路素子と電気的に接続される他の電子部品(図示せず)をマザー積層体5の裏面上に搭載し、分割溝を利用してマザー積層体5を所定のサイズ毎に分割(ブレイク)し、図4に示すように、個々の積層型電子部品1を得る。このとき、二つに分断された貫通孔10により、積層型電子部品1には凹部3が形成されるとともに、その内周面の中央部に、積層体の厚み方向に沿って、積層体の表面から裏面に延びるように帯状に外部電極4が露出する。
【0020】
以上の方法によれば、パンチング加工による打ち抜きの際に発生するマザー積層体5の局部的な伸びや縮みは、歪み抑制用フィルム11によって抑制され、マザー積層体5の歪みを低減することができる。図5の(A)に示したグラフは、サイズが135mm×135mmのマザー積層体5の表裏面5aに歪み抑制用フィルム11を貼り付け、貫通孔10を形成した後の所定の部分の歪み量を測定したグラフである。貫通孔10を形成する前の各部分の位置は一点鎖線で表示している。最大歪み量は±21μmであった。一方、歪み抑制用フィルム11を貼り付けないで、貫通孔10を形成した後の歪み量を測定したグラフを図5の(B)に示す。最大歪み量は±66μmであった。
【0021】
また、歪み抑制用フィルム11には、例えば、JIS C−2318の評価条件の下で、引っ張り強度が3(kgf/15mm幅)以上の粘着剤付きフィルムを用いることが好ましい。図6に示すように、引っ張り強度が3(kgf/15mm幅)以下だと、歪み抑制効果が著しく低下し、マザー積層体5の歪みを抑えられないからである。
【0022】
なお、本発明に係る積層型電子部品の製造方法は、前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更することができる。例えば、マザー積層体5が有している仮想分割線8上の孔7は、その内側に導体が充填されているものの他に、孔7の内周壁面にのみ、めっきや塗布などの方法により導体が形成されているものであってもよい。
【0023】
また、歪み抑制用フィルム11はマザー積層体5の表裏両面に貼り付ける必要はなく、いずれか一方の面にのみ貼り付けた後、貼り付けた面側から孔7をパンチング加工して貫通孔10を形成してもよい。
【0024】
さらに、前記実施形態では、外部電極がマザー積層体の表裏面まで延びるように形成されているが、積層体に搭載される他の部品の実装面をより大きく確保するために、外部電極が裏面に届かないように、裏面および裏面近傍の絶縁性グリーンシートには孔を形成しないようにしてもよい。
【0025】
また、前記実施形態では、絶縁性グリーンシート1枚毎に矩形状の孔を形成しているが、マザー積層体を形成した後に、積み重ね方向に一括で矩形状の孔をレーザ加工やパンチング加工などにより形成し、その孔に導電性ペーストを充填してもよい。そして、導電性ペーストが充填された孔よりも小さい径を有する別の孔をパンチング加工し、実施形態と同様に電気的に分断してもよい。なお、歪み抑制用フィルムは最初の孔の加工時から貼り付けておいてもよいし、2回目の導体の分断のときから貼り付けてもよい。また、最初の孔と2回目の孔の形状は、最初の孔より2回目の孔の方が、短辺および長辺のいずれかが小さく、かつ、導体が電気的に分断されるような形状であれば特に限定されない。
【0026】
【発明の効果】
以上の説明で明らかなように、本発明によれば、パンチング加工による打ち抜きの際に発生するマザー積層体の局部的な伸びや縮みは、歪み抑制用フィルムによって抑制されマザー積層体の歪みを低減することができる。
【図面の簡単な説明】
【図1】本発明に係る積層型電子部品の製造方法の一実施形態を示す斜視図。
【図2】図1に続く製造工程を示す斜視図。
【図3】図2に続く製造工程を示す要部拡大斜視図。
【図4】図3に続く製造工程を示す斜視図。
【図5】貫通孔形成後のマザー積層体の歪み量を示すグラフ。
【図6】歪み抑制用フィルムの引っ張り強度とマザー積層体の歪み量との関係を示すグラフ。
【符号の説明】
1…積層型電子部品
4…外部電極
5…マザー積層体
7…孔
8…仮想分割線
9…導体
10…貫通孔
11…歪み抑制用フィルム
12…導体
Claims (4)
- 仮想分割線を跨ぐように導体が充填された孔を有するマザー積層体を形成する工程と、
前記マザー積層体の表面および裏面の少なくともいずれか一方の面に歪み抑制用フィルムを貼り付け、該歪み抑制用フィルムを貼り付けた面側から、仮想分割線に沿って前記導体が充填された孔を電気的に分断するようにパンチング加工する工程と、
前記マザー積層体を仮想分割線に沿って所定のサイズ毎に分割する工程と、
を備えたことを特徴とする積層型電子部品の製造方法。 - 前記マザー積層体は、導体が充填された孔を設けた複数の絶縁性シートを積層することにより形成されることを特徴とする請求項1に記載の積層型電子部品の製造方法。
- 前記マザー積層体は、複数の絶縁性シートを積層した後に一括して孔を形成し、かつ、該孔に導体を充填することにより形成されることを特徴とする請求項1に記載の積層型電子部品の製造方法。
- 前記歪み抑制用フィルムが光透過性樹脂フィルムであることを特徴とする請求項1〜請求項3のいずれかに記載の積層型電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002109686A JP3891026B2 (ja) | 2002-04-11 | 2002-04-11 | 積層型電子部品の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002109686A JP3891026B2 (ja) | 2002-04-11 | 2002-04-11 | 積層型電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003303914A JP2003303914A (ja) | 2003-10-24 |
JP3891026B2 true JP3891026B2 (ja) | 2007-03-07 |
Family
ID=29393081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002109686A Expired - Fee Related JP3891026B2 (ja) | 2002-04-11 | 2002-04-11 | 積層型電子部品の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3891026B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5427055B2 (ja) * | 2010-01-29 | 2014-02-26 | 京セラクリスタルデバイス株式会社 | 素子搭載部材ウエハの製造方法及び素子搭載部材の製造方法 |
-
2002
- 2002-04-11 JP JP2002109686A patent/JP3891026B2/ja not_active Expired - Fee Related
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---|---|
JP2003303914A (ja) | 2003-10-24 |
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