JP3884998B2 - 電流供給回路およびそれを備えたエレクトロルミネッセンス表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電流供給回路に関し、より特定的には、電流駆動型発光素子に対して指示された表示輝度に応じた電流を供給するための電流供給回路、およびそれを備えたエレクトロルミネッセンス（ＥＬ）表示装置に関する。
【０００２】
【従来の技術】
近年、代表的に液晶ディスプレイが用いられていたフラットパネル・ディスプレイの分野において、有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置は、液晶ディスプレイと比較して、高いコントラスト比、速い応答性および広い視野角を有することが利点である。有機ＥＬ表示装置においては、画素ごとに電流駆動型発光素子である、有機ＥＬ素子が配置される。有機ＥＬ素子の代表例としては、有機発光ダイオードが知られている。
【０００３】
特に近年では、このような有機ＥＬ表示装置のうちでも、画像の高精細化および低消費電力化の観点から、低温多結晶シリコン（ポリシリコン）を用いた薄膜トランジスタ（ＴＦＴ）を有機発光ダイオードの駆動素子として用いる、低温ポリシリコン型ＴＦＴディスプレが注目されている。しかし、低温ポリシリコン型ＴＦＴには、移動度（mobility）やしきい値電圧等のトランジスタ特性の製造ばらつきが、従来の非晶質（アモルファス）シリコンを用いたＴＦＴよりも比較的大きくなる傾向にある。
【０００４】
したがって、有機ＥＬ表示装置の問題点の１つとして、画素ごとの表示輝度特性の非一様性、すなわち表示輝度ばらつきの問題が指摘されており、このような問題点を指摘するための構成として、たとえば“Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, Akira Yumoto et al., Asia Display / IDW'01(2001) pp.1395-1398において、いわゆる「電流プログラム型画素回路」の構成が開示されている。
【０００５】
図１０は、従来の技術に従う電流プログラム型画素回路の構成を説明する回路図である。
【０００６】
図１０を参照して、従来の技術の電流プログラム型画素回路は、発光素子として設けられた有機発光ダイオードＯＬＥＤに対して、指示された表示輝度に対応する電流を供給するための画素駆動回路ＰＤＣとを含む。画素駆動回路ＰＤＣは、ｎ型ＴＦＴ素子Ｔ１，Ｔ４と、ｐ型ＴＦＴ素子Ｔ２，Ｔ３と、電圧保持キャパシタＣａとを有する。
【０００７】
詳細は図示しないが、有機ＥＬ表示装置全体においては、図１０に示した画素回路が行列状に配置されており、各画素は、１本ずつの走査線ＳＬおよびデータ線ＤＬと対応づけられている。走査線ＳＬは、対応する画素回路の走査期間に対応してハイレベル（以下、「Ｈレベル」とも表記する）に活性化され、それ以外の期間にはローレベル（以下、「Ｌレベル」とも称する）へ非活性化される。データ線ＤＬには、走査対象となった画素回路の表示輝度に対応するデータ電流Ｉｄａｔが流される。
【０００８】
ｎ型ＴＦＴ素子Ｔ１は、対応するデータ線ＤＬおよびノードＮａの間に電気的に結合され、そのゲートは対応する走査線ＳＬと結合されている。ｐ型ＴＦＴ素子Ｔ２およびＴ３は、電源電圧Ｖｄｄおよび有機発光ダイオードＯＬＥＤの間に直列に接続される。ｎ型ＴＦＴ素子Ｔ４は、ｐ型ＴＦＴ素子Ｔ２およびＴ３の接続ノードとノードＮａとの間に電気的に結合される。ｐ型ＴＦＴ素子Ｔ２のゲートはノードＮａと接続され、ｐ型ＴＦＴ素子Ｔ３およびｎ型ＴＦＴ素子Ｔ４の各ゲートは対応する走査線ＳＬと結合されている。ノードＮａの電圧、すなわちｐ型ＴＦＴ素子Ｔ２のゲート電圧は、ノードＮａおよび電源電圧Ｖｄｄの間に接続された電圧保持キャパシタＣａによって保持される。
【０００９】
有機発光ダイオードＯＬＥＤは、ｐ型ＴＦＴ素子Ｔ３および共通電極の間に接続される。図１０においては、有機発光ダイオードＯＬＥＤのカソードが共通電極と接続される「カソードコモン構成」が示される。共通電極には、所定電圧Ｖｓｓが供給される。所定電圧Ｖｓｓとしては、接地電圧または負電圧が用いられる。
【００１０】
【発明が解決しようとする課題】
図１０に示した従来の技術に従う電流プログラム型画素回路においては、データ電流Ｉｄａｔが、指示された表示輝度に応じて正確に設定される必要がある。特に、中間階調を表示するためには、データ電流Ｉｄａｔの電流レベルが段階的に設定されることが要求される。たとえば、ｎビット（ｎ：自然数）のデジタル信号を用いて、２ⁿ段階の表示輝度を表現する方式が知られているが、この場合には、２ⁿ段階のデータ電流Ｉｄａｔを、等間隔で正確に生成することが要求される。
【００１１】
一般的に、電流供給回路からの供給電流を所定レベルに設定するためには、カレントミラー構成が用いられるが、供給電流の設定精度は、カレントミラーを構成する電流駆動素子として用いられるトランジスタの電流駆動能力が設計どおりであるかどうかに依存する。一般的に、トランジスタの供給電流は、下記（１）式によって示される。
【００１２】
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）² …（１）
（１）式中において、Ｋは定数を示し、Ｖｇｓはゲート電圧を示し、Ｖｔｈはしきい値電圧を示している。一般に、トランジスタの電流駆動能力は、トランジスタサイズとも称される、ゲート長Ｌおよびゲート幅Ｗの比（Ｗ／Ｌ）によって設計される。
【００１３】
したがって、供給電流の設定精度は、カレントミラーを構成するトランジスタでのトランジスタサイズの製造誤差によって悪化する。このような製造誤差は、トランジスタ形成時における露光マスクのパターンずれ、露光時のずれ、エッチング等のずれにより、ゲート幅およびゲート長が設計サイズと異なってしまうことによって発生する。あるいは、製造工程の変動によって、カレントミラーを構成するトランジスタ間に、移動度（mobility）やしきい値電圧等のトランジスタ特性差が存在しても、供給電流の設定精度は悪化する。
【００１４】
一方で、すでに述べたように、低温ポリシリコン型ＴＦＴの製造時には、通常の単結晶型ＴＦＴと比較して、上述した製造誤差やトランジスタ特性差が生じ易い傾向にある。
【００１５】
したがって、ＥＬ表示装置においては、薄膜トランジスタ（ＴＦＴ）におけるトランジスタサイズの製造誤差やトランジスタ特性差の影響を抑制して、有機発光ダイオード等の電流駆動型発光素子へ供給される供給電流を設計値どおりに正確に生成する電流供給回路が必要とされている。
【００１６】
この発明は、このような問題点を解決するためになされたものであって、個の発明の目的は、電流駆動素子として設けられたトランジスタにおける製造誤差やトランジスタ特性差の影響を抑制して、供給電流を設計値どおりに維持することが可能な電流供給回路およびそれを用いて電流駆動型発光素子への電流供給を行なうＥＬ表示装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明に従う電流供給回路は、所定電圧を供給する電圧ノードと内部ノードとの間に電気的に結合されて内部ノードと接続されたゲートを有する第１のトランジスタと、第１のトランジスタに所定の入力電流を通過させるための電流生成部と、それそれが入力電流に対して所定の比を有する少なくとも１つの出力電流をそれぞれ伝達するための少なくとも１本の電流供給線と、電圧ノードおよび少なくとも１本の電流供給線の間にそれぞれ電気的に結合されて、各々が内部ノードと接続されたゲートを有する少なくとも１つの第２のトランジスタとを備え、第１のトランジスタおよび少なくとも１つの第２のトランジスタのそれぞれは、同様のサイズに設計された単位トランジスタを異なる個数ずつ有する。さらに、単位トランジスタは、連続的に配置され、第１のトランジスタおよび少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて形成される。
【００１８】
好ましくは、単位トランジスタは、絶縁基板上に形成された半導体膜と、内部ノードと電気的に結合されたゲート電極と、ゲート電極および半導体膜の間に形成された絶縁膜とを含む。半導体膜は、少なくとも１つの電流供給線のうちの対応する１つまたは内部ノードのいずれか一方と電気的に結合された第１の不純物領域と、電圧ノードと電気的に結合された第２の不純物領域と、第１および第２の不純物領域の間に形成されて、ゲート電極の電圧に応じてチャネルが形成される領域とを有する。
【００１９】
さらに好ましくは、半導体膜は、低温多結晶シリコンによって形成される。
また好ましくは、少なくとも１つの出力電流は、電流駆動型発光素子へ供給される。
【００２１】
この発明に従うエレクトロルミネッセンス表示装置は、行列状に配置され各々が電流駆動型発光素子を有する複数の画素と、複数の画素の行にそれぞれ対応して配置され一定周期で順番に選択される複数の走査線と、複数の画素の列にそれぞれ対応して配置された複数のデータ線と、それぞれの間で所定の比を有する複数の基準電流を生成するための基準電流生成回路と、複数の基準電流をそれぞれ伝達するための複数の電流供給線と、複数のデータ線にそれぞれ対応して配置され、各々が、複数の画素のうちの走査対象の画素での表示輝度を示す電圧信号に応じたデータ電流を、複数の基準電流に基づいて生成して、対応するデータ線へ供給するための複数のデータ電流供給回路とを備える。基準電流生成回路は、所定電圧を供給する電圧ノードと内部ノードとの間に電気的に結合されて、内部ノードと接続されたゲートを有する第１のトランジスタと、第１のトランジスタに所定の入力電流を通過させるための電流生成部と、電圧ノードおよび複数の電流供給線の間にそれぞれ電気的に結合されて、各々が内部ノードと接続されたゲートを有する複数の第２のトランジスタとを含み、第１のトランジスタおよび少なくとも１つの第２のトランジスタのそれぞれは、同様のサイズに設計された単位トランジスタを異なる個数ずつ有する。各画素は、対応する走査線の活性化期間において対応するデータ線を流れるデータ電流を取り込むとともに、取り込んだデータ電流に応じた電流を電流駆動型発光素子へ継続的に供給するための駆動回路を含む。さらに、単位トランジスタは、連続的に配置され、第１のトランジスタおよび少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて構成される。
【００２２】
好ましくは、単位トランジスタは、絶縁基板上に形成された半導体膜と、内部ノードと電気的に結合されたゲート電極と、ゲート電極および半導体膜の間に形成された絶縁膜とを含み、半導体膜は、少なくとも１つの電流供給線のうちの対応する１つまたは内部ノードのいずれか一方と電気的に結合された第１の不純物領域と、電圧ノードと電気的に結合された第２の不純物領域と、第１および第２の不純物領域の間に形成されて、ゲート電極の電位に応じてチャネルが形成される領域とを有する。
【００２３】
この発明の他の構成に従うエレクトロルミネッセンス表示装置は、行列状に配置され、各々が電流駆動型発光素子を有する複数の画素と、複数の画素の行にそれぞれ対応して配置され、一定周期で順番に選択される複数の走査線と、複数の画素の列にそれぞれ対応して配置された複数のデータ線と、複数のデータ線にそれぞれ対応して配置され、各々が、複数の画素のうちの走査対象の画素での表示輝度を示すデータ電圧に応じたデータ電流を対応するデータ線へ供給するための複数のデータ電流供給回路とを備える。各画素は、第１および第２の電圧の間に電流駆動型発光素子と直列に接続されて、内部ノードと接続されたゲートを有する第１のトランジスタと、内部ノードの電位を保持するためのキャパシタと、対応するデータ線および内部ノードの間に直列に接続されて、独立にオン・オフが制御される第１および第２のトランジスタスイッチと、第１および第２のトランジスタスイッチの接続ノードと第１の電圧との間に電気的に結合されて、内部ノードと接続されたゲートを有し、かつ、第１のトランジスタに対して所定比の電流駆動能力を有するように設計される第２のトランジスタとを含む。第１および第２のトランジスタのそれぞれは、所定比に応じて、同様のサイズに設計された単位トランジスタを異なる個数ずつ有する。さらに、単位トランジスタは、連続的に配置され、第１のトランジスタおよび少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて構成される。
【００２４】
好ましくは、単位トランジスタは、絶縁基板上に形成された半導体膜と、内部ノードと電気的に結合されたゲート電極と、ゲート電極および半導体膜の間に形成された絶縁膜とを含み、半導体膜は、電流駆動型発光素子および接続ノードの対応する一方と電気的に結合された第１の不純物領域と、第１の電圧と電気的に結合された第２の不純物領域と、第１および第２の不純物領域の間に形成されて、ゲート電極の電圧に応じてチャネルが形成される領域とを有する。
【００２５】
さらに好ましくは、半導体膜は、低温多結晶シリコンによって形成される。
【００２６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、以下における同一符号は、同一または相当部分を示すものとする。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態に従う電流供給回路を備えたＥＬ表示装置の全体構成を示すブロック図である。
【００２８】
図１を参照して、ＥＬ表示装置１は、ＥＬ表示部２を備える。ＥＬ表示部２には、複数の画素５が、行列状に配置される。カラー表示のためのＥＬ表示部２においては、隣接する３個の画素５ごとに、１つの表示単位６が形成される。すなわち、各表示単位６は、赤（Ｒ）、緑（Ｇ）および青（Ｂ）をそれぞれ表示するための３つの画素５から構成される。
【００２９】
画素の行（以下、「ライン」とも称する）にそれぞれ対応して、走査線ＳＬが配置され、画素の列（以下、「画素列」とも称する）にそれぞれ対応してデータ線ＤＬが配置される。図１においては、第ｎライン（ｎ：自然数）および第（ｎ＋１）ライン中の１つずつの表示単位６、ならびに、それに対応する第ｎラインおよび第（ｎ＋１）ラインの走査線、および赤（Ｒ）表示画素に対応するデータ線ＤＬ（Ｒ）と、緑（Ｇ）表示画素に対応するデータ線ＤＬ（Ｇ）と、青（Ｂ）表示画素に対応するデータ線ＤＬ（Ｂ）が代表的に示される。なお、以下においては、これらのデータ線ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）を総称して、単にデータ線ＤＬとも称する。また、連続する第ｎラインおよび第（ｎ＋１）ラインは、それぞれ奇数ラインおよび偶数ラインであるものとする。
【００３０】
各画素５の構成は、たとえば、図１０に示した従来の技術に従う画素回路の構成と同様である。すなわち、本願発明が適用されるＥＬ表示装置において、各画素５は電流駆動型発光素子（たとえば有機発光ダイオード）を有し、それへの供給電流は、電流プログラム型構成に基づいて設定される。
【００３１】
ＥＬ表示装置１は、さらに、垂直走査回路７ｏ，７ｅと、水平走査回路８と、データ信号線９Ｒ，９Ｇ，９Ｂと、データ線ＤＬごとに設けられたデータ電流生成回路１０と、データ電流生成回路１０ごとに設けられたスイッチ１４およびラッチ回路１６とをさらに備える。
【００３２】
垂直走査回路７ｏは、奇数ラインに対応して設けられ、同期信号Ｓｓｙｎに応答して、奇数ラインに対応する走査線ＳＬのうちの１本を一定周期で順に選択する。同様に、垂直走査回路７ｅは、偶数ラインに対応して設けられ、同期信号Ｓｓｙｎに応答して、偶数ラインに対応する走査線ＳＬのうちの１本を一定周期で順に選択する。ＥＬ表示部２全体で見れば、ラインにそれぞれ対応して設けられた複数の走査線ＳＬは、一定周期で順に選択されて、Ｈレベルに活性化される。
【００３３】
奇数ラインに対応する垂直走査回路７ｏおよび偶数ラインに対応する垂直走査回路７ｅを、ＥＬ表示部２を挟んで対向する領域に分割配置することによって、ＥＬ表示部２における、列方向における画素の配置ピッチ制約を緩和して、高精細表示化を図ることができる。
【００３４】
水平走査回路８は、同期信号Ｓｓｙｎ♯に応答して、走査線ＳＬの各々の選択期間（以下「走査期間」とも称す）において、複数の画素列、すなわち複数のデータ線ＤＬを、順番に１本ずつ選択するための信号を生成する。データ信号線９Ｒ，９Ｇ，９Ｂは、ＥＬ表示部２を構成する複数の表示単位６のうちの走査対象として順に選択される１つの表示単位におけるＲ，Ｇ，Ｂの表示輝度をそれぞれ示すためのデータ信号Ｖｄａｔ（Ｒ），Ｖｄａｔ（Ｇ），Ｖｄａｔ（Ｂ）をそれぞれ伝達する。データ信号Ｖｄａｔ（Ｒ），Ｖｄａｔ（Ｇ），Ｖｄａｔ（Ｂ）の各々は、走査対象での中間階調を含む表示輝度を示すための複数ビットのデジタル信号で構成される。図１においては、各データ信号Ｖｄａｔが６ビットで構成され、２⁶＝６４段階の階調表示が実行される例が示される。なお、以下においては、データ信号Ｖｄａｔ（Ｒ），Ｖｄａｔ（Ｇ），Ｖｄａｔ（Ｂ）を総称して、単にデータ信号Ｖｄａｔとも称し、データ信号線９Ｒ，９Ｇ，９Ｂを総称して、単にデータ信号線９とも称する。
【００３５】
データ電流生成回路１０の各々は、対応するデータ信号線９との間に設けられたスイッチ１４およびラッチ回路１６を介して、データ信号Ｖｄａｔの伝達を受ける。具体的には、データ信号線９Ｒ，９Ｇ，９Ｂを用いて、走査対象となったラインの画素における表示輝度を指示するためのデータ信号Ｖｄａｔ（Ｒ），Ｖｄａｔ（Ｇ），Ｖｄａｔ（Ｂ）が、表示単位６ごとに順番に伝達される。水平走査回路８は、表示単位６ごとに対応するスイッチ１４を３個ずつ順にオンさせて、データ信号Ｖｄａｔを、対応するデータ電流生成回路１０へ伝達する。スイッチ１４を介して伝達された６ビットのデータ信号Ｖｄａｔは、ラッチ回路１６によって保持される。
【００３６】
ＥＬ表示装置１は、さらに、基準電流供給回路３５と、基準電流配線ＲＦＬ［０］〜ＲＦＬ［５］とを備える。後の説明で明らかになるように、基準電流供給回路３５は、本願発明に従う電流供給回路として設けられる。基準電流供給回路３５は、６種類の基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ「５］を生成する。基準電流配線ＲＦＬ［０］〜ＲＦＬ［５］は、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ「５］をそれぞれ伝達する。
【００３７】
データ電流生成回路１０は、基準電流配線ＲＦＬ［０］〜ＲＦＬ［５］によって伝達される基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ「５］に基づいて、ラッチ回路１６に保持されたデータ信号Ｖｄａｔに応じたデータ電流Ｉｄａｔを生成する。
【００３８】
図２は、データ電流生成回路１０の構成を説明するブロック図である。
図２を参照して、基準電流供給回路３５は、デジタル信号として外部から与えられる入力電圧Ｖｉｎに応じて生成される入力電流Ｉｉｎに基づいて、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］を生成する。デジタル−アナログコンバータ３０は、入力電圧Ｖｉｎをアナログ電圧に変換し、電圧−電流変換部３１は、デジタル−アナログコンバータ３０によってアナログ電圧に変換された入力電圧に応じた入力電流Ｉｉｎを、基準電流供給回路３５内部に生じさせるために設けられる。
【００３９】
図３は、図２に示された基準電流供給回路３５の構成を詳細に説明する回路図である。
【００４０】
図３を参照して、電圧−電流変換部３１は、デジタル−アナログコンバータ３０によって変換された入力電圧Ｖｉｎと端子Ｐ１の電圧とを比較するための電圧比較器３２と、端子Ｐ１を所定電圧Ｖｓｓと接続するための抵抗素子３３とを含む。電圧比較器３２の出力電圧は、端子Ｐ２へ与えられる。図３に示されるように、デジタル−アナログコンバータ３０および電圧−電流変換部３１は、ＥＬ表示装置１の端子Ｐ１およびＰ２への外付けされる外部回路として設けられる。
【００４１】
基準電流供給回路３５は、電源電圧Ｖｄｄを供給する電圧ノード４０および端子Ｐ１の間に直列に接続されたｎ型ＴＦＴ素子２０およびｐ型ＴＦＴ素子Ｔ２５を有する。ｎ型ＴＦＴ素子２０のゲートは端子Ｐ２と接続され、ｐ型ＴＦＴ素子Ｔ２５のゲートは、ｎ型ＴＦＴ素子２０およびｐ型ＴＦＴ素子Ｔ２５の接続ノードに相当する内部ノードＮｉと接続される。基準電流供給回路３５は、さらに、電圧ノード４０および基準電流配線ＲＦＬ［０］〜ＲＦＬ［５］の間にそれぞれ電気的に結合されたｐ型ＴＦＴ素子Ｔ３０〜Ｔ３５を有する。ｐ型ＴＦＴ素子Ｔ３０〜Ｔ３５の各ゲートは内部ノードＮｉと接続される。
【００４２】
このような構成とすることにより、ｎ型ＴＦＴ素子２０およびｐ型ＴＦＴ素子Ｔ２５には、入力電圧Ｖｉｎによって調整可能な入力電流Ｉｉｎが流れる。また、ｐ型ＴＦＴ素子Ｔ２５およびＴ３０〜Ｔ３５は、カレントミラー構成に基づいて、それぞれの間で所定の比を有する基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］を生じさせることができる。実施の形態１に従う構成においては、６ビットのデータ信号Ｖｄａｔに応じた中間階調表示を実行するために、基準電流Ｉｒｅｆ［０］＝Ｉｏ（以下、「単位電流Ｉｏ」とも称する）に設定され、Ｉｒｅｆ［１］＝２・Ｉｏに設定され、Ｉｒｅｆ［２］＝４・Ｉｏに設定され、Ｉｒｅｆ［３］＝８・Ｉｏに設定され、Ｉｒｅｆ［４］＝１６・Ｉｏに設定され、Ｉｒｅｆ［５］＝３２・Ｉｏに設定される。
【００４３】
上述した電流設定を行なうために、ｐ型ＴＦＴ素子Ｔ３０、Ｔ３１，Ｔ３２，Ｔ３３、Ｔ３４およびＴ３５のそれぞれのトランジスタサイズ（ゲート幅Ｗ／ゲート長Ｌの比）は、１：２：４：８：１６：３２となるように設定する必要がある。外部回路からの入力電圧Ｖｉｎの設定精度を考慮すると、入力電流Ｉｉｎがある程度大きいことが望ましいので、ｐ型ＴＦＴ素子Ｔ２５の電流駆動能力は、たとえば、ｐ型ＴＦＴ素子Ｔ３０〜Ｔ３５のうちで最も大きい電流を供給するｐ型ＴＦＴ素子Ｔ３５と同様に設計される。
【００４４】
再び図２を参照して、データ電流生成回路１０は、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］にそれぞれ対応して設けられる電流供給ユニットＣＵ［０］〜ＣＵ［５］と、電流供給ユニットＣＵ［０］〜ＣＵ［５］と対応するデータ線ＤＬとの間にそれぞれ設けられるスイッチＳＷ［０］〜ＳＷ［５］とをさらに含む。電流供給ユニットＣＵ［０］〜ＣＵ［５］は、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］のそれぞれをデータ線ＤＬへ供給するために設けられる。スイッチＳＷ［０］〜ＳＷ［５］は、対応するデータ信号Ｖｄａｔを構成する６個のデータビットＤ［０］〜Ｄ［５］にそれぞれ応答してオン・オフする。
【００４５】
なお、以下においては、電流供給ユニットＣＵ［０］〜ＣＵ［５］、スイッチＳＷ［０］〜ＳＷ［５］、データビットＤ［０］〜Ｄ［５］、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］および基準電流配線ＲＦＬ［０］〜ＲＦＬ［５］のそれぞれを総称する場合には、単に、電流供給ユニットＣＵ、スイッチＳＷ、データビットＤ、基準電流Ｉｒｅｆおよび基準電流配線ＲＦＬとそれぞれ表記することとする。
【００４６】
図４は、図３に示された電流供給ユニットＣＵの構成を示す回路図である。
図４を参照して、電流供給ユニットＣＵは、並列に設けられた２つの電流源回路４０ａおよび４０ｂと、電流源回路４０ａおよび４０ｂおよび対応するスイッチＳＷの間にそれぞれ設けられたトランジスタスイッチ４２ａおよび４２ｂとを有する。トランジスタスイッチ４２ａおよび４２ｂは、たとえばｎ型ＴＦＴ素子によって構成される。
【００４７】
電流源回路４０ａは、対応する基準電流配線ＲＦＬおよびノードＮ１ａの間に電気的に結合されるｎ型ＴＦＴ素子Ｔａ１１と、ノードＮ１ａおよびノードＮ２ａの間に電気的に結合されたｎ型ＴＦＴ素子Ｔａ１２と、ノードＮ１ａおよび所定電圧Ｖｓｓの間に電気的に結合されるｎ型ＴＦＴ素子Ｔａ１３と、ノードＮ２ａと所定電圧Ｖｓｓの間に接続されたキャパシタＣａ１とを有する。すでに説明したように、所定電圧Ｖｓｓには、接地電圧または負電圧が適用される。
【００４８】
ｎ型ＴＦＴ素子Ｔａ１１およびＴａ１２の各ゲートは制御信号ＰＧａの入力を受ける。ＴＦＴ素子Ｔａ１３のゲートはノードＮ２ａと接続される。キャパシタＣａ１は、ＴＦＴ素子Ｔａ１２のソース・ゲート間電圧（以下、単に「ゲート電圧」とも称する）を保持するために設けられる。電流源回路４０ａに対応するトランジスタスイッチ４２ａは、ノードＮ１ａと対応するスイッチＳＷとの間に設けられ、制御信号ＷＴａをゲートに受ける。
【００４９】
同様に、電流源回路４０ｂは、対応する基準電流配線ＲＦＬおよびノードＮ１ｂの間に電気的に結合されるｎ型ＴＦＴ素子Ｔｂ１１と、ノードＮ１ｂおよびノードＮ２ｂの間に電気的に結合されたｎ型ＴＦＴ素子Ｔｂ１２と、ノードＮ１ｂおよび所定電圧Ｖｓｓの間に電気的に結合されるｎ型ＴＦＴ素子Ｔｂ１３と、ノードＮ２ｂと所定電圧Ｖｓｓの間に接続されたキャパシタＣｂ１とを有する。ｎ型ＴＦＴ素子Ｔｂ１１およびＴｂ１２の各ゲートは制御信号ＰＧｂの入力を受ける。ＴＦＴ素子Ｔｂ１３のゲートはノードＮ２ｂと接続される。キャパシタＣｂ１は、ＴＦＴ素子Ｔｂ１２のゲート電圧を保持する。電流源回路４０ｂに対応するトランジスタスイッチ４２ｂは、ノードＮ１ｂと対応するスイッチＳＷとの間に設けられ、制御信号ＷＴｂをゲートに受ける。
【００５０】
電流源回路４０ａおよび４０ｂの各々は、制御信号ＰＧａ，ＰＧｂの活性化（Ｈレベル）時において「プログラム動作」を実行し、制御信号ＷＴａ，ＷＴｂの活性化（Ｈレベル）時において「供給動作」を実行する。電流源回路４０ａおよび４０ｂの動作は、たとえば１フレーム期間ごとに切換えられ、電流源回路４０ａおよび４０ｂは、各フレーム期間において、プログラム動作および供給動作の一方ずつを交互に実行する。すなわち、制御信号ＰＧａおよびＰＧｂは、各フレーム期間において、相補的に交互に活性化され、制御信号ＷＴａおよびＷＴｂは、制御信号ＰＧａおよびＰＧｂと相補的に活性化される。
【００５１】
一例として、制御信号ＰＧａおよびＷＴｂが活性化された場合の動作につい説明する。
【００５２】
プログラム動作を実行する電流源回路４０ａにおいて、制御信号ＰＧａおよびＷＴａは、ＨレベルおよびＬレベルにそれぞれ設定されるので、ｎ型ＴＦＴ素子Ｔａ１１およびＴａ１２はターンオンし、トランジスタスイッチ４２ａはターンオフする。
【００５３】
したがって、電流源回路４０ａはデータ線ＤＬから切離されて、電流源回路４０ａ中には、基準電流配線ＲＦＬ〜ノードＮ１ａ〜ｎ型ＴＦＴ素子Ｔａ１３〜所定電圧Ｖｓｓの経路に基準電流Ｉｒｅｆが流される。この状態におけるノードＮ２ａの電圧がキャパシタＣａ１によってに保持されるので、供給動作時にｎ型ＴＦＴ素子Ｔａ１３によって基準電流Ｉｒｅｆを供給するためのゲート電圧がプログラムされる。
【００５４】
一方、供給動作を実行する電流源回路４０ｂにおいて、制御信号ＰＧｂおよびＷＴｂは、ＬレベルおよびＨレベルにそれぞれ設定されるので、ｎ型ＴＦＴ素子Ｔｂ１１およびＴｂ１２はターンオンし、トランジスタスイッチ４２ｂはターンオフする。したがって、対応するＳＷがオンしたときには、ｎ型ＴＦＴ素子Ｔｂ１３は、データ線ＤＬおよび所定電圧Ｖｓｓの間に電気的に接続される。なお、ｎ型ＴＦＴ素子Ｔｂ１３のゲート電圧は、前フレーム期間でのプログラム動作時に、基準電流Ｉｒｅｆを供給するためのレベルに設定されている。
【００５５】
再び図２を参照して、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］にそれぞれ対応する電流供給ユニットＣＵ［０］〜ＣＵ［５］の各々は、同様に並列動作するので、供給時においては、データビットＤ［０］〜Ｄ［５］に応じて、対応するＳＷがオンした電流供給ユニットＣＵに属するｎ型ＴＦＴ素子Ｔｂ１３が、データ線ＤＬおよび所定電圧Ｖｓｓの間に並列に接続される。一方、データ線ＤＬは、図１０で説明したように、対応する走査線ＳＬが活性化された画素において、電源電圧Ｖｄｄと電気的に結合されている。したがって、データ線ＤＬに供給されるデータ電流Ｉｄａｔは、上述したデータ線ＤＬおよび所定電圧Ｖｓｓ間に並列接続されたｎ型ＴＦＴ素子Ｔｂ１３の通過電流の和に相当する。
【００５６】
この結果、データ線ＤＬに対しては、データビットＤ［０］〜Ｄ［５］に応答してオンされたスイッチＳＷに対応する基準電流Ｉｒｅｆの和が供給される。基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］の間の和は、データビットＤ［０］〜Ｄ［５］の組合せにそれぞれ対応して６４段階に設定できる。したがって、データ電流生成回路１０は、データ信号Ｖｄａｔ（データビットＤ［０］〜Ｄ［５］）に応じたデータ電流Ｉｄａｔを、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］に基づいて６４段階に生成して、対応するデータ線ＤＬへ供給することができる。
【００５７】
次のフレーム期間においては、各電流源回路での動作が入換えられて、電流源回路４０ａで供給動作が実行され、電流源回路４０ｂでプログラム動作が実行される。すなわち、各電流供給ユニットＣＵ中の電流源回路４０ａ（ｎ型ＴＦＴ素子Ｔａ１３）を用いて、データ電流Ｉｄａｔは供給される。
【００５８】
上記の説明から理解されるように、実施の形態１に従うＥＬ表示装置においては、各画素において連続性のある中間階調表示を実行するためには、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］の間の比を設計値どおりに正確に設定することが必要となる。この比が崩れると、データ電流の段階的な変化が不連続になってしまい、連続的な中間階調表示を行なうことが困難となってしまう。実施の形態１に従う電流供給回路として設けられた基準電流供給回路３５は、このような問題点が生じないように、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］の間の所定比を正確に設定するための構成を有している。
【００５９】
図５は、実施の形態１に従う電流供給回路として設けられた基準電流供給回路におけるＴＦＴ素子の配置を説明する概念図である。
【００６０】
図５（ａ）には、基準電流供給回路３５を構成するｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５の配置を示す平面図が示される。
【００６１】
図５（ａ）を参照して、カレントミラーを構成するｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５のそれぞれは、同様のサイズを有するように設計された単位トランジスタ５０から構成される。たとえば、ｐ型ＴＦＴ素子Ｔ２５は、電圧ノード４０と入力電流Ｉｉｎが流される内部ノードＮｉとの間に並列に接続された３２個の単位トランジスタ５０を有する。各単位トランジスタは、内部ノードＮｉと接続されたゲート配線５１を共有し、かつ同様のゲート長Ｌ０およびゲート幅Ｗ０を有するように一様に設計されている。たとえば、単位トランジスタ５０のゲート長Ｌ０およびゲート幅Ｗ０は、単位電流Ｉｏに対応させて設計される。
【００６２】
図５（ｂ）には、単位トランジスタの構造を例示するための、図５（ａ）におけるＰ−Ｐ´断面図が示される。
【００６３】
図５（ｂ）を参照して、単位トランジスタ５０は、絶縁基板（たとえばガラス基板）５５に形成された半導体膜５６上の不純物（ｐ型）領域５７および５８を、ソース領域およびドレイン領域としてそれぞれ有する。ゲート配線５１と半導体膜５６との間には、両者を電気的に絶縁するためのゲート絶縁膜６０が形成される。したがって、単位トランジスタ５０においては、ゲート配線５１の電圧に応じて、不純物領域５７および５８の間に形成された領域５９にチャネルが形成される。半導体膜５６は、好ましくは、低温多結晶（ポリ）シリコンによって形成される。
【００６４】
不純物領域５７および５８は、ゲート絶縁膜６０に設けられたコンタクトホール６１および６２を介して、電圧ノード４０と接続されたコンタクト６３および内部ノードＮｉと接続されたコンタクト６４とそれぞれ電気的に結合されている。他の単位トランジスタ５０も同様に、コンタクトホール６１および６２を介して、内部ノードＮｉまたは基準電流配線ＲＦＬと電圧ノード４０との間に、電気的に結合される。
【００６５】
再び、図５（ａ）を参照して、基準電流Ｉｒｅｆ［０］に対応するｐ型ＴＦＴ素子Ｔ３０は、電圧ノード４０および基準電流配線ＲＦＬ［０］の間に並列に電気的に結合された１個の単位トランジスタ５０を有する。同様に、ｐ型ＴＦＴ素子Ｔ３１は、電圧ノード４０および基準電流配線ＲＦＬ［１］の間に並列に電気的に結合された２個の単位トランジスタ５０を有し、ｐ型ＴＦＴ素子Ｔ３２は、電圧ノード４０および基準電流配線ＲＦＬ［２］の間に並列に電気的に結合された４個の単位トランジスタ５０を有し、ｐ型ＴＦＴ素子Ｔ３３は、電圧ノード４０および基準電流配線ＲＦＬ［３］の間に並列に電気的に結合された８個の単位トランジスタ５０を有し、ｐ型ＴＦＴ素子Ｔ３４は、電圧ノード４０および基準電流配線ＲＦＬ［４］の間に並列に電気的に結合された１６個の単位トランジスタ５０を有する。同様に、ｐ型ＴＦＴ素子Ｔ３５は、電圧ノード４０および基準電流配線ＲＦＬ［５］の間に並列に電気的に結合された３２個の単位トランジスタ５０を有する。
【００６６】
基準電流供給回路３５において、カレントミラーを構成するトランジスタの各々を単位トランジスタ５０によって構成することによって、各単位トランジスタ５０のゲート幅（Ｗ０）およびゲート長（Ｌ０）に製造誤差が生じた場合にも、中間階調表示の連続性を維持できる。
【００６７】
図６は、実施の形態１に従う基準電流供給回路の効果を説明するためのシミュレーション結果を示す図である。
【００６８】
図６を参照して、横軸は、６ビットのデータ信号Ｖｄａｔによって示される２⁶＝６４通りの階調指示値を示し、縦軸はデータ電流Ｉｄａｔを示している。なお、データ電流Ｉｄａｔは、単位電流Ｉｏの整数倍によって示されている。
【００６９】
図６においては、カレントミラーを構成するｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５の各々が単一のトランジスタ素子として形成された場合において、それぞれのＴＦＴ素子に同一のトランジスタサイズの製造誤差が発生したケースのシミュレーション結果が「○」印で示されている。
【００７０】
なお、従来の技術の項で説明したように、トランジスタサイズの製造誤差は、トランジスタ形成時における露光マスクのパターンずれ、露光時のずれ、エッチング等のずれにより発生するので、設計値に対応する比率ではなく、絶対値で現われることが一般的である。
【００７１】
このようなトランジスタサイズの絶対値的な製造誤差が発生すると、電流駆動能力の設計値からの変化比率は、カレントミラーを構成するトランジスタ間で異なってしまうので、それぞれのトランジスタでの供給電流比は、設計値とは異なってくる。この結果、桁上がりのポイント（たとえば３１段階から３２段階への移行）において、データ電流Ｉｄａｔの変化が不連続になってしまう。
【００７２】
これに対して、図５に示されるようにカレントミラーを構成するｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５の各々を単位トランジスタ５０の集合として形成した場合における、同様のシミュレーション結果は、図６中に実線で示される。
【００７３】
すなわち、各単位トランジスタ５０がトランジスタサイズについて同一の製造誤差を有しても、カレントミラーを構成するトランジスタ間での供給電流比は、設計値に維持される。したがって、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］を正確に生成して、階調指示の変化に応じたデータ電流Ｉｄａｔの変化は連続的なものとなるので、正確な階調表示を実行することが可能となる。
【００７４】
［実施の形態１の変形例］
図７は、実施の形態１の変形例に従う基準電流供給回路におけるＴＦＴ素子の配置を説明する概念図である。
【００７５】
図７を参照して、実施の形態１の変形例に従う構成においては、図６に示した実施の形態１に従う構成において、カレントミラーを構成するｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５の各々が、連続的に配置された単位トランジスタ５０を順に用いて形成されたのに対して、それぞれのｐ型ＴＦＴ素子が非連続的に位置するの単位トランジスタ５０によって形成される点が異なる。すなわち、ｐ型ＴＦＴ素子Ｔ２５，Ｔ３０〜Ｔ３５をそれぞれ形成する単位トランジスタは、連続的に配置された単位トランジスタ５０から非一様に選択されている。
【００７６】
各単位トランジスタ５０について、対応するｐ型ＴＦＴ素子を形成するために、対応する基準電流配線ＲＦＬあるいは内部ノードＮｉと不純物領域５８（ドレイン領域）とを結合するための配線が等間隔で引出されている。
【００７７】
このような構成とすることにより、単位トランジスタ５０間で作製位置に依存したトランジスタ特性（移動度・しきい値電圧）誤差が生じた場合にも、カレントミラーを構成するｐ型ＴＦＴ素子間での電流供給能力比を設計値に維持する効果が期待できる。この結果、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］を設計された所定比に合わせてさらに正確に生成できるので、正確な階調表示を実行することが可能となる。
【００７８】
なお、実施の形態１およびその変形例においては、単位トランジスタ５０の電流駆動能力を、単位電流Ｉｏに合わせて設計する構成例について説明したが、複数個の単位トランジスタによって、単位電流Ｉｏが供給される構成としてもよい。この場合には、基準電流Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］をさらに正確に設定できる。
【００７９】
［実施の形態２］
実施の形態２においては、ＥＬ表示装置の他の箇所において、本発明の実施の形態に従う電流供給回路が適用される構成例について説明する。具体的には、実施の形態１においては、階調表示を実行するための基となる基準電流の生成に本願の電流供給回路を用いたが、実施の形態２においては、本願の電流供給回路を適用した画素回路の構成を説明する。
【００８０】
図８は、本願発明の電流供給回路が適用された実施の形態２に従う画素駆動回路の構成を示す回路図である。すなわち、実施の形態２においては、図８に示した画素５♯が、図１に示したＥＬ表示装置において各画素５に代えて配置される。
【００８１】
図８を参照して、画素５♯は、実施の形態２に従う画素駆動回路ＰＤＣ♯と、電流駆動型発光素子の代表例として示される有機発光ダイオードＯＬＥＤとを有する。図８に示した画素駆動回路の構成は、“A 13.0-inch AM-OLED Display with Top Emitting Structure and Adaptive Current Mode Programmed Pixel Circuit”, Tatsuya Sasaoka et al., SID'01 DIGEST (2001) pp.384-387に開示されている。
【００８２】
画素駆動回路ＰＤＣ♯は、電圧ノード４０（電源電圧Ｖｄｄ）およびノードＮ５の間に接続されたキャパシタＣｂと、電圧ノード４０とノードＮ６およびＮ７との間にそれぞれ電気的に結合されたｐ型ＴＦＴ素子Ｔ５０およびＴ５１と、データ線ＤＬおよびノードＮ７の間に電気的に結合されたｎ型ＴＦＴ素子Ｔ５２と、ノードＮ５およびＮ７の間に電気的に結合されたｎ型ＴＦＴ素子Ｔ５３とを有する。ノードＮ５は、ｐ型ＴＦＴ素子Ｔ５０およびＴ５１の各ゲートと接続され、ノードＮ６は、有機発光ダイオードＯＬＥＤのアノードと接続される。
【００８３】
ｎ型ＴＦＴ素子Ｔ５２のゲートは制御信号ＷＳｓｃｎを受け、ｎ型ＴＦＴ素子Ｔ５３のゲートは、制御信号ＥＳｓｃｎの入力を受ける。これにより、ｎ型ＴＦＴ素子Ｔ５２およびＴ５３は、制御信号ＷＳｓｃｎおよびＥＳｓｃｎに応答してオン・オフするトランジスタスイッチとして動作する。
【００８４】
データ線ＤＬに、当該画素５♯での表示輝度に対応したデータ電流Ｉｄａｔが流される期間において、制御信号ＷＳｓｃｎおよびＥＳｓｃｎがＨレベルに活性化されて、ｎ型ＴＦＴ素子Ｔ５２およびＴ５３がオンされる。これにより、ｐ型ＴＦＴ素子Ｔ５０およびＴ５１はカレントミラーを構成し、データ線ＤＬを流れるデータ電流Ｉｄａｔに比例した電流をｐ型ＴＦＴ素子Ｔ５０および有機発光ダイオードＯＬＥＤに流すとともに、このときのｐ型ＴＦＴ素子Ｔ５０のゲート電圧をキャパシタＣｂによって、ノードＮ５に保持することができる。
【００８５】
したがって、制御信号ＷＳｓｃｎおよびＥＳｓｃｎがＬレベルに非活性化されて、他の画素が走査対象となった期間においても、キャパシタＣｂによって保持されたゲート電圧に応じて、ｐ型ＴＦＴ素子Ｔ５０は、同レベルの電流を有機発光ダイオードＯＬＥＤに対して継続的に供給することが可能である。
【００８６】
特に、このような構成においては、カレントミラーを構成するｐ型ＴＦＴ素子Ｔ５０およびＴ５１において、ｐ型ＴＦＴ素子Ｔ５１の電流駆動能力（すなわちトランジスタサイズ）を、ｐ型ＴＦＴ素子Ｔ５０よりも大きく設計する。これにより、データ線ＤＬを流れるデータ電流Ｉｄａｔのレベルを、発光素子である有機発光ダイオードＯＬＥＤへの供給電流よりも大きくすることができる。この結果、画素５♯における表示輝度が低い場合においても、データ電流Ｉｄａｔに応じたゲート電圧をノードＮ５に発生させるための書込動作を高速化することができる。これにより、画素５♯に対する書込所要時間を短縮して、高速動作化を図ることができる。
【００８７】
しかしながら、図８に示した画素駆動回路ＰＤＣ♯の構成においては、カレントミラーを構成するｐ型ＴＦＴ素子Ｔ５０およびＴ５１の間の電流駆動能力比（すなわちトランジスタサイズの比）が、各画素において設計値どおりであることが、各画素間の表示特性を一様性するために必要である。すなわち、トランジスタサイズの製造誤差等が発生して、上記の電流駆動能力比が画素間で変動すると、画素間で表示輝度特性が非一様化してしまう。
【００８８】
図９は、実施の形態２に従う画素におけるＴＦＴ素子の構成を示す概念図である。
【００８９】
図９を参照して、ｐ型ＴＦＴ素子Ｔ５１およびＴ５０の電流駆動能力比は、４：１に設計されるものとする。これに対応して、電圧ノード４０およびノードＮ７の間には、ｐ型ＴＦＴ素子Ｔ５１を形成する８個の単位トランジスタ５０が並列に接続され、この一方で、電圧ノード４０およびノードＮ８の間には、ｐ型ＴＦＴ素子Ｔ５０を形成する２個の単位トランジスタ５０が、並列に接続される。
【００９０】
この結果、電圧ノード４０とノードＮ６およびＮ７との間にそれぞれ接続されるｐ型ＴＦＴ素子Ｔ５０およびＴ５１の電流駆動能力は、８：２＝４：１に設定される。
【００９１】
このように、画素駆動回路内においてカレントミラーを構成するｐ型ＴＦＴ素子Ｔ５０およびＴ５１を、本願発明の構成に沿って、複数個ずつの単位トランジスタ５０で構成することによって、各画素５♯において、有機発光ダイオードＯＬＥＤへの供給電流をデータ電流Ｉｄａｔに応じて正確に設定することができる。この結果、画素間での表示特性の一様性を確保することができる。
【００９２】
また、図７と同様に、ｐ型ＴＦＴ素子Ｔ５０およびＴ５１は非連続的に位置する単位トランジスタ５０によって形成されるので、単位トランジスタ５０間で作製位置に依存したトランジスタ特性誤差が生じた場合にも、カレントミラーを構成するｐ型ＴＦＴ素子５０および５１の電流供給能力比を設計値に維持する効果が期待できる。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９４】
【発明の効果】
請求項１から４に記載の電流供給回路は、カレントミラーを構成する複数のトランジスタのそれぞれを、同様に設計された単位トランジスタの集合として形成されるので、単位トランジスタに製造誤差が生じた場合にも、当該複数のトランジスタからの供給電流比を設計値どおりに維持して、出力電流間の設計された所定比を維持することができるとともに、単位トランジスタ間で作製位置に依存したトランジスタ特性（移動度・しきい値電圧）が生じた場合にも、出力電流間の設計された所定比を維持する効果が期待できる。
【００９６】
請求項５および６に記載のエレクトロルミネッセンス表示装置は、カレントミラーを構成する複数のトランジスタのそれぞれが同様に設計された単位トランジスタの集合として形成された基準電流供給回路によって、階調表示の基となる複数の基準電流を生成する。したがって、単位トランジスタに製造誤差が生じた場合にも、複数の基準電流間の設計された所定比を維持することができる。この結果、連続的な階調表示を正確に実行することが可能となる。さらに、単位トランジスタ間で作製位置に依存したトランジスタ特性（移動度・しきい値電圧）が生じた場合にも、基準電流間の設計された所定比、またはデータ電流および電流駆動型発光素子への供給電流の間の設計された所定比を維持する効果が期待できるので、表示品質の向上が期待できる。
【００９７】
請求項７から９に記載のエレクトロルミネッセンス表示装置は、高速動作化を図るために、データ電流に対して所定比の電流を電流駆動型発光素子への供給する構成の画素駆動回路において、単位トランジスタに製造誤差が生じた場合にも、設計された当該所定比を維持することができる。したがって、高速動作化に加えて、各画素間の表示特性を一様化できる。さらに、単位トランジスタ間で作製位置に依存したトランジスタ特性（移動度・しきい値電圧）が生じた場合にも、基準電流間の設計された所定比、またはデータ電流および電流駆動型発光素子への供給電流の間の設計された所定比を維持する効果が期待できるので、表示品質の向上が期待できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従う電流供給回路を備えたＥＬ表示装置の全体構成を示すブロック図である。
【図２】 図１に示されたデータ電流生成回路の構成を説明するブロック図である。
【図３】 図２に示された基準電流供給回路の構成を詳細に説明する回路図である。
【図４】 図３に示された電流供給ユニットの構成を示す回路図である。
【図５】 実施の形態１に従う電流供給回路として設けられた基準電流供給回路におけるＴＦＴ素子の配置を説明する概念図である。
【図６】 実施の形態１に従う基準電流供給回路の効果を説明するためのシミュレーション結果を示す図である。
【図７】 実施の形態１の変形例に従う基準電流供給回路におけるＴＦＴ素子の配置を説明する概念図である。
【図８】 本願発明の電流供給回路が適用された実施の形態２に従う画素駆動回路の構成を示す回路図である。
【図９】 実施の形態２に従う画素駆動回路におけるＴＦＴ素子の構成を示す概念図である。
【図１０】 従来の技術に従う電流プログラム型画素回路の構成を説明する回路図である。
【符号の説明】
１ ＥＬ表示装置、５ 画素、６ 表示単位、７ｏ，７ｅ 垂直走査回路、８水平走査回路、９Ｒ，９Ｇ，９Ｂ データ信号線、１０ データ電流生成回路、３５ 基準電流供給回路、４０ａ，４０ｂ 電流源回路、４２ａ，４２ｂ トランジスタスイッチ、５０ 単位トランジスタ、５１ ゲート配線、５６ 半導体膜、５７，５８ 不純物領域、５９ チャネル形成領域、６０ ゲート絶縁膜、６１，６２ コンタクトホール、ＣＵ［０］〜ＣＵ［５］ 電流供給ユニット、Ｄ［０］〜Ｄ［５］ データビット、ＤＬ データ線、Ｉｄａｔ データ電流、Ｉｉｎ 入力電流、Ｉｏ 単位電流、Ｉｒｅｆ［０］〜Ｉｒｅｆ［５］ 基準電流、Ｌ，Ｌ０ ゲート長、ＯＬＥＤ 有機発光ダイオード、ＰＤＣ 画素駆動回路、ＲＦＬ［０］〜ＲＦＬ［５］ 基準電流配線、ＳＬ 走査線、Ｔａ１１〜Ｔａ１３，Ｔｂ１１〜Ｔｂ１３，Ｔ２０，Ｔ５２，Ｔ５３ ｎ型ＴＦＴ素子、Ｔ２５，Ｔ３０〜Ｔ３５，Ｔ５０，Ｔ５１ ｐ型ＴＦＴ素子、Ｖｄｄ 電源電圧、Ｖｄａｔ データ信号、Ｖｓｓ 所定電圧、Ｗ，Ｗ０ ゲート幅。

Claims (9)

1. 所定電圧を供給する電圧ノードと内部ノードとの間に電気的に結合されて、前記内部ノードと接続されたゲートを有する第１のトランジスタと、
   前記第１のトランジスタに所定の入力電流を通過させるための電流生成部と、
   それそれが前記入力電流に対して所定の比を有する少なくとも１つの出力電流をそれぞれ伝達するための少なくとも１本の電流供給線と、
   前記電圧ノードおよび前記少なくとも１本の電流供給線の間にそれぞれ電気的に結合されて、各々が前記内部ノードと接続されたゲートを有する少なくとも１つの第２のトランジスタとを備え、
   前記第１のトランジスタおよび前記少なくとも１つの第２のトランジスタのそれぞれは、同様のサイズに設計された単位トランジスタを異なる個数ずつ有し、
   前記単位トランジスタは、連続的に配置され、
   前記第１のトランジスタおよび前記少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて形成される、電流供給回路。
2. 前記単位トランジスタは、
   絶縁基板上に形成された半導体膜と、
   前記内部ノードと電気的に結合されたゲート電極と、
   前記ゲート電極および前記半導体膜の間に形成された絶縁膜とを含み、
   前記半導体膜は、
   前記少なくとも１つの電流供給線のうちの対応する１つまたは前記内部ノードのいずれか一方と電気的に結合された第１の不純物領域と、
   前記電圧ノードと電気的に結合された第２の不純物領域と、
   前記第１および第２の不純物領域の間に形成されて、前記ゲート電極の電圧に応じてチャネルが形成される領域とを有する、請求項１に記載の電流供給回路。
3. 前記半導体膜は、低温多結晶シリコンによって形成される、請求項２に記載の電流供給回路。
4. 前記少なくとも１つの出力電流は、電流駆動型発光素子へ供給される、請求項１から３のいずれか１項に記載の電流供給回路。
5. 行列状に配置され、各々が電流駆動型発光素子を有する複数の画素と、
   前記複数の画素の行にそれぞれ対応して配置され、一定周期で順番に選択される複数の走査線と、
   前記複数の画素の列にそれぞれ対応して配置された複数のデータ線と、
   それぞれの間で所定の比を有する複数の基準電流を生成するための基準電流生成回路と、
   前記複数の基準電流をそれぞれ伝達するための複数の電流供給線と、
   前記複数のデータ線にそれぞれ対応して配置され、各々が、前記複数の画素のうちの走査対象の画素での表示輝度を示す電圧信号に応じたデータ電流を、前記複数の基準電流に基づいて生成して、対応するデータ線へ供給するための複数のデータ電流供給回路とを備え、
   前記基準電流生成回路は、
   所定電圧を供給する電圧ノードと内部ノードとの間に電気的に結合されて、前記内部ノードと接続されたゲートを有する第１のトランジスタと、
   前記第１のトランジスタに所定の入力電流を通過させるための電流生成部と、
   前記電圧ノードおよび前記複数の電流供給線の間にそれぞれ電気的に結合されて、各々が前記内部ノードと接続されたゲートを有する複数の第２のトランジスタとを含み、
   前記第１のトランジスタおよび前記少なくとも１つの第２のトランジスタのそれぞれは、同様のサイズに設計された単位トランジスタを異なる個数ずつ有し、
   前記単位トランジスタは、連続的に配置され、
   前記第１のトランジスタおよび前記少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて構成され、
   各前記画素は、対応する走査線の活性化期間において対応するデータ線を流れる前記データ電流を取り込むとともに、取り込んだデータ電流に応じた電流を前記電流駆動型発光素子へ継続的に供給するための駆動回路を含む、エレクトロルミネッセンス表示装置。
6. 前記単位トランジスタは、
   絶縁基板上に形成された半導体膜と、
   前記内部ノードと電気的に結合されたゲート電極と、
   前記ゲート電極および前記半導体膜の間に形成された絶縁膜とを含み、
   前記半導体膜は、
   前記少なくとも１つの電流供給線のうちの対応する１つまたは前記内部ノードのいずれか一方と電気的に結合された第１の不純物領域と、
   前記電圧ノードと電気的に結合された第２の不純物領域と、
   前記第１および第２の不純物領域の間に形成されて、前記ゲート電極の電位に応じてチャネルが形成される領域とを有する、請求項５に記載のエレクトロルミネッセンス表示装置。
7. 行列状に配置され、各々が電流駆動型発光素子を有する複数の画素と、
   前記複数の画素の行にそれぞれ対応して配置され、一定周期で順番に選択される複数の走査線と、
   前記複数の画素の列にそれぞれ対応して配置された複数のデータ線と、
   前記複数のデータ線にそれぞれ対応して配置され、各々が、前記複数の画素のうちの走査対象の画素での表示輝度を示すデータ電圧に応じたデータ電流を対応するデータ線へ供給するための複数のデータ電流供給回路とを備え、
   各前記画素は、
   第１および第２の電圧の間に前記電流駆動型発光素子と直列に接続されて、内部ノードと接続されたゲートを有する第１のトランジスタと、
   前記内部ノードの電位を保持するためのキャパシタと、
   対応するデータ線および前記内部ノードの間に直列に接続されて、独立にオン・オフが制御される第１および第２のトランジスタスイッチと、
   前記第１および第２のトランジスタスイッチの接続ノードと前記第１の電圧との間に電気的に結合されて、前記内部ノードと接続されたゲートを有し、かつ、前記第１のトランジスタに対して所定比の電流駆動能力を有するように設計される第２のトランジスタとを含み、
   前記第１および第２のトランジスタのそれぞれは、前記所定比に応じて、同様のサイズに設計された単位トランジスタを異なる個数ずつ有し、
   前記単位トランジスタは、連続的に配置され、
   前記第１のトランジスタおよび前記少なくとも１つの第２のトランジスタのそれぞれは、連続的に配置された単位トランジスタのうちの非連続的に位置する一部の単位トランジスタを用いて構成される、エレクトロルミネッセンス表示装置。
8. 前記単位トランジスタは、
   絶縁基板上に形成された半導体膜と、
   前記内部ノードと電気的に結合されたゲート電極と、
   前記ゲート電極および前記半導体膜の間に形成された絶縁膜とを含み、
   前記半導体膜は、
   前記電流駆動型発光素子および前記接続ノードの対応する一方と電気的に結合された第１の不純物領域と、
   前記第１の電圧と電気的に結合された第２の不純物領域と、
   前記第１および第２の不純物領域の間に形成されて、前記ゲート電極の電圧に応じてチャネルが形成される領域とを有する、請求項７に記載のエレクトロルミネッセンス表示装置。
9. 前記半導体膜は、低温多結晶シリコンによって形成される、請求項６または請求項８に記載のエレクトロルミネッセンス表示装置。

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