JP3880394B2

JP3880394B2 - Arbitrary waveform generator

Info

Publication number: JP3880394B2
Application number: JP2001391986A
Authority: JP
Inventors: 直博渡邉; 剛井上
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2007-02-14
Anticipated expiration: 2021-12-25
Also published as: JP2003196579A

Description

【０００１】
【発明の属する技術分野】
本発明は、任意の波形を発生する任意波形発生器に関する。
【０００２】
【従来の技術】
近年、携帯電話およびＰＤＡ（Personal Digital Assistant）が急速に普及してきている。
【０００３】
これらの携帯電話およびＰＤＡの試験を行うためには、高精度で任意の波形を発生する任意波形発生器を組み込んだ試験装置が必要とされる。
【０００４】
この種の任意波形発生器に関しては、例えば、図５に示す発生器が提案されている（特許第２５４４２１０号）。
【０００５】
この任意波形発生器は、波形メモリ１１と、シーケンス記憶部１２と、制御・演算回路１３と、アドレス記憶部１４と、アドレス発生部１５と、ラストアドレス検出部１６と、波形切替回路１７と、ＤＡ変換器１８とから構成される。
【０００６】
波形メモリ１１には、各種の定義された複数の波形データが記憶されている。
【０００７】
シーケンス記憶部１２は、制御・演算回路１３により出力されるファーストアドレスとラストアドレスとの組が記憶されている。
【０００８】
制御・演算回路１３は、波形メモリ１１に格納する波形データを定義式により各々演算によって求める機能と、各部に与えるデータおよび信号を発生する機能とを有する。
【０００９】
アドレス記憶部１４には、シーケンス記憶部１２により与えられるファーストアドレスとラストアドレスとが設定されている。
【００１０】
アドレス発生部１５は、波形メモリ１１から波形データを読み出す時に波形メモリ１１に与えるアドレスを発生する機能を有する。
【００１１】
ラストアドレス検出部１６は、アドレス発生部１５により出力されるアドレスがラストアドレスになったことを検出する機能と、検出されたアドレスとラストアドレスとが一致した場合には、一致信号をロード信号（ファーストアドレスをロードする為の信号）としてアドレス発生部１５に出力する機能を有する。
【００１２】
波形切替回路１７は、ある波形を出力している途中で、他の波形に出力を切り替えるための波形切替信号を出力する機能を有する。
【００１３】
ＤＡ変換器１８は、波形メモリ１１から読み出された波形データをアナログ変換し、アナログ変換した波形を出力する機能を有する。
【００１４】
この任意波形発生器は、シーケンス記憶部１２に記憶されたファーストアドレスとラストアドレスとを波形メモリ１１に印加して、当該波形メモリ１１に記憶された波形データを順次読み出し、読み出した波形データをＤＡ変換器１８によってアナログ変換し、読み出した波形データに対応するアナログ波形を発生させるものである。
【００１５】
【発明が解決しようとする課題】
例えば、ＴＤＭＡ（time division multiple access：時分割マルチプルアクセス）方式を採用した無線通信システムを試験する場合、外部から入力されるバーストトリガに同期させて、この無線通信システムに対応した変調波を出力する必要がある。このため、この任意波形発生器では、予め波形メモリに書き込んだ当該変調波の波形データをフレームまたはスロット等の固定長に分割して出力しなければならない。
【００１６】
ＴＤＭＡ方式を採用した無線通信システムの試験時においては、任意波形発生器では、送信するフレームまたはスロット等の固定長毎に、例えばＰＮ（Pseudo Noise：疑似ランダム雑音）符号を複数の波形データに分割し、分割した波形データを波形メモリから読み出さねばならない。また、通常、このフレームまたはスロットの長さは、波形メモリに読み込んだ波形データの波形長とは何ら関係のない固定長となっている。ここで、フレームとは、送信するデータの一周期分をいう。また、スロットとは、送信するフレームの最小単位のことをいう。
【００１７】
さらに、ＰＮ符号とは、（２^ｎ−１）ビット周期のビット列であり、ｎ＝９、１５、２３の場合がよく使用されている。
【００１８】
従って、この任意波形発生器では、ＰＮ符号の長さと、波形メモリに書き込まれた波形データの長さとが互いに素な数値である場合、ＰＮ符号の終端と、波形データの終端とが揃うまで、同じ波形データを繰り返して波形メモリに書き込む必要があるので、膨大な容量の波形メモリを必要とするという問題がある。例えばｎ＝２３のＰＮ符号を用いた場合、ＰＮ符号の長さと波形データの長さとの最小公倍数は、一般的な波形メモリの容量をはるかに超える長さとなるので、実質的に波形メモリを用いては、再現不可能である。
【００１９】
また、この任意波形発生器では、シーケンスメモリには、送信するフレームと、スタートアドレスとエンドアドレスとの組とを一対一対応で書き込まねばならない。このため、送信するフレームの長さが短く、且つ波形メモリに書き込む波形長が長い場合には、（波形長／フレーム長）で表される長さのシーケンスメモリが必要となるので、膨大なシーケンスメモリが必要となり、実現不可能であるという問題がある。
【００２０】
本発明は、上記事情を考慮してなされたもので、シーケンスメモリを用いることなく、かつ波形長と無関係に、波形データの出力オン区間または波形データの出力オフ区間を制御することを可能とする任意波形発生器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の主旨は、アドレスを順次発生し、当該発生したアドレスを波形メモリに印加する構成により、シーケンスメモリを用いることなく、かつ波形長と無関係に、波形データの出力オン区間および波形データの出力オフ区間を制御することを可能にするという効果を達成することにある。
【００２２】
さて、以上のような本発明の主旨は、具体的には以下のような手段を講じることにより実現される。
【００２３】
第１の発明は、バーストトリガが入力される毎に、所定の波形データを書き込んだ波形メモリからクロックに同期して、任意の波形データを順次読み出し、読み出した波形データをアナログ変換することにより、読み出した波形データに対応するアナログ波形を発生させる任意波形発生器において、クロックに同期して、順次波形データを読み出すためのアドレスを波形メモリに印加すると共に、停止指示に基づいてアドレスの発生を停止し、開始指示に基づいてアドレスの発生を開始するアドレス発生手段と、アドレス発生手段によるアドレス発生開始後のクロック数をカウントし、カウントしたクロック数が所定のクロック数に達した場合に、アドレス発生手段のアドレス発生を停止させる停止指示を出力するクロック数カウント手段と、外部から入力されたバーストトリガのタイミングを調整した後、当該バーストトリガをアドレス発生手段に対し、アドレス発生の開始指示として、さらにクロック数カウント手段に対し、クロックのカウント開始指示としてそれぞれ印加するタイミング調整手段とを備えた任意波形発生器である。
【００２４】
このように、アドレス発生手段は、バーストトリガが入力される毎に第２クロック数カウント手段がクロック数をカウントしている間だけ、アドレスを発生し、発生したアドレスを波形メモリに印加する。
【００２５】
この結果、波形メモリから波形データが読み出され、当該波形データに対応するアナログ波形を発生させるので、シーケンスメモリを用いることなく、かつ波形メモリに記憶された波形データの波形長に無関係に、波形データの出力オン区間および波形データの出力オフ区間を制御することができる。
【００２６】
第２の発明は、所定の波形データを書き込んだ波形メモリからクロックに同期して、任意の波形データを順次読み出し、読み出した波形データをアナログ変換することによって、読み出した波形データに対応するアナログ波形を発生させる任意波形発生器において、クロックに同期して、順次波形データを読み出すためのアドレスを波形メモリに印加すると共に、停止指示に基づいてアドレスの発生を停止し、開始指示に基づいてアドレスの発生を開始するアドレス発生手段と、アドレス発生手段の停止後のクロック数をカウントし、カウントしたクロック数が所定のクロック数に達した場合に、アドレス発生手段にアドレス発生の開始指示を行う第１クロック数カウント手段と、第１クロック数カウント手段から開始指示を受けて、アドレス発生手段によるアドレス発生開始後のクロック数をカウントし、カウントしたクロック数が所定のクロック数に達した場合に、アドレス発生手段を停止させる停止指示を出力し、且つ第１クロック数カウント手段にクロック数のカウント開始指示を行う第２クロック数カウント手段とを備えた任意波形発生器である。
【００２７】
このように、アドレス発生手段は、第２クロック数カウント手段がクロック数をカウントしている間だけ、アドレスを発生し、発生したアドレスを波形メモリに印加する。
【００２８】
この結果、波形メモリから波形データが読み出され、当該波形データに対応するアナログ波形を発生させるので、シーケンスメモリを用いることなく、かつ波形メモリに記憶された波形データの波形長と無関係に、波形データの出力オン区間および波形データの出力オフ区間を制御することができる。
【００２９】
【発明の実施の形態】
以下、本発明の各実施の形態について図面を用いて説明する。
【００３０】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る任意波形発生器の構成例を示す機能ブロック図である。
【００３１】
本実施の形態に係る任意波形発生器は、例えば携帯電話等の基地局と各種の通信を行う端末の動作を試験する試験装置に組み込まれている。そして、任意波形発生器は、被試験端末からほぼ一定の周期で出力されるバーストトリガ信号を受信して、このバーストトリガ信号に同期して波形を発生する。試験装置は、この波形を用いて、被試験端末の試験信号を作成し、作成した試験信号を被試験端末に送信する機能を有する。
【００３２】
本実施の形態に係る任意波形発生器は、波形メモリ１と、タイミング調整部２と、出力長カウント部３ａと、アドレス発生部４ａと、ディジタル・アナログ変換器５（以下、ＤＡ変換器５という）とから構成されている。
【００３３】
波形メモリ１には、所定の波形データが（２^ｎ−１）ビットの周期を有するＰＮ符号の波形データ等が記憶されており、アドレス発生部４ａにより出力されたアドレスに基づいて、波形メモリ１に書き込まれた波形データをＤＡ変換器５に出力する。
【００３４】
タイミング調整部２は、外部からバーストトリガの入力を受け付け、タイミングを調整する機能と、入力されたバーストトリガに基づいて、スタート信号を出力長カウント部３ａとアドレス発生部４ａとにそれぞれ出力する機能と、アドレス発生部４ａに、アドレス出力開始指示を行う機能とを有する。なお、タイミング調整部２としては、ディレイカウンタを用いて構成してもよい。ここで、バーストトリガとは、例えばＴＤＭＡ方式を採用する無線通信システムが外部の被試験装置と同期をとるために、出力するフレーム周期のトリガ信号のことをいう。
【００３５】
出力長カウント部３ａは、タイミング調整部２により出力されたスタート信号に基づいて、所定のクロック数をカウントする機能と、送信するフレームのクロック数までカウントしたときに、ストップ信号をアドレス発生部４ａに出力する機能とを有する。上記所定のクロック数（出力長）は、固定でも、外部から可変設定してもよい。
【００３６】
アドレス発生部４ａは、タイミング調整部２により出力されたスタート信号の入力を受け付ける機能と、サンプルクロックを発生させる機能と、当該サンプルクロックに同期させてアドレスを発生する機能と、発生したアドレスを、順次波形メモリ１に印加する機能と、出力長カウント部３ａから出力されたストップ信号を受け付けた場合、次にタイミング調整部２から出力されるスタート信号が入力されるまで、アドレスの発生を停止する機能とを有する。
【００３７】
ＤＡ変換器５は、波形メモリ１から順次読み出された波形データをアナログ変換することによってアナログ波形を発生する機能を有する。
【００３８】
次に、以上のように構成された任意波形発生器の動作について図２を用いて説明する。
【００３９】
始めに、タイミング調整部２は、外部からバーストトリガが入力されると、スタート信号をアドレス発生部４ａと、出力長カウント部３ａとに出力する（ＳＴ１）。
【００４０】
次に、アドレス発生部４ａは、アドレスを順次発生し、発生したアドレスを波形メモリ１に印加する（ＳＴ２）。
【００４１】
次に、出力長カウント部３ａは、クロック数をカウントし、当該カウントされたクロック数が所定値になると、ストップ信号をアドレス発生部４ａに出力する（ＳＴ３）。
【００４２】
次に、アドレス発生部４ａは、出力長カウント部３ａから出力されたストップ信号を受け取ると、発生したアドレスを順次波形メモリ１に印加する処理を終了すると共に、次にタイミング調整部２からスタート信号が出力されるまで待機する（ＳＴ４）。これにより、バースト信号が出力される。
【００４３】
以上の一連の動作をもって、任意波形発生器は、バースト信号に対応するアナログ信号を発生させることができる。
【００４４】
上述したように本実施の形態によれば、アドレス発生部４ａは、タイミング調整部２から出力されたスタート信号を受け取ると、順次アドレスを発生し、発生したアドレスを波形メモリ１に印加する。また、アドレス発生部４ａは、出力長カウント部３ａから出力されたストップ信号を受け取ると、アドレスを発生する処理を停止する。
【００４５】
この結果、アドレス発生部４ａにより発生されたアドレスは、出力長カウント部３ａがクロック数をカウントしている間だけ、波形メモリ１に印加され、当該アドレスに記憶されている波形データが波形メモリ１から読み出されるので、シーケンスメモリを用いることなく、かつ波形メモリ１に記憶されている波形データの波形長と無関係に、バーストオン区間およびバーストオフ区間を制御することができる。
【００４６】
本実施の形態によれば、波形メモリ１に書き込む波形データの波形長に、無関係にバースト長を設定することができる。
【００４７】
本実施の形態によれば、シーケンスメモリが不要となるので、回路規模を小型化することができる。
【００４８】
＜第２の実施の形態＞
図３は、本発明の第２の実施の形態に係る任意波形発生器の構成例を示す機能ブロック図である。なお、図１に示す第１の実施の形態に係る任意波形発生器と同一部分には、同一符号を付して、その詳しい説明を省略し、ここでは主として異なる部分に関して説明する。
【００４９】
本実施の形態に係る任意波形発生器は、波形メモリ１と、出力長カウント部３ｂと、停止長カウント部６と、アドレス発生部４ｂと、ＤＡ変換器５とから構成されている。
【００５０】
本実施の形態に係る任意波形発生器は、任意波形発生器の内部または外部から入力されるスタート信号により動作を開始する。
【００５１】
出力長カウント部４ｂは、任意波形発生器の内部または外部から入力されたスタート信号を受け付ける機能と、アドレス発生部４ｂによりアドレス発生が開始された後、クロック数をカウントする機能と、当該カウントされたクロック数が所定のクロック数（固定でもよいし、外部から可変設定してもよい）まで達した場合、アドレス発生部４ｂにアドレス発生のストップ信号を出力する機能と、当該カウントされたクロック数が所定のクロック数まで達した場合、停止長カウント部６にクロック数のカウントのスタート信号を出力する機能とを有する。
【００５２】
停止長カウント部６は、出力長カウント部３ｂから出力されたクロック数のカウントのスタート信号を受け付ける機能と、クロック数のカウントを開始する機能と、カウントしたクロック数が所定のクロック数（固定でもよいし、外部から可変設定してもよい）まで達した場合に、アドレス発生部４ｂにアドレス発生を開始させるためのスタート信号を出力する機能を有する。なお、本実施の形態では、停止長カウント部６のクロック数は有限の値に設定して使用しているが、これに限らず、カウント数を無限大に設定することもできる。これにより、停止長カウント部６がクロック数を継続してカウントし続け、アドレス発生部４ｂにスタート信号を出力しなくなる。なお、出力長カウント部３ｂおよび停止長カウント部６がカウントする所定のクロック数は、同じ数であっても、異なる数であってもよい（通常は、異なる数になることが多い）。
【００５３】
その結果、アドレス発生部４ｂは、任意波形発生器の内部または外部から入力されるスタート信号によりアドレス発生を開始し、発生したアドレスを波形メモリ１に印加する。そして、アドレス発生部４ｂは、出力長カウント部３ｂから出力されるストップ信号によりアドレスの発生を終了する。
【００５４】
従って、停止長カウント部６のカウントするアドレス数の設定を無限大にすることにより、任意波形発生器の内部または外部から入力されるスタート信号に同期させて動作させることができる。
【００５５】
アドレス発生部４ｂは、任意波形発生器の内部または外部から入力されたスタート信号を受け付ける機能と、停止長カウント部６により出力されたスタート信号の入力を受け付ける機能と、順次アドレスを発生する機能と、発生したアドレスを順次波形メモリ１に印加する機能と、出力長カウント部３ｂから出力されたストップ信号を受け付けた場合、次に任意波形発生器の内部または外部から入力されるか若しくは停止長カウント部６から出力されるスタート信号が入力されるまでアドレス発生を停止する機能とを有する。
【００５６】
次に、以上のように構成した本実施の形態に係る任意波形発生器の動作について図４を用いて説明する。
【００５７】
始めに、任意波形発生器の内部または外部からスタート信号が入力されると、入力されたスタート信号は、出力長カウント部３ｂとアドレス発生部４ｂとに入力される（ＳＴ１１）。
【００５８】
次に、アドレス発生部４ｂは、任意波形発生器の内部または外部から入力されたスタート信号を受け取ると、波形メモリから波形データを読み出すためのアドレスを順次発生し、発生したアドレスを順次波形メモリ１に印加し、また出力長かウント部３ｂは、クロック数のカウントを開始する（ＳＴ１２）。これによりバースト信号が波形メモリ１から読み出される。
【００５９】
次に、出力長カウント部３ｂは、当該カウントしたクロック数が所定のクロック数まで達した場合に、アドレス発生部４ｂにアドレス発生を停止させるためのストップ信号を出力すると共に、停止長カウント部６にクロック数のカウントを開始させるためのスタート信号を出力する（ＳＴ１３）。
【００６０】
次に、停止長カウント部６は、出力長カウント部３ｂから出力されたスタート信号を受け取ると、クロック数をカウントし、当該カウントしたクロック数が所定のアドレス数に達した場合、アドレス発生部４ｂにアドレス発生を開始させるためのスタート信号を出力すると共に、出力長カウント部３ｂにクロック数のカウントを開始させるためのスタート信号を出力する（ＳＴ１４）。
【００６１】
次に、工程ＳＴ１２に戻り、アドレス発生部４ｂは、停止長カウント部６から出力されたスタート信号を受け取ると、波形メモリ１から波形データを読み出すためのアドレスを順次発生し、発生したアドレスを波形メモリ１に印加し、また出力長カウント部３ｂは、クロック数のカウントを開始する。
【００６２】
以上の一連の動作を繰り返すことによりバースト信号に対応するアナログ波形を繰り返し発生させることができる。
【００６３】
上述したように本実施の形態によれば、アドレス発生部４ｂは、停止長カウント部６から出力されたかまたは任意波形発生器の内部または外部から入力されたスタート信号を受け取ると、出力長カウント部３ｂが所定値までクロック数をカウントし、しかる後、ストップ信号を出力するまでの間、アドレスを発生し、発生したアドレスを波形メモリ１に印加する。
【００６４】
この結果、波形メモリ１に記憶された波形データは、出力長カウント部３ｂが所定値までクロック数をカウントし、しかる後、ストップ信号を出力するまでの間、波形メモリ１から読み出され、停止長カウント部６が所定値までクロック数をカウントした後、スタート信号を出力するまでの間、波形メモリ１からの波形データの読み出しが停止するので、シーケンスメモリを用いることなく、かつ波形メモリ１に記憶される波形データの波形長と無関係にバーストオン区間およびバーストオフ区間を制御することができる。
【００６５】
本実施の形態によれば、停止長カウント部６の停止長の設定を無限大にすることによって停止長カウント部６からのストップ信号のアドレス発生部４ｂへの出力を抑制するので、アドレス発生部４ｂは、バーストトリガが入力される度に、アドレスを順次発生し、発生したアドレスを波形メモリ１に印加する。
【００６６】
この結果、任意波形発生器は、入力されたバーストトリガに同期させて波形メモリ１に印加されたアドレスに記憶された波形データが読み出され、当該波形データに対応するアナログ波形を出力させることができる。
【００６７】
本実施の形態によれば、シーケンスメモリが不要になるので、回路規模を小さくすることができる。
【００６８】
本実施の形態によれば、停止長カウント部６のカウントするクロック数の設定を有限長とすることにより、自走モードで運用することができる。
【００６９】
なお、本発明は、上記各実施の形態に限定されるものでなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上記各実施の形態では、任意波形発生器を波形メモリ１に記憶させたバースト信号のデータを読み出し、バースト信号に対応するアナログ波形を発生する形態に適用したが、これに限らず、波形メモリ１上に記憶された任意の波形データを読み出す任意波形発生器に変更可能である。
【００７０】
さらに、上記実施形態には、種々の段階の発明が含まれており、開示されている複数の構成要件における適宜な組み合わせにより種々の発明が抽出できる。例えば、実施形態に示されている全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出できる。
【００７１】
【発明の効果】
以上詳述したように本発明によれば、シーケンスメモリを用いることなく、かつ波形長と無関係に、波形データの出力オン区間および波形データの出力オフ区間を制御することを可能とする任意波形発生器を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る任意波形発生器の構成例を示す機能ブロック図。
【図２】同実施の形態に係る任意波形発生器の動作を説明するフローチャート。
【図３】本発明の第２実施の形態に係る任意波形発生器の構成例を示す機能ブロック図。
【図４】同実施の形態に係る任意波形発生器の動作を説明するフローチャート。
【図５】従来から用いられている任意波形発生器の構成例を示す概要図。
【符号の説明】
１…波形メモリ
２…タイミング調整部
３ａ…出力長カウント部
３ｂ…出力長カウント部
４ａ…アドレス発生部
４ｂ…アドレス発生部
５…ＤＡ変換器
６…停止長カウント部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an arbitrary waveform generator that generates an arbitrary waveform.
[0002]
[Prior art]
In recent years, mobile phones and PDAs (Personal Digital Assistants) are rapidly spreading.
[0003]
In order to test these cellular phones and PDAs, a test apparatus incorporating an arbitrary waveform generator that generates an arbitrary waveform with high accuracy is required.
[0004]
For example, a generator shown in FIG. 5 has been proposed as an arbitrary waveform generator of this type (Japanese Patent No. 2544210).
[0005]
This arbitrary waveform generator includes a waveform memory 11, a sequence storage unit 12, a control / arithmetic circuit 13, an address storage unit 14, an address generation unit 15, a last address detection unit 16, a waveform switching circuit 17, And a DA converter 18.
[0006]
The waveform memory 11 stores a plurality of various defined waveform data.
[0007]
The sequence storage unit 12 stores a set of a first address and a last address output from the control / arithmetic circuit 13.
[0008]
The control / arithmetic circuit 13 has a function for obtaining waveform data stored in the waveform memory 11 by calculation using a definition formula, and a function for generating data and signals to be given to each unit.
[0009]
The address storage unit 14 is set with a first address and a last address given by the sequence storage unit 12.
[0010]
The address generator 15 has a function of generating an address to be given to the waveform memory 11 when reading the waveform data from the waveform memory 11.
[0011]
When the address output from the address generator 15 is detected as a last address and the detected address matches the last address, the last address detector 16 outputs a match signal as a load signal ( And a function of outputting to the address generator 15 as a signal for loading the first address.
[0012]
The waveform switching circuit 17 has a function of outputting a waveform switching signal for switching the output to another waveform while outputting a certain waveform.
[0013]
The DA converter 18 has a function of converting the waveform data read from the waveform memory 11 into an analog signal and outputting the analog-converted waveform.
[0014]
The arbitrary waveform generator applies the first address and the last address stored in the sequence storage unit 12 to the waveform memory 11, sequentially reads the waveform data stored in the waveform memory 11, and reads the read waveform data into DA. Analog conversion is performed by the converter 18 to generate an analog waveform corresponding to the read waveform data.
[0015]
[Problems to be solved by the invention]
For example, when testing a wireless communication system employing a TDMA (time division multiple access) method, a modulated wave corresponding to the wireless communication system is output in synchronization with a burst trigger input from the outside. There is a need. For this reason, in this arbitrary waveform generator, the waveform data of the modulated wave previously written in the waveform memory must be divided and output in a fixed length such as a frame or a slot.
[0016]
When testing a wireless communication system employing the TDMA method, the arbitrary waveform generator divides, for example, a PN (Pseudo Noise) code into a plurality of waveform data for each fixed length of a frame or slot to be transmitted. The divided waveform data must be read from the waveform memory. Usually, the length of this frame or slot is a fixed length that has nothing to do with the waveform length of the waveform data read into the waveform memory. Here, the frame refers to one period of data to be transmitted. A slot is the minimum unit of a frame to be transmitted.
[0017]
Furthermore, the PN code is a bit string having a (2 ⁿ −1) bit period, and the cases of n = 9, 15, and 23 are often used.
[0018]
Therefore, in this arbitrary waveform generator, when the length of the PN code and the length of the waveform data written in the waveform memory are relatively prime numbers, until the end of the PN code and the end of the waveform data are aligned, Since it is necessary to repeatedly write the same waveform data to the waveform memory, there is a problem that a huge amount of waveform memory is required. For example, when a PN code of n = 23 is used, since the least common multiple of the length of the PN code and the length of the waveform data is much longer than the capacity of a general waveform memory, the waveform memory is substantially used. It is impossible to reproduce.
[0019]
In the arbitrary waveform generator, the frame to be transmitted and the set of the start address and the end address must be written in a one-to-one correspondence in the sequence memory. For this reason, when the length of the frame to be transmitted is short and the waveform length written to the waveform memory is long, a sequence memory having a length represented by (waveform length / frame length) is required. There is a problem that a memory is required and cannot be realized.
[0020]
The present invention has been made in consideration of the above circumstances, and enables the control of the waveform data output ON section or the waveform data output OFF section without using a sequence memory and irrespective of the waveform length. An object is to provide an arbitrary waveform generator.
[0021]
[Means for Solving the Problems]
The gist of the present invention is that the address is generated sequentially, and the generated address is applied to the waveform memory, so that the sequence data is not used and the waveform data output is turned on and the waveform data is output regardless of the waveform length. The object is to achieve the effect of making it possible to control the off interval.
[0022]
The gist of the present invention as described above is specifically realized by taking the following means.
[0023]
The first invention reads out arbitrary waveform data sequentially in synchronization with the clock from the waveform memory in which the predetermined waveform data is written each time a burst trigger is input, and converts the read waveform data into analog data, In an arbitrary waveform generator that generates an analog waveform corresponding to the read waveform data, an address for sequentially reading the waveform data is applied to the waveform memory in synchronization with the clock, and the generation of the address is stopped based on the stop instruction. The address generation means for starting address generation based on the start instruction and the number of clocks after the address generation start by the address generation means are counted, and the address is generated when the counted number of clocks reaches a predetermined number of clocks. Clock number counting means for outputting a stop instruction for stopping address generation of the means; Adjusting the timing of burst trigger input from the outside, then adjusting the timing to apply the burst trigger as an address generation start instruction to the address generation means and as a clock count start instruction to the clock number counting means And an arbitrary waveform generator.
[0024]
Thus, the address generating means generates an address only while the second clock number counting means counts the number of clocks every time a burst trigger is input, and applies the generated address to the waveform memory.
[0025]
As a result, the waveform data is read from the waveform memory and an analog waveform corresponding to the waveform data is generated, so that the waveform can be used without using the sequence memory and irrespective of the waveform length of the waveform data stored in the waveform memory. The data output ON section and the waveform data output OFF section can be controlled.
[0026]
According to a second aspect of the present invention, an arbitrary waveform data is sequentially read out from a waveform memory in which predetermined waveform data has been written in synchronization with a clock, and the read waveform data is converted into an analog waveform to thereby correspond to the read waveform data. In the arbitrary waveform generator that generates the signal, the address for sequentially reading the waveform data is applied to the waveform memory in synchronization with the clock, and the generation of the address is stopped based on the stop instruction, and the address is generated based on the start instruction. First address generation means for starting generation, and the number of clocks after the address generation means is stopped are counted. When the counted number of clocks reaches a predetermined number of clocks, a first instruction to start address generation is given to the address generation means. In response to a start instruction from the clock number counting means and the first clock number counting means, Counts the number of clocks after the generation of address by the generating means, and outputs a stop instruction to stop the address generating means when the counted number of clocks reaches a predetermined number of clocks, and clocks the first clock number counting means It is an arbitrary waveform generator provided with the 2nd clock number count means which instruct | indicates the count start of a number.
[0027]
Thus, the address generating means generates an address only while the second clock number counting means is counting the number of clocks, and applies the generated address to the waveform memory.
[0028]
As a result, the waveform data is read from the waveform memory and an analog waveform corresponding to the waveform data is generated. Therefore, the waveform is not used without using the sequence memory and regardless of the waveform length of the waveform data stored in the waveform memory. The data output ON section and the waveform data output OFF section can be controlled.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0030]
<First Embodiment>
FIG. 1 is a functional block diagram showing a configuration example of an arbitrary waveform generator according to the first embodiment of the present invention.
[0031]
The arbitrary waveform generator according to the present embodiment is incorporated in a test apparatus that tests the operation of a terminal that performs various communications with a base station such as a mobile phone. The arbitrary waveform generator receives a burst trigger signal output from the terminal under test at a substantially constant period, and generates a waveform in synchronization with the burst trigger signal. The test apparatus has a function of creating a test signal for the terminal under test using this waveform and transmitting the created test signal to the terminal under test.
[0032]
The arbitrary waveform generator according to the present embodiment includes a waveform memory 1, a timing adjustment unit 2, an output length count unit 3a, an address generation unit 4a, and a digital / analog converter 5 (hereinafter referred to as a DA converter 5). ).
[0033]
The waveform memory 1 stores PN code waveform data having predetermined waveform data having a period of (2 ⁿ -1) bits, and the waveform memory 1 is based on the address output by the address generator 4a. Is output to the DA converter 5.
[0034]
The timing adjustment unit 2 receives a burst trigger input from the outside, adjusts the timing, and outputs a start signal to the output length count unit 3a and the address generation unit 4a based on the input burst trigger. And a function of giving an address output start instruction to the address generator 4a. The timing adjustment unit 2 may be configured using a delay counter. Here, the burst trigger refers to a trigger signal having a frame period that is output in order for a wireless communication system employing, for example, the TDMA system to synchronize with an external device under test.
[0035]
The output length counting unit 3a has a function of counting a predetermined number of clocks based on the start signal output from the timing adjusting unit 2 and a stop signal when counting up to the number of clocks of a frame to be transmitted. And a function of outputting to The predetermined number of clocks (output length) may be fixed or variably set from the outside.
[0036]
The address generation unit 4a has a function of receiving an input of a start signal output from the timing adjustment unit 2, a function of generating a sample clock, a function of generating an address in synchronization with the sample clock, and the generated address. When the function to be sequentially applied to the waveform memory 1 and the stop signal output from the output length count unit 3a are received, the generation of the address is stopped until the next start signal output from the timing adjustment unit 2 is input. With functions.
[0037]
The DA converter 5 has a function of generating an analog waveform by converting the waveform data sequentially read from the waveform memory 1 into an analog signal.
[0038]
Next, the operation of the arbitrary waveform generator configured as described above will be described with reference to FIG.
[0039]
First, when a burst trigger is input from the outside, the timing adjustment unit 2 outputs a start signal to the address generation unit 4a and the output length count unit 3a (ST1).
[0040]
Next, the address generator 4a sequentially generates addresses and applies the generated addresses to the waveform memory 1 (ST2).
[0041]
Next, the output length count unit 3a counts the number of clocks, and when the counted number of clocks reaches a predetermined value, outputs a stop signal to the address generation unit 4a (ST3).
[0042]
Next, when the address generation unit 4a receives the stop signal output from the output length counting unit 3a, the address generation unit 4a ends the process of sequentially applying the generated addresses to the waveform memory 1, and then receives a start signal from the timing adjustment unit 2. (ST4). Thereby, a burst signal is output.
[0043]
With the above series of operations, the arbitrary waveform generator can generate an analog signal corresponding to the burst signal.
[0044]
As described above, according to the present embodiment, when receiving the start signal output from the timing adjustment unit 2, the address generation unit 4 a sequentially generates addresses and applies the generated addresses to the waveform memory 1. Further, when the address generator 4a receives the stop signal output from the output length counter 3a, the address generator 4a stops the process of generating an address.
[0045]
As a result, the address generated by the address generating unit 4a is applied to the waveform memory 1 only while the output length counting unit 3a is counting the number of clocks, and the waveform data stored in the address is stored in the waveform memory 1 Therefore, the burst-on period and the burst-off period can be controlled without using the sequence memory and irrespective of the waveform length of the waveform data stored in the waveform memory 1.
[0046]
According to the present embodiment, the burst length can be set regardless of the waveform length of the waveform data written to the waveform memory 1.
[0047]
According to the present embodiment, since the sequence memory is not necessary, the circuit scale can be reduced.
[0048]
<Second Embodiment>
FIG. 3 is a functional block diagram showing a configuration example of an arbitrary waveform generator according to the second embodiment of the present invention. The same parts as those of the arbitrary waveform generator according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different parts will be mainly described here.
[0049]
The arbitrary waveform generator according to this embodiment includes a waveform memory 1, an output length count unit 3b, a stop length count unit 6, an address generation unit 4b, and a DA converter 5.
[0050]
The arbitrary waveform generator according to the present embodiment starts its operation in response to a start signal input from inside or outside the arbitrary waveform generator.
[0051]
The output length counting unit 4b has a function of receiving a start signal input from the inside or the outside of the arbitrary waveform generator, a function of counting the number of clocks after the address generation by the address generating unit 4b is started, When the number of clocks reaches a predetermined number of clocks (may be fixed or variably set from the outside), a function for outputting an address generation stop signal to the address generation unit 4b, and the counted number of clocks Has a function of outputting a start signal for counting the number of clocks to the stop length counting unit 6 when the number of clocks reaches a predetermined number of clocks.
[0052]
The stop length counting unit 6 has a function of accepting a start signal for counting the number of clocks output from the output length counting unit 3b, a function of starting counting of the number of clocks, and the number of clocks counted is a predetermined number of clocks (even if fixed) (Or may be variably set from outside), the address generator 4b has a function of outputting a start signal for starting address generation. In the present embodiment, the number of clocks of the stop length count unit 6 is set to a finite value. However, the present invention is not limited to this, and the count number can be set to infinity. As a result, the stop length counting unit 6 continues to count the number of clocks and does not output a start signal to the address generation unit 4b. Note that the predetermined number of clocks counted by the output length counting unit 3b and the stop length counting unit 6 may be the same number or different numbers (usually different in many cases).
[0053]
As a result, the address generator 4b starts address generation by a start signal input from the inside or the outside of the arbitrary waveform generator, and applies the generated address to the waveform memory 1. Then, the address generation unit 4b ends the generation of the address by the stop signal output from the output length count unit 3b.
[0054]
Therefore, by setting the number of addresses counted by the stop length counting unit 6 to infinity, the stop length counting unit 6 can be operated in synchronization with a start signal input from inside or outside the arbitrary waveform generator.
[0055]
The address generation unit 4b has a function of receiving a start signal input from the inside or the outside of the arbitrary waveform generator, a function of receiving an input of the start signal output by the stop length counting unit 6, and a function of sequentially generating addresses. When the generated address is sequentially applied to the waveform memory 1 and the stop signal output from the output length counting unit 3b is received, it is next input from the inside or the outside of the arbitrary waveform generator, or the stop length count. A function of stopping address generation until a start signal output from the unit 6 is input.
[0056]
Next, the operation of the arbitrary waveform generator according to the present embodiment configured as described above will be described with reference to FIG.
[0057]
First, when a start signal is input from inside or outside the arbitrary waveform generator, the input start signal is input to the output length count unit 3b and the address generation unit 4b (ST11).
[0058]
Next, when the address generation unit 4b receives a start signal input from the inside or the outside of the arbitrary waveform generator, the address generation unit 4b sequentially generates addresses for reading waveform data from the waveform memory, and the generated addresses are sequentially stored in the waveform memory 1. The output length or count unit 3b starts counting the number of clocks (ST12). As a result, the burst signal is read from the waveform memory 1.
[0059]
Next, the output length counting unit 3b outputs a stop signal for stopping address generation to the address generating unit 4b when the counted number of clocks reaches a predetermined number of clocks, and also includes a stop length counting unit 6b. A start signal for starting counting the number of clocks is output (ST13).
[0060]
Next, when the stop length counting unit 6 receives the start signal output from the output length counting unit 3b, the stop length counting unit 6 counts the number of clocks. When the counted number of clocks reaches a predetermined number of addresses, the address generation unit 4b A start signal for starting address generation is output at the same time, and a start signal for starting counting of the number of clocks is output to the output length counting unit 3b (ST14).
[0061]
Next, returning to step ST12, when the address generation unit 4b receives the start signal output from the stop length counting unit 6, the address generation unit 4b sequentially generates addresses for reading waveform data from the waveform memory 1, and the generated addresses are used as waveforms. The output length counting unit 3b applies to the memory 1 and starts counting the number of clocks.
[0062]
By repeating the above series of operations, an analog waveform corresponding to the burst signal can be repeatedly generated.
[0063]
As described above, according to the present embodiment, when the address generator 4b receives the start signal output from the stop length counter 6 or input from the inside or the outside of the arbitrary waveform generator, the output length counter 3b counts the number of clocks to a predetermined value, and then generates an address until a stop signal is output, and applies the generated address to the waveform memory 1.
[0064]
As a result, the waveform data stored in the waveform memory 1 is read from the waveform memory 1 until the output length counting unit 3b counts the number of clocks to a predetermined value and then outputs a stop signal, and then stops. Since the reading of the waveform data from the waveform memory 1 is stopped after the long count unit 6 counts the number of clocks to the predetermined value and before the start signal is output, the waveform memory 1 can be used without using the sequence memory. The burst-on period and the burst-off period can be controlled regardless of the waveform length of the stored waveform data.
[0065]
According to the present embodiment, since the stop length setting of the stop length counting unit 6 is set to infinity, the output of the stop signal from the stop length counting unit 6 to the address generating unit 4b is suppressed. 4b sequentially generates addresses each time a burst trigger is input, and applies the generated addresses to the waveform memory 1.
[0066]
As a result, the arbitrary waveform generator reads the waveform data stored in the address applied to the waveform memory 1 in synchronization with the input burst trigger, and outputs an analog waveform corresponding to the waveform data. it can.
[0067]
According to the present embodiment, since the sequence memory is not necessary, the circuit scale can be reduced.
[0068]
According to the present embodiment, it is possible to operate in the self-running mode by setting the number of clocks counted by the stop length counting unit 6 to a finite length.
[0069]
The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention at the stage of implementation. For example, in each of the above-described embodiments, the arbitrary waveform generator is applied to a mode in which data of a burst signal stored in the waveform memory 1 is read and an analog waveform corresponding to the burst signal is generated. It can be changed to an arbitrary waveform generator for reading arbitrary waveform data stored in the memory 1.
[0070]
Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent requirements. For example, even if some constituent elements are deleted from all the constituent elements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and is described in the column of the effect of the invention. If the effect is obtained, a configuration from which this configuration requirement is deleted can be extracted as an invention.
[0071]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to generate an arbitrary waveform that can control the waveform data output-on period and the waveform data output-off period without using a sequence memory and regardless of the waveform length. Can be provided.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing a configuration example of an arbitrary waveform generator according to a first embodiment of the present invention.
FIG. 2 is a flowchart for explaining the operation of the arbitrary waveform generator according to the embodiment;
FIG. 3 is a functional block diagram showing a configuration example of an arbitrary waveform generator according to a second embodiment of the present invention.
FIG. 4 is a flowchart for explaining the operation of the arbitrary waveform generator according to the embodiment;
FIG. 5 is a schematic diagram showing a configuration example of an arbitrary waveform generator conventionally used.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Waveform memory 2 ... Timing adjustment part 3a ... Output length count part 3b ... Output length count part 4a ... Address generation part 4b ... Address generation part 5 ... DA converter 6 ... Stop length count part

Claims

Each time a burst trigger is input, the arbitrary waveform data is sequentially read out in synchronization with the clock from the waveform memory (1) in which the predetermined waveform data is written, and the read waveform data is converted into an analog signal to read the waveform data. In an arbitrary waveform generator that generates an analog waveform corresponding to waveform data,
In synchronization with the clock, an address for sequentially reading the waveform data is applied to the waveform memory (1), generation of the address is stopped based on the stop instruction, and generation of the address is started based on the start instruction. An address generating means (4a);
The number of clocks after the address generation by the address generation means (4a) is counted, and when the counted number of clocks reaches a predetermined clock number, a stop instruction for stopping the address generation of the address generation means (4a) is issued. Output clock number counting means (3a);
After adjusting the timing of the burst trigger input from the outside, the burst trigger is used as an instruction to start address generation to the address generation means (4a), and further to the clock count counting means (3a). An arbitrary waveform generator comprising timing adjusting means (2) for applying each as a count start instruction.

The arbitrary waveform data is sequentially read from the waveform memory (1) in which the predetermined waveform data is written in synchronization with the clock, and the analog waveform corresponding to the read waveform data is converted by analog conversion of the read waveform data. In the arbitrary waveform generator to be generated,
In synchronization with the clock, an address for sequentially reading the waveform data is applied to the waveform memory (1), generation of the address is stopped based on the stop instruction, and generation of the address is started based on the start instruction. An address generation means (4b);
A first clock that counts the number of clocks after the address generating means (4b) is stopped and instructs the address generating means (4b) to start address generation when the counted number of clocks reaches a predetermined number of clocks. Number counting means (6);
When a start instruction is received from the first clock number counting means (6), the number of clocks after the address generation start by the address generating means (4b) is counted, and the counted number of clocks reaches a predetermined number of clocks And a second clock number counting means (3b) for outputting a stop instruction to stop the address generating means (4b) and instructing the first clock number counting means (6) to start counting the number of clocks. Arbitrary waveform generator characterized by that.