JP3871836B2 - 回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体 - Google Patents
回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣ等の集積回路を製造するためのマスクパターンを設計する回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体に関し、特に、集積回路に起因するＥＭＩノイズや集積回路内部の電源電圧降下を低減したレイアウトのマスクパターンを設計することにより、集積回路のチップ面積の増大を防ぎ、集積回路製造処理に要する労力および時間を大幅に削減する技術に係る。
【０００２】
【従来の技術】
一般に、ＡＳＩＣ（Application Specific IC）等といった集積回路内に配置された多数の回路素子が同時にスイッチングされると、集積回路の電源配線に瞬間的に大電流が流れる。このようにして発生した電流が集積回路の電源端子から集積回路外部の電源配線に漏れ出すと、電源配線をアンテナとして周囲に電磁波が放射され、電磁妨害（ElectroMagnetic Interference：EMI、以下、ＥＭＩと表記）ノイズとして他の電子機器の動作に悪影響を与える。このような背景から、最近では、集積回路の電源電流に起因するＥＭＩノイズの発生を如何に抑えるかが、高速動作、高集積密度の集積回路を製造する上での重要課題の一つとなっており、ＥＭＩノイズの発生を抑制するために、集積回路内の電源系にバイパスコンデンサ（以下、パスコンと表記）や抵抗等のノイズ低減用ＲＬＣ素子を挿入したり、電源系部分を内部回路用と入出力回路用に分離したりするといった措置が取られている。
【０００３】
一方、電源配線には、通常、寄生抵抗が存在し、電源配線内に電流が流れると電源電圧降下が生じるが、集積回路の高集積化により電源配線に大電流が流れるようになり、さらには、集積回路の低電圧化に伴い電源電圧降下の許容値が小さくなってきたために、現在では、この電源電圧降下に係るノイズの制御も、ＥＭＩノイズの制御と同様、集積回路を製造する上で無視することができない課題の一つとなっている。このため、電源電圧降下に係るノイズの低減のために、例えば、集積回路内にパスコンを挿入して電源補強をする方法（特開平１０−２４２２８３号公報）や電源配線を追加する方法（特開平１１−８７５１８号公報）等の対策がとられている。
【０００４】
このように、現在、ＥＭＩノイズや電源電圧降下に係るノイズ等、電源系に由来するノイズの制御は、高速動作、高集積密度の集積回路の製造には欠くことができない作業の一つとなっているのである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来までの電源系に由来するノイズの制御を狙った集積回路の製造処理には、以下に示すような解決すべき技術的課題がある。
【０００６】
第一に、一般に、ノイズ特性は電源系の位置により異なるために、ノイズ源であるセルの配置を考慮することによりにノイズの発生を制御することが可能であるのであるが、従来の処理においては、集積回路内のセル配置は全く考慮せずに、電源配線の補強やパスコンの挿入等といった、セル配置が最適化されていれば不必要となる可能性のあるノイズ対策を行ない、集積回路のチップ面積を増大を招き、集積回路製造に要する経費の高騰に繋がっている。
【０００７】
第二に、従来の処理では、ＥＭＩノイズ又は電源電圧降下に係るノイズのどちらか一方のみの制御が可能であり、ＥＭＩノイズおよび電源電圧降下に係るノイズの双方の制御を同時に行ない、双方のノイズを制御したマスクパターンを生成することができない。このため、従来の処理では、電源系に由来するノイズを効率的に制御することに非常に大きな困難を伴う。
【０００８】
第三に、従来の処理では、集積回路内のセル配置前に電源系に由来するノイズを見積もり回路設計を行なうために、実際のセル配置を行ない集積回路を製造してみると、場所によってパスコンが不足していたり、不必要なパスコンが配置されていたりする場合があり、非常に効率が悪い。
【０００９】
第四に、従来の処理は、自動配置、電源系解析、論理セルの移動処理を順次実行しながら、ノイズの問題箇所をなくしていくというものが一般的であるために、集積回路製造までに非常に多くの労力と時間を要する上に、これらの作業は試行錯誤的に行なわれているために、集積回路製造処理全体が非常に効率の悪いものとなっている。
【００１０】
本発明は、上記技術的課題を鑑みてなされたものであり、その目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計装置を提供することにある。
【００１１】
また、本発明の他の目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計方法を提供することにある。
【００１２】
さらに、本発明の他の目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体を提供することにある。
【００１３】
【課題を解決するための手段】
上記技術的課題を解決するために、発明者は、マスクパターンの設計段階において、ＥＭＩノイズや電源電圧降下に係るノイズといった、電源系に由来するノイズを最適化する方向でセル配置処理を実行することにより、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができるという考えに至った。
【００１４】
上記の考えに基づいた本発明の第一の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計装置において、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、セル配置に対して自動配線処理を施す自動配線手段とを備える回路設計装置であることにある。
【００１５】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００１６】
また、本発明の第二の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計方法において、コンピュータが、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成ステップと、コンピュータが、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出ステップと、コンピュータが、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出ステップと、コンピュータが、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理ステップと、コンピュータが、セル配置に対して自動配線処理を施す自動配線ステップとを有する回路設計方法であることにある。
【００１７】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００１８】
さらに、本発明の第三の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体において、コンピュータを、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、セル配置に対して自動配線処理を施す自動配線手段として機能させるための回路設計プログラムを格納したコンピュータ読取り可能な記録媒体であることにある。
【００１９】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００２０】
ここで、コンピュータ読取り可能な記録媒体としては、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等を用いるこっとが望ましい。
【００２１】
また、電源系ノイズ特性として、電磁妨害ノイズ特性および電源電圧降下に係るノイズ特性を抽出するようにすると良い。
【００２２】
これにより、ＥＭＩノイズや電源電圧降下に係るノイズを軽減した集積回路を製造することが可能となる。
【００２３】
さらに、最適化処理内においてセル移動に伴う各領域内のセル容量合計値の変動によるセル容量誤差を判別し、誤差が許容値を越えていたら電源系ネットワーク抽出処理に戻るようにすると良い。
【００２４】
これにより、電源系ノイズ特性の抽出誤差を一定に抑えることが可能となり、最適化処理の精度を向上させることができる。
【００２５】
【発明の実施の形態】
以下、図１乃至図８を参照して、本発明の実施形態に係る回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体について詳しく説明する。
【００２６】
始めに、図１を参照して、本発明の実施形態に係る回路設計装置の構成について説明する。
【００２７】
本発明の実施形態に係る回路設計装置１１０は、集積回路に起因するＥＭＩノイズや集積回路内の電源電圧降下といった、電源系に由来するノイズ（以下、電源系ノイズと略記）を最適化したレイアウトのマスクパターンを生成し、生成されたマスクパターンを用いて直ちに集積回路を製造することを可能にすべく、露光装置などの回路製造装置１５０と併せて回路製造システム１００を構築しており、集積回路内の電源配線を生成する電源配線生成部１１１、生成された電源配線および集積回路内の電源系のＲＬＣ成分から電源系ネットワークを抽出する電源系ネットワーク抽出部１１２、抽出された電源系ネットワークから電源系ノイズ特性を抽出するノイズ特性抽出部１１３、抽出された電源系ノイズ特性を用いて電源系ノイズを最適化するようにセル配置を行なう最適化処理部１１４、配置されたセル配置情報に基づいてセル間の配線処理を自動的に実行する自動配線部１１５を具備する。
【００２８】
ここで、ノイズ特性抽出部１１３は、ＥＭＩノイズに係るノイズ特性を抽出するＥＭＩノイズ特性抽出部１１３ａ、電源電圧降下に係るノイズ特性を抽出する電源電圧降下特性抽出部１１３ｂを有し、最適化処理部１１４は、集積回路内のセル配置処理を実行するセル配置処理部１１４ａ、セル配置結果に基づいてそのセル配置のコスト（定義について後述）を算出するコスト算出部１１４ｂ、集積回路のセル配置に基づいてそのセル配置時のセル容量（定義については後述）を算出するセル容量算出部１１４ｃ、算出されたコストおよびセル容量に基づいてセル配置の再実行の有無を決定する（最適化処理）を制御する判別部１１４ｄ、ノイズ制約を満たしていない等、集積回路内の不良箇所を解析・修正するための解析部１１４ｅを備える。
【００２９】
また、本発明の実施形態に係る回路設計装置１１０は、回路設計装置１１０および回路製造装置１５０に係る各種制御パラメータおよび入力データを入力するための入力部１３０、生成されたマスクパターン情報やエラー出力等の各種出力情報を出力するための出力部１４０、および、回路内のセルスイッチングに係る情報を格納するセルスイッチングライブラリ１６０と接続されている。
【００３０】
次に、図２を参照して、本発明の実施形態に係る回路設計処理の処理手順について説明する。
【００３１】
本発明の実施形態に係る回路設計方法により回路設計処理を行なう際は、以下の処理ステップを実行する。
【００３２】
（１）設計する回路の機能情報や構造情報等、マスクパターン生成のために必要な回路設計情報を入力部１３０を介して回路設計装置１１０内に入力する（設計情報入力ステップ、Ｓ２０１）。
【００３３】
（２）電源配線生成部１１１において、入力された回路設計情報に基づいて集積回路内の電源配線を生成する（電源配線生成ステップ、Ｓ２０２）。ここで、パスコン、電源抵抗、インダクタ等のノイズ低減用ＲＬＣ素子が集積回路内に必要であることが事前に判明している場合には、ノイズ低減用ＲＬＣ素子を電源配線と共に予め敷設しておくようにすると良い。
【００３４】
（３）電源系ネットワーク抽出部１１２において、電源系に寄生するＲＬＣ成分を導出した後、電源配線、ノイズ低減用ＲＬＣ素子および電源系に寄生するＲＬＣ成分から構成される電源系ネットワークを抽出する（電源系ネットワーク抽出ステップ、Ｓ２０３）。ここで、本発明の実施形態に係る回路設計処理においては、電源系に寄生するＲＬＣ成分を考慮して電源系ネットワークを抽出するが、電源系ノイズ特性を精度良く抽出するために、電源系に寄生するＲＬＣ成分の中でも、特に、電源／グラウンド間の容量を精度良く抽出するようにすると良い。なお、本発明の実施形態に係る回路設計処理においては、電源／グラウンド間の容量として、パスコンの容量、電源配線の容量、ウェルの容量、スイッチングしていないセルの容量を抽出しているが、第１回目のセル配置処理時のように、前回のセル配置情報が存在しないためにスイッチングしていないセルの容量を抽出することができない場合には、集積回路内のスイッチングしていないセルの容量の合計値を求め、セル容量の合計値を集積回路内に均等分布させ、その値をスイッチングしていないセルの容量として用いることが望ましい。
【００３５】
（４）ノイズ特性抽出部１１３において、抽出した電源系ネットワークに係る電源系ノイズ特性（＝ノイズ伝達特性、ＥＭＩノイズや電源電圧降下に係る周波数応答Ｈｉｊ（ｊｗ）やインパルス応答ｈｉｊ（ｔ）、算出方法について後述）を抽出する（電源系ノイズ特性抽出ステップ、Ｓ２０４）。
【００３６】
（５）最適化処理部１１４において、抽出されたノイズ特性を用いて電源系ノイズを最適化するように集積回路内のセル配置を行なう（最適化処理ステップ、Ｓ２０５）。
【００３７】
（６）判別部１１４ｄにおいて、セル配置処理により発生する電源系ノイズがノイズ制約を満たしているか否か判別する（ノイズ制約違反判定ステップ、Ｓ２０６）。判別の結果、ノイズ制限を満たしていない場合は（電源配線修正ステップ、Ｓ２０７）へ、ノイズ制約を満たしている場合は（自動配線ステップ、Ｓ２０８）へ移行する。
【００３８】
（７）解析部１１４ｅにおいて、ノイズ制約を満たしていない回路領域に対して、電源配線の修正やノイズ低減用ＲＬＣ素子の挿入等の処理を施し、修正後、電源系ネットワーク抽出ステップＳ２０３以後の処理を再び実行する（電源配線修正ステップ、Ｓ２０７）。
【００３９】
（８）自動配線部１１５において、セル配置に対して自動配線処理を施し、マスクパターン情報を生成・出力する（自動配線ステップ、Ｓ２０８）。
【００４０】
ここで、本発明の実施形態に係る回路設計処理における電源系ノイズ特性抽出ステップでは、ＥＭＩノイズ特性および電源電圧降下に係るノイズ特性（＝伝達特性）を抽出するために、周波数応答Ｈｉｊ（ｊｗ）やインパルス応答ｈｉｊ（ｔ）を算出するが、それぞれのノイズ特性が得られる限りはどのような手法を用いても良く、また、電源系ノイズ特性としてＥＭＩノイズおよび電源電圧降下に係るノイズのみを考慮しているが、例えば、電子移動（ElectroMigration）に係るノイズ等、他の電源系ノイズ特性を抽出して考慮しても良い。すなわち、本発明の回路設計処理は、電源系ノイズ特性を用いてセル配置により電源系ノイズを最適化することに特徴を有しているのであって、電源系ノイズ特性をどのような手法および範囲で抽出しても良いのである。
【００４１】
それでは次に、図４を参照して、最適化処理ステップＳ２０５の詳細について述べる。本発明の実施形態に係る最適化処理ステップは、以下のサブステップにより行なわれる。
【００４２】
（５−１）集積回路内に配置されたセルを移動する（セル移動ステップ、Ｓ４０１）。
【００４３】
（５−２）セル移動ステップの結果得られた新しいセル配置に係るコストを算出する（コスト算出ステップ、Ｓ４０２）。ここで、本発明の実施形態に係る回路設計処理において用いる「コスト」の定義について説明する。「コスト」とは、従来の回路設計処理において見られるように、最適なマスクパターン設計のための最適化パラメータの一つであり、セル配置から見積もられる総配線長等が使用される。すなわち、コストが総配線長として定義されている場合には、コストが小さくなる（＝総配線長が小さくなる）方向にセルを最適配置し、マスクパターンを設計するのである。今回、本発明の実施形態に係る回路設計処理において用いる「コスト」は、使用目的についてはこの従来までの「コスト」と同じなのであるが、最適化パラメータには、従来までの総配線長等の条件に加え、ＥＭＩノイズや電源電圧降下に係るノイズに関するコストが加味されており、ＥＭＩノイズや電源電圧降下に係るノイズを最適化することが可能となっているのである。ここで、ＥＭＩノイズおよび電源電圧降下に係るノイズに関する「コスト」の定義についてさらに詳しく説明する。
【００４４】
始めに、ＥＭＩノイズに関するコストの定義について説明する。
【００４５】
今、ＥＭＩノイズに関するノイズ制約が、図７に示すような、周波数ωにおいて許容される電源端子の電流スペクトル強度Ｉｍａｘ（ω）として与えられるものとすると、ＥＭＩノイズに関するコストＣEMIは、各電源端子における電源電流スペクトルＩ’j（ｊω）と電流スペクトル強度Ｉｍａｘ（ω）の大きさを比較することにより、（数１）のように定義される。
【００４６】
【数１】
ここで、ｗjnはノイズ制約を考慮するための重み係数であり、（数２）のように定義される。
【００４７】
【数２】
αは１００〜１０００程度の１よりも大きな値である。
【００４８】
これにより、ノイズ制約違反（Ｉ’j（ｊω）＞Ｉｍａｘ（ω））がある場合には、ＥＭＩノイズに関するコストＣEMIの値が非常に大きくなるために、ＣEMIを小さくする方向にセル配置を行なうことで、ＥＭＩノイズが低減された最適なセル配置を容易に生成することができ、集積回路製造に要する労力および時間を大幅に削減することが可能となるのである。
【００４９】
ここで、電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）の算出方法について説明する。本発明の実施形態に係る回路設計処理において、電源電流スペクトルＩ’j（ｊω）を算出する際は、始めに、回路領域を図６（ａ）に示すように適当な大きさの複数の領域ｉに分割し、各領域ｉの電源電流波形ｉi（ｔ）を抽出した後、電源電流波形ｉi（ｔ）を高速フーリエ変換等の手法によりフーリエ変換して電源電流スペクトルＩi（ｊω）を求める。その後、電源系ネットワークはＲＬＣ素子のみを含む線形回路であるために各領域ｉにおける電流の重ねあわせの原理が成り立つとして、電源電流スペクトルＩi（ｊω）と（数３）に示す周波数応答式Ｈij（ｊω）（＝電源系ノイズ特性抽出ステップにおいて算出）から、（数４）に示す電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）を抽出する。
【００５０】
【数３】
【数４】
ここで、（数３）に示す周波数応答Ｈij（ｊω）の式は、領域ｉにおける電源電流Ｉiを入力、電源端子ｊにおける電源電流Ｉ'jを出力とした時のものであり、電源系ネットワーク内の領域ｉと電源端子ｊの各組み合わせについて求めるものとする。したがって、分割した回路領域がｍ個、集積回路の電源端子がｎ個ある場合には、（数３）で記述される周波数応答をｍ×ｎ個求めることになる。
【００５１】
このように、本発明の実施形態に係る回路設計処理においては、分割した各回路領域の電源電流波形ｉi（ｔ）と（式３）で記述される周波数応答Ｈij（ｊω）から、各電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）を算出するのである。
【００５２】
なお、電源電流スペクトルＩ’j（ｊω）を算出する際に用いる電源電流波形ｉi（ｔ）は以下に示す方法により求めると良い。すなわち、始めに、セルスイッチングライブラリ１６０から各セルにおけるスイッチング波形を生成した後、セルスイッチングイベント情報に基づいて、セルのスイッチングイベントが発生した時刻におけるセルのスイッチング電流波形を合成していくことにより、領域内の電源電流波形ｉi（ｔ）を求める。ここで、セルスイッチングライブラリ１６０には、セルがスイッチングした時に流れる電流波形を保存しておくものとする。また、スイッチング波形は入力スルーや出力負荷に依存して変化するため、入力スルーおよび出力負荷の幾つかの代表値の組み合わせに対する電流波形を保存しておき、中間の入力スルーと出力負荷の値に対しては補間処理等により各電流波形を求めるようにする。なお、入力スルーや出力負荷を求めるためには配線容量に関する情報が必要となるが、配置処理の時点では配線に関する情報はまだ存在しないので、セルの配置情報から概略配線長を見積もることで配線容量を求めるようにすると良い。また、セルスイッチングイベント情報は、例えば、論理シミュレーション等の処理により求めるようにすると良い。
【００５３】
次に、電源電圧降下に関するコストの定義について説明する。
【００５４】
電源電圧降下に関するコストＣvdropは、電源電圧波形ｖj（ｔ）のピーク値から各領域ｊにおける電源電圧降下値ｖｄｒｏｐjを算出し、電源電圧降下値ｖｄｒｏｐjと電源源電圧降下の許容値ｖｄｒｏｐ＿ｍａｘの大きさを比較することにより、（数５）ように定義する。
【００５５】
【数５】
ここで、ｗjはノイズ制約を考慮するための重み係数であり、（数６）のように定義される。
【００５６】
【数６】
αは１００〜１０００程度の１よりも大きな値とする。
【００５７】
これにより、ノイズ制約違反がある（ｖｄｒｏｐj＞ｖｄｒｏｐ＿ｍａｘ）場合には、電源電圧降下に関するコストコストＣvdropの値が非常に大きくなるために、コストＣvdropを小さくする方向にセル配置を行なうことで、電源電圧降下による影響を削減した最適なセル配置を容易に生成することができ、集積回路製造に要する労力および時間を大幅に削減することが可能となるのである。
【００５８】
ここで、各回路領域ｊにおける電源電圧波形ｖj（ｔ）の算出方法について説明する。本発明の実施形態に係る回路設計処理において、各回路領域ｊにおける電源電圧波形ｖj（ｔ）を算出する際は、始めに、チップ内部を適当な大きさの複数の領域に分割し、各領域ｉの電源電流波形ｉi（ｔ）をフーリエ変換し電源電流スペクトルＩi（ｊω）を求め、その後、やはりＥＭＩノイズ特性を抽出する際と同様、重ねあわせの原理を利用して、（数８）により電源電圧スペクトルＶj（ｊω）を算出し、算出された電源電圧スペクトルＶj（ｊω）に対して、高速逆フーリエ変換手法等を用いて逆フーリエ変換を施すことにより、電源電圧波形ｖj（ｔ）を抽出する。
【００５９】
【数７】
【数８】
ここで、（数７）に示す周波数応答Ｈij（ｊω）（＝電源系ノイズ特性抽出ステップにおいて算出）は、領域ｉにおける電源電流Ｉiを入力、領域ｊにおける電源電圧Ｖjを出力とした時のものであり、電源系ネットワーク内の領域ｉと領域ｊの各組み合わせについて求めるものとする。したがって、分割した回路領域がｍ個、集積回路の電源端子がｎ個ある場合には、（数７）で記述される周波数応答をｍ×ｎ個求める。
【００６０】
このように、本発明の実施形態に係る回路設計処理においては、分割した各回路領域の電源電流波形ｉi（ｔ）と（数７）で記述される周波数応答Ｈij（ｊω）から、各回路領域ｊにおける電源電圧波形ｖj（ｔ）を抽出するものとする。
【００６１】
なお、各回路領域ｊにおける電源電圧波形ｖj（ｔ）は以下のように抽出しても良い。すなわち、始めに、領域ｉにおける電源電流Ｉiを入力、領域ｊにおける電源電圧Ｖjを出力とした時の伝達関数Ｈij（ｓ）を、（数９）を用いて領域ｉと領域ｊの各組み合わせについて算出し、算出された伝達関数Ｈij（ｓ）を（数１０）に示すように逆ラブラス変換することによりインパルス応答ｈij（ｔ）を求める。なお、このインパルス応答は、領域がｍ個ある時は、ｍ×ｍ個求めることになる。
【００６２】
【数９】
【数１０】
続いて、（式１０）により算出されたインパルス応答ｈij（ｔ）と領域ｉにおける電源電流波形ｉi（ｔ）を（数１１）に導入することにより、電源電圧波形ｖj（ｔ）を抽出するのである。
【００６３】
【数１１】
ここで、（数１０）におけるｈij（ｔ）＊ｉi（ｔ）は、（式１２）により記述される畳み込み積分を示す。
【００６４】
【数１２】
（５−３）算出されたコストがセル移動前後で減少しているか否か判別する（コスト判別ステップ、Ｓ４０３）。判別の結果、コストが減少している場合は（セル配置確定ステップ、Ｓ４０４）へ、減少していない場合は、（終了条件判別ステップ、Ｓ４０５）へ移行する。
【００６５】
（５−４）セル移動ステップＳ４０１後のセル配置情報を確定し、保存する（セル配置確定ステップ、Ｓ４０４）。
【００６６】
（５−５）総配線長や電源ノイズ等を考慮した全体のコストが所定の値以下となっているか否か等といった、終了条件が満足されているか否か判別する（終了条件判別ステップ、Ｓ４０５）。判別の結果、満足されている場合は最適化処理終了、満足されていない場合は、再び（セル移動ステップ、Ｓ４０１）以後の処理を実行する。
【００６７】
このように、本発明の実施形態に係る回路設計処理においては、電源系ノイズを最適にする方向でセル配置処理を行ない、回路製造に必要とされるマスクパターンを生成するので、電源系ノイズが低減された回路製造が容易となり、また、電源配線の修正やノイズ低減用ＲＬＣ素子の挿入等の修正処理を最低限に抑えることができるので、回路製造に要する労力および時間を大幅に軽減することができるのである。
【００６８】
なお、上記の最適化処理ステップの変形例として、図４に示すように、セル容量誤差判別ステップＳ４０５を最適化処理ステップの一つに加えても良い。すなわち、今、電源系ネットワークを抽出した際の各領域のスイッチングしていないセルの容量の合計値をＣｃｅｌｌi、セル移動ステップＳ４０１以後の各領域ｉのスイッチングしていないセルの容量の合計値をＣｃｅｌｌ’i、スイッチングしていないセルの容量の誤差許容値をΔＣｃｅｌｌ＿ｍａｘとし、スイッチングしていないセルの容量の誤差が許容値以下であるか判別するために、セル容量誤差判別ステップＳ４０５において、以下の条件式が全ての回路領域ｉにおいて成立するか否か判別する。
【００６９】
（条件式）｜Ｃｃｅｌｌi−Ｃｃｅｌｌ’i｜≦ΔＣｃｅｌｌ＿ｍａｘ
そして、｜Ｃｃｅｌｌi−Ｃｃｅｌｌ’i｜＞ΔＣｃｅｌｌ＿ｍａｘとなる回路領域が存在する場合には、より精度の高いセル容量の値を用いて電源系ネットワークを抽出するために、再び電源系ネットワーク抽出ステップＳ２０３に再び移行し、存在しない場合には、図３に示す処理と同様の終了条件判別ステップＳ４０６に移行する。これにより、電源系ノイズ特性の精度を保ちつつ、電源系ノイズを最適化する方向でセル配置処理を実行することができる。
【００７０】
最後に、本発明の回路設計システム１００は、例えば、図８に示す構成のような概観を有する。つまり、本発明の実施形態に係わる回路設計装置１１０はコンピュータシステム８０内に回路設計装置１１０の各要素を内蔵することにより構成される。コンピュータシステム８０は、フロッピーディスクドライブ８１および光ディスクドライブ８３を備えている。そして、フロッピーディスクドライブ８１に対してはフロッピーディスク８２、光ディスクドライブ８３に対しては光ディスク８４を挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納された製造プロセス制御プログラムをシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えば、メモリ装置の役割を担うＲＯＭ８５や、磁気テープ装置の役割を担うカートリッジ８６を用いて、インストールやデータの読み書きを実行することもできる。
【００７１】
さらに、本発明の回路設計装置１１０は、プログラム化しコンピュータ読み取り可能な記録媒体に保存しても良い。そして、プロセスを評価する際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記憶部にプログラムを格納し、回路設計プログラムを演算装置で実行することにより、本発明の回路設計装置およびその方法を実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるようなコンピュータ読み取り可能な媒体などが含まれる。
【００７２】
このように、本発明はここでは記載していない様々実施の形態等を包含するということは十分に理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係わる発明特定事項によってのみ限定されるものでなければならない。
【００７３】
【発明の効果】
以上述べてきたように、本発明の回路設計装置によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【００７４】
また、本発明の回路設計方法によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【００７５】
さらに、本発明の回路設計プログラムを格納したコンピュータ読取り可能な記録媒体によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【図面の簡単な説明】
【図１】本発明の実施形態に係る回路設計装置の構成を示すブロック図である。
【図２】本発明の実施形態に係る回路設計方法を示すフローチャート図である。
【図３】本発明の実施形態に係る最適化処理を示すフローチャート図である。
【図４】本発明の実施形態に係る最適化処理の応用例を示すフローチャート図である。
【図５】ＥＭＩノイズ特性および電源電圧降下に係るノイズ特性の抽出方法を説明するための図である。
【図６】ＥＭＩノイズに係るコストの算出方法を説明するための図である。
【図７】本発明の実施形態に係る回路設計装置の概観を示す図である。
【符号の説明】
８０ コンピュータシステム
８１ フロッピードライブ
８２ フロッピーディスク
８３ 光ディスクドライブ
８４ 光ディスク
８５ ＲＯＭ
８６ カートリッジ
１００ 回路製造システム
１１０ 回路設計装置
１１１ 電源配線生成部
１１２ 電源系ネットワーク抽出部
１１３ ノイズ特性抽出部
１１３ａ ＥＭＩノイズ特性抽出部
１１３ｂ 電源電圧降下特性抽出部
１１４ 最適化処理部
１１４ａ セルは位置処理部
１１４ｂ コスト算出部
１１４ｃ セル容量算出部
１１４ｄ 判別部
１１４ｅ 解析部
１１５ 自動配線部
１３０ 入力部
１４０ 出力部
１５０ 集積回路製造装置
１６０ セルスイッチングライブラリ
【発明の属する技術分野】
本発明は、ＡＳＩＣ等の集積回路を製造するためのマスクパターンを設計する回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体に関し、特に、集積回路に起因するＥＭＩノイズや集積回路内部の電源電圧降下を低減したレイアウトのマスクパターンを設計することにより、集積回路のチップ面積の増大を防ぎ、集積回路製造処理に要する労力および時間を大幅に削減する技術に係る。
【０００２】
【従来の技術】
一般に、ＡＳＩＣ（Application Specific IC）等といった集積回路内に配置された多数の回路素子が同時にスイッチングされると、集積回路の電源配線に瞬間的に大電流が流れる。このようにして発生した電流が集積回路の電源端子から集積回路外部の電源配線に漏れ出すと、電源配線をアンテナとして周囲に電磁波が放射され、電磁妨害（ElectroMagnetic Interference：EMI、以下、ＥＭＩと表記）ノイズとして他の電子機器の動作に悪影響を与える。このような背景から、最近では、集積回路の電源電流に起因するＥＭＩノイズの発生を如何に抑えるかが、高速動作、高集積密度の集積回路を製造する上での重要課題の一つとなっており、ＥＭＩノイズの発生を抑制するために、集積回路内の電源系にバイパスコンデンサ（以下、パスコンと表記）や抵抗等のノイズ低減用ＲＬＣ素子を挿入したり、電源系部分を内部回路用と入出力回路用に分離したりするといった措置が取られている。
【０００３】
一方、電源配線には、通常、寄生抵抗が存在し、電源配線内に電流が流れると電源電圧降下が生じるが、集積回路の高集積化により電源配線に大電流が流れるようになり、さらには、集積回路の低電圧化に伴い電源電圧降下の許容値が小さくなってきたために、現在では、この電源電圧降下に係るノイズの制御も、ＥＭＩノイズの制御と同様、集積回路を製造する上で無視することができない課題の一つとなっている。このため、電源電圧降下に係るノイズの低減のために、例えば、集積回路内にパスコンを挿入して電源補強をする方法（特開平１０−２４２２８３号公報）や電源配線を追加する方法（特開平１１−８７５１８号公報）等の対策がとられている。
【０００４】
このように、現在、ＥＭＩノイズや電源電圧降下に係るノイズ等、電源系に由来するノイズの制御は、高速動作、高集積密度の集積回路の製造には欠くことができない作業の一つとなっているのである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来までの電源系に由来するノイズの制御を狙った集積回路の製造処理には、以下に示すような解決すべき技術的課題がある。
【０００６】
第一に、一般に、ノイズ特性は電源系の位置により異なるために、ノイズ源であるセルの配置を考慮することによりにノイズの発生を制御することが可能であるのであるが、従来の処理においては、集積回路内のセル配置は全く考慮せずに、電源配線の補強やパスコンの挿入等といった、セル配置が最適化されていれば不必要となる可能性のあるノイズ対策を行ない、集積回路のチップ面積を増大を招き、集積回路製造に要する経費の高騰に繋がっている。
【０００７】
第二に、従来の処理では、ＥＭＩノイズ又は電源電圧降下に係るノイズのどちらか一方のみの制御が可能であり、ＥＭＩノイズおよび電源電圧降下に係るノイズの双方の制御を同時に行ない、双方のノイズを制御したマスクパターンを生成することができない。このため、従来の処理では、電源系に由来するノイズを効率的に制御することに非常に大きな困難を伴う。
【０００８】
第三に、従来の処理では、集積回路内のセル配置前に電源系に由来するノイズを見積もり回路設計を行なうために、実際のセル配置を行ない集積回路を製造してみると、場所によってパスコンが不足していたり、不必要なパスコンが配置されていたりする場合があり、非常に効率が悪い。
【０００９】
第四に、従来の処理は、自動配置、電源系解析、論理セルの移動処理を順次実行しながら、ノイズの問題箇所をなくしていくというものが一般的であるために、集積回路製造までに非常に多くの労力と時間を要する上に、これらの作業は試行錯誤的に行なわれているために、集積回路製造処理全体が非常に効率の悪いものとなっている。
【００１０】
本発明は、上記技術的課題を鑑みてなされたものであり、その目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計装置を提供することにある。
【００１１】
また、本発明の他の目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計方法を提供することにある。
【００１２】
さらに、本発明の他の目的は、集積回路製造に要する労力および時間を大幅に削減する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体を提供することにある。
【００１３】
【課題を解決するための手段】
上記技術的課題を解決するために、発明者は、マスクパターンの設計段階において、ＥＭＩノイズや電源電圧降下に係るノイズといった、電源系に由来するノイズを最適化する方向でセル配置処理を実行することにより、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができるという考えに至った。
【００１４】
上記の考えに基づいた本発明の第一の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計装置において、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、セル配置に対して自動配線処理を施す自動配線手段とを備える回路設計装置であることにある。
【００１５】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００１６】
また、本発明の第二の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計方法において、コンピュータが、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成ステップと、コンピュータが、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出ステップと、コンピュータが、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出ステップと、コンピュータが、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理ステップと、コンピュータが、セル配置に対して自動配線処理を施す自動配線ステップとを有する回路設計方法であることにある。
【００１７】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００１８】
さらに、本発明の第三の特徴は、集積回路を製造するためのマスクパターンを設計する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体において、コンピュータを、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、セル配置に対して自動配線処理を施す自動配線手段として機能させるための回路設計プログラムを格納したコンピュータ読取り可能な記録媒体であることにある。
【００１９】
上記構成によれば、電源系に由来するノイズを軽減した集積回路を製造することが可能となり、また、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、集積回路製造処理に要する労力および時間を大幅に削減することができる。
【００２０】
ここで、コンピュータ読取り可能な記録媒体としては、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等を用いるこっとが望ましい。
【００２１】
また、電源系ノイズ特性として、電磁妨害ノイズ特性および電源電圧降下に係るノイズ特性を抽出するようにすると良い。
【００２２】
これにより、ＥＭＩノイズや電源電圧降下に係るノイズを軽減した集積回路を製造することが可能となる。
【００２３】
さらに、最適化処理内においてセル移動に伴う各領域内のセル容量合計値の変動によるセル容量誤差を判別し、誤差が許容値を越えていたら電源系ネットワーク抽出処理に戻るようにすると良い。
【００２４】
これにより、電源系ノイズ特性の抽出誤差を一定に抑えることが可能となり、最適化処理の精度を向上させることができる。
【００２５】
【発明の実施の形態】
以下、図１乃至図８を参照して、本発明の実施形態に係る回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体について詳しく説明する。
【００２６】
始めに、図１を参照して、本発明の実施形態に係る回路設計装置の構成について説明する。
【００２７】
本発明の実施形態に係る回路設計装置１１０は、集積回路に起因するＥＭＩノイズや集積回路内の電源電圧降下といった、電源系に由来するノイズ（以下、電源系ノイズと略記）を最適化したレイアウトのマスクパターンを生成し、生成されたマスクパターンを用いて直ちに集積回路を製造することを可能にすべく、露光装置などの回路製造装置１５０と併せて回路製造システム１００を構築しており、集積回路内の電源配線を生成する電源配線生成部１１１、生成された電源配線および集積回路内の電源系のＲＬＣ成分から電源系ネットワークを抽出する電源系ネットワーク抽出部１１２、抽出された電源系ネットワークから電源系ノイズ特性を抽出するノイズ特性抽出部１１３、抽出された電源系ノイズ特性を用いて電源系ノイズを最適化するようにセル配置を行なう最適化処理部１１４、配置されたセル配置情報に基づいてセル間の配線処理を自動的に実行する自動配線部１１５を具備する。
【００２８】
ここで、ノイズ特性抽出部１１３は、ＥＭＩノイズに係るノイズ特性を抽出するＥＭＩノイズ特性抽出部１１３ａ、電源電圧降下に係るノイズ特性を抽出する電源電圧降下特性抽出部１１３ｂを有し、最適化処理部１１４は、集積回路内のセル配置処理を実行するセル配置処理部１１４ａ、セル配置結果に基づいてそのセル配置のコスト（定義について後述）を算出するコスト算出部１１４ｂ、集積回路のセル配置に基づいてそのセル配置時のセル容量（定義については後述）を算出するセル容量算出部１１４ｃ、算出されたコストおよびセル容量に基づいてセル配置の再実行の有無を決定する（最適化処理）を制御する判別部１１４ｄ、ノイズ制約を満たしていない等、集積回路内の不良箇所を解析・修正するための解析部１１４ｅを備える。
【００２９】
また、本発明の実施形態に係る回路設計装置１１０は、回路設計装置１１０および回路製造装置１５０に係る各種制御パラメータおよび入力データを入力するための入力部１３０、生成されたマスクパターン情報やエラー出力等の各種出力情報を出力するための出力部１４０、および、回路内のセルスイッチングに係る情報を格納するセルスイッチングライブラリ１６０と接続されている。
【００３０】
次に、図２を参照して、本発明の実施形態に係る回路設計処理の処理手順について説明する。
【００３１】
本発明の実施形態に係る回路設計方法により回路設計処理を行なう際は、以下の処理ステップを実行する。
【００３２】
（１）設計する回路の機能情報や構造情報等、マスクパターン生成のために必要な回路設計情報を入力部１３０を介して回路設計装置１１０内に入力する（設計情報入力ステップ、Ｓ２０１）。
【００３３】
（２）電源配線生成部１１１において、入力された回路設計情報に基づいて集積回路内の電源配線を生成する（電源配線生成ステップ、Ｓ２０２）。ここで、パスコン、電源抵抗、インダクタ等のノイズ低減用ＲＬＣ素子が集積回路内に必要であることが事前に判明している場合には、ノイズ低減用ＲＬＣ素子を電源配線と共に予め敷設しておくようにすると良い。
【００３４】
（３）電源系ネットワーク抽出部１１２において、電源系に寄生するＲＬＣ成分を導出した後、電源配線、ノイズ低減用ＲＬＣ素子および電源系に寄生するＲＬＣ成分から構成される電源系ネットワークを抽出する（電源系ネットワーク抽出ステップ、Ｓ２０３）。ここで、本発明の実施形態に係る回路設計処理においては、電源系に寄生するＲＬＣ成分を考慮して電源系ネットワークを抽出するが、電源系ノイズ特性を精度良く抽出するために、電源系に寄生するＲＬＣ成分の中でも、特に、電源／グラウンド間の容量を精度良く抽出するようにすると良い。なお、本発明の実施形態に係る回路設計処理においては、電源／グラウンド間の容量として、パスコンの容量、電源配線の容量、ウェルの容量、スイッチングしていないセルの容量を抽出しているが、第１回目のセル配置処理時のように、前回のセル配置情報が存在しないためにスイッチングしていないセルの容量を抽出することができない場合には、集積回路内のスイッチングしていないセルの容量の合計値を求め、セル容量の合計値を集積回路内に均等分布させ、その値をスイッチングしていないセルの容量として用いることが望ましい。
【００３５】
（４）ノイズ特性抽出部１１３において、抽出した電源系ネットワークに係る電源系ノイズ特性（＝ノイズ伝達特性、ＥＭＩノイズや電源電圧降下に係る周波数応答Ｈｉｊ（ｊｗ）やインパルス応答ｈｉｊ（ｔ）、算出方法について後述）を抽出する（電源系ノイズ特性抽出ステップ、Ｓ２０４）。
【００３６】
（５）最適化処理部１１４において、抽出されたノイズ特性を用いて電源系ノイズを最適化するように集積回路内のセル配置を行なう（最適化処理ステップ、Ｓ２０５）。
【００３７】
（６）判別部１１４ｄにおいて、セル配置処理により発生する電源系ノイズがノイズ制約を満たしているか否か判別する（ノイズ制約違反判定ステップ、Ｓ２０６）。判別の結果、ノイズ制限を満たしていない場合は（電源配線修正ステップ、Ｓ２０７）へ、ノイズ制約を満たしている場合は（自動配線ステップ、Ｓ２０８）へ移行する。
【００３８】
（７）解析部１１４ｅにおいて、ノイズ制約を満たしていない回路領域に対して、電源配線の修正やノイズ低減用ＲＬＣ素子の挿入等の処理を施し、修正後、電源系ネットワーク抽出ステップＳ２０３以後の処理を再び実行する（電源配線修正ステップ、Ｓ２０７）。
【００３９】
（８）自動配線部１１５において、セル配置に対して自動配線処理を施し、マスクパターン情報を生成・出力する（自動配線ステップ、Ｓ２０８）。
【００４０】
ここで、本発明の実施形態に係る回路設計処理における電源系ノイズ特性抽出ステップでは、ＥＭＩノイズ特性および電源電圧降下に係るノイズ特性（＝伝達特性）を抽出するために、周波数応答Ｈｉｊ（ｊｗ）やインパルス応答ｈｉｊ（ｔ）を算出するが、それぞれのノイズ特性が得られる限りはどのような手法を用いても良く、また、電源系ノイズ特性としてＥＭＩノイズおよび電源電圧降下に係るノイズのみを考慮しているが、例えば、電子移動（ElectroMigration）に係るノイズ等、他の電源系ノイズ特性を抽出して考慮しても良い。すなわち、本発明の回路設計処理は、電源系ノイズ特性を用いてセル配置により電源系ノイズを最適化することに特徴を有しているのであって、電源系ノイズ特性をどのような手法および範囲で抽出しても良いのである。
【００４１】
それでは次に、図４を参照して、最適化処理ステップＳ２０５の詳細について述べる。本発明の実施形態に係る最適化処理ステップは、以下のサブステップにより行なわれる。
【００４２】
（５−１）集積回路内に配置されたセルを移動する（セル移動ステップ、Ｓ４０１）。
【００４３】
（５−２）セル移動ステップの結果得られた新しいセル配置に係るコストを算出する（コスト算出ステップ、Ｓ４０２）。ここで、本発明の実施形態に係る回路設計処理において用いる「コスト」の定義について説明する。「コスト」とは、従来の回路設計処理において見られるように、最適なマスクパターン設計のための最適化パラメータの一つであり、セル配置から見積もられる総配線長等が使用される。すなわち、コストが総配線長として定義されている場合には、コストが小さくなる（＝総配線長が小さくなる）方向にセルを最適配置し、マスクパターンを設計するのである。今回、本発明の実施形態に係る回路設計処理において用いる「コスト」は、使用目的についてはこの従来までの「コスト」と同じなのであるが、最適化パラメータには、従来までの総配線長等の条件に加え、ＥＭＩノイズや電源電圧降下に係るノイズに関するコストが加味されており、ＥＭＩノイズや電源電圧降下に係るノイズを最適化することが可能となっているのである。ここで、ＥＭＩノイズおよび電源電圧降下に係るノイズに関する「コスト」の定義についてさらに詳しく説明する。
【００４４】
始めに、ＥＭＩノイズに関するコストの定義について説明する。
【００４５】
今、ＥＭＩノイズに関するノイズ制約が、図７に示すような、周波数ωにおいて許容される電源端子の電流スペクトル強度Ｉｍａｘ（ω）として与えられるものとすると、ＥＭＩノイズに関するコストＣEMIは、各電源端子における電源電流スペクトルＩ’j（ｊω）と電流スペクトル強度Ｉｍａｘ（ω）の大きさを比較することにより、（数１）のように定義される。
【００４６】
【数１】
【００４７】
【数２】
【００４８】
これにより、ノイズ制約違反（Ｉ’j（ｊω）＞Ｉｍａｘ（ω））がある場合には、ＥＭＩノイズに関するコストＣEMIの値が非常に大きくなるために、ＣEMIを小さくする方向にセル配置を行なうことで、ＥＭＩノイズが低減された最適なセル配置を容易に生成することができ、集積回路製造に要する労力および時間を大幅に削減することが可能となるのである。
【００４９】
ここで、電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）の算出方法について説明する。本発明の実施形態に係る回路設計処理において、電源電流スペクトルＩ’j（ｊω）を算出する際は、始めに、回路領域を図６（ａ）に示すように適当な大きさの複数の領域ｉに分割し、各領域ｉの電源電流波形ｉi（ｔ）を抽出した後、電源電流波形ｉi（ｔ）を高速フーリエ変換等の手法によりフーリエ変換して電源電流スペクトルＩi（ｊω）を求める。その後、電源系ネットワークはＲＬＣ素子のみを含む線形回路であるために各領域ｉにおける電流の重ねあわせの原理が成り立つとして、電源電流スペクトルＩi（ｊω）と（数３）に示す周波数応答式Ｈij（ｊω）（＝電源系ノイズ特性抽出ステップにおいて算出）から、（数４）に示す電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）を抽出する。
【００５０】
【数３】
【００５１】
このように、本発明の実施形態に係る回路設計処理においては、分割した各回路領域の電源電流波形ｉi（ｔ）と（式３）で記述される周波数応答Ｈij（ｊω）から、各電源端子ｊにおける電源電流スペクトルＩ’j（ｊω）を算出するのである。
【００５２】
なお、電源電流スペクトルＩ’j（ｊω）を算出する際に用いる電源電流波形ｉi（ｔ）は以下に示す方法により求めると良い。すなわち、始めに、セルスイッチングライブラリ１６０から各セルにおけるスイッチング波形を生成した後、セルスイッチングイベント情報に基づいて、セルのスイッチングイベントが発生した時刻におけるセルのスイッチング電流波形を合成していくことにより、領域内の電源電流波形ｉi（ｔ）を求める。ここで、セルスイッチングライブラリ１６０には、セルがスイッチングした時に流れる電流波形を保存しておくものとする。また、スイッチング波形は入力スルーや出力負荷に依存して変化するため、入力スルーおよび出力負荷の幾つかの代表値の組み合わせに対する電流波形を保存しておき、中間の入力スルーと出力負荷の値に対しては補間処理等により各電流波形を求めるようにする。なお、入力スルーや出力負荷を求めるためには配線容量に関する情報が必要となるが、配置処理の時点では配線に関する情報はまだ存在しないので、セルの配置情報から概略配線長を見積もることで配線容量を求めるようにすると良い。また、セルスイッチングイベント情報は、例えば、論理シミュレーション等の処理により求めるようにすると良い。
【００５３】
次に、電源電圧降下に関するコストの定義について説明する。
【００５４】
電源電圧降下に関するコストＣvdropは、電源電圧波形ｖj（ｔ）のピーク値から各領域ｊにおける電源電圧降下値ｖｄｒｏｐjを算出し、電源電圧降下値ｖｄｒｏｐjと電源源電圧降下の許容値ｖｄｒｏｐ＿ｍａｘの大きさを比較することにより、（数５）ように定義する。
【００５５】
【数５】
【００５６】
【数６】
【００５７】
これにより、ノイズ制約違反がある（ｖｄｒｏｐj＞ｖｄｒｏｐ＿ｍａｘ）場合には、電源電圧降下に関するコストコストＣvdropの値が非常に大きくなるために、コストＣvdropを小さくする方向にセル配置を行なうことで、電源電圧降下による影響を削減した最適なセル配置を容易に生成することができ、集積回路製造に要する労力および時間を大幅に削減することが可能となるのである。
【００５８】
ここで、各回路領域ｊにおける電源電圧波形ｖj（ｔ）の算出方法について説明する。本発明の実施形態に係る回路設計処理において、各回路領域ｊにおける電源電圧波形ｖj（ｔ）を算出する際は、始めに、チップ内部を適当な大きさの複数の領域に分割し、各領域ｉの電源電流波形ｉi（ｔ）をフーリエ変換し電源電流スペクトルＩi（ｊω）を求め、その後、やはりＥＭＩノイズ特性を抽出する際と同様、重ねあわせの原理を利用して、（数８）により電源電圧スペクトルＶj（ｊω）を算出し、算出された電源電圧スペクトルＶj（ｊω）に対して、高速逆フーリエ変換手法等を用いて逆フーリエ変換を施すことにより、電源電圧波形ｖj（ｔ）を抽出する。
【００５９】
【数７】
【００６０】
このように、本発明の実施形態に係る回路設計処理においては、分割した各回路領域の電源電流波形ｉi（ｔ）と（数７）で記述される周波数応答Ｈij（ｊω）から、各回路領域ｊにおける電源電圧波形ｖj（ｔ）を抽出するものとする。
【００６１】
なお、各回路領域ｊにおける電源電圧波形ｖj（ｔ）は以下のように抽出しても良い。すなわち、始めに、領域ｉにおける電源電流Ｉiを入力、領域ｊにおける電源電圧Ｖjを出力とした時の伝達関数Ｈij（ｓ）を、（数９）を用いて領域ｉと領域ｊの各組み合わせについて算出し、算出された伝達関数Ｈij（ｓ）を（数１０）に示すように逆ラブラス変換することによりインパルス応答ｈij（ｔ）を求める。なお、このインパルス応答は、領域がｍ個ある時は、ｍ×ｍ個求めることになる。
【００６２】
【数９】
【００６３】
【数１１】
【００６４】
【数１２】
【００６５】
（５−４）セル移動ステップＳ４０１後のセル配置情報を確定し、保存する（セル配置確定ステップ、Ｓ４０４）。
【００６６】
（５−５）総配線長や電源ノイズ等を考慮した全体のコストが所定の値以下となっているか否か等といった、終了条件が満足されているか否か判別する（終了条件判別ステップ、Ｓ４０５）。判別の結果、満足されている場合は最適化処理終了、満足されていない場合は、再び（セル移動ステップ、Ｓ４０１）以後の処理を実行する。
【００６７】
このように、本発明の実施形態に係る回路設計処理においては、電源系ノイズを最適にする方向でセル配置処理を行ない、回路製造に必要とされるマスクパターンを生成するので、電源系ノイズが低減された回路製造が容易となり、また、電源配線の修正やノイズ低減用ＲＬＣ素子の挿入等の修正処理を最低限に抑えることができるので、回路製造に要する労力および時間を大幅に軽減することができるのである。
【００６８】
なお、上記の最適化処理ステップの変形例として、図４に示すように、セル容量誤差判別ステップＳ４０５を最適化処理ステップの一つに加えても良い。すなわち、今、電源系ネットワークを抽出した際の各領域のスイッチングしていないセルの容量の合計値をＣｃｅｌｌi、セル移動ステップＳ４０１以後の各領域ｉのスイッチングしていないセルの容量の合計値をＣｃｅｌｌ’i、スイッチングしていないセルの容量の誤差許容値をΔＣｃｅｌｌ＿ｍａｘとし、スイッチングしていないセルの容量の誤差が許容値以下であるか判別するために、セル容量誤差判別ステップＳ４０５において、以下の条件式が全ての回路領域ｉにおいて成立するか否か判別する。
【００６９】
（条件式）｜Ｃｃｅｌｌi−Ｃｃｅｌｌ’i｜≦ΔＣｃｅｌｌ＿ｍａｘ
そして、｜Ｃｃｅｌｌi−Ｃｃｅｌｌ’i｜＞ΔＣｃｅｌｌ＿ｍａｘとなる回路領域が存在する場合には、より精度の高いセル容量の値を用いて電源系ネットワークを抽出するために、再び電源系ネットワーク抽出ステップＳ２０３に再び移行し、存在しない場合には、図３に示す処理と同様の終了条件判別ステップＳ４０６に移行する。これにより、電源系ノイズ特性の精度を保ちつつ、電源系ノイズを最適化する方向でセル配置処理を実行することができる。
【００７０】
最後に、本発明の回路設計システム１００は、例えば、図８に示す構成のような概観を有する。つまり、本発明の実施形態に係わる回路設計装置１１０はコンピュータシステム８０内に回路設計装置１１０の各要素を内蔵することにより構成される。コンピュータシステム８０は、フロッピーディスクドライブ８１および光ディスクドライブ８３を備えている。そして、フロッピーディスクドライブ８１に対してはフロッピーディスク８２、光ディスクドライブ８３に対しては光ディスク８４を挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納された製造プロセス制御プログラムをシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えば、メモリ装置の役割を担うＲＯＭ８５や、磁気テープ装置の役割を担うカートリッジ８６を用いて、インストールやデータの読み書きを実行することもできる。
【００７１】
さらに、本発明の回路設計装置１１０は、プログラム化しコンピュータ読み取り可能な記録媒体に保存しても良い。そして、プロセスを評価する際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記憶部にプログラムを格納し、回路設計プログラムを演算装置で実行することにより、本発明の回路設計装置およびその方法を実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるようなコンピュータ読み取り可能な媒体などが含まれる。
【００７２】
このように、本発明はここでは記載していない様々実施の形態等を包含するということは十分に理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係わる発明特定事項によってのみ限定されるものでなければならない。
【００７３】
【発明の効果】
以上述べてきたように、本発明の回路設計装置によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【００７４】
また、本発明の回路設計方法によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【００７５】
さらに、本発明の回路設計プログラムを格納したコンピュータ読取り可能な記録媒体によれば、ＥＭＩノイズや電源電圧降下に係るノイズ等といった電源系ノイズを最適化する方向でセル配置処理を実行することにより、電源系ノイズの発生を軽減した集積回路の製造が可能となり、さらに、ノイズ低減用ＲＬＣ素子や補強電源線の挿入によるチップ面積の増大を最小限に抑え、回路製造に要する労力および時間を大幅に削減を実現することができるのである。
【図面の簡単な説明】
【図１】本発明の実施形態に係る回路設計装置の構成を示すブロック図である。
【図２】本発明の実施形態に係る回路設計方法を示すフローチャート図である。
【図３】本発明の実施形態に係る最適化処理を示すフローチャート図である。
【図４】本発明の実施形態に係る最適化処理の応用例を示すフローチャート図である。
【図５】ＥＭＩノイズ特性および電源電圧降下に係るノイズ特性の抽出方法を説明するための図である。
【図６】ＥＭＩノイズに係るコストの算出方法を説明するための図である。
【図７】本発明の実施形態に係る回路設計装置の概観を示す図である。
【符号の説明】
８０ コンピュータシステム
８１ フロッピードライブ
８２ フロッピーディスク
８３ 光ディスクドライブ
８４ 光ディスク
８５ ＲＯＭ
８６ カートリッジ
１００ 回路製造システム
１１０ 回路設計装置
１１１ 電源配線生成部
１１２ 電源系ネットワーク抽出部
１１３ ノイズ特性抽出部
１１３ａ ＥＭＩノイズ特性抽出部
１１３ｂ 電源電圧降下特性抽出部
１１４ 最適化処理部
１１４ａ セルは位置処理部
１１４ｂ コスト算出部
１１４ｃ セル容量算出部
１１４ｄ 判別部
１１４ｅ 解析部
１１５ 自動配線部
１３０ 入力部
１４０ 出力部
１５０ 集積回路製造装置
１６０ セルスイッチングライブラリ
Claims (9)
- 集積回路を製造するためのマスクパターンを設計する回路設計装置において、
回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、
前記電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、
前記電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、
前記電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、
前記セル配置に対して自動配線処理を施す自動配線手段と
を備えることを特徴とする回路設計装置。 - 前記電源系ノイズ伝達特性として、電磁妨害ノイズ伝達特性および若しくは電源電圧降下に係るノイズ伝達特性を抽出することを特徴とする請求項１に記載の回路設計装置。
- 前記最適化処理手段内に、セル移動に伴う各領域内のセル容量合計値の変動によるセル容量誤差を判別するセル容量誤差判別手段を備えることを特徴とする請求項１又は請求項２に記載の回路設計装置。
- 集積回路を製造するためのマスクパターンを設計する回路設計方法において、
コンピュータが、回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成ステップと、
コンピュータが、前記電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出ステップと、
コンピュータが、前記電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出ステップと、
コンピュータが、前記電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理ステップと、
コンピュータが、前記セル配置に対して自動配線処理を施す自動配線ステップと
を有することを特徴とする回路設計方法。 - 前記電源系ノイズ伝達特性として、電磁妨害ノイズ伝達特性および若しくは電源電圧降下に係るノイズ伝達特性を抽出することを特徴とする請求項４に記載の回路設計方法。
- 前記最適化処理ステップ内に、セル移動に伴う各領域内のセル容量合計値の変動によるセル容量誤差を判別するセル容量誤差判別ステップを有することを特徴とする請求項４又は請求項５に記載の回路設計方法。
- 集積回路を製造するためのマスクパターンを設計する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体において、
コンピュータを、
回路設計情報に基づいて集積回路内の電源配線を生成する電源配線生成手段と、
前記電源配線および集積回路内の電源系のＲＬＣ成分から構成される電源系ネットワークを抽出する電源系ネットワーク抽出手段と、
前記電源系ネットワークから集積回路の各領域の電源系ノイズ伝達特性を抽出する電源系ノイズ伝達特性抽出手段と、
前記電源系ノイズ伝達特性を用いて電源系ノイズの大きさを算出し、算出された電源系ノイズの大きさに基づくコストを減少させるようにセル配置を行うことにより、集積回路内のセル配置を最適化する最適化処理手段と、
前記セル配置に対して自動配線処理を施す自動配線手段と
として機能させるための回路設計プログラムを格納したコンピュータ読取り可能な記録媒体。 - 前記電源系ノイズ伝達特性として、電磁妨害ノイズ伝達特性および若しくは電源電圧降下に係るノイズ特性を抽出することを特徴とする請求項７に記載の回路設計プログラムを格納したコンピュータ読取り可能な記録媒体。
- 前記最適化手段が、セル移動に伴う各領域内のセル容量合計値の変動によるセル容量誤差を判別することを特徴とする請求項７又は請求項８に記載の回路設計プログラムを格納したコンピュータ読取り可能な記録媒体。
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