JP3869006B2 - エラーコードを効率的に記憶するための方法及び装置 - Google Patents
エラーコードを効率的に記憶するための方法及び装置 Download PDFInfo
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Description
この出願の主題は、下記に掲げる出願と関連している。
出願番号_____、「ルックアップテーブルにおける複製エントリを検出する方法および装置」の名称で、Nirmal R. Saxenaによって1995年6月9日に出願、
出願番号_____、「記憶装置テスト用2進数を効率的に生成する方法、システムおよび装置」の名称で、Nirmal R. Saxenaによって1995年6月9日に出願、
出願番号_____、「メモリアドレッシングエラーを検出する方法および装置」の名称で、Nirmal R. Saxenaによって1995年6月9日に出願、
出願番号_____、「並列データプロセッサにおけるアクティブ命令を回転させる方法および装置」の名称で、Sunil Savkar、Michael C. Shebanow、Gene W. ShenおよびFarnad Sajjadianによって1995年6月1日に出願、
出願番号_____、「プログラマブル命令トラップシステムおよび方法」の名称で、Sunil Savkar、Gene W. Shen、Farnad SajjadianおよびMichael C. Shebanowによって1995年6月1日に出願、
出願番号08/388,602、「スーパースケーラ マイクロプロセッサ用命令フロー制御回路」の名称で、Takeshi Kitaharaによって1995年2月14日に出願、
出願番号08/388,389、「格納命令に関して負荷命令を順不同に実行するアドレッシング方法」の名称で、Michael A. SimoneおよびMichael C. Shebanowによって1995年2月14日に出願、
出願番号08/388,606、「名前を付け替えられたレジスタに結果を効率的に書き込む方法および装置」の名称で、DeForest W. Tovey、Michael C. ShebanowおよびJohn Gmuenderによって1995年2月14日に出願、
出願番号08/388,364、「マイクロプロセッサにおける物理レジスタの利用を調整する方法および装置」の名称で、DeForest W. Tovey、Michael C. ShebanowおよびJohn Gmuenderによって1995年2月14日に出願、
出願番号08/390,885「精密な状態を保持するため命令状態をトラッキングするプロセッサ構造および方法」の名称で、Gene W. Shen、John Szeto、Niteen A. PatkarおよびMichael C. Shebanowによって1995年2月14日に出願、
出願番号08/397,810「アドレス変換の高速化のための並列アクセス マイクロ−TLB」の名称で、Chih-Wei David Chang、Kioumars Dawallu、Joel F. Boney、Ming-Ying LiおよびJen-Hong Charles Chenによって1995年3月3日に出願、
出願番号08/397,809「コンピュータシステムにおけるアドレス変換用ルックアサイドバッファ」の名称で、Leon Kuo-Liang Peng、Yolin LinおよびChih-Wei David Changによって1995年3月3日に出願、
出願番号08/397,893、「データプロセッサにおけるプロセッサ資源の再生利用」の名称で、Michael C. Shebanow、Gene W. Shen、Ravi Swami、Niteen A. Patkarによって1995年3月3日に出願、
出願番号08/397,891、「実行準備ができたものから命令を選択する方法および装置」の名称で、Michael C. Shebanow、John Gmuender、Michael A. Simone、John R. F. S. Szeto、Takumi MaruyamaおよびDeForest W. Toveyによって1995年3月3日に出願、
出願番号08/397,911、「不履行命令の高速ソフトウェア エミュレーション用ハードウェアサポート」の名称で、Shalesh Thusoo、Farnad Sajjadian、Jaspal KohliおよびNiteen A. Patkarによって1995年3月3日に出願、
出願番号08/398,284、「制御転送リターンを加速する方法および装置」の名称で、Akiro Katsuno、Sunil SavkarおよびMichael C. Shebanowによって1995年3月3日に出願、
出願番号08/398,066、「フェッチプログラムカウンタの更新方法」の名称で、Akira Katsuno、Niteen A. Patkar、Sunil SavkarおよびMichael C. Shebanowによって1995年3月3日に出願、
出願番号08/397,910、「コンピュータシステムにおけるエラーの優先化および処理方法および装置」の名称で、Chih-Wei David Chang、Joel Fredrick BoneyおよびJaspal Kohliによって1995年3月3日に出願、
出願番号08/398,151、「制御転送命令の迅速な実行方法および装置」の名称で、Sunil W. Savkarによって1995年3月3日に出願、
出願番号08/397,800、「マイクロプロセッサにおけるゼロビット状態フラッグの生成方法および装置」の名称で、Michael Simoneによって1995年3月3日に出願、
出願番号08/397,912、「パイプライン化読取り−修正−書込みアクセスを備えたECC保護メモリ編成」の名称で、Chien ChenおよびYuzhi Luによって1995年3月3日に出願および、
出願番号08/398,299、「精密な状態を保持するため命令状態をトラッキングするプロセッサ構造および方法」の名称で、Chien Chen、John R. F. S. Szeto、Niteen A. Patkar、Michael C. Shebanow、Hideki Osone、Takumi MaruyamaおよびMichael A. Simoneによって1995年3月3日に出願、
上記出願の各々が、全体にわたって、引用により本明細書に取り込まれる。
発明の分野
本発明は、ディジタル記憶システムに係わり、より詳細には、アドレス指定可能ディジタルメモリシステムにおけるエラー訂正及び検出機能に係わる。
発明の背景
メモリシステムのようなディジタル記憶システムは、単一ビットエラー又は多重ビットエラーを検出して訂正するためにハミングコードのようなエラー訂正及び検出コードを使用する。しかし、完全チップ障害が一般的であり、1つ以上のビット障害の検出と訂正に加えて、チップ障害を検出するためのコードが開発されている。SEC−DED−SnEDコードは二重ビットエラーを訂正し、単一ビットエラーを検出し、nビットのビット幅を有するアドレス指定可能メモリ素子の完全障害を検出する。
例えば、SEC−DED−S4EDコードは、後述するように、単一ビットエラーの訂正と、二重ビットエラーの検出と、複数の素子の各々がアドレス指定可能記憶場所の各々に4ビットを記憶する場合の完全な単一素子障害の検出を可能にする。SEC−DED−S8EDコードは、単一ビットエラーの訂正と、二重ビットエラーの検出と、複数の素子の各々が各々のアドレス指定可能記憶場所の各々に8ビットを記憶する場合の完全なチップ障害の検出を可能にする。データのビット幅(即ち、データのビット数)がメモリ素子の各々のアドレス指定可能記憶場所のビット幅(即ち、ビット数)を越える素子が、使用されることもある。
SEC−DED−S4EDコードは、エラー訂正及び検出コードを含む8つのチェックビットだけを追加することによって、データの64ビットに対してその機能を実行する。SEC−DED−S8EDコードは、完全素子障害を検出するためにより多くのビットを検査しなければならないので、同じ64データビットに対してその機能を実行するために10個のチェックビットを必要とする。従って、より小さいビット幅を有する素子に記憶される同一サイズのデータの場合、チェックビットの個数は、より大きいビット幅を有する素子の場合に比べて少ない。より大きなメモリ素子では、より多くのチェックビットが必要とされるという問題点は、こうしたより多くの個数のチェックビットがメモリ素子内に収まらず、従って追加の記憶空間が必要となる可能性があることによって更に悪化せしめられる。例えば、メモリチップの多くは8ビット幅でデータを記憶するので、SEC−DED−S8EDコードの10個のチェックビットを追加するためには、この10個のチェックビットの記憶に追加の16ビットの記憶容量が必要となり、従って、SEC−DED−S4EDコードの8ビットの2倍のチェックビット記憶オーバーヘッドが必要となるだろう。
発明の要約
従来のコンピュータシステムで使用する方法及び装置は、ビット幅がmより大きいアドレス指定可能メモリ素子(例えば、RAM)の各々にmビットだけのデータを記憶する。この構成は、mビットより大きいビット幅のアドレス指定可能メモリ素子を使用する記憶システムにおいてエラー訂正及び検出機能を実行するために、SEC−DED−SmEDエラーコードを使用することを可能にする。結果として得られるエラーコードは、アドレス指定可能メモリ素子のビット幅にmが等しい場合に必要であると想定されるエラーコードよりも小さく、従って、エラーコードに関する記憶上の必要条件を軽減する。アドレス指定可能メモリ素子の不使用ビットを、他のデータを記憶するために使用することも可能である。こうした他のデータは、1つのデータがメモリ素子のビット幅全体を占めてしまった場合に必要となる、より大きいエラーコードの使用を必要とせずに、エラーコードを使用することも可能である。
【図面の簡単な説明】
図1は、2つの64ビットデータワードと本発明の実施態様の1つによる各データワードに関連付けたエラーコードとを記憶する装置の具体例の1つを示すブロック略図である。
図2は、1つ以上のデータワードと本発明の実施態様の1つによる各データワードに関連付けたエラーコードとを記憶するための方法を示す流れ図である。
図3は、1つ以上のデータワードと本発明の実施態様の1つによる各データワードに関連付けたエラーコードとを検索するための方法を示す流れ図である。
好ましい実施態様の説明
本発明では、従来のコンピュータシステムで使用するためのデータを、1つ以上のアドレス指定可能メモリ素子のビット幅全体を使用することなしに、アドレス指定可能メモリ素子内に記憶し、使用するアドレス指定可能メモリ素子のビット幅に等しい素子ビット幅に対応するエラーコードを使用する。本発明では、多重データワードを各々のメモリ素子内に記憶することは必ずしも必要ではないが、このように記憶することによって、下記の通りにメモリ素子全体を使用することが可能となる。
さて、図1を参照すると、この図には本発明による記憶装置が示されている。16個の8ビット幅、4メガビット、アドレス指定可能メモリ素子(例えば、8ビット幅4メガRAM)112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174の各々が、記憶場所1つ当たり128ビットの合計記憶を得るために、各々の半分110、111、113、114、116、117、119、120、122、123、125、126、128、129、131、132、151、152、154、155、157、158、160、161、163、164、166、167、169、170、172、173の中に、2つの4ビット幅ニブルを保持するように使用される。ニブル110、113、116、119、122、125、128、131、151、154、157、160、163、166、169、172は、記憶場所1つ当たり1つの64ビットデータワード192を保持し、ニブル111、114、117、120、123、126、129、132、152、155、158、161、164、167、170、173は、記憶場所1つ当たり1つの第2の64ビットデータワード194を保持する。各々のメモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174は、アドレスバス195に結合されたアドレス入力196を有する。この構成は、バス195上の各々のアドレスにおける2つの64ビットデータワード192、194の同時記憶及び検索を可能にする。実施態様の1つでは、各々のアドレス指定可能メモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174が、4の倍数(例えば、4、8、12、又は、16)に等しいサイズを有するビットのグループとして、データワード192からのデータを記憶する。
下記で説明するように、各々のアドレス指定可能メモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174上に記憶されている単一データワード192又は194からのビットの個数に等しいビット幅を有するチップの完全チップ障害を検出するエラーコードを生成する。従って、図1では、各々のアドレス指定可能メモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174が、データワード192からの4ビットを記憶するので、8ビット幅アドレス指定可能メモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174の1つ以上に記憶されているデータワード192のビットの全ての完全障害を検出するために、SEC−DED−S4EDコードを使用することも可能である。
エラーコード生成器142、144は、各々のメモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174内に単一データワードを記憶するために使用するビットの個数に等しい素子サイズに対応する、各データワードに関するエラーコードを生成する。図1に示す実施態様では、各々のメモリ素子112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174が、各々のデータワードの4ビットを記憶し、従って、SEC−DED−S4EDコードがエラーコード生成器142、144によって生成される。データd0−d63の64ビットに関するSEC−DED−S4EDコードは8つのチェックビットc0−c7を使用する。次の等式1から等式8は、64ビットのデータに関するSEC−DED−S4EDコードを生成するためのチェックビット生成演算を示す。
c0=d0∧d3∧d5∧d8∧d11∧d12∧d16∧d21∧d25∧d28∧d33∧d35∧d37∧d39∧d40∧d42∧d43∧d44∧d46∧d47∧d49∧d50∧d51∧d52∧d54∧d55∧d57∧d58∧d60∧d61 (等式1)
c1=d1∧d4∧d7∧d9∧d13∧d17∧d20∧d23∧d24∧d27∧d29∧d32∧d34∧d35∧d36∧d38∧d39∧d41∧d43∧d45∧d47∧d49∧d50∧d51∧d52∧d54∧d55∧d56∧d60∧d61 (等式2)
c2=dl∧d2∧d7∧d9∧d10∧d14∧d18∧d23∧d27∧d30∧d33∧d35∧d37∧d39∧d40∧d41∧d42∧d44∧d45∧d46∧d48∧d49∧d51∧d52∧d53∧d54∧d56∧d59∧d62∧d63 (等式3)
c3=d3∧d5∧d6∧d11∧d15∧d19∧d21∧d22∧d25∧d26∧d31∧d32∧d33∧d34∧d36∧d37∧d38∧d41∧d43∧d45∧d47∧d48∧d49∧d51∧d52∧d53∧d54∧d58∧d62∧d63 (等式4)
c4=d1∧d3∧d5∧d7∧d8∧d10∧d11∧d13∧d14∧d15∧d16∧d18∧d19∧d21∧d22∧d24∧d26∧d27∧d28∧d29∧d32∧d35∧d37∧d40∧d43∧d45∧d48∧d52∧d57∧d60 (等式5)
c5=d0∧d2∧d3∧d4∧d6∧d7∧d9∧d11∧d13∧d14∧d15∧d16∧d18∧d19∧d20∧d25∧d27∧d28∧d29∧d33∧d36∧d39∧d41∧d44∧d47∧d49∧d53∧d56∧d59∧d61 (等式6)
c6=d1∧d3∧d5∧d7∧d8∧d9∧d10∧d12∧d13∧d15∧d16∧d17∧d18∧d20∧d23∧d24∧d25∧d26∧d30∧d31∧d33∧d34∧d39∧d41∧d42∧d47∧d50∧d54∧d59∧d62 (等式7)
c7=d0∧d1∧d2∧d4∧d5∧d6∧d9∧d11∧d12∧d13∧d15∧d16∧d17∧d18∧d22∧d25∧d27∧d30∧d31∧d35∧d37∧d38∧d43∧d45∧d46∧d51∧d55∧d57∧d58∧d63 (等式8)
上記等式では、「∧」は排他的論理和演算である。
実施態様の1つでは、2つの8ビット幅4メガRAM187、190を、64ビットのデータのためのSEC−DED−S4EDコードを記憶するために使用する。実施態様の1つでは、コードとしても知られている、コードのためのチェックビットを、データワード192、194の各々に対応するSEC−DED−S4EDコード191、193に8ビットの記憶及び検索容量を与えるメモリ187、190の各ニブル185、186、188、189内に記憶する。メモリ187、190は、メモリ112、115、118、121、124,127、130、133、153、156、159、162、165、168、171、174によって使用されるアドレスバス195に結合したアドレス入力196を有する。
データの検索時には、データ中にエラーが存在しない場合には各々がゼロである、等式9から等式16に示される通りに生成される8つの検証ビットs0−s7を生じさせるために、データビットd0−d63とチェックビットc0−c7とが検証器146、148によって使用される。
s0=c0∧d0∧d3∧d5∧d8∧d11∧d12∧d16∧d21∧d25∧d28∧d33∧d35∧d37∧d39∧d40∧d42∧d43∧d44∧d46∧d47∧d49∧d50∧d51∧d52∧d54∧d55∧d57∧d58∧d60∧d61 (等式9)
s1=c1∧d1∧d4∧d7∧d9∧d13∧d17∧d20∧d23∧d24∧d27∧d29∧d32∧d34∧d35∧d36∧d38∧d39∧d41∧d43∧d45∧d47∧d49∧d50∧d51∧d52∧d54∧d55∧d56∧d60∧d61 (等式10)
s2=c2∧d1∧d2∧d7∧d9∧d10∧d14∧d18∧d23∧d27∧d30∧d33∧d35∧d37∧d39∧d40∧d41∧d42∧d44∧d45∧d46∧d48∧d49∧d51∧d52∧d53∧d54∧d56∧d59∧d62∧d63 (等式11)
s3=c3∧d3∧d5∧d6∧d11∧d15∧d19∧d21∧d22∧d25∧d26∧d31∧d32∧d33∧d34∧d36∧d37∧d38∧d41∧d43∧d45∧d47∧d48∧d49∧d51∧d52∧d53∧d54∧d58∧d62∧d63 (等式12)
s4=c4∧dl∧d3∧d5∧d7∧d8∧d10∧d11∧d13∧d14∧d15∧d16∧d18∧d19∧d21∧d22∧d24∧d26∧d27∧d28∧d29∧d32∧d35∧d37∧d40∧d43∧d45∧d48∧d52∧d57∧d60 (等式13)
s5=c5∧d0∧d2∧d3∧d4∧d6∧d7∧d9∧d11∧d13∧d14∧d15∧d16∧d18∧d19∧d20∧d25∧d27∧d28∧d29∧d33∧d36∧d39∧d41∧d44∧d47∧d49∧d53∧d56∧d59∧d61 (等式14)
s6=c6∧d1∧d3∧d5∧d7∧d8∧d9∧d10∧d12∧d13∧d15∧d16∧d17∧d18∧d20∧d23∧d24∧d25∧d26∧d30∧d31∧d33∧d34∧d39∧d41∧d42∧d47∧d50∧d54∧d59∧d62 (等式15)
s7=c7∧d0∧d1∧d2∧d4∧d5∧d6∧d9∧d11∧d12∧d13∧d15∧d16∧d17∧d18∧d22∧d25∧d27∧d30∧d31∧d35∧d37∧d38∧d43∧d45∧d46∧d51∧d55∧d57∧d58∧d63 (等式16)
上記等式では、「∧」が排他的論理和演算を示す。エラー検出及び訂正コードはW.W.Peterson及びE.J.Weldon,Jr.,Error Correcting Codes,(第2版 M.I.T.Press,1984)に説明されている。検証器146、148は、エラーを表示する又はエラーを訂正するために出力147、149を生成することが可能である。実施態様の1つでは、出力147、149は、入力/出力192、194からの訂正データワード全体を示す。
次に図2を参照すると、この図には、本発明によるアドレス指定可能メモリ素子内にデータワードとエラーコードを記憶するための方法の実施態様の1つが示されている。データを記憶しなければならないメモリ素子よりも小さいアドレス指定可能メモリ素子の完全障害を検出するエラーコードを、データワードから生成する(ステップ210)。実施態様の1つでは、このアドレス指定可能メモリ素子は8ビットの幅を有し、生成されるエラーコードは上記SEC−DED−S4EDである。別の実施態様では、アドレス指定可能メモリ素子は4の倍数に等しいビット幅を有し、生成されるエラーコードは、上記の通りのSEC−DED−S4EDである。
実施態様の1つでは、データワードの各ビットをビットのグループの形に配列し(ステップ212)、アドレス指定可能メモリ素子内に記憶する(ステップ216)。ステップ212とステップ210を任意の順序で行うことが可能である。実施態様の1つでは、ステップ210とステップ212を2つ以上のデータワードに対して実行し、2つ以上のデータワードの各々からの少なくとも1つのグループを単一のグループの形に組み合わせ(ステップ214)、その後でこのグループを単一のアドレス指定可能メモリ素子内に記憶する(ステップ216)。様々なデータワードからのビットのグループを組み合わせること(ステップ214)はアドレス指定可能メモリ素子の更に効率の高い使用を可能にするであろうが、この組み合せを行うことは必ずしも必要ではない。生成したエラーコードの各々を記憶することも可能である(ステップ216)。各々のエラーコードを単独で各々の単一の素子に記憶することも可能であり、又は、2つのエラーコードのビットをグループの形に配列して、各エラーコードからの少なくとも1つのグループを単一のアドレス指定可能メモリ素子内に記憶することも可能である。
さて、図3を参照すると、この図には、本発明によるアドレス指定可能メモリ素子から2つのデータワードを読み出すための方法の実施態様の1つが示されている。アドレス指定可能メモリ素子のビット幅より小さい第1の個数のビットを、複数のメモリ素子の各々から検索し、第1のデータワードを形成するように配列する(ステップ310、312)。第1の個数に等しい幅を有する素子の障害を検出する第1のエラーコードを検索し、1つ以上のメモリ素子に障害があるかどうかを判定するために第1のデータワードと共に使用する(ステップ314、316)。ステップ310、312、314、316を、メモリ素子内の同一のアドレス指定可能場所を使用する追加のデータワードに対して行うことが可能である。実際のメモリ素子のビット幅よりも小さいビット幅を有するアドレス指定可能メモリ素子の障害を検出するためにエラーコードを使用することは、よりコンパクトなエラーコードの使用を可能にする。
Claims (14)
- 128ビット以上のビットからなるデータワードを記憶する装置であって、
記憶すべきデータワードを受容し、かつ記憶されたデータワードを読み出すための、第1の個数の第1の組の装置入力/出力と第4の個数の第2の組の装置入力/出力とからなる装置入力/出力と、
データワードを記憶するメモリ素子群と、
データワードのエラーコードを生成、記憶及び検出するエラーコード生成検出器と、
を有し、
メモリ素子群の各メモリ素子は、第1の組の装置入力/出力に結合され、第2の個数のビットの幅を有し、データワードの内の第3の個数のビットを記憶し、ここで第3の個数が第2の個数よりも小さいものであり、
さらにメモリ素子群の各メモリ素子は、第2の組の装置入力/出力に結合され、データワードの内の他の第5の個数のビットを記憶し、ここで第5の個数が第2の個数よりも小さいものであり、
エラーコード生成検出器は、少なくとも第1の組の装置入力/出力に関連するデータワードに関し、第3の個数のビットの幅を有するメモリ素子の素子完全障害の検出を可能にするエラーコードを生成検出するものである、
ことを特徴とする装置。 - 該第2の個数が8に等しく、該第3の個数が4に等しい、請求項1に記載の装置。
- 該エラーコードがSEC−DED−S4EDコードである、請求項2に記載の装置。
- 該第3の個数が該第5の個数に等しい、請求項1に記載の装置。
- 該第3の個数及び該第5の個数が4に等しい、請求項4に記載の装置。
- 該第3の個数及び該第5の個数が8に等しい、請求項4に記載の装置。
- 該第3の個数及び該第5の個数が16に等しい、請求項4に記載の装置。
- 記憶すべきデータワードを受容し、かつ記憶されたデータワードを読み出すための、第1の個数の第1の組の装置入力/出力と第4の個数の第2の組の装置入力/出力とからなる装置入力/出力と、
データワードを記憶するメモリ素子群であって、各メモリ素子が第2の個数のビットの幅を有するメモリ素子群と、
データワードのエラーコードを生成、記憶及び検出するエラーコード生成検出器と、
を有するメモリ装置において、128ビット以上のビットからなるデータワードを記憶する方法であって、
メモリ素子群の各メモリ素子が、第1の組の装置入力/出力から、データワードの内の第3の個数のビットを記憶するステップであって、第3の個数が第2の個数よりも小さいものであるステップと、
メモリ素子群の各メモリ素子が、第3の個数のビットを記憶する前記ステップと同時に、第2の組の装置入力/出力から、データワードの内の他の第5の個数のビットを記憶するステップであって、第5の個数が第2の個数よりも小さいものであるステップと、
エラーコード生成検出器が、少なくとも第1の組の装置入力/出力に関連するデータワードに関し、第3の個数のビットの幅を有するメモリ素子の素子完全障害の検出を可能にするエラーコードを生成検出するステップと、
を具備することを特徴とする方法。 - 該第2の個数が8に等しく、該第3の個数が4に等しい、請求項8に記載の方法。
- 該エラーコードがSEC−DED−S4EDコードである、請求項9に記載の方法。
- 該第3の個数が該第5の個数に等しい、請求項8に記載の方法。
- 該第3の個数及び該第5の個数が4に等しい、請求項11に記載の方法。
- 該第3の個数及び該第5の個数が8に等しい、請求項11に記載の方法。
- 該第3の個数及び該第5の個数が16に等しい、請求項11に記載の方法。
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