JP3860380B2

JP3860380B2 - Wiring board and chip module using the same

Info

Publication number: JP3860380B2
Application number: JP2000044641A
Authority: JP
Inventors: 直樹安田; 清隆瀬山; 正輝小出; 治彦山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-04-06
Filing date: 2000-02-22
Publication date: 2006-12-20
Anticipated expiration: 2020-02-22
Also published as: JP2000353765A

Description

【０００１】
【発明の属する技術分野】
本発明は配線基板及びこれを使用したチップモジュールに係り、特にＬＳＩチップを搭載して実装するための配線基板に関する。
【０００２】
ＬＳＩチップは、将来的に、パターンが微細化して、電極が狭ピッチ化する傾向にある。ＬＳＩチップを搭載して実装するための配線基板はこれに対応できる構造である必要がある。
【０００３】
【従来の技術】
図１（Ａ）は従来のＬＳＩチップ搭載実装用配線基板１０を示す。この配線基板１０は、ビルドアップ基板であり、ガラスエポキシ製のリジッド基板１１の上下面にビルドアップ層１２、１３が形成してあり、下面にはバンプ１４が形成してあり、上面にはＬＳＩチップ搭載部１５を有する構成である。ＬＳＩチップ搭載部１５は、同図（Ｂ）に併せて示すように、複数の電極パッド１６が並んでおり、各電極パッド１６から配線パターン１７がＬＳＩチップ搭載部１５の外側に延びている構成である。
【０００４】
ＬＳＩチップ２０は、フリップチップ形態で、ＬＳＩチップ搭載部１５に搭載実装される。即ち、ＬＳＩチップ２０の下面のバンプ２１が対応する電極パッド１６と半田付け接続してあり、且つ、ＬＳＩチップ２０と配線基板１０との間には封止剤２２が充填されている。
【０００５】
ＬＳＩチップ２０が搭載実装された配線基板１０は、バンプ１４を利用してマザーボード３０に搭載される。
【０００６】
上記配線基板１０は、図２（Ａ）〜（Ｆ）に示すようにして製造される。先ず、同図（Ａ），（Ｂ）に示すように、リジッド基板１１に穴あけし、パターン４０を形成し、充填材で穴埋めする。次いで、同図（Ｃ）に示すように、絶縁層４１を形成し、次いで、同図（Ｄ）に示すように、Ｃｕメッキを全面に形成し、これをパターニングしてビア４２及び配線パターン１７を形成する。同図（Ｃ）に示す工程と同図（Ｄ）に示す工程とを層数分繰り返し、同図（Ｅ）に示すようにビルドアップ層１２、１３が完成する。最後に、上下面にソルダレジルトを塗布してソルダレジルト膜４４を形成する。
【０００７】
【発明が解決しようとする課題】
上記のビルドアップ構造の配線基板１０においては、配線パターン１７は幅ｗ１が１５〜２５μｍが限度であり、これ以上は狭くすることが困難である。これは、以下の二つの理由による。
【０００８】
第１の理由：配線パターン１７はＣｕメッキの一部が残ったものである。Ｃｕメッキの絶縁層４１への密着強度は十分に強くはない。よって、配線パターン１７を１５〜２５μｍより狭くすると、配線パターン１７の絶縁層４１への密着強度が弱くなって、配線パターン１７が絶縁層４１から剥離する虞れがある。
【０００９】
第２の理由：層を重ねて形成するため、表面にどうしてもうねりが現れる。このうねりが存在するため、マスクをレジスト膜に露光する場合に、焦点が合わない部分ができ、これが原因で配線パターン１７はその縁の線が曲線となる部分ができ、これによって幅が狭くなる部分が形成されてしまう場合がある。このため、配線パターン４３を１５〜２５μｍより狭くすると、幅が狭くなった部分で断線が発生してしまう危険がある。
【００１０】
以上のように、密着強度と断線の危険性との関係で、配線パターン１７の幅ｗ１を１５〜２５μｍより狭くすることは困難である。
【００１１】
また、図１（Ｂ）に示すように、ＬＳＩチップ搭載部１５の複数の電極パッド１６と配線パターン１７とは、内側の電極パッドから引き出される配線パターン１７が外側の隣合う電極パッド１６の間を通る構造となっている。即ち、ＬＳＩチップ搭載部１５の複数の電極パッド１６は、電極パッド１６の並びのピッチｐ１を狭くすることが、配線パターン１７の幅によって制限を受ける構造である。ここで、配線パターン１７の幅ｗ１が１５〜２５μｍであり、これ以上狭くすることは困難であるため、電極パッド１６の並びのピッチｐ１を現在より更に狭くすることは困難であった。
【００１２】
なお、内側の電極パッドから引き出される配線パターンを表面の層の下側の層に形成することによって、電極パッド１６の並びのピッチｐ１を現在より狭くすることは可能となる。しかし、このようにすると、層数が増え、この分、配線基板１０の歩留りが低下してしまい、好ましくない。
【００１３】
また、ＬＳＩチップにおいては、電子装置の放熱性を考慮して、電源消費量を１００Ｗ程度に抑えた状態で、動作周波数を例えば１ＧＨｚに上げて高速化を図ることが求められている。一般にＬＳＩチップにおいて、動作周波数を上げるとそれにつれて電源消費量が増加する。そこで、動作周波数を上げてもＬＳＩチップの電源消費量が増加しないように、ＬＳＩチップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げることがなされる。しかし、ＬＳＩチップの動作電源電圧を下げた場合には、ＬＳＩチップの動作時に発生するノイズの電圧も下げる必要がある。ノイズがＬＳＩチップの誤動作を引き起こしやすくなるからである。
【００１４】
このノイズの電圧を低く抑えるためには、ＬＳＩチップが搭載された個所における電源層とグランド層との間のインピーダンスを低く抑える必要がある。このようにインピーダンスを低く抑えるためには、ＬＳＩチップが搭載された個所における電源層とグランド層との間のインダクタンスを例えば数ｐＨレベルにまで低く抑える必要がある。
【００１５】
ＬＳＩチップが搭載された個所における電源層とグランド層との間のインダクタンスを例えば数ｐＨレベルにまで低く抑えて電源層とグランド層との間のインピーダンスを低く抑えた配線基板としては、セラミック配線基板がある。このセラミック配線基板は、セラミック製の基板本体と、この上面に薄膜形成技術によって電源層、絶縁層、グランド層が積層形成されている薄膜回路部とよりなる構成である。
【００１６】
しかし、このセラミック配線基板の歩留まりは、基板本体の歩留まりと薄膜回路部の歩留まりとを掛け算した積となるため、相当に低くなって、セラミック配線基板は高価となってしまう。
【００１７】
そこで、本発明は、上記課題を解決した配線基板及びこれを使用したチップモジュールを提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明は、プリント基板に搭載される配線基板において、
リジット基板と、
該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、
上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、
上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成としたものである。
【００２９】
薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載される半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、搭載された半導体チップが安定に動作するように出来る。
【００３０】
薄膜多層箔の大きさが半導体チップに対応した大きさである構成は、配線基板のコストを安価とする。
【００３１】
請求項２の発明は、配線基板とこれに搭載してある半導体チップとよりなり、プリント基板に搭載されるチップモジュールにおいて、上記配線基板は、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、上記半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であり、上記半導体チップが上記半導体チップ搭載部に搭載してある構成としたものである。
【００３２】
薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載された半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、半導体チップが安定に動作するように出来る。薄膜多層箔の大きさが半導体チップに対応した大きさである構成は、配線基板のコストを安価とする。
【００３３】
【発明の実施の形態】
〔第１実施例〕
図３（Ａ），（Ｂ）及び図４は本発明の第１実施例になるＬＳＩチップ搭載実装用配線基板５０及びマルチチップモジュール９０を示す。
【００３４】
先ず、ＬＳＩチップ搭載実装用配線基板５０について説明する。配線基板５０は、図５に併せて示すように、一層の配線層を有するガラスエポキシ製のリジッド基板５１とこの上面に接着固定された二層の配線層を有するフレキシブル基板５２とよりなる複合構造である。配線基板５０の上面には、図３（Ａ）に示すように、ＬＳＩチップ搭載部５３が形成してある。ＬＳＩチップ搭載部５３は、複数の電極パッド５４が並んでおり、各電極パッド５４から配線パターン５５がＬＳＩチップ搭載部５３の外側に延びている構成である。配線基板５０の下面にはバンプ５６が形成してある。後述するように、配線パターン５５は幅ｗ２が約２０μｍと従来に比べて約半分と狭く、よって、電極パッド５４の並びのピッチｐ２は従来のピッチｐ１より狭くなっている。なお、フレキシブル基板５２を２枚重ねてもよい。
【００３５】
配線基板５０は、図５に示すように、リジッド基板５１とフレキシブル基板５２とを別々に製造して、フレキシブル基板５２をリジッド基板５１の上面に接着して製造される。
【００３６】
リジッド基板５１は、図５（Ａ）〜（Ｆ）に示すようにして製造される。同図（Ａ）は元のリジッド基板６０であり、ガラスエポキシ製である。先ず、同図（Ｂ）に示すように、元のリジッド基板６０に穴あけし、次いで、同図（Ｃ）に示すようにＣｕメッキをしてＣｕメッキ膜６１を形成してスルーホール６２を形成し、次いで、同図（Ｄ）に示すようにパターニングしてパターン６３を形成し、次いで、同図（Ｅ）に示すようにスルーホール６２に導体の充填剤を埋めて穴埋めてビア６７を形成する。最後に、同図（Ｆ）に示すように、導体スタッド６４を立て、上下面にソルダレジルトを塗布してソルダレジルト膜６５を形成する。導体スタッド６４は導電性ペースト又は導電性エラストマシートである。
【００３７】
フレキシブル基板５２は、図５（Ｇ）〜（Ｌ）に示すようにして製造される。図５（Ｇ）は元のフレキシブル基板７０であり、絶縁性のフィルム７１の上下面にＣｕ膜７２，７３が形成してある。先ず、同図（Ｈ）に示すように、元のフレキシブル基板７０に穴あけし、次いで、同図（Ｉ）に示すようにＣｕメッキをしＣｕメッキ膜７４を形成して上下の導通をとるスルーホール７５を形成し、次いで、同図（Ｊ）に示すようにスルーホール７５に導体の充填剤を埋めて穴埋めしてビア７９を形成する。次いで、レジスト塗布、マスク露光、現像等を行なってパターニングして、同図（Ｋ）に示すように上面に電極パッド５４及び配線パターン５５、下面に電極パッド７６及び配線パターン７７等を形成する。最後に、同図（Ｌ）に示すように、上下面にソルダレジルトを塗布してソルダレジルト膜７８を形成する。
【００３８】
図５（Ｍ）に示すようにリジッド基板５１の上面に絶縁性の接着剤を塗布して接着剤層６６を形成し、フレキシブル基板５２をリジッド基板５１の上面に位置合わせして積層する。フレキシブル基板５２は接着剤層６６によってリジッド基板５１の上面に接着される。接着されると、フレキシブル基板５２はリジッド基板５１と一体となって可撓性は失われる。また、フレキシブル基板５２の下面の電極パッド７６がリジッド基板５１の上面の導体スタッド６４と密着して、厚さ方向の電気的接続がなされており、フレキシブル基板５２はリジッド基板５１と電気的に接続される。
【００３９】
ここで、電極パッド５４及び配線パターン５５について見てみる。図５（Ｇ）のＣｕ膜７２は一般にはスパッタリングによって形成してあり、Ｃｕ膜７２のフィルム７１に対する密着強度は、メッキにより形成したＣｕ膜の場合より相当に強い。よって、配線パターン５５は従来の１５〜２５μｍより更に狭い幅にすることが可能である。
【００４０】
また、図５（Ｊ）の状態で、上面にうねりはない。よって、マスクのレジスト膜への露光は全体的に焦点が合った状態でなされ、このため、配線パターン５５はその縁の線が直線となり、曲線となる部分は形成されない。よって、配線パターン５５は全長に亘って同じ幅で形成され、くびれるように幅が狭くなる部分は形成されない。このため、配線パターン５５は従来の１５〜２５μｍより更に狭い幅にすることが可能である。
【００４１】
よって、配線パターン５５は従来の１５〜２５μｍの約半分の約５〜１０μｍの幅ｗ２となっている。
【００４２】
配線パターン５５の幅ｗ２が約５〜１０μｍと狭いため、電極パッド５４の並びのピッチｐ２は従来のピッチｐ１より狭くなっている。よって、現在のＬＳＩチップは勿論、電極が現在よりも狭ピッチである将来のＬＳＩチップも搭載して実装することが可能であるＬＳＩチップ搭載部５３を実現可能である。また、従来に比べて配線を高密度とすることが可能である。
【００４３】
なお、上記の配線基板５０は、図５に示すように、リジッド基板５１とフレキシブル基板５２とを別々に製造して、フレキシブル基板５２をリジッド基板５１の上面に接着して製造される構成であるため、従来のビルドアップ法によって製造した配線基板に比べて、高密度配線が可能である他に、以下の特長を有する。
【００４４】
・製造の歩留りが良い。層を一層づつ積み重ねる必要がないからである。
【００４５】
・製造途中での設計変更が容易である。フレキシブル基板５２のみを設計変更すれば足り、リジッド基板５１はそのままで済むからである。
【００４６】
・ターンアラウンドタイム（製造に要する時間）が短くなる。リジッド基板５１とフレキシブル基板５２とを独立して別々に製造するからである。
【００４７】
図３（Ａ）及び図４に示すように、配線基板５０には、共にＬＳＩチップ等の半導体チップである一つのＣＰＵ８０と二つのメモリ８１、８２とが、下面のバンプ８３を対応する電極パッド５４と接続され、且つ、接着剤８４によって配線基板５０と接着されて実装してある。これによって、マルチチップモジュール９０が構成してある。
【００４８】
このマルチチップモジュール９０は、バンプ５６を利用してマザーボード１００に搭載されて実装されている。
【００４９】
次に、上記の配線基板５０の変形例及びその使用態様について説明する。各図中、図３（Ａ）に示す構成部分と対応する部分には添字Ａ等を付した同じ符号を付す。
【００５０】
図６は第１の変形例である。配線基板５０Ａは、リジッド基板５１Ａの上面にフレキシブル基板５２Ａがリジッド基板５１Ａと電気的に接続されて接着してある構成である。この配線基板５０Ａは、リジッド基板５１Ａの配線層にフレキシブル基板５２Ａの配線層の数が付加されている構成であり、配線層の数を増やす場合に有効である。この配線基板５０Ａは、マザーボード１００Ａ上に搭載されて実装されて使用される。
【００５１】
図７は第２の変形例である。配線基板５０Ｂは、リジッド基板５１Ｂの上面のうち特定の領域にフレキシブル基板５２Ｂがリジッド基板５１Ｂと電気的に接続されて接着してある構成である。この配線基板５０Ｂは、特定の領域について、リジッド基板５１Ｂの配線層にフレキシブル基板５２Ｂの配線層の数が付加されている構成であり、部分的に配線層の数を増やす場合に、無駄が無く合理的であり、有効である。この配線基板５０Ｂは、マザーボード１００Ｂ上に搭載されて実装されて使用される。
【００５２】
図８は第３の変形例である。チップモジュール９０Ｃは、配線基板５０ＣにＬＳＩチップ８５が実装してある構成である。配線基板５０Ｃは、リジッド基板５１Ｃの上面のうちＬＳＩチップ８５を搭載する部分に限定してフレキシブル基板５２Ｃがリジッド基板５１Ｃと電気的に接続されて接着してある構成である。この配線基板５０Ｃは、マザーボード１００Ｃ上に搭載されて実装されて使用される。この構造の配線基板５０Ｃは、少ない数のＬＳＩチップ、例えば一つのＬＳＩチップを実装する場合に、無駄が無く合理的であり、有効である。
【００５３】
図９は第４の変形例である。配線基板５０Ｄは、マザーボードとしてのリジッド基板５１Ｄの上面のうち特定した一部の領域にフレキシブル基板５２Ｄがリジッド基板５１Ｄと電気的に接続されて接着してある構成である。この配線基板５０Ｄは、特定した一部の領域について、リジッド基板５１Ｄの配線層にフレキシブル基板５２Ｄの配線層の数が付加されている構成であり、部分的に配線層の数を増やす場合に有効である。
【００５４】
図１０は第５の変形例である。チップモジュール９０Ｅは、マザーボードとしての配線基板５０ＥにＬＳＩチップ８５が実装してある構成である。配線基板５０Ｅは、リジッド基板５１Ｅの上面のうちＬＳＩチップ８５を搭載する部分にフレキシブル基板５２Ｅがリジッド基板５１Ｅと電気的に接続されて接着してある構成である。
【００５５】
フレキシブル基板５２Ｅは、配線基板５０Ｃ上の電極のピッチをＬＳＩチップ８５の電極のピッチにまで狭くする、インターポーザとしての機能を有するものである。よって、配線基板５０Ｅ上にＬＳＩチップ８５を搭載することが可能となっている。
【００５６】
なお、フレキシブル基板５２Ｅのリジッド基板５１Ｅへの搭載は、例えば、以下の工程を経てなされる。
【００５７】
・パッド部分にペーストを印刷する。
【００５８】
・フレキシブル基板５２Ｅをリジッド基板５１Ｅに対して位置合わせして仮接合する。
【００５９】
・仮接合したリジッド基板５１Ｅを窒素ガス炉等でリフロー半田付けをする。
【００６０】
・洗浄する。
【００６１】
・フレキシブル基板５２Ｅとリジッド基板５１Ｅとの間の隙間にエポキシ樹脂を充填する。
【００６２】
・最後に、充填したエポキシ樹脂を熱硬化させる。
【００６３】
図１０中、８６は熱硬化したエポキシ樹脂である。
【００６４】
なお、フレキシブル基板５２Ｅを使用しないで配線基板５０Ｃ上にＬＳＩチップ８５を実装しようとする場合には、配線基板５０Ｃ上の所定の部分にビルドアップ法によって配線層を数層形成する必要がある。このためには大規模な設備が必要となり、歩留りも悪くなる。しかし、フレキシブル基板５２Ｅを使用すれば、このような問題は解決される。
【００６５】
図１１（Ａ），（Ｂ）は第６の変形例である。マザーボード組立体１１０は、図１０に示すチップモジュール９０Ｅのマザーボードとしての配線基板５０Ｅの上面に図３（Ａ）に示すマルチチップモジュール９０が搭載して実装された構造である。
【００６６】
次に他の実施例について説明する。
【００６７】
〔第２実施例〕
図１２は本発明の第２実施例になる配線基板５０Ｆを示す。この配線基板５０Ｆは、リジッド基板５１Ｆがベースとなる共通の基板であり、このリジッド基板５１Ｆの上面にフレキシブル基板５２Ｆ−１が、下面にフレキシブル基板５２Ｆ−２が、リジッド基板５１Ｆと電気的に接続されて接着してある構成である。
【００６８】
この配線基板５０Ｆは、その両面がＬＳＩチップを搭載するのに利用される。
〔第３実施例〕
図１３は本発明の第３実施例になる配線基板５０Ｇを示す。この配線基板５０Ｇは、フレキシブル基板５２Ｇがベースとなる共通の基板であり、このフレキシブル基板５２Ｇの両側にリジッド基板５１Ｇ−１，５１Ｇ−２がフレキシブル基板５２Ｇを挟んで設けてある構成である。
【００６９】
この構成によれば、上下面側にリジッド基板５１Ｇ−１，５１Ｇ−２を有する構造の配線基板５０Ｇを安定に製造することが出来る。
【００７０】
〔第４実施例〕
図１４は本発明の第４実施例になる配線基板５０Ｈを示す。この配線基板５０Ｈは、リジッド基板５１Ｈがベースとなる共通の基板であり、このリジッド基板５１Ｈの上面にフレキシブル基板５２Ｈ−１とフレキシブル基板５２Ｈ−２とが並んで配されてリジッド基板５１Ｈと電気的に接続されて接着してあり、リジッド基板５１Ｈの下面にフレキシブル基板５２Ｈ−３とフレキシブル基板５２Ｈ−４とが並んで配されてリジッド基板５１Ｈと電気的に接続されて接着してある構成である。フレキシブル基板５２Ｈ−１〜５２Ｈ−４は互いに異なるフレキシブル基板である。
【００７１】
この構成によれば、例えばフレキシブル基板５２Ｈ−１〜５２Ｈ−４のうちの幾つかを別のものと変更することによって、配線基板５０Ｈは種類の異なる複数の配線基板に変更することが簡単に出来る。
【００７２】
〔第５実施例〕
図１５は本発明の第５実施例になる配線基板５０Ｉを示す。この配線基板５０Ｉは、フレキシブル基板５１Ｉがベースとなる共通の基板であり、このフレキシブル基板５１Ｉの上面にリジッド基板５２Ｉ−１とリジッド基板５２Ｉ−２とがフレキシブル基板５１Ｉと電気的に接続されて接着してあり、フレキシブル基板５１Ｉの下面にリジッド基板５２Ｉ−３とリジッド基板５２Ｉ−４とがフレキシブル基板５１Ｉと電気的に接続されて接着してある構成である。リジッド基板５２Ｉ−１〜５２Ｉ−４は互いに異なるリジッド基板である。
【００７３】
例えばリジッド基板５２Ｉ−１〜５２Ｉ−４のうちの幾つかを別のものと変更することによって、配線基板５０Ｉは種類の異なる複数の配線基板に変更することが簡単に出来る。
【００７４】
この配線基板５０Ｉは、中央のフレキシブル基板５１Ｉが露出している部分１２０を利用して曲げることが可能であり、例えば、携帯型のパーソナルコンピュータの液晶パネルとキーボードとの間をまたいで配線するのに使用できる。
【００７５】
〔第６実施例〕
図１６（Ａ）、（Ｂ）は本発明の第６実施例になるＬＳＩチップ搭載実装用配線基板５０Ｊ及びチップモジュール１２０を示す。
【００７６】
ＬＳＩチップ搭載実装用配線基板５０Ｊは、図１７に拡大して示すように、図１８（Ｂ）に示すリジット基板１３０と、このリジット基板１３０の上面に積層固定された図１８（Ａ）に示す薄膜多層箔１６０よりなる複合構造である。後述するように、薄膜多層箔１６０は、リジット基板１３０とは独立に製造され、リジット基板１３０の上面に積層固定される。
【００７７】
チップモジュール１２０は、ＬＳＩチップ搭載実装用配線基板５０Ｊの上面に、ＬＳＩチップであるＣＰＵチップ８０が、下面のバンプ８３を対応する電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと接続され、且つ、接着剤８４によって配線基板５０Ｊと接着されて実装してある構造である。このチップモジュール１２０は、バンプ５６を利用してマザーボード１００に搭載されて実装されている。
【００７８】
先ず、ＬＳＩチップ搭載実装用配線基板５０Ｊについて説明する。
【００７９】
配線基板５０Ｊは、図２１に示すように、リジッド基板１３０と薄膜多層箔１６０とを別々に製造して、薄膜多層箔１６０をリジッド基板１３０の上面に接合して製造される。
【００８０】
薄膜多層箔１６０は、図１８（Ａ）、図１６（Ａ）及び図２０（Ｆ）に示すように、ＣＰＵチップ８０に対応した大きさを有し、下面１６０ｂ側から順に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミド製の絶縁層１６６を有し、且つ、電源層１６４Ｖと接続してある電源ビア１６８Ｖ、グランド層１６６Ｇと接続してあるグランドビア１６９Ｇ、電源層１６４にもグランド層１６６にも接続していない信号ビア１７０Ｓとを有する。電源ビア１６８Ｖの上端には上側電源電極パッド１６８ＶＵ、下端には下側電源電極パッド１６８ＶＬが形成してあり、グランドビア１６９Ｇの上端には上側グランド電極パッド１６９ＧＵ、下端には下側グランド電極パッド１６９ＧＬが形成してあり、信号ビア１７０Ｓの上端には上側信号電極パッド１７０ＳＵ、下端には下側信号電極パッド１７０ＳＬが形成してある。薄膜多層箔１６０は、各層を支持するベース部材を有しない構造である。
【００８１】
チップモジュール１２０の動作時に、ノイズは、マザーボード１００内、リジッド基板１３０内、及び薄膜多層箔１６０内で発生する。これらのノイズのうち、ＣＰＵチップ８０の動作に影響を与えるノイズは、ＣＰＵチップ８０の端子が直接に接続されている薄膜多層箔１６０内で発生するノイズが主である。
【００８２】
また、薄膜多層箔１６０の絶縁層１６５の厚さｔは、１０μｍ以下である。この絶縁層１６５を間に挟んだ電源層１６４Ｖとグランド層１６６Ｇとの間のインダクタンス（ＶＧインダクタンス）は、数ｐＨであり、通常のビルトアップ基板におけるＶＧインダクタンスである数１００ｐＨに比べて二桁低い。よって、薄膜多層箔１６０のＶＧインピーダンスは、通常のビルトアップ基板におけるＶＧインピーダンスに比べて、二桁も低い。
【００８３】
図１６（Ｂ）に示すように、薄膜多層箔１６０の上面１６０ａには、ＬＳＩチップ搭載部１６１が形成してある。ＬＳＩチップ搭載部１６１は、複数の電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵが、ＣＰＵチップ８０の下面のバンプ８３と対応する配置で並んでいる。また、薄膜多層箔１６０の下面１６０ｂには、複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬが、上記のＬＳＩチップ搭載部１６１の複数の電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵと同じ配置で並んでいる。
【００８４】
次に、図１９及び図２０を参照して、上記薄膜多層箔１６０の製造方法について説明する。
【００８５】
薄膜多層箔１６０は、図１９（Ａ）及び図２０（Ａ）に示すように、下地剥離膜形成工程１９０→導体層形成工程１９１→絶縁層形成工程１９２→多層化工程１９３→薄膜多層箔剥離工程１９４→薄膜多層箔切断工程１９５を経て製造される。
【００８６】
下地剥離膜形成工程１９０：
図１９（Ｂ）に示すように、ガラス板２００の上面に、クロム（Ｃｒ）をスパッタリングして、下地剥離膜２０１を形成する。
【００８７】
導体層形成工程１９１：
図１９（Ｃ）に示すように、Ｃｕをスパッタリングして、下地剥離膜２０１の上面に、導体層２０２を形成する。
【００８８】
次いで、図１９（Ｄ）に示すように、レジストを塗布し、露光・現像処理を行なって、エッチングレジスト２０３を形成する。
【００８９】
次いで、図１９（Ｅ）に示すように、導体層２０２をエッチングし、この後に、エッチングレジスト２０３を剥離して、電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを形成する。
【００９０】
絶縁層形成工程１９２：
図１９（Ｆ）に示すように、感光性ポリイミドをスピンコートして、電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬを覆う感光性ポリイミド絶縁層２０３を形成する。
【００９１】
次いで、図１９（Ｇ）に示すように、感光性ポリイミド絶縁層２０３に対して露光・現像・キュア処理を行なって、ポリイミド絶縁層２０４を形成する。
【００９２】
多層化形成工程１９３：
図１９（Ｈ）に示すように、導体層２０２の形成及びポリイミド絶縁層２０４の形成を繰り返して、順に、ポリイミド製の絶縁層１６３、Ｃｕ製の電源層１６４Ｖ、ポリイミド製の絶縁層１６５、Ｃｕ製のグランド層１６６Ｇ、及びポリイミド製の絶縁層１６６を重ねるように形成して、大きいサイズの薄膜多層箔１６０Ａを形成する。
【００９３】
絶縁層１６５はスピンコートで形成され、１０μｍ以下の厚さで形成される。
【００９４】
また、図２０（Ａ）に示すように、薄膜多層箔１６０Ａは下地剥離膜２０１より少し小さいサイズで形成され、下地剥離膜２０１のうち周囲の部分は露出している。２０１ａは下地剥離膜２０１のうち薄膜多層箔１６０Ａより周囲にはみ出て露出している部分である。
【００９５】
薄膜多層箔剥離工程１９４：
図２０（Ｂ）、（Ｃ）に示すように、下地剥離膜２０１の露出している部分２０１ａをエッチングし、更にはオーバエッチして、薄膜多層箔１６０Ａの周囲の部分に、浮き部２０５を形成する。
【００９６】
次いで、図２０（Ｄ）に示すように、浮き部２０５を利用して薄膜多層箔１６０Ａの端をつかんで、引き上げて、薄膜多層箔１６０Ａをその周囲の個所からガラス板２００より引き剥がす。
【００９７】
薄膜多層箔切断工程１９５：
図２０（Ｅ）に示すように、引き剥がした薄膜多層箔１６０Ａを、カッタを使用して、線２０６で示すように、ＣＰＵチップ８０に対応したサイズに切断する。これによって、図２０（Ｆ）及び図１８（Ａ）に示す薄膜多層箔１６０が複数製造される。
【００９８】
次に、図２１を参照して、リジッド基板１３０の製造方法について説明する。
【００９９】
リジッド基板１３０は、図２１（Ａ）〜（Ｆ）に示すようにして製造される。同図（Ａ）は、回路パターンが形成された内層材と半硬化状態にした接着シート（プリプレグ）とを交互に積み重ねて、加熱、加圧してなるリジッドな元の多層基板１３１である。この多層基板１３１に、同図（Ｂ）に示すように、穴あけし、次いで、同図（Ｃ）に示すようにＣｕメッキをしてＣｕメッキ膜１３２を形成してスルーホール１３３を形成し、次いで、同図（Ｄ）に示すようにパターニングしてパターン１３４を形成し、次いで、同図（Ｅ）に示すようにスルーホール１３３に導体の充填剤を埋めて穴埋めてビア１３５を形成する。最後に、同図（Ｆ）に示すように、上下面にソルダレジルトを塗布してソルダレジルト膜１３９を形成する。以上によって、図２１（Ｆ）及び図１８（Ｂ）に示すリジッド基板１３０が製造される。
【０１００】
このように製造されたリジッド基板１３０は、内部に、電源層１４０Ｖ、絶縁層１４１、及びグランド層１４２Ｇが積層されている構造である。上記の製造方法からして、絶縁層１４１ｋの厚さｔ１は２０μｍ以上である。
【０１０１】
ＬＳＩチップ搭載実装用配線基板５０Ｊは、図２１（Ｆ）、（Ｇ）、（Ｈ）に示すように、薄膜多層箔１６０をリジッド基板１３０の上面に接合することによって製造される。ＬＳＩチップ搭載実装用配線基板５０Ｊは、上面に電極パッド１６８ＶＵ，１６９ＧＵ，１７０ＳＵを有する。
【０１０２】
薄膜多層箔１６０のリジッド基板１３０の上面への接合は、図２２に示すように、半田ペースト印刷工程２２０→仮接合工程２２１→リフロー半田付け工程２２２→洗浄工程２２３→エポキシ樹脂充填工程２３４→熱硬化工程２３５を経て製造される。
【０１０３】
半田ペースト工程２２０：
この工程では、リジッド基板１３０の上面の各電極パッド１５０に半田ペーストを印刷する。
【０１０４】
仮接合工程２２１：
この工程では、薄膜多層箔１６０を、その下面１６０ｂの複数の電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬがリジッド基板１３０の上面の各電極パッド１５０に対向するように位置合わせをして、リジッド基板１３０の上面に載せて、仮接合する。
【０１０５】
リフロー半田付け工程２２２：
この工程では、窒素ガス炉又はＶＰＳ（vapor phase soldering）を使用して、リフロー半田付けする。これによって、半田２４０が、図１７に示すように付き、対向している電極パッド１６８ＶＬ，１６９ＧＬ，１７０ＳＬと電極パッド１５０とが接合される。
【０１０６】
洗浄工程２２３：
この工程では、洗浄を行なって、半田付けされた部分に付着している半田ペーストを洗い流す。
【０１０７】
エポキシ樹脂充填工程２３４：
この工程では、リジッド基板１３０の上面と薄膜多層箔１６０の下面との間の隙間２４１に、封止のために、エポキシ樹脂を充填する。
【０１０８】
熱硬化工程２３５：
この工程では、エポキシ樹脂が硬化する温度以上にまで加熱し、充填されているエポキシ樹脂を熱硬化させる。符号２４２は熱硬化されたエポキシ樹脂である。
【０１０９】
ここで、上記のＬＳＩチップ搭載実装用配線基板５０Ｊ及びチップモジュール１２０の特長について説明する。
【０１１０】
・チップモジュール１２０は、ＣＰＵチップ８０の電源消費量を抑えつつ、ＣＰＵチップ８０の動作周波数を例えば１ＧＨｚに上げて高速化を図った場合においても、ノイズ電圧を低く抑えることが可能である。絶縁層１６５の厚さｔが１０μｍ以下と薄く、電源層１６４Ｖとグランド層１６６Ｇとの間のＶＧインピーダンスが数ｐＨの低いレベルとなっているからである。
【０１１１】
・ＬＳＩチップ搭載実装用配線基板５０Ｊは製造の歩留りが良い。層を一層づつ積み重ねる必要がないからである。
【０１１２】
・ＬＳＩチップ搭載実装用配線基板５０Ｊは製造途中での設計変更が容易である。薄膜多層箔１６０のみを設計変更すれば足り、リジッド基板１３０はそのままで済むからである。
【０１１３】
・ターンアラウンドタイム（製造に要する時間）が短くなる。リジッド基板１３０と薄膜多層箔１６０とを独立して別々に製造するからである。
【０１１４】
次に、ＬＳＩチップ搭載実装用配線基板５０Ｊの変形例について説明する。
【０１１５】
上記絶縁層１６５は、ＳｉＯ２製でもよく、ＳｉＯ２とポリイミドとの混合でもよく、Ｔａ２Ｏ５又はＢＳＴ（チタン酸バリウム・ストロンチューム）でものよい。
【０１１６】
上記の半田２４０に代えて、Ａｇペーストを使用することも可能である。半田２４０による接合に代えて、Ｃｕ−Ｓｎ等の金属の拡散を利用してもよい。
【０１１７】
また、薄膜多層箔１６０のリジッド基板１３０の上面への接合を、導通金属が混入したエポキシ樹脂で行なってもよい。
【０１１８】
図２３（Ａ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-１は、リジッド基板１３０-１の上面に、2枚の薄膜多層箔１６０-１ａ及び薄膜多層箔１６０-１ｂを並べて接合されている構成である。
【０１１９】
図２３（Ｂ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第２の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-２は、リジッド基板１３０-２の上面に、2枚の薄膜多層箔１６０-２ａ及び薄膜多層箔１６０-２ｂを重ねて接合されている構成である。
【０１２０】
図２３（Ｃ）は、ＬＳＩチップ搭載実装用配線基板５０Ｊの第１の変形例を示す。ＬＳＩチップ搭載実装用配線基板５０Ｊ-３は、リジッド基板１３０-３の上面に薄膜多層箔１６０-１ａが接合され、及びリジッド基板１３０-３の下面に薄膜多層箔１６０-３ｂが接合されている構成である。
【０１２１】
付記
本発明は以下の内容の発明を含む。
【０１２２】
・請求項２記載の配線基板において、上記リジット基板の上面側のフレキシブル基板は複数枚が並んで配されており、上記リジット基板の下面側のフレキシブル基板は複数枚が並んで配されている構成とした配線基板。
【０１２３】
この配線基板は、例えばフレキシブル基板のうちの幾つかを別のものと変更することによって、配線基板を種類の異なる複数の配線基板に変更することが簡単に出来るという効果を有する。
【０１２４】
・請求項５記載の配線基板において、上記上面側のリジット基板は、複数枚が並んで配されており、且つ、下面側のリジット基板は、複数枚が並んで配されている構成とした配線基板。
【０１２５】
この配線基板は、フレキシブル基板が露出している部分を利用して曲げることが可能であり、例えば、携帯型のパーソナルコンピュータの液晶パネルとキーボードとの間をまたいで配線するのに使用可能である。
【０１２６】
【発明の効果】
以上説明したように、請求項１の発明は、プリント基板に搭載される配線基板において、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であるため、薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用し、よって、搭載する半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載する半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、搭載した半導体チップが安定に動作するように出来る。また、薄膜多層箔の大きさが半導体チップに対応した大きさである構成としたため、配線基板のコストを安価にすることが出来る。
【０１３２】
請求項２の発明は、配線基板とこれに搭載してある半導体チップとよりなり、プリント基板に搭載されるチップモジュールにおいて、上記配線基板は、リジット基板と、該リジット基板の上面に積層固定された薄膜多層箔とよりなる複合構造であり、上記リジット基板は、下面に上記プリント基板に搭載するためのプリント基板搭載部を有し、上面に上記薄膜多層箔を搭載するための薄膜多層箔搭載部を有する構成であり、上記薄膜多層箔は、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、膜よりなる電源層、膜よりなる絶縁層、膜よりなるグランド層が積層されている構成であり、上記半導体チップに対応した大きさを有し、上面に半導体チップ搭載部を有し、下面に上記リジット基板に搭載するためのリジット基板搭載部を有する構成であり、上記半導体チップが上記半導体チップ搭載部に搭載してある構成としたものであるため、薄膜多層箔が、基板の上面に膜を積層して形成し、最後に形成された膜を基板の上面から剥離させて製造されたものであり、夫々膜よりなる電源層、絶縁層、及びグランド層が積層された構成は、半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスを低くするように作用する。半導体チップが搭載された個所における電源層とグランド層との間のインピーダンスが低く抑えられることによって、発生するノイズ電圧が低く抑えられる。よって、搭載した半導体チップの動作周波数を例えば１ＧＨｚに上げて高速化を図り、且つ、半導体チップの電源消費量が増加しないように、半導体チップの動作電源電圧を、一般的な５Ｖから例えば１．５Ｖへと下げた状況においても、半導体チップが安定に動作するように出来る。また、薄膜多層箔の大きさが半導体チップに対応した大きさである構成としたため、配線基板のコストを安価にすることが出来、チップモジュールのコストを安価にすることが出来る。
【図面の簡単な説明】
【図１】従来の配線基板を示す図である。
【図２】図１の配線基板の製造方法を説明する図である。
【図３】本発明の第１実施例の配線基板及びマルチチップモジュールを示す図である。
【図４】図３の配線基板及びマルチチップモジュールの平面図である。
【図５】図３の配線基板の製造方法を示す図である。
【図６】第１の変形例を示す図である。
【図７】第２の変形例を示す図である。
【図８】第３の変形例を示す図である。
【図９】第４の変形例を示す図である。
【図１０】第５の変形例を示す図である。
【図１１】第６の変形例を示す図である。
【図１２】本発明の第２実施例の配線基板を示す図である。
【図１３】本発明の第３実施例の配線基板を示す図である。
【図１４】本発明の第４実施例の配線基板を示す図である。
【図１５】本発明の第５実施例の配線基板を示す図である。
【図１６】本発明の第６実施例の配線基板及びチップモジュールを示す図である。
【図１７】図１６中のＬＳＩチップ搭載実装用配線基板を示す図である。
【図１８】薄膜多層箔とリジッド基板とを対応させて示す図である。
【図１９】図１８（Ａ）の薄膜多層箔の製造方法を示す図である。
【図２０】図１９（Ｇ）に続く、薄膜多層箔の製造方法を示す図である。
【図２１】図１７のＬＳＩチップ搭載実装用配線基板の製造方法を示す図である。
【図２２】図２１中、薄膜多層箔をリジッド基板上へ接合する工程を示す図である。
【図２３】図１６のＬＳＩチップ搭載実装用配線基板の変形例を概略的に示す図である。
【符号の説明】
５０，５０Ａ〜５０Ｊ配線基板
５１リジッド基板
５２フレキシブル基板
５３ＬＳＩチップ搭載部
５４電極パッド
５５配線パターン
５７，７９ビア
６４導体スタッド
６６接着剤層
８０ＣＰＵ
８１、８２メモリ
８５ＬＳＩチップ
９０マルチチップモジュール
９０Ｃ，９０Ｅチップモジュール
１００マザーボード
１３０リジッド基板１６０薄膜多層箔
１６４Ｖ電源層
１６３絶縁層
１６６Ｇグランド層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring board and a chip module using the wiring board, and more particularly to a wiring board for mounting and mounting an LSI chip.
[0002]
In the future, LSI chips tend to have finer patterns and narrower electrodes. A wiring board for mounting and mounting an LSI chip needs to have a structure corresponding to this.
[0003]
[Prior art]
FIG. 1A shows a conventional wiring board 10 for mounting LSI chips. This wiring board 10 is a build-up board. Build-up layers 12 and 13 are formed on the upper and lower surfaces of a glass epoxy rigid substrate 11, bumps 14 are formed on the lower surface, and LSI is formed on the upper surface. The chip mounting portion 15 is included. The LSI chip mounting portion 15 has a configuration in which a plurality of electrode pads 16 are arranged and a wiring pattern 17 extends from the electrode pad 16 to the outside of the LSI chip mounting portion 15 as shown in FIG. It is.
[0004]
The LSI chip 20 is mounted and mounted on the LSI chip mounting unit 15 in a flip chip form. That is, the bumps 21 on the lower surface of the LSI chip 20 are soldered to the corresponding electrode pads 16, and the sealing agent 22 is filled between the LSI chip 20 and the wiring substrate 10.
[0005]
The wiring board 10 on which the LSI chip 20 is mounted is mounted on the mother board 30 using the bumps 14.
[0006]
The wiring board 10 is manufactured as shown in FIGS. First, as shown in FIGS. 4A and 4B, a hole is formed in the rigid substrate 11 to form a pattern 40, which is filled with a filler. Next, as shown in FIG. 6C, an insulating layer 41 is formed. Then, as shown in FIG. 4D, Cu plating is formed on the entire surface, and this is patterned to form vias 42 and wiring patterns 17. Form. The steps shown in FIG. 4C and FIG. 4D are repeated for the number of layers, and the build-up layers 12 and 13 are completed as shown in FIG. Finally, solder resist film is formed on the upper and lower surfaces by applying solder resist film.
[0007]
[Problems to be solved by the invention]
In the wiring board 10 having the above build-up structure, the wiring pattern 17 has a limit of the width w1 of 15 to 25 μm, and it is difficult to make it narrower than this. This is due to the following two reasons.
[0008]
First reason: The wiring pattern 17 is a part of which Cu plating remains. The adhesion strength of the Cu plating to the insulating layer 41 is not sufficiently strong. Therefore, when the wiring pattern 17 is narrower than 15 to 25 μm, the adhesion strength of the wiring pattern 17 to the insulating layer 41 is weakened, and the wiring pattern 17 may be peeled off from the insulating layer 41.
[0009]
Second reason: Since the layers are formed so as to overlap with each other, why the undulation appears on the surface. Due to the presence of this undulation, when the mask is exposed to the resist film, an in-focus portion is formed, and this causes the wiring pattern 17 to have a curved portion at the edge, thereby narrowing the width. A part may be formed. For this reason, if the wiring pattern 43 is narrower than 15 to 25 μm, there is a risk that disconnection may occur at the portion where the width is narrowed.
[0010]
As described above, it is difficult to make the width w1 of the wiring pattern 17 narrower than 15 to 25 μm because of the relationship between the adhesion strength and the risk of disconnection.
[0011]
Further, as shown in FIG. 1B, the plurality of electrode pads 16 and the wiring pattern 17 of the LSI chip mounting portion 15 are arranged between the adjacent electrode pads 16 on the outer side of the wiring pattern 17 drawn from the inner electrode pad. It has a structure that passes through. That is, the plurality of electrode pads 16 of the LSI chip mounting portion 15 has a structure in which the pitch p1 of the arrangement of the electrode pads 16 is limited by the width of the wiring pattern 17. Here, since the width w1 of the wiring pattern 17 is 15 to 25 μm and it is difficult to make it narrower than this, it is difficult to further reduce the pitch p1 of the arrangement of the electrode pads 16 from the present.
[0012]
By forming the wiring pattern drawn from the inner electrode pad in the lower layer of the surface layer, the pitch p1 of the arrangement of the electrode pads 16 can be made narrower than the present time. However, this is not preferable because the number of layers increases, and the yield of the wiring board 10 decreases accordingly.
[0013]
In addition, LSI chips are required to increase the operating frequency to 1 GHz, for example, with the power consumption reduced to about 100 W in consideration of the heat dissipation of the electronic device. In general, in an LSI chip, the power consumption increases as the operating frequency increases. Therefore, the operating power supply voltage of the LSI chip is lowered from a general 5V to, for example, 1.5V so that the power consumption of the LSI chip does not increase even if the operating frequency is increased. However, when the operating power supply voltage of the LSI chip is lowered, it is also necessary to reduce the voltage of noise generated during the operation of the LSI chip. This is because noise tends to cause malfunction of the LSI chip.
[0014]
In order to keep this noise voltage low, the impedance between the power supply layer and the ground layer at the location where the LSI chip is mountedTheIt is necessary to keep it low. Impedance like thisTheIn order to keep it low, it is necessary to keep the inductance between the power supply layer and the ground layer at the place where the LSI chip is mounted, for example, low to several pH level.
[0015]
As a wiring board in which the inductance between the power supply layer and the ground layer at the place where the LSI chip is mounted is suppressed to, for example, several pH level and the impedance between the power supply layer and the ground layer is suppressed, a ceramic wiring board is used. There is. This ceramic wiring board is composed of a ceramic substrate main body and a thin film circuit portion in which a power source layer, an insulating layer, and a ground layer are laminated on the upper surface by a thin film forming technique.
[0016]
However, since the yield of the ceramic wiring board is a product of the yield of the board body and the yield of the thin film circuit portion, the yield is considerably low, and the ceramic wiring board becomes expensive.
[0017]
Therefore, an object of the present invention is to provide a wiring board that solves the above-described problems and a chip module using the wiring board.
[0018]
[Means for Solving the Problems]
  In order to solve the above problem, the invention of claim 1 is a wiring board mounted on a printed circuit board.
  Rigid board,
A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate;
The rigid board has a printed board mounting portion for mounting on the printed board on the lower surface and a thin film multilayer foil mounting portion for mounting the thin film multilayer foil on the upper surface,
The thin film multilayer foil is formed by laminating a film on the upper surface of the substrate, and the last formed film is peeled off from the upper surface of the substrate. The power supply layer made of the film, the insulating layer made of the film A rigid substrate mounting portion for stacking a ground layer made of a film, having a size corresponding to a semiconductor chip, having a semiconductor chip mounting portion on the upper surface, and mounting on the rigid substrate on the lower surface. Having a configuration andIt is a thing.
[0029]
  Thin film multilayer foilIt is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate,The configuration in which the power supply layer, the insulating layer, and the ground layer, each of which is a film, are stacked so as to reduce the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted. By suppressing the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted, the generated noise voltage can be suppressed low. Therefore, the operating power supply voltage of the semiconductor chip is increased from a general 5V to, for example, 1 so that the operating frequency of the mounted semiconductor chip is increased to, for example, 1 GHz, and the power consumption of the semiconductor chip is not increased. Even in a situation where the voltage is lowered to 5 V, the mounted semiconductor chip can be operated stably.
[0030]
The configuration in which the thin film multilayer foil has a size corresponding to the semiconductor chip reduces the cost of the wiring board.
[0031]
  ClaimItem 2The invention comprises a wiring board and a semiconductor chip mounted on the wiring board. In a chip module mounted on a printed circuit board, the wiring board includes a rigid board,A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate, wherein the rigid substrate has a printed circuit board mounting portion for mounting on the printed circuit board on the lower surface, and the thin film multilayer foil on the upper surface. The thin film multilayer foil is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate. A power supply layer made of a film, an insulating layer made of a film, and a ground layer made of a film are laminated, and has a size corresponding to the semiconductor chip, and a semiconductor chip mounting portion on the upper surface. Having a rigid board mounting portion for mounting on the rigid board on the lower surface,The semiconductor chip is configured to be mounted on the semiconductor chip mounting portion.
[0032]
  Thin film multilayer foilIt is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate,The configuration in which the power supply layer, the insulating layer, and the ground layer, each of which is a film, are stacked so as to reduce the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted. By suppressing the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted, the generated noise voltage can be suppressed low. Therefore, the operating power supply voltage of the semiconductor chip is increased from a general 5V to, for example, 1 so that the operating frequency of the mounted semiconductor chip is increased to 1 GHz, for example, and the power consumption of the semiconductor chip is not increased. Even in the situation where the voltage is lowered to 5 V, the semiconductor chip can be operated stably. The configuration in which the thin film multilayer foil has a size corresponding to the semiconductor chip reduces the cost of the wiring board.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
[First embodiment]
FIGS. 3A, 3B and 4 show the LSI chip mounting wiring substrate 50 and the multichip module 90 according to the first embodiment of the present invention.
[0034]
First, the LSI chip mounting circuit board 50 will be described. As shown in FIG. 5, the wiring board 50 has a composite structure comprising a glass epoxy rigid board 51 having a single wiring layer and a flexible board 52 having two wiring layers bonded and fixed to the upper surface. It is. An LSI chip mounting portion 53 is formed on the upper surface of the wiring board 50 as shown in FIG. The LSI chip mounting portion 53 has a configuration in which a plurality of electrode pads 54 are arranged, and a wiring pattern 55 extends to the outside of the LSI chip mounting portion 53 from each electrode pad 54. Bumps 56 are formed on the lower surface of the wiring board 50. As will be described later, the wiring pattern 55 has a width w2 of about 20 μm, which is about half that of the conventional pattern. Therefore, the pitch p2 of the arrangement of the electrode pads 54 is narrower than the conventional pitch p1. Two flexible substrates 52 may be stacked.
[0035]
As shown in FIG. 5, the wiring substrate 50 is manufactured by separately manufacturing a rigid substrate 51 and a flexible substrate 52 and bonding the flexible substrate 52 to the upper surface of the rigid substrate 51.
[0036]
The rigid substrate 51 is manufactured as shown in FIGS. FIG. 4A shows the original rigid substrate 60 made of glass epoxy. First, as shown in FIG. 2B, the original rigid substrate 60 is drilled, and then Cu plating is performed to form a Cu plating film 61 as shown in FIG. Then, pattern 63 is formed by patterning as shown in FIG. 4D, and then a via 67 is formed by filling the through hole 62 with a filler of conductor as shown in FIG. To do. Finally, as shown in FIG. 5F, the conductor stud 64 is erected, and solder resist is applied to the upper and lower surfaces to form the solder resist film 65. The conductor stud 64 is a conductive paste or a conductive elastomer sheet.
[0037]
The flexible substrate 52 is manufactured as shown in FIGS. FIG. 5G shows the original flexible substrate 70, and Cu films 72 and 73 are formed on the upper and lower surfaces of the insulating film 71. First, as shown in FIG. 5H, a hole is formed in the original flexible substrate 70, and then Cu plating is performed to form a Cu plating film 74 as shown in FIG. A hole 75 is formed, and then a via 79 is formed by filling the through hole 75 with a conductor filler as shown in FIG. Next, resist coating, mask exposure, development, and the like are performed and patterning is performed to form electrode pads 54 and wiring patterns 55 on the upper surface, and electrode pads 76 and wiring patterns 77 on the lower surface, as shown in FIG. Finally, as shown in FIG. 4L, solder resist film 78 is formed by applying solder resist on the upper and lower surfaces.
[0038]
As shown in FIG. 5M, an insulating adhesive is applied to the upper surface of the rigid substrate 51 to form an adhesive layer 66, and the flexible substrate 52 is aligned and stacked on the upper surface of the rigid substrate 51. The flexible substrate 52 is bonded to the upper surface of the rigid substrate 51 by an adhesive layer 66. When bonded, the flexible substrate 52 is integrated with the rigid substrate 51 and the flexibility is lost. In addition, the electrode pads 76 on the lower surface of the flexible substrate 52 are in close contact with the conductor studs 64 on the upper surface of the rigid substrate 51 to make electrical connection in the thickness direction. The flexible substrate 52 is electrically connected to the rigid substrate 51. Is done.
[0039]
Here, the electrode pad 54 and the wiring pattern 55 are considered. The Cu film 72 in FIG. 5G is generally formed by sputtering, and the adhesion strength of the Cu film 72 to the film 71 is considerably stronger than that of the Cu film formed by plating. Therefore, the wiring pattern 55 can be made narrower than the conventional 15 to 25 μm.
[0040]
Further, there is no undulation on the upper surface in the state of FIG. Therefore, the exposure of the resist film of the mask is performed in a state where the entire focus is achieved. Therefore, the edge line of the wiring pattern 55 is a straight line, and a curved portion is not formed. Therefore, the wiring pattern 55 is formed with the same width over the entire length, and a portion where the width becomes narrow so as to be constricted is not formed. For this reason, the wiring pattern 55 can be made narrower than the conventional 15 to 25 μm.
[0041]
Therefore, the wiring pattern 55 has a width w2 of about 5 to 10 μm, which is about half of the conventional 15 to 25 μm.
[0042]
Since the width w2 of the wiring pattern 55 is as narrow as about 5 to 10 μm, the pitch p2 of the arrangement of the electrode pads 54 is narrower than the conventional pitch p1. Therefore, it is possible to realize the LSI chip mounting portion 53 that can be mounted by mounting not only the current LSI chip but also a future LSI chip whose electrodes are narrower than the current pitch. In addition, the wiring can be made denser than in the past.
[0043]
As shown in FIG. 5, the wiring board 50 is manufactured by separately manufacturing the rigid board 51 and the flexible board 52 and bonding the flexible board 52 to the upper surface of the rigid board 51. Therefore, compared with the wiring board manufactured by the conventional build-up method, in addition to being capable of high-density wiring, it has the following features.
[0044]
-Good manufacturing yield. This is because it is not necessary to stack the layers one by one.
[0045]
・ Design changes during manufacturing are easy. This is because it is sufficient to change the design of only the flexible substrate 52 and the rigid substrate 51 can be left as it is.
[0046]
・ Turn around time (time required for manufacturing) is shortened. This is because the rigid substrate 51 and the flexible substrate 52 are independently manufactured separately.
[0047]
As shown in FIGS. 3A and 4, on the wiring substrate 50, one CPU 80 and two memories 81 and 82, both of which are semiconductor chips such as LSI chips, have electrode pads corresponding to the bumps 83 on the lower surface. 54 and is bonded to the wiring board 50 with an adhesive 84 and mounted. As a result, the multichip module 90 is configured.
[0048]
The multichip module 90 is mounted and mounted on the mother board 100 using the bumps 56.
[0049]
Next, a modified example of the above-described wiring board 50 and usage modes thereof will be described. In each figure, the same reference numerals with the suffix A and the like are attached to the parts corresponding to the constituent parts shown in FIG.
[0050]
FIG. 6 shows a first modification. The wiring board 50A has a configuration in which a flexible board 52A is electrically connected to and bonded to the upper surface of the rigid board 51A. The wiring board 50A has a configuration in which the number of wiring layers of the flexible board 52A is added to the wiring layer of the rigid board 51A, and is effective in increasing the number of wiring layers. The wiring board 50A is mounted and used on the motherboard 100A.
[0051]
FIG. 7 shows a second modification. The wiring board 50B has a configuration in which a flexible board 52B is electrically connected to and adhered to a specific area of the upper surface of the rigid board 51B. This wiring board 50B has a configuration in which the number of wiring layers of the flexible board 52B is added to the wiring layer of the rigid board 51B for a specific region, and there is no waste when partially increasing the number of wiring layers. Reasonable and effective. The wiring board 50B is mounted and used on the mother board 100B.
[0052]
FIG. 8 shows a third modification. The chip module 90C has a configuration in which an LSI chip 85 is mounted on the wiring board 50C. The wiring substrate 50C has a configuration in which a flexible substrate 52C is electrically connected to and bonded to the rigid substrate 51C only on the portion of the upper surface of the rigid substrate 51C where the LSI chip 85 is mounted. The wiring board 50C is mounted and used on the motherboard 100C. The wiring board 50C having this structure is reasonable and effective without waste when a small number of LSI chips, for example, one LSI chip is mounted.
[0053]
FIG. 9 shows a fourth modification. The wiring board 50D has a configuration in which the flexible board 52D is electrically connected to and bonded to the rigid board 51D in a specified part of the upper surface of the rigid board 51D as a motherboard. The wiring board 50D has a configuration in which the number of wiring layers of the flexible board 52D is added to the wiring layer of the rigid board 51D for a specified part of the region, and is effective when the number of wiring layers is partially increased. It is.
[0054]
FIG. 10 shows a fifth modification. The chip module 90E has a configuration in which an LSI chip 85 is mounted on a wiring board 50E as a mother board. The wiring substrate 50E has a configuration in which a flexible substrate 52E is electrically connected and bonded to a portion of the upper surface of the rigid substrate 51E where the LSI chip 85 is mounted.
[0055]
The flexible substrate 52E has a function as an interposer that narrows the pitch of the electrodes on the wiring substrate 50C to the pitch of the electrodes of the LSI chip 85. Therefore, the LSI chip 85 can be mounted on the wiring board 50E.
[0056]
The flexible substrate 52E is mounted on the rigid substrate 51E through, for example, the following steps.
[0057]
・ Print the paste on the pad.
[0058]
The flexible substrate 52E is aligned with the rigid substrate 51E and temporarily joined.
[0059]
-Reflow soldering is performed on the temporarily bonded rigid substrate 51E in a nitrogen gas furnace or the like.
[0060]
・ Wash.
[0061]
Fill the gap between the flexible substrate 52E and the rigid substrate 51E with epoxy resin.
[0062]
-Finally, the filled epoxy resin is thermally cured.
[0063]
In FIG. 10, 86 is a thermoset epoxy resin.
[0064]
Note that when the LSI chip 85 is to be mounted on the wiring board 50C without using the flexible board 52E, it is necessary to form several wiring layers on a predetermined portion on the wiring board 50C by a build-up method. For this purpose, large-scale equipment is required, and the yield is also deteriorated. However, such a problem can be solved by using the flexible substrate 52E.
[0065]
FIGS. 11A and 11B show a sixth modification. The motherboard assembly 110 has a structure in which the multichip module 90 shown in FIG. 3A is mounted and mounted on the upper surface of a wiring board 50E as a motherboard of the chip module 90E shown in FIG.
[0066]
Next, another embodiment will be described.
[0067]
[Second Embodiment]
FIG. 12 shows a wiring board 50F according to the second embodiment of the present invention. The wiring substrate 50F is a common substrate based on the rigid substrate 51F. The flexible substrate 52F-1 is electrically connected to the upper surface of the rigid substrate 51F, and the flexible substrate 52F-2 is electrically connected to the rigid substrate 51F on the lower surface. It is the composition which has been done and is adhered.
[0068]
The wiring board 50F is used for mounting an LSI chip on both sides thereof.
[Third embodiment]
FIG. 13 shows a wiring board 50G according to a third embodiment of the present invention. The wiring board 50G is a common board based on the flexible board 52G, and rigid boards 51G-1 and 51G-2 are provided on both sides of the flexible board 52G with the flexible board 52G interposed therebetween.
[0069]
According to this configuration, it is possible to stably manufacture the wiring substrate 50G having a structure having the rigid substrates 51G-1 and 51G-2 on the upper and lower surface sides.
[0070]
[Fourth embodiment]
FIG. 14 shows a wiring board 50H according to a fourth embodiment of the present invention. The wiring substrate 50H is a common substrate based on the rigid substrate 51H, and the flexible substrate 52H-1 and the flexible substrate 52H-2 are arranged side by side on the upper surface of the rigid substrate 51H to electrically connect the rigid substrate 51H. The flexible substrate 52H-3 and the flexible substrate 52H-4 are arranged side by side on the lower surface of the rigid substrate 51H, and are electrically connected and adhered to the rigid substrate 51H. . The flexible substrates 52H-1 to 52H-4 are different flexible substrates.
[0071]
According to this configuration, for example, by changing some of the flexible boards 52H-1 to 52H-4 to different ones, the wiring board 50H can be easily changed to a plurality of different types of wiring boards. .
[0072]
[Fifth embodiment]
FIG. 15 shows a wiring board 50I according to a fifth embodiment of the present invention. The wiring board 50I is a common board based on the flexible board 51I. The rigid board 52I-1 and the rigid board 52I-2 are electrically connected to the flexible board 51I and bonded to the upper surface of the flexible board 51I. The rigid substrate 52I-3 and the rigid substrate 52I-4 are electrically connected to the flexible substrate 51I and bonded to the lower surface of the flexible substrate 51I. The rigid substrates 52I-1 to 52I-4 are different rigid substrates.
[0073]
For example, by changing some of the rigid substrates 52I-1 to 52I-4 to different ones, the wiring substrate 50I can be easily changed to a plurality of different types of wiring substrates.
[0074]
The wiring board 50I can be bent using the portion 120 where the central flexible board 51I is exposed. For example, wiring is performed across the liquid crystal panel of a portable personal computer and the keyboard. Can be used for
[0075]
[Sixth embodiment]
FIGS. 16A and 16B show an LSI chip mounting wiring board 50J and a chip module 120 according to a sixth embodiment of the present invention.
[0076]
As shown in an enlarged view in FIG. 17, the LSI chip mounting mounting wiring board 50J is shown in FIG. 18A in which the rigid board 130 shown in FIG. 18B and the upper surface of the rigid board 130 are stacked and fixed. It is a composite structure comprising a thin film multilayer foil 160. As will be described later, the thin film multilayer foil 160 is manufactured independently of the rigid substrate 130 and is laminated and fixed on the upper surface of the rigid substrate 130.
[0077]
In the chip module 120, the CPU chip 80, which is an LSI chip, is connected to the corresponding electrode pads 168 VU, 169 GU, and 170 SU on the upper surface of the LSI chip mounting mounting wiring substrate 50 J, and an adhesive 84 is used. It is a structure that is mounted by being bonded to the wiring board 50J. The chip module 120 is mounted and mounted on the mother board 100 using the bumps 56.
[0078]
First, the LSI chip mounting mounting wiring board 50J will be described.
[0079]
As shown in FIG. 21, the wiring substrate 50 </ b> J is manufactured by separately manufacturing the rigid substrate 130 and the thin film multilayer foil 160 and bonding the thin film multilayer foil 160 to the upper surface of the rigid substrate 130.
[0080]
As shown in FIGS. 18A, 16A, and 20F, the thin film multilayer foil 160 has a size corresponding to the CPU chip 80, and is made of polyimide insulating material in order from the lower surface 160b side. A power supply via 168V having a layer 163, a Cu power supply layer 164V, a polyimide insulating layer 165, a Cu ground layer 166G, and a polyimide insulating layer 166 and connected to the power supply layer 164V; A ground via 169G connected to the layer 166G and a signal via 170S connected to neither the power supply layer 164 nor the ground layer 166 are included. An upper power supply electrode pad 168VU is formed at the upper end of the power supply via 168V, and a lower power supply electrode pad 168VL is formed at the lower end. An upper signal electrode pad 170SU is formed at the upper end of the signal via 170S, and a lower signal electrode pad 170SL is formed at the lower end. The thin film multilayer foil 160 has a structure that does not have a base member that supports each layer.
[0081]
During operation of the chip module 120, noise is generated in the mother board 100, the rigid substrate 130, and the thin film multilayer foil 160. Among these noises, the noise that affects the operation of the CPU chip 80 is mainly noise generated in the thin film multilayer foil 160 to which the terminals of the CPU chip 80 are directly connected.
[0082]
Moreover, the thickness t of the insulating layer 165 of the thin film multilayer foil 160 is 10 μm or less. The inductance (VG inductance) between the power supply layer 164V and the ground layer 166G sandwiching the insulating layer 165 is several pH, which is two orders of magnitude lower than the several hundred pH that is the VG inductance in a normal built-up board. . Therefore, the VG impedance of the thin film multilayer foil 160 is two orders of magnitude lower than the VG impedance of a normal built-up substrate.
[0083]
As shown in FIG. 16B, an LSI chip mounting portion 161 is formed on the upper surface 160 a of the thin film multilayer foil 160. In the LSI chip mounting portion 161, a plurality of electrode pads 168VU, 169GU, and 170SU are arranged in an arrangement corresponding to the bumps 83 on the lower surface of the CPU chip 80. A plurality of electrode pads 168VL, 169GL, and 170SL are arranged on the lower surface 160b of the thin film multilayer foil 160 in the same arrangement as the plurality of electrode pads 168VU, 169GU, and 170SU of the LSI chip mounting portion 161 described above.
[0084]
Next, with reference to FIG.19 and FIG.20, the manufacturing method of the said thin film multilayer foil 160 is demonstrated.
[0085]
As shown in FIG. 19A and FIG. 20A, the thin film multilayer foil 160 is a base peeling film forming step 190 → conductor layer forming step 191 → insulating layer forming step 192 → multilayering step 193 → thin film multilayer foil peeling. Step 194 → Manufactured through a thin film multilayer foil cutting step 195.
[0086]
Underlayer release film forming step 190:
As shown in FIG. 19B, a base peeling film 201 is formed by sputtering chromium (Cr) on the upper surface of the glass plate 200.
[0087]
Conductor layer forming step 191:
As shown in FIG. 19C, Cu is sputtered to form the conductor layer 202 on the upper surface of the base peeling film 201.
[0088]
Next, as shown in FIG. 19D, a resist is applied, exposure and development are performed, and an etching resist 203 is formed.
[0089]
Next, as shown in FIG. 19E, the conductor layer 202 is etched, and then the etching resist 203 is removed to form electrode pads 168VL, 169GL, and 170SL.
[0090]
Insulating layer forming step 192:
As shown in FIG. 19F, a photosensitive polyimide insulating layer 203 that covers the electrode pads 168VL, 169GL, and 170SL is formed by spin coating photosensitive polyimide.
[0091]
Next, as illustrated in FIG. 19G, the polyimide insulating layer 204 is formed by performing exposure, development, and curing treatment on the photosensitive polyimide insulating layer 203.
[0092]
Multi-layer forming step 193:
As shown in FIG. 19H, the formation of the conductor layer 202 and the formation of the polyimide insulating layer 204 are repeated, and the polyimide insulating layer 163, the Cu power supply layer 164V, the polyimide insulating layer 165, and the Cu insulating layer are sequentially formed. A large-sized thin-film multilayer foil 160A is formed by overlapping a ground layer 166G made of polyimide and an insulating layer 166 made of polyimide.
[0093]
The insulating layer 165 is formed by spin coating and has a thickness of 10 μm or less.
[0094]
As shown in FIG. 20A, the thin-film multilayer foil 160A is formed in a size slightly smaller than the base peeling film 201, and the surrounding portion of the base peeling film 201 is exposed. Reference numeral 201a denotes a portion of the base peeling film 201 that protrudes from the thin film multilayer foil 160A and is exposed.
[0095]
Thin film multilayer foil peeling step 194:
As shown in FIGS. 20B and 20C, the exposed portion 201a of the base peeling film 201 is etched and further overetched, and the floating portion 205 is formed around the thin film multilayer foil 160A. Form.
[0096]
Next, as shown in FIG. 20 (D), the end of the thin film multilayer foil 160A is grasped using the floating portion 205 and pulled up, and the thin film multilayer foil 160A is peeled off from the glass plate 200 from the surrounding area.
[0097]
Thin film multilayer foil cutting step 195:
As shown in FIG. 20E, the peeled thin film multilayer foil 160A is cut into a size corresponding to the CPU chip 80 as shown by a line 206 using a cutter. Thus, a plurality of thin film multilayer foils 160 shown in FIGS. 20F and 18A are manufactured.
[0098]
Next, a method for manufacturing the rigid substrate 130 will be described with reference to FIG.
[0099]
The rigid substrate 130 is manufactured as shown in FIGS. FIG. 6A shows a rigid original multilayer substrate 131 in which an inner layer material on which a circuit pattern is formed and a semi-cured adhesive sheet (prepreg) are alternately stacked, and heated and pressed. As shown in FIG. 5B, holes are formed in the multilayer substrate 131, and then Cu plating is performed to form a Cu plating film 132 as shown in FIG. Next, patterning 134 is formed by patterning as shown in FIG. 4D, and then vias 135 are formed by filling the through holes 133 with a filler of conductors as shown in FIG. Finally, as shown in FIG. 5F, solder resist film 139 is formed by applying solder resist on the upper and lower surfaces. Thus, the rigid substrate 130 shown in FIGS. 21F and 18B is manufactured.
[0100]
The rigid substrate 130 manufactured in this way has a structure in which a power supply layer 140V, an insulating layer 141, and a ground layer 142G are stacked. From the manufacturing method described above, the thickness t1 of the insulating layer 141k is 20 μm or more.
[0101]
The LSI chip mounting wiring board 50J is manufactured by bonding a thin film multilayer foil 160 to the upper surface of the rigid board 130 as shown in FIGS. 21 (F), (G), and (H). The LSI chip mounting wiring board 50J has electrode pads 168VU, 169GU, and 170SU on the upper surface.
[0102]
As shown in FIG. 22, the thin film multilayer foil 160 is joined to the upper surface of the rigid substrate 130 by a solder paste printing process 220 → temporary joining process 221 → reflow soldering process 222 → cleaning process 223 → epoxy resin filling process 234 → heat. It is manufactured through a curing step 235.
[0103]
Solder paste process 220:
In this step, a solder paste is printed on each electrode pad 150 on the upper surface of the rigid substrate 130.
[0104]
Temporary joining step 221:
In this step, the thin film multilayer foil 160 is aligned such that the plurality of electrode pads 168VL, 169GL, and 170SL on the lower surface 160b face the electrode pads 150 on the upper surface of the rigid substrate 130, and the upper surface of the rigid substrate 130 is aligned. And temporarily joined.
[0105]
Reflow soldering process 222:
In this step, reflow soldering is performed using a nitrogen gas furnace or VPS (vapor phase soldering). As a result, the solder 240 is applied as shown in FIG. 17, and the electrode pads 168VL, 169GL, and 170SL facing each other are bonded to the electrode pad 150.
[0106]
Cleaning step 223:
In this step, cleaning is performed to wash away the solder paste adhering to the soldered portion.
[0107]
Epoxy resin filling step 234:
In this step, an epoxy resin is filled in the gap 241 between the upper surface of the rigid substrate 130 and the lower surface of the thin film multilayer foil 160 for sealing.
[0108]
Thermosetting step 235:
In this step, the epoxy resin is heated to a temperature higher than the temperature at which the epoxy resin is cured, and the filled epoxy resin is thermally cured. Reference numeral 242 denotes a thermoset epoxy resin.
[0109]
Here, the features of the LSI chip mounting mounting wiring board 50J and the chip module 120 will be described.
[0110]
The chip module 120 can keep the noise voltage low even when the operating frequency of the CPU chip 80 is increased to, for example, 1 GHz while the power consumption of the CPU chip 80 is suppressed. This is because the thickness t of the insulating layer 165 is as thin as 10 μm or less, and the VG impedance between the power supply layer 164V and the ground layer 166G is at a low level of several pH.
[0111]
The LSI chip mounting mounting wiring board 50J has a good manufacturing yield. This is because it is not necessary to stack the layers one by one.
[0112]
The LSI chip mounting mounting wiring board 50J can be easily changed in design. This is because it is sufficient to change the design of only the thin-film multilayer foil 160, and the rigid substrate 130 can be left as it is.
[0113]
・ Turn around time (time required for manufacturing) is shortened. This is because the rigid substrate 130 and the thin film multilayer foil 160 are independently manufactured separately.
[0114]
Next, a modification of the LSI chip mounting mounting wiring board 50J will be described.
[0115]
The insulating layer 165 may be made of SiO2, may be a mixture of SiO2 and polyimide, or may be Ta2O5 or BST (barium titanate / strontium).
[0116]
It is also possible to use Ag paste instead of the solder 240 described above. Instead of joining with the solder 240, diffusion of metal such as Cu—Sn may be used.
[0117]
Further, the thin film multilayer foil 160 may be bonded to the upper surface of the rigid substrate 130 with an epoxy resin mixed with a conductive metal.
[0118]
FIG. 23A shows a first modification of the LSI chip mounting mounting wiring board 50J. The LSI chip mounting wiring board 50J-1 has a configuration in which two thin film multilayer foils 160-1a and 160-1b are juxtaposed and joined to the upper surface of the rigid substrate 130-1.
[0119]
FIG. 23B shows a second modification of the LSI chip mounting wiring board 50J. The LSI chip mounting wiring board 50J-2 has a configuration in which two thin film multilayer foils 160-2a and 160-2b are overlapped and joined to the upper surface of the rigid substrate 130-2.
[0120]
FIG. 23C shows a first modification of the LSI chip mounting mounting wiring board 50J. In the LSI chip mounting mounting wiring board 50J-3, the thin film multilayer foil 160-1a is bonded to the upper surface of the rigid board 130-3, and the thin film multilayer foil 160-3b is bonded to the lower surface of the rigid board 130-3. It is a configuration.
[0121]
Appendix
The present invention includes the invention described below.
[0122]
The wiring board according to claim 2, wherein a plurality of flexible boards on the upper surface side of the rigid board are arranged side by side, and a plurality of flexible boards on the lower surface side of the rigid board are arranged side by side. Wiring board.
[0123]
This wiring board has an effect that the wiring board can be easily changed to a plurality of different types of wiring boards, for example, by changing some of the flexible boards to different ones.
[0124]
The wiring board according to claim 5, wherein a plurality of rigid boards on the upper surface side are arranged side by side, and a plurality of rigid boards on the lower surface side are arranged side by side. substrate.
[0125]
This wiring board can be bent using a portion where the flexible board is exposed. For example, the wiring board can be used for wiring between a liquid crystal panel of a portable personal computer and a keyboard. .
[0126]
【The invention's effect】
  As described above, the invention of claim 1 is a wiring board mounted on a printed circuit board.A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate, wherein the rigid substrate has a printed circuit board mounting portion for mounting on the printed circuit board on the lower surface, and the thin film multilayer foil on the upper surface. The thin film multilayer foil is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate. A power supply layer made of a film, an insulating layer made of a film, and a ground layer made of a film are stacked, and has a size corresponding to a semiconductor chip and has a semiconductor chip mounting portion on the upper surface. The thin film multilayer foil is formed by laminating the film on the upper surface of the substrate, and the last formed film is formed on the upper surface of the substrate. Peel from It is those that are concrete,The structure in which the power supply layer, the insulating layer, and the ground layer each made of a film are stacked acts so as to lower the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted. By suppressing the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted, the generated noise voltage can be suppressed low. Therefore, the operating power supply voltage of the semiconductor chip is changed from the general 5V to 1.2. Even in a situation where the voltage is lowered to 5V, the mounted semiconductor chip can be operated stably. Further, since the thin film multilayer foil has a size corresponding to the semiconductor chip, the cost of the wiring board can be reduced.
[0132]
  ClaimItem 2The invention comprises a wiring board and a semiconductor chip mounted on the wiring board. In a chip module mounted on a printed circuit board, the wiring board includes a rigid board,A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate, wherein the rigid substrate has a printed circuit board mounting portion for mounting on the printed circuit board on the lower surface, and the thin film multilayer foil on the upper surface. The thin film multilayer foil is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate. A power supply layer made of a film, an insulating layer made of a film, and a ground layer made of a film are laminated, and has a size corresponding to the semiconductor chip, and a semiconductor chip mounting portion on the upper surface. Having a rigid board mounting portion for mounting on the rigid board on the lower surface,Since the semiconductor chip is configured to be mounted on the semiconductor chip mounting portion, the thin film multilayer foil isIt is manufactured by laminating a film on the upper surface of the substrate and peeling off the last formed film from the upper surface of the substrate,The configuration in which the power supply layer, the insulating layer, and the ground layer, each of which is a film, are stacked so as to reduce the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted. By suppressing the impedance between the power supply layer and the ground layer at the place where the semiconductor chip is mounted, the generated noise voltage can be suppressed low. Therefore, the operating power supply voltage of the semiconductor chip is increased from a general 5V to, for example, 1. in order to increase the operating frequency of the mounted semiconductor chip to 1 GHz, for example, and to increase the power consumption of the semiconductor chip. Even in a situation where the voltage is lowered to 5V, the semiconductor chip can be operated stably. Further, since the thin film multilayer foil has a size corresponding to the semiconductor chip, the cost of the wiring board can be reduced, and the cost of the chip module can be reduced.
[Brief description of the drawings]
FIG. 1 is a view showing a conventional wiring board.
2 is a diagram illustrating a method for manufacturing the wiring board of FIG. 1; FIG.
FIG. 3 is a diagram showing a wiring board and a multichip module according to a first embodiment of the present invention.
4 is a plan view of the wiring board and multichip module of FIG. 3; FIG.
5 is a view showing a manufacturing method of the wiring board of FIG. 3;
FIG. 6 is a diagram showing a first modification.
FIG. 7 is a diagram showing a second modified example.
FIG. 8 is a diagram showing a third modification.
FIG. 9 is a diagram showing a fourth modified example.
FIG. 10 is a diagram showing a fifth modification.
FIG. 11 is a diagram showing a sixth modification.
FIG. 12 is a diagram showing a wiring board according to a second embodiment of the present invention.
FIG. 13 is a diagram showing a wiring board according to a third embodiment of the present invention.
FIG. 14 is a diagram showing a wiring board according to a fourth embodiment of the present invention.
FIG. 15 is a diagram showing a wiring board according to a fifth embodiment of the present invention.
FIG. 16 is a diagram showing a wiring board and a chip module according to a sixth embodiment of the present invention.
17 is a diagram showing a wiring board for mounting LSI chips in FIG. 16;
FIG. 18 is a view showing a thin film multilayer foil and a rigid substrate in association with each other.
FIG. 19 is a view showing a manufacturing method of the thin film multilayer foil of FIG.
FIG. 20 is a diagram illustrating a method for manufacturing the thin film multilayer foil, following FIG. 19 (G).
21 is a diagram showing a method of manufacturing the LSI chip mounting wiring board of FIG. 17;
FIG. 22 is a diagram showing a step of bonding a thin film multilayer foil onto a rigid substrate in FIG.
23 is a diagram schematically showing a modification of the LSI chip mounting wiring board of FIG. 16;
[Explanation of symbols]
50, 50A-50J Wiring board
51 Rigid board
52 Flexible substrate
53 LSI chip mounting part
54 Electrode Pad
55 Wiring pattern
57,79 Via
64 Conductor stud
66 Adhesive layer
80 CPU
81, 82 memory
85 LSI chip
90 Multichip module
90C, 90E chip module
100 motherboard
130 Rigid substrate 160 Thin film multilayer foil
164V power supply layer
163 Insulation layer
166G ground layer

Claims

In the wiring board mounted on the printed circuit board,
Rigid board,
A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate;
The rigid board has a printed board mounting portion for mounting on the printed board on the lower surface and a thin film multilayer foil mounting portion for mounting the thin film multilayer foil on the upper surface,
The thin film multilayer foil is formed by laminating a film on the upper surface of the substrate, and the last formed film is peeled off from the upper surface of the substrate. The power supply layer made of the film, the insulating layer made of the film A rigid substrate mounting portion for stacking a ground layer made of a film, having a size corresponding to a semiconductor chip, having a semiconductor chip mounting portion on the upper surface, and mounting on the rigid substrate on the lower surface. A wiring board characterized by having a configuration including:

In a chip module that is composed of a wiring board and a semiconductor chip mounted on the wiring board,
The wiring board is
Rigid board,
A composite structure comprising a thin film multilayer foil laminated and fixed on the upper surface of the rigid substrate;
The rigid board has a printed board mounting portion for mounting on the printed board on the lower surface and a thin film multilayer foil mounting portion for mounting the thin film multilayer foil on the upper surface,
The thin film multilayer foil is formed by laminating a film on the upper surface of the substrate, and the last formed film is peeled off from the upper surface of the substrate. The power supply layer made of the film, the insulating layer made of the film A structure in which a ground layer made of a film is laminated, has a size corresponding to the semiconductor chip, has a semiconductor chip mounting portion on the upper surface, and is mounted on a rigid substrate for mounting on the rigid substrate on the lower surface. Part having a configuration,
A chip module characterized in that the semiconductor chip is mounted on the semiconductor chip mounting portion.