JP3858396B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3858396B2
JP3858396B2 JP33677897A JP33677897A JP3858396B2 JP 3858396 B2 JP3858396 B2 JP 3858396B2 JP 33677897 A JP33677897 A JP 33677897A JP 33677897 A JP33677897 A JP 33677897A JP 3858396 B2 JP3858396 B2 JP 3858396B2
Authority
JP
Japan
Prior art keywords
gate
solder resist
semiconductor device
wiring
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33677897A
Other languages
English (en)
Other versions
JPH11176972A (ja
Inventor
英雄 志村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP33677897A priority Critical patent/JP3858396B2/ja
Publication of JPH11176972A publication Critical patent/JPH11176972A/ja
Application granted granted Critical
Publication of JP3858396B2 publication Critical patent/JP3858396B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、プッシュバック方式の基板フレームを使用する半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
図7乃至図12は従来における半導体装置の製造方法の一例を示すものである。図7乃至図12において、基板フレーム11はプリント配線基板である。このプリント配線基板11は、例えば耐熱性ガラス布を基材にして、これにエポキシ樹脂を含浸させ、この基材を積層し、両面に銅箔を張り付けた両面銅張積層板を使用する。この基板フレーム11には、その両側に基板フレーム11を搬送するためのガイド孔13が所定の間隔で形成され、さらにどちらか一方の側のガイド孔間には位置決め穴12が形成されている。両側のガイド孔列の間の基板フレーム11の中央部分には、所定間隔に配線基板14が形成されている。この配線基板14は、基板フレーム11を打ち抜いて形成され、そして、この打ち抜きにより形成された開口部に再びプッシュバックされている。通常、基板フレーム11の厚さは、約0.45mmである。
【0003】
配線基板14と基板フレーム11との境界にはプッシュバックライン15が形成されている。配線基板14は、中心部分に半導体素子16が配置される領域であるアイランド部17が形成され、このアイランド部17から少し離れて配線パターン、すなわちインナーリード18が上記銅箔の上に金メッキされて形成されている。また、基板フレーム11上にも、同様にして配線パターン118が同上銅箔の上に金メッキされて形成されている(図12参照)。
【0004】
図8は、この配線基板14上に形成された半導体装置10の断面図である。図7の基板フレーム11から形成された配線基板14の裏面には、主面に形成されたインナーリード18に電気的に接続され、外部回路と電気的に接続されるハンダ等のバンプ電極19(以下、「ハンダバンプ19」と言う)が形成されている。この配線基板14の主面のインナーリード18と裏面に取り付けられたバンプ電極19とは、配線基板14に形成したスルーホール(不図示)の内表面に形成した接続電極(不図示)を介して電気的に接続される。このハンダバンプ19は、外部回路に接続するときに他の配線基板が取り付けられている回路基板(不図示)等の配線パターンに接続される。半導体素子16の主面にも接続電極(不図示)が形成されており、この接続電極は、金やアルミニウム等のボンディングワイヤ20によってインナーリード18と電気的に接続されている。この半導体素子16とボンディングワイヤ20にトランスファモールドにより形成されたエポキシ樹脂等の樹脂封止体21が被覆される。樹脂封止体21は、トランスファモールドにより金型で形成されるので、その側面はテーパー状になっている。
【0005】
ここで、テーパー角は、垂直方向に対して約30度傾斜している。また、樹脂封止体21の底面の各辺は、配線基板14の各辺に沿って配置されている。つまり、配線基板14の主面と樹脂封止体21の底面とは実質的に同じ形状であり同サイズである。
【0006】
次に、図9乃至図11を参照しながら図7に示す半導体装置の製造工程を説明する。図9はこの半導体装置の製造工程断面図、図10はこの製造工程で用いられる金型の断面図、図11は金型キャビティ内の配線基板14の配置を説明する平面図である。その製造工程を(1) (2)の順に説明する。
(1)まず、基板フレーム11には図7に示すプリント配線板を用意する(図9(a))。基板フレーム11には、間隔をおいて配置された複数の配線基板領域が存在している。この領域の主面にはインナーリード18等の配線パターンが形成されている。
(2)次に、基板フレーム11に外形パンチングを施し、ダイ22とポンチ23により配線基板領域を打ち抜き、複数の配線基板14を形成する(図9(b))。
(3)打ち抜かれた配線基板14は、所定の力(F)で基板フレーム11にプッシュバックされる(図9(c))。
(4)続いて、半導体素子16を配線基板14のアイランド部17に載置し、接着剤等で固定する。半導体素子16の表面に露出する接続電極(不図示)と配線基板14の主面上のインナーリード18とを金細線等のボンディングワイヤ20で電気的に接続する(図9(d))。
(5)次に、基板フレーム11を金型に配置固定してから液状化されたモールド樹脂をそのキャビティ内にトランスファモールドにより充填させ、硬化させて樹脂封止体21を形成する(図9(e))。
(6)次に、配線基板14の裏面に、インナーリード18に電気的に接続され、かつ外部回路と電気的に接続されるハンダなどのバンプ電極(ハンダバンプ)19が形成される。この配線基板14の主面のインナーリードと裏面に取り付けられたハンダバンプ19とは、配線基板に形成したスルーホール(不図示)の内表面に形成した接続電極(不図示)を介して電気的に接続される。このハンダバンプ19は、他の配線基板が取り付けられた回路基板(不図示)の配線パターンに接続される。このように半導体装置は、配線基板14が基板フレーム11に保持された状態で完成する。
(7)次に、この半導体装置を基板フレー11から取り外すと図8に示す半導体装置が完成する。なお、ハンダバンプ19は、配線基板14を基板フレーム11から取り外してから取り付けても良いものである。
【0007】
次に、トランスファモールド工程で用いる金型を図10を用いて説明する。金型のキャビティ24は、下型キャビティブロック25及び上型キャビティブロック26により形成される。キャビティ24内には、配線基板14が保持された基板フレーム11が載置固定されている。下型及び上型キャビティブロック25,26は、下型キャビティホルダー27A及び上型キャビティブロック27Bにより固定されている。キャビティ24内の配線基板14の上には、半導体素子16及びボンディングワイヤ20が載置されている。ボンディングワイヤ20は、半導体素子16の接続電極(不図示)と配線基板14の主面に形成されたインナーリード18とを電気的に接続する。上型キャビティブロック26のキャビティ24を構成する凹部の周辺部は、プッシュバックライン15の上に乗るように基板フレーム11を固定する。なお、図11において、プッシュバックライン15と点線で示したキャビティ24の領域を示すラインとは一致する筈であるが、位置関係を明らかにするためにキャビティ24のラインを幾分小さく表示した。また、エポキシ樹脂等のモールド樹脂は、ランナー28,ゲート29からキャビティ24内へ圧入されて樹脂封止体が形成される。そのゲート29の縦断面形状は、図12に図11のC−C線に沿う断面形状として示すように、ランナー28から樹脂封止体21に向かってゲート29の基板フレーム11からの高さが序々に低くなるように連続し傾斜した状態になっている。また、横幅もランナー28から樹脂封止体21に向かって序々に狭く形成されている。すなわち、これによりゲート29と樹脂封止体21の接続部が折損し易くなっていて、半導体装置を基板フレーム11から取り外すときに、そのゲート29と樹脂封止体21との接続部を折損(以下、「ゲートブレーク」と言う)させて取り外すことができる構造になっている。
【0008】
【発明が解決しようとする課題】
ところで、上述したように、樹脂封止体21で半導体素子16、ボンディングワイヤ20等を樹脂封止してなる半導体装置の製造方法では、図13及び図14に示すように、半導体素子16のサイズを大きくしようとすると、ゲート29と樹脂封止体21の接続部分に対応している樹脂封止体21のカット面Cを小さくする必要がある。なお、図13は半導体素子16のサイズが小さい場合で、図14は半導体素子16のサイズを大きくした場合である。しかし、カット面Cを小さくすると、ゲートブレーク時に接続部分が所定の位置でブレークせず、樹脂封止体21の一部が欠損すると言う問題や、ゲートが途中の位置で折損し、樹脂封止体21側にゲート29の一部が残ってしまうと言う問題点があった。
【0009】
本発明は、上記問題点に鑑みてなされたものであり、その目的は半導体装置を基板フレームより取り除くときに、樹脂封止体を欠損させずに簡単に取り除くことができる半導体装置の製造方法を提供する。さらに、他の目的は、以下に説明する内容の中で順次明らかにして行く。
【0010】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明においては、基板フレームに配線パターンと配線基板領域と該配線基板領域内のインナーリードとを形成し、前記配線基板領域に沿って前記基板フレームの一部を打ち抜いて配線基板を形成するとともに、この打ち抜いた配線基板を前記フレームの元の位置にプッシュバックし、前記配線基板の主面上に半導体素子を搭載しかつ該半導体素子と前記インナーリードとを電気的に接続し、その後、前記半導体素子を前記基板フレームと共に上下金型との間に挟み、前記上下金型のキャビティ内に樹脂材を注入し樹脂封止してなる半導体装置の製造方法において、前記基板フレーム上に前記樹脂材が注入されるゲートの一部に対応させて、前記樹脂材と良密着性のソルダーレジストを積層させる、ようにしたものである。
【0011】
これによれば、ソルダーレジストが積層されている部分は樹脂材との密着性が良いので、ゲートブレークすると、まずソルダーレジストと対応している側のゲート部分が基板フレーム上に残った状態でゲートが折損する。次いで、配線基板を基板フレームより再び取り除くと、ソルダーレジストと対応している側のゲート部分を基板フレーム側に残した状態で配線基板だけが基板フレームより取り除かれる。したがって、半導体装置を基板フレームより取り除くときに、ゲートと樹脂封止体との間を所定の位置で確実に折損させ、樹脂封止体を欠損させることなく、ゲートと樹脂封止体との間を所定の位置で確実に折損させて取り除くことができる。
【0012】
請求項2に記載の発明においては、前記ゲートは前記ソルダーレジストと対応していない部分の入射角が前記ソルダーレジストと対応している部分の入射角よりも大きく設定されることにより、前記ソルダーレジストに対応している部分と対応していない部分との略境目の部分でゲートブレークを起き易くしたものである。
【0013】
これによれば、ゲートブレーク時に、ゲートの入射角を変化させている境目の部分でゲートを規則正しく折損させることができ、次の基板フレームから配線基板を取り除く作業が良好となる。
【0014】
請求項3に記載の発明においては、 前記ゲートは前記ソルダーレジストに対応している部分対応していない部分との略境目の部分に対応させて、前記ゲートの厚みを薄くするためのノッチを設け、このノッチの部分でゲートブレークを起き易くしたものである。
【0015】
これによれば、ゲートブレーク時に、ノッチの部分でゲートを規則正しく折損させることができ、上記と同様に次の基板フレームから配線基板を取り除く作業が良好となる。
【0016】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施形態は、本発明の好適な具体例であるから技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの実施形態に限られるものではない。
【0017】
図1乃至図3は本発明の一実施形態を示す製造工程断面図である。本発明の製造方法と図7乃至図12で説明した従来における製造方法と大きく異なる点は、ゲートの形状と、このゲートに対応している基板フレーム部分の構造とにあり、それ以外は従来と同じである。したがって、従来方法及び構造と対応している部分には同じ符号を付して説明する。
【0018】
図1において、基板フレーム11はプッシュバックされた配線基板14を有している。また、図1では、配線基板14のアイランド部17上に半導体素子16が取り付けられた後、ボンディングワイヤ20によって結線され、さらに樹脂材で樹脂封止体21が形成された直後の状態を示している。一方、基板フレーム11上、すなわち基板フレーム11の主面上には、ゲート29と対応する位置に、プッシュバックライン15と直ぐ隣接した位置からランナー28に向かう状態にしてソルダーレジスト30が銅箔の上に印刷等により積層され設けられている。これに対して、ソルダーレジスト30が設けられている部分以外の他の部分には、配線パターン118が銅箔の上に金メッキを施した状態で形成されている。ここでソルダーレジスト30は樹脂材との密着性が良好であるが、金メッキは樹脂材との密着性が弱い。また、キャビティ24内にモールド樹脂材をトランスファモールドにより充填させて樹脂封止体21を成形し終えることによって作られたゲート29は、その上面の傾斜がソルダーレジスト30が設けられている部分を境として変化して作られる。すなわち、ソルダーレジスト30と対応していない部分29aの傾き(入射角)は、ソルダーレジスト30と対応している部分29bの傾き(入射角)よりも大きな傾きで形成されている。
【0019】
したがって、このようにして基板フレーム11上にゲート29を作った場合、その後の処理作業は図2及び図3に示すようになる。まず、ゲート29を折損させようとすると、ソルダーレジスト30が設けられている部分は樹脂材との密着性が良く、他の金メッキされただけの部分では密着性が弱いので、ソルダーレジスト30が設けられている部分以外の部分は簡単に剥がされる。また、ゲート29の部分29aと部分29bとの間の傾きに変化を持たせているので、その傾きが変化している部分32での折損がし易すい。このため、図2に示すように、ソルダーレジスト30上の部分を残してゲート29が簡単に折損する。
【0020】
次いで、図3に示すように、プッシュバックされている配線基板14の裏面側から力Fが加えられ、配線基板14が基板フレーム11から取り除かれると、その取り除かれるときに、ソルダーレジスト30上にあるゲートは密着性の良いソルダーレジスト30上に残った状態で、半導体装置を形成している配線基板14側だけが基板フレーム11から取り除かれる。
【0021】
したがって、この実施形態によれば、半導体装置10を基板フレーム11より取り除くときに、ゲート29と樹脂封止体21との間を所定の位置で確実に折損させ、樹脂封止体21を欠損させることなく、ゲート29と樹脂封止体21との間を所定の位置で確実に折損させて取り除くことができる。しかも、ソルダーレジスト30と対応しているゲート部分29bと対応していないゲート部分29aとの略境目の部分32で、ゲート29の入射角を変化させているので、この変化させた部分32でゲートブレークが構造的に起き易くなり、従来の問題を比較的簡易に解消することができる。
【0022】
図4乃至図6は本発明の一変形例を示す製造工程断面図である。図4乃至図6において、図1乃至図3と同一符号を付したものは図1乃至図3と同一のものを示している。そして、この変形例では、図1乃至図3に示す実施形態が、ゲート29の傾斜(入射角)を部分29aと部分29bとで変化させていたのに対して、この変形例では傾斜は一定で、変わりにソルダーレジスト30と対応しているゲート部分29bと対応していないゲート部分29aとの略境目の部分にノッチ33を設けたものである。
【0023】
したがって、このようにして基板フレーム11上にゲート29を作った場合、その後の処理作業は図5及び図6に示すようになる。まず、ゲート29を折損させようとすると、ソルダーレジスト30が設けられている部分は樹脂材との密着性が良く、他の金メッキされただけの部分では密着性が弱いので、ソルダーレジスト30が設けられている部分以外の部分は簡単に剥がされる。また、ゲート29の部分29aと部分29bとの間にノッチ33を設けて折損し易くしているので、そのノッチ33の部分で折損され、図5に示すように、ソルダーレジスト30上のゲート29の部分29bを残して折損する。
【0024】
次いで、図6に示すように、プッシュバックされている配線基板14の裏面側から力Fが加えられ、配線基板14が基板フレーム11から取り除かれると、その取り除かれるときに、ソルダーレジスト30上にあるゲート29は部分29bだけが密着性の良いソルダーレジスト30上に残った状態で、半導体装置を形成している配線基板14側が基板フレーム11から取り除かれる。
【0025】
したがって、この変形例の場合でも、半導体装置を基板フレーム11より取り除くときに、ゲート29と樹脂封止体21との間を所定の位置で確実に折損させ、樹脂封止体21を欠損させることなく、ゲート29と樹脂封止体21との間を設計通り確実に折損させて取り除くことができる。しかも、ソルダーレジスト30と対応しているゲート部分29bと対応していないゲート部分29aとの略境目の部分にノッチ33を設け、このノッチ33の部分でゲートブレークが起き易くしているので、上記形態と同様に従来の問題を解消することができる。
【0026】
【発明の効果】
以上説明したとおり、本発明によれば、次のような効果が期待できる。
請求項1に記載の本発明によれば、半導体装置を基板フレームより取り除くときに、ゲートと樹脂封止体との間を所定の位置で確実に折損させ、樹脂封止体を欠損させることなく、ゲートと樹脂封止体との間を定位置で設計通りに折損させて取り除くことができる。
【0027】
請求項2に記載の発明によれば、上記効果に加えて、ソルダーレジストと対応しているゲート部分と、対応していないゲート部分との略境目の部分でゲートの入射角を変化させているので、この変化させた部分でゲートブレークが構造的に起き易くなり、製造上、より好適なものとなる。
【0028】
請求項3に記載の発明によれば、上記効果に加えて、ソルダーレジストと対応しているゲート部分と、対応していないゲート部分との略境目の部分にノッチを設けているので、このノッチの部分でゲートブレークが構造的に起き易くなり、請求項2と同様に製造上、より好適なものとなる。
【図面の簡単な説明】
【図1】 本発明の一実施形態を説明する製造工程断面図である。
【図2】 本発明の一実施形態を説明する製造工程断面図である。
【図3】 本発明の一実施形態を説明する製造工程断面図である。
【図4】 本発明の一変形例を説明する製造工程断面図である。
【図5】 本発明の一変形例を説明する製造工程断面図である。
【図6】 本発明の一変形例を説明する製造工程断面図である。
【図7】 基板フレームの一例を示す平面図である。
【図8】 半導体装置の断面図である。
【図9】 半導体装置の製造工程図である。
【図10】 半導体装置の製造に用いる金型の断面図である。
【図11】 図10のキャビティ部分の平面図である。
【図12】 従来の製造工程を説明する断面図である。
【図13】 従来技術の問題点を説明するための図である。
【図14】 従来技術の問題点を説明するための図である。
【符号の説明】
11…基板フレーム、14…配線基板
15…プッシュバックライン、16…半導体素子
21…樹脂封止体、24…キャビティ
29…ゲート、29a,29b,32…部分
30…ソルダーレジスト、33…ノッチ。

Claims (3)

  1. 基板フレームに配線パターンと配線基板領域と該配線基板領域内のインナーリードとを形成し、前記配線基板領域に沿って前記基板フレームの一部を打ち抜いて配線基板を形成するとともに、この打ち抜いた配線基板を前記フレームの元の位置にプッシュバックし、前記配線基板の主面上に半導体素子を搭載しかつ該半導体素子と前記インナーリードとを電気的に接続し、その後、前記半導体素子を前記基板フレームと共に上下金型との間に挟み、前記上下金型のキャビティ内に樹脂材を注入し樹脂封止してなる半導体装置の製造方法において、
    前記基板フレーム上に前記樹脂材が注入されるゲートの一部に対応させて、前記樹脂材と良密着性のソルダーレジストを積層させる、ことを特徴とする半導体装置の製造方法。
  2. 前記ゲートは、前記ソルダーレジストと対応していない部分の入射角が前記ソルダーレジストと対応している部分の入射角よりも大きく設定されることにより、前記ソルダーレジストに対応している部分と対応していない部分との略境目の部分でゲートブレークを起き易くした請求項1に記載の半導体装置の製造方法。
  3. 前記ゲートは、前記ソルダーレジストに対応している部分と対応していない部分との略境目の部分に対応させて、前記ゲートの厚みを薄くするためのノッチを設け、このノッチの部分でゲートブレークを起き易くした請求項1に記載の半導体装置の製造方法。
JP33677897A 1997-12-08 1997-12-08 半導体装置の製造方法 Expired - Fee Related JP3858396B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33677897A JP3858396B2 (ja) 1997-12-08 1997-12-08 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33677897A JP3858396B2 (ja) 1997-12-08 1997-12-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH11176972A JPH11176972A (ja) 1999-07-02
JP3858396B2 true JP3858396B2 (ja) 2006-12-13

Family

ID=18302615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33677897A Expired - Fee Related JP3858396B2 (ja) 1997-12-08 1997-12-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3858396B2 (ja)

Also Published As

Publication number Publication date
JPH11176972A (ja) 1999-07-02

Similar Documents

Publication Publication Date Title
US6861734B2 (en) Resin-molded semiconductor device
JP3170199B2 (ja) 半導体装置及びその製造方法及び基板フレーム
JP3332654B2 (ja) 半導体装置用基板、半導体装置および半導体装置の製造方法
JP2002009196A (ja) 半導体装置の製造方法
KR20040028799A (ko) 반도체 패키지의 제조법 및 반도체 패키지
US20040063252A1 (en) Method of making semiconductor device
US20190214334A1 (en) Semiconductor device and method for manufacturing the same
JP2000164768A (ja) 半導体装置の製造方法
JP2000150702A (ja) 半導体装置の製造方法
US6368893B1 (en) Method of fabricating semiconductor device
JP2936769B2 (ja) 半導体装置用リードフレーム
KR100346899B1 (ko) 반도체장치 및 그 제조방법
US6326232B1 (en) Method of fabricating semiconductor device
US20040164430A1 (en) Circuit device and method of manufacture thereof
JPH09186267A (ja) Bga半導体パッケージ
JP3858396B2 (ja) 半導体装置の製造方法
JP2003197663A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20070134845A1 (en) Method of forming molded resin semiconductor device
EP0204102A2 (en) Direct connection of lead frame having flexible, tapered leads and mechanical die support
JPH01146376A (ja) チップled
JP6345957B2 (ja) 金属−セラミックス回路基板およびその製造方法
JP6566586B2 (ja) 金属−セラミックス回路基板およびその製造方法
JPH01128456A (ja) 面実装型半導体デバイスおよびリードフレーム
JPH05211187A (ja) Icパッケージ用のモールド金型
KR0147156B1 (ko) 필름 온 칩 패키지와 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20040113

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Effective date: 20050513

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20050518

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060630

A521 Written amendment

Effective date: 20060808

Free format text: JAPANESE INTERMEDIATE CODE: A523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060911

LAPS Cancellation because of no payment of annual fees