JP3857481B2

JP3857481B2 - Liquid crystal display device and driving method thereof

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Publication number: JP3857481B2
Application number: JP35620699A
Authority: JP
Inventors: 則夫萬場; 勉古橋; 泰幸工藤; 敏夫宮沢; 佳朗三上; 秋元　　肇
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-15
Filing date: 1999-12-15
Publication date: 2006-12-13
Anticipated expiration: 2019-12-15
Also published as: JP2001174788A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその駆動方法に係り、特に、メモリ機能を有する液晶セルを用いた液晶表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
明状態（透過率、大）及び暗状態（透過率、小）の２つの状態、すなわち、２つの異なる電圧が印加された状態を２つの表示状態として記憶することができるメモリー機能を有する液晶材料として、例えば、強誘電性液晶材料が知られている。強誘電性液晶を用いた液晶ディスプレイは、走査線数が増加してもコントラストの劣化がなく、フリッカのない高品位の画質を持った表示を行うことが可能なものである。また、強誘電性液晶を用いた液晶ディスプレイは、ＳＴＮやＴＮ液晶よりもそのスイッチング速度が速く、書き換え時における画像のボヤケを防止することができ、さらに、表示制御に制御信号の交流化が不要で、全画面のリフレッシュを常に行う必要のないものである。このため、強誘電性液晶を用いた液晶ディスプレイは、現在のコンピュータ・アプリケーションでは必須となっているマウス操作やウインドウ操作での応答性向上のために、また、動画の表示に使用して好適なものである。強誘電性液晶を液晶セルとして用いた液晶ディスプレイ（液晶表示装置）の駆動方法に関する従来技術として、例えば、小林駿介編著「カラー液晶ディスプレイ」（産業図書）ｐ９７〜ｐ１１３等に記載された技術が知られている。
【０００３】
図２は従来技術による液晶ディスプレイの画素構造を説明する図であり、以下、図２を参照して従来技術について説明する。図２において、１０１はデータ信号駆動回路、１０３は走査線信号駆動回路、１１〜３３は液晶セルである。
【０００４】
図２に示す従来技術による液晶ディスプレイは、単純マトリックス型のパネル構成であり、横方向の走査線と縦方向のデータ信号線との交点に、それぞれ液晶セル１１〜３３を形成して構成されている。このディスプレイは、走査信号駆動回路１０３から走査線に印加される走査電圧と、データ信号駆動回路１０１からデータ信号線に印加されるデータ電圧との電位差が液晶セルに印加されて駆動される。この電位差が正極性であって、ある閾値電圧を超えると液晶セルは明状態となり、その状態を記憶する。また、この液晶セルに、明状態を記憶させた時と逆極性であって、ある閾値電圧を超えた電圧を印加することにより暗状態を記憶させることができる。
【０００５】
前述の構造を持つ液晶ディスプレイの駆動方法の１つとして、常に一定のスピードで全画面を書き込んでいく「リフレッシュ走査」による方法がある。この方法は、走査信号駆動回路１０３が、表示を書き込む走査線を選択する選択電圧を印加し、データ信号駆動回路１０１が、選択された走査線の表示データに対応するように各液晶セルに対してデータ電圧を印加することにより、１走査線上の液晶セルへの書き込みを行うものである。走査信号駆動回路１０３は、順次走査線を選択し、この動作を繰り返すことにより、全画面の書き込みを行うことが可能となる。
【０００６】
【発明が解決しようとする課題】
前述した従来技術によるメモリー機能を有する液晶セルを用いた液晶表示装置は、線順次で走査線を駆動して表示を行うものであるため、１フレームに１度の割合で表示データに対応したデータ電圧が液晶セルに印加されている。このため、前述の従来技術による液晶表示装置は、静止画等の表示データが変化しないパターンを長時間表示する場合でも、電圧の印加を繰り返すために、余分な電力が消費されてしまうという問題点を有している。
【０００７】
本発明の目的は、前述した従来技術の問題点を解決し、表示のための電力の消費を著しく低減することができる液晶表示装置及びその駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によれば前記目的は、メモリ機能を有する液晶セルを用いた液晶表示装置において、液晶層を介して対向して配置される２枚の基板の一方の内面に、互いに直交する複数本のコモン電極及びゲート電極を有すると共に、前記コモン電極に平行した複数本のドレイン電極を有し、さらに、コモン電極及びゲート電極の交差部にメモリー機能を有する液晶セル及び前記ゲート電極とドレイン電極とに接続されコモン電極を介して前記液晶セルを制御するスイッチング素子を有する液晶パネルと、前記ゲート電極を駆動するデータ信号駆動回路と、前記コモン電極を駆動する走査信号駆動回路と、前記ドレイン電極を駆動する電圧レベル選択回路とを備え、表示情報として、表示データに応じて表示状態の変化する前記液晶セルの垂直方向のアドレスを指示するアドレス信号、水平方向のアドレスを指示するアドレス信号、及び、表示状態を示す表示データ用い、前記データ信号駆動回路と走査信号駆動回路とが、前記アドレスに基づいて液晶セルの１つを選択し、前記電圧レベル選択回路は、液晶セルの表示状態を変更可能とする電圧信号を前記ドレイン電極に出力することにより、表示状態が変化した位置の液晶セルの表示状態を変化させることにより達成される。
【０００９】
また、前記目的は、前記データ信号駆動回路と走査信号駆動回路と電圧レベル選択回路とによる液晶セルの１つの制御を、前記走査信号駆動回路が、前記垂直方向のアドレスを指示するアドレス信号に対応するコモン電極に、走査ライン信号のアクティブ信号を印加し、前記データ信号駆動回路が、前記水平方向のアドレスを指示するアドレス信号に対応するゲート電極に、選択する液晶セルの表示データに応じた表示状態を記憶するように、同一の液晶セルに印加される前記走査ライン信号のアクティブ期間の前半または後半で前記スイッチング素子がオフ状態になるように、パルス幅を制御した電圧レベル制御信号を印加し、前記電圧レベル選択回路が、前記走査ライン信号のアクティブと非アクティブとの電位と同じ電位を基準電位として、前記走査ライン信号のアクティブ期間の前半と後半とで、オンレベルとオフレベルを持つ電圧レベルを前記ドレイン電極に印加することにより行うことにより達成される。
【００１２】
さらに、前記目的は、前記表示情報が、ある一定の周期で１フレーム分の表示データに応じて、全ての全液晶セルに表示状態を記憶していくリフレッシュ走査に対応した信号を、表示データに応じて表示状態の変化する前記液晶セルの垂直方向のアドレスを指示するアドレス信号、水平方向のアドレスを指示するアドレス信号、及び、表示状態を示す表示データに変換した情報、あるいは、ＣＰＵとＳＲＡＭとのインターフェース信号であるＳＲＡＭインターフェース信号であることにより、また、前記メモリー機能を有する液晶セルが、強誘電性液晶で構成される液晶セルであることにより達成される。
【００１３】
具体的にいえば、本発明は、液晶層を介して対向して配置される２枚の基板の一方の内面に、互いに直交する複数本のコモン電極とゲート電極、及び前記コモン電極に平行した複数本のドレイン電極を形成し、その交差部にメモリー機能を有する液晶セルとスイッチング素子とを形成し、全てのスイッチング素子が、例えば、薄膜トランジスタで構成され、薄膜トランジスタのドレインは、前記ドレイン電極に接続され、前記ドレイン電極には、液晶セルの状態を決める電圧レベルが印加され、薄膜トランジスタのソースず、前記液晶セルの一方に接続され、液晶セルの対向側がコモン電極に接続され、コモン電極には、垂直方向に複数並ぶ走査ラインから１つの該走査ラインを選択するための走査ライン信号が印加され、薄膜トランジスタのゲートが、ゲート電極に接続され、ゲート電極には水平方向に並ぶ液晶セルの中から任意の該液晶セルを選択して、液晶セルに印加される電圧レベルを制御する電圧レベル制御信号が印加されるフラットパネルディスプレイであり、前記薄膜トランジスタが、ゲート電極とコモン電極とに印加される電圧の電位差が、ある規定値を越えるとオン状態となり、規定値より小さいとオフ状態となり、薄膜トランジスタのオン状態のときに、液晶セルがドレイン電極とコモン電極に印加される電圧の電位差が印加される液晶表示装置であり、表示データに応じて表示状態の変化する該液晶セルの垂直方向のアドレスを指示する信号、水平方向のアドレスを指示する信号、及び、表示状態に対応する表示データとを、システムと液晶表示装置とのインターフェース信号として用い、表示データに応じて表示状態が変化する液晶セルに接続される薄膜トランジスタのみをオン状態とすることにより、表示状態を変化させることを特徴とする。
【００１４】
また、本発明は、前記表示データに応じて表示状態が変化する該液晶セルに接続される薄膜トランジスタのみをオン状態とすることにより、表示状態を変化させる液晶表示装置の表示の制御を、垂直方向のアドレスを指示する信号に対応する液晶セルのコモン電極に、走査ラインを指示する走査ライン信号のアクティブを印加し、ドレイン電極に、同一の液晶セルに印加される走査ライン信号のアクティブと非アクティブとの電位と同じ電位を基準電位とし、走査ライン信号のアクティブ期間の前半と後半とで、オンレベルとオフレベルとを持つ電圧レベルを印加し、水平方向のアドレスを指示する信号に対応する液晶セルのゲート電極に、選択されている液晶セルの表示データに応じた表示状態を記憶するように、同一の液晶セルに印加される走査ライン信号のアクティブ期間の前半、または、後半で薄膜トランジスタがオフ状態になるように、パルス幅を制御した電圧レベル制御信号を印加することにより行うことを特徴とする。
【００１７】
また、本発明は、前記メモリー機能を有する液晶セルとして、例えば、強誘電性液晶で構成される液晶セルを使用することを特徴とする。
【００１８】
また、本発明は、中央制御の働きをし、計算、論理、及び実効決定を行い、入力装置、出力装置、及び記憶装置との信号の伝送を行う中央処理装置と、命令やデータの記憶に使用される記憶装置と、情報を、情報機器に入力するための入力装置と、情報機器の内部から外部へ、情報を出力するための出力装置で構成される液晶表示装置を備えた情報機器において、液晶表示装置として、前述した構成を備える液晶表示装置を使用することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明による液晶表示表示及びその駆動方法の実施形態を図面により詳細に説明する。
【００２０】
図１は本発明の第１の実施形態による液晶表示装置の画素構造を説明する図、図３は図１に示す液晶表示装置の駆動方法を説明するタイミングチャート、図４は図１における走査信号駆動回路の構成を示すブロック図、図５は図４に示す走査信号駆動回路の動作を説明するタイミングチャート、図６は図１におけるデータ信号駆動回路の構成を示すブロック図、図７は図６に示すデータ信号駆動回路の動作を説明するタイミングチャートである。図１、図４、図６において、１０２は電圧レベル選択回路、１０４は電圧レベル発生回路、４０１、６０１、６０２はラッチ回路、４０２は制御信号生成部、４０３、６０４は出力チャネルセレクタ、４０４、６０５は出力制御回路、４０５、６０６は出力バッファ、６０３はデータパルス変換回路であり、他の符号は図２の場合と同一である。
【００２１】
図１に示す本発明の第１の実施形態による液晶表示装置は、メモリ機能を有する液晶セル、例えば、強誘電性液晶材料を用いた液晶セルと、スイッチング素子、例えば、Ｎ型のＭＯＳトランジスタとよりなる画素を有して構成されれている。それぞのＭＯＳトランジスタは、ゲートに縦方向の画素共通のゲート電極が接続され、ドレインに横方向共通のドレイン電極が接続され、ソースに液晶セルを介して対向側にる横方向の画素共通のコモン電極が接続されている。そして、ゲート電極には、データ信号駆動回路１０１が出力する電圧レベル制御信号（Ｖx1、Ｖx2、・・）、ドレイン電極には、電圧レベル選択回路１０２が出力する電圧レベル信号（Ｖd1、Ｖd2、・・）、コモン電極には、走査信号駆動回路１０３が出力する走査ライン信号（Ｖy1、Ｖy2、・・）が印加される。
【００２２】
一方、周辺回路は、電圧レベル制御信号を出力するデータ信号駆動回路１０１と、電圧レベルを出力する電圧レベル選択回路１０２と、走査ライン信号を出力する走査信号駆動回路１０３と、電圧レベルの基準となる電圧波形（Ｖlev)を出力する電圧レベル発生回路１０４とにより構成されている。また、電圧レベル選択回路１０２（電圧レベル選択回路１〜ｎ）は、走査ライン対応に走査ライン同数設けられており、走査ライン信号によりセレクトされる。
【００２３】
また、図１に示す液晶表示装置とシステムとのインターフェース信号１０５としては、表示データに応じて表示状態が変化する画素の垂直方向のアドレスを指示する信号、水平方向のアドレスを指示する信号、及び表示データを含むインターフェース信号が使用される。このインターフェース信号は、例えば、ＣＰＵと汎用のＳＲＡＭとのインターフェース信号であるＳＲＡＭインターフェース信号であってよい。システムから転送されるＳＲＡＭインターフェース信号は、水平方向及び垂直方向の表示位置を示すアドレス信号、表示データ信号、及び、描画アクセス信号を含んでおり、データ信号駆動回路１０１及び走査信号駆動回路１０３に転送される。また、走査信号駆動回路が生成する制御信号及びラッチ信号１０６は、データ信号駆動回路１０１及び電圧レベル発生回路１０４に転送される。
【００２４】
次に、データ信号駆動回路１０１、電圧レベル選択回路１０２、走査信号駆動回路１０３、及び、電圧レベル発生回路１０４の動作を図３に示すタイミングチャートを参照して説明する。
【００２５】
本発明の第１の実施形態で用いているＳＲＡＭインターフェース信号は、図３にＤＡＴＡ、ＡＤ（ｘ方向）、ＡＤ（ｙ方向）として示すように、表示データに変更のある場合に限って、表示データに変更がある液晶セルの位置（アドレス）と、その液晶セルに書き込む表示データとを持つ信号である。表示データに変更がある液晶セルの位置は、水平方向のアドレスＡＤ（ｘ方向）と、垂直方向のアドレスＡＤ（ｙ方向）とにより表されて転送されてくる。図３に示すＳＲＡＭインターフェースの信号は、水平方向に３番目、垂直方向に４番目の液晶セルを表示データ０に書き換えるという信号である。以下、この場合の動作について説明する。
【００２６】
図１に示す走査信号駆動回路１０３は、垂直方向のアドレスＡＤ（ｙ方向）の信号を受け取ると、垂直方向に４番目の走査線に印加する走査ライン信号Ｖy4を、ある一定期間‘ロウ’レベルとして出力する。この走査ライン信号Ｖy4が‘ロウ’レベルとなる期間は、ＳＲＡＭインターフェース信号が、１つの液晶セルのデータを転送する際に必要とする期間と等しく、また、‘ロウ’レベルに変化するタイミングは、走査信号駆動回路１０３が生成する制御信号１０６の立ち上がりに同期している。また、このとき、走査信号駆動回路１０３は、垂直方向のアドレスＡＤ（ｙ方向）により指定された以外の走査ラインには、全て‘ハイ’レベルの走査ライン信号を出力する。
【００２７】
データ信号駆動回路１０１は、システムから転送される水平方向のアドレスＡＤ（ｘ方向）に応じて、そのアドレスに対応したドレイン電極に印加する電圧レベル制御信号Ｖｘを、‘ハイ’レベルとして出力する。例えば、この場合、水平方向のアドレスＡＤ（ｘ方向）が‘３’であるので、電圧レベル制御信号Ｖx3を‘ハイ’レベルとして出力する。電圧レベル制御信号が‘ハイ’レベルに変化するタイミングは、走査信号駆動回路１０３が出力する制御信号１０６の立ち上がりに同期しており、走査信号駆動回路１０３の出力する走査ライン信号Ｖy4の立ち下がるタイミングと同一となる。また、このとき、データ信号駆動回路１０１は、アドレスＡＤ（ｘ方向）で指定される電圧制御信号Ｖx3以外の電圧レベル制御信号を‘ロウ’レベルとして出力する。データ信号駆動回路１０１が、電圧制御信号Ｖx3に‘ハイ’レベルの電圧を印加する期間は、表示データ（ＤＡＴＡ）に応じて変化し、この電圧レベル制御信号Ｖx3が立ち下がるタイミングでの電圧レベルＶd4により、メモリ機能を有する液晶セル３４（図１には示していないが図１の液晶セル３３の下に位置する液晶セル）の状態が決定されることになる。
【００２８】
画素３４のドレイン電極に印加されることになる電圧レベルＶd4は、電圧レベル選択回路４へのセレクト信号であるＶy4が‘ロウ’レベルのときに、電圧レベル発生回路１０４が出力する電圧レベルＶlev を出力する。電圧レベル発生回路１０４が生成す電圧レベルＶlev は、走査信号駆動回路１０３が出力する制御信号１０６に基づいて、走査信号駆動回路１０３が出力する走査ライン信号Ｖy4が‘ロウ’レベルである期間のうち、例えば、前半が‘ロウ’レベル、後半が‘ハイ’レベルとなるような電圧波形を生成して電圧レベル選択回路１０２に出力する。一方、それ以外の電圧レベル選択回路１、２、３、５、・・は、走査ライン信号（Ｖy1、Ｖy2、Ｖy3、Ｖy5、・・）が‘ハイ’レベルであるため、電圧レベル発生回路１０４の電圧レベルＶlev を選択せず、‘ハイ’レベルの電圧を電圧レベル（Ｖd1、Ｖd2、Ｖd3、Ｖd5、・・）として出力する。
【００２９】
本発明の実施形態で使用しているメモリ機能を有する液晶セルとしての強誘電性液晶の場合、ある閾値電圧を超える正極性の電圧が印加されると明状態が記憶され、ある閾値電圧を超える負極性の電圧が印加されると暗状態が記憶される。従って、電圧レベル発生回路１０４から出力される電圧レベルＶlev における前半の‘ロウ’期間が表示データＤＡＴＡ‘０’に対応し、暗状態を記憶させるための電圧レベルであり、また、後半の‘ハイ’期間が表示データＤＡＴＡ‘１’に対応し、明状態を記憶させるための電圧レベルとなる。
【００３０】
説明している例において、データ信号駆動回路１０１が出力する電圧レベル制御信号Ｖx3は、表示データＤＡＴＡ‘０’に対応し液晶セルに負極性の電圧が印加されるように、電圧レベルＶd4の‘ロウ’期間中にＶx3を立ち下げるため、toffの期間だけ‘ハイ’レベルに制御されて出力される。また、表示データＤＡＴＡが‘１’の場合、液晶セルに正極性の電圧が印加されるように、走査信号駆動回路の走査ライン信号Ｖｙが‘ロウ’レベル、かつ、電圧レベルＶｄが‘ハイ’期間中に電圧レベル制御信号Ｖｘが‘ハイ’レベルから‘ロウ’レベルに立ち下がるように、ton の期間だけ電圧レベル制御信号Ｖｘに‘ハイ’レベルが出力される。
【００３１】
前述で説明したようなデータ信号駆動回路１０１、電圧レベル選択回路１０２、走査信号駆動回路１０３、及び、電圧レベル発生回路１０４の動作により、液晶セル３４に接続されているＮＭＯＳトランジスタのコモン電極には、走査信号駆動回路１０３が出力する走査ライン信号Ｖy4の‘ロウ’レベルが印加される。また、ゲート電極には、データ信号駆動回路１０１が出力する電圧レベル制御信号Ｖx3の‘ハイ’レベルが印加されるために、ＮＭＯＳトランジスタはオン状態となり、電圧レベル選択回路４が出力する電圧レベルＶd4が液晶セル３４に印加されることになる。toffの期間の後、電圧レベル制御信号Ｖx3は、‘ロウ’レベルに変化するため、ＮＭＯＳトランジスタはオフ状態となる。従って、最終的に液晶セル３４に印加される電圧は、ある閾値電圧を超えた負極性の電圧Ｖoff となるため、液晶セル３４には暗状態（透過率、小）が記憶されることになる。
【００３２】
同様に、次のＳＲＡＭインターフェース信号は、ＡＤ（ｘ方向）‘７’、ＡＤ（ｙ方向）‘２’、及び、表示データ‘１’が転送されてくるため、まず、液晶セル７２に接続されているＮＭＯＳトランジスタのコモン電極には、走査信号駆動回路１０３が出力する走査ライン信号Ｖy2の‘ロウ’レベルが印加される。また、ゲート電極には、データ信号駆動回路１０１が出力する電圧レベル制御信号Ｖx7が‘ハイ’レベルとなって印加されるため、ＮＭＯＳトランジスタはオン状態となり、電圧レベル選択回路２が出力する電圧レベルＶd2が液晶セル７２に印加されることになる。この場合、表示データＤＡＴＡが‘１’であるため、ton の期間の後、電圧レベル制御信号Ｖx7は、‘ロウ’レベルに変化し、ＮＭＯＳトランジスタはオフ状態となる。従って、最終的に液晶セル７２に印加される電圧は、ある閾値電圧を超えた正極性の電圧Ｖonとなるため、液晶セル７２には明状態（透過率、大）が記憶されることになる。
【００３３】
以上の様に、ＳＲＡＭインターフェース信号として転送される、アドレス信号ＡＤ及びデータ信号ＤＡＴＡを用いることにより、リフレッシュ走査ではなく、全画面中で表示に書き換えのある部分のみをＮＭＯＳトランジスタにより選択でき、書き換えることが可能となる。
【００３４】
次に、図４、図５を参照して、走査信号駆動回路１０３の構成と動作とについて説明する。
【００３５】
図４に示すように、走査信号駆動回路１０３は、ラッチ回路４０１、制御信号生成部４０２、出力チャネルセレクタ４０３、出力制御回路４０４、及び、出力バッファ４０５を備えて構成される。
【００３６】
前述のように構成される走査信号駆動回路１０３には、ＳＲＡＭインターフェース信号に含まれる垂直方向のアドレス信号ＡＤ（ｙ方向）と、描画アクセス信号であるアクセス信号ＣＳ及びライトイネーブル信号ＷＥとが、図５に示すようなタイミングで入力される。入力される信号は、アクセス信号ＣＳが‘ロウ’レベルのときのアドレス信号及びデータ信号が有効データとなっている。また、ライトイネーブル信号ＷＥは、１つの画素のアドレスデータが転送される期間の中で、一定期間‘ロウ’レベルとなっている。描画アクセス信号（ＣＳ、ＷＥ）は、制御信号生成部４０２に入力され、制御信号生成部４０２は、これに基づいてラッチ信号及び制御信号を、図５に示すタイミングで生成して出力する。ラッチ信号は、描画アクセス信号であるＣＳとＷＥとのＮＯＲ論理を取ることにより、簡単に生成することができる。また、制御信号は、このラッチ信号をシフトさせ、この制御信号の立ち上がりで、表示データＤＡＴＡをラッチできるようにした信号である。
【００３７】
垂直方向のアドレス信号ＡＤ（ｙ方向）は、ラッチ回路４０１に入力され、制御信号生成部４０２が出力するラッチ信号の立ち上がりのタイミングでラッチされる。ラッチ回路４０１が保持したアドレス信号ＡＤＹは、出力チャネルセレクタ４０３に入力され、出力チャネルセレクタ４０３は、制御信号生成部４０２が出力する制御信号の立ち上がりに同期して、ＡＤＹに対応する１つの端子を選択するように、Ｂ１〜Ｂｎの端子の１つに選択信号を出力する。出力制御回路４０４は、出力チャネルセレクタ４０３が出力する選択信号に応じて、垂直方向のアドレスＡＤＹに対応した端子に、制御信号の立ち上がりに同期して、ある一定期間‘ロウ’レベルの信号を出力する。この出力制御回路４０４が‘ロウ’レベルを出力する期間は、ＳＲＡＭインターフェース信号が１画素分のアドレス信号を出力する期間と同一となるように調整される。そして、最後に、出力バッファ４０５は、出力制御回路の出力を、走査ライン信号の‘ハイ’レベルと‘ロウ’レベルとの電位に調整し、各出力端子Ｖy1〜Ｖynまでに出力する。
【００３８】
次に、図６、図７を参照して、データ信号駆動回路１０１の構成と動作とについて説明する。
【００３９】
図６に示すように、データ信号駆動回路１０１は、ラッチ回路６０１、６０２、データパルス変換回路６０３、出力チャネルセレクタ６０４、出力制御回路６０５、及び、出力バッファ６０６を備えて構成されている。
【００４０】
前述のように構成されるデータ信号駆動回路１０１には、ＳＲＡＭインターフェース信号に含まれる水平方向のアドレス信号ＡＤ（ｘ方向）、表示データＤＡＴＡと、走査信号駆動回路１０３が出力するラッチ信号、制御信号が、図７に示すタイミングで入力される。水平方向のアドレス信号ＡＤ（ｘ方向）は、ラッチ回路６０１に入力され、ラッチ信号の立ち上がりのタイミングでラッチ回路６０１にラッチされる。ラッチ回路６０１が保持したアドレス信号ＡＤＸは、出力チャネルセレクタ６０４に入力され、出力チャネルセレクタ６０４は、制御信号の立ち上がりに同期して、ＡＤＸに対応する１つの端子を選択するように、Ａ１〜Ａｎの端子の１つに選択信号を出力する。
【００４１】
また、ラッチ回路６０２は、制御信号の立ち上がりに同期して、表示データＤＡＴＡをラッチする。ラッチ回路６０２が保持した表示データＤは、データパルス変換回路６０３に入力される。データパルス変換回路６０３は、制御信号の立ち上がりに同期して‘ハイ’レベルに立ち上がり、表示データＤが‘０’の場合にtoffの期間だけ‘ハイ’レベルを出力し、表示データＤが‘１’の場合にton の期間だけ‘ハイ’レベルとなる信号を出力する。出力制御回路６０５は、出力チャネルセレクタ６０４から出力される選択信号Ａ１〜Ａｎの１つに応じて、アドレス信号Ｄに対応した出力ピンに、データパルス変換回路６０３が生成した信号を出力し、その他の出力ピンには‘ロウ’レベルの信号を出力する。そして、最後に、出力バッファ６０６は、出力制御回路６０５の出力を電圧レベル制御信号の‘ハイ’レベルと‘ロウ’レベルとの電位に調整し、各出力端子にＶx1〜Ｖxnの信号を出力する。
【００４２】
前述で説明したように、本発明の第１の実施形態による液晶表示装置は、ＳＲＡＭインターフェース信号を用い、図１に示すようにメモリ機能を有する液晶セルを用いた液晶表示装置の構成にすることにより、リフレッシュ走査の場合のように全画面をある一定の周期で書き換えて表示を行う方式ではなく、書き換えの必要な部分のみを書き換えていく液晶表示装置を容易に実現することが可能となる。これにより、前述した本発明の第１の実施形態は、リフレッシュ走査による全画面の書き換えではなく、表示データが変化する部分だけを選択し、変化した表示データを書き込むことにより、静止画等の表示データがほとんど変化しない表示パターンを表示したとき、電圧を印加する画素数を大幅に削減することが可能となり、低消費電力化を実現することができる。
【００４３】
また、前述した本発明の第１の実施形態は、電圧レベルＶlev の波形を矩形としたが、本発明は、これに限られるわけではなく、この電圧レベルＶlev 及び電圧レベル制御信号Ｖｘの‘ハイ’レベルの時間ton 、toffを調整することにより、最終的にＭＯＳトランジスタがオフ状態になる時点で、メモリ機能を有する液晶セルが、どちらの状態を記憶するかを明確にできるように調整されていれば問題なく適用することができる。また、本発明の実施形態は、メモリ機能を持つ液晶セルとして、強誘電性液晶を用いるとして説明したが、本発明は、前述した電圧レベルＶlev 、電圧レベル制御信号Ｖｘの‘ハイ’レベルの時間ton 、toff等を調整することにより、メモリ機能を有する他の液晶セルを使用して同様な液晶表示装置を構成することも可能となる。
【００４４】
なお、前述した本発明の第１の実施形態による液晶表示装置は、現在広く使用されているアモルファスシリコンＴＦＴを用いて製造することが可能であるが、本発明は、その効果をより高めるために、周辺回路と画素とを一体に形成することが可能な低温ポリシリコンＴＦＴを使用して製造することも可能である。
【００４５】
図８は本発明の第２の実施形態による液晶表示装置の画素構造を説明する図、図９は本発明の第２の実施形態におけるシステムからのインターフェース信号を示説明するタイミングチャート、図１０は図８における変換回路の構成を示すブロック図、図１１は図８に示す変換回路の動作を説明するタイミングチャートであり、いか、図８〜図１１を参照して本発明の第２の実施形態による液晶表示装置について説明する。図８、図１０において、８０２は変換回路、１００１、１００２はカウンタ回路、１００３は反転回路、１００４〜１００６はラッチ回路、１００７は加算器であり、他の符号は第１の実施形態の場合と同一である。
【００４６】
本発明の第２の実施形態による液晶表示装置は、システムからのインターフェース信号として、ＣＲＴ等による表示装置で広く使用されるリフレッシュ走査信号を使用することとし、この場合にも、表示データが変化する画素部分だけの書き換えを実現するようにしたものである。このため、本発明の第２の実施形態による液晶表示装置は、図８に示すように、システムから転送されるリフレッシュ走査に対応したインターフェース信号８０１を、変換回路８０２により表示データが変化する画素の水平方向のアドレス信号ＡＤ（ｘ方向）、垂直方向のアドレス信号ＡＤ（ｙ方向）、データ信号ＤＡＴＡ、及び、描画アクセス信号（ＣＳ、及びＷＥ）に変換するように構成して実現したものである。従って、図８に示す本発明の第２の実施形態による液晶表示装置は、前述したようなリフレッシュ走査信号によるインターフェース信号８０１を受け、これを変換回路８０２により変化した画素対応のデータに変換した以降、前述した本発明の第１の実施形態のの場合と同様に信号の処理を行うことができるので、その構成は同一でよい。従って、以下では、インターフェース信号８０１と変換回路８０２との動作についてのみ説明する。
【００４７】
図９に示す本発明の第２の実施形態で使用するシステムからのインターフェース信号８０２は、１フレーム期間に１回の割合で有効になる垂直同期信号ＶＳＹＮＣ（図示せず）、１走査期間に１回の割合で有効になる水平同期信号ＨＳＹＮＣ、表示データが有効な期間‘ハイ’レベルとなるディスプタイミング信号ＤＴＭＧ、表示データＤＡＴＡ、及び、クロック信号ＤＣＬＫであり、通常のリフレッシュ走査を必要とする表示装置で用いられるインターフェース信号である。そして、本発明の第２の実施形態で使用するもう１つのインターフェース信号である表示データ変化信号ＤＣＨは、ある画素の表示データが前のフレームでの表示データと異なる場合に、‘ハイ’レベルとなる信号である。この表示データ変化信号ＤＣＨは、例えば、システムが持つメモリに前回転送した１フレーム分の表示データを記憶しておき、次の１フレーム分の表示データを転送する際に、システムが持つメモリに記憶された表示データと比較し、異なる場合に表示データ変化信号ＤＣＨを‘ハイ’レベルとして出力される信号である。
【００４８】
次に、図１０、図１１を参照して、変換回路８０２の構成と動作とについて説明する。
【００４９】
変換回路８０２は、図１０に示すように、例えば、カウンタ回路１００１、１００２、反転回路１００３、ラッチ回路１００４、１００５、１００６、加算器１００７、及び、描画アクセス信号生成部１００８から構成される。
【００５０】
図１０に示す変換回路８０２において、カウンタ回路１００１は、垂直同期信号ＶＳＹＮＣが‘ハイ’レベルとなるとリセットされて‘０’となり、ディスプタイミング信号ＤＴＭＧの立ち上がりに同期して、ディスプタイミング信号ＤＴＭＧをカウントアップする。従って、このカウンタ回路１００１が出力する図１１に示すカウントデータＹＣＮＴは、現在表示データＤＡＴＡが転送されている画素の垂直方向のアドレスを示すことになる。ラッチ回路１００４は、カウンタ回路１００１のカウントデータＹＣＮＴを表示データ変化信号ＤＣＨの立ち上がりでラッチすることにより、表示データが変化する画素部の垂直方向のアドレスＡＤ（ｙ方向）を出力することができる。
【００５１】
一方、カウンタ回路１００２は、水平同期信号ＨＳＹＮＣをリセット信号として、クロック信号ＤＣＬＫの立ち下がりで‘０’にリセットされる。その後、カウンタ回路１００２は、ディスプタイミング信号ＤＴＭＧをカウントイネーブル信号として、ＤＴＭＧが‘ハイ’レベルの期間クロック信号ＤＣＬＫの立ち下がりに同期してクロック信号ＤＣＬＫをカウントアップしていく。そのため、このカウンタ回路１００２のカウントデータＸＣＮＴに加算器１００７により‘１’を加算したデータは、現在表示データが転送されている画素の水平方向のアドレスを示すことになる。従って、ラッチ回路１００５が、表示データ変化信号ＤＣＨの立ち上がりに同期してカウンタ回路１００２のカウンタデータＸＣＮＴをラッチすることにより、加算器１００７は、表示データが変化する画素部の水平方向のアドレスＡＤ（ｘ方向）を出力することができる。
【００５２】
また、ラッチ回路１００６は、表示データ変化信号ＤＣＨをラッチイネーブル信号とし、信号ＤＣＨが‘ハイ’レベルの期間中にクロック信号ＤＣＬＫの立ち下がりに同期して表示データＤＡＴＡをラッチする。これにより、図１０に示す変換回路８０２は、表示データが変化する画素部のアドレス信号を出力すると同時に、変化した表示データＣＤＡＴＡをも出力することが可能となる。さらに、描画アクセス信号生成部１００８は、表示データ変化信号ＤＣＨから描画アクセス信号であるアクセス信号ＣＳ及びライトイネーブル信号ＷＥを生成する。アクセス信号ＣＳは、表示データ変化信号ＤＣＨを反転した信号であり、‘ロウ’レベルとなる期間が、システムが１画素分の表示データを転送するのに必要な期間（例えば、クロック信号ＤＣＬＫの周期）と等しくなる。ライトイネーブル信号ＷＥは、‘ロウ’レベルの幅がアクセス信号ＣＳよりも短く、ライトイネーブル信号ＷＥの立ち上がりで、変換回路８０２が出力する表示データＣＤＡＴＡをラッチできるようなタイミングの信号とされる。
【００５３】
前述したように本発明の第２の実施形態による液晶表示装置は、図８に示したような構成を持つ変換回路８０２を備えることにより、リフレッシュ走査に対応したシステムからのインターフェース信号を、ＳＲＡＭインターフェース信号に対応した画素部のアドレス信号、表示データ、及び描画アクセス信号に変換することが可能となる。
【００５４】
これにより、本発明の第２の実施形態による液晶表示装置は、リフレッシュ走査に対応したシステムからのインターフェース信号であっても、リフレッシュ走査の場合のように全画面をある一定の周期で書き換えて表示を行う必要がなく、書き換えの必要な部分のみを書き換えていくことが可能となり、静止画等の表示データの変化が少ない画像を表示した場合に、電圧を印加する画素数を大幅に削減して、低消費電力化を実現することができる。
【００５５】
図１２は本発明の第３の実施形態による液晶表示装置の画素構造を説明する図、図１３は図１２に示す液晶表示装置の駆動方法を説明するタイミングチャートであり、次に、図１２、図１３を参照して、本発明の第３の実施形態による液晶表示装置の構成と動作とを説明する。図１２における符号は、図１の場合と同一である。
【００５６】
本発明の第３の実施形態による液晶表示装置は、図１２に示すように、１つの画素を２個のＭＯＳトランジスタにより構成し、例えば、第１のＭＯＳトランジスタのゲートを縦方向の画素共通の第１ゲート電極に、ドレインを全画素共通な電圧レベルを印加するドレイン電極に、ソースを第２のＭＯＳトランジスタのドレインに接続している。また、第２のＭＯＳトランジスタのゲートは、横方向の画素共通の第２ゲート電極に、ソースはメモリー機能を有する液晶セル、例えば、強誘電性液晶を用いた液晶セルを介して全画素共通のコモン電極に接続されている。
【００５７】
本発明の第３の実施形態による液晶表示装置は、システムからのインターフェース信号として表示データが変化した画素のアドレス信号、表示データ信号、及び、描画アクセス信号を含むインターフェース信号、例えば、ＳＲＡＭインターフェース信号を用いている。従って、周辺回路であるデータ信号駆動回路１０１、走査信号駆動回路１０３、及び、電圧レベル発生回路１０４は、本発明の第１の実施形態で説明したデータ信号駆動回路１０１、走査信号駆動回路１０３、及び、電圧レベル発生回路１０４の動作とほぼ同一であり、ここでは説明を省略する。但し、本発明の第３の実施形態による図１２に示す液晶表示装置に含まれる電圧レベル発生回路１０４は、電圧レベルＶlev と共にコモン電圧Ｖcom を出力する。また、走査信号駆動回路１０３は、走査ライン信号Ｖｙとして、第２ゲート電極に接続されている第２のＭＯＳトランジスタのゲートへ、選択時にオン電圧を印加するために、逆極性となり、走査ライン選択時に‘ハイ’レベルとなる走査ライン信号を出力している。
【００５８】
本発明の第３の実施形態による液晶表示装置の動作を説明する図１３において、システムから転送されたアドレス信号が、ＡＤ（ｘ方向）‘３’、ＡＤ（ｙ方向）‘４’であるとする。まず、走査信号駆動回路１０３は、アドレスに対応して第２ゲート電極にＶy4を印加する。これにより、垂直方向で４番目の走査ライン上の第２のＭＯＳトランジスタはオン状態となる。また、データ信号駆動回路１０１は、アドレスに対応して、第１ゲート電極にＶx3を印加する。これにより、水平方向で３番目のカラム上の第１のＭＯＳトランジスタがオン状態となる。
【００５９】
前述の動作により、アドレス信号ＡＤ（ｘ方向）、ＡＤ（ｙ方向）に対応した画素部だけ、第１及び第２のＭＯＳトランジスタがオン状態なり、液晶セル３４にだけ電圧レベル発生回路１０４が発生する電圧レベルＶlev が印加されることになる。このとき、液晶セル３４を含む画素部の表示データは‘０’であるため、データ信号駆動回路１０１は、電圧レベル制御信号Ｖx3の‘ハイ’レベルの期間をtoffとし、第１のＭＯＳトランジスタがオフ状態になるタイミングで、液晶セル３４に印加される電圧が負極性の電圧Ｖoff となるように調整している。これにより、液晶セル３４は、表示データ‘０’に対応した暗状態（透過率、小）を記憶することになる。
【００６０】
また、液晶セル７２を含む画素部の表示データは‘１’であるので、この場合、データ信号駆動回路１０１は、電圧レベル制御信号Ｖx7の‘ハイ’レベルの期間をton とし、第１のＭＯＳトランジスタがオフ状態になるタイミングで、液晶セル７２に印加される電圧が正極性の電圧Ｖonとなるように調整している。これにより液晶セル７２は、表示データ‘１’に対応した明状態（透過率、大）を記憶することになる。
【００６１】
前述で説明したように、本発明の第３の実施形態による液晶表示装置は、ＳＲＡＭインターフェース信号を用い、図１２に示すようにメモリ機能を有する液晶セルを用いた液晶表示装置の構成にすることにより、リフレッシュ走査の場合のように全画面をある一定の周期で書き換えて表示を行う方式ではなく、書き換えの必要な部分のみを書き換えていく液晶表示装置を容易に実現することが可能となる。これにより、前述した本発明の第３の実施形態は、リフレッシュ走査による全画面の書き換えではなく、表示データが変化する部分だけを選択し、変化した表示データを書き込むだけでよいので、静止画等の表示データがほとんど変化しない表示パターンを表示したとき、電圧を印加する画素数を大幅に削減することが可能となり、低消費電力化を実現することができる。
【００６２】
さらに、本発明の第３の実施形態による液晶表示装置において、本発明の第２の実施形態で説明した変換回路８０２を用いることにより、システムからのインターフェース信号として、リフレッシュ走査に対応した信号を用いても、書き換えの必要な画素部のみを書き換えていくことができる液晶表示装置を容易に実現することが可能となる。
【００６３】
また、本発明の第３の実施形態は、本発明の第１の実施形態の場合と同様に、電圧レベルＶlev の波形を矩形としたが、本発明は、これに限られるわけではなく、この電圧レベルＶlev 及び電圧レベル制御信号Ｖｘの‘ハイ’レベルの時間ton 、toffを調整することにより、最終的にＭＯＳトランジスタがオフ状態になる時点で、メモリ機能を有する液晶セルが、どちらの状態を記憶するかを明確にできるように調整されていれば問題なく適用することができる。また、本発明の実施形態は、メモリ機能を持つ液晶セルとして、強誘電性液晶を用いるとして説明したが、本発明は、前述した電圧レベルＶlev 、電圧レベル制御信号Ｖｘの‘ハイ’レベルの時間ton 、toff等を調整することにより、メモリ機能を有する他の液晶セルを使用して同様な液晶表示装置を構成することも可能となる。
【００６４】
なお、前述した本発明の第３の実施形態による液晶表示装置は、現在広く使用されているアモルファスシリコンＴＦＴを用いて製造することが可能であるが、本発明は、その効果をより高めるために、周辺回路と画素とを一体に形成することが可能な低温ポリシリコンＴＦＴを使用して製造することも可能である。
【００６５】
図１４は前述した本発明の実施形態による液晶表示装置を使用して構成した情報機器の構成を示すブロック図であり、以下、これについて説明する。図１４において、１４０１は液晶表示装置を備えた情報機器、１４０２は液晶表示装置、１４０３は中央処理装置、１４０４は入力装置、１４０５は記憶装置、１４０６は出力装置、１４０７は電源装置である。
【００６６】
図１４に示す情報機器１４０１は、本発明の第１〜第３実施形態による液晶表示装置、すなわち、表示データが変化する画素部分だけの書き換えを実現できる液晶表示装置を備えた情報機器である。この情報機器１４０１は、例えば、コンピューターであり、前述までで説明した本発明の第１〜第３実施形態による液晶表示装置１４０２と、相互にシステムバスを介して接続された中央処理装置１４０３、入力装置１４０４、記憶装置１４０５、及び、出力装置１４０６と、電源回路１４０７とにより構成されている。
【００６７】
中央処理装置１４０３は、中央制御の働きをし、計算、論理、及び、実行の決定を行い、入力装置１４０４、出力装置１４０６と、記憶装置１４０５との間での信号の伝送を制御する。記憶装置１４０５は、命令やデータの記憶に使用され、入力装置１４０４は、キーボード、マウス等であり、必要な情報をコンピューターに入力する。入力情報はデータであってもプログラムであってもよい。また、出力装置１４０６は、プリンタ、磁気テープや磁気ディスクのような補助記憶装置であってよく、コンピューターの内部データをプリンタに書き出したり、磁気テープや磁気ディスクの様な補助記憶装置に記憶したりする。また、電源回路１４０７は、液晶表示装置１４０２、及び、情報機器１４０１のその他の電源を必要とする構成要素に電源を供給している。
【００６８】
前述した情報機器１４０１は、中央処理装置１４０３が、表示データが変化する画素部の水平方向のアドレスを示す信号、垂直方向のアドレスを示す信号、及び、表示データ、例えば、汎用のＳＲＡＭインターフェース信号を、本発明の第１の実施形態または本発明の第３の実施形態で説明した液晶表示装置１４０２に入力することにより表示を制御しており、装置全体の消費電力を低減して表示を行うことが可能となる。
【００６９】
また、前述の情報機器１４０１において、出力装置１４０６が出力するリフレッシュ走査に対応したインターフェース信号、例えば、表示データ信号、及び１水平期間中に１回の割合で有効になる水平同期信号、１フレーム期間中に１回の割合で有効になる垂直同期信号、クロック信号、有効な表示データの範囲を示すディスプタイミング信号等を含むインターフェース信号を、本発明の第２の実施形態として説明した液晶表示装置１４０２に入力することにより、液晶表示装置の消費電力を低減した情報機器を実現することが可能となる。
【００７０】
前述した図１４に示すように構成される情報機器は、その表示装置を本発明の第１〜第３の実施形態として説明した液晶表示装置を備えることにより、情報機器の低消費電力化実現することが可能となり、情報機器の中でも低消費電力化が更に必要なノートパソコンや、電子手帳等の携帯情報端末機器に適用することにより大きな効果を得ることができる。
【００７１】
【発明の効果】
以上説明したように本発明によれば、メモリ機能を有する液晶セルを用いた液晶表示装置において、システムからのインターフェース信号として、表示データが変化する画素部のアドレス信号、表示データ信号及び描画アクセス信号を含むインターフェース信号を用いることにより、書き換えの必要な画素のみを選択し表示を書き換えるだけてよくなるので、静止画や、静止部分の多い画像を表示した時に、電圧を印加しなければならない画素数を大幅に削減することが可能となり、低消費電力化を実現することができる。
【００７２】
また、本発明によれば、システムから転送されるインターフェース信号が、リフレッシュ走査に対応した信号であっても、表示データ変化信号ＤＣＨ及びそれらの信号をＳＲＡＭインターフェース信号に相当するアドレス信号、表示データ信号及び描画アクセス信号に変換する変換回路を用いることにより、書き換えの必要な画素のみを選択し表示を書きかえる駆動が可能となり、低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による液晶表示装置の画素構造を説明する図である。
【図２】従来技術による液晶ディスプレイの画素構造を説明する図である。
【図３】図１に示す液晶表示装置の駆動方法を説明するタイミングチャートである。
【図４】図１における走査信号駆動回路の構成を示すブロック図である。
【図５】図４に示す走査信号駆動回路の動作を説明するタイミングチャートである。
【図６】図１におけるデータ信号駆動回路の構成を示すブロック図である。
【図７】図６に示すデータ信号駆動回路の動作を説明するタイミングチャートである。
【図８】本発明の第２の実施形態による液晶表示装置の画素構造を説明する図である。
【図９】本発明の第２の実施形態におけるシステムからのインターフェース信号を示説明するタイミングチャートである。
【図１０】図８における変換回路の構成を示すブロック図である。
【図１１】図８に示す変換回路の動作を説明するタイミングチャートである。
【図１２】本発明の第３の実施形態による液晶表示装置の画素構造を説明する図である。
【図１３】図１２に示す液晶表示装置の駆動方法を説明するタイミングチャートである。
【図１４】本発明の実施形態による液晶表示装置を使用して構成した情報機器の構成を示すブロック図である。
【符号の説明】
１１〜３３液晶セル
１０１データ信号駆動回路
１０２電圧レベル選択回路
１０３走査線信号駆動回路
１０４電圧レベル発生回路
４０１、６０１、６０２、１００４〜１００６ラッチ回路
４０２制御信号生成部
４０３、６０４出力チャネルセレクタ
４０４、６０５出力制御回路
４０５、６０６出力バッファ
６０３データパルス変換回路
８０２変換回路
１００１、１００２カウンタ回路
１００３反転回路
１００７加算器
１４０１情報機器
１４０２液晶表示装置
１４０３中央処理装置
１４０４入力装置
１４０５記憶装置
１４０６出力装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device and a driving method thereof, and more particularly, to a liquid crystal display device using a liquid crystal cell having a memory function and a driving method thereof.
[0002]
[Prior art]
Liquid crystal material having a memory function capable of storing two states of bright state (transmittance, large) and dark state (transmittance, small), that is, two different voltage applied states as two display states For example, a ferroelectric liquid crystal material is known. A liquid crystal display using a ferroelectric liquid crystal does not deteriorate in contrast even when the number of scanning lines increases, and can perform display with high image quality without flicker. In addition, liquid crystal displays using ferroelectric liquid crystals have a faster switching speed than STN and TN liquid crystals, can prevent image blurring during rewriting, and do not require alternating control signals for display control. Thus, it is not necessary to always refresh the entire screen. For this reason, a liquid crystal display using a ferroelectric liquid crystal is suitable for improving the responsiveness in mouse operation and window operation, which is indispensable in current computer applications, and for displaying moving images. Is. As a conventional technique related to a driving method of a liquid crystal display (liquid crystal display device) using a ferroelectric liquid crystal as a liquid crystal cell, for example, the technique described in “Color liquid crystal display” (Industry books) p97 to p113 edited by Keisuke Kobayashi is known. It has been.
[0003]
FIG. 2 is a diagram for explaining a pixel structure of a liquid crystal display according to the prior art. Hereinafter, the prior art will be described with reference to FIG. In FIG. 2, 101 is a data signal driving circuit, 103 is a scanning line signal driving circuit, and 11 to 33 are liquid crystal cells.
[0004]
The liquid crystal display according to the prior art shown in FIG. 2 has a simple matrix type panel configuration, and is formed by forming liquid crystal cells 11 to 33 at intersections of horizontal scanning lines and vertical data signal lines, respectively. Yes. This display is driven by applying a potential difference between the scanning voltage applied from the scanning signal driving circuit 103 to the scanning line and the data voltage applied from the data signal driving circuit 101 to the data signal line to the liquid crystal cell. When this potential difference is positive and exceeds a certain threshold voltage, the liquid crystal cell becomes bright and memorizes the state. In addition, the dark state can be stored in the liquid crystal cell by applying a voltage having a polarity opposite to that when the bright state is stored and exceeding a certain threshold voltage.
[0005]
As one of the driving methods for the liquid crystal display having the above-described structure, there is a method by “refresh scanning” in which the entire screen is always written at a constant speed. In this method, the scanning signal driving circuit 103 applies a selection voltage for selecting a scanning line for writing a display, and the data signal driving circuit 101 applies to each liquid crystal cell so as to correspond to the display data of the selected scanning line. By applying a data voltage, writing to a liquid crystal cell on one scanning line is performed. The scanning signal driving circuit 103 can select all the scanning lines and repeat this operation to write the entire screen.
[0006]
[Problems to be solved by the invention]
Since the above-described liquid crystal display device using a liquid crystal cell having a memory function according to the prior art performs display by driving scanning lines in a line sequential manner, data corresponding to display data at a rate of once per frame. A voltage is applied to the liquid crystal cell. For this reason, the above-described conventional liquid crystal display device has a problem in that extra power is consumed because voltage application is repeated even when a pattern in which display data such as a still image does not change is displayed for a long time. have.
[0007]
An object of the present invention is to provide a liquid crystal display device and a driving method thereof that can solve the above-described problems of the prior art and can significantly reduce power consumption for display.
[0008]
[Means for Solving the Problems]
According to the present invention, the object is to provide a liquid crystal display device using a liquid crystal cell having a memory function, on one inner surface of two substrates disposed opposite to each other with a liquid crystal layer interposed therebetween. A liquid crystal cell having a common electrode and a gate electrode, a plurality of drain electrodes parallel to the common electrode, and having a memory function at an intersection of the common electrode and the gate electrode, and the gate electrode and the drain electrode A liquid crystal panel having a switching element that is connected and controls the liquid crystal cell via a common electrode, a data signal drive circuit that drives the gate electrode, a scanning signal drive circuit that drives the common electrode, and a drive for the drain electrode And a voltage level selection circuit that performs display as display information in a vertical direction of the liquid crystal cell whose display state changes according to display data. An address signal indicating a dress, an address signal indicating a horizontal address, and display data indicating a display state are used. The data signal driving circuit and the scanning signal driving circuit are one of the liquid crystal cells based on the address. The voltage level selection circuit outputs a voltage signal that enables the display state of the liquid crystal cell to be changed to the drain electrode, thereby changing the display state of the liquid crystal cell at the position where the display state has changed. Achieved.
[0009]
The object is to control one of the liquid crystal cells by the data signal driving circuit, the scanning signal driving circuit, and the voltage level selection circuit, and the scanning signal driving circuit corresponds to the address signal for instructing the address in the vertical direction. A scanning line signal active signal is applied to the common electrode, and the data signal driving circuit displays on the gate electrode corresponding to the address signal designating the horizontal address according to the display data of the liquid crystal cell to be selected. In order to memorize the state, a voltage level control signal with a pulse width controlled is applied so that the switching element is turned off in the first half or the second half of the active period of the scan line signal applied to the same liquid crystal cell. The voltage level selection circuit uses the same potential as the active and inactive potentials of the scanning line signal as a reference potential. Te, In the first half and the second half of the active period of the scan line signal, a voltage level having an on-level and an off level is achieved by carrying out by applying to said drain electrode.
[0012]
Furthermore, the object is to display a signal corresponding to refresh scanning in which the display information is stored in all the liquid crystal cells in accordance with display data for one frame at a certain period. In response, the address signal indicating the vertical address of the liquid crystal cell whose display state changes, the address signal indicating the horizontal address, and the information converted into display data indicating the display state, or CPU and SRAM This is achieved by the SRAM interface signal, which is an interface signal of the above, and by the fact that the liquid crystal cell having the memory function is a liquid crystal cell composed of a ferroelectric liquid crystal.
[0013]
Specifically, in the present invention, a plurality of common electrodes and gate electrodes that are orthogonal to each other are parallel to the common electrode on one inner surface of two substrates that are arranged to face each other with a liquid crystal layer interposed therebetween. A plurality of drain electrodes are formed, and a liquid crystal cell having a memory function and a switching element are formed at the intersection. All the switching elements are composed of, for example, thin film transistors, and the drains of the thin film transistors are connected to the drain electrodes. The drain electrode is applied with a voltage level that determines the state of the liquid crystal cell, connected to one side of the liquid crystal cell without the source of the thin film transistor, the opposite side of the liquid crystal cell is connected to the common electrode, A thin film transistor to which a scanning line signal for selecting one scanning line from a plurality of scanning lines arranged in the vertical direction is applied A gate is connected to the gate electrode, and a voltage level control signal for controlling a voltage level applied to the liquid crystal cell is selected from the liquid crystal cells arranged in the horizontal direction and applied to the gate electrode. The thin film transistor is turned on when the potential difference between the voltages applied to the gate electrode and the common electrode exceeds a specified value, and turned off when the voltage difference is smaller than the specified value. When the liquid crystal cell is a liquid crystal display device to which a potential difference between voltages applied to the drain electrode and the common electrode is applied, a signal indicating the vertical address of the liquid crystal cell whose display state changes according to display data The signal indicating the horizontal address and the display data corresponding to the display state are transmitted between the system and the liquid crystal display device. Used as interface signals, by only thin film transistor connected to the liquid crystal cell is a display state changes according to the display data on, and wherein the changing the display state.
[0014]
Further, the present invention controls the display of the liquid crystal display device that changes the display state by turning on only the thin film transistor connected to the liquid crystal cell whose display state changes according to the display data. The scanning line signal active indicating the scanning line is applied to the common electrode of the liquid crystal cell corresponding to the signal indicating the address of the scanning line, and the active and inactive scanning line signals applied to the same liquid crystal cell are applied to the drain electrode. A liquid crystal corresponding to a signal indicating a horizontal address by applying a voltage level having an on level and an off level in the first half and the second half of the active period of the scanning line signal, using the same potential as the reference potential as the reference potential. It is applied to the same liquid crystal cell so that the display state corresponding to the display data of the selected liquid crystal cell is stored in the cell gate electrode. The first half of the active period of the scan line signal that, or, as the thin film transistor is turned off later, and performs by applying a voltage level control signal having a controlled pulse width.
[0017]
Further, the present invention is characterized in that, for example, a liquid crystal cell composed of a ferroelectric liquid crystal is used as the liquid crystal cell having the memory function.
[0018]
The present invention also provides a central processing unit that performs central control, performs computation, logic, and effective determination, and transmits signals to and from input devices, output devices, and storage devices, and stores instructions and data. In an information device comprising a liquid crystal display device comprising a storage device used, an input device for inputting information to the information device, and an output device for outputting information from the inside of the information device to the outside A liquid crystal display device having the above-described configuration is used as the liquid crystal display device.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a liquid crystal display according to the present invention and a driving method thereof will be described in detail with reference to the drawings.
[0020]
1 is a diagram for explaining a pixel structure of a liquid crystal display device according to a first embodiment of the present invention, FIG. 3 is a timing chart for explaining a driving method of the liquid crystal display device shown in FIG. 1, and FIG. 4 is a scanning signal in FIG. FIG. 5 is a timing chart for explaining the operation of the scanning signal driving circuit shown in FIG. 4, FIG. 6 is a block diagram showing the configuration of the data signal driving circuit in FIG. 1, and FIG. 6 is a timing chart for explaining the operation of the data signal driving circuit shown in FIG. 1, 4, and 6, 102 is a voltage level selection circuit, 104 is a voltage level generation circuit, 401, 601, and 602 are latch circuits, 402 is a control signal generator, 403 and 604 are output channel selectors, 404, Reference numeral 605 denotes an output control circuit, reference numerals 405 and 606 denote output buffers, reference numeral 603 denotes a data pulse conversion circuit, and other reference numerals are the same as those in FIG.
[0021]
A liquid crystal display device according to the first embodiment of the present invention shown in FIG. 1 includes a liquid crystal cell having a memory function, for example, a liquid crystal cell using a ferroelectric liquid crystal material, a switching element, for example, an N-type MOS transistor, It has the pixel which consists of. Each MOS transistor has a vertical pixel at the gate. General A gate electrode is connected, a drain common drain electrode is connected to the drain, and a pixel common common electrode on the opposite side is connected to the source via a liquid crystal cell. The gate electrode has a voltage level control signal (Vx1, Vx2,...) Output from the data signal driving circuit 101, and the drain electrode has a voltage level signal (Vd1, Vd2,...) Output from the voltage level selection circuit 102. The scanning line signals (Vy1, Vy2,...) Output from the scanning signal driving circuit 103 are applied to the common electrode.
[0022]
On the other hand, the peripheral circuit includes a data signal driving circuit 101 that outputs a voltage level control signal, a voltage level selection circuit 102 that outputs a voltage level, a scanning signal driving circuit 103 that outputs a scanning line signal, and a voltage level reference. And a voltage level generation circuit 104 that outputs a voltage waveform (Vlev). Further, the same number of voltage level selection circuits 102 (voltage level selection circuits 1 to n) are provided corresponding to the scanning lines, and are selected by the scanning line signal.
[0023]
Further, the interface signal 105 between the liquid crystal display device and the system shown in FIG. 1 includes a signal indicating a vertical address of a pixel whose display state changes according to display data, a signal indicating a horizontal address, and An interface signal containing display data is used. This interface signal may be, for example, an SRAM interface signal that is an interface signal between the CPU and a general-purpose SRAM. The SRAM interface signal transferred from the system includes an address signal indicating a display position in the horizontal direction and the vertical direction, a display data signal, and a drawing access signal, and is transferred to the data signal driving circuit 101 and the scanning signal driving circuit 103. Is done. Further, the control signal and the latch signal 106 generated by the scanning signal driving circuit are transferred to the data signal driving circuit 101 and the voltage level generation circuit 104.
[0024]
Next, operations of the data signal driving circuit 101, the voltage level selection circuit 102, the scanning signal driving circuit 103, and the voltage level generation circuit 104 will be described with reference to a timing chart shown in FIG.
[0025]
The SRAM interface signal used in the first embodiment of the present invention is displayed only when there is a change in display data as shown in FIG. 3 as DATA, AD (x direction), and AD (y direction). This is a signal having the position (address) of the liquid crystal cell whose data is changed and the display data to be written in the liquid crystal cell. The position of the liquid crystal cell whose display data is changed is represented and transferred by a horizontal address AD (x direction) and a vertical address AD (y direction). The signal of the SRAM interface shown in FIG. 3 is a signal for rewriting the third liquid crystal cell in the horizontal direction and the fourth liquid crystal cell in the vertical direction to display data 0. The operation in this case will be described below.
[0026]
When the scanning signal driving circuit 103 shown in FIG. 1 receives the signal of the vertical address AD (y direction), the scanning line signal Vy4 applied to the fourth scanning line in the vertical direction is set to the “low” level for a certain period. Output as. The period during which the scanning line signal Vy4 is at the “low” level is equal to the period required when the SRAM interface signal transfers data of one liquid crystal cell, and the timing at which the scanning line signal Vy4 changes to the “low” level is This is synchronized with the rising edge of the control signal 106 generated by the scanning signal driving circuit 103. At this time, the scanning signal driving circuit 103 outputs a scanning line signal of “high” level to all scanning lines other than those designated by the vertical address AD (y direction).
[0027]
In response to a horizontal address AD (x direction) transferred from the system, the data signal drive circuit 101 outputs a voltage level control signal Vx applied to the drain electrode corresponding to the address as a “high” level. For example, in this case, since the horizontal address AD (x direction) is “3”, the voltage level control signal Vx3 is output as the “high” level. The timing at which the voltage level control signal changes to the “high” level is synchronized with the rise of the control signal 106 output from the scanning signal driving circuit 103, and the timing at which the scanning line signal Vy4 output from the scanning signal driving circuit 103 falls. Is the same as At this time, the data signal drive circuit 101 outputs a voltage level control signal other than the voltage control signal Vx3 specified by the address AD (x direction) as a “low” level. The period during which the data signal driving circuit 101 applies the “high” level voltage to the voltage control signal Vx3 changes according to the display data (DATA), and the voltage level Vd4 at the timing when the voltage level control signal Vx3 falls. Thus, the state of the liquid crystal cell 34 having a memory function (the liquid crystal cell not shown in FIG. 1 but positioned below the liquid crystal cell 33 in FIG. 1) is determined.
[0028]
The voltage level Vd4 to be applied to the drain electrode of the pixel 34 is the voltage level Vlev output from the voltage level generation circuit 104 when the select signal Vy4 to the voltage level selection circuit 4 is at the “low” level. Output. The voltage level Vlev generated by the voltage level generation circuit 104 is based on the control signal 106 output from the scanning signal drive circuit 103 and is a period during which the scan line signal Vy4 output from the scan signal drive circuit 103 is at the “low” level. For example, a voltage waveform in which the first half is a “low” level and the second half is a “high” level is generated and output to the voltage level selection circuit 102. On the other hand, the other voltage level selection circuits 1, 2, 3, 5,... Have the scanning line signals (Vy1, Vy2, Vy3, Vy5,. The voltage level Vlev is not selected and a high level voltage is output as the voltage level (Vd1, Vd2, Vd3, Vd5,...).
[0029]
In the case of a ferroelectric liquid crystal as a liquid crystal cell having a memory function used in the embodiment of the present invention, a bright state is memorized when a positive voltage exceeding a certain threshold voltage is applied, and exceeds a certain threshold voltage. When a negative voltage is applied, the dark state is stored. Therefore, the first half “low” period in the voltage level Vlev output from the voltage level generation circuit 104 corresponds to the display data DATA “0”, which is a voltage level for storing the dark state, and the second half “high” period. The “period corresponds to the display data DATA“ 1 ”and becomes a voltage level for storing the bright state.
[0030]
In the illustrated example, the voltage level control signal Vx3 output from the data signal driving circuit 101 corresponds to the display data DATA '0' so that a negative voltage is applied to the liquid crystal cell. Since Vx3 falls during the “low” period, the output is controlled to the “high” level only during the toff period. When the display data DATA is “1”, the scanning line signal Vy of the scanning signal driving circuit is “low” level and the voltage level Vd is “high” so that a positive voltage is applied to the liquid crystal cell. During the period, the high level is output to the voltage level control signal Vx for the period of ton so that the voltage level control signal Vx falls from the high level to the low level.
[0031]
Due to the operations of the data signal driving circuit 101, the voltage level selection circuit 102, the scanning signal driving circuit 103, and the voltage level generation circuit 104 as described above, the common electrode of the NMOS transistor connected to the liquid crystal cell 34 is connected to the common electrode of the NMOS transistor. The “low” level of the scanning line signal Vy4 output from the scanning signal driving circuit 103 is applied. Further, since the high level of the voltage level control signal Vx3 output from the data signal drive circuit 101 is applied to the gate electrode, the NMOS transistor is turned on, and the voltage level Vd4 output from the voltage level selection circuit 4 Is applied to the liquid crystal cell 34. After the toff period, the voltage level control signal Vx3 changes to the “low” level, so that the NMOS transistor is turned off. Accordingly, since the voltage finally applied to the liquid crystal cell 34 is a negative voltage Voff exceeding a certain threshold voltage, the dark state (transmittance, small) is stored in the liquid crystal cell 34. .
[0032]
Similarly, since the next SRAM interface signal is transferred with AD (x direction) '7', AD (y direction) '2', and display data '1', it is first connected to the liquid crystal cell 72. The “low” level of the scanning line signal Vy2 output from the scanning signal driving circuit 103 is applied to the common electrode of the NMOS transistor. Further, since the voltage level control signal Vx7 output from the data signal driving circuit 101 is applied to the gate electrode at a “high” level, the NMOS transistor is turned on, and the voltage level output from the voltage level selection circuit 2 is applied. Vd2 is applied to the liquid crystal cell 72. In this case, since the display data DATA is “1”, the voltage level control signal Vx7 changes to “low” level after the period of ton, and the NMOS transistor is turned off. Accordingly, since the voltage finally applied to the liquid crystal cell 72 becomes a positive voltage Von exceeding a certain threshold voltage, the liquid crystal cell 72 stores a bright state (transmittance, large). .
[0033]
As described above, by using the address signal AD and the data signal DATA transferred as the SRAM interface signal, it is possible to select and rewrite only the portion where the display is rewritten in the entire screen, not the refresh scan, by the NMOS transistor. Is possible.
[0034]
Next, the configuration and operation of the scanning signal drive circuit 103 will be described with reference to FIGS.
[0035]
As shown in FIG. 4, the scanning signal driving circuit 103 includes a latch circuit 401, a control signal generation unit 402, an output channel selector 403, an output control circuit 404, and an output buffer 405.
[0036]
In the scanning signal driving circuit 103 configured as described above, a vertical address signal AD (y direction) included in the SRAM interface signal, an access signal CS and a write enable signal WE, which are drawing access signals, are shown in FIG. 5 is input at the timing shown in FIG. As for the input signal, the address signal and the data signal when the access signal CS is at the “low” level are valid data. Further, the write enable signal WE is at the “low” level for a certain period in the period in which the address data of one pixel is transferred. The drawing access signals (CS, WE) are input to the control signal generation unit 402, and the control signal generation unit 402 generates and outputs a latch signal and a control signal at the timing shown in FIG. The latch signal can be easily generated by taking the NOR logic of the drawing access signals CS and WE. The control signal is a signal that allows the latch of the display data DATA by shifting the latch signal and the rising edge of the control signal.
[0037]
The vertical address signal AD (y direction) is input to the latch circuit 401 and is latched at the rising timing of the latch signal output from the control signal generator 402. The address signal ADY held by the latch circuit 401 is input to the output channel selector 403. The output channel selector 403 receives one terminal corresponding to ADY in synchronization with the rise of the control signal output from the control signal generation unit 402. A selection signal is output to one of the terminals B1 to Bn so as to be selected. The output control circuit 404 outputs a “low” level signal for a certain period in synchronization with the rising edge of the control signal to the terminal corresponding to the vertical address ADY according to the selection signal output from the output channel selector 403. To do. The period during which the output control circuit 404 outputs a “low” level is adjusted to be the same as the period during which the SRAM interface signal outputs an address signal for one pixel. Finally, the output buffer 405 adjusts the output of the output control circuit to the “high” level and “low” level potentials of the scanning line signal, and outputs them to the output terminals Vy1 to Vyn.
[0038]
Next, the configuration and operation of the data signal driving circuit 101 will be described with reference to FIGS.
[0039]
As shown in FIG. 6, the data signal driving circuit 101 includes latch circuits 601 and 602, a data pulse conversion circuit 603, an output channel selector 604, an output control circuit 605, and an output buffer 606.
[0040]
The data signal driving circuit 101 configured as described above includes a horizontal address signal AD (x direction) included in the SRAM interface signal, display data DATA, a latch signal output from the scanning signal driving circuit 103, and a control signal. Is input at the timing shown in FIG. The horizontal address signal AD (x direction) is input to the latch circuit 601, and is latched by the latch circuit 601 at the rising timing of the latch signal. The address signal ADX held by the latch circuit 601 is input to the output channel selector 604, and the output channel selector 604 selects one terminal corresponding to ADX in synchronization with the rising edge of the control signal. A selection signal is output to one of the terminals.
[0041]
The latch circuit 602 latches the display data DATA in synchronization with the rising edge of the control signal. Display data D held by the latch circuit 602 is input to the data pulse conversion circuit 603. The data pulse conversion circuit 603 rises to the “high” level in synchronization with the rise of the control signal, and when the display data D is “0”, it outputs the “high” level only during the period of toff, and the display data D is “1”. In the case of ', output a signal that becomes'high' level only for the period of ton. The output control circuit 605 outputs the signal generated by the data pulse conversion circuit 603 to the output pin corresponding to the address signal D according to one of the selection signals A1 to An output from the output channel selector 604, and others. A low level signal is output to the output pin. Finally, the output buffer 606 adjusts the output of the output control circuit 605 to the “high” level and “low” level potentials of the voltage level control signal, and outputs signals Vx1 to Vxn to each output terminal. .
[0042]
As described above, the liquid crystal display device according to the first embodiment of the present invention uses the SRAM interface signal and has the configuration of the liquid crystal display device using the liquid crystal cell having the memory function as shown in FIG. Therefore, it is possible to easily realize a liquid crystal display device that rewrites only a portion that needs to be rewritten, instead of a method of rewriting and displaying the entire screen at a certain period as in the case of refresh scanning. As a result, the above-described first embodiment of the present invention does not rewrite the entire screen by refresh scanning, but selects only the portion where the display data changes and writes the changed display data to display a still image or the like. When a display pattern in which data hardly changes is displayed, the number of pixels to which voltage is applied can be greatly reduced, and low power consumption can be realized.
[0043]
In the first embodiment of the present invention described above, the waveform of the voltage level Vlev is rectangular. However, the present invention is not limited to this, and the high level of the voltage level Vlev and the voltage level control signal Vx is not limited to this. By adjusting the level time ton and toff, the liquid crystal cell having the memory function is adjusted so that it can clearly determine which state is stored when the MOS transistor is finally turned off. Can be applied without any problem. In the embodiment of the present invention, the ferroelectric liquid crystal is used as the liquid crystal cell having the memory function. However, the present invention is the time when the voltage level Vlev and the voltage level control signal Vx are high. By adjusting ton, toff, etc., it is possible to construct a similar liquid crystal display device using another liquid crystal cell having a memory function.
[0044]
The liquid crystal display device according to the first embodiment of the present invention described above can be manufactured using amorphous silicon TFTs that are widely used at present, but the present invention is intended to further enhance the effect. It is also possible to manufacture by using a low temperature polysilicon TFT capable of integrally forming the peripheral circuit and the pixel.
[0045]
FIG. 8 is a diagram illustrating a pixel structure of a liquid crystal display device according to the second embodiment of the present invention, FIG. 9 is a timing chart illustrating interface signals from a system in the second embodiment of the present invention, and FIG. FIG. 11 is a block diagram showing the configuration of the conversion circuit in FIG. 8, FIG. 11 is a timing chart for explaining the operation of the conversion circuit shown in FIG. 8, and how is the second embodiment of the present invention with reference to FIGS. A liquid crystal display device will be described. 8 and 10, 802 is a conversion circuit, 1001 and 1002 are counter circuits, 1003 is an inverting circuit, 1004 to 1006 are latch circuits, 1007 is an adder, and other symbols are the same as those in the first embodiment. Are the same.
[0046]
The liquid crystal display device according to the second embodiment of the present invention uses a refresh scanning signal widely used in a display device such as a CRT as an interface signal from the system, and the display data also changes in this case. The rewriting of only the pixel portion is realized. Therefore, in the liquid crystal display device according to the second embodiment of the present invention, as shown in FIG. 8, the interface signal 801 corresponding to the refresh scan transferred from the system is converted to the pixel whose display data changes by the conversion circuit 802. This is implemented by converting the address signal AD in the horizontal direction (x direction), the address signal AD in the vertical direction (y direction), the data signal DATA, and the drawing access signals (CS and WE). . Accordingly, the liquid crystal display device according to the second embodiment of the present invention shown in FIG. 8 receives the interface signal 801 based on the refresh scanning signal as described above, and converts it into pixel-corresponding data changed by the conversion circuit 802. Since the signal processing can be performed in the same manner as in the case of the first embodiment of the present invention described above, the configuration may be the same. Accordingly, only the operations of the interface signal 801 and the conversion circuit 802 will be described below.
[0047]
The interface signal 802 from the system used in the second embodiment of the present invention shown in FIG. 9 is a vertical synchronization signal VSYNC (not shown) that becomes effective once in one frame period, and one in one scanning period. The horizontal synchronization signal HSYNC that becomes valid at the rate of the display, the display timing signal DTMG, the display data DATA, and the clock signal DCLK that are in the “high” level while the display data is valid, and display that requires normal refresh scanning Interface signal used in the device. The display data change signal DCH, which is another interface signal used in the second embodiment of the present invention, is set to the “high” level when the display data of a certain pixel is different from the display data in the previous frame. Is a signal. For example, the display data change signal DCH is stored in the memory of the system when the display data of one frame transferred last time is stored in the memory of the system and the display data of the next one frame is transferred. The display data change signal DCH is output as a “high” level when different from the displayed data.
[0048]
Next, the configuration and operation of the conversion circuit 802 will be described with reference to FIGS.
[0049]
As shown in FIG. 10, the conversion circuit 802 includes, for example, counter circuits 1001 and 1002, an inverting circuit 1003, latch circuits 1004, 1005, and 1006, an adder 1007, and a drawing access signal generation unit 1008.
[0050]
In the conversion circuit 802 shown in FIG. 10, the counter circuit 1001 is reset to “0” when the vertical synchronization signal VSYNC becomes “high” level, and counts the display timing signal DTMG in synchronization with the rise of the display timing signal DTMG. Up. Therefore, the count data YCNT shown in FIG. 11 output from the counter circuit 1001 indicates the vertical address of the pixel to which the display data DATA is currently transferred. The latch circuit 1004 can output the vertical address AD (y direction) of the pixel portion in which the display data changes by latching the count data YCNT of the counter circuit 1001 at the rising edge of the display data change signal DCH.
[0051]
On the other hand, the counter circuit 1002 is reset to “0” at the falling edge of the clock signal DCLK using the horizontal synchronization signal HSYNC as a reset signal. Thereafter, the counter circuit 1002 counts up the clock signal DCLK in synchronization with the fall of the clock signal DCLK while the DTMG is in the “high” level, using the display timing signal DTMG as a count enable signal. Therefore, the data obtained by adding “1” by the adder 1007 to the count data XCNT of the counter circuit 1002 indicates the horizontal address of the pixel to which the display data is currently transferred. Therefore, when the latch circuit 1005 latches the counter data XCNT of the counter circuit 1002 in synchronization with the rising edge of the display data change signal DCH, the adder 1007 causes the horizontal address AD (of the pixel portion where the display data changes. x direction) can be output.
[0052]
The latch circuit 1006 uses the display data change signal DCH as a latch enable signal, and latches the display data DATA in synchronization with the falling edge of the clock signal DCLK while the signal DCH is at the “high” level. Accordingly, the conversion circuit 802 shown in FIG. 10 can output the changed display data CDATA at the same time as outputting the address signal of the pixel portion where the display data changes. Further, the drawing access signal generation unit 1008 generates an access signal CS and a write enable signal WE that are drawing access signals from the display data change signal DCH. The access signal CS is a signal obtained by inverting the display data change signal DCH, and the period when it is at the “low” level is a period necessary for the system to transfer display data for one pixel (for example, the cycle of the clock signal DCLK). ). The write enable signal WE has a “low” level width shorter than that of the access signal CS, and has a timing at which the display data CDATA output from the conversion circuit 802 can be latched at the rising edge of the write enable signal WE.
[0053]
As described above, the liquid crystal display device according to the second embodiment of the present invention includes the conversion circuit 802 having the configuration as shown in FIG. It is possible to convert the pixel portion address signal, display data, and drawing access signal corresponding to the signal.
[0054]
Accordingly, the liquid crystal display device according to the second embodiment of the present invention rewrites and displays the entire screen at a certain period as in the case of the refresh scan, even if the interface signal is from the system corresponding to the refresh scan. It is possible to rewrite only the parts that need to be rewritten, and when displaying images with little change in display data such as still images, the number of pixels to which voltage is applied is greatly reduced. , Low power consumption can be realized.
[0055]
FIG. 12 is a diagram illustrating a pixel structure of a liquid crystal display device according to the third embodiment of the present invention. FIG. 13 is a timing chart illustrating a driving method of the liquid crystal display device shown in FIG. With reference to FIG. 13, the configuration and operation of a liquid crystal display device according to a third embodiment of the present invention will be described. The reference numerals in FIG. 12 are the same as those in FIG.
[0056]
In the liquid crystal display device according to the third embodiment of the present invention, as shown in FIG. 12, one pixel is composed of two MOS transistors. For example, the gate of the first MOS transistor is common to the vertical pixels. A drain is applied to the first gate electrode, a drain is applied to a voltage level common to all pixels, and a source is connected to the drain of the second MOS transistor. Also, the gate of the second MOS transistor is shared by the second gate electrode common to the pixels in the horizontal direction, and the source is common to all pixels via a liquid crystal cell having a memory function, for example, a liquid crystal cell using ferroelectric liquid crystal. Connected to the common electrode.
[0057]
The liquid crystal display device according to the third embodiment of the present invention receives, as an interface signal from the system, an interface signal including a pixel address signal, a display data signal, and a drawing access signal whose display data has changed, for example, an SRAM interface signal. Used. Therefore, the data signal driving circuit 101, the scanning signal driving circuit 103, and the voltage level generation circuit 104, which are peripheral circuits, are the data signal driving circuit 101, the scanning signal driving circuit 103, and the like described in the first embodiment of the present invention. The operation of the voltage level generation circuit 104 is almost the same, and the description is omitted here. However, the voltage level generation circuit 104 included in the liquid crystal display device shown in FIG. 12 according to the third embodiment of the present invention outputs the common voltage Vcom together with the voltage level Vlev. In addition, the scanning signal drive circuit 103 has a reverse polarity to apply the ON voltage to the gate of the second MOS transistor connected to the second gate electrode as the scanning line signal Vy, so that the scanning line is selected. A scanning line signal that sometimes becomes a “high” level is output.
[0058]
In FIG. 13 for explaining the operation of the liquid crystal display device according to the third embodiment of the present invention, the address signals transferred from the system are AD (x direction) '3' and AD (y direction) '4'. To do. First, the scanning signal driving circuit 103 applies Vy4 to the second gate electrode corresponding to the address. As a result, the second MOS transistor on the fourth scanning line in the vertical direction is turned on. The data signal driving circuit 101 applies Vx3 to the first gate electrode corresponding to the address. As a result, the first MOS transistor on the third column in the horizontal direction is turned on.
[0059]
By the above-described operation, the first and second MOS transistors are turned on only in the pixel portion corresponding to the address signals AD (x direction) and AD (y direction), and the voltage level generation circuit 104 is generated only in the liquid crystal cell 34. The voltage level Vlev to be applied is applied. At this time, since the display data of the pixel portion including the liquid crystal cell 34 is “0”, the data signal driving circuit 101 sets the high level period of the voltage level control signal Vx3 to toff, and the first MOS transistor is Adjustment is made so that the voltage applied to the liquid crystal cell 34 becomes the negative voltage Voff at the timing of turning off. As a result, the liquid crystal cell 34 stores a dark state (transmittance, small) corresponding to the display data “0”.
[0060]
In addition, since the display data of the pixel portion including the liquid crystal cell 72 is “1”, in this case, the data signal driving circuit 101 sets the period of the “high” level of the voltage level control signal Vx7 ton, and the first MOS The voltage applied to the liquid crystal cell 72 is adjusted to the positive voltage Von at the timing when the transistor is turned off. As a result, the liquid crystal cell 72 stores a bright state (transmittance, large) corresponding to the display data “1”.
[0061]
As described above, the liquid crystal display device according to the third embodiment of the present invention uses the SRAM interface signal and has the configuration of the liquid crystal display device using the liquid crystal cell having the memory function as shown in FIG. Therefore, it is possible to easily realize a liquid crystal display device that rewrites only a portion that needs to be rewritten, instead of a method of rewriting and displaying the entire screen at a certain period as in the case of refresh scanning. As a result, the above-described third embodiment of the present invention does not need to rewrite the entire screen by refresh scanning, but only selects the portion where the display data changes and writes the changed display data. When a display pattern with almost no change in display data is displayed, the number of pixels to which a voltage is applied can be greatly reduced, and low power consumption can be realized.
[0062]
Further, in the liquid crystal display device according to the third embodiment of the present invention, by using the conversion circuit 802 described in the second embodiment of the present invention, a signal corresponding to refresh scanning is used as an interface signal from the system. However, it is possible to easily realize a liquid crystal display device that can rewrite only the pixel portion that needs to be rewritten.
[0063]
In the third embodiment of the present invention, the waveform of the voltage level Vlev is rectangular as in the case of the first embodiment of the present invention. However, the present invention is not limited to this. By adjusting the voltage level Vlev and the high level time ton and toff of the voltage level control signal Vx, the liquid crystal cell having the memory function is in either state when the MOS transistor is finally turned off. If it is adjusted so that it can be clearly stored, it can be applied without any problem. In the embodiment of the present invention, the ferroelectric liquid crystal is used as the liquid crystal cell having the memory function. However, the present invention describes the time when the voltage level Vlev and the voltage level control signal Vx are high. By adjusting ton, toff, etc., it is possible to construct a similar liquid crystal display device using another liquid crystal cell having a memory function.
[0064]
Note that the liquid crystal display device according to the third embodiment of the present invention described above can be manufactured using amorphous silicon TFTs that are widely used at present, but the present invention is intended to further enhance the effect. It is also possible to manufacture by using a low temperature polysilicon TFT capable of integrally forming the peripheral circuit and the pixel.
[0065]
FIG. 14 is a block diagram showing a configuration of an information device configured using the liquid crystal display device according to the embodiment of the present invention described above, and this will be described below. In FIG. 14, reference numeral 1401 denotes an information device including a liquid crystal display device, 1402 denotes a liquid crystal display device, 1403 denotes a central processing unit, 1404 denotes an input device, 1405 denotes a storage device, 1406 denotes an output device, and 1407 denotes a power supply device.
[0066]
An information device 1401 shown in FIG. 14 is an information device including a liquid crystal display device according to the first to third embodiments of the present invention, that is, a liquid crystal display device that can realize rewriting of only a pixel portion where display data changes. The information device 1401 is, for example, a computer, the liquid crystal display device 1402 according to the first to third embodiments of the present invention described above, a central processing unit 1403 connected to each other via a system bus, and an input A device 1404, a storage device 1405, an output device 1406, and a power supply circuit 1407 are included.
[0067]
The central processing unit 1403 serves as a central control, makes calculation, logic, and execution decisions, and controls the transmission of signals between the input device 1404, the output device 1406, and the storage device 1405. The storage device 1405 is used for storing instructions and data, and the input device 1404 is a keyboard, a mouse, or the like, and inputs necessary information to the computer. The input information may be data or a program. The output device 1406 may be an auxiliary storage device such as a printer, a magnetic tape, or a magnetic disk. The internal data of the computer is written to the printer or stored in an auxiliary storage device such as a magnetic tape or a magnetic disk. To do. The power supply circuit 1407 supplies power to the liquid crystal display device 1402 and other components that require the power supply of the information device 1401.
[0068]
In the information device 1401 described above, the central processing unit 1403 receives a signal indicating a horizontal address of a pixel portion in which display data changes, a signal indicating a vertical address, and display data such as a general-purpose SRAM interface signal. The display is controlled by inputting to the liquid crystal display device 1402 described in the first embodiment or the third embodiment of the present invention, and the display is performed while reducing the power consumption of the entire device. Is possible.
[0069]
In the information device 1401 described above, an interface signal corresponding to refresh scanning output from the output device 1406, for example, a display data signal, and a horizontal synchronization signal that becomes effective once in one horizontal period, one frame period The liquid crystal display device 1402 described as the second embodiment of the present invention includes an interface signal including a vertical synchronization signal, a clock signal, a display timing signal indicating a range of valid display data, and the like, which are valid at a rate of once. It is possible to realize an information device with reduced power consumption of the liquid crystal display device.
[0070]
The information device configured as shown in FIG. 14 described above includes the liquid crystal display device described as the first to third embodiments of the present invention, thereby realizing low power consumption of the information device. Therefore, it is possible to obtain a great effect by applying it to a portable information terminal device such as a notebook personal computer or an electronic notebook which further requires low power consumption among information devices.
[0071]
【The invention's effect】
As described above, according to the present invention, in a liquid crystal display device using a liquid crystal cell having a memory function, as an interface signal from the system, an address signal, a display data signal, and a drawing access signal of a pixel portion in which display data changes. By using an interface signal that contains the number of pixels, it is only necessary to select the pixels that need to be rewritten and rewrite the display.Therefore, when displaying a still image or an image with many still parts, the number of pixels to which a voltage must be applied is displayed. It is possible to significantly reduce the power consumption.
[0072]
Further, according to the present invention, even if the interface signal transferred from the system is a signal corresponding to refresh scanning, the display data change signal DCH and the address signal and display data signal corresponding to the SRAM interface signal are used as those signals. In addition, by using a conversion circuit that converts to a drawing access signal, it is possible to select only the pixels that need to be rewritten and drive the display to be rewritten, thereby realizing low power consumption.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a pixel structure of a liquid crystal display device according to a first embodiment of the invention.
FIG. 2 is a diagram illustrating a pixel structure of a conventional liquid crystal display.
FIG. 3 is a timing chart illustrating a method for driving the liquid crystal display device illustrated in FIG.
4 is a block diagram showing a configuration of a scanning signal driving circuit in FIG. 1. FIG.
FIG. 5 is a timing chart for explaining the operation of the scanning signal drive circuit shown in FIG. 4;
6 is a block diagram showing a configuration of a data signal driving circuit in FIG. 1. FIG.
7 is a timing chart for explaining the operation of the data signal driving circuit shown in FIG. 6;
FIG. 8 is a diagram illustrating a pixel structure of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 9 is a timing chart illustrating and explaining interface signals from the system according to the second embodiment of the present invention.
10 is a block diagram showing a configuration of a conversion circuit in FIG. 8. FIG.
11 is a timing chart for explaining the operation of the conversion circuit shown in FIG. 8;
FIG. 12 is a diagram illustrating a pixel structure of a liquid crystal display device according to a third embodiment of the present invention.
13 is a timing chart illustrating a method for driving the liquid crystal display device illustrated in FIG.
FIG. 14 is a block diagram showing a configuration of an information device configured using the liquid crystal display device according to the embodiment of the present invention.
[Explanation of symbols]
11-33 liquid crystal cell
101 Data signal drive circuit
102 Voltage level selection circuit
103 Scanning line signal drive circuit
104 Voltage level generation circuit
401, 601, 602, 1004 to 1006 latch circuit
402 Control signal generator
403, 604 Output channel selector
404, 605 Output control circuit
405, 606 Output buffer
603 Data pulse conversion circuit
802 conversion circuit
1001, 1002 Counter circuit
1003 Inversion circuit
1007 Adder
1401 Information equipment
1402 Liquid crystal display device
1403 Central processing unit
1404 Input device
1405 storage device
1406 Output device

Claims

In a liquid crystal display device using a liquid crystal cell having a memory function, a plurality of common electrodes and gate electrodes that are orthogonal to each other are provided on one inner surface of two substrates disposed to face each other with a liquid crystal layer interposed therebetween. A liquid crystal cell having a plurality of drain electrodes parallel to the common electrode and having a memory function at an intersection of the common electrode and the gate electrode; and the liquid crystal connected to the gate electrode and the drain electrode through the common electrode A liquid crystal panel having a switching element for controlling a cell, a data signal driving circuit for driving the gate electrode, a scanning signal driving circuit for driving the common electrode, and a voltage level selection circuit for driving the drain electrode, As display information, an address that indicates an address in the vertical direction of the liquid crystal cell whose display state changes according to display data No., selection address signal indicating the horizontal address and a have use the display data indicating the display state, and the data signal driving circuit and the scanning signal driving circuit, one of the liquid crystal cell based on the address The voltage level selection circuit changes the display state of the liquid crystal cell at the position where the display state has changed by outputting a voltage signal that can change the display state of the liquid crystal cell to the drain electrode. Liquid crystal display device.

One control of the liquid crystal cell by the data signal driving circuit, the scanning signal driving circuit, and the voltage level selection circuit is such that the scanning signal driving circuit scans a common electrode corresponding to an address signal indicating an address in the vertical direction. An active signal of a line signal is applied, and the data signal driving circuit stores the display state corresponding to the display data of the selected liquid crystal cell in the gate electrode corresponding to the address signal indicating the horizontal address. Applying a voltage level control signal whose pulse width is controlled so that the switching element is turned off in the first half or the second half of the active period of the scanning line signal applied to the same liquid crystal cell, and the voltage level selection circuit However, the scan line signal has the same potential as the active and inactive potentials of the scan line signal as a reference potential. In the first half and the second half of the active period of the signal, the driving method of the liquid crystal display device according to claim 1, wherein the voltage level with the ON level and the OFF level is carried out by applying to said drain electrode.

The display information is a signal corresponding to refresh scanning in which the display state is stored in all the liquid crystal cells according to display data for one frame at a certain period, and the display state changes according to the display data. An SRAM that is an address signal that indicates a vertical address of the liquid crystal cell, an address signal that indicates a horizontal address, information converted into display data indicating a display state, or an interface signal between the CPU and the SRAM 2. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is an interface signal .

4. The liquid crystal display device according to claim 1, wherein the liquid crystal cell having a memory function is a liquid crystal cell composed of a ferroelectric liquid crystal.