JP3851425B2

JP3851425B2 - PLL circuit

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Publication number: JP3851425B2
Application number: JP28049097A
Authority: JP
Inventors: 聡片山; 一美小川; 秀司鷲見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-14
Filing date: 1997-10-14
Publication date: 2006-11-29
Anticipated expiration: 2017-10-14
Also published as: JPH11122101A

Description

【０００１】
【発明の属する技術分野】
本発明は、出力信号の周波数を所望の周波数に一致させるように動作するＰＬＬ回路に関する。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にはＰＬＬ回路が使用されている。このようなＰＬＬ回路は、出力信号のノイズの低減、及び出力信号の周波数を所望の周波数にロックさせるまでの時間、所謂ロックアップ時間の短縮が要求されている。
【０００３】
【従来の技術】
図８は、従来のＰＬＬ回路１０を示す。基準分周器１１は、水晶振動子の発振に基づく固有周波数の水晶発振信号を分周した基準信号ｆｒを位相比較器１２に出力する。比較分周器１３は、電圧制御発振器（以下、ＶＣＯとする）１６の出力信号ｆvco を分周した比較信号ｆｐを位相比較器１２に出力する。位相比較器１２は、基準信号ｆｒと比較信号ｆｐとの周波数差に応じたパルス信号φＲ，φＰをチャージポンプ１４に出力する。
【０００４】
前記チャージポンプ１４は、位相比較器１２から出力されるパルス信号φＲ，φＰに基づいて、出力電流ＳＣＰをローパスフィルタ（以下、ＬＰＦとする）１５に出力する。この出力電流ＳＣＰは、前記パルス信号φＲ，φＰの位相差に応じて変化する。
【０００５】
前記ＬＰＦ１５は、チャージポンプ１４の出力電流ＳＣＰを平滑した直流電圧を出力信号ＳＬＰＦとしてＶＣＯ１６に出力する。ＶＣＯ１６は、前記ＬＰＦ１５の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を外部回路に出力するとともに、前記比較分周器１３に出力する。
【０００６】
このように構成されたＰＬＬ回路１０では、出力信号ｆvco の周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなる。すると、位相比較器１２は、図９（ａ）に示すようにパルス信号φＲのパルス幅Ｔ１を長くし、パルス信号φＰのパルス幅Ｔ２を短くする。
【０００７】
パルス信号φＲのパルス幅Ｔ１が長くなり、パルス信号φＰのパルス幅Ｔ２が短くなると、チャージポンプ１４は前記ＬＰＦ１５に出力電流ＳＣＰを供給し、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値を上昇させる。出力信号ＳＬＰＦの電圧値が上昇すると、ＶＣＯ１６は、出力信号ｆvco の周波数を高くする。
【０００８】
また、出力信号ｆvco の周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなる。すると、位相比較器１２は、図９（ｂ）に示すようにパルス信号φＲのパルス幅Ｔ１を短くし、パルス信号φＰのパルス幅Ｔ２を長くする。
【０００９】
パルス信号φＲのパルス幅Ｔ１が短くなり、パルス信号φＰのパルス幅Ｔ２が長くなると、チャージポンプ１４は前記ＬＰＦ１５から出力電流ＳＣＰを引き込み、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値を下降させる。出力信号ＳＬＰＦの電圧値が下降すると、ＶＣＯ１６は、出力信号ｆvco の周波数を低くする。
【００１０】
そして、ＰＬＬ回路１０は、このような動作が繰り返し行われることによって、ＶＣＯ１６から出力される出力信号ｆvco の周波数が所望の周波数にロックされる。
【００１１】
ところで、上記構成のＰＬＬ回路１０のロックアップ時間を短縮するには、例えば以下の（１）〜（４）に示す手段がある。
（１）基準分周器１１から出力される基準信号ｆｒと、比較分周器１３から出力される比較信号ｆｐの周波数を高く設定する。
【００１２】
前記位相比較器１２には、高い周波数の基準信号ｆｒ及び比較信号ｆｐが入力される。そのため、位相比較器１２はその比較動作が高速化される。その結果、パルス信号φＲ，φＰの周波数が高くなり、基準信号ｆｒ及び比較信号ｆｐの変化に対するチャージポンプ１４の出力電流ＳＣＰの応答速度が向上する。
【００１３】
（２）チャージポンプ１４の出力電流ＳＣＰの電流値が大きくなるように設定する。
チャージポンプ１４の次段に備えられる前記ＬＰＦ１５は、ＣＲ（容量・抵抗）積分回路にて構成される。そのため、チャージポンプ１４の出力電流ＳＣＰの電流値を大きくすると、積分回路の容量のチャージアップ（充電）時間が短縮される。その結果、基準信号ｆｒ及び比較信号ｆｐの変化に対するＬＰＦ１５の出力信号ＳＬＰＦの応答速度が向上する。
【００１４】
（３）ＬＰＦ１５の時定数を小さく設定する。
ＬＰＦ１５は、上記したようにＣＲ（容量・抵抗）積分回路にて構成される。そのため、ＬＰＦ１５の時定数を小さく設定すると、上記と同様に積分回路の容量のチャージアップ（充電）時間が短縮される。その結果、基準信号ｆｒ及び比較信号ｆｐの変化に対するＬＰＦ１５の出力信号ＳＬＰＦの応答速度が向上する。
【００１５】
（４）ＶＣＯ１６の周波数変換利得が高いものを用いる。
前記ＶＣＯ１６は、ＬＰＦ１５の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を出力する。そのため、周波数変換利得が高いＶＣＯ１６を用いると、出力信号ＳＬＰＦの電圧値の変化に対する出力信号ｆvco の周波数の変化の割合が大きくなる。その結果、出力信号ＳＬＰＦの電圧値の変化に対するＶＣＯ１６の出力信号ｆvco の応答速度が向上する。
【００１６】
従って、上記（１）〜（４）のいずれの手段を用いても、ＶＣＯ１６の出力信号ｆvco の周波数を所望の周波数に速やかに近づけられることから、ＰＬＬ回路１０のロックアップ時間を短縮することが可能となる。
【００１７】
【発明が解決しようとする課題】
ところが、上記（１）〜（４）のいずれの手段においても、ロックアップ時間は短縮できるが、各出力信号が過剰に変化するため、出力信号ｆvco にノイズが発生するという問題がある。
【００１８】
そこで、一般的にノイズを低減するためには、チャージポンプ１４の出力電流ＳＣＰの電流値が小さくなるように設定、またはＬＰＦ１５の時定数を大きく設定、もしくはＶＣＯ１６の利得を下げるという手段があるが、これらは上記（２）〜（４）の手段に相反することから、ＰＬＬ回路１０のロックアップ時間が長くなってしまう。
【００１９】
従って、上記した従来のＰＬＬ回路１０では、ロックアップ時間の短縮、及びノイズの低減を両立するのは難しかった。
本発明は、上記問題点を解決するためになされたものであって、その目的は、ロックアップ時間を短縮しながら、出力信号のノイズを低減し得るＰＬＬ回路を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、位相比較器１は、基準信号ｆｒと出力信号ｆvco との周波数を比較し、その周波数差に応じたパルス幅のパルス信号φＲ，φＰを出力する。平滑回路２は、前記位相比較器１のパルス信号φＲ，φＰを平滑化して直流電圧に変換し、その直流電圧を出力電圧Ｖｒｐとして出力する。直流増幅器３は、前記平滑回路２の出力電圧Ｖｒｐを入力し、該出力電圧Ｖｒｐを増幅した電圧信号Ｖｃを出力する。電圧制御発振器４は、前記直流増幅器３の電圧信号Ｖｃの電圧値に基づく周波数の前記出力信号ｆvco を出力する。利得制御手段５は、前記電圧制御発振器４の出力信号ｆvco の周波数が前記基準信号ｆｒの周波数に対して所定値以上に離間した状態になると、前記直流増幅器３の利得を上げるとともに、出力信号ｆvco の周波数が前記基準信号ｆｒの周波数に対して所定値未満に近接した状態になると、前記直流増幅器３の利得を下げる。
【００２１】
また、前記位相比較器は、基準信号と出力信号の周波数差に応じたパルス幅の２つのパルス信号をそれぞれ出力するように構成され、前記平滑回路は、前記位相比較器のパルス信号をそれぞれ平滑化して直流電圧に変換し、その直流電圧を出力電圧としてそれぞれ出力するように構成され、前記直流増幅器は、前記平滑回路の出力電圧をそれぞれ入力し、各出力電圧の電位差を増幅した電圧信号を出力する差動オペアンプにて構成される。
【００２２】
請求項２に記載の発明は、前記利得制御手段は、前記位相比較器の各パルス信号の位相差を求め、その求めた位相差が所定値以上か、若しくは所定値未満かを判定し、その判定信号を出力する判定検出回路と、前記判定検出回路にて位相差が所定値以上と判定した判定信号に基づいて、前記作動オペアンプの利得を上げるための利得制御信号を前記作動オペアンプに出力し、前記判定検出回路にて位相差が所定値未満と判定した判定信号に基づいて、前記作動オペアンプの利得を下げるための利得制御信号を前記作動オペアンプに出力する利得制御回路とからなる。
【００２３】
（作用）
従って、請求項１に記載の発明によれば、出力信号の周波数が基準信号の周波数から離間した状態にあると、利得制御手段にて直流増幅器（差動オペアンプ）の利得が上げられ、出力信号の周波数が所望の周波数に速やかに一致するように動作される。従って、ロックアップ時間を短縮することができる。しかも、出力信号の周波数が基準信号の周波数に近接した状態にあると、利得制御手段にて直流増幅器（差動オペアンプ）の利得が下げられ、出力信号の周波数が所望の周波数の付近で緩やかに変化するように動作する。従って、出力信号の過剰な変化が抑制されるため、出力信号のノイズを低減することができる。
【００２４】
請求項２に記載の発明によれば、判定検出回路は、位相比較器の各パルス信号の位相差を求め、その求めた位相差が所定値以上か、若しくは所定値未満かを判定する。利得制御回路は、その判定に基づいて差動オペアンプの利得を制御する。従って、その判定及び利得制御を確実かつ容易に行うことができる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２〜図６に従って説明する。尚、説明の便宜上、図８に示す従来と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００２６】
図２は、本実施の形態のＰＬＬ回路２０を示す。このＰＬＬ回路２０は、図８に示す従来のＰＬＬ回路１０のチャージポンプ１４及びＬＰＦ１５が、積分回路２１ａ，２１ｂ、オペアンプ２２、検出回路２３、及びゲインコントロール回路２４に置換されて構成される。
【００２７】
積分回路２１ａ，２１ｂには、位相比較器１２からのパルス信号φＲ，φＰがそれぞれ入力される。積分回路２１ａ，２１ｂは、ＣＲ（容量・抵抗）積分回路よりなり、その時定数が位相比較器１２からのパルス信号φＲ，φＰのパルス幅より十分大きくなるように設定される。そして、積分回路２１ａ，２１ｂは、パルス信号φＲ，φＰをそれぞれ平滑した電圧信号を出力電圧Ｖｒ，Ｖｐとしてオペアンプ２２の各入力端子に出力する。
【００２８】
オペアンプ２２は、利得（ゲイン）可変型の差動オペアンプよりなる。オペアンプ２２は、入力される出力電圧Ｖｒ，Ｖｐの電位差に応じた電圧信号を出力信号ＶｃとしてＶＣＯ１６に出力する。ＶＣＯ１６は、この出力信号Ｖｃの電圧値に応じた周波数の出力信号ｆvco を出力する。また、オペアンプ２２は、検出回路２３及びゲインコントロール回路２４にてそのゲインが制御される。
【００２９】
検出回路２３には位相比較器１２からのパルス信号φＲ，φＰが入力され、該検出回路２３はパルス信号φＲ，φＰの位相差を検出する。ここで、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間するほど、パルス信号φＲ，φＰの位相差が大きくなり、検出回路２３はその位相差が所定値以上になると、出力信号ｆvco の周波数が所望の周波数に対して所定値以上離間したと判定し、Ｈレベルのコントロール信号ＣＮＴをゲインコントロール回路２４に出力する。
【００３０】
また、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接するほど、パルス信号φＲ，φＰの位相差が小さくなり、検出回路２３はその位相差が所定値未満になると、出力信号ｆvco の周波数が所望の周波数に対して所定値未満に近接したと判定し、Ｌレベルのコントロール信号ＣＮＴをゲインコントロール回路２４に出力する。
【００３１】
ゲインコントロール回路２４は、検出回路２３から出力されたコントロール信号ＣＮＴに基づいて、前記オペアンプ２２にそのゲインを変化させるためのコントロール電圧ＶCNT を出力する。
【００３２】
即ち、Ｈレベルのコントロール信号ＣＮＴが入力されると、ゲインコントロール回路２４はＨレベルのコントロール電圧ＶCNT を出力し、オペアンプ２２のゲインを上げるようになっている。そのため、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化の割合が大きくなる。
【００３３】
また、Ｌレベルのコントロール信号ＣＮＴが入力されると、ゲインコントロール回路２４はＬレベルのコントロール電圧ＶCNT を出力し、オペアンプ２２のゲインを下げるようになっている。そのため、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化の割合が小さくなる。
【００３４】
図３は、検出回路２３の具体的構成を示す。前記位相比較器１２からのパルス信号φＲ，φＰは、ＥＯＲ回路３１に入力される。ＥＯＲ回路３１の出力信号ＳＧは、３段構成よりなる同期型カウンタ３２の前段フリップフロップＦＦ１にデータＤとして入力される。このフリップフロップ回路ＦＦ１〜ＦＦ３には、基準クロック信号ＣＫが入力される。
【００３５】
前記フリップフロップ回路ＦＦ１〜ＦＦ３の各出力信号Ｑは、ＮＡＮＤ回路３３に入力される。ＮＡＮＤ回路３３の出力信号は、インバータ回路３４を介して反転され、前記コントロール信号ＣＮＴとして出力される。
【００３６】
このように構成された検出回路２３は、パルス信号φＲ，φＰの位相差がＨレベルの出力信号ＳＧとして同期型カウンタ３２に入力される。そして、図４に示すように、この出力信号ＳＧがＨレベルとなってから、基準クロック信号ＣＫが３度立ち上がると、フリップフロップ回路ＦＦ１〜ＦＦ３の出力信号ＱがともにＨレベルとなり、次の基準クロック信号ＣＫが立ち上がるまでの間、コントロール信号ＣＮＴはＨレベルとなる。
【００３７】
図５は、ゲインコントロール回路２４の具体的構成を示す。前記コントロール信号ＣＮＴが入力される端子ＴCNT は、抵抗Ｒ１を介して高電位側電源としての電源ＶCCに接続されるとともに、抵抗Ｒ２を介してＮＰＮトランジスタ（以下、単にトランジスタという）Ｔr1のエミッタに接続される。該トランジスタＴr1のコレクタ及びベースは、抵抗Ｒ３を介して電源ＶCCに接続される。
【００３８】
トランジスタＴr2は、コレクタが抵抗Ｒ４を介して電源ＶCCに接続され、エミッタがトランジスタＴr11 及び抵抗Ｒ５を介して低電位側電源としてのグランドＧＮＤに接続される。トランジスタＴr11 は、そのベースに外部から供給される活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr2のベースは、前記抵抗Ｒ３を介して電源ＶCCに接続される。
【００３９】
トランジスタＴr3は、コレクタが抵抗Ｒ６を介して電源ＶCCに接続され、エミッタがトランジスタＴr12 及び抵抗Ｒ７を介してグランドＧＮＤに接続される。トランジスタＴr12 は、そのベースに前記活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr3のベースには、外部から供給される定電圧信号ＶBIASが入力される。そして、トランジスタＴr3と前記トランジスタＴr2の両エミッタ間には、抵抗Ｒ８が介在される。
【００４０】
トランジスタＴr4は、コレクタが電源ＶCCに接続され、エミッタがトランジスタＴr13 及び抵抗Ｒ９を介してグランドＧＮＤに接続される。トランジスタＴr13 は、そのベースに前記活性化信号ＶCSが入力され、通常オン状態に維持される。また、トランジスタＴr4のベースは、前記抵抗Ｒ６を介して電源ＶCCに接続される。そして、トランジスタＴr4のエミッタからは、前記コントロール電圧ＶCNT が出力される。
【００４１】
このように構成されたゲインコントロール回路２４は、前記検出回路２３からのコントロール信号ＣＮＴがＬレベルからＨレベル（ＶCCレベル）になると、端子ＴCNT の電位はＨレベルになる。すると、トランジスタＴr1のベース・エミッタ間の電位差が小さくなることから、該トランジスタＴr1のコレクタ電流Ｉ１が減少し、トランジスタＴr2のベース電位が上昇する。
【００４２】
トランジスタＴr2のベース電位が上昇し、やがてトランジスタＴr3に供給される定電圧信号ＶBIASの電圧値より高くなると、トランジスタＴr3のコレクタ電流Ｉ３がトランジスタＴr2のコレクタ電流Ｉ２より小さくなる。すると、トランジスタＴr4のベース電位が上昇し、該トランジスタＴr4のコレクタ電流Ｉ４が増加する。そして、トランジスタＴr4のコレクタ電流Ｉ４が増加すると、コントロール電圧ＶCNT が上昇する。
【００４３】
また、前記検出回路２３からのコントロール信号ＣＮＴがＨレベルからＬレベルになると、端子ＴCNT の電位はＬレベルになる。すると、トランジスタＴr1のベース・エミッタ間の電位差が大きくなることから、該トランジスタＴr1のコレクタ電流Ｉ１が増加し、トランジスタＴr2のベース電位が下降する。
【００４４】
トランジスタＴr2のベース電位が下降し、やがてトランジスタＴr3に供給される定電圧信号ＶBIASの電圧値より小さくなると、トランジスタＴr3のコレクタ電流Ｉ３がトランジスタＴr2のコレクタ電流Ｉ２より大きくなる。すると、トランジスタＴr4のベース電位が下降し、該トランジスタＴr4のコレクタ電流Ｉ４が減少する。そして、トランジスタＴr4のコレクタ電流Ｉ４が減少すると、コントロール電圧ＶCNT が下降する。
【００４５】
図６は、オペアンプ２２の具体的構成を示す。トランジスタＴr5，Ｔr6のコレクタは、それぞれ抵抗Ｒ１０，Ｒ１１を介して電源ＶCCに接続される。トランジスタＴr5のコレクタと抵抗Ｒ１０との間のノードＮ１は、容量Ｃを介してグランドＧＮＤに接続される。また、トランジスタＴr5のエミッタは、抵抗Ｒ１２，Ｒ１３を介してトランジスタＴr6のエミッタに接続される。
【００４６】
前記抵抗Ｒ１２，Ｒ１３の間のノードＮ０は、可変電流源３５を介してグランドＧＮＤに接続される。この可変電流源３５には、前記ゲインコントロール回路２４からのコントロール電圧ＶCNT が入力される。可変電流源３５は、コントロール電圧ＶCNT が上昇すると、活性化電流Ｉ５を増加させ、コントロール電圧ＶCNT が下降すると、該活性化電流Ｉ５を減少させる。
【００４７】
前記トランジスタＴr5のベースには、前記積分回路２１ａからの出力電圧Ｖｒが入力され、トランジスタＴr6のベースには、前記積分回路２１ｂからの出力電圧Ｖｐが入力される。そして、トランジスタＴr6のコレクタと抵抗Ｒ１２との間のノードＮ２からは、前記出力信号Ｖｃが出力される。
【００４８】
このように構成されたオペアンプ２２において、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より高くなると、トランジスタＴr5のコレクタ電流Ｉ５は増加し、トランジスタＴr6のコレクタ電流Ｉ６は減少する。すると、ノードＮ２の電位が上昇、即ち出力信号Ｖｃの電圧値は上昇する。
【００４９】
また、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より低くなると、トランジスタＴr5のコレクタ電流Ｉ５は減少し、トランジスタＴr6のコレクタ電流Ｉ６は増加する。すると、ノードＮ２の電位が下降、即ち出力信号Ｖｃの電圧値は下降する。尚、この出力信号Ｖｃの電圧値は、出力電圧Ｖｒ，Ｖｐの電位差に比例して変化する。
【００５０】
ここで、コントロール電圧ＶCNT が上昇すると、可変電流源３５は活性化電流Ｉ５を増加させることから、出力電圧Ｖｒ，Ｖｐの変化に基づくトランジスタＴr5，Ｔr6のコレクタ電流Ｉ５，Ｉ６の変化が大きくなる。従って、ノードＮ２から出力される出力信号Ｖｃの振幅が大きくなる。
【００５１】
また、コントロール電圧ＶCNT が下降すると、可変電流源３５は活性化電流Ｉ５を減少させることから、出力電圧Ｖｒ，Ｖｐの変化に基づくトランジスタＴr5，Ｔr6のコレクタ電流Ｉ５，Ｉ６の変化が小さくなる。従って、ノードＮ２から出力される出力信号Ｖｃの振幅が小さくなる。
【００５２】
次に、上記のように構成されたＰＬＬ回路２０の作用を説明する。
ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなる。上記したように、位相比較器１２は、図９（ａ）に示すようにパルス信号φＲのパルス幅Ｔ１を長くし、パルス信号φＰのパルス幅Ｔ２を短くする。
【００５３】
すると、積分回路２１ａ，２１ｂは、前記パルス信号φＲ，φＰをそれぞれ平滑した出力電圧Ｖｒ，Ｖｐをオペアンプ２２の各入力端子に出力する。この場合、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より大きくなり、オペアンプ２２は、その出力信号Ｖｃの電圧値を上昇させる。そして、出力信号Ｖｃの電圧値が上昇すると、ＶＣＯ１６は、出力信号ｆvco の周波数を高くする。
【００５４】
ここで、前記パルス信号φＲ，φＰの位相差は、図３及び図４に示す検出回路２３においてＨレベルの出力信号ＳＧとなる。この出力信号ＳＧがＨレベルとなってから、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がる、即ち前記所定値以上になると、次の基準クロック信号ＣＫが立ち上がるまでの間、検出回路２３はＨレベルのコントロール信号ＣＮＴを出力する。つまり、このＨレベルのコントロール信号ＣＮＴは、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあることを意味する。
【００５５】
そして、Ｈレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を上昇させ、オペアンプ２２のゲインを上げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が大きくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数を速やかに高くする。
【００５６】
一方、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がるよりも前にＬレベルに立ち下がる、即ち前記所定値未満のとき、検出回路２３はＬレベルのコントロール信号ＣＮＴを出力する。つまり、このＬレベルのコントロール信号ＣＮＴは、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあることを意味する。
【００５７】
そして、Ｌレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を下降させ、オペアンプ２２のゲインを下げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が小さくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数を緩やかに高くする。
【００５８】
また、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなる。上記したように、位相比較器１２は、図９（ｂ）に示すようにパルス信号φＲのパルス幅Ｔ１を短くし、パルス信号φＰのパルス幅Ｔ２を長くする。
【００５９】
すると、積分回路２１ａ，２１ｂは、前記パルス信号φＲ，φＰをそれぞれ平滑した出力電圧Ｖｒ，Ｖｐをオペアンプ２２の各入力端子に出力する。この場合、出力電圧Ｖｒの電圧値が出力電圧Ｖｐの電圧値より小さくなり、オペアンプ２２は、その出力信号Ｖｃの電圧値を下降させる。そして、出力信号Ｖｃの電圧値が下降すると、ＶＣＯ１６は、出力信号ｆvco の周波数を低くする。
【００６０】
ここで、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、その立ち上がりから、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がる、即ち前記所定値以上になると、次の基準クロック信号ＣＫが立ち上がるまでの間、検出回路２３はＨレベルのコントロール信号ＣＮＴを出力する。
【００６１】
そして、上記と同様に、Ｈレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を上昇させ、オペアンプ２２のゲインを上げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が大きくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数を速やかに低くする。
【００６２】
一方、前記パルス信号φＲ，φＰの位相差、即ち検出回路２３においてＨレベルの出力信号ＳＧが、同期型カウンタ３２に入力される基準クロック信号ＣＫが３度立ち上がるよりも前にＬレベルに立ち下がる、即ち前記所定値未満のとき、検出回路２３はＬレベルのコントロール信号ＣＮＴを出力する。
【００６３】
そして、上記と同様に、Ｌレベルのコントロール信号ＣＮＴに基づいて、ゲインコントロール回路２４はコントロール電圧ＶCNT を下降させ、オペアンプ２２のゲインを下げる。すると、出力電圧Ｖｒ，Ｖｐの変化に対するオペアンプ２２の出力信号Ｖｃの変化が小さくなる。従って、ＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数を緩やかに低くする。
【００６４】
その結果、本実施の形態のＰＬＬ回路２０は、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、出力信号ｆvco の周波数が所望の周波数に速やかに一致するように動作し、出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、出力信号ｆvco の周波数が所望の周波数の付近で緩やかに変化するように動作する。そして、ＰＬＬ回路２０は、このような動作が繰り返し行われることによって、ＶＣＯ１６から出力される出力信号ｆvco の周波数が所望の周波数にロックされる。
【００６５】
上記したように、本実施の形態では、以下に示す作用効果がある。
（１）本実施の形態のＰＬＬ回路２０は、ＰＬＬループ上に積分回路２１ａ，２１ｂ及びオペアンプ２２を備え、オペアンプ２２の利得を検出回路２３及びゲインコントロール回路２４にて制御するようにした。そして、ＶＣＯ１６の出力信号ｆvco の周波数が所望の周波数から離間した状態にあると、ＰＬＬ回路２０は、出力信号ｆvco の周波数が所望の周波数に速やかに一致するように動作する。従って、ロックアップ時間を短縮することができる。しかも、出力信号ｆvco の周波数が所望の周波数に近接した状態にあると、ＰＬＬ回路２０は、出力信号ｆvco の周波数が所望の周波数の付近で緩やかに変化するように動作する。従って、出力信号ｆvco の過剰な変化が抑制されるため、出力信号ｆvco のノイズを低減することができる。つまり、ロックアップ時間を短縮しながら、出力信号ｆvco のノイズを低減することができる。
【００６６】
（２）検出回路２３は、位相比較器１２の各パルス信号φＲ，φＰの位相差を求め、その求めた位相差に基づいて出力信号ｆvco の周波数が所望の周波数から離間した状態にあるか、若しくは所望の周波数に近接した状態にあるかを判定する構成とした。そして、ゲインコントロール回路２４は、その判定に基づいてオペアンプ２２の利得を制御する構成とした。従って、その判定及び利得制御を確実かつ容易に行うことができる。
【００６７】
（３）積分回路２１ａ，２１ｂは、ＣＲ（容量・抵抗）積分回路にて構成される。従って、簡単な回路構成とすることができる。
（第２の実施の形態）
以下、第２の実施の形態を図７に従って説明する。本実施形態では、図３に示す第１の実施の形態の検出回路２３に代えて、図７に示すＰＬＬ回路のロック検出回路４０を使用している。
【００６８】
ロック検出回路４０のＥＯＲ回路４１には前記位相比較器１２からのパルス信号φＲ，φＰが入力され、該ＥＯＲ回路４１はパルス信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
【００６９】
フリップフロップ回路ＦＦ４には、出力信号Ｓ１がデータＤとして入力され、基準クロック信号ＣＫが入力される。フリップフロップ回路ＦＦ４は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力信号Ｓ１に基づく出力信号Ｑ（Ｓ２）を出力する。
【００７０】
ＮＡＮＤ回路４２には前記出力信号Ｓ１，Ｓ２が入力され、該ＮＡＮＤ回路４２は出力信号Ｓ１，Ｓ２に基づく出力信号を出力する。ＮＡＮＤ回路４２の出力信号はインバータ回路４３にて反転され、その反転信号Ｓ３はフリップフロップ回路ＦＦ５にデータＤとして入力される。
【００７１】
フリップフロップ回路ＦＦ５には、基準クロック信号ＣＫが入力される。フリップフロップ回路ＦＦ５は、基準クロック信号ＣＫの立ち上がりエッジに同期して、反転信号Ｓ３に基づく出力信号Ｑ（Ｓ４）を出力する。
【００７２】
前記ＥＯＲ回路４１の出力信号Ｓ１はインバータ回路４４にて反転され、その反転信号バーＳ１はフリップフロップ回路ＦＦ６〜ＦＦ８にクロック信号ＣＫとして入力される。
【００７３】
前記フリップフロップ回路ＦＦ５の出力信号Ｓ４はインバータ回路４５にて反転され、その反転信号バーＳ４はフリップフロップ回路ＦＦ６にデータＤとして入力される。フリップフロップ回路ＦＦ６は、反転信号バーＳ１の立ち上がりエッジ、即ち前記出力信号Ｓ１の立ち下がりエッジに同期して、前記反転信号バーＳ４に基づく出力信号Ｑ（Ｓ５）を出力する。
【００７４】
フリップフロップ回路ＦＦ７には、出力信号Ｓ５がデータＤとして入力される。フリップフロップ回路ＦＦ７は、上記と同様に前記出力信号Ｓ１の立ち下がりエッジに同期して、前記出力信号Ｓ５に基づく出力信号Ｑ（Ｓ６）を出力する。
【００７５】
フリップフロップ回路ＦＦ８には、出力信号Ｓ６がデータＤとして入力される。フリップフロップ回路ＦＦ８は、上記と同様に前記出力信号Ｓ１の立ち下がりエッジに同期して、前記出力信号Ｓ６に基づく出力信号Ｑ（Ｓ７）を出力する。
【００７６】
ＮＡＮＤ回路４６には出力信号Ｓ５〜Ｓ７が入力され、該ＮＡＮＤ回路４６は出力信号Ｓ５〜Ｓ７に基づく出力信号を出力する。ＮＡＮＤ回路４６の出力信号はインバータ回路４７にて反転され、その反転信号はロック検出信号ＬＤとして出力され、前記コントロール信号ＣＮＴとして使用される。
【００７７】
このように構成されたロック検出回路４０は、前記パルス信号φＲ，φＰのいずれか一方がＨレベルになると、ＥＯＲ回路４１の出力信号Ｓ１はＨレベルとなる。出力信号Ｓ１がＨレベルとなってから基準クロック信号ＣＫが立ち上がると、フリップフロップＦＦ４の出力信号Ｓ２はＨレベルとなる。
【００７８】
出力信号Ｓ１，Ｓ２がともにＨレベルとなるときのみ、反転信号Ｓ３はＨレベルとなる。そして、反転信号Ｓ３がＨレベルとなってから基準クロック信号ＣＫが立ち上がると、フリップフロップＦＦ５の出力信号Ｓ４はＨレベルとなる。
【００７９】
つまり、出力信号Ｓ１がＨレベルとなってから基準クロック信号ＣＫが２度以上立ち上がる、即ちパルス信号φＲ，φＰの位相差が前記所定値以上になると、出力信号Ｓ４はＨレベルとなる。この出力信号Ｓ４がＨレベルの期間に前記出力信号Ｓ１がＬレベルに立ち下がると、フリップフロップ回路ＦＦ６の出力信号Ｓ５はＬレベルとなる。これによって、ＮＡＮＤ回路４６の出力信号はＨレベルになり、Ｌレベルのロック検出信号ＬＤが出力され、アンロック状態が検出される。
【００８０】
また、基準クロック信号ＣＫが２度立ち上がるよりも前に出力信号Ｓ１がＬレベルに立ち下がる、即ちパルス信号φＲ，φＰの位相差が前記所定値未満になると、出力信号Ｓ４はＬレベルとなる。そして、基準クロック信号ＣＫが２度立ち上がるよりも前に出力信号Ｓ１が順次Ｌレベルに立ち下がると、フリップフロップＦＦ６〜ＦＦ８の出力信号Ｓ５〜Ｓ７は順次Ｈレベルになる。出力信号Ｓ５〜Ｓ７がともにＨレベルになると、ＮＡＮＤ回路４６の出力信号はＬレベルになり、Ｈレベルのロック検出信号ＬＤが出力され、ロック状態が検出される。
【００８１】
このように変化するロック検出信号ＬＤを前記コントロール信号ＣＮＴとして使用すれば、上記第１の実施の形態のＰＬＬ回路２０を同様に動作させることができる。
【００８２】
尚、本発明は前記実施の形態の他、以下の態様で実施するようにしてもよい。○上記各実施の形態では、検出回路２３又はロック検出回路４０と、ゲインコントロール回路２４にて利得制御手段を構成し、該制御手段にてオペアンプ２２の利得を制御するようにしたが、この構成に限定されるものではなく、その他の構成でオペアンプ２２の利得を制御するようにしてもよい。例えば、次のように構成してもよい。
【００８３】
前記基準分周器１１は、上記では詳細な説明を省略したが、詳しくは任意に設定される分周比に基づいて水晶発振信号を分周して基準信号ｆｒとして出力するように構成されている。この場合、基準分周器１１には、その分周比を設定するときに外部からロードイネーブル信号が入力される。このような基準分周器１１では、分周比を設定した直後において出力信号ｆvco の周波数は所望の周波数から離間する場合が多い。従って、前記ロードイネーブル信号が入力されてから所定時間だけオペアンプ２２の利得を上げ、その後、オペアンプ２２の利得を下げるように動作する利得制御手段を構成してもよい。
【００８４】
○上記各実施の形態では、積分回路２１ａ，２１ｂをＣＲ（容量・抵抗）積分回路にて構成したが、パルス信号φＲ，φＰをそれぞれ平滑し電圧信号としての出力電圧Ｖｒ，Ｖｐを生成できれば、この回路構成に限定されるものではない。
【００８５】
○上記各実施の形態では、オペアンプ２２を図６に示すように構成したが、上記と同様に動作できれば、回路構成はこれに限定されるものではない。
○上記各実施の形態では、ゲインコントロール回路２４を図５に示すように構成したが、上記と同様に動作できれば、回路構成はこれに限定されるものではない。
【００８６】
上記実施の各形態から把握できる請求項以外の技術思想について、以下にその効果とともに記載する。
（イ）前記平滑回路は、ＣＲ積分回路からなる請求項１〜３のいずれかに記載のＰＬＬ回路。このように構成すれば、簡単な回路構成とすることができる。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、ロックアップ時間を短縮しながら、出力信号のノイズを低減し得るＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第１の実施の形態のＰＬＬ回路を示すブロック図である。
【図３】検出回路の具体的構成を示す回路図である。
【図４】検出回路の動作を示す波形図である。
【図５】ゲインコントロール回路の具体的構成を示す回路図である。
【図６】オペアンプの具体的構成を示す回路図である。
【図７】第２の実施の形態の検出回路の具体的構成を示す回路図である。
【図８】従来のＰＬＬ回路を示すブロック図である。
【図９】パルス信号及び出力電圧を示す波形図である。
【符号の説明】
１位相比較器
２平滑回路
３直流増幅器
４電圧制御発振器
５利得制御手段
ｆｒ基準信号
ｆvco 出力信号
Ｖｃ電圧信号
Ｖｒｐ出力電圧
φＲ，φＰパルス信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit that operates so that the frequency of an output signal matches a desired frequency.
[0002]
In recent years, PLL circuits have been used in mobile communication devices such as automobile phones and mobile phones. Such a PLL circuit is required to reduce the noise of the output signal and shorten the time until the frequency of the output signal is locked to a desired frequency, so-called lock-up time.
[0003]
[Prior art]
FIG. 8 shows a conventional PLL circuit 10. The reference frequency divider 11 outputs a reference signal fr obtained by frequency-dividing a crystal oscillation signal having a natural frequency based on the oscillation of the crystal resonator to the phase comparator 12. The comparison divider 13 outputs a comparison signal fp obtained by dividing the output signal fvco of the voltage controlled oscillator (hereinafter referred to as VCO) 16 to the phase comparator 12. The phase comparator 12 outputs pulse signals φR and φP corresponding to the frequency difference between the reference signal fr and the comparison signal fp to the charge pump 14.
[0004]
The charge pump 14 outputs an output current SCP to a low-pass filter (hereinafter referred to as LPF) 15 based on the pulse signals φR and φP output from the phase comparator 12. This output current SCP changes according to the phase difference between the pulse signals φR and φP.
[0005]
The LPF 15 outputs a DC voltage obtained by smoothing the output current SCP of the charge pump 14 to the VCO 16 as an output signal SLPF. The VCO 16 outputs an output signal fvco having a frequency corresponding to the voltage value of the output signal SLPF of the LPF 15 to an external circuit and also to the comparison frequency divider 13.
[0006]
In the PLL circuit 10 configured as described above, when the frequency of the output signal fvco becomes lower than a desired frequency, the frequency of the comparison signal fp becomes lower than the frequency of the reference signal fr. Then, the phase comparator 12 lengthens the pulse width T1 of the pulse signal φR and shortens the pulse width T2 of the pulse signal φP as shown in FIG. 9A.
[0007]
When the pulse width T1 of the pulse signal φR becomes longer and the pulse width T2 of the pulse signal φP becomes shorter, the charge pump 14 supplies the output current SCP to the LPF 15 and increases the voltage value of the output signal SLPF of the LPF 15. When the voltage value of the output signal SLPF increases, the VCO 16 increases the frequency of the output signal fvco.
[0008]
Further, when the frequency of the output signal fvco becomes higher than a desired frequency, the frequency of the comparison signal fp becomes higher than the frequency of the reference signal fr. Then, the phase comparator 12 shortens the pulse width T1 of the pulse signal φR and increases the pulse width T2 of the pulse signal φP as shown in FIG. 9B.
[0009]
When the pulse width T1 of the pulse signal φR becomes shorter and the pulse width T2 of the pulse signal φP becomes longer, the charge pump 14 draws the output current SCP from the LPF 15 and lowers the voltage value of the output signal SLPF of the LPF 15. When the voltage value of the output signal SLPF decreases, the VCO 16 lowers the frequency of the output signal fvco.
[0010]
In the PLL circuit 10, the frequency of the output signal fvco output from the VCO 16 is locked to a desired frequency by repeating such an operation.
[0011]
By the way, in order to shorten the lock-up time of the PLL circuit 10 having the above configuration, for example, there are means shown in the following (1) to (4).
(1) The frequencies of the reference signal fr output from the reference frequency divider 11 and the comparison signal fp output from the comparison frequency divider 13 are set high.
[0012]
The phase comparator 12 receives a high frequency reference signal fr and a comparison signal fp. Therefore, the phase comparator 12 can speed up the comparison operation. As a result, the frequencies of the pulse signals φR and φP are increased, and the response speed of the output current SCP of the charge pump 14 to changes in the reference signal fr and the comparison signal fp is improved.
[0013]
(2) The current value of the output current SCP of the charge pump 14 is set to be large.
The LPF 15 provided in the next stage of the charge pump 14 is constituted by a CR (capacitance / resistance) integrating circuit. Therefore, when the current value of the output current SCP of the charge pump 14 is increased, the charge-up (charging) time of the capacitor of the integration circuit is shortened. As a result, the response speed of the output signal SLPF of the LPF 15 with respect to changes in the reference signal fr and the comparison signal fp is improved.
[0014]
(3) Set the time constant of the LPF 15 small.
The LPF 15 is configured by a CR (capacitance / resistance) integration circuit as described above. Therefore, if the time constant of the LPF 15 is set to be small, the charge-up (charging) time of the capacitor of the integrating circuit is shortened as described above. As a result, the response speed of the output signal SLPF of the LPF 15 with respect to changes in the reference signal fr and the comparison signal fp is improved.
[0015]
(4) Use a VCO 16 having a high frequency conversion gain.
The VCO 16 outputs an output signal fvco having a frequency corresponding to the voltage value of the output signal SLPF of the LPF 15. Therefore, when the VCO 16 having a high frequency conversion gain is used, the ratio of the change in the frequency of the output signal fvco to the change in the voltage value of the output signal SLPF increases. As a result, the response speed of the output signal fvco of the VCO 16 to the change in the voltage value of the output signal SLPF is improved.
[0016]
Therefore, the frequency of the output signal fvco of the VCO 16 can be quickly brought close to a desired frequency by using any of the means (1) to (4), so that the lock-up time of the PLL circuit 10 can be shortened. It becomes possible.
[0017]
[Problems to be solved by the invention]
However, in any of the above means (1) to (4), the lockup time can be shortened, but there is a problem that noise is generated in the output signal fvco because each output signal changes excessively.
[0018]
Therefore, in general, in order to reduce noise, there are means for setting the output current SCP of the charge pump 14 to be small, setting the time constant of the LPF 15 large, or reducing the gain of the VCO 16. These conflict with the above means (2) to (4), so that the lock-up time of the PLL circuit 10 becomes long.
[0019]
Therefore, in the conventional PLL circuit 10 described above, it has been difficult to achieve both a reduction in lock-up time and a reduction in noise.
The present invention has been made to solve the above problems, and an object of the present invention is to provide a PLL circuit capable of reducing noise of an output signal while shortening a lockup time.
[0020]
[Means for Solving the Problems]
FIG. 1 is an explanatory view of the principle of claim 1. That is, the phase comparator 1 compares the frequencies of the reference signal fr and the output signal fvco, and outputs pulse signals φR and φP having a pulse width corresponding to the frequency difference. The smoothing circuit 2 smoothes the pulse signals φR and φP of the phase comparator 1 and converts them into a DC voltage, and outputs the DC voltage as the output voltage Vrp. The DC amplifier 3 receives the output voltage Vrp of the smoothing circuit 2 and outputs a voltage signal Vc obtained by amplifying the output voltage Vrp. The voltage controlled oscillator 4 outputs the output signal fvco having a frequency based on the voltage value of the voltage signal Vc of the DC amplifier 3. The gain control means 5 increases the gain of the DC amplifier 3 and increases the output signal fvco when the frequency of the output signal fvco of the voltage controlled oscillator 4 is separated from the frequency of the reference signal fr by a predetermined value or more. When the frequency of the DC amplifier 3 becomes close to a frequency less than a predetermined value with respect to the frequency of the reference signal fr, the gain of the DC amplifier 3 is lowered.
[0021]
Also The phase comparator is configured to output two pulse signals each having a pulse width corresponding to the frequency difference between the reference signal and the output signal, and the smoothing circuit smoothes the pulse signal of the phase comparator, respectively. The DC amplifier is configured to output the DC voltage as an output voltage, and the DC amplifier inputs the output voltage of the smoothing circuit and outputs a voltage signal obtained by amplifying the potential difference between the output voltages. It is composed of differential operational amplifiers.
[0022]
Claim 2 The gain control means obtains a phase difference between the pulse signals of the phase comparator, determines whether the obtained phase difference is equal to or greater than a predetermined value, or less than a predetermined value, and outputs the determination signal. Based on the determination detection circuit to output, and the determination signal determined by the determination detection circuit that the phase difference is equal to or larger than a predetermined value, a gain control signal for increasing the gain of the operational operational amplifier is output to the operational operational amplifier, and the determination And a gain control circuit that outputs a gain control signal for lowering the gain of the operational operational amplifier to the operational operational amplifier based on a determination signal determined by the detection circuit that the phase difference is less than a predetermined value.
[0023]
(Function)
Therefore, the claims 1 According to the described invention, when the frequency of the output signal is separated from the frequency of the reference signal, the gain of the DC amplifier (differential operational amplifier) is increased by the gain control means, and the frequency of the output signal becomes the desired frequency. To be promptly matched. Therefore, the lockup time can be shortened. In addition, when the frequency of the output signal is close to the frequency of the reference signal, the gain of the DC amplifier (differential operational amplifier) is lowered by the gain control means, and the frequency of the output signal is gradually reduced around the desired frequency. Operate to change. Therefore, since excessive changes in the output signal are suppressed, noise in the output signal can be reduced.
[0024]
Claim 2 According to the invention described in (1), the determination detection circuit determines the phase difference between the pulse signals of the phase comparator, and determines whether the calculated phase difference is greater than or equal to a predetermined value. The gain control circuit controls the gain of the differential operational amplifier based on the determination. Therefore, the determination and gain control can be performed reliably and easily.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. For convenience of explanation, the same reference numerals are given to the same components as those shown in FIG.
[0026]
FIG. 2 shows the PLL circuit 20 of the present embodiment. The PLL circuit 20 is configured by replacing the charge pump 14 and the LPF 15 of the conventional PLL circuit 10 shown in FIG. 8 with integration circuits 21a and 21b, an operational amplifier 22, a detection circuit 23, and a gain control circuit 24.
[0027]
Pulse signals φR and φP from the phase comparator 12 are input to the integrating circuits 21a and 21b, respectively. The integration circuits 21a and 21b are CR (capacitance / resistance) integration circuits, and are set so that their time constants are sufficiently larger than the pulse widths of the pulse signals φR and φP from the phase comparator 12. Then, the integrating circuits 21a and 21b output voltage signals obtained by smoothing the pulse signals φR and φP to the input terminals of the operational amplifier 22 as output voltages Vr and Vp, respectively.
[0028]
The operational amplifier 22 is a differential operational amplifier with variable gain. The operational amplifier 22 outputs a voltage signal corresponding to the potential difference between the input output voltages Vr and Vp to the VCO 16 as an output signal Vc. The VCO 16 outputs an output signal fvco having a frequency corresponding to the voltage value of the output signal Vc. The gain of the operational amplifier 22 is controlled by the detection circuit 23 and the gain control circuit 24.
[0029]
The detection circuit 23 receives the pulse signals φR and φP from the phase comparator 12, and the detection circuit 23 detects the phase difference between the pulse signals φR and φP. Here, the farther the frequency of the output signal fvco of the VCO 16 is from the desired frequency, the greater the phase difference between the pulse signals φR and φP. When the phase difference becomes greater than or equal to a predetermined value, the detection circuit 23 has the frequency of the output signal fvco. Is separated from the desired frequency by a predetermined value or more, and an H level control signal CNT is output to the gain control circuit 24.
[0030]
Further, the closer the frequency of the output signal fvco of the VCO 16 is to a desired frequency, the smaller the phase difference between the pulse signals φR and φP. When the phase difference becomes less than a predetermined value, the detection circuit 23 reduces the frequency of the output signal fvco. It is determined that the desired frequency is close to less than a predetermined value, and an L level control signal CNT is output to the gain control circuit 24.
[0031]
The gain control circuit 24 outputs a control voltage VCNT for changing the gain to the operational amplifier 22 based on the control signal CNT output from the detection circuit 23.
[0032]
That is, when an H level control signal CNT is input, the gain control circuit 24 outputs an H level control voltage VCNT to increase the gain of the operational amplifier 22. For this reason, the ratio of the change in the output signal Vc of the operational amplifier 22 to the change in the output voltages Vr and Vp increases.
[0033]
Further, when an L level control signal CNT is input, the gain control circuit 24 outputs an L level control voltage VCNT to lower the gain of the operational amplifier 22. For this reason, the ratio of the change in the output signal Vc of the operational amplifier 22 to the change in the output voltages Vr and Vp becomes small.
[0034]
FIG. 3 shows a specific configuration of the detection circuit 23. The pulse signals φR and φP from the phase comparator 12 are input to the EOR circuit 31. The output signal SG of the EOR circuit 31 is input as data D to the preceding stage flip-flop FF1 of the synchronous counter 32 having a three-stage configuration. The reference clock signal CK is input to the flip-flop circuits FF1 to FF3.
[0035]
The output signals Q of the flip-flop circuits FF1 to FF3 are input to the NAND circuit 33. The output signal of the NAND circuit 33 is inverted through the inverter circuit 34 and output as the control signal CNT.
[0036]
The detection circuit 23 configured as described above is input to the synchronous counter 32 as an output signal SG in which the phase difference between the pulse signals φR and φP is H level. As shown in FIG. 4, when the reference clock signal CK rises three times after the output signal SG becomes H level, the output signals Q of the flip-flop circuits FF1 to FF3 both become H level, and the next reference Until the clock signal CK rises, the control signal CNT becomes H level.
[0037]
FIG. 5 shows a specific configuration of the gain control circuit 24. The terminal TCNT to which the control signal CNT is inputted is connected to a power source VCC as a high potential side power source through a resistor R1, and is connected to an emitter of an NPN transistor (hereinafter simply referred to as a transistor) Tr1 through a resistor R2. Is done. The collector and base of the transistor Tr1 are connected to the power supply VCC through a resistor R3.
[0038]
The transistor Tr2 has a collector connected to the power source VCC through a resistor R4 and an emitter connected to a ground GND as a low potential side power source through a transistor Tr11 and a resistor R5. The transistor Tr11 receives the activation signal VCS supplied from the outside to its base, and is normally maintained in an on state. The base of the transistor Tr2 is connected to the power supply VCC through the resistor R3.
[0039]
The transistor Tr3 has a collector connected to the power supply VCC through a resistor R6 and an emitter connected to the ground GND through a transistor Tr12 and a resistor R7. The activation signal VCS is input to the base of the transistor Tr12 and is normally maintained in an on state. A constant voltage signal VBIAS supplied from the outside is input to the base of the transistor Tr3. A resistor R8 is interposed between the emitters of the transistor Tr3 and the transistor Tr2.
[0040]
The transistor Tr4 has a collector connected to the power supply VCC and an emitter connected to the ground GND via the transistor Tr13 and a resistor R9. The transistor Tr13 receives the activation signal VCS at its base and is normally maintained in an on state. The base of the transistor Tr4 is connected to the power supply VCC through the resistor R6. The control voltage VCNT is output from the emitter of the transistor Tr4.
[0041]
In the gain control circuit 24 configured as described above, when the control signal CNT from the detection circuit 23 changes from L level to H level (VCC level), the potential of the terminal TCNT becomes H level. Then, since the potential difference between the base and the emitter of the transistor Tr1 becomes small, the collector current I1 of the transistor Tr1 decreases and the base potential of the transistor Tr2 rises.
[0042]
When the base potential of the transistor Tr2 rises and eventually becomes higher than the voltage value of the constant voltage signal VBIAS supplied to the transistor Tr3, the collector current I3 of the transistor Tr3 becomes smaller than the collector current I2 of the transistor Tr2. Then, the base potential of the transistor Tr4 rises and the collector current I4 of the transistor Tr4 increases. When the collector current I4 of the transistor Tr4 increases, the control voltage VCNT increases.
[0043]
When the control signal CNT from the detection circuit 23 changes from H level to L level, the potential of the terminal TCNT becomes L level. Then, since the potential difference between the base and emitter of the transistor Tr1 increases, the collector current I1 of the transistor Tr1 increases and the base potential of the transistor Tr2 decreases.
[0044]
When the base potential of the transistor Tr2 drops and eventually becomes smaller than the voltage value of the constant voltage signal VBIAS supplied to the transistor Tr3, the collector current I3 of the transistor Tr3 becomes larger than the collector current I2 of the transistor Tr2. Then, the base potential of the transistor Tr4 decreases, and the collector current I4 of the transistor Tr4 decreases. When the collector current I4 of the transistor Tr4 decreases, the control voltage VCNT decreases.
[0045]
FIG. 6 shows a specific configuration of the operational amplifier 22. The collectors of the transistors Tr5 and Tr6 are connected to the power supply VCC through resistors R10 and R11, respectively. A node N1 between the collector of the transistor Tr5 and the resistor R10 is connected to the ground GND through a capacitor C. The emitter of the transistor Tr5 is connected to the emitter of the transistor Tr6 via resistors R12 and R13.
[0046]
A node N0 between the resistors R12 and R13 is connected to the ground GND through the variable current source 35. The variable current source 35 receives the control voltage VCNT from the gain control circuit 24. The variable current source 35 increases the activation current I5 when the control voltage VCNT increases, and decreases the activation current I5 when the control voltage VCNT decreases.
[0047]
The output voltage Vr from the integrating circuit 21a is input to the base of the transistor Tr5, and the output voltage Vp from the integrating circuit 21b is input to the base of the transistor Tr6. The output signal Vc is output from a node N2 between the collector of the transistor Tr6 and the resistor R12.
[0048]
In the operational amplifier 22 configured as described above, when the voltage value of the output voltage Vr becomes higher than the voltage value of the output voltage Vp, the collector current I5 of the transistor Tr5 increases and the collector current I6 of the transistor Tr6 decreases. Then, the potential of the node N2 increases, that is, the voltage value of the output signal Vc increases.
[0049]
When the voltage value of the output voltage Vr becomes lower than the voltage value of the output voltage Vp, the collector current I5 of the transistor Tr5 decreases and the collector current I6 of the transistor Tr6 increases. Then, the potential of the node N2 decreases, that is, the voltage value of the output signal Vc decreases. The voltage value of the output signal Vc changes in proportion to the potential difference between the output voltages Vr and Vp.
[0050]
Here, when the control voltage VCNT rises, the variable current source 35 increases the activation current I5, so that changes in the collector currents I5 and I6 of the transistors Tr5 and Tr6 based on changes in the output voltages Vr and Vp become large. Therefore, the amplitude of the output signal Vc output from the node N2 increases.
[0051]
When the control voltage VCNT decreases, the variable current source 35 decreases the activation current I5, so that changes in the collector currents I5 and I6 of the transistors Tr5 and Tr6 based on changes in the output voltages Vr and Vp become small. Therefore, the amplitude of the output signal Vc output from the node N2 is reduced.
[0052]
Next, the operation of the PLL circuit 20 configured as described above will be described.
When the frequency of the output signal fvco of the VCO 16 becomes lower than the desired frequency, the frequency of the comparison signal fp becomes lower than the frequency of the reference signal fr. As described above, the phase comparator 12 increases the pulse width T1 of the pulse signal φR and shortens the pulse width T2 of the pulse signal φP as shown in FIG.
[0053]
Then, the integrating circuits 21a and 21b output the output voltages Vr and Vp obtained by smoothing the pulse signals φR and φP to the input terminals of the operational amplifier 22, respectively. In this case, the voltage value of the output voltage Vr becomes larger than the voltage value of the output voltage Vp, and the operational amplifier 22 increases the voltage value of the output signal Vc. When the voltage value of the output signal Vc increases, the VCO 16 increases the frequency of the output signal fvco.
[0054]
Here, the phase difference between the pulse signals φR and φP becomes the H level output signal SG in the detection circuit 23 shown in FIGS. After the output signal SG becomes H level, the reference clock signal CK input to the synchronous counter 32 rises three times, that is, until the next reference clock signal CK rises when it exceeds the predetermined value. The circuit 23 outputs an H level control signal CNT. That is, this H-level control signal CNT means that the frequency of the output signal fvco of the VCO 16 is in a state of being separated from the desired frequency.
[0055]
Based on the H level control signal CNT, the gain control circuit 24 increases the control voltage VCNT to increase the gain of the operational amplifier 22. Then, the change of the output signal Vc of the operational amplifier 22 with respect to the change of the output voltages Vr and Vp becomes large. Therefore, the PLL circuit 20 quickly increases the frequency of the output signal fvco when the frequency of the output signal fvco of the VCO 16 is away from the desired frequency.
[0056]
On the other hand, the phase difference between the pulse signals φR and φP, that is, the output signal SG at the H level in the detection circuit 23 falls to the L level before the reference clock signal CK input to the synchronous counter 32 rises three times. That is, when it is less than the predetermined value, the detection circuit 23 outputs an L level control signal CNT. That is, this L level control signal CNT means that the frequency of the output signal fvco of the VCO 16 is close to a desired frequency.
[0057]
Based on the L level control signal CNT, the gain control circuit 24 lowers the control voltage VCNT and lowers the gain of the operational amplifier 22. Then, the change in the output signal Vc of the operational amplifier 22 with respect to the change in the output voltages Vr and Vp becomes small. Therefore, the PLL circuit 20 gradually increases the frequency of the output signal fvco when the frequency of the output signal fvco of the VCO 16 is close to a desired frequency.
[0058]
Further, when the frequency of the output signal fvco of the VCO 16 becomes higher than the desired frequency, the frequency of the comparison signal fp becomes higher than the frequency of the reference signal fr. As described above, the phase comparator 12 shortens the pulse width T1 of the pulse signal φR and increases the pulse width T2 of the pulse signal φP as shown in FIG. 9B.
[0059]
Then, the integrating circuits 21a and 21b output the output voltages Vr and Vp obtained by smoothing the pulse signals φR and φP to the input terminals of the operational amplifier 22, respectively. In this case, the voltage value of the output voltage Vr becomes smaller than the voltage value of the output voltage Vp, and the operational amplifier 22 decreases the voltage value of the output signal Vc. When the voltage value of the output signal Vc decreases, the VCO 16 lowers the frequency of the output signal fvco.
[0060]
Here, the phase difference between the pulse signals φR and φP, that is, the output signal SG at the H level in the detection circuit 23, the reference clock signal CK input to the synchronous counter 32 rises three times from the rise, that is, the predetermined signal When the value exceeds the value, the detection circuit 23 outputs an H level control signal CNT until the next reference clock signal CK rises.
[0061]
Similarly to the above, the gain control circuit 24 increases the control voltage VCNT and increases the gain of the operational amplifier 22 based on the H level control signal CNT. Then, the change of the output signal Vc of the operational amplifier 22 with respect to the change of the output voltages Vr and Vp becomes large. Therefore, the PLL circuit 20 quickly lowers the frequency of the output signal fvco when the frequency of the output signal fvco of the VCO 16 is away from the desired frequency.
[0062]
On the other hand, the phase difference between the pulse signals φR and φP, that is, the output signal SG at the H level in the detection circuit 23 falls to the L level before the reference clock signal CK input to the synchronous counter 32 rises three times. That is, when it is less than the predetermined value, the detection circuit 23 outputs an L level control signal CNT.
[0063]
Similarly to the above, based on the L level control signal CNT, the gain control circuit 24 lowers the control voltage VCNT and lowers the gain of the operational amplifier 22. Then, the change in the output signal Vc of the operational amplifier 22 with respect to the change in the output voltages Vr and Vp becomes small. Therefore, the PLL circuit 20 gently lowers the frequency of the output signal fvco when the frequency of the output signal fvco of the VCO 16 is close to a desired frequency.
[0064]
As a result, the PLL circuit 20 of the present embodiment operates so that the frequency of the output signal fvco quickly matches the desired frequency when the frequency of the output signal fvco of the VCO 16 is away from the desired frequency. When the frequency of the output signal fvco is close to the desired frequency, the frequency of the output signal fvco operates so as to change gradually in the vicinity of the desired frequency. In the PLL circuit 20, the frequency of the output signal fvco output from the VCO 16 is locked to a desired frequency by repeating such an operation.
[0065]
As described above, the present embodiment has the following operational effects.
(1) The PLL circuit 20 of the present embodiment includes integrating circuits 21a and 21b and an operational amplifier 22 on the PLL loop, and the gain of the operational amplifier 22 is controlled by the detection circuit 23 and the gain control circuit 24. When the frequency of the output signal fvco of the VCO 16 is away from the desired frequency, the PLL circuit 20 operates so that the frequency of the output signal fvco quickly matches the desired frequency. Therefore, the lockup time can be shortened. In addition, when the frequency of the output signal fvco is close to the desired frequency, the PLL circuit 20 operates so that the frequency of the output signal fvco changes gradually in the vicinity of the desired frequency. Therefore, since an excessive change in the output signal fvco is suppressed, noise in the output signal fvco can be reduced. That is, the noise of the output signal fvco can be reduced while shortening the lockup time.
[0066]
(2) The detection circuit 23 obtains a phase difference between the pulse signals φR and φP of the phase comparator 12 and whether the frequency of the output signal fvco is separated from a desired frequency based on the obtained phase difference. Or it was set as the structure which determines whether it exists in the state close to the desired frequency. The gain control circuit 24 is configured to control the gain of the operational amplifier 22 based on the determination. Therefore, the determination and gain control can be performed reliably and easily.
[0067]
(3) The integrating circuits 21a and 21b are constituted by CR (capacitance / resistance) integrating circuits. Therefore, a simple circuit configuration can be obtained.
(Second Embodiment)
Hereinafter, a second embodiment will be described with reference to FIG. In the present embodiment, a lock detection circuit 40 of the PLL circuit shown in FIG. 7 is used instead of the detection circuit 23 of the first embodiment shown in FIG.
[0068]
The EOR circuit 41 of the lock detection circuit 40 receives the pulse signals φR and φP from the phase comparator 12, and the EOR circuit 41 outputs an output signal S1 based on the pulse signals φR and φP.
[0069]
The output signal S1 is input as the data D and the reference clock signal CK is input to the flip-flop circuit FF4. The flip-flop circuit FF4 outputs an output signal Q (S2) based on the output signal S1 in synchronization with the rising edge of the reference clock signal CK.
[0070]
The NAND circuit 42 receives the output signals S1 and S2, and the NAND circuit 42 outputs an output signal based on the output signals S1 and S2. The output signal of the NAND circuit 42 is inverted by the inverter circuit 43, and the inverted signal S3 is input to the flip-flop circuit FF5 as data D.
[0071]
The reference clock signal CK is input to the flip-flop circuit FF5. The flip-flop circuit FF5 outputs an output signal Q (S4) based on the inverted signal S3 in synchronization with the rising edge of the reference clock signal CK.
[0072]
The output signal S1 of the EOR circuit 41 is inverted by the inverter circuit 44, and the inverted signal bar S1 is input to the flip-flop circuits FF6 to FF8 as the clock signal CK.
[0073]
The output signal S4 of the flip-flop circuit FF5 is inverted by the inverter circuit 45, and the inverted signal bar S4 is input as data D to the flip-flop circuit FF6. The flip-flop circuit FF6 outputs the output signal Q (S5) based on the inverted signal bar S4 in synchronization with the rising edge of the inverted signal bar S1, that is, the falling edge of the output signal S1.
[0074]
The output signal S5 is input as data D to the flip-flop circuit FF7. The flip-flop circuit FF7 outputs the output signal Q (S6) based on the output signal S5 in synchronization with the falling edge of the output signal S1 in the same manner as described above.
[0075]
The output signal S6 is input as data D to the flip-flop circuit FF8. The flip-flop circuit FF8 outputs the output signal Q (S7) based on the output signal S6 in synchronization with the falling edge of the output signal S1 as described above.
[0076]
Output signals S5 to S7 are input to the NAND circuit 46, and the NAND circuit 46 outputs output signals based on the output signals S5 to S7. The output signal of the NAND circuit 46 is inverted by the inverter circuit 47, and the inverted signal is output as the lock detection signal LD and used as the control signal CNT.
[0077]
In the lock detection circuit 40 configured as described above, when one of the pulse signals φR and φP becomes H level, the output signal S1 of the EOR circuit 41 becomes H level. When the reference clock signal CK rises after the output signal S1 becomes H level, the output signal S2 of the flip-flop FF4 becomes H level.
[0078]
Only when the output signals S1 and S2 are both at the H level, the inverted signal S3 is at the H level. When the reference clock signal CK rises after the inverted signal S3 becomes H level, the output signal S4 of the flip-flop FF5 becomes H level.
[0079]
In other words, when the reference clock signal CK rises twice or more after the output signal S1 becomes H level, that is, when the phase difference between the pulse signals φR and φP exceeds the predetermined value, the output signal S4 becomes H level. When the output signal S1 falls to the L level during the period when the output signal S4 is at the H level, the output signal S5 of the flip-flop circuit FF6 becomes the L level. As a result, the output signal of the NAND circuit 46 becomes H level, the L level lock detection signal LD is output, and the unlocked state is detected.
[0080]
Further, when the output signal S1 falls to the L level before the reference clock signal CK rises twice, that is, when the phase difference between the pulse signals φR and φP becomes less than the predetermined value, the output signal S4 becomes the L level. When the output signal S1 sequentially falls to the L level before the reference clock signal CK rises twice, the output signals S5 to S7 of the flip-flops FF6 to FF8 sequentially become the H level. When both the output signals S5 to S7 are at the H level, the output signal of the NAND circuit 46 is at the L level, the H level lock detection signal LD is output, and the lock state is detected.
[0081]
If the lock detection signal LD that changes in this way is used as the control signal CNT, the PLL circuit 20 of the first embodiment can be operated similarly.
[0082]
In addition, you may make it implement this invention in the following aspects other than the said embodiment. In each of the above embodiments, the gain control means is configured by the detection circuit 23 or the lock detection circuit 40 and the gain control circuit 24, and the gain of the operational amplifier 22 is controlled by the control means. However, the gain of the operational amplifier 22 may be controlled by other configurations. For example, you may comprise as follows.
[0083]
Although the detailed description is omitted above, the reference frequency divider 11 is configured to divide the crystal oscillation signal based on an arbitrarily set frequency dividing ratio and output it as the reference signal fr. Yes. In this case, a load enable signal is input to the reference frequency divider 11 from the outside when setting the frequency division ratio. In such a reference frequency divider 11, the frequency of the output signal fvco is often separated from a desired frequency immediately after setting the frequency division ratio. Accordingly, a gain control unit may be configured to operate so as to increase the gain of the operational amplifier 22 for a predetermined time after the load enable signal is input and then decrease the gain of the operational amplifier 22.
[0084]
In each of the above embodiments, the integrating circuits 21a and 21b are configured by CR (capacitance / resistance) integrating circuits. However, if the pulse signals φR and φP can be smoothed to generate the output voltages Vr and Vp as voltage signals, The circuit configuration is not limited to this.
[0085]
In the above embodiments, the operational amplifier 22 is configured as shown in FIG. 6, but the circuit configuration is not limited to this as long as it can operate in the same manner as described above.
In the above embodiments, the gain control circuit 24 is configured as shown in FIG. 5, but the circuit configuration is not limited to this as long as it can operate in the same manner as described above.
[0086]
The technical ideas other than the claims that can be grasped from the respective embodiments will be described below together with the effects thereof.
(A) The PLL circuit according to any one of claims 1 to 3, wherein the smoothing circuit includes a CR integration circuit. If comprised in this way, it can be set as a simple circuit structure.
[0087]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to provide a PLL circuit that can reduce the noise of the output signal while shortening the lock-up time.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a block diagram showing a PLL circuit according to the first embodiment.
FIG. 3 is a circuit diagram showing a specific configuration of a detection circuit.
FIG. 4 is a waveform diagram showing the operation of the detection circuit.
FIG. 5 is a circuit diagram showing a specific configuration of a gain control circuit.
FIG. 6 is a circuit diagram showing a specific configuration of an operational amplifier.
FIG. 7 is a circuit diagram showing a specific configuration of a detection circuit according to a second embodiment.
FIG. 8 is a block diagram showing a conventional PLL circuit.
FIG. 9 is a waveform diagram showing a pulse signal and an output voltage.
[Explanation of symbols]
1 Phase comparator
2 Smoothing circuit
3 DC amplifier
4 Voltage controlled oscillator
5 Gain control means
fr reference signal
fvco output signal
Vc voltage signal
Vrp output voltage
φR, φP pulse signal

Claims

A phase comparator that compares the frequency of the reference signal and the output signal and outputs a pulse signal having a pulse width corresponding to the frequency difference;
A smoothing circuit that smoothes and converts the pulse signal of the phase comparator to a DC voltage, and outputs the DC voltage as an output voltage;
A DC amplifier that inputs an output voltage of the smoothing circuit and outputs a voltage signal obtained by amplifying the output voltage;
A voltage controlled oscillator that outputs the output signal having a frequency based on the voltage value of the voltage signal of the DC amplifier;
When the frequency of the output signal of the voltage controlled oscillator is separated from the reference signal frequency by a predetermined value or more, the gain of the DC amplifier is increased, and the frequency of the output signal is increased with respect to the frequency of the reference signal. A gain control means for reducing the gain of the DC amplifier when in a state close to a predetermined value ;
The phase comparator is configured to output two pulse signals each having a pulse width corresponding to the frequency difference between the reference signal and the output signal,
The smoothing circuit is configured to smooth the pulse signal of the phase comparator and convert it to a DC voltage, and to output the DC voltage as an output voltage,
2. The PLL circuit according to claim 1, wherein each of the DC amplifiers includes a differential operational amplifier that inputs an output voltage of the smoothing circuit and outputs a voltage signal obtained by amplifying a potential difference between the output voltages .

The gain control means includes
Determining a phase difference of each pulse signal of the phase comparator, determining whether the calculated phase difference is equal to or greater than a predetermined value or less than a predetermined value, and outputting a determination signal;
Based on the determination signal determined by the determination detection circuit that the phase difference is equal to or greater than a predetermined value, a gain control signal for increasing the gain of the operational operational amplifier is output to the operational operational amplifier, and the phase difference is detected by the determination detection circuit. A gain control circuit for outputting a gain control signal for reducing the gain of the operating operational amplifier to the operating operational amplifier based on a determination signal determined to be less than a predetermined value;
The PLL circuit according to claim 1, comprising: