JP3845603B2

JP3845603B2 - Test circuit for semiconductor integrated circuit

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Publication number: JP3845603B2
Application number: JP2002205633A
Authority: JP
Inventors: 功大井川; 康志江波戸; 一仁保坂; 憲明本橋; 寿郎鈴木; 憲一郎加田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2006-11-15
Anticipated expiration: 2022-07-15
Also published as: JP2004048566A

Description

【０００１】
【発明の属する技術分野】
この発明は、抵抗ラダー部と制御スイッチを備えた半導体集積回路をテストする半導体集積回路のテスト回路に関する。
【０００２】
【従来の技術】
高位電源と低位電源との間に複数の抵抗が直列接続されて構成された抵抗ラダー部と、抵抗ラダー部における各抵抗の接続点に接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の各接続点に与えられる電圧を制御スイッチを介して選択的に出力する構成は、様々な半導体集積回路で使用されているが、例えば逐次比較型Ａ／Ｄコンバータや電子ボリューム回路等に用いられている。
【０００３】
次に、このような抵抗ラダー部と制御スイッチを備えた半導体集積回路のテストについて説明する。図１６は抵抗ラダー部と制御スイッチを備えた逐次比較型のＡ／Ｄコンバータをテストするための構成を示す図である。
【０００４】
図１６において、Ａ／Ｄコンバータ１６００は、抵抗ラダー部１６０１と制御スイッチ１６０２を備える。入力端子（Ａｉｎ）１６０３に与えられてサンプルホールド回路１６０４によりサンプルホールドされたサンプルホールド信号は、制御スイッチ１６０２を介して選択的に与えられる抵抗ラダー部１６０１の分割電圧とコンパレータ１６０５により逐次比較される。比較結果に基づいて入力端子１６０３に与えられたアナログ信号がディジタル信号に変換され、得られたディジタル信号が出力端子（Ｄｏｕｔ）１６０６から出力される。
【０００５】
このようなＡ／Ｄコンバータ１６００において、Ａ／Ｄコンバータ１６００に接続されたＩＣテスタ１６０７からＡ／Ｄコンバータ１６００のクロック端子（ＣＬＫ）１６０８ならびに同期信号端子（ＳＹＮＣ）１６０９に制御信号を入力する。そして、Ａ／Ｄコンバータ１６００の入力端子１６０３に、例えば８ビットのＡ／Ｄコンバータの場合には２５６ステップの電圧を入力し、入力した各電圧に対する出力端子１６０６に出力されたディジタル信号をＩＣテスタ１６０７に取り込む。取り込んだディジタル信号は０〜２５５のコードに変換され、得られたコードに基づいて所望のテストを実施していた。
【０００６】
このようなテストにおいて、入力端子１６０３にアナログ電圧を入力した時に、電圧が安定するまでに例えば１ｍｓ程度の時間かかっていた。また、入力端子１６０３に入力した電圧が、ディジタル信号に変換されて出力端子１６０６に出力されるまでにかかる時間は、同期信号端子１６０９に与えられる制御信号の周波数に依存していた。例えば制御信号の周波数が１６８ｋＨｚであるとすると約６μｓ程度となっていた。また、抵抗ラダー部１６０１に接続されているすべての制御スイッチ１６０２、例えばＡ／Ｄコンバータ１６００が８ビットの場合には、２５６個の制御スイッチ１６０２の機能をテストするためには、入力端子１６０３にアナログ信号を入力して出力端子１６０６からディジタル信号をＩＣテスタ１６０７に取り込む動作を最低でも２５６回繰り返して行わなければならない。したがって、すべての制御スイッチ１６０２の機能をテストするためには、（１ｍｓ＋６μｓ）×２５６＝２５８ｍｓ程度のテスト時間が必要になっていた。これは、Ａ／Ｄコンバータ１６００の他のロジックテストに比べてかなり長い時間であった。
【０００７】
一方、上記テストをウェハ工程、ならびに製品工程で重複して行っている場合は、本来ウェハ工程で上記テストを行っていれば、製品工程でのテストは回路の機能的なテストだけで十分であった。このため、特に製品工程での上記テストはテスト時間の観点からは無駄であった。このことは、そのままテストコストへと反映されてしまう。
【０００８】
さらに、バーンインテストにおいて、現状ではバーンイン装置がアナログ入力の電圧ステップ入力を行うことができない。このため、全制御スイッチ１６０２のバーンインテストを行うことができず、バーンインテストの活性化率が低下していた。
【０００９】
図１７は抵抗ラダー部と制御スイッチを有する従来の３ビットのＤ／Ａコンバータの回路を示す図である。図１７に示すような構成のＤ／Ａコンバータの場合に、一般的には８〜１０ビットの回路が多用されるが、ここでは３ビットの回路について説明する。
【００１０】
図１７において、通常使用時には、抵抗ラダー部１７００の両端に、それぞれＶref1＝４．０Ｖ、Ｖref2＝０．０Ｖの基準電圧を印加する。図１８に示すように、３ビットのディジタル入力信号（Ｄ０〜Ｄ２）をデコーダ１７０１に入力すると、デコーダ１７０１からの出力により制御スイッチ（ＳＷ０〜ＳＷ７）１７０２のいづれか１つの制御スイッチ１７０２がオンする。例えばディジタル入力信号（０１０）が入力された場合は、制御スイッチ（ＳＷ２）１７０２のみがオンする。
【００１１】
１つの制御スイッチ１７０２がオンすると、オンした制御スイッチ１７０２の基準電圧間（オンした制御スイッチ１７０２−Ｖref1間、オンした制御スイッチ１７０２−Ｖref2間）の抵抗比で制御スイッチ１７０２部分の電圧が決まる。決まった電圧がボルテージフォロア回路のオペアンプ１７０３を介してアナログ出力端子（ＶＯＵＴ）１７０４から出力される。例えば制御スイッチ（ＳＷ２）１７０２がオンした場合に、出力電圧ＶＯＵＴは次式で表される。
【００１２】
【数１】

よって、ディジタル入力信号と出力電圧ＶＯＵＴとの関係は、図１９に示すようになる。したがって、図１７に示すＤ／Ａコンバータは、図１９に示すように、ディジタル入力信号をアナログ出力信号に変換可能な回路となる。
【００１３】
このようなＤ／Ａコンバータの制御スイッチ１７０２や抵抗ラダー部１７００の抵抗Ｒが不良の場合は、ディジタル入力信号と出力電圧との関係は、図１９に示すような直線的な特性とはならず、オフセット誤差（これはディジタル入力信号＝０００の時の誤差）、利得誤差（これはディジタル入力信号＝１１１の時の誤差）、直線性誤差（理想直線に対する誤差、前後のディジタル入力信号と比較した場合の誤差）などが異常特性となる。このような制御スイッチ１７０２や抵抗Ｒに起因する不良を検出するのにかかるテスト時間は、Ｄ／Ａコンバータのビット数が増えて制御スイッチや抵抗の個数が増えるにしたがって、増大することになる。
【００１４】
図２０は図１７に示す３ビットのＤ／Ａコンバータを８ビットに拡張したＤ／Ａコンバータの構成を示す図である。
【００１５】
図２０において、８ビットのＤ／Ａコンバータは、２^８＝２５６個の制御スイッチＳＷ０〜ＳＷ２５５と、この制御スイッチＳＷ０〜ＳＷ２５５に対応した抵抗ラダー部と制御スイッチで構成されている。このような８ビットのＤ／Ａコンバータにおける制御スイッチＳＷ０〜ＳＷ２５５の動作を確認するためには、２^８＝２５６通りの出力電圧を何らかの方法で測定し、測定した電圧を演算により各種仕様を満たしているかどうかを判定しなければならない。また、安定して測定するためには、１つのディジタル入力信号に対して、出力電圧を複数回測定することが多くなる。これらにより、多くのテスト時間が必要になり、またテストコストも増大していた。
【００１６】
同様に、Ｄ／Ａコンバータのビット数が増えるにしたがって、上記不具合は顕著なものとなる。例えば１０ビットの場合には１０２４通りの出力電圧を測定しなければならず、ｎビットの場合には２^ｎ通りの出力電圧を測定しなければならなかった。
【００１７】
次に、抵抗ラダー部と制御スイッチを備えた電子ボリューム回路（増幅率可変回路）について説明する。図２１は抵抗ラダー部と制御スイッチを備えた電子ボリューム回路をテストするための構成を示す図である。
【００１８】
図２１において、電子ボリューム回路２１００に接続されたＩＣテスタ２１０１から電子ボリューム回路２１００の入力端子（Ａｉｎ）２１０２にアナログ信号を入力する。制御端子２１０３に入力される制御信号に基づいて、抵抗ラダー部２１０４に接続された制御スイッチ（０〜３１）２１０５をロジック回路２１０６により開閉制御する。制御スイッチ２１０５を介して得られた電圧をオペアンプ２１０７の一方の入力端子に与える。これにより、入力端子２１０２と出力端子（Ａｏｕｔ）２１０８間の増幅率を変化させ、出力端子２１０８から出力されるアナログ信号をＩＣテスタ２１０１に取り込む。取り込んだ信号をＩＣテスタ２１０１内で演算処理を施して得られる値に基づいて所望のテストを実施していた。
【００１９】
上記テストにおいて、入力端子２１０２にアナログ信号を入力した後出力端子２１０８に出力されるアナログ信号が安定するまでには、例えば５ｍｓ程度の時間かかっていた。また、出力端子２１０８に出力されたアナログ信号をＩＣテスタ２１０１に取り込む場合、例えば１ｋＨｚの２１波のサイン波を取り込む場合には、２１ｍｓ程度の時間がかかっていた。
【００２０】
また、電子ボリューム回路２１００が例えば３２ステップの増幅率を有する場合に、抵抗ラダー部２１０４に接続された３２個の制御スイッチ２１０５の機能を確認するためには、入力端子２１０２にアナログ信号が入力された後、出力端子２１０８から出力されるアナログ信号をＩＣテスタ２１０１に取り込む動作を３２回繰り返して行わなければならない。したがって、この動作には、（５ｍｓ＋２１ｍｓ）×３２＝８３２ｍｓ程度の時間がかかることになる。これは、電子ボリューム回路における他のテストのテスト時間に比べてかなり長くなっていた。
【００２１】
さらに、上記テストをウェハ工程、ならびに製品工程で重複して行っている場合は、本来ウェハ工程で上記テストを行っていれば、製品工程でのテストは回路の機能的なテストだけで十分であった。このため、特に製品工程での上記テストはテスト時間の観点からは無駄であった。このことは、そのままテストコストへと反映されてしまう。
【００２２】
図２２は図２１に示す電子ボリューム回路と同様な回路であって、８段階に増幅率を可変できる電子ボリューム回路（増幅率可変回路）の構成を示す図である。
【００２３】
図２２において、入力端子（ＩＮ）２２００に入力される信号（正弦波など）を増幅して出力端子（ＯＵＴ）２２０１より出力させるものである。抵抗ラダー部２２０２に接続された制御スイッチ（ＳＷ０〜ＳＷ７）２２０３を開閉制御する信号を出力するデコーダ２２０４に入力されるディジタル入力信号に基づいて、回路の増幅率は可変される。
【００２４】
図２３に示すようにディジタル入力信号（Ｄ０〜Ｄ３）を入力端子２２００に入力すると、デコーダ２２０４の出力に基づいて制御スイッチ（ＳＷ０〜ＳＷ７）２２０３のいずれか１つの制御スイッチ２２０３がオンし、増幅率が可変される。基本的には、オペアンプ２２０５を用いた反転増幅回路である。オペアンプ２２０５の（−）側の入力端子と入力端子２２００との間の抵抗をＲａとし、オペアンプ２２０５の（−）側の入力端子と出力端子２２０１との間の抵抗をＲｂとすると、増幅率は（−Ｒｂ／Ｒａ）と表せる。この増幅率の（−）符号は、出力波形の位相が入力波形に対して反転することを意味する。ディジタル入力信号と増幅率との関係は図２３に示すようになる。
【００２５】
ここで、抵抗ラダー部２２０２の抵抗Ｒ０〜Ｒ８の抵抗値を例えば全て１０ｋΩとすると、制御スイッチ（ＳＷ２）２２０３がオンした場合の増幅率Ｇａｉｎは、
【数２】

となる。
【００２６】
このような構成の増幅率可変回路では、一般的には１〜５ビットの構成が多用される。入力信号として正弦波などのアナログ信号の波形を測定するには、波形の安定時間、波形の取り込み処理に時間がかかる。このため、図１７あるいは図２０に示すＤ／Ａコンバータと比べ、１回の測定時間が長くなっていた。
【００２７】
また、同一チップ内に同様の回路を多数個使用することが多いため、テストタイムはかなり増大していた。例えば、１回分のレベル測定を１０ｍｓとし、４ビット（１６通り）の増幅率可変回路を５個使用している場合には、テスト時間は１０×１６通り×５個＝８００ｍｓとなる。このため、かなり長いテスト時間が必要になっていた。
【００２８】
【発明が解決しようとする課題】
以上説明したように、抵抗ラダー部と制御スイッチを備えた従来の半導体集積回路において、抵抗の不良や制御スイッチの機能を確認するテストを行う場合に、入力信号の安定に時間がかかり、あるいは入力信号が与えられた後出力信号を得るまでに時間がかかっていた。このため、テスト時間が極めて長くなるといった不具合を招いていた。
【００２９】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、テスト作業の効率化を図り、テスト時間の短縮化を達成した半導体装置のテスト回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、直列接続された抵抗で構成された抵抗ラダー部と、一端が抵抗の接続点に接続され、他端が共通接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の接続点に与えられる電圧を制御スイッチを介して出力する半導体集積回路のテスト回路において、制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、抵抗ラダー部の一端とグランドとの間に接続された抵抗と、テスト時に、テスト用スイッチをオン状態とし、制御スイッチの全てをオフ状態もしくは制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３１】
第２の手段は、直列接続された抵抗で構成された抵抗ラダー部と、一端が抵抗の接続点に接続され、他端が共通接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の接続点に与えられる電圧を制御スイッチを介して出力する半導体集積回路のテスト回路において、テスト時に低位電源に接続される基準電圧端子と制御スイッチの共通接続点と間に接続されたテスト用スイッチと、抵抗ラダー部の一端と基準電圧端子の間に接続された抵抗と、スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、テスト時に、テスト用スイッチをオフ状態とし、かつ制御スイッチの全てをオフ状態に制御し、もしくはテスト用スイッチをオン状態とし、かつ制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３２】
第３の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、テスト時に低位電源に接続される基準電圧端子と複数の制御スイッチの共通接続点と間に接続されたテスト用スイッチと、抵抗ラダー部の一端と前記基準電圧端子の間に直列接続された第３の抵抗及び第４の抵抗と、複数の制御用スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、第３の抵抗と第４の抵抗との直列接続点とコンパレータの一方の入力端との間に接続された基準電圧供給用スイッチと、テスト時に、テスト用スイッチをオフ状態とし、かつ複数の制御スイッチのすべてをオフ状態に制御し、もしくはテスト用スイッチをオン状態とし、かつ複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３３】
第４の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の第１の抵抗のそれぞれの接続点に与えられる電圧を出力する第１の半導体装置の出力端子と、複数の第１の抵抗のそれぞれの接続点に与えられる電圧を出力する第２の半導体集積回路の出力端子との間に直列接続されたテスト用の抵抗と、テスト用の抵抗の直列接続点に与えられる電圧を出力する出力回路と、抵抗ラダー部を２等分割し、その間に挿入された第３のテスト用スイッチと、第３のテスト用スイッチの一方端に高位電源レベルを与え、第３のテスト用スイッチの他方端に低位電源レベルを与える電源供給回路とを有することを特徴とする。
【００３４】
第５の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続された複数の制御スイッチと、複数の制御スイッチが２等分割され、分割された一方の複数の制御スイッチの他端が共通接続された第１の共通接続点と、分割された他方の複数の制御スイッチの他端が共通接続された第２の共通接続点との間に接続された第１のテスト用スイッチと、第１のテスト用スイッチの両端間に直列接続された１対の第２の抵抗と、直列接続された１対の第２の抵抗の一方の抵抗の一端に与えられる電圧、もしくは１つの第２の抵抗の直列接続点に与えられる電圧を選択して出力する第２のテスト用スイッチと、複数の制御スイッチの内２つの制御スイッチを同時にオン状態に制御するデコーダとを有することを特徴とする。
【００３５】
第６の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の制御スイッチの内２つの制御スイッチを同時にオン状態に制御するデコーダと、一方の入力端が複数の制御スイッチの共通接続点に接続され、出力端が前記抵抗ラダー部の一端に接続されるオペアンプとを有することを特徴とする。
【００３６】
第７の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、一方の入力端が複数の制御スイッチの共通接続点に接続され、出力端が抵抗ラダー部の一端に接続されるオペアンプと、テスト時に、オペアンプの出力をハイインピーダンス状態かつテスト用スイッチをオン状態とし、複数の制御スイッチのすべてをオフ状態、もしくは複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００３８】
図１はこの発明の一実施形態に係る半導体装置のテスト回路の構成を示す図である。
【００３９】
図１において、この実施形態における半導体装置のテスト回路は、抵抗ラダー部と制御スイッチを備えた逐次比較型のＡ／Ｄコンバータをテストするものである。
【００４０】
Ａ／Ｄコンバータ１００の機能テストを目的とした場合に、コンパレータ１０５やデジタル回路部１１０のテストは簡単かつ高速に行うことは容易に実現可能である。このため、テスト時間的に問題となるのは、抵抗ラダー部１０１に接続された制御スイッチ（ａ０〜ａｎ）１０２のテストである。そこで、この実施形態は、図１６に示す従来のＡ／Ｄコンバータ１６００における制御スイッチ１６０２のテストを改善したものである。
【００４１】
図１において、抵抗ラダー部１０１を構成する抵抗の各接続点に接続された制御スイッチ（ａ０〜ａｎ）１０２の共通接続された一方端がテスト用のスイッチ１１３を介して高位電源（ＶＤＤ）に接続されている。このスイッチ１１３は、ＩＣテスタ１０７からＡ／Ｄコンバータ１００のテスト端子（ＴＥＳＴ）１１１に与えられるテスト信号に基づいてディジタル回路部１１０によりオン／オフ制御される。
【００４２】
抵抗ラダー部１０１の一方端が接続された高位側の基準電圧端子（ＶＲＥＦ１）１１２は、ＩＣテスタ１０７の制御により通常動作時は高位電源に接続され、テスト動作時にはＩＣテスタ１０７に接続される。一方、抵抗ラダー部１０１の他方端が接続された低位側の基準電圧端子（ＶＲＥＦ２）１１４は、ＩＣテスタ１０７の制御により通常動作時はグランドに接続され、テスト動作時には基準電圧端子１１４の電位を上げる外付けの抵抗１１５を介してグランドに接続される。なお、図１において、入力端子（Ａｉｎ）１０３、サンプルホールド回路１０４コンパレータ１０５、出力端子（Ｄｏｕｔ）１０６、クロック端子（ＣＬＫ）１０８、ならびに同期信号端子（ＳＹＮＣ）１０９は図１６に示すものと同様である。
【００４３】
このような構成において、通常動作時には、高位側の基準電圧端子１１２が高位電源に接続され、低位側の基準電圧端子１１４はグランドに接続され、テスト用のスイッチ１１３はオフ状態となる。これにより、Ａ／Ｄコンバータは通常動作が行われる。
【００４４】
一方、テスト動作時には、基準電圧端子１１２はＩＣテスタ１０７に接続され、基準電圧端子１１４は外付けの抵抗１１５を介してグランドに接続され、テスト用のスイッチ１１３はオン状態となる。このような状態において、ＩＣテスタ１０７からクロック端子（ＣＬＫ）１０８に与えられるクロック信号に基づいてディジタル回路部１１０によって制御スイッチ１０２がオン／オフ制御される。この時制御スイッチ１０２は、全ての制御スイッチ１０２がオフ状態、又はいずれか１つの制御スイッチ１０２がオン状態となるようにオン／オフ制御される。
【００４５】
このように制御スイッチ１０２がオン／オフ制御される動作において、全ての制御スイッチ１０２がオフ状態である場合には、基準電圧端子１１２にロウレベルが与えられ、いずれか１つの制御スイッチ１０２がオン状態である場合には、基準電圧端子１１２にハイレベルが与えられる。このレベルをＩＣテスタ１０７で検出することで、すべての制御スイッチ１０２の機能をＩＣテスタ１０７でロジック的にテストすることが可能となる。
【００４６】
したがって、従来のように、アナログ信号を入力端子１０３に入力して、Ａ／Ｄコンバータが動作した後出力端子１０６から出力信号を得るというテスト手法では、数百ｍｓオーダーのテスト時間がかかっていたのに比べて、上記実施形態では、制御スイッチ１０２をロジック的にテストできる。これにより、テスト時間は抵抗ラダー部１０１の抵抗値と寄生容量による時定数の影響が支配的となり、多くても数ｍｓ程度となり、従来に比べて格段にテスト時間が削減でき、テストコストを大幅に削減することができる。
【００４７】
その上、テスト回路としての規模が小さく、アナログ特性にも影響を与えないため、従来の半導体集積回路への適用が容易となる。また、従来このようなアナログ回路を測定するためには、専用の高精度なＩＣテスタを必要としていたが、出力電圧レベル(ロウレベル又はハイレベル)を判定できる程度の簡易なＩＣテスタであれば、簡単にテストができるようになる。これにより、故障時の解析時間を短縮することができる。
【００４８】
更には、従来の技術で述べたように、バーンインテストにおいて、現状ではバーンイン装置が電圧ステップ入力を行うことができないため、全ての制御スイッチ１０２のバーンインテストを行うことができなかった。しかし、上記実施形態では、電圧ステップ入力を必要としないので、全ての制御スイッチ１０２の動作にバーンインテストを行うことができる。これにより、バーンインテストの活性化率が高くなり、信頼性を向上することができる。
【００４９】
図２はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図２に示す実施形態は、図１に示す実施形態と同様のＡ／Ｄコンバータの制御スイッチの機能をロジック的にテストするものである。なお、図２において、図１と同一の符号は同様な機能を有するものである。
【００５０】
図２において、Ａ／Ｄコンバータ２００における制御スイッチ（ａ０〜ａｎ）１０２の共通接続された一方端は、テスト用のスイッチ２０１を介して基準電圧端子（ＶＲＥＦ３）２０２に接続され、基準電圧端子２０２はグランドに接続されている。テスト用のスイッチ２０１は、ＩＣテスタ１０７からテスト端子（ＴＥＳＴ）に与えられるテスト信号に基づいてロジック回路２０３によりオン／オフ制御される。抵抗ラダー部１０１における基準電圧端子（ＶＲＥＦ２）１１４に接続された抵抗１０１ｎの一端は、抵抗２０４を介して基準電圧端子２０２に接続されている。基準電圧端子（ＶＲＥＦ２）１１４と基準電圧端子（ＶＲＥＦ３）２０２は、ＩＣテスタ１０７の制御にしたがって選択的にグランドに接続される。基準電圧端子（ＶＲＥＦ１）１１２は、高位電源（ＶＤＤ）に接続されている。
【００５１】
このような構成において、通常動作時には、基準電圧端子１１４はグランドに接続され、基準電圧端子２０２はオープン状態となり、テスト用のスイッチ２０１はオフ状態となる。これにより、Ａ／Ｄコンバータ２００は、通常動作が行われる。
【００５２】
一方、テスト動作時には、基準電圧端子１１４がオープン状態となり、基準電圧端子２０２がグランドに接続される。また、抵抗ラダー部１０１における抵抗１０１ｎの基準電圧端子１１４側に接続された一端に与えられる電圧Ｖｃの半分の電圧Ｖｃ／２がＩＣテスタ１０７からＡ／Ｄコンバータ２００の入力端子（Ａｉｎ）１０３を介してコンパレータ（ＣＯＭ）１０５の一方の入力に与えられる。
【００５３】
このような状態で、ＩＣテスタ１０７からクロック端子（ＣＬＫ）１０８に与えられるクロック信号に基づいてロジック回路部２０３により、制御スイッチ１０２がすべてオフ状態でかつテスト用のスイッチ２０１がオン状態となるように制御される。あるいは制御スイッチ１０２のいずれか１つがオン状態でかつテスト用のスイッチ２０１がオフ状態となるように制御される。
【００５４】
制御スイッチ１０２がすべてオフ状態でかつテスト用のスイッチ２０１がオン状態の時には、ロウレベルが出力端子（Ｄｏｕｔ）１０６に与えられる。制御スイッチ１０２のいずれか１つがオン状態でかつテスト用のスイッチ２０１がオフ状態の時には、ハイレベルが出力端子（Ｄｏｕｔ）１０６に与えられる。この出力信号をＩＣテスタ１０７で検出することにより、制御スイッチ１０２をロジック的にテストすることができる。また、コンパレータ１０５をテストすることができる。したがって、先の実施形態と同様な効果を得ることが可能となる。
【００５５】
図３はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図３に示す実施形態の特徴とするところは、図２に示す構成に比べて、図２に示す抵抗２０４を２等分割して抵抗３０１、抵抗３０２で構成し、テスト時に抵抗３０１と抵抗３０２との接続点に与えられる電圧Ｖｃ／２をテスト用のスイッチ３０３を介してコンパレータ１０５の一方の入力端に与えるようにしたことにある。他は図２に示す実施形態と同様である。テスト用のスイッチ３０３はロジック回路３０４により開閉制御される。
【００５６】
このような実施形態においては、先の実施形態と同様な効果が得られると共に、抵抗３０１、３０２とスイッチ３０３は、コンパレータ１０５に与えられる比較電圧を生成する回路として機能する。このため、ＩＣテスタ１０７からコンパレータ１０５に比較電圧を与える必要がなくなる。
【００５７】
図４はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図４において、この実施形態の半導体装置のテスト回路は、図１７に示す３ビットのＤ／Ａコンバータ（ＤＡＣ１、ＤＡＣ２）４００、４０１を２つ備えた半導体装置（ＬＳＩ）４０２をテストするものである。Ｄ／Ａコンバータ４００の出力端子（ＯＵＴ１）４０４とＤ／Ａコンバータ４０１の出力端子（ＯＵＴ２）４０５とが直列接続された抵抗（Ｒｔ）４０６、４０７を介して接続されている。抵抗４０６、４０７の接続点はボルテージフォロワ型のオペアンプ４０８の一方の入力に接続され、オペアンプ４０８の出力は出力端子（ＯＵＴ３）４０９に接続されている。
【００５８】
このような構成において、Ｄ／Ａコンバータ４００の基準電圧が、Ｖref1＝３．５０Ｖ、Ｖref2＝０．００Ｖ、Ｄ／Ａコンバータ４０１の基準電圧が、Ｖref1＝２．００Ｖ、Ｖref2＝０．００Ｖとすると、図５に示すように、出力端子４０９には出力端子４０４と出力端子４０５との出力電圧の中間電圧が出力される。したがって、出力端子４０９の電圧を検出して演算処理することで、２つのＤ／Ａコンバータ４００、４０１の動作確認を同時に実施することが可能となる。このような動作確認では、出力端子４０９の電圧を測定する回数は、従来のようにＤ／Ａコンバータを一つずつ測定する場合に比べて、半分に削減することができ、かつテスト時間も半分程度にまで短縮することができる。
【００５９】
なお、Ｄ／Ａコンバータの制御スイッチや抵抗に不良があった場合には、オフセット誤差、利得誤差、直線性誤差などが異常特性となるため、良品／不良品の判別が可能となる。
【００６０】
図６はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図６において、この実施形態の半導体装置のテスト回路は、図１７に示３ビットのＤ／Ａコンバータに含まれる抵抗ラダー部６００と制御スイッチ６０１をテストするものである。この実施形態のテスト回路は、フルスケール電圧（Ｖref1−Ｖref2）の１／２となる制御スイッチ（ＳＷ３）６０１と制御スイッチ（ＳＷ４）６０１との間に接続されたテスト用のスイッチ（ＳＷｔ１）６０２を備えている。また、制御スイッチ（ＳＷ３）６０１と制御スイッチ（ＳＷ４）６０１との間に直列接続された抵抗（Ｒｔ）６０３、６０４と、抵抗６０３のいずれか一方端をボルテージフォロワ型のオペアンプ６０６の一方の入力端に選択的に接続するテスト用のスイッチ（ＳＷｔ２）６０５を備えている。
【００６１】
このような構成において、通常動作時は、スイッチ６０２はオンし、スイッチ６０５を出力端（ＯＵＴ１）６０７側に接続することにより、Ｄ／Ａコンバータの通常動作が行われる。
【００６２】
一方、テスト動作時には、テスタ（図示せず）から与えられる制御信号にしたがってスイッチ６０２はオフし、スイッチ６０５は抵抗６０３と抵抗６０４との間に接続される。また、図７に示すように、テスト動作時のみ、最上位ビットの入力信号（この場合はＤ２の入力信号）の影響を受けずに、８個の制御スイッチ６０１のうち同時に２個のスイッチ６０１をオンさせるように、デコーダ６１０により開閉制御する。
【００６３】
これにより、１つのＤ／Ａコンバータの抵抗ラダー部６００と制御スイッチ６０１が2分割され、２ビットのＤ／Ａコンバータが２つ存在するような状態となる。このような状態では、入力信号コードとそれぞれの出力端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）６０７、６０８、６０９の出力電圧との関係は、図８に示すようになる。したがって、テスト動作時に２つに分離した抵抗ラダー部６００の出力の中間電位を出力端子６０９で測定することにより、２つに分離した抵抗ラダー部６００と制御スイッチ６０１の双方の動作を同時に確認できる。これにより、図４に示す実施形態と同様に測定回数を従来に比べて１／２に削減することができ、テスト時間を従来の半分程度にまで短縮することができる。
【００６４】
図９はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図６に示す構成に比べて、フルスケール電圧（Ｖref1−Vref2）の１／２となるノードＶ４に設けられたテスト用のスイッチ（ＳＷｔ３）９０１により抵抗ラダー部９００を２つ等分割し、分割されたそれぞれの抵抗ラダー部９００に同様の基準電圧を供給するようにしたことにある。
【００６５】
スイッチ９０１の一端はＮチャネルのＦＥＴ（電界効果トランジスタ）９０２を介してグランドに接続され、スイッチ９０１の他端はＰチャネルのＦＥＴ９０３を介してＶref1と同等の電圧を供給する電源（ＶＤＤ）に接続されている。ＦＥＴ９０２、９０３はテスタ側から制御端子（Ｃ）９０４に供給される制御信号により導通制御される。
【００６６】
このような構成において、通常動作時は、スイッチ６０２をオンさせ、スイッチ６０５は出力端子６０７側に接続させる。更に制御信号をロウレベル、かつスイッチ９０１をオンさせることにより、通常のＤ／Ａコンバータの動作が行われる。
【００６７】
一方、テスト動作時には、スイッチ６０２をオフさせ、スイッチ６０５は２つの抵抗６０３，６０４との間に接続させる。また、スイッチ９０１をオフさせ、かつ制御信号をハイレベルとしてスイッチの一端にグランドレベルを供給し、スイッチ９０１の他端に電源電圧（ＶＤＤ＝Ｖref1）を供給する。これにより、入力信号コードとそれぞれの出力端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）６０７、６０８、６０９の出力電圧との関係は、図１０に示すようになる。図１０から明らかなように、全ての出力は同一となる。
【００６８】
したがって、このような実施形態においても、図６に示す実施形態と同様な効果が得られると共に、それぞれの抵抗ラダー部９００での電圧変化幅が大きくなるので、より精度良くテストすることが可能となる。
【００６９】
図１１はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図９に示す構成に比べて、テスト用のスイッチ（ＳＷｔ３）９０１の部分を除いて、抵抗ラダー部１１００の各抵抗をスイッチ９０１と同等サイズで常時オン状態のスイッチ（ＳＷｔ４）１１０１を介して接続したことにある。
【００７０】
このような構成において、通常動作時には、スイッチ９０１やスイッチ１１０１のオン抵抗がある程度大きくても、図９に示す実施形態と比較して、抵抗ラダー部１１００の抵抗比のバランスが崩れることは少なくなる。これにより、スイッチ９０１を設けない従来と同様な特性を得ることが可能である。一方、テストモード時の動作は図９に示すものと同様である。
【００７１】
図１２はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態のテスト回路は、図９に示す構成に比べて、図９に示すＤ／Ａコンバータを拡張して構成された８ビットのＤ／Ａコンバータをテストするものである。テスト回路は、１６個の抵抗（Ｒ）からなる各抵抗ラダー部間に設けられたテスト用のスイッチ（ＳＷａ１〜ＳＷａ１５）１２００と、各テスト用のスイッチ１２００に対応して設けられた基準電圧設定用のＦＥＴ９０２，９０３と、各抵抗ラダー部の出力に設けられたスイッチ（ＳＷｂ１〜ＳＷｂ１５）１２０１及びオペアンプ１２０２を備えて構成されている。
【００７２】
このような構成において、通常動作時には、スイッチ１２００とスイッチ１２０１がすべてオンし、ＦＥＴ９０２，９０３はすべてオフすることで、通常のＤ／Ａコンバータの動作が行われる。
【００７３】
一方、テスト動作時には、スイッチ１２００とスイッチ１２０１を全てオフさせ、ＦＥＴ９０２，９０３を導通状態としてスイッチ１２００の両端にグランドレベルと電源電圧を供給する。これにより、それぞれ分割した抵抗ラダー部ごとに出力電圧を変化させ、出力端子（ＯＵＴ１〜ＯＵＴ１６）１２０３の出力を多チャンネル取り込み可能なＩＣテスタに同時に取り込む。多チャンネル取り込み可能なＩＣテスタを使用することにより、テスト時間を大幅に短縮することが可能となる。
【００７４】
図１３はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図２２に示す電子ボリューム回路（増幅率可変回路）において、テスト信号に基づいてデコーダ１３００により２つの制御スイッチ（ＳＷ０〜ＳＷ７）２２０３を、図１４に示すように、同時にオンさせ、その時に出力される増幅率をテストすることにより、制御スイッチ２２０３のオン／オフ動作と、抵抗ラダー部２２０２の抵抗値が正常か否かを確認するようにしたことにある。
【００７５】
例えば、制御スイッチ（ＳＷ０）２２０２と制御スイッチ（ＳＷ４）２２０２を同時にオンさせた場合には、抵抗ラダー部２２０２の接続点Ｖ０、Ｖ４間はショートする。このため、抵抗値はほぼ０Ωとなり、電圧の増幅率は、
（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８）／Ｒ０として計算できる。全ての抵抗（Ｒ０〜Ｒ８）が同じ抵抗値Ｒである場合は、増幅率は４Ｒ／Ｒ＝４となる。制御スイッチ２２０３あるいは抵抗ラダー部２２０２の抵抗に不具合があれば、増幅率は異なる。
【００７６】
したがって、このような測定手法を用いることにより、半分の測定回数を従来に比べて半分に削減することができ、テスト時間を短縮することが可能となる。
【００７７】
図１５はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態は、図２１に示す電子ボリューム回路における制御スイッチのテストを改善したものある。この実施形態の電子ボリューム回路１５００は、図２１に示す構成に比べて、制御スイッチ２１０４の共通接続点がテスト用のスイッチ１５０１を介して電源（ＶＤＤ）に接続されている。テスト用のスイッチ１５０１ならびに制御スイッチ２１０４は、ＩＣテスタ１５０２からテスト端子（ＴＥＳＴ）１５０３に与えられるテスト信号に基づいてロジック回路１５０４によって開閉制御される。
【００７８】
このような構成において、通常動作時には、テスト用のスイッチ１５０１をオフ状態とし、入力端子（Ａｉｎ）２１０２にアナログ信号を入力し、制御スイッチ２１０５の開閉制御にしたがって出力端子（Ａｏｕｔ）に入力信号が増幅されたアナログ信号が出力される。
【００７９】
一方、テスト動作時は、出力端子（Ａｏｕｔ）２１０８をＩＣテスタ１５０２に接続し、入力端子（Ａｉｎ）２１０２をグランドに接続する。更にテスト端子（ＴＥＳＴ）にテスト信号を入力してロジック回路１５０４をテストモードに設定する。テスト用のスイッチ１５０１はロジック回路１５０２によりオンされ、テスト対象である抵抗ラダー部２１０４に接続された各制御スイッチ(０〜３１)１５０１の共通接続点がスイッチ１５０１を介して電源（ＶＤＤ）に接続される。このとき、ロジック回路１５０４は、オペアンプ（ＯＰＡＭＰ）２１０７をパワーダウンさせて出力をハイインピーダンス状態とする。
【００８０】
制御端子２１０３に与えられる制御信号に基づいてロジック回路１５０４により制御スイッチ（０〜３１）２１０５の開閉制御が行われる。この時、制御スイッチ（０〜３１）２１０５は、全てがオフ状態、あるいはいずれか１つがオン状態の２通りに開閉制御される。全ての制御スイッチ（０〜３１）２１０５がオフの場合は、出力端子２１０８にはロウレベルが出力される。制御スイッチ（０〜３１）２１０５のいずれか１つがオンの場合には、出力端子にはハイレベルが出力される。出力端子１５０２に出力されたレベルをＩＣテスタで検出することにより、制御スイッチ（０〜３１）２１０５の機能をロジック的にテストすることが可能となる。
【００８１】
したがって、従来では数百ｍｓオーダーのテスト時間がかかっていたのに比べて、上記実施形態では、制御スイッチ２１０５をロジック的にテストできる。このため、テスト時間は抵抗ラダー部２１０４の抵抗値と寄生容量による時定数の影響が支配的となる。したがって、テスト時間は多くても数ｍｓ程度となり、従来に比べて格段にテスト時間が削減でき、かつテストコストを大幅に削減することができる。
【００８２】
その上、テスト回路としての規模が小さく、アナログ特性にも影響を与えないため、従来回路への適用が容易となる。また、従来このようなアナログ回路を測定するためには、専用の高精度なＩＣテスタを必要としていたが、出力電圧レベル(ロウレベル又はハイレベル)を判定できる程度の簡易なＩＣテスタであれば、簡単にテストができるようになり、故障時の解析時間を短縮することができる。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、テスト作業の効率化が図られ、テスト時間を従来に比べて大幅に短縮することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図２】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図３】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図４】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図５】図４に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図６】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図７】図６に示す実施形態における入力信号と制御スイッチのオン／オフとの関係を示す図である。
【図８】図６に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図９】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１０】図９に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図１１】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１２】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１３】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１４】図１３に示す実施形態における入力信号と制御スイッチのオン／オフならびに増幅率との関係を示す図である。
【図１５】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１６】従来の半導体集積回路のテスト回路の構成を示す図である。
【図１７】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図１８】図１７に示す実施形態における入力信号と制御スイッチのオン／オフとの関係を示す図である。
【図１９】図１７に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図２０】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２１】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２２】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２３】図２２に示す実施形態における入力信号と制御スイッチのオン／オフならびに増幅率との関係を示す図である。
【符号の説明】
１００，２００，３００Ａ／Ｄコンバータ
１０１，６００，９００，１１００，２１０４，２２０２抵抗ラダー部
１０２，６０１，２１０５，２２０３制御スイッチ
１０３，２２００入力端子
１０５コンパレータ
１０６，４０４，４０５，４０９，６０９，２２０１出力端子
１０７，１５０２ＩＣテスタ
１１０，２０３，３０４ロジック回路
１１１，１５０３テスト端子
１１２，１１４，２０２基準電圧端子
１１３，２０１，３０３，６０２，６０５，９０１，１５０１テスト用スイッチ
１１５，３０１，３０２，４０６，４０７，６０３，６０４抵抗
４００，４０１Ｄ／Ａコンバータ
４０８，６０６，１２０２，２１０７オペアンプ
６１０，１３００デコーダ
９０２，９０３ＦＥＴ
１１０１，１２０１スイッチ
１５００電子ボリューム回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test circuit for a semiconductor integrated circuit that tests a semiconductor integrated circuit including a resistance ladder section and a control switch.
[0002]
[Prior art]
A resistance ladder unit configured by connecting a plurality of resistors in series between a high-level power source and a low-level power source, and a control switch connected to a connection point of each resistor in the resistance ladder unit, and selectively controlling the control switch A configuration for controlling opening and closing and selectively outputting a voltage applied to each connection point of a resistor via a control switch is used in various semiconductor integrated circuits. For example, a successive approximation A / D converter or an electronic volume is used. Used in circuits and the like.
[0003]
Next, a test of a semiconductor integrated circuit having such a resistance ladder part and a control switch will be described. FIG. 16 is a diagram illustrating a configuration for testing a successive approximation A / D converter including a resistance ladder section and a control switch.
[0004]
In FIG. 16, the A / D converter 1600 includes a resistance ladder unit 1601 and a control switch 1602. The sample hold signal given to the input terminal (Ain) 1603 and sampled and held by the sample hold circuit 1604 is sequentially compared by the comparator 1605 with the divided voltage of the resistance ladder section 1601 selectively given via the control switch 1602. . Based on the comparison result, an analog signal applied to the input terminal 1603 is converted into a digital signal, and the obtained digital signal is output from the output terminal (Dout) 1606.
[0005]
In such an A / D converter 1600, control signals are input from the IC tester 1607 connected to the A / D converter 1600 to the clock terminal (CLK) 1608 and the synchronization signal terminal (SYNC) 1609 of the A / D converter 1600. For example, in the case of an 8-bit A / D converter, a voltage of 256 steps is input to the input terminal 1603 of the A / D converter 1600, and the digital signal output to the output terminal 1606 corresponding to each input voltage is converted into an IC tester. 1607. The acquired digital signal was converted into a code of 0 to 255, and a desired test was performed based on the obtained code.
[0006]
In such a test, when an analog voltage is input to the input terminal 1603, it takes about 1 ms for the voltage to stabilize. In addition, the time taken for the voltage input to the input terminal 1603 to be converted into a digital signal and output to the output terminal 1606 depends on the frequency of the control signal applied to the synchronization signal terminal 1609. For example, if the frequency of the control signal is 168 kHz, it is about 6 μs. Further, when all the control switches 1602 connected to the resistor ladder section 1601, for example, the A / D converter 1600 is 8 bits, in order to test the function of 256 control switches 1602, the input terminal 1603 The operation of inputting an analog signal and taking a digital signal from the output terminal 1606 into the IC tester 1607 must be repeated at least 256 times. Therefore, in order to test the functions of all the control switches 1602, a test time of about (1 ms + 6 μs) × 256 = 258 ms is required. This was a considerably long time compared to other logic tests of the A / D converter 1600.
[0007]
On the other hand, if the above test is repeated in the wafer process and the product process, the functional test of the circuit is sufficient for the test in the product process if the test is originally performed in the wafer process. It was. For this reason, especially the said test in a product process was useless from a viewpoint of test time. This is reflected in the test cost as it is.
[0008]
Further, in the burn-in test, at present, the burn-in device cannot perform voltage step input of analog input. For this reason, the burn-in test of all the control switches 1602 cannot be performed, and the activation rate of the burn-in test is lowered.
[0009]
FIG. 17 is a diagram showing a circuit of a conventional 3-bit D / A converter having a resistance ladder section and a control switch. In the case of the D / A converter having the configuration as shown in FIG. 17, generally an 8 to 10 bit circuit is frequently used. Here, a 3 bit circuit will be described.
[0010]
In FIG. 17, during normal use, reference voltages of Vref1 = 4.0V and Vref2 = 0.0V are applied to both ends of the resistance ladder portion 1700, respectively. As shown in FIG. 18, when a 3-bit digital input signal (D0 to D2) is input to the decoder 1701, one of the control switches (SW0 to SW7) 1702 is turned on by the output from the decoder 1701. For example, when a digital input signal (010) is input, only the control switch (SW2) 1702 is turned on.
[0011]
When one control switch 1702 is turned on, the voltage of the control switch 1702 is determined by the resistance ratio between the reference voltages of the turned on control switch 1702 (between the turned on control switch 1702 and Vref1 and between the turned on control switch 1702 and Vref2). The determined voltage is output from the analog output terminal (VOUT) 1704 via the operational amplifier 1703 of the voltage follower circuit. For example, when the control switch (SW2) 1702 is turned on, the output voltage VOUT is expressed by the following equation.
[0012]
[Expression 1]

Therefore, the relationship between the digital input signal and the output voltage VOUT is as shown in FIG. Therefore, the D / A converter shown in FIG. 17 is a circuit capable of converting a digital input signal into an analog output signal as shown in FIG.
[0013]
When the resistance R of the D / A converter control switch 1702 or the resistance ladder unit 1700 is defective, the relationship between the digital input signal and the output voltage does not have a linear characteristic as shown in FIG. , Offset error (this is the error when digital input signal = 000), gain error (this is the error when digital input signal = 111), linearity error (error with respect to ideal straight line, compared with previous and next digital input signals) Error) is an abnormal characteristic. The test time required to detect such a defect due to the control switch 1702 and the resistor R increases as the number of bits of the D / A converter increases and the number of control switches and resistors increases.
[0014]
FIG. 20 is a diagram showing a configuration of a D / A converter obtained by extending the 3-bit D / A converter shown in FIG. 17 to 8 bits.
[0015]
In FIG. 20, the 8-bit D / A converter has 2 ⁸ = 256 control switches SW0 to SW255, and a resistance ladder section and control switches corresponding to the control switches SW0 to SW255. In order to confirm the operation of the control switches SW0 to SW255 in such an 8-bit D / A converter, 2 ⁸ = 256 output voltages must be measured by some method, and it is necessary to determine whether the measured voltage satisfies various specifications by calculation. Further, in order to stably measure, the output voltage is often measured a plurality of times for one digital input signal. As a result, a lot of test time is required and the test cost is increased.
[0016]
Similarly, as the number of bits of the D / A converter increases, the above problem becomes more prominent. For example, 1024 output voltages must be measured for 10 bits, and 2 for n bits. ⁿ The street output voltage had to be measured.
[0017]
Next, an electronic volume circuit (amplification variable circuit) including a resistance ladder unit and a control switch will be described. FIG. 21 is a diagram showing a configuration for testing an electronic volume circuit having a resistance ladder section and a control switch.
[0018]
In FIG. 21, an analog signal is input to an input terminal (Ain) 2102 of the electronic volume circuit 2100 from the IC tester 2101 connected to the electronic volume circuit 2100. Based on a control signal input to the control terminal 2103, the logic circuit 2106 controls opening and closing of the control switch (0 to 31) 2105 connected to the resistance ladder unit 2104. The voltage obtained via the control switch 2105 is applied to one input terminal of the operational amplifier 2107. Accordingly, the amplification factor between the input terminal 2102 and the output terminal (Aout) 2108 is changed, and an analog signal output from the output terminal 2108 is taken into the IC tester 2101. A desired test has been performed based on a value obtained by subjecting the acquired signal to arithmetic processing in the IC tester 2101.
[0019]
In the above test, it takes about 5 ms, for example, for the analog signal output to the output terminal 2108 to be stabilized after the analog signal is input to the input terminal 2102. Further, when the analog signal output to the output terminal 2108 is taken into the IC tester 2101, for example, when 21 sine waves of 1 kHz are taken, it takes about 21 ms.
[0020]
Further, when the electronic volume circuit 2100 has an amplification factor of, for example, 32 steps, an analog signal is input to the input terminal 2102 in order to confirm the functions of the 32 control switches 2105 connected to the resistance ladder unit 2104. After that, the operation of taking the analog signal output from the output terminal 2108 into the IC tester 2101 must be repeated 32 times. Therefore, this operation takes a time of about (5 ms + 21 ms) × 32 = 832 ms. This was considerably longer than the test time of other tests in the electronic volume circuit.
[0021]
Furthermore, if the above test is performed in duplicate in the wafer process and the product process, the functional test of the circuit is sufficient for the test in the product process if the test is originally performed in the wafer process. It was. For this reason, especially the said test in a product process was useless from a viewpoint of test time. This is reflected in the test cost as it is.
[0022]
FIG. 22 is a circuit similar to the electronic volume circuit shown in FIG. 21, and is a diagram showing a configuration of an electronic volume circuit (amplification rate variable circuit) capable of varying the amplification factor in eight stages.
[0023]
In FIG. 22, a signal (such as a sine wave) input to an input terminal (IN) 2200 is amplified and output from an output terminal (OUT) 2201. The amplification factor of the circuit is varied based on a digital input signal that is input to a decoder 2204 that outputs a signal for controlling opening and closing of the control switches (SW0 to SW7) 2203 connected to the resistance ladder unit 2202.
[0024]
As shown in FIG. 23, when a digital input signal (D0 to D3) is input to the input terminal 2200, one of the control switches (SW0 to SW7) 2203 is turned on based on the output of the decoder 2204 to amplify it. The rate is variable. Basically, it is an inverting amplifier circuit using an operational amplifier 2205. When the resistance between the input terminal 2200 on the (−) side of the operational amplifier 2205 and the input terminal 2200 is Ra, and the resistance between the input terminal on the (−) side of the operational amplifier 2205 and the output terminal 2201 is Rb, the amplification factor is (-Rb / Ra). The (−) sign of the amplification factor means that the phase of the output waveform is inverted with respect to the input waveform. The relationship between the digital input signal and the amplification factor is as shown in FIG.
[0025]
Here, assuming that the resistance values of the resistors R0 to R8 of the resistor ladder unit 2202 are all 10 kΩ, for example, the gain Gain when the control switch (SW2) 2203 is turned on is
[Expression 2]

It becomes.
[0026]
In the variable gain circuit having such a configuration, generally a 1 to 5 bit configuration is frequently used. In order to measure the waveform of an analog signal such as a sine wave as an input signal, it takes time for the waveform stabilization time and waveform acquisition processing. For this reason, one measurement time is longer than that of the D / A converter shown in FIG.
[0027]
Further, since many similar circuits are often used in the same chip, the test time has been considerably increased. For example, when the level measurement for one time is 10 ms and five variable amplification circuits of 4 bits (16 types) are used, the test time is 10 × 16 types × 5 = 800 ms. This required a fairly long test time.
[0028]
[Problems to be solved by the invention]
As described above, in a conventional semiconductor integrated circuit having a resistance ladder unit and a control switch, it takes time to stabilize the input signal when performing a test to check for a defective resistance or a function of the control switch. It took time to obtain the output signal after the signal was given. For this reason, the test time is extremely long.
[0029]
SUMMARY OF THE INVENTION The present invention has been made in view of the above, and an object of the present invention is to provide a test circuit for a semiconductor device that achieves test work efficiency and shortens test time. .
[0030]
[Means for Solving the Problems]
In order to achieve the above object, a first means for solving the problem is a resistance ladder unit composed of resistors connected in series, and a control in which one end is connected to a connection point of resistors and the other end is connected in common. In a test circuit of a semiconductor integrated circuit that selectively opens and closes the control switch and outputs a voltage applied to the connection point of the resistor through the control switch, the common connection point of the control switch and the high-level power supply The test switch connected in between, the resistance connected between one end of the resistor ladder and the ground, and the test switch are turned on during the test, and all of the control switches are turned off or controlled. And a logic circuit for controlling one of them to be in an on state.
[0031]
The second means comprises a resistance ladder section composed of resistors connected in series, and a control switch having one end connected to a resistor connection point and the other end connected in common, and selectively opens and closes the control switch. In a test circuit of a semiconductor integrated circuit that controls and outputs a voltage applied to a connection point of a resistor via a control switch, it is connected between a reference voltage terminal connected to a low-level power supply during the test and a common connection point of the control switch. A test switch, a resistor connected between one end of the resistor ladder and the reference voltage terminal, a comparator for comparing a reference voltage with a voltage applied to a common connection point of the switch, and a test switch for testing. Is turned off and all of the control switches are controlled to be turned off, or the test switch is turned on, and any one of the control switches is controlled to be turned on. And having a logic circuit which.
[0032]
The third means includes a plurality of resistor ladder parts configured by a plurality of first resistors connected in series, one end connected to a connection point of the plurality of first resistors, and the other end connected in common. A control switch, a test switch connected between a reference voltage terminal connected to a low-level power supply during testing and a common connection point of a plurality of control switches, and a series connection between one end of a resistor ladder section and the reference voltage terminal A series connection of a third resistor and a fourth resistor, a comparator for comparing a comparison reference voltage with a voltage applied to a common connection point of a plurality of control switches, and a third resistor and a fourth resistor A reference voltage supply switch connected between the point and one input terminal of the comparator, and during testing, the test switch is turned off and all of the plurality of control switches are controlled to be turned off, or for testing. The The pitch is turned on, and characterized by having a logic circuit for controlling one of the plurality of control switches in the ON state.
[0033]
The fourth means includes a resistance ladder portion composed of a plurality of first resistors connected in series, and one end thereof. Multiple first At the connection point of the resistor Respectively Connected, the other end is connected in common plural A control switch; An output terminal of a first semiconductor device that outputs a voltage applied to each connection point of the plurality of first resistors, and a second semiconductor that outputs a voltage applied to each connection point of the plurality of first resistors The test resistor connected in series with the output terminal of the integrated circuit, the output circuit that outputs the voltage applied to the series connection point of the test resistor, and the resistance ladder section are divided into two equal parts and inserted between them Third test switch and a power supply circuit that applies a high power level to one end of the third test switch and applies a low power level to the other end of the third test switch It is characterized by having.
[0034]
The fifth means includes a resistance ladder section composed of a plurality of first resistors connected in series, a plurality of control switches each having one end connected to a connection point of the plurality of first resistors, and a plurality of controls. The switch is divided into two equal parts, the first common connection point where the other ends of one of the divided control switches are connected in common and the other end of the other divided plurality of control switches are connected in common A first test switch connected between the two common connection points, a pair of second resistors connected in series between both ends of the first test switch, and a pair of series connected A second test switch for selecting and outputting a voltage applied to one end of one of the second resistors, or a voltage applied to a series connection point of one second resistor, and a plurality of control switches A device that controls the two control switches to the on state simultaneously. And having a chromatography da.
[0035]
The sixth means includes a resistance ladder part configured by a plurality of first resistors connected in series, a plurality of one ends connected to the connection points of the plurality of first resistors, and the other ends connected in common. A control switch, a decoder that simultaneously controls two of the plurality of control switches to an ON state, one input terminal is connected to a common connection point of the plurality of control switches, and an output terminal of the resistance ladder unit And an operational amplifier connected to one end.
[0036]
The seventh means includes a plurality of resistor ladder parts configured by a plurality of first resistors connected in series, one end connected to a connection point of the plurality of first resistors, and the other end connected in common. A control switch, a test switch connected between a common connection point of a plurality of control switches and a high-level power supply, one input terminal connected to a common connection point of a plurality of control switches, and an output terminal a resistance ladder section The operational amplifier connected to one end of the switch and the output of the operational amplifier are in a high impedance state and the test switch is turned on during testing, and all of the plurality of control switches are turned off or one of the plurality of control switches is turned on. And a logic circuit for controlling the state.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0038]
FIG. 1 is a diagram showing a configuration of a test circuit of a semiconductor device according to an embodiment of the present invention.
[0039]
In FIG. 1, the test circuit of the semiconductor device in this embodiment tests a successive approximation type A / D converter having a resistance ladder section and a control switch.
[0040]
When the purpose is to test the function of the A / D converter 100, it is possible to easily and easily perform the test of the comparator 105 and the digital circuit unit 110 at high speed. For this reason, a problem in test time is the test of the control switches (a0 to an) 102 connected to the resistance ladder unit 101. Therefore, this embodiment is an improvement of the test of the control switch 1602 in the conventional A / D converter 1600 shown in FIG.
[0041]
In FIG. 1, one end of the commonly connected control switches (a0 to an) 102 connected to the connection points of the resistors constituting the resistance ladder unit 101 is connected to the high-level power supply (VDD) via the test switch 113. It is connected. The switch 113 is ON / OFF controlled by the digital circuit unit 110 based on a test signal supplied from the IC tester 107 to the test terminal (TEST) 111 of the A / D converter 100.
[0042]
The high-side reference voltage terminal (VREF1) 112 to which one end of the resistance ladder unit 101 is connected is connected to a high-level power supply during normal operation under control of the IC tester 107, and is connected to the IC tester 107 during test operation. On the other hand, the lower reference voltage terminal (VREF2) 114 to which the other end of the resistance ladder unit 101 is connected is connected to the ground during the normal operation under the control of the IC tester 107, and the potential of the reference voltage terminal 114 is set during the test operation. The external resistor 115 to be raised is connected to the ground. In FIG. 1, an input terminal (Ain) 103, a sample hold circuit 104 comparator 105, an output terminal (Dout) 106, a clock terminal (CLK) 108, and a synchronization signal terminal (SYNC) 109 are the same as those shown in FIG. It is.
[0043]
In such a configuration, during normal operation, the high-level reference voltage terminal 112 is connected to the high-level power supply, the low-level reference voltage terminal 114 is connected to the ground, and the test switch 113 is turned off. Thereby, the A / D converter performs a normal operation.
[0044]
On the other hand, during the test operation, the reference voltage terminal 112 is connected to the IC tester 107, the reference voltage terminal 114 is connected to the ground via the external resistor 115, and the test switch 113 is turned on. In such a state, the control switch 102 is turned on / off by the digital circuit unit 110 based on the clock signal supplied from the IC tester 107 to the clock terminal (CLK) 108. At this time, the control switches 102 are controlled to be turned on / off so that all the control switches 102 are turned off or any one of the control switches 102 is turned on.
[0045]
In the operation in which the control switches 102 are turned on / off in this way, when all the control switches 102 are in the off state, a low level is given to the reference voltage terminal 112, and any one of the control switches 102 is in the on state. In this case, a high level is applied to the reference voltage terminal 112. By detecting this level with the IC tester 107, the functions of all the control switches 102 can be logically tested with the IC tester 107.
[0046]
Therefore, in the conventional test method in which an analog signal is input to the input terminal 103 and the output signal is obtained from the output terminal 106 after the A / D converter is operated, a test time on the order of several hundred ms is required. In contrast, in the above embodiment, the control switch 102 can be logically tested. As a result, the test time is dominated by the time constant due to the resistance value of the resistance ladder unit 101 and the parasitic capacitance, and is at most several ms at the most. Can be reduced.
[0047]
In addition, since the scale as a test circuit is small and the analog characteristics are not affected, application to a conventional semiconductor integrated circuit is facilitated. Conventionally, in order to measure such an analog circuit, a dedicated high-precision IC tester has been required. However, if it is a simple IC tester capable of determining the output voltage level (low level or high level), You can easily test. Thereby, the analysis time at the time of failure can be shortened.
[0048]
Further, as described in the prior art, in the burn-in test, since the burn-in device cannot perform voltage step input at present, the burn-in test of all the control switches 102 cannot be performed. However, in the above embodiment, since no voltage step input is required, the burn-in test can be performed on the operations of all the control switches 102. As a result, the activation rate of the burn-in test is increased and the reliability can be improved.
[0049]
FIG. 2 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. The embodiment shown in FIG. 2 logically tests the function of the control switch of the A / D converter similar to the embodiment shown in FIG. In FIG. 2, the same reference numerals as those in FIG. 1 have the same functions.
[0050]
In FIG. 2, one end of the control switch (a0-an) 102 connected in common in the A / D converter 200 is connected to a reference voltage terminal (VREF3) 202 via a test switch 201, and the reference voltage terminal 202 is connected. Is connected to ground. The test switch 201 is ON / OFF controlled by the logic circuit 203 based on a test signal supplied from the IC tester 107 to the test terminal (TEST). One end of the resistor 101 n connected to the reference voltage terminal (VREF 2) 114 in the resistor ladder unit 101 is connected to the reference voltage terminal 202 via the resistor 204. The reference voltage terminal (VREF2) 114 and the reference voltage terminal (VREF3) 202 are selectively connected to the ground according to the control of the IC tester 107. The reference voltage terminal (VREF1) 112 is connected to a high level power supply (VDD).
[0051]
In such a configuration, during normal operation, the reference voltage terminal 114 is connected to the ground, the reference voltage terminal 202 is opened, and the test switch 201 is turned off. As a result, the A / D converter 200 performs a normal operation.
[0052]
On the other hand, during the test operation, the reference voltage terminal 114 is opened, and the reference voltage terminal 202 is connected to the ground. In addition, a voltage Vc / 2 which is half of the voltage Vc applied to one end of the resistor ladder 101 connected to the reference voltage terminal 114 of the resistor 101n is supplied from the IC tester 107 to the input terminal (Ain) 103 of the A / D converter 200. To one input of a comparator (COM) 105.
[0053]
In this state, based on the clock signal supplied from the IC tester 107 to the clock terminal (CLK) 108, the logic circuit unit 203 causes all the control switches 102 to be turned off and the test switch 201 to be turned on. Controlled. Alternatively, control is performed such that any one of the control switches 102 is in an on state and the test switch 201 is in an off state.
[0054]
When all the control switches 102 are off and the test switch 201 is on, a low level is applied to the output terminal (Dout) 106. When any one of the control switches 102 is on and the test switch 201 is off, a high level is applied to the output terminal (Dout) 106. By detecting this output signal by the IC tester 107, the control switch 102 can be logically tested. Also, the comparator 105 can be tested. Therefore, it is possible to obtain the same effect as in the previous embodiment.
[0055]
FIG. 3 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. A feature of the embodiment shown in FIG. 3 is that the resistor 204 shown in FIG. 2 is divided into two equal parts compared to the configuration shown in FIG. The voltage Vc / 2 applied to the connection point is applied to one input terminal of the comparator 105 via the test switch 303. The rest is the same as the embodiment shown in FIG. The test switch 303 is controlled to open and close by a logic circuit 304.
[0056]
In such an embodiment, the same effects as those of the previous embodiment can be obtained, and the

resistors

301 and 302 and the switch 303 function as a circuit that generates a comparison voltage to be supplied to the comparator 105. For this reason, it is not necessary to supply a comparison voltage from the IC tester 107 to the comparator 105.
[0057]
FIG. 4 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. 4, the test circuit of the semiconductor device of this embodiment is for testing a semiconductor device (LSI) 402 including two 3-bit D / A converters (DAC1, DAC2) 400, 401 shown in FIG. is there. The output terminal (OUT1) 404 of the D / A converter 400 and the output terminal (OUT2) 405 of the D / A converter 401 are connected via resistors (Rt) 406 and 407 connected in series. A connection point between the

resistors

406 and 407 is connected to one input of a voltage follower type operational amplifier 408, and an output of the operational amplifier 408 is connected to an output terminal (OUT 3) 409.
[0058]
In such a configuration, the reference voltage of the D / A converter 400 is Vref1 = 3.50V, Vref2 = 0.00V, and the reference voltage of the D / A converter 401 is Vref1 = 2.00V, Vref2 = 0.00V. Then, as shown in FIG. 5, an intermediate voltage between the output voltages of the output terminal 404 and the output terminal 405 is output to the output terminal 409. Therefore, it is possible to simultaneously check the operation of the two D /

A converters

400 and 401 by detecting the voltage at the output terminal 409 and performing arithmetic processing. In such an operation check, the number of times of measuring the voltage at the output terminal 409 can be reduced by half compared to the case of measuring each D / A converter one by one as in the prior art, and the test time is also halved. It can be shortened to the extent.
[0059]
If there is a defect in the control switch or resistance of the D / A converter, an offset error, gain error, linearity error, etc. become abnormal characteristics, and it is possible to discriminate between a non-defective product and a defective product.
[0060]
FIG. 6 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. 6, the test circuit of the semiconductor device of this embodiment tests the resistance ladder section 600 and the control switch 601 included in the 3-bit D / A converter shown in FIG. The test circuit of this embodiment includes a test switch (SWt1) 602 connected between a control switch (SW3) 601 and a control switch (SW4) 601 that are ½ of the full-scale voltage (Vref1-Vref2). It has. In addition, resistors (Rt) 603 and 604 connected in series between the control switch (SW3) 601 and the control switch (SW4) 601 and one end of the resistor 603 are connected to one input of a voltage follower type operational amplifier 606. A test switch (SWt2) 605 selectively connected to the end is provided.
[0061]
In such a configuration, during normal operation, the switch 602 is turned on, and the switch 605 is connected to the output terminal (OUT1) 607 side, whereby normal operation of the D / A converter is performed.
[0062]
On the other hand, during the test operation, the switch 602 is turned off in accordance with a control signal supplied from a tester (not shown), and the switch 605 is connected between the

resistors

603 and 604. Further, as shown in FIG. 7, only during the test operation, two switches 601 are simultaneously selected from the eight control switches 601 without being affected by the input signal of the most significant bit (in this case, the input signal of D2). The decoder 610 controls the opening and closing so as to turn on.
[0063]
As a result, the resistance ladder section 600 and the control switch 601 of one D / A converter are divided into two, and there are two 2-bit D / A converters. In such a state, the relationship between the input signal code and the output voltage of each output terminal (OUT1, OUT2, OUT3) 607, 608, 609 is as shown in FIG. Therefore, by measuring the intermediate potential of the output of the resistance ladder unit 600 separated into two during the test operation at the output terminal 609, the operations of both the resistance ladder unit 600 separated into two and the control switch 601 can be confirmed simultaneously. . Thereby, like the embodiment shown in FIG. 4, the number of measurements can be reduced by half compared to the conventional case, and the test time can be reduced to about half of the conventional case.
[0064]
FIG. 9 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. This embodiment is characterized in that a resistance ladder is provided by a test switch (SWt3) 901 provided at a node V4 that is ½ of the full-scale voltage (Vref1-Vref2) as compared with the configuration shown in FIG. The part 900 is divided into two equal parts, and the same reference voltage is supplied to each of the divided resistance ladder parts 900.
[0065]
One end of the switch 901 is connected to the ground via an N-channel FET (field effect transistor) 902, and the other end of the switch 901 is connected to a power supply (VDD) that supplies a voltage equivalent to Vref1 via a P-channel FET 903. Has been. The

FETs

902 and 903 are conduction controlled by a control signal supplied from the tester side to the control terminal (C) 904.
[0066]
In such a configuration, during normal operation, the switch 602 is turned on, and the switch 605 is connected to the output terminal 607 side. Further, when the control signal is at a low level and the switch 901 is turned on, a normal D / A converter operation is performed.
[0067]
On the other hand, during the test operation, the switch 602 is turned off and the switch 605 is connected between the two

resistors

603 and 604. Further, the switch 901 is turned off and the control signal is set to the high level to supply the ground level to one end of the switch, and the power supply voltage (VDD = Vref1) is supplied to the other end of the switch 901. Accordingly, the relationship between the input signal code and the output voltages of the output terminals (OUT1, OUT2, OUT3) 607, 608, and 609 is as shown in FIG. As is apparent from FIG. 10, all outputs are the same.
[0068]
Therefore, in such an embodiment, the same effect as the embodiment shown in FIG. 6 can be obtained, and the voltage change width in each resistance ladder section 900 becomes large, so that it is possible to test with higher accuracy. Become.
[0069]
FIG. 11 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. Compared with the configuration shown in FIG. 9, this embodiment is characterized in that each resistor of the resistance ladder unit 1100 is always in the ON state with the same size as the switch 901 except for the test switch (SWt3) 901. Is connected via the switch (SWt4) 1101.
[0070]
In such a configuration, during normal operation, even if the on-resistance of the switch 901 and the switch 1101 is large to some extent, the resistance ratio balance of the resistance ladder portion 1100 is less likely to be lost compared to the embodiment shown in FIG. . As a result, it is possible to obtain the same characteristics as in the prior art in which the switch 901 is not provided. On the other hand, the operation in the test mode is the same as that shown in FIG.
[0071]
FIG. 12 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. The test circuit of this embodiment tests an 8-bit D / A converter configured by extending the D / A converter shown in FIG. 9 compared to the configuration shown in FIG. The test circuit includes test switches (SWa1 to SWa15) 1200 provided between the resistance ladder units composed of 16 resistors (R), and a reference voltage setting provided corresponding to each test switch 1200.

FETs

902 and 903, switches (SWb1 to SWb15) 1201 and operational amplifiers 1202 provided at the outputs of the resistance ladder units.
[0072]
In such a configuration, during normal operation, all of the

switches

1200 and 1201 are turned on and all of the

FETs

902 and 903 are turned off, so that the normal operation of the D / A converter is performed.
[0073]
On the other hand, during the test operation, all the

switches

1200 and 1201 are turned off, the

FETs

902 and 903 are turned on, and the ground level and the power supply voltage are supplied to both ends of the switch 1200. As a result, the output voltage is changed for each divided resistance ladder section, and the output of the output terminals (OUT1 to OUT16) 1203 is simultaneously captured in an IC tester capable of capturing multiple channels. By using an IC tester capable of capturing multiple channels, the test time can be greatly shortened.
[0074]
FIG. 13 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. This embodiment is characterized in that in the electronic volume circuit (amplification variable circuit) shown in FIG. 22, two control switches (SW0 to SW7) 2203 are set by a decoder 1300 based on a test signal as shown in FIG. In addition, the on / off operation of the control switch 2203 and the resistance value of the resistance ladder unit 2202 are confirmed to be normal by simultaneously turning on and testing the amplification factor output at that time. .
[0075]
For example, when the control switch (SW0) 2202 and the control switch (SW4) 2202 are simultaneously turned on, the connection points V0 and V4 of the resistance ladder section 2202 are short-circuited. Therefore, the resistance value is almost 0Ω, and the voltage amplification factor is
It can be calculated as (R5 + R6 + R7 + R8) / R0. When all the resistors (R0 to R8) have the same resistance value R, the amplification factor is 4R / R = 4. If the resistance of the control switch 2203 or the resistance ladder unit 2202 is defective, the amplification factor is different.
[0076]
Therefore, by using such a measurement method, the number of times of measurement can be reduced by half compared to the conventional method, and the test time can be shortened.
[0077]
FIG. 15 is a diagram showing a configuration of a test circuit of a semiconductor device according to another embodiment of the present invention. In this embodiment, the test of the control switch in the electronic volume circuit shown in FIG. 21 is improved. In the electronic volume circuit 1500 of this embodiment, the common connection point of the control switch 2104 is connected to the power supply (VDD) via the test switch 1501 as compared with the configuration shown in FIG. The test switch 1501 and the control switch 2104 are controlled to be opened and closed by a logic circuit 1504 based on a test signal supplied from an IC tester 1502 to a test terminal (TEST) 1503.
[0078]
In such a configuration, during normal operation, the test switch 1501 is turned off, an analog signal is input to the input terminal (Ain) 2102, and an input signal is output to the output terminal (Aout) according to the open / close control of the control switch 2105. An amplified analog signal is output.
[0079]
On the other hand, during the test operation, the output terminal (Aout) 2108 is connected to the IC tester 1502, and the input terminal (Ain) 2102 is connected to the ground. Further, a test signal is input to the test terminal (TEST) to set the logic circuit 1504 to the test mode. The test switch 1501 is turned on by the logic circuit 1502, and the common connection point of each control switch (0 to 31) 1501 connected to the resistance ladder 2104 to be tested is connected to the power supply (VDD) via the switch 1501. Is done. At this time, the logic circuit 1504 powers down the operational amplifier (OPAMP) 2107 to set the output to a high impedance state.
[0080]
Based on a control signal supplied to the control terminal 2103, the logic circuit 1504 performs opening / closing control of the control switch (0-31) 2105. At this time, the control switches (0 to 31) 2105 are controlled to be opened and closed in two ways, either all in the off state or one of them in the on state. When all the control switches (0 to 31) 2105 are off, a low level is output to the output terminal 2108. When any one of the control switches (0 to 31) 2105 is on, a high level is output to the output terminal. By detecting the level output to the output terminal 1502 with an IC tester, the function of the control switch (0-31) 2105 can be logically tested.
[0081]
Therefore, the control switch 2105 can be logically tested in the above embodiment, compared with the conventional test time of several hundred ms. For this reason, the influence of the time constant due to the resistance value of the resistance ladder unit 2104 and the parasitic capacitance is dominant in the test time. Therefore, the test time is about several ms at most, and the test time can be remarkably reduced as compared with the conventional case, and the test cost can be greatly reduced.
[0082]
In addition, the test circuit is small in scale and does not affect the analog characteristics, so that it can be easily applied to conventional circuits. Conventionally, in order to measure such an analog circuit, a dedicated high-precision IC tester has been required. However, if it is a simple IC tester that can determine the output voltage level (low level or high level), Tests can be performed easily and analysis time at the time of failure can be shortened.
[0083]
【The invention's effect】
As described above, according to the present invention, the efficiency of the test work can be improved, and the test time can be greatly shortened as compared with the prior art.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to an embodiment of the present invention.
FIG. 2 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
5 is a diagram showing a relationship between an input code and an output voltage in the embodiment shown in FIG.
FIG. 6 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
7 is a diagram showing a relationship between an input signal and ON / OFF of a control switch in the embodiment shown in FIG.
8 is a diagram showing a relationship between an input code and an output voltage in the embodiment shown in FIG.
FIG. 9 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
10 is a diagram showing a relationship between an input code and an output voltage in the embodiment shown in FIG.
FIG. 11 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 12 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 13 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
14 is a diagram showing a relationship between an input signal, ON / OFF of a control switch, and an amplification factor in the embodiment shown in FIG.
FIG. 15 is a diagram showing a configuration of a test circuit of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 16 is a diagram showing a configuration of a test circuit of a conventional semiconductor integrated circuit.
FIG. 17 is a diagram showing a configuration of another conventional semiconductor integrated circuit test circuit;
18 is a diagram showing a relationship between an input signal and ON / OFF of a control switch in the embodiment shown in FIG.
19 is a diagram showing a relationship between an input code and an output voltage in the embodiment shown in FIG.
FIG. 20 is a diagram showing a configuration of another conventional semiconductor integrated circuit test circuit.
FIG. 21 is a diagram showing a configuration of another conventional semiconductor integrated circuit test circuit;
FIG. 22 is a diagram showing a configuration of another conventional semiconductor integrated circuit test circuit.
23 is a diagram showing a relationship between an input signal, on / off of a control switch, and amplification factor in the embodiment shown in FIG.
[Explanation of symbols]
100, 200, 300 A / D converter
101, 600, 900, 1100, 2104, 2202 Resistance ladder section
102, 601, 105, 2203 Control switch
103,2200 input terminal
105 Comparator
106, 404, 405, 409, 609, 2201 Output terminal
107,1502 IC tester
110, 203, 304 Logic circuit
111,1503 Test terminal
112, 114, 202 Reference voltage terminal
113, 201, 303, 602, 605, 901, 1501 Test switch
115, 301, 302, 406, 407, 603, 604 resistance
400, 401 D / A converter
408, 606, 1202, 2107 operational amplifier
610, 1300 decoder
902, 903 FET
1101, 1201 switch
1500 Electronic volume circuit

Claims

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
A test switch connected between a common connection point of the plurality of control switches and a high-level power supply;
A second resistor connected between one end of the resistor ladder and the ground;
And a logic circuit that controls the test switch to be in an on state and controls all of the plurality of control switches to be in an off state or one of the plurality of control switches to be in an on state during testing. Test circuit for semiconductor integrated circuits.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
A test switch connected between a reference voltage terminal connected to a low-level power supply during a test and a common connection point of the plurality of control switches;
A second resistor connected between one end of the resistor ladder section and the reference voltage terminal; a comparator for comparing a reference voltage with a voltage applied to a common connection point of the plurality of control switches;
During the test, the test switch is turned off and all of the plurality of control switches are controlled to be turned off, or the test switch is turned on and any one of the plurality of control switches is turned on. A test circuit for a semiconductor integrated circuit, comprising: a logic circuit for controlling the state.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
A test switch connected between a reference voltage terminal connected to a low-level power supply during a test and a common connection point of the plurality of control switches;
A second resistor and a third resistor connected in series between one end of the resistor ladder and the reference voltage terminal;
A comparator for comparing a reference voltage with a voltage applied to a common connection point of the plurality of control switches;
A reference voltage supply switch connected between a series connection point of the second resistor and the third resistor and one input terminal of the comparator;
During the test, the test switch is turned off and all of the plurality of control switches are controlled to be turned off, or the test switch is turned on and any one of the plurality of control switches is turned on. A test circuit for a semiconductor integrated circuit, comprising: a logic circuit for controlling the state.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors;
The plurality of control switches are divided into two equal parts, the first common connection point where the other ends of one of the divided control switches are connected in common, and the other end of the other divided plurality of control switches A first test switch connected to a second common connection point to which
A pair of second resistors connected in series between both ends of the first test switch; and a voltage applied to one end of one resistor of the pair of second resistors connected in series; or A second test switch for selecting and outputting a voltage applied to a series connection point of two second resistors;
A test circuit for a semiconductor integrated circuit, comprising: a decoder that controls two of the plurality of control switches to an ON state simultaneously.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
An output terminal of a first semiconductor device that outputs a voltage applied to each connection point of the plurality of first resistors, and a second that outputs a voltage applied to each connection point of the plurality of first resistors. A test resistor connected in series with the output terminal of the semiconductor integrated circuit,
An output circuit for outputting a voltage applied to a series connection point of the test resistors;
The resistance ladder section is divided into two equal parts, and a third test switch inserted between them,
A power supply circuit that applies a high power level to one end of the third test switch and applies a low power level to the other end of the third test switch. Circuit test circuit.

5. The test circuit for a semiconductor integrated circuit according to claim 4, wherein each of the first resistors is connected in series via a normally-on switch.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
A decoder that simultaneously controls two of the plurality of control switches to an on state;
A test circuit for a semiconductor integrated circuit, comprising: an operational amplifier having one input terminal connected to a common connection point of the plurality of control switches and an output terminal connected to one end of the resistor ladder section.

A resistance ladder section composed of a plurality of first resistors connected in series;
A plurality of control switches each having one end connected to a connection point of the plurality of first resistors and the other end commonly connected;
A test switch connected between a common connection point of the plurality of control switches and a high-level power supply;
An operational amplifier in which one input end is connected to a common connection point of the plurality of control switches, and an output end is connected to one end of the resistance ladder unit;
Logic for controlling the output of the operational amplifier to be in a high impedance state and turning on the test switch and turning off all of the plurality of control switches or turning on one of the plurality of control switches during a test. A test circuit for a semiconductor integrated circuit, comprising: a circuit;