JP3842790B2 - 無線伝送装置 - Google Patents

Description

この発明は、例えば無線ＬＡＮを通じて映像データを伝送する無線伝送装置に関する。

周知のように、無線ＬＡＮを用いたデータ伝送では、送信側と受信側との間で制御情報のやりとりが必要である。なぜなら、データを送信する側および受信する側のステータス情報の交換、および無線伝送路の状況に関する情報の交換を行い、これらの情報に基づいた制御により伝送品質を維持するためである。

無線ＬＡＮを用いて、映像データ、特にＭＰＥＧ２のＴＳデータの伝送を行うシステムでは、無線ＬＡＮの制御の他、映像データの伝送に関する制御が必要となる。
従来の映像情報を取り扱うシステムの制御装置では、Ｉ２Ｃバスインターフェースを介して、制御情報のやり取りを行うことが一般的である。そのため、無線ＬＡＮを用いて映像データの伝送を行うシステムにおいても、Ｉ２Ｃバスインターフェースを介して、制御情報のやり取りを行うことが望まれる。なお、Ｉ２Ｃバスについては、例えば特許文献１や特許文献２に記載されている。

しかしながら、従来の無線伝送装置は、直近の無線伝送装置を制御するためのインターフェースは備えていても、無線を介して接続された相手の無線伝送装置の先に接続された制御装置との通信を行うための専用インターフェースは備えていない。

このため、従来の無線伝送装置では、ＭＰＥＧ２のＴＳデータのように映像伝送に関する制御が必要なデータを伝送する場合、無線接続された相手方の装置との連携が不十分となって、効率的な伝送が行えないばかりか、映像信号の品質を維持することが難しいという問題があった。
米国特許第５６８９１９６号明細書

従来の無線伝送装置では、ＭＰＥＧ２のように映像伝送に関する制御が必要な映像データを伝送する場合、無線接続された相手方の装置との連携が不十分となって、効率的な伝送が行えないばかりか、映像信号の品質を維持することが難しいという問題があった。

この発明は上記の問題を解決すべくなされたもので、映像伝送に関する制御が必要な映像データを伝送する場合でも、無線接続された相手方の装置と連携し、効率的な伝送を行って映像信号の品質を維持すること可能な無線伝送装置を提供することを目的とする。

上記の目的を達成するために、この発明は、第１の装置から入力される映像データを受け付ける映像バスインターフェースと、無線により送信を行う送信手段と、第１の装置から入力される、映像データを第２の装置に送信する制御に用いる第１の制御データを受け付ける第１のＩ２Ｃバスインターフェースと、第１の装置から入力される、第２の装置に対する制御のための第２の制御データを受け付ける第２のＩ２Ｃバスインターフェースと、第１のＩ２Ｃバスインターフェースが受け付けた第１の制御データに従って、映像バスインターフェースが受け付けた映像データを第２の装置に送信するように送信手段を制御する第１の制御手段と、第２のＩ２Ｃバスインターフェースが受け付けた第２の制御データを、第２の装置に送信するように送信手段を制御する第２の制御手段とを具備して構成するようにした。

またこの発明は、第１の装置から入力される映像データを受け付ける映像バスインターフェースと、無線により送受信を行う送受信手段と、第１の装置から入力される、映像データを第２の装置に送信する制御に用いる第１の制御データを受け付ける第１のＩ２Ｃバスインターフェースと、第１の装置から入力される、第２の装置に対する制御のための第２の制御データを受け付ける第２のＩ２Ｃバスインターフェースと、第１のＩ２Ｃバスインターフェースが受け付けた第１の制御データに従って、映像バスインターフェースが受け付けた映像データを第２の装置に送信するように送受信手段を制御する第１の制御手段と、第２のＩ２Ｃバスインターフェースが受け付けた第２の制御データを、第２の装置に送信するように送受信手段を制御する第２の制御手段とを具備して構成するようにした。

以上述べたように、この発明では、映像データを第２の装置に送信する制御に用いる第１の制御データを受け付ける第１のＩ２Ｃバスインターフェースと、第２の装置に対する制御のための第２のデータを受け付ける第２のＩ２Ｃバスインターフェースとをそれぞれ設け、第１のＩ２Ｃバスインターフェースで受け付けた第１の制御データに基づいて送信手段（もしくは送受信手段）を制御して映像データを第２の装置に送信し、第２のＩ２Ｃバスインターフェースで受け付けた第２の制御データを第２の装置に送信するようにしている。

したがって、この発明によれば、第１の装置から与えられる第１の制御データと第２の制御データを、それぞれ対応するインターフェースで効率よく受け付けることができるので、映像伝送に関する制御が必要な映像データを伝送する場合でも、無線接続された相手方の装置、すなわち第２の装置に対して、上記第２の制御データを円滑に送信できる。これにより第２の装置と連携して効率的な伝送が行え、これにより映像信号の品質を維持することが可能な無線伝送装置を提供できる。

以下、図面を参照して、この発明の一実施形態について説明する。
図１は、ＭＰＥＧ（Moving Picture Experts Group）画像の無線伝送を行う無線伝送装置１００の構成の例を示したものである。この無線伝送装置１００は、Ｉ２Ｃ−ＦＩＦＯ（FastIn-FastOut）部１０１、Ｉ２Ｃ−ＲＥＧ部１０２、ＭＰＥＧ−Ｉ／Ｆ部１０３、ＷＬＡＮ（Wireless LAN）部１０４、コントローラ１０５およびバス１０６を備える。なお、この構成は、当該発明に深く関わる部分を示したものであり、装置として他の機能を実現する手段を具備する。

無線伝送装置１００の各部１０１〜１０５は、バス１０６上において、それぞれ専用のメモリ空間が割り当てられており、バス１０６上では、メモリ空間のアドレスに基づいてデータ転送が行われる。図２に上記メモリ空間のアドレス割当の一例を示す。

例えば、Ｉ２Ｃ−ＦＩＦＯ部１０１は、アドレス０４＿００００ｈからのメモリ空間に割り当てられている。Ｉ２Ｃ−ＦＩＦＯ部１０１へは、このアドレスにアクセスすることで、ｒｅａｄ／ｗｒｉｔｅが可能である。また、Ｉ２Ｃ−ＦＩＦＯ部１０１内に設けられるコントローラ１０１５（図３にて後述）へのアクセスは、そのＩ２Ｃ−ＦＩＦＯ部１０１の下位に割り当てられた専用アドレスにアクセスすればよい。

また、Ｉ２Ｃ−ＦＩＦＯ部１０１は、後述するＩ２Ｃバス２３０を介して接続された装置との間で、データを効率的に伝送するために、Ｉ２Ｃ−ＦＩＦＯ部１０１のメモリ空間は、内蔵するＦＩＦＯメモリ１０１２，１０１４（図３にて後述）の深さ分の空間を有している。これによって、連続ｒｅａｄ／ｗｒｉｔｅで一気にデータの転送を行うことができる。これは、ＤＭＡなどによるデータ転送などにおいても有効である。

再び図１を参照すると、ＭＰＥＧ２などの動画像データは、ＭＰＥＧ−Ｉ／Ｆ部１０３に入力される。コントローラ１０５は、Ｉ２Ｃ−ＲＥＧ部１０２に設定された値に応じて、当該無線伝送装置１００の各部の制御を行う。Ｉ２Ｃ−ＲＥＧ部１０２には、図示しないＩ２Ｃバスを介して、外部より値が設定される。この点については後述する。

コントローラ１０５は、定期的にＩ２Ｃ−ＲＥＧ部１０２の値をモニタし、変更が生じると、その変更の内容に応じた制御を実施する。例えば、Ｉ２Ｃ−ＲＥＧ部１０２に、ＷＬＡＮ部１０４の動作開始を意味する値が設定された場合には、コントローラ１０５は、ＷＬＡＮ部１０４の動作を開始する制御を行う。

なお、Ｉ２Ｃ−ＲＥＧ部１０２の値が変更された場合に、コントローラ１０５に対して割り込み処理を実行させる構成を採用することも可能である。その場合には、コントローラ１０５は、定期的にＩ２Ｃ−ＲＥＧ部１０２の値をモニタする必要はない。

いずれにせよコントローラ１０５は、Ｉ２Ｃ−ＲＥＧ部１０２の値に応じて、ＭＰＥＧ−Ｉ／Ｆ部１０３から入力されたデータをＷＬＡＮ部１０４に転送したり、逆にＷＬＡＮ部１０４が受信したデータをＭＰＥＧ−Ｉ／Ｆ部１０３に転送したりする制御を行う。またコントローラ１０５は、Ｉ２Ｃ−ＦＩＦＯ部１０１に入力されたデータをＷＬＡＮ部１０４を通じて通信相手であるＭＰＥＧ映像無線受信装置３００（図４にて後述）に転送したり、逆にＷＬＡＮ部１０４を通じてＭＰＥＧ映像無線受信装置３００から受信したデータをＩ２Ｃ−ＦＩＦＯ部１０１に転送したりする制御を行う。

図４は、ＭＰＥＧ映像の無線伝送を行うＭＰＥＧ映像無線伝送システム構成例を示したもので、ＭＰＥＧ映像無線送信装置２００とＭＰＥＧ映像無線受信装置３００とを備える。図１に示した無線伝送装置１００は、ＭＰＥＧ映像無線送信装置２００とＭＰＥＧ映像無線受信装置３００のそれぞれに、その一部として実装される。図４では、区別のために無線伝送装置１００aと無線伝送装置１００ｂとして示す。

ＭＰＥＧ映像無線送信装置２００では、ＣＰＵ２４０はＩ２Ｃバス２３０を介して映像信号処理部２１０と無線伝送装置１００aのＩ２Ｃ−ＲＥＧ部１０２に接続され、Ｉ２Ｃバス２３０を介して無線伝送装置１００ａや、ＭＰＥＧ−Ｅｎｃｏｄｅｒ２２０、映像信号処理部２１０の制御を行う。

またＣＰＵ２４０はＩ２Ｃバス２５０を介して無線伝送装置１００aのＩ２Ｃ−ＦＩＦＯ部１０１に接続され、Ｉ２Ｃバス２５０は、ＣＰＵ２４０がＭＰＥＧ映像無線受信装置３００に具備されたＣＰＵ３４０との間で通信を行うために用いられる。

このように、ＣＰＵ２４０は、他のモジュール（映像信号処理部２１０）が利用するＩ２Ｃバス２３０を共用することなく、無線伝送装置１００ａとは専用のＩ２Ｃバス２５０で接続されることで、効率的な情報交換を実現している。

同様に、ＭＰＥＧ映像無線受信装置３００では、ＣＰＵ３４０はＩ２Ｃバス３３０を介して映像信号処理部３２０と無線伝送装置１００ｂのＩ２Ｃ−ＲＥＧ部１０２に接続され、Ｉ２Ｃバス３３０を介して無線伝送装置１００ｂや、ＭＰＥＧ−Ｄｅｃｏｄｅｒ３１０、映像信号処理部３２０の制御を行う。

またＣＰＵ３４０はＩ２Ｃバス３５０を介して無線伝送装置１００ｂのＩ２Ｃ−ＦＩＦＯ部１０１に接続され、Ｉ２Ｃバス３５０は、ＣＰＵ３４０がＭＰＥＧ映像無線送信装置２００に具備されたＣＰＵ２４０との間で通信を行うために用いられる。

このように、ＣＰＵ３４０は、他のモジュール（映像信号処理部３２０）が利用するＩ２Ｃバス３３０を共用することなく、無線伝送装置１００ｂとは専用のＩ２Ｃバス３５０で接続されることで、効率的な情報交換を実現している。

そして、ＭＰＥＧ映像無線送信装置２００に入力されたＭＰＥＧ２などの映像信号は、まず映像信号処理部２１０に入力され、そして、ＭＰＥＧ−Ｅｎｃｏｄｅｒ２２０に渡される。上記映像信号はＭＰＥＧ−Ｅｎｃｏｄｅｒ２２０にて、ＭＰＥＧ２−ＴＳ信号に変換され、無線伝送装置１００ａのＭＰＥＧ−Ｉ／Ｆ部１０３に入力される。その後、この映像信号は、無線伝送装置１００ａのＷＬＡＮ部１０４を介して、無線信号として空間に放射される。

これに対して、ＭＰＥＧ映像無線受信装置３００では、無線伝送装置１００ｂのＷＬＡＮ部１０４が受信した信号が、ＭＰＥＧ−Ｉ／Ｆ部１０３に出力される。この出力信号は、ＭＰＥＧ映像無線受信装置３００のＭＰＥＧ−Ｄｅｃｏｄｅｒ３１０に出力され、ここで映像信号に復号される。これにより得られた映像信号は、映像信号処理部３２０を通じて外部に出力される。映像信号処理部３２０では、映像の輝度や色合いの補正、ＯＳＤ（On Screen Display）の付与、ノイズ除去などの信号処理が施される。

従来の映像を取り扱う装置では、映像に関する制御のみをＩ２Ｃバスを用いて行えば良かったが、当該ＭＰＥＧ映像無線伝送システムでは、ＷＬＡＮによってＭＰＥＧ映像を無線伝送するため、ＷＬＡＮ部１０４の設定もＩ２Ｃバス２３０や３３０を介して行う必要があり、このため従来よりもＩ２Ｃバス２３０や３３０を流れる制御情報量の増加が見込まれる。

また、当該ＭＰＥＧ映像無線伝送システムでは、無線で接続されたＭＰＥＧ映像無線送信装置２００とＭＰＥＧ映像無線受信装置３００とが、制御情報を共有することによって、より付加価値の高いサービスを提供する。このように、Ｉ２Ｃバス２３０や３３０を流れる制御情報量の増加が見込まれるため、Ｉ２Ｃバス２３０，３３０の効率化が必要である。これに対し本発明では、後述する理由により、Ｉ２Ｃバス２３０，３３０容量を向上することができる。

図４に示したＭＰＥＧ映像無線送信装置２００の一例として、図５に示すような映像無線送信装置２００ａが考えられる。この映像無線送信装置２００ａは、映像ソースとして、チューナ２１０ａやビデオデコーダ２２０ａを内蔵しており、これらの映像ソースが出力する信号を、無線伝送装置１００ａによるＷＬＡＮを介してＭＰＥＧ映像無線受信装置３００に伝送する。

次に、Ｉ２Ｃ−ＦＩＦＯ部１０１の構成について説明する。図３は、Ｉ２Ｃ−ＦＩＦＯ部１０１の構成を示した図である。Ｉ２Ｃ−ＦＩＦＯ部１０１は、２つのバッファとしてＦＩＦＯメモリ１０１２，１０１４を備える。Ｉ２Ｃ−ＦＩＦＯ部１０１は、図２で示したように、バス１０６のメモリ空間に割り当てられている。

セレクタ１０１３およびＩ２Ｃ−ＦＩＦＯコントローラ１０１５は、バス１０６を介して、無線伝送装置１００のコントローラ１０５をはじめとする各部に接続される。また、セレクタ１０１１は、Ｉ２Ｃバス２５０を介して、ＭＰＥＧ映像無線送信装置２００のＣＰＵ２４０に接続される。

Ｉ２Ｃ−ＦＩＦＯ部１０１の２つのＦＩＦＯメモリ１０１２，１０１４は、それぞれ、信号の伝送方向が一様に定まっている。ＦＩＦＯメモリ１０１２は、セレクタ１０１１からセレクタ１０１３方向に信号を伝送する際に用いられ、一方、ＦＩＦＯメモリ１０１４は、セレクタ１０１３からセレクタ１０１１方向に信号を伝送する際に用いられる。

したがって、バス１０６からリードが行われた場合には、ＦＩＦＯメモリ１０１２から信号が読み出され、バス１０６からライトが行われた場合には、ＦＩＦＯメモリ１０１４に信号が書き込まれる。この切り替えは、セレクタ１０１３によって行われる。

また、Ｉ２Ｃバス２５０からリードが行われた場合、ＦＩＦＯメモリ１０１４から信号が読み出され、Ｉ２Ｃバス２５０からライトが行われた場合には、ＦＩＦＯメモリ１０１２に信号が書き込まれる。この切り替えは、セレクタ１０１１によって行われる。

Ｉ２Ｃ−ＦＩＦＯ部１０１の各部の制御やエラー検出は、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５により行われる。Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５は、バス１０６を通じて与えられる制御コマンドにしたがって、Ｉ２Ｃ−ＦＩＦＯ部１０１のイネーブル／ディスエーブルの制御や、ＦＩＦＯメモリ１０１２，１０１４の初期化などの制御を実施する。

また、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５は、Ｉ２Ｃ−ＲＥＧ部１０２と接続されており、この接続は、Ｉ２Ｃ−ＦＩＦＯ部１０１で発生したエラーなどの情報をＩ２Ｃ−ＲＥＧ部１０２に通知するために用いられる。

なお、Ｉ２Ｃ−ＦＩＦＯ部１０１で発生したエラーなどの情報をＩ２Ｃ−ＲＥＧ部１０２に通知する手段は、上述したような接続構成に限定されるものではない。
例えば、エラーが発生した場合に、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５がバス１０６を介して、無線伝送装置１００のコントローラ１０５に、エラーが発生したなどの情報を通知する。これに対してコントローラ１０５は、Ｉ２Ｃ−ＲＥＧ部１０２にＩ２Ｃ−ＦＩＦＯ部１０１でエラーが発生したことを知らせる。このようにすることによって、コントローラ１０５の負担は増加するものの、Ｉ２Ｃ−ＦＩＦＯ部１０１のエラー発生をＩ２Ｃ−ＲＥＧ部１０２に伝えることができる。

以上にように、Ｉ２Ｃ−ＦＩＦＯ部１０１で発生したエラーを、Ｉ２Ｃ−ＲＥＧ部１０２に直接通知したり、あるいはバス１０６およびコントローラ１０５を通じて通知する用にしているため、Ｉ２Ｃバス２３０の伝送容量を圧迫することがない。

次に、Ｉ２Ｃ−ＲＥＧ部１０２の構成について説明する。図６は、Ｉ２Ｃ−ＲＥＧ部１０２の構成を示した図である。Ｉ２Ｃ−ＲＥＧ部１０２は、複数のレジスタ１０２２１〜１０２２ｎを備える。このレジスタ１０２２１〜１０２２ｎには、それぞれ異なる命令が予め対応づけられたものであって、セレクタ１０２１を通じて２Ｃバス２３０からもアクセス可能であるとともに、セレクタ１０２３を通じてバス１０６からアクセス可能である。

Ｉ２Ｃ−ＲＥＧ部１０２は、図２で示したように、バス１０６のメモリ空間に割り当てられている。Ｉ２Ｃ−ＲＥＧ部１０２の各レジスタ１０２２１〜１０２２ｎには、それぞれアドレスが割り振られており、アドレスを指定してＩ２Ｃ−ＲＥＧ部１０２にアクセスすることで、所望のレジスタにアクセスできる。このアクセス制御はセレクタ１０２１，１０２３によって行われる。

Ｉ２Ｃ−ＲＥＧ部１０２の各部の制御は、Ｉ２Ｃ−ＲＥＧコントローラ１０２４により行われる。Ｉ２Ｃ−ＲＥＧコントローラ１０２４は、バス１０６を通じて与えられる制御コマンドにしたがって、Ｉ２Ｃ−ＲＥＧ部１０２のイネーブル／ディスエーブルの制御や、レジスタ１０２２１〜１０２２ｎの初期化などの制御を実施する。

また、Ｉ２Ｃ−ＲＥＧコントローラ１０２４は、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５と接続されており、この接続は、前述したように、Ｉ２Ｃ−ＦＩＦＯ部１０１で発生したエラーなどの情報が通知される。Ｉ２Ｃ−ＲＥＧコントローラ１０２４は、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５から情報が通知されると、受信した情報をレジスタ１０２２１〜１０２２ｎのいずれかに記録する。

次に、Ｉ２Ｃバス２３０，３３０を介した信号伝送について説明する。なお、Ｉ２Ｃバス２３０とＩ２Ｃバス３３０は、同じ動作がなされることおり、以下の説明では、Ｉ２Ｃバス２３０を例に挙げて説明する。

まず図７を参照し、Ｉ２Ｃバス２３０を通じてＩ２Ｃ−ＲＥＧ部１０２にライトアクセスする際のバストランザクションシーケンスについて説明する。図７（ａ）は、単一のデータについてライトアクセスする場合のシーケンスで、図７（ｂ）は、連続して複数のデータについてライトアクセスする場合のシーケンスを示す。

これらは、Ｉ２Ｃバス２３０のアクセス規約に則り、マスタデバイスとなるＣＰＵ２４０から出力されるスタートコンディション（Ｓ）で開始し、ＣＰＵ２４０から出力されるストップコンディション（Ｐ）で終了する。ＡＣＫは、Ｉ２Ｃ−ＲＥＧ部１０２が出力し、それ以外はＣＰＵ２４０が出力する。

まず、ＣＰＵ２４０は、スタートコンディション（Ｓ）をＩ２Ｃ−ＲＥＧ部１０２に出力して、Ｉ２Ｃのトランザクションを開始し、続いてスレーブアドレスおよび「０」を出力する。ここで、スレーブアドレスは、Ｉ２Ｃバス２３０に接続されたデバイスを選別する識別子であって、この場合、Ｉ２Ｃ−ＲＥＧ部１０２のアドレスが指定される。これに対してＩ２Ｃ−ＲＥＧ部１０２は、自己のアドレス指定に対する応答としてＡＣＫをＣＰＵ２４０に返す。

次に、ＣＰＵ２４０は、レジスタアドレスを出力する。これは、無線伝送装置１００ａのＩ２Ｃ−ＲＥＧ部１０２のレジスタ（１０２２１〜１０２２ｎ）上のどのアドレスにアクセスするかを示すものである。この後、ＣＰＵ２４０は、Ｉ２Ｃ−ＲＥＧ部１０２からのＡＣＫを受けた後、ライトデータ（ＷＤ）を出力する。その後、ＣＰＵ２４０から、ストップコンディション（Ｐ）がＩ２Ｃ−ＲＥＧ部１０２に出力されると、これら一連のトランザクションが終了する。

なお、図７（ｂ）に示すように、連続して複数のデータをライトする場合には、ＣＰＵ２４０は、ライトデータ（ＷＤ）（Ａ番目のデータ）を出力した後、Ｉ２Ｃ−ＲＥＧ部１０２からのＡＣＫを受けると、続いてライトデータ（ＷＤ）（Ａ＋１番目のデータ）を出力する。これに対してＩ２Ｃ−ＲＥＧ部１０２は、連続して出力されるライトデータ（ＷＤ）に対応するために、レジスタアドレスをインクリメントし、対応するアドレスにライトデータ（ＷＤ）を格納する。

すなわち、ＣＰＵ２４０は、連続するアドレスにデータをライトする場合には、図７（ｂ）に示すシーケンスにしたがってデータ転送を行い、ライトするアドレスが連続しない場合には、図７（ａ）に示すシーケンスにしたがって改めてレジスタアドレス指定を行ってデータ転送を行う。

次に、図８を参照し、Ｉ２Ｃバス２３０を通じてＩ２Ｃ−ＲＥＧ部１０２にリードアクセスする際のバストランザクションシーケンスについて説明する。図８（ａ）は、単一のデータについてリードアクセスする場合のシーケンスで、図８（ｂ）は、連続して複数のデータについてリードアクセスする場合のシーケンスを示す。

これらは、Ｉ２Ｃバス２３０のアクセス規約に則り、ＣＰＵ２４０から出力されるスタートコンディション（Ｓ）で開始し、ＣＰＵ２４０から出力されるストップコンディション（Ｐ）で終了する。ＡＣＫおよびリードデータ（ＲＤ）は、Ｉ２Ｃ−ＲＥＧ部１０２が出力し、それ以外はＣＰＵ２４０が出力する。

まず、ＣＰＵ２４０は、スタートコンディション（Ｓ）をＩ２Ｃ−ＲＥＧ部１０２に出力して、Ｉ２Ｃのトランザクションを開始し、続いてスレーブアドレスおよび「０」を出力する。ここで、スレーブアドレスは、Ｉ２Ｃバス２３０に接続されたデバイスを選別する識別子であって、この場合、Ｉ２Ｃ−ＲＥＧ部１０２のアドレスが指定される。これに対してＩ２Ｃ−ＲＥＧ部１０２は、自己のアドレス指定に対する応答としてＡＣＫをＣＰＵ２４０に返す。

次に、ＣＰＵ２４０は、レジスタアドレスを出力する。これは、無線伝送装置１００ａのＩ２Ｃ−ＲＥＧ部１０２のレジスタ（１０２２１〜１０２２ｎ）上のどのアドレスにアクセスするかを示すものである。この後、ＣＰＵ２４０は、Ｉ２Ｃ−ＲＥＧ部１０２からのＡＣＫを受けた後、再スタートコンディション（Ｓｒ）、スレーブアドレスおよび「１」を出力する。

これに対して、Ｉ２Ｃ−ＲＥＧ部１０２は、ＡＣＫをＣＰＵ２４０に返した後、レジスタアドレスで指定されたアドレスのデータをレジスタ（１０２２１〜１０２２ｎ）から読み出し、リードデータ（ＲＤ）としてＣＰＵ２４０に出力する。その後、ＣＰＵ２４０は、ＡＣＫを返すことなく（ＮｏＡＣＫ）、ストップコンディション（Ｐ）をＩ２Ｃ−ＲＥＧ部１０２に出力し、これら一連のトランザクションが終了する。

なお、図８（ｂ）に示すように、連続して複数のデータをリードする場合には、ＣＰＵ２４０は、ライトデータ（ＲＤ）（Ａ番目のデータ）を受信した後、Ｉ２Ｃ−ＲＥＧ部１０２にＡＣＫを返す。すると、これを受けたＩ２Ｃ−ＲＥＧ部１０２は、レジスタアドレスをインクリメントし、対応するレジスタからリードデータ（ＲＤ）（Ａ＋１番目のデータ）を読み出してＣＰＵ２４０に出力する。

すなわち、ＣＰＵ２４０は、連続するアドレスからデータをリードする場合には、図８（ｂ）に示すシーケンスにしたがってデータをリードし、リードするアドレスが連続しない場合には、図８（ａ）に示すシーケンスにしたがって改めてレジスタアドレス指定を行ってデータをリードする。

このトランザクションシーケンスにおいて着目すべき点は、データリードを行う際に、一旦図７に示したライトサイクルと同様にレジスタアドレスを設定した後に、再スタートコンディション（Ｓｒ）によってリードサイクルを開始していることである。これは、Ｉ２Ｃバスのアクセス規約のためにやむを得ない。しかしながら、データの転送効率の観点からは、冗長となる。

次に、Ｉ２Ｃバス２５０を通じてＩ２Ｃ−ＦＩＦＯ部１０１にライトアクセスする際のトランザクションシーケンスについて説明する。図９に、このトランザクションシーケンスを示す。

まず、ＣＰＵ２４０は、Ｉ２Ｃバス２５０を通じてＩ２Ｃ−ＦＩＦＯ部１０１に、スタートコンディション（Ｓ）を出力してＩ２Ｃのトランザクションを開始し、次にスレーブアドレスを出力し、そしてライトサイクルであることより、ＷＤ「０」を出力する。

ここで、上記スレーブアドレスは、Ｉ２Ｃバス２５０に接続されたデバイスを選別する識別子であって、この場合、Ｉ２Ｃ−ＦＩＦＯ部１０１のアドレスが指定される。これに対してＩ２Ｃ−ＦＩＦＯ部１０１は、自己のアドレス指定に対する応答としてＡＣＫをＣＰＵ２４０に返す。

そして次に、ＣＰＵ２４０は、Ｉ２Ｃ−ＦＩＦＯ部１０１にライトデータ（ＷＤ）を出力し、これに対してＩ２Ｃ−ＦＩＦＯ部１０１は、応答としてＡＣＫをＣＰＵ２４０に返す。この動作は、ストップコンディション（Ｐ）まで繰り返される。ＣＰＵ２４０からＩ２Ｃ−ＦＩＦＯ部１０１へ出力されたライトデータは、図３に示したＦＩＦＯメモリ１０１２に格納される。

このようにして、ＦＩＦＯメモリ１０１２に格納されたデータは、無線伝送装置１００ａ内のバス１０６側から読み出される。なお、ＦＩＦＯメモリ１０１２にデータが格納されていることは、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５が備えるステータスレジスタによって、無線伝送装置１００ａのコントローラ１０５に通知される。なお、この通知は、割り込みによって行うようにしてもよい。

次に、Ｉ２Ｃバス２５０を通じてＩ２Ｃ−ＦＩＦＯ部１０１にリードアクセスする際のトランザクションシーケンスについて説明する。図１０に、このトランザクションシーケンスを示す。

まず、ＣＰＵ２４０は、Ｉ２Ｃバス２５０を通じてＩ２Ｃ−ＦＩＦＯ部１０１に、スタートコンディション（Ｓ）を出力してＩ２Ｃのトランザクションを開始し、次にスレーブアドレスを出力し、そしてリードサイクルであることよりＲＤ「１」を出力する。

ここで、上記スレーブアドレスは、Ｉ２Ｃバス２５０に接続されたデバイスを選別する識別子であって、この場合、Ｉ２Ｃ−ＦＩＦＯ部１０１のアドレスが指定される。これに対してＩ２Ｃ−ＦＩＦＯ部１０１は、自己のアドレス指定に対する応答としてＡＣＫをＣＰＵ２４０に返す。

そして次に、Ｉ２Ｃ−ＦＩＦＯ部１０１は、ＦＩＦＯメモリ１０１４に格納されているリードデータをＩ２Ｃバス２５０を通じてＣＰＵ２４０に出力し、これに対してＣＰＵ２４０は、応答としてＡＣＫをＩ２Ｃ−ＦＩＦＯ部１０１に返す。この動作は、ＣＰＵ２４０がＡＣＫを返すことなく（ＮｏＡＣＫ）、ストップコンディション（Ｐ）を出力するまで繰り返される。

なお、ＦＩＦＯメモリ１０１４には、無線伝送装置１００ａ内のバス１０６側からデータが書き込まれる。そして、ＦＩＦＯメモリ１０１４が一杯であることは、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５が備えるステータスレジスタによって、無線伝送装置１００ａのコントローラ１０５に知らされる。

ここで万一、ＦＩＦＯメモリ１０１４が一杯であるにもかかわらず、バス１０６側からデータが書き込まれると、そのデータを保護することはできなくなり、これによりＩ２Ｃバス２５０側から読み出されるデータは、情報の一部が欠落したような状態となってしまう。このような事象が発生した場合、Ｉ２Ｃ−ＦＩＦＯコントローラ１０１５は、Ｉ２Ｃ−ＲＥＧ部１０２を介して、Ｉ２Ｃバス２５０からアクセスを行うデバイスにその旨を知らせる。

すなわち、Ｉ２Ｃ−ＦＩＦＯ部１０１は、このようなエラー通知などをデータの伝送と分離し、Ｉ２Ｃバス２５０をデータ伝送専用に用いている。これによって、レジスタアドレスなどの設定が不要となり、Ｉ２Ｃバス２５０を用いたデータ伝送の効率を向上することができる。なお、このように、Ｉ２Ｃ−ＦＩＦＯ部１０１においてエラーが発生した場合には、データの正当性を確保するために、ＦＩＦＯメモリ１０１４をクリアし、初期化する必要がある。これらの制御処理は、Ｉ２Ｃ−ＲＥＧ部１０２を介して行なわれる。

以上、Ｉ２Ｃ−ＦＩＦＯ部１０１へのデータ書き込みとデータ読み出しでは、Ｉ２Ｃ−ＲＥＧ部１０２へのデータ書き込みとデータ読み出しと異なり、レジスタアドレスの指定が不要であり、Ｉ２Ｃ−ＲＥＧ部１０２でレジスタアドレスの指定に用いていた領域を通じてライトデータやリードデータを伝送するようにしている。このため、効率的にＭＰＥＧ映像無線受信装置３００との間で、種々の制御データのやりとりを行うことができる。

次に、ＦＩＦＯメモリ１０１４をクリアする手順について説明する。
まず、Ｉ２Ｃ−ＦＩＦＯ部１０１において、エラーが発生した場合、この旨は、上述したように、Ｉ２Ｃ−ＲＥＧ部１０２に割り当てられたＩ２Ｃ−ＦＩＦＯコントローラ１０１５のレジスタを介して、Ｉ２Ｃ−ＦＩＦＯ部１０１にアクセスしているデバイスに伝達される。

Ｉ２Ｃ−ＦＩＦＯ部１０１にアクセスしているデバイスとは、例えば図４では、ＣＰＵがこれに当たる。なお、この伝達は、Ｉ２Ｃ−ＦＩＦＯ部１０１にアクセスしているデバイスが定期的に、Ｉ２Ｃ−ＲＥＧ部１０２にアクセスし、Ｉ２Ｃ−ＦＩＦＯ部１０１の状態を常に監視することにより実現する。

このような監視によりＩ２Ｃ−ＦＩＦＯ部１０１のエラーを認識したデバイスは、Ｉ２Ｃ−ＲＥＧ部１０２のレジスタ（１０２２１〜１０２２ｎのいずれか）にアクセスし、Ｉ２Ｃ−ＦＩＦＯ部１０１をクリアするように指示する。ここでアクセスするレジスタは、予めＩ２Ｃ−ＦＩＦＯ部１０１のクリア用に割り当てたものである。このような動作により、ＦＩＦＯメモリ１０１４がクリアされ、万一Ｉ２Ｃ−ＦＩＦＯ部１０１は正常な動作に復帰する。

次に、Ｉ２Ｃバス２３０上のデバイスが、Ｉ２Ｃ−ＲＥＧ部１０２にデータをライトした際に、無線伝送装置１００ａのコントローラ１０５が効率的にライトデータを特定する方法について説明する。

Ｉ２Ｃ−ＲＥＧ部１０２には、複数のレジスタ１０２２１〜１０２２ｎが準備されており、これらのレジスタは、アドレスによって特定される。図７および図８のバストランザクションシーケンスに示したように、無線伝送装置１００ａのＩ２Ｃ−ＲＥＧ部１０２にアクセスするＩ２Ｃバス２３０上のＣＰＵ２４０は、任意のレジスタ１０２２１〜１０２２ｎにアクセスすることができる。このため、Ｉ２Ｃ−ＲＥＧ部１０２のレジスタの一部が、更新されることが起こり得る。

レジスタ１０２２１〜１０２２ｎに設定される値の変更があった場合、コントローラ１０５は、その変更に対応した制御応答を行う。例えば、Ｉ２Ｃ−ＲＥＧ部１０２のアドレス１番地に、ＷＬＡＮのコネクション確立要求の意味合いが定義されていた場合には、コントローラ１０５は、ＷＬＡＮ部１０４に対して、その処理を行う。なお、レジスタ値の変更は、制御や状況報告内容の変更を意味するため、可能な限り早く応答することが望まれる。

図１１は、無線伝送装置１００ａのバス１０６におけるＩ２Ｃ−ＲＥＧコントローラ１０２４のメモリマップの一部を示したものである。ここで、Ｉ２Ｃ−ＲＥＧ部１０２のレジスタが３２ｂｙｔｅ分準備されているものとする。この図において、「Ｉ２Ｃ ＲＥＧ ＳＴＡＴＵＳ」は、レジスタ領域にライトアクセスがあった場合に、対応するビットが設定されるステータスレジスタである。この図の場合、「Ｉ２Ｃ ＲＥＧ ＳＴＡＴＵＳ」の値は、３２ｂｉｔ幅を持っている。

Ｉ２Ｃバス２３０上のデバイスが、Ｉ２Ｃ−ＲＥＧ部１０２のアドレス０番のレジスタにデータをライトしたとする。この時、Ｉ２Ｃ−ＲＥＧコントローラ１０２４は、「Ｉ２Ｃ ＲＥＧ ＳＴＡＴＵＳ」のｂｉｔ０に「１」を設定するとともに、コントローラ１０５に対して割り込みを発行する。

これに対してコントローラ１０５は、割り込みを受けた後、「Ｉ２Ｃ ＲＥＧ ＳＴＡＴＵＳ」を確認し、変更のあったレジスタの位置を特定する。位置を特定した後は、「Ｉ２Ｃ ＲＥＧ ＳＴＡＴＵＳ」の対応するｂｉｔを「０」に戻す。

以上のように、上記構成の無線伝送装置１００ａでは 一般にＩ２Ｃバスは、そのプロトコル規約のために、伝送効率を向上することが難しかった。これは、制御情報の受け渡しのためのＩ２Ｃバスの伝送方法と、伝送効率を高めるＩ２Ｃバスの伝送方法が相容れないためであった。

これに対して上記構成の無線伝送装置１００ａでは、Ｉ２Ｃ−ＦＩＦＯ部１０１に接続されるＩ２Ｃバス２５０をデータ伝送専用に特化した構成とし、さらに、Ｉ２Ｃ−ＦＩＦＯ部１０１の制御情報をＩ２Ｃ−ＲＥＧ部１０２に担当させる構成とした。

したがって、上記構成の無線伝送装置１００ａによれば、伝送効率の高いＩ２Ｃバスインターフェースを提供することができる。また、これに伴って、ＭＰＥＧ映像無線送信装置２００のＣＰＵ２４０と、ＭＰＥＧ映像無線受信装置３００のＣＰＵ３４０とが制御情報を共有することができるので、高付加価値が提供できる。

映像データ、特にＭＰＥＧ２のＴＳデータの伝送を行うシステムでは、ＷＬＡＮの制御の他、映像伝送に関する制御が必要となる。特に、映像信号の質を維持するためには、常に無線の状況に応じた制御が必要であり、かつ無線で接続された相手方の装置との連携が必須となる。このような要求条件を満足することが必要な無線伝送装置のインターフェースにおいて、上記構成の無線伝送装置１００ａは高い効果を発揮する。

なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

また、無線伝送装置１００ａは、コントローラ１０５に対して割り込みを発行するために、図１２に破線で示すように、割り込み結線１０７を行っておけばよい。このように構成することで、Ｉ２Ｃバス２３０からのアクセスに対する応答処理を効率的に行うことができ、応答時間の早い、使い勝手のよいＩ２Ｃバスインターフェースを提供できる。

そしてまた、実施の形態では、無線ＬＡＮとしたが、IEEE８０２．１１ａ、ｇなどの無線ＬＡＮやＵＷＢ（Ultra Wide-Band）など、データ通信速度が高速な種々の無線システムに適用することができる。
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。

この発明に係わる無線伝送装置の一実施形態の構成を示す回路ブロック図。 図１に示した無線伝送装置のバス上で割り当てられるメモリ空間のアドレスの一例を示す図。 図１に示したＩ２Ｃ−ＦＩＦＯ部の構成を示す回路ブロック図。 図１に示した無線伝送装置が搭載されるＭＰＥＧ映像無線送信装置およびＭＰＥＧ映像無線受信装置の構成を示す回路ブロック図。 図４に示したＭＰＥＧ映像無線送信装置の別の構成例を示す図。 図１に示したＩ２Ｃ−ＲＥＧ部の構成を示す回路ブロック図。 図４に示したＩ２Ｃ−ＲＥＧ部にライトアクセスする際のバストランザクションシーケンスを示す図。 図４に示したＩ２Ｃ−ＲＥＧ部にリードアクセスする際のバストランザクションシーケンスを示す図。 図４に示したＩ２Ｃ−ＦＩＦＯ部にライトアクセスする際のバストランザクションシーケンスを示す図。 図４に示したＩ２Ｃ−ＦＩＦＯ部にリードアクセスする際のバストランザクションシーケンスを示す図。 図１に示した無線伝送装置のバスにおけるＩ２Ｃ−ＲＥＧコントローラのメモリマップの一部を示す図。 無線伝送装置１００に割り込み結線を行った場合の構成を示す図。

符号の説明

１００，１００a，１００ｂ…無線伝送装置、１０１…Ｉ２Ｃ−ＦＩＦＯ（FastIn-FastOut）部、１０２…Ｉ２Ｃ−ＲＥＧ部、１０３…ＭＰＥＧ−Ｉ／Ｆ部、１０４…ＷＬＡＮ（Wireless LAN）部、１０５…コントローラ、１０６…バス、１０７…割り込み結線、２００…ＭＰＥＧ映像無線送信装置、２００ａ…映像無線送信装置、２１０，３２０…映像信号処理部、２１０ａ…チューナ、２２０…ＭＰＥＧ−Ｅｎｃｏｄｅｒ、２２０ａ…ビデオデコーダ、２３０，３３０…Ｉ２Ｃバス、２４０，３４０…ＣＰＵ、２５０，３５０…Ｉ２Ｃバス、３００…ＭＰＥＧ映像無線受信装置、３１０…ＭＰＥＧ−Ｄｅｃｏｄｅｒ、１０１１，１０１３，１０２１，１０２３…セレクタ、１０１２，１０１４…ＦＩＦＯメモリ、１０１５…Ｉ２Ｃ−ＦＩＦＯコントローラ、１０２１，１０２３…セレクタ、１０２４…Ｉ２Ｃ−ＲＥＧコントローラ、１０２２１〜１０２２ｎ…レジスタ。

Claims (6)

1. 第１の装置から入力される映像データを受け付ける映像バスインターフェースと、
   無線により送信を行う送信手段と、
   前記第１の装置から入力される、前記映像データを第２の装置に送信する制御に用いる第１の制御データを受け付ける第１のＩ２Ｃバスインターフェースと、
   前記第１の装置から入力される、前記第２の装置に対する制御のための第２の制御データを受け付ける第２のＩ２Ｃバスインターフェースと、
   前記第１のＩ２Ｃバスインターフェースが受け付けた第１の制御データに従って、前記映像バスインターフェースが受け付けた映像データを前記第２の装置に送信するように前記送信手段を制御する第１の制御手段と、
   前記第２のＩ２Ｃバスインターフェースが受け付けた第２の制御データを、前記第２の装置に送信するように前記送信手段を制御する第２の制御手段とを具備することを特徴とする無線伝送装置。
2. 第１の装置から入力される映像データを受け付ける映像バスインターフェースと、
   無線により送受信を行う送受信手段と、
   前記第１の装置から入力される、前記映像データを第２の装置に送信する制御に用いる第１の制御データを受け付ける第１のＩ２Ｃバスインターフェースと、
   前記第１の装置から入力される、前記第２の装置に対する制御のための第２の制御データを受け付ける第２のＩ２Ｃバスインターフェースと、
   前記第１のＩ２Ｃバスインターフェースが受け付けた第１の制御データに従って、前記映像バスインターフェースが受け付けた映像データを前記第２の装置に送信するように前記送受信手段を制御する第１の制御手段と、
   前記第２のＩ２Ｃバスインターフェースが受け付けた第２の制御データを、前記第２の装置に送信するように前記送受信手段を制御する第２の制御手段とを具備することを特徴とする無線伝送装置。
3. 前記第１のＩ２Ｃバスインターフェースは、アドレスが割り当てられた複数のレジスタを備え、前記第１の装置が指定するアドレスに対応するレジスタに第１の制御データを記録し、
   前記第１の制御手段は、前記レジスタに記録される第１の制御データと、この第１の制御データが記録されたレジスタのアドレスとに基づいて、前記映像バスインターフェースが受け付けた映像データを前記第２の装置に送信するように前記送信手段を制御し、
   前記第２のＩ２Ｃバスインターフェースは、ＦＩＦＯ構成のメモリを備え、このメモリに前記第１の装置から受け付けた第２の制御データを順次記録し、
   前記第２の制御手段は、前記メモリが記憶する第２の制御データを記録された順に読み出して、この読み出した第２の制御データを前記第２の装置に送信するように前記送信手段を制御することを特徴とする請求項１に記載の無線伝送装置。
4. 前記第１のＩ２Ｃバスインターフェースは、アドレスが割り当てられた複数のレジスタを備え、前記第１の装置が指定するアドレスに対応するレジスタに第１の制御データを記録し、
   前記第１の制御手段は、前記レジスタに記録される第１の制御データと、この第１の制御データが記録されたレジスタのアドレスとに基づいて、前記映像バスインターフェースが受け付けた映像データを前記第２の装置に送信するように前記送信手段を制御し、
   前記第２のＩ２Ｃバスインターフェースは、ＦＩＦＯ構成のメモリを備え、このメモリに前記第１の装置から受け付けた第２の制御データを順次記録し、
   前記第２の制御手段は、前記メモリが記憶する第２の制御データを記録された順に読み出して、この読み出した第２の制御データを前記第２の装置に送信するように前記送受信手段を制御することを特徴とする請求項２に記載の無線伝送装置。
5. さらに、前記第２のＩ２Ｃバスインターフェースが前記第２の制御データを受け付ける際に生じたエラーを検出する検出手段と、
   この検出手段がエラー検出した場合に、エラーが生じたことを示す情報を前記第１のＩ２Ｃバスインターフェースのレジスタに記録する記録手段とを備えることを特徴とする請求項３または請求項４に記載の無線伝送装置。
6. さらに、前記第１のＩ２Ｃバスインターフェースの予め設定されたアドレスに対応するレジスタに記録される制御データに基づいて、前記第２のＩ２Ｃバスインターフェースのメモリをリセットする第３の制御手段を備えることを特徴とする請求項３乃至請求項５のいずれかに記載の無線伝送装置。

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