JP3839347B2 - Manufacturing method of semiconductor device - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、半導体素子上に配列された各電極に接触した接触端子を通して電気信号を伝送して半導体素子の電気的特性の検査を実施して半導体素子を製造する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ウエハレベルにおけるＶＬＳＩ等の半導体素子の電気的特性検査を可能とする従来の薄型のプローブカードとしては、１９８８年度のInternational Test Conference（インターナショナル テスト コンファレンス）の講演論文集(メンブレン プローブ カード テクノロジィ：MEMBRANE PROBE CARD TECHNOLOGY）の６０１頁から６０７頁に記載された技術（従来技術１）が知られている。この従来技術１に記載された導体検査用のプローブは、フレキシブルな誘電体膜の上面にリソグラフ技術で配線を形成し、被検査対象物の半導体素子の電極に対応する位置に設けた誘電体膜のスルーホールにめっきにより、半円形のバンプを形成したものを接触端子として用いるものである。この従来技術１は、誘電体膜の表面に形成した配線および配線基板を通じて検査回路に接続されているバンプを、板ばねによって、検査対象の半導体素子の電極にバンプをこすって接触し、信号の授受を行って検査する方法である。
また従来のプローブ装置としては、特開平２−１６３６６４号公報（従来技術２）、特開平５−２４３３４４号公報（従来技術３）、特開平８−８３８２４号公報（従来技術４）、特開平８−２２０１３８号公報（従来技術５）、特開平７−２８３２８０号公報（従来技術６）において知られている。
【０００３】
従来技術１および２および３および４および５には、支持手段に並進手段（上部伝達段に設けられた枢軸を下部伝達段で受けるように構成する。）をばねで結合し、平坦な膜プローブと実質的に平坦な被試験デバイスとの間の実質的な共平面整列を生起せしめる自動補償機能付きプローブ装置が記載されている。
また従来技術２および３および４および５には、下部伝達段とメンブレンとの間に緩衝層を備えていることが記載されている。
また従来技術５には、さらに金属突起を形成した薄膜の導体パターンの裏面側に金属導体層を設けて接地することによって、マイクロストリップライン構造としてインピーダンス整合及び低インダクタンス化を図ることが記載されている。
【０００４】
また従来技術６には、結晶性の型材を異方性エッチングして得られる先端が尖った形状の接触端子を、引き出し配線を形成した絶縁フィルム上に該引き出し配線と接続して植設し、この絶縁フィルムを、配線基板に対して、緩衝層および基板となるシリコンウエハを挟みこんで一体として構成したプロービング装置が記載されている。
【０００５】
【発明が解決しようとする課題】
上記従来技術１に記載されているように、平坦あるいは半球状のバンプを形成したプローブにおいて、接点（突起状電極）を、アルミニウム電極やはんだ電極などの材料表面に酸化物が生成された被接触材料に対して擦りつけること（スクライブ動作）により、電極材料表面の酸化物を擦り取り、その下面の金属導体材料に接触させて良好な接触を確保するものである。この結果、電極を接点でスクライブすることにより、電極材料のクズが生じ、配線間のショートおよび異物発生の原因となり、また、電極にプローブを数百ｍＮ以上の荷重をかけながら擦りつけて接触を確保することにより、電極に損傷を与えることが多いという課題を有していた。
また従来技術２〜５においては、接点の群を被検査対象物上の電極群の面に倣って平行出しする機能は付いているが、板ばねの変位に基いて接触荷重を付与する構成であるため、荷重均等の点から板ばねを大きく変位させて接触時における荷重を１ピン当たり数百ｍＮ以上にする必要が生じ、その結果被検査対象物における電極およびその直下の能動素子や配線に損傷を与えるおそれが生じるという課題を有していた。
【０００６】
また従来技術６においては、緩衝層のみで接触対象の接触端子および電極の高さばらつきを吸収したり、プロービング時に被検査対象物を載置した試料台の駆動系から接触端子が受ける衝撃力を吸収することが困難で、半導体素子等の被検査対象物へ損傷を与える恐れがあった。
以上説明したように、何れの従来技術においても、半導体素子等の被検査対象物の高密度化に伴う狭ピッチ多ピンへのプロービングを、被検査対象物を損傷させることなく、低荷重で安定して実現しようとする点について、十分考慮されていなかった。
【０００７】
本発明の目的は、上記課題を解決すべく、半導体素子の高密度化に対応可能な狭ピッチ多ピンへのプロービングを、半導体素子を損傷させることなく、低荷重で安定して実現し、しかも高速電気信号、即ち高周波電気信号の伝送を可能にして半導体素子の電気的特性の検査を実施して高品質の半導体素子を製造できるようにした半導体素子の製造方法を提供することにある。
また本発明の他の目的は、半導体素子の高密度化に対応可能な狭ピッチ多ピンへのプロービングを、半導体素子を損傷させることなく、低荷重で安定して実現し、しかも高速電気信号、即ち高周波電気信号の伝送を可能にした半導体素子へのプロービング方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの一例は次の通りである。
本発明は、テスタに接続され、インピーダンスをマッチングさせた配線を有する多層フィルム上に該配線に接続されて並設された先端を尖らせた接触端子の群と半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続し、この接続されたテスタと前記電極との間で電気信号の授受を行って前記半導体素子の電気的特性について検査して半導体素子を製造することを特徴とする半導体素子の製造方法である。
また本発明は、先端を尖らせた接触端子をプロービング側の領域部に複数並設し、該各接触端子に電気的につながって周辺部に引き出される複数の引き出し用配線と該複数の引き出し用配線に対向するように絶縁層を挾んでグランド層とを有する多層フィルムを前記領域部の弛みをなくすようにして取り付けた押さえ部材に対して接触圧付与手段によって接触圧を付与すると共に前記押さえ部材に対してコンプライアンス機構を係合させて構成されたプロービング装置を用いて、前記引き出し用配線を介してテスタに接続された接触端子の群と半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続し、この接続されたテスタと前記電極との間で電気信号の授受を行って前記半導体素子の電気的特性について検査して半導体素子を製造することを特徴とする半導体素子の製造方法である。
【０００９】
また本発明は、支持部材と、先端を尖らせた接触端子をプロービング側の領域部に複数並設し、該各接触端子に電気的につながって周辺部に引き出される複数の引き出し用配線と該複数の引き出し用配線に対向するように絶縁層を挾んでグランド層とを有する多層フィルムと、該多層フィルムにおけるプロービング側と反対の裏側に前記領域部を囲むように固定された枠と、前記多層フィルムにおける前記領域部の弛みをなくすように該領域部を張り出させる部分を有して前記枠を取付ける押さえ部材と、前記支持部材から接触圧を前記押さえ部材に対して付与する接触圧付与手段と、前記接触端子の群の先端面が電極の群の面に倣って平行出しされるように前記押さえ部材を前記支持部材に対して係合させるコンプライアンス機構とを備えて構成されたプロービング装置を用いて、前記引き出し用配線を介してテスタに接続された接触端子の群と半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続し、この接続されたテスタと前記電極との間で電気信号の授受を行って前記半導体素子の電気的特性について検査して半導体素子を製造することを特徴とする半導体素子の製造方法である。
【００１０】
また本発明は、前記半導体素子の製造方法において、半導体素子はウエハ上に形成されていることを特徴とする。
また本発明は、前記半導体素子の製造方法において、半導体素子はウエハ上に形成された複数の半導体素子に亘って接触端子の群と電極の群とを同時に接触されて電気的に接続することを特徴とする。
また本発明は、前記半導体素子の製造方法において、プロービング装置における多層フィルムとして、引き出し用配線と接触端子との間を異方性導電シートあるいははんだ材料等により接続して構成したことを特徴とする。
【００１１】
また本発明は、前記半導体素子の製造方法において、多層フィルムの領域部の裏面と押さえ部材との間に緩衝層を備えて接触端子の群の高さのバラツキを吸収するようにしたことを特徴とする。
また本発明は、テスタに接続され、インピーダンスをマッチングさせた配線を有する多層フィルム上に該配線に接続されて並設された先端を尖らせた接触端子の群とウエハ上に形成された半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続し、この接続されたテスタと前記電極との間で電気信号の授受を行って前記半導体素子の電気的特性について検査し、この検査により判定された不良の半導体素子については修正あるいは選別して半導体素子を製造することを特徴とする半導体素子の製造方法である。
【００１２】
また本発明は、先端を尖らせた接触端子をプロービング側の領域部に複数並設し、該各接触端子に電気的につながって周辺部に引き出される複数の引き出し用配線と該複数の引き出し用配線に対向するように絶縁層を挾んでグランド層とを有する多層フィルムを前記領域部の弛みをなくすようにして取り付けた押さえ部材に対して接触圧付与手段によって接触圧を付与すると共に前記押さえ部材に対してコンプライアンス機構を係合させて構成されたプロービング装置を用いて、前記引き出し用配線を介してテスタに接続された接触端子の群とウエハ上に形成された半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続し、この接続されたテスタと前記電極との間で電気信号の授受を行って前記半導体素子の電気的特性について検査し、この検査により判定された不良の半導体素子については修正あるいは選別して半導体素子を製造することを特徴とする半導体素子の製造方法である。
【００１３】
また本発明は、半導体素子上に配列された電極と電気的に接触して電気信号の授受を行うための半導体素子へのプロービング方法において、支持部材と、先端を尖らせた接触端子をプロービング側の領域部に複数並設し、該各接触端子に電気的につながって周辺部に引き出される複数の引き出し用配線と該複数の引き出し用配線に対向するように絶縁層を挾んでグランド層とを有する多層フィルムと、該多層フィルムにおけるプロービング側と反対の裏側に前記領域部を囲むように固定された枠と、前記多層フィルムにおける前記領域部の弛みをなくすように該領域部を張り出させる部分を有して前記枠を取付ける押さえ部材と、前記支持部材から接触圧を前記押さえ部材に対して付与する接触圧付与手段と、前記接触端子の群の先端面が電極の群の面に倣って平行出しされるように前記押さえ部材を前記支持部材に対して係合させるコンプライアンス機構とを備えて構成されたプロービング装置を用いて、前記引き出し用配線を介してテスタに接続された接触端子の群とウエハ上に形成された半導体素子に配列された電極の群とを、相対的に位置合わせを行って１ピン当たり３〜５０ｍＮ範囲内の接触圧で接触させて電気的に接続することを特徴とする。
また本発明は、ウエハに半導体素子を形成する工程と、該半導体素子を検査する工程と、該ウエハをダイシングする工程を有する半導体装置の製造方法であって、該検査工程は、該半導体素子の位置決めを行う工程と、接触端子を該半導体素子の電極に接触させる工程と、該接触端子と電気的に接続されている配線と絶縁層を有する配線フィルムを介して、該半導体素子とテスタとの間で試験信号の授受を行う工程を有し、該接触端子を該半導体素子の電極に接触させる工程では、型材をエッチングして形成した穴を型にしてめっき形成した部分を、該めっき部分と別に形成された該配線フィルムに接合することにより形成された接触端子を該半導体素子の電極に接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は、前記めっき部分と前記配線フィルムとを接合した後に前記型材を除去して形成されたものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記めっき部分と前記配線フィルムとは異方性導電シートにより接合するものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記めっき部分と前記配線フィルムとははんだ、Ｓｎ−Ａｇ、Ｓｎ−Ａｕのいずれかを用いた金属接合により接合されているものである。
また本発明は、ウエハに半導体素子を形成する工程と、該半導体素子を検査する工程と、該ウエハをダイシングする工程を有する半導体装置の製造方法であって、該検査工程は、該半導体素子の位置決めを行う工程と、接触端子を該半導体素子の電極に接触させる工程と、該接触端子と電気的に接続されている配線を介して、該半導体素子とテスタとの間で試験信号の授受を行う工程を有し、該接触端子を該半導体素子の電極に接触させる工程では、型材のエッチング穴を型にしてめっき形成した部分を、該めっき部分とは別に形成された該配線に接合することにより形成された接触端子を該半導体素子の電極に接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は、前記めっき部分と前記配線とを接合した後に前記型材を除去又は剥離して形成されたものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記めっき部分と前記配線とは異方性導電シートにより接合するものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記めっき部分と前記配線とははんだ、Ｓｎ−Ａｇ、Ｓｎ−Ａｕのいずれかを用いた金属接合により接合されているものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子を前記半導体素子の電極に接触させる工程では、該接触端子を押さえる押さえ部材の複数の個所で該接触端子に加わる力を調節しながら、該接触端子群の先端面を該半導体素子の電極群の面に平行出しして、該接触端子と該半導体素子の電極を所望の圧力で接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記配線フィルムと前記テスタは配線基板により電気的に接続され、該配線基板には支持部材が取り付けられ、さらに該支持部材には該接触端子を押さえる押さえ部材が接続されており、該支持部材と該押さえ部材により、前記接触端子群の先端面が前記半導体素子の電極群の面に倣って平行出しして、該接触端子を前記半導体素子の電極に接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子を前記半導体素子の電極に接触させる工程では、前記接触端子に加わる力を、前記接触端子を押さえる押さえ部材の複数の個所で調節することにより、前記接触端子と前記半導体素子の電極を所望の圧力で接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子を、前記押さえ部材を支持する支持軸によって、所望の傾きをもって前記半導体素子の電極と接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子を前記半導体素子の電極に接触させる工程では、前記接触端子を、前記接触端子を押さえる押さえ部材の中心付近で支持されている支持軸により、所望の傾きをもって前記半導体素子の電極に接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記押さえ部材を支持する支持軸の周辺に配置された複数のスプリングを有する部材を用いて、前記接触端子と前記半導体素子の電極を所望の圧力で接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は、該接触端子と電気的に接続されている配線と絶縁層を有する配線フィルムのうち、前記押さえ部材により押し出された領域に配置されているものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子を前記半導体素子の電極に接触させる工程では、該接触端子をウエハ上の半導体素子の電極に接触させるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は角錐形状であるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は四角錐形状であるものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記接触端子は角錐形状のうち一部が平坦化されているものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記配線フィルムは前記接触端子を有する面と反対側に緩衝層を有するものである。
また本発明は、上記記載の半導体装置の製造方法であって、前記型材はシリコンであるものである。
【００１４】
以上説明したように、前記構成によれば、半導体素子の高密度化に伴う狭ピッチ多ピンへのプロービングを、半導体素子を損傷させることなく、低荷重で安定して実現し、しかも高速電気信号、即ち高周波電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）の伝送を可能にして、半導体素子の電気的特性の検査を実施して高品質の半導体素子を製造することができる。
また前記構成によれば、多層フィルムにおける尖った先端を有する接触端子を並設した領域部の弛みをなくすと共に平行出しするコンプライアンス機構を設けることによって、尖った先端を有する接触端子の群を被検査対象物上の電極の群に、１ピン当たり低荷重（３〜５０ｍＮ程度）で、単に押しつけることによって、電極材料等のクズを発生させることなく、０．０５Ω〜０．１Ω程度の低抵抗で安定した接続を実現し、しかも高速電気信号、即ち高周波電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）の伝送を可能にして、半導体素子の電気的特性の検査を実施して高品質の半導体素子を製造することができる。
【００１５】
また前記構成によれば、ウエハの状態において、多数並設された半導体素子（チップ）の内、１個または多数個の半導体素子について同時に、小さな接触圧（１ピン当たり３〜５０ｍＮ程度）で表面に酸化物が形成されたＡｌまたははんだ等の電極３と０．０５Ω〜０．１Ω程度の安定した低抵抗値で確実に接続させて、テスタにより各半導体素子について動作試験を行うことができ、その結果高品質の半導体素子を製造することができる。即ち、前記構成によれば、電極の高密度化および狭ピッチ化に対応でき、しかも多数個チップ同時プロービングによる検査を可能にし、高速電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）による動作試験を可能にすることができ、その結果高品質の半導体素子を製造することができる。
【００１６】
【発明の実施の形態】
本発明に係る半導体素子の製造方法に用いられるプロービング装置および検査装置の実施の形態について図を用いて説明する。
被検査対象であるＬＳＩ用の半導体素子（チップ）２は、図１に示すようにウエハ１に多数並設されて形成され、その後切り離されて使用に供される。図１（ａ）はＬＳＩ用の半導体素子（チップ）２が多数並設されたウエハ１を示す斜視図であり、図１（ｂ）は１個の半導体素子（チップ）２を拡大して示した斜視図である。半導体素子（チップ）２の表面には、周辺に沿って多数の電極３が配列されている。
ところで、半導体素子は高集積化に伴って上記電極３が高密度化および狭ピッチ化が更に進む状況にある。電極の狭ピッチ化としては、０．２ｍｍ程度以下で、例えば、０．１３ｍｍ、０．１ｍｍ、それ以下となってきており、電極の高密度化としては、周辺に沿って、１列から２列へ、更に全面に配列される傾向となってきている。
【００１７】
本発明に係るプロービング装置（接続装置）は、ウエハの状態において、多数並設された半導体素子（チップ）の内、１個または多数個の半導体素子について同時に、小さな接触圧（１ピン当たり３〜５０ｍＮ程度）で表面に酸化物が形成されたＡｌまたははんだ等の電極３と０．０５Ω〜０．１Ω程度の安定した低抵抗値で確実に接続させて、テスタにより各半導体素子について動作試験を行うものである。即ち、本発明に係るプロービング装置（接続装置）は、上記電極の高密度化および狭ピッチ化に対応でき、しかも多数個チップ同時プロービングによる検査を可能にし、高速電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）による動作試験を可能にするものである。
【００１８】
図２は、本発明に係るプロービング装置の第１の実施の形態の要部を示す図である。本プロービング装置の第１の実施の形態は、支持部材（上部固定板）４０と、それに固定され、下部に球面４１ａを有する支持軸であるセンターピボット４１並びに該センターピボット４１を中心に左右および前後に対称に設置され、上下の変位に対して常に一定の押付け力を付与する押付け力付与手段であるスプリングプローブ４２と、上記センターピボット４１に対してテーパ（傾き）４３ｃにより傾動可能に保持されながら上記スプリングプローブ４２により低荷重（１ピン当たり３〜５０ｍＮ程度）の押付け力が付与される（押圧される）押さえ部材（押さえ板）４３と、多層フィルム４４と、該多層フィルム４４に固着した枠４５と、該多層フィルム４４と押さえ部材４３の間に設けられた緩衝層４６と、多層フィルム４４上に設けられた接触端子４７と、多層フィルム４４に設けられ、該接触端子４７から引出された引き出し用配線４８と、多層フィルム４４に設けられたグランド層４９とを有する。上記押さえ部材４３に対する押付け力をスプリングプローブ４２で付与するように構成したのは、スプリングプローブ４２の先端の変位に対してほぼ一定の低荷重の押付け力が得られるようにしたためであり、必ずしもスプリングプローブ４２を用いる必要はない。支持部材（上部固定板）４０は、配線基板５０に搭載される。多層フィルム４４は、その周縁部が枠４５より外側に延長するように形成され、この延長部を、枠４５の外側で滑らかに折り曲げて配線基板５０上に固定する。その際、引き出し用配線４８は、配線基板５０に設けられている電極５０ａに電気的に接続される。この接続は、例えば、配線基板５０の電極５０ａと接続するために、多層フィルム４４に、金属めっきで充填されたビア５１を設けて、ビア５１と電極５０ａを直接圧力をかけて接触させるか、異方性導電シート５２あるいは、はんだなどを用いて接続する。
【００１９】
配線基板５０は、例えば、ポリイミド樹脂、ガラスエポキシ樹脂等の樹脂材からなり、内部配線５０ｂおよび接続端子５０ｃを有している。前記電極５０ａは、例えば、内部配線５０ｂの一部に接続されるビア５０ｄで構成される。配線基板５０と多層フィルム４４とは、例えば、多層フィルム４４を、多層フィルム押さえ部材５３と配線基板５０に挟み込んでねじ５４等を用いて固定される。
多層フィルム４４は、可撓性があり、好ましくは、耐熱性がある樹脂を主体に形成する。本実施例では、ポリイミド樹脂が用いられる。緩衝層４６としては、エラストマ（ゴム状弾性を有する高分子材料）等の弾性を有する物質で構成される。具体的には、シリコンゴム等が用いられる。また緩衝層４６としては、押さえ部材４３を枠４５に対して移動可能にシールしてこのシールされた空間に気体を供給するように構成しても良い。また接触端子４７、引き出し用配線４８およびグランド層４９は、導電性材料で構成される。これらの詳細については、後述する。また、図２では、接触端子４７および引き出し用配線４８は、説明の簡単のため、２の接触端子分のみ示すが、もちろん、実際には、後述するように複数個が配置される。
【００２０】
まず、本発明に係るプロービング装置（接続装置）は、ウエハの状態において、多数並設された半導体素子（チップ）の内、１個または多数個の半導体素子について同時に、且つ低荷重（１ピン当たり３〜５０ｍＮ程度）で表面に酸化物が形成されたＡｌまたははんだ等の電極３と０．０５Ω〜０．１Ω程度の安定した低抵抗値で確実に接続させることにある。これによって、従来技術のようにスクライブ動作をさせる必要がなく、スクライブ動作による電極材料のくずを発生を防止することができる。即ち、多層フィルム４４において、電極３の配列に対応するように並設された接触端子４７の先端を尖せると共に、枠４５で支持された周辺部４４ｂに対して、この周辺部４４ｂ内の上記接触端子４７を並設した領域部４４ａを、押さえ部材４３の下側に形成された突出部４３ａにおける高精度の平坦度が確保された下面４３ｂに倣って緩衝層４６を挾んで張り出させて多層フィルム自身の弛みをなくし、この張り出された領域部４４ａに並設された接触端子４７の尖った先端を、Ａｌまたははんだ等の電極（被接触材）３に垂直に低荷重（１ピン当たり３〜５０ｍＮ程度）でプロービングすることによって、電極（被接触材）３の表面に形成された酸化物を容易につき破ってその下面の電極の金属導体材料に接触させて０．０５Ω〜０．１Ω程度の安定した低抵抗値で良好な接触を確保することができる。特に、枠４５で支持された周辺部４４ｂに対して、この周辺部４４ｂ内の多数の接触端子４７を並設した領域部４４ａを、押さえ部材４３の下側に形成された突出部４３ａにおける高精度の平坦度が確保された下面４３ｂに倣って緩衝層４６を挾んで張り出させることによって多層フィルム自身の弛みをなくして、多数の接触端子４７の先端の平坦度を突出部４３ａの下面４３ｂの平坦度に合わせて高精度を確保することにある。なお、領域部４４ａにおける張り出し量は、押さえ部材（押さえ板）４３にセンターピボット４１を中心に左右および前後に締着されて調整可能なねじ５７の押さえ部材４３の下面からの突出し量によって定まることになる。即ち、押さえ部材４３に突出し量を定めて取り付けられたねじ５７の下端が、多層フィルム４４における領域部４４ａの周辺部４４ｂを接着固定した枠４５の上面に接触するまで、センターピボット４１を中心に左右および前後に設けられて押さえ部材に形成された穴に挿入されたねじ５６を枠４５に対して締め付けることによって押さえ部材４３の突出部４３ａを下降させて緩衝層４６を介して多数の接触端子４７が並設された領域部４４ａを張り出すことによって多層フィルム自身のたるみがなくなることになる。これによって、多数の接触端子４７に亘った接触端子の尖った先端の平坦度を±２μｍ程度以下の高精度に確保することができる。
【００２１】
また１個または多数個の半導体素子についての電極（被接触材）３の面（被接触材面）３ａと該電極に対応する多数の接触端子４７との平行出しを、図３に少し誇張して示すように、押さえ部材（押さえ板）４３をセンターピボット４１で傾動可能に支持すると共にセンターピボット４１を中心に左右および前後に対称に設置されたスプリングプローブ４２によって押さえ部材４３の上下の変位に対して常に一定の押付け力を付与することによって実現することにある。即ち、センターピボット（押さえ部材支持軸）４１と押さえ部材４３との間の係り合いの関係および対称に設置されたスプリングプローブ４２によって１ピン当たり低荷重のコンプライアンス機構が形成され、このコンプライアンス機構によって多数の接触端子４７の先端が１個または多数個の半導体素子についての電極（被接触材）３の面（被接触材面）３ａに追従して倣って平行出しが行われる。センターピボット（押さえ部材支持軸）４１は、図２に示すように、押さえ部材４３の中心に位置し、押さえ部材４３の上部に取り付けられたテーパ（傾き）４３ｃとセンターピボットの下部球面４１ａとの傾動可能な接触状態を利用して、初期状態ではスプリングプローブ４２による押付け力のバランスによって初期に規定した一定位置に位置付けする。次に、センターピボット（押さえ部材支持軸）４１と押さえ部材４３との間およびスプリングプローブ４２によってコンプライアンス機構が形成されているため、図３に示すように、接触端子４７の尖った先端を被接触材（電極）３に接触し始めた時点で、センターピボット４１の軸を中心軸として、押さえ部材のテーパ（傾き）４３ｃがセンターピボットの下部球面４１ａの一部を擦り、その後センターピボットの下部球面４１ａと押さえ部材のテーパ（傾き）４３ｃとが離れ、押さえ部材４３が自由に被接触材（電極）３の全体の面３ａに追従するように倣って傾動され、多数の接触端子の尖った先端を結んだ面と被接触材（電極）３の全体の面３ａとの間において平行出しが行われると共に個々の接触端子の先端の高さの±２μｍ程度以下のバラツキを緩衝層４６の局部的な変形によって吸収して半導体ウエハ１上に配列された各被接触材（電極）３の高さの±０．５μｍ程度のバラツキに倣って均一な食い込みによる接触が行われ、低荷重（１ピン当たり３〜５０ｍＮ程度）で均一なプロービングを実現することができる。
【００２２】
以上説明したように、多層フィルム４４における接触端子４７を並設した領域部４４ａについての押さえ部材４３の突出部４３ａによる緩衝層４６を介しての張り出しと、押さえ部材４３をセンターピボット４１に対して傾動可能に支持することによって多数の接触端子の尖った先端を結んだ面と被接触材（電極）３の全体の面３ａとの間において平行出しとを行うことによって、多数個チップ同時に、且つ低荷重（１ピン当たり３〜５０ｍＮ程度）で均一なプロービングを０．０５Ω〜０．１Ω程度の安定した低抵抗値で実現することができる。当然、１チップにおいても、同様なプロービングを実現することができる。
また、多層フィルム４４において、図４に示す如く、各接触端子４７につながった引き出し用配線４８に対して絶縁膜６６（７４）を挾んで対向するグランド層４９を設置し、絶縁膜６６（７４）の誘電率εrおよび厚さ（引き出し用配線４８とグランド層４９との間の間隙）ｈ並びに引き出し用配線４８の幅ｗを適切な値にして、引き出し用配線４８のインピーダンスＺ0を５０ｏｈｍ程度にすることによってテスタの回路とのマッチングをとることが可能となり、その結果引き出し用配線４８を伝送する電気信号の乱れ、減衰を防止して、半導体素子に対してテスタによる高周波数（１００ＭＨｚ〜数１０ＧＨｚ程度）まで対応できる高速電気信号による電気特性検査を実現することが可能となる。
【００２３】
以上説明したように、多層フィルム４４において、各接触端子４７につながった引き出し用配線４８に対して絶縁膜６６（７４）を挾んで対向するグランド層４９を設置してインピーダンスをテスタの回路とのマッチングがとれる５０ｏｈｍ程度にすることができ、それ以外のプローブ（接触端子）の長さを接触端子部分（０．０５〜０．５ｍｍ程度）４７のみとなり、によってテスタの回路とのマッチングをとることが可能となり、高速電気信号の乱れを少なくして、半導体素子に対する高速電気信号による電気特性検査を実現することが可能となる。
図５は、本発明に係るプロービング装置の第２の実施の形態の要部を示す図である。本プロービング装置の第２の実施の形態は、多層フィルム４４の端を配線基板５０の下面に位置させて引き出し用配線４８の端に上側に出るように金属めっきで充填して接続したビア５１と配線基板５０の下側に形成された電極５０ａとを直接圧力をかけて接触させるか、異方性導電シート５２あるいは、はんだなどを用いて接続する。即ち、本第２の実施の形態では、多層フィルム４４における引き出し用配線４８の端をビア５１によって上面に形成し、配線基板５０の下面に設けられた電極５０ａと接続する。これ以外の構成は、図２に示す第１の実施の形態と同様である。
【００２４】
図６は、本発明に係るプロービング装置の第３の実施の形態の要部を示す図である。本プロービング装置の第３の実施の形態は、図２で用いるセンターピボット４１に変えて、押さえ部材４３をノックピン５５を介して僅か傾動可能に保持する構成した。即ち、押さえ部材４３の中心を対称にして左右および前後に設けられた４本のノックピン５５を、支持部材４０に形成された上方に拡がったテーパ穴５８に挿入して押さえ部材４３に締着する。これ以外の構成は、図２に示す第１の実施の形態と同様である。即ち、１個または多数個の半導体素子についての電極（被接触材）３の面（被接触材面）３ａと該電極に対応する多数の接触端子４７との平行出しを、図７に少し誇張して示すように、押さえ部材４３に取り付けられた各ノックピン５５を支持部材４０に形成された上方に拡がったテーパ穴５８の下部に傾動可能に支持すると共に押さえ部材４３の中心に対して左右および前後に対称に設置されたスプリングプローブ４２によって押さえ部材４３の上下の変位に対して常に一定の低荷重（１ピン当たり３〜５０ｍＮ程度）の押付け力を付与することによって実現することにある。即ち、押さえ部材４３に取り付けられた各ノックピン５５と支持部材（上部固定板）４０に形成された上方に拡がったテーパ穴５８との間の係りあいの関係および対称に設置されたスプリングプローブ４２によって１ピン当たり低荷重のコンプライアンス機構が形成され、このコンプライアンス機構によって多数の接触端子４７の先端が１個または多数個の半導体素子についての電極（被接触材）３の面（被接触材面）３ａに追従して倣って平行出しが行われる。まず、図６に示す如く、スプリングプローブ４２による押さえ部材４３への押付け力によって押さえ部材４３に取り付けられた各ノックピン５５の頭が支持部材４０の上面に当接した状態で位置付けされる。次に、押さえ部材４３に取り付けられた各ノックピン５５と支持部材４０に形成されたテーパ穴５８との間およびスプリングプローブ４２によってコンプライアンス機構が形成されているため、図７に示すように、各スプリングプローブ４２による押さえ部材４３への均等な押付け力によって各ノックピン５５がテーパ穴５８を滑ったり、傾動することによって押さえ部材４３が自由に被接触材（電極）３の全体の面３ａに追従するように倣って傾動され、多数の接触端子の尖った先端を結んだ面と被接触材（電極）３の全体の面３ａとの間において平行出しが行われると共に個々の接触端子の先端の高さの±２μｍ程度以下のバラツキを緩衝層４６の局部的な変形によって吸収して半導体ウエハ１上に配列された各被接触材（電極）３の高さの±０．５μｍ程度のバラツキに倣って均一な食い込みによる接触が行われ、低荷重（１ピン当たり３〜５０ｍＮ程度）で均一なプロービングを実現することができる。
【００２５】
図８は、本発明に係るプロービング装置の第４の実施の形態の要部を示す図である。本プロービング装置の第４の実施の形態は、多層フィルム４４の端を配線基板５０の下面に位置させて引き出し用配線４８の端に上側に出るように金属めっきで充填して接続したビア５１と配線基板５０の下側に形成された電極５０ａとを直接圧力をかけて接触させるか、異方性導電シート５２あるいは、はんだなどを用いて接続する。即ち、本第４の実施の形態では、多層フィルム４４における引き出し用配線４８の端をビア５１によって上面に形成し、配線基板５０の下面に設けられた電極５０ａと接続する。これ以外の構成は、図６に示す第３の実施の形態と同様である。
【００２６】
図９は、本発明に係るプロービング装置の第５の実施の形態の要部を示す図である。本プロービング装置の第５の実施の形態は、多層フィルム４４における接触端子４７と引き出し用配線４８とを接続する構成部分が異なる他は、上記図２、図５、図６および図８に示すプロービング装置の実施の形態と同様に構成される。すなわち、本第５の実施の形態では、図９に示すように、被検査対象の電極３が配列された領域のみに対応するようにポリイミド膜６１を設け、該ポリイミド膜６１に電極３に対応するように多数の接触端子４７を並設し、各接触端子４７に接続してポリイミド膜６１上に形成した電極６２を、引き出し用配線４８を形成したポリイミド膜６５の電極６９に異方性導電シート７０を介して接続させ、ポリイミド膜６５、異方性導電シート７０およびポリイミド膜６１を接合一体化することによって、接続端子４７を形成した多層フィルム４４を構成する。なお、この多層フィルム４４として、例えば、ポリイミド膜６５、引き出し用配線４８、中間ポリイミド膜６６、グランド層４９およびポリイミド保護膜６８からなる配線用フィルムをあらかじめ形成すればよい。
【００２７】
図１０は、本発明に係るプロービング装置の第６の実施の形態の要部を示す図である。本プロービング装置の第６の実施の形態は、多層フィルム４４における接触端子４７と引き出し用配線４８とを接続する構成部分が異なる他は、上記図２、図５、図６および図８に示すプロービング装置の実施の形態と同様に構成される。すなわち、本第６の実施の形態では、図１０に示すように、被検査対象の接触端子４７を、引き出し用配線４８を形成したポリイミド膜６５の電極６９に異方性導電性シート７０を介して接続させることにより、接続端子４７を形成した多層フィルム４４を構成する。なお、この多層フィルム４４として、例えば、ポリイミド膜６５、引き出し用配線４８、中間ポリイミド膜６６、グランド層４９およびポリイミド保護膜６８からなる配線用フィルムをあらかじめ形成すればよい。
【００２８】
上述した第１〜第６の実施の形態は、接触端子４７を、導電性材料で構成している。そのため、この部分が多層フィルム（配線用フィルム）４４よりも硬くなるため、測定対象物の電極に当接させた際に、接触がより良好となる。
これらのプロービング装置における接触端子の配置および引き出し用配線の配線パターンは、被検査対象物、例えば、半導体集積回路の電極パターンに対応して種々構成される。図１１および図１２に、それらの第１および第２の実施例を示す。
図１１（ａ）は、本発明に係るプロービング装置における接触端子の配置および引き出し用配線の第１の実施例を示す平面図である。図１１（ｂ）は、その配線が設けられている多層フィルムを折り曲げた状態を示す斜視図である。また、図１２（ａ）は、本発明に係るプロービング装置における接触端子の配置および引き出し用配線の他の例を示す平面図である。図１２（ｂ）は、その配線が設けられている多層フィルム４４を折り曲げた状態を示す斜視図である。なお、これらの図において、接触端子および引き出し配線は、図示および説明の簡単のため、数を少なくし、また、密度を低くして表示してある。実際には、さらに、多数の接触端子を設けることができ、また、高密度で配置できることはいうまでもない。
【００２９】
図１１（ａ）、（ｂ）、および図１２（ａ）、（ｂ）に示すように、プロービング装置は、例えば、ポリイミド膜で構成される多層フィルム４４上に、被検査対象の電極３に対応する位置に配置された接触端子４７と、これらの接触端子４７に一端が接続され、他端が多層フィルム４４の周縁部に設けられるビア５１まで引き回される引き出し用配線４８とが設けられる。引き出し用配線４８は、種々の態様で配線できる。例えば、各配線を一方向に引き出して配線したり、放射状に配線したりすることができる。具体的にいえば、図１２（ａ）および（ｂ）に示す第１の実施例は、多層フィルム４４を四角形状に形成し、四角形の各辺に設けられるビア５１まで引き出し用配線４８が設けられる。また、図１１（ａ）および（ｂ）に示す第２の実施例は、多層フィルム４４を長方形状に形成し、両端部にビア５１を配置してある。
【００３０】
次に、まずこれらのプロービング装置を製造するための方法についてその概要を説明する。
検査装置本体へ電気信号を伝送するためのプロービング装置における配線の引き出し方法として、例えば、被検査対象がウエハに形成されたＬＳＩ表面の電極である場合は、次のように行う。まず、図１１（ａ）または図１２（ａ）に示したように、該ＬＳＩ形成ウエハの領域１０１よりもひと回り大きなシリコンウエハなどの接触端子形成用型材１０２を用いて、該ＬＳＩ形成ウエハと同じ領域１０１に、接触端子４７を形成するための穴を、二酸化シリコンをマスクとして、シリコンウエハを異方性エッチングにより形成して型を製作する。そして、この型を用いて、接触端子４７を構成するための突起を設ける。さらに、接触端子形成用型材１０２の表面に、ポリイミド膜および、引き出し用配線４８を形成して多層フィルム４４を形成する。また、必要に応じて、多層フィルム４４に、図１１（ａ）に示したように、切れ目１０３を入れる。そして、多層フィルム４４を、図１１（ｂ）あるいは図１２（ｂ）に示すように、該ＬＳＩ形成ウエハの検査領域１０１に対応する、接触端子４７を形成した領域を、多層フィルム４４の裏面に枠４５を固着して、多角形で囲うように折り曲げる。さらに、図２、図５、図６および図８に示すように、該枠付きの多層フィルム４４と押さえ部材４３の間に、緩衝層４６を挾みこみ、一体的に取り付けてから接触端子形成用型材１０２を除去した後、上部固定基板４０および配線基板５０に載置し、該配線基板５０の電極５０ａに、引き出し用配線４８のビア５１を導電シート５２あるいははんだで多層フィルム押さえ部材５３を配線基板５０にねじ５４で接続する。
【００３１】
なお、上記実施例では、被検査対象がウエハに形成された全部の半導体素子の電極を一括して接触する場合を示したが、本発明は、これに限られない。例えば、半導体素子を個別に、あるいは任意の個数の半導体素子を同時に検査するためのプロービング装置として、多層フィルムをウエハサイズよりも小さな領域で製造してもよいことはいうまでもない。
【００３２】
次に、本発明に係るプロービング装置の第１の実施の形態における接触端子部分の構造およびその製造方法について説明する。
図１３に示す接触端子部分は、多層フィルム４４として下層にポリイミド膜７１を有し、かつ、突起を構成するためのバンプ７２と、その先端部に被着されためっき膜７３とで構成される。また、ポリイミド膜７１の一方の面（基板対向面）に、引き出し用配線４８、ポリイミド膜７４、グランド層４９およびポリイミド保護膜７５を構成する。引き出し用配線４８が、その一端を前記バンプ７２に接触させて設けられている。接触端子４７は、例えば、先端が角錐形状に尖ったバンプ７２と該パンプ７２の先端の表面に形成されためっき膜７３とによって形成される。バンプ７２は、硬度が高く、且つめっきをしやすいニッケル等で形成される。めっき膜７３は、ニッケル膜より更に硬く、ロジウムで構成される。めっき膜７３として、ロジウムを用いる理由は、ロジウム膜の硬度がニッケル膜より大きいことによる。
【００３３】
図１３には、本発明に係るプロービング装置の第１の実施の形態における接触端子部分における代表的な寸法を示す。即ち、半導体素子における電極の狭ピッチである０．２ｍｍ以下の例えば０．１３ｍｍまたは０．１ｍｍに対応できるように、グランド層４９およびポリイミド保護膜７５の厚さを約５μｍ、ポリイミド膜７４の厚さを約５０μｍ、ポリイミド膜７１の厚さを約２０μｍ、接触端子４７の先端部の高さを約２８μｍ、該先端部の底面の幅を約４０μｍとする。本第１の実施の形態では、底面の一辺が例えば１０〜６０μｍの四角錐形状で先端が尖った接触端子４７で構成される。この四角錐は、型材について、フォトリソグラフィによりパターニングされるので、位置および大きさが高精度に決められる。また、異方性エッチングにより形成されるので、形状がシャープに形成できる。特に、先端を、尖った形状とすることができる。これらの特徴は、他の実施の形態においても共通する。
本実施の形態によれば、半導体素子における電極のピッチが０．１ｍｍより狭くなっていって１０〜２０μｍ程度まで、対応させる接触端子４７を容易に形成することが可能となる。即ち、接触端子４７の底面の１辺を５μｍ程度まで容易に形成することができる。また多層フィルムの状態において、接触端子４７を形成した際接触端子４７の高さの精度として、±２μｍ以内の精度を達成でき、その結果これら多数の接触端子４７を並設した領域部４４ａを押さえ部材（押さえ板）４３を用いて緩衝層４６を挾んで張り出して多層フィルム自身の弛みをなくした際も、接触端子４７の高さの精度としてほぼ±２μｍ以内の精度を得ることができ、低荷重（１ピン当たり３〜５０ｍＮ程度）で安定して半導体素子に配列した電極３とプロービングをすることが可能となる。
【００３４】
また接触端子４７の先端を尖った形状とするのは、次の理由からである。
【００３５】
即ち、被検査対象の電極３がアルミニウム等の場合、表面に酸化膜が形成されていて、接触時の抵抗が不安定となる。このような電極３に対して、接触時の抵抗値の変動が０．５Ω以下の安定した抵抗値を得るためには、接触端子４７の先端部が、電極３の表面の酸化膜をつき破って、良好な接触を確保する必要がある。そのためには、例えば、従来技術に記載されているように、接触端子の先端が半円形の場合、１ピン当たり３００ｍＮ以上の接触圧で、各接触端子を電極に擦りつける必要がある。一方、接触端子の先端部が、直径１０μｍ〜３０μｍの範囲の平坦部を有する形状の場合には、１ピン当たり１００ｍＮ以上の接触圧で、各接触端子を電極に擦りつける必要がある。そのため、酸化膜を含めて電極材料のくずが発生することになり、配線間のショートおよび異物発生の原因となると共に接触圧１００ｍＮが１００ｍＮ以上と大きいことにより、電極またはその直下にある素子を損傷させることになる。
一方、本発明に係る先端が尖った接触端子４７を用いた場合には、１ピン当たり３〜５０ｍＮ程度以上の接触圧があれば、電極３に擦り突けることなく、単に押圧するだけで、０．５Ω以下の安定した接触抵抗で、通電を行うことができる。その結果、低針圧で電極に接触すればよいため、電極、または、その直下にある素子に損傷を与えることが防止できる。また、全接触端子にピン圧をかけるために必要な力を小さくすることができる。その結果、このプロービング装置を用いる試験装置におけるプローバ駆動装置の耐荷重を軽減し、製造コストを低減することができる。
【００３６】
なお、もし１ピン当たり１００ｍＮ以上の荷重をかけることができる場合には、例えば、底面の一辺が４０μｍ程度の四角錐台の突起であって、先端部の一辺を３０μｍより小さくするならば、点のように尖っていなくともよい。ただし、上述した理由から、可能な限り先端部の面積を５μｍ以下と小さくして尖らせることが必要となる。
また、先端を尖らせた接触端子４７を用いることによって、電極３に擦り突けることなく、低い押圧力（１ピン当たり３〜５０ｍＮ）で接触すれば良いため、電極材料のくずが発生することを防止することができる。この結果、プロービング後に、電極材料のくずを取り除くための洗浄工程が不要となり、製造コストを低減することができる。
次に、図２、図５、図６および図８に示すプロービング装置（接続装置）を形成するための製造プロセスについて、図１４および図１５を参照して説明する。
【００３７】
図１４および図１５は、図２に示すプロービング装置を形成するための製造プロセスのうち、特に、型材であるシリコンウエハ８０に異方性エッチングで形成した四角錐の穴を用いて、四角錐の接触端子先端部を形成した薄膜の押圧状態を、センターピボット３１を介して、緩衝層３６とスプリングプローブ３２により自在に調整可能なプロービング装置を組み上げるための製造プロセスを工程順に示したものである。
【００３８】
まず図１４（ａ）に示す工程が実行される。この工程は、厚さ０．２〜０．６ｍｍのシリコンウエハ８０の（１００）面の両面に熱酸化により二酸化シリコン膜８１を０．５μｍ程度形成し、次にホトレジストマスクにより二酸化シリコン膜８１をエッチングし、次に該二酸化シリコン膜８１をマスクとして、シリコンウエハ８０を異方性エッチングして、（１１１）面に囲まれた四角錐のエッチング穴８０ａを形成するものである。即ち、二酸化シリコン膜８１をマスクとして、異方性エッチングにより（１１１）面に囲まれた四角錐のエッチング穴８０ａが形成されることになる。
次に、図１４（ｂ）に示す工程が実行される。この工程は、異方性エッチングしたシリコンウエハ８０の（１１１）面を、ウェット酸素中での熱酸化により、二酸化シリコン膜８２を、０．５μｍ程度形成し、次にその表面に導電性被覆８３を形成し、次に上記導電性被覆８３の表面に、多層フィルムとなるポリイミド膜８４（７１）を膜状に形成し、ついで、接触端子４７を形成すべき位置にあるポリイミド膜８４（７１）を、上記導電性被覆８３の表面に至るまで除去した後、該ポリイミド膜８４の開口部に露出した導電性被覆８３に、該導電性被覆８３を電極として、ニッケルのような硬度の高い材料を主成分として電気めっきして、接触端子とするバンプ８５（７２）を形成するものである。電気めっきして接触端子４７とするバンプ８５（７２）を形成できる材料としては、ニッケル以外にＣｕがあるが、硬度がやわらかく単独では使用不可能である。
【００３９】
次に、図１４（ｃ）に示す工程が実行される。この工程は、上記ポリイミド膜８４およびバンプ８５（７２）の表面に、銅を、スパッタリング法あるいは蒸着法により成膜することにより、厚さ１μｍ程度の導電膜を形成して、その表面に配線形成用のホトレジストマスクにより、引き出し用配線４８を形成し、次に上記ポリイミド膜８４の表面に、更に中間ポリイミド膜８６（７４）を形成し、次にその表面にグランド層４９を形成し、更にその表面に保護用のポリイミド膜８７（７５）を形成するものである。
次に、図１４（ｄ）に示す工程が実行される。この工程は、上記保護用のポリイミド膜８７（７５）の表面に、枠４５を位置合わせして接着固定し、次にシリコーン系のコーティング材を緩衝層４６として枠４５の中に供給するものである。本実施例では、例えば、厚さが０．５〜３ｍｍで、硬さ（ＪＩＳＡ）が１５〜７０程度のシリコンコーティング材をエラストマとして用いている。しかし、エラストマは、これに限定されない。また、エラストマは、シ−ト状のエラストマを使用してもよいし、エラストマ自体を使用しなくてもよい。緩衝層４６の役目としては、多数の接触端子４７の先端が半導体ウエハ１に配列された電極３に接触する際の全体としての衝撃を緩和すると共に、個々の接触端子４７の先端の高さの±２μｍ程度以下のバラツキを局部的な変形によって吸収して半導体ウエハ１上に配列された各被接触材（電極）３の高さの±０．５μｍ程度のバラツキに倣って均一な食い込みによる接触を行わせるためである。特に本発明に係る実施の形態では、１ピン当たり低荷重であるため、全体としての衝撃の緩和の役目は小さい。従って、接触端子４７の先端の高さのバラツキが±０．５μｍ程度以下に形成できれば、緩衝層４６は必ずしも必要としない。接触端子４７の先端の高さのバラツキを±０．５μｍ程度以下にする方法としては、例えば、平坦度が確保された例えばシリコン基板に多層フィルム４４に形成された接触端子の群を一括して均一に押しつけることによって得ることができる。
【００４０】
次に、図１４（ｅ）に示す工程が実行される。この工程は、上記枠４５に押さえ部材４３をねじ５６によりねじ止めするものである。
次に、図１５（ａ）に示す工程が実行される。この工程は、型材であるシリコンウエハ８０をエッチングするためのステンレス製の固定治具８８に、前記押さえ部材４３を枠４５にねじ止めした多層フィルム４４を形成したシリコンウエハ８０を、Ｏリング８９を介してステンレス製のふた９０との間に装着するものである。
次に、図１５（ｂ）に示す工程が実行される。この工程は、シリコンウエハ８０および導電性被覆８３をエッチング除去するものである。
次に、図１５（ｃ）に示す工程が実行される。この工程は、上記ふた９０、Ｏリング８９および固定治具８８から、押さえ部材４３を枠４５にねじ止めした多層フィルムを取り外し、次にロジウムめっき９１（７３）を施し、多層フィルムの保護用のポリイミド膜８７（７５）の周辺に多層フィルム押さえ部材５３を位置合わせして接着するものである。接触端子４７を構成するニッケル等で形成されたバンプ８５（７２）の表面にロジウムめっき９１（７３）を施す理由は、電極３の材料であるはんだやＡｌ等が付きにくく、バンプ８５（７２）の材料（ニッケル）より硬度が高く、酸化されにくく接触抵抗が安定で、めっきがしやすいためである。
【００４１】
次に、図１５（ｄ）に示す工程が実行される。この工程は、多層フィルムを設計外形に切り取り、次に枠４５と押さえ部材（押さえ板）４３との間隔をねじ５７により調整し、ねじ５６によるねじ締めによりねじ５７の先端が枠４５の上面に当接するように押さえ部材４３を枠４５に対して進めて緩衝層４６を介して多層フィルム４４における接触端子４７を並設した領域部４４ａを押さえ部材４３で押すことにより、多層フィルムを適度に張って多層フィルム自身の弛みをなくして多数の接触端子に亘る該接触端子の先端の平坦度を±２μｍ程度以下の高精度を確保するものである。
次に、組み付け工程が実行されて薄膜プローブカードからなるプロービング装置が完成する。即ち、図２に示したように、配線基板５０に多層フィルム４４を取り付ける。次にセンターピボット４１の下部球面４１ａをテーパ（傾き）４３ｃに係るようにした状態でテーパ（傾き）４３ｃを押さえ部材４３の上面に取り付ける。次にスプリングプローブ４２が取り付けられた支持部材（上部固定板）４０にセンターピボット４１を取り付けると共に支持部材４０の周辺部に多層フィルム４４を取り付けた配線基板５０を取り付けて薄膜プローブカードを構成する。
なお、図５に示すプロービング装置を組み立てる場合は、まず、センターピボット４１を押さえ部材４３に取り付けた後、配線基板５０に多層フィルム４４を取り付ければよい。
図６あるいは図８の薄膜プローブカードを製造する場合は、センターピボット４１に代えて、ノックピン５５を押さえ部材４３に取り付ける以外は、図１４および図１５に示す工程と同様な工程で薄膜プローブカードを製造すればよい。
なお、図１５（ａ）（ｂ）に示すシリコンウエハ８０のエッチング除去は、図１４（ｃ）に示す枠４５を接着固定する前の段階で実施してもよいし、あるいは、図１４（ｄ）に示す押さえ部材４３を取り付ける前の段階（図１４（ｃ）に示す枠４５のみを接着固定した段階）で実施してもよい。
【００４２】
次に、図９に示すプロービング装置を形成するための製造プロセスについて、図１６を参照して説明する。なお、図１４および図１５に示すプロセスと同じ工程については、説明を省略する。
図１６（ａ）に示す如く、前記図１４（ｂ）に示す異方性エッチングしたシリコンウエハ８０の表面の二酸化シリコン膜８２に導電性被覆８３を形成し、次に該導電性被覆８３の表面の開口部を設けたポリイミド膜８４（６１）に電気めっきして接触端子用のバンプ８５を形成した工程の後、上記ポリイミド膜８４（６１）およびバンプ８５の表面に、銅を、スパッタリング法あるいは蒸着法により成膜することにより、厚さ１μｍ程度の導電膜を形成して、その表面に電極形成用のホトレジストマスクにより、電極６２を形成する。
次に、図１６（ｂ）に示す如く、あらかじめ引き出し用配線４８を形成し設計外形にした多層フィルム４４のビア６９に、電極６２を異方性導電性シート７０を介して接続する。多層フィルム４４として、例えば、ポリイミド膜６５、引き出し用配線４８、中間ポリイミド膜６６、グランド層４９およびポリイミド保護膜６８からなる配線用フィルムをあらかじめ形成すればよい。なお、前記ビア６９と電極６２を接続するには、例えば、異方性導電性シート７０としてアニソルム（日立化成製）を用いるか、あるいは、はんだを介して接続すればよい。
【００４３】
次に、図１６（ｃ）に示す如く、シリコンウエハ８０を除去することにより接続端子４７を形成した多層フィルム４４が得られる。
【００４４】
なお、接触端子４７を形成したシリコンウエハ８０の除去方法としては、シリコンおよび二酸化シリコンをエッチング除去する方法と、導電性被覆８３としてクロムを用いて、クロムを選択的にエッチング除去することにより、接触端子の型材であるシリコンウエハの表面を酸化して二酸化シリコン膜８２を形成したシリコンウエハ８０から直接に接触端子を形成したポリイミド膜８４を剥離する方法とがあり、どちらの方法でも良い。
また、接触端子４７を形成したシリコンウエハ８０の除去方法としては、導電性被覆８３として、金、ロジウム等の貴金属膜を用いて、二酸化シリコン膜の表面に形成して、導電性被覆８３との界面を機械的に剥離する方法を用いてもよい。
【００４５】
次に、図１６（ｄ）に示す如く、上記保護用のポリイミド膜６８の表面に、枠４５および押さえ部材５３を位置合わせして接着固定し、接触端子４７にロジウムめっき９１を施す。
次に、図１６（ｅ）に示す如く、シリコーン系のコーティング材を緩衝層４６として枠４５の中に供給し、枠４５に押さえ部材４３をねじ止めし、枠４５と押さえ部材４３との間隔を狭くして、多層フィルム４４における接触端子４７を並設した領域部４４ａを、押さえ部材４３で緩衝層４６を介して押し出すことにより、適度に張ることによって多層フィルム自身の弛みをなくして多数の接触端子に亘る該接触端子の先端の平坦度を±２μｍ程度以下の高精度を確保することができる。
なお、緩衝層４６は、シ−ト状のエラストマであってもよいし、使用しなくてもよい。
【００４６】
次に、図２に示したように、配線基板５０に多層フィルム４４を取り付け、センターピボット４１を押さえ部材４３に取り付けて、薄膜プローブカードを完成させる。
なお、図５に示すプロービング装置を組み立てる場合は、まず、センターピボット４１を押さえ部材４３に取り付けた後、配線基板５０に多層フィルム４４を取り付ければよい。
なお、図１６に示す製法では、多層フィルム４４のビア６９と、接触端子用バンプ８５上に形成した電極６２との導通をとるために異方性導電性シート７０を使用したが、はんだあるいはＳｎ−ＡｇあるいはＳｎ−Ａｕ等の金属接合により導通を確保してもよいことはいうまでもない。
【００４７】
次に、図１０に示すプロービング装置を形成するための製造プロセスについて、図１７を参照して説明する。なお、図１４および図１５に示すプロセスと同じ工程については、説明を省略する。
まず、図１７（ａ）に示す如く、前記図１４（ｂ）に示す異方性エッチングしたシリコンウエハ８０の表面の二酸化シリコン膜８２に導電性被覆８３を形成し、該導電性被覆８３の表面の開口部を設けたポリイミド膜８４に電気めっきして接触端子用のバンプ８５する。
次に、図１７（ｂ）に示す如く、前記のポリイミド膜８４をエッチング除去する。
次に、図１７（ｃ）に示す如く、あらかじめ引き出し用配線４８を形成し、設計外形にした配線用フィルム４８のビア６９に、接触端子用のバンプ８５を異方性導電性シート７０を介して接続する。
【００４８】
次に、図１７（ｄ）に示す如く、シリコンウエハ８０を除去することにより、配線用フィルム６４に接触端子４７を形成した多層フィルム４４を形成する。
【００４９】
次に、図１７（ｅ）に示す如く、前記図１６（ｅ）を用いて説明したプロセスと同様な工程で、前記図１６（ｅ）に示すのと同様な構造体を形成する。
その後のプロセスは、前記図１６に示したプロセスと同様な工程であるので、説明を省略する。
なお、図１７に示す製法では、多層フィルム４４のビア６９と、接触端子用のバンプ８５との導通をとるために異方性導電性シート７０を使用したが、はんだあるいはＳｎ−ＡｇあるいはＳｎ−Ａｕ等の金属接合により導通を確保してもよいことはいうまでもない。
【００５０】
次に、以上説明した本発明に係るプロービング装置を用いて被検査対象である半導体素子（チップ）に対する電気的特性検査について図１８を用いて説明する。
【００５１】
図１８は、本発明に係る検査装置の全体構成を示す図である。
検査装置は、半導体素子の製造におけるウエハプローバとして構成されている。この検査装置は、被検査対象である半導体ウエハ１を支持する試料支持系１６０と、被検査対象１の電極３に接触して電気信号の授受を行なうプローブ系１２０と、試料支持系１６０の動作を制御する駆動制御系１５０と、被検査対象１の温度制御を行なう温度制御系１４０と、半導体素子（チップ）２の電気的特性の検査を行なうテスタ１７０とで構成される。この半導体ウエハ１は、多数の半導体素子（チップ）２が配列され、各半導体素子２の表面には、半導体素子の高集積化に伴って外部接続電極としての複数の電極３が高密度で、且つ狭ピッチで配列されている。試料支持系１６０は、半導体ウエハ１を着脱自在に載置してほぼ水平に設けられた試料台１６２と、この試料台１６２を支持するように垂直に配置される昇降軸１６４と、この昇降軸１６４を昇降駆動する昇降駆動部１６５と、この昇降駆動部１６５を支持するＸ−Ｙステージ１６７とで構成される。Ｘ−Ｙステージ１６７は、筐体１６６の上に固定される。昇降駆動部１６５は、例えば、ステッピングモータなどから構成される。試料台１６２の水平および垂直方向における位置決め動作は、Ｘ−Ｙステージ１６７の水平面内における移動動作と、昇降駆動部１６５による上下動などとを組み合わせることにより行われる。また、試料台１６２には、図示しない回動機構が設けられており、水平面内における試料台１６２の回動変位が可能にされている。
【００５２】
試料台１６２の上方には、プローブ系１２０が配置される。すなわち、図２または図５または図６または図８または図９または図１０に示すプロービング装置１２０ａおよび配線基板５０は、当該試料台１６２に平行に対向する姿勢で設けられる。このプロービング装置１２０ａには、接触端子４７を有する多層フィルム４４と、緩衝層４６、枠４５、押さえ部材（押さえ板）４３、センターピボット４１、スプリングプローブ４２および支持部材（上部固定板）４０が一体的に設けられている。各々の接触端子４７は、該プロービング装置１２０ａの多層フィルム４４に設けられた引出し用配線４８を介して、配線基板５０の電極５０ａおよびビア５０ｄと、内部配線５０ｂとを通して、該配線基板５０に設けられた接続端子５０ｃに接続される。なお、本実施の形態では、接続端子５０ｃは、同軸コネクタで構成される。この接続端子５０ｃに接続されるケーブル１７１を介して、テスタ１７０と接続される。ここで用いられるプロービング装置は、図２に示した構造のものであるが、これに限定されない。図５、図６、図８、図９あるいは図１０に示す構造のものを用いることができるのはいうまでもない。
【００５３】
駆動制御系１５０は、ケーブル１７２を介してテスタ１７０と接続される。また、駆動制御系１５０は、試料支持系１６０の各駆動部のアクチュエータに制御信号を送って、その動作を制御する。すなわち、駆動制御系１５０は、内部にコンピュータを備え、ケーブル１７２を介して伝達されるテスタ１７０のテスト動作の進行情報に合わせて、試料支持系１６０の動作を制御する。また、駆動制御系１５０は、操作部１５１を備え、駆動制御に関する各種指示の入力の受付、例えば、手動操作の指示を受け付ける。
試料台１６２には、半導体素子２についてバーンイン試験を行うために、加熱させるためのヒータ１４１が備えられている。温度制御系１４０は、試料台１６２のヒータ１４１あるいは冷却治具を制御することにより、試料台１６２に搭載された半導体ウエハ１の温度を制御する。また、温度制御系１４０は、操作部１５１を備え、温度制御に関する各種指示の入力の受付、例えば、手動操作の指示を受け付ける。
【００５４】
以下、検査装置の動作について説明する。まず、被検査対象である半導体ウエハ１は、試料台１６２の上に位置決めして載置される。次に試料台１６２に載置された半導体ウエハ１上に離して形成された複数の基準マークの光学像を、イメージセンサまたはＴＶカメラ等の撮像装置（図示せず）で撮像し、この撮像によって得られる画像信号から複数の基準マークの位置を検出する。そして、駆動制御系１５０は、上記検出された半導体ウエハ１上の複数の基準マークの位置情報から、テスタ１７０または駆動制御系１５０に格納された半導体ウエハ１の品種に応じてＣＡＤデータから得られる半導体ウエハ１上に配列された半導体素子２の配列情報および各半導体素子２上に配列された電極３の配列情報に基いて、電極群全体としての２次元の位置情報を算出する。更に多層フィルム４４上に形成された多数の接触端子４７の内、特定の接触端子の先端の光学像または多層フィルム４４上に離して形成された複数の基準マークの光学像を、イメージセンサまたはＴＶカメラ等の撮像装置（図示せず）で撮像し、この撮像によって得られる画像信号から特定の接触端子または複数の基準マークの位置を検出する。そして、駆動制御系１５０は、上記検出された多層フィルム４４上の特定の接触端子または複数の基準マークの位置情報から、操作部１５１によって入力されて格納されたプローブの品種に応じた接触端子の配列情報や高さ情報等のプローブ情報に基いて、接触端子群全体としての２次元の位置情報を算出する。駆動制御系１５０は、算出された接触端子群全体としての２次元の位置情報に対する電極群全体としての２次元の位置情報のずれ量を算出し、この算出された２次元のずれ量に基いて、Ｘ−Ｙステージ１６７および回動機構を駆動制御し、半導体ウエハ１上に配列された複数個の半導体素子上に形成された電極３の群を、プロービング装置１２０ａに並設された多数の接触端子４７の群の直下に位置決めする。その後、駆動制御系１５０は、例えば、試料台１６２上に設置されたギャップセンサ（図示せず）によって測定された多層フィルム４４における領域部４４ａの面との間の間隙に基いて昇降駆動部１６５を作動させて、多数の電極（被接触材）３の全体の面３ａが接触端子の先端に接触した時点から８〜２０μｍ程度押し上げる状態になるまで試料台１６２を上昇させることによって、多層フィルム４４において多数の接触端子４７が並設された領域部４４ａを張り出させて平坦度を高精度に確保された多数の接触端子４７の群における各々の先端を、図３または図７に示すように、コンプライアンス機構により目的の複数の半導体素子に亘っての各半導体素子に配列された多数の電極３の群（全体）の面３ａに追従するように倣って平行出しすると共に、個々の接触端子の先端の高さの±２μｍ程度以下のバラツキを緩衝層４６の局部的な変形によって吸収して半導体ウエハ１上に配列された各被接触材（電極）３に倣って均一な低荷重（１ピン当たり３〜５０ｍＮ程度）に基づく食い込みによる接触が行われ、各接触端子４７と各電極３との間において低抵抗（０．０１Ω〜０．１Ω）で接続されることになる。
【００５５】
駆動制御系１５０によるステージ１６７および回動機構並びに昇降駆動部１６５に対する駆動制御は、操作部１５１からの操作指示に従って実行される。特に試料台１６２は、電極（被接触材）３の全体の面３ａが接触端子の先端に接触した時点から８〜１００μｍ程度押し上げる状態になるまで昇降駆動部１６によって上昇されて、多数の接触端子４７の全体が多数の電極（被接触材）３の全体の面３ａに追従して平行出しされると共に、個々の接触端子の先端の高さのバラツキを緩衝層４６によって吸収して均一な低荷重（１ピン当たり３〜５０ｍＮ程度）に基づく食い込みによる接触が行われ、各接触端子４７と各電極３との間において低抵抗（０．０１Ω〜０．１Ω）で接続されることになる。
この状態で、半導体素子２についてバーンイン試験を行うときには、試料台１６２に搭載された半導体ウエハ１の温度を制御すべく、温度制御系１４０によって試料台１６２のヒータ１４１あるいは冷却治具を制御することにより実行される。
さらに、ケーブル１７１、配線基板５０、多層フィルム４４、および接触端子４７を介して、半導体ウエハ１に形成された半導体素子とテスタ１７０との間で、動作電力や動作試験信号などの授受を行い、当該半導体素子の動作特性の可否などを判別する。この際、多層フィルム４４において、図４に示す如く、各接触端子４７につながった引き出し用配線４８に対して絶縁膜６６（７４）を挾んで対向するグランド層４９を設置し、引き出し用配線４８のインピーダンスＺ0を５０ｏｈｍ程度にしてテスタの回路とのマッチングをとることにより、引き出し用配線４８を伝送する電気信号の乱れ、減衰を防止して、半導体素子に対してテスタによる高周波数（１００ＭＨｚ〜数１０ＧＨｚ程度）まで対応できる高速電気信号による電気特性検査を実現することが可能となる。
【００５６】
さらに、上記の一連の試験動作が、半導体ウエハ１に形成された複数の半導体素子の各々について実施され、動作特性の可否などが判別される。
次に、半導体素子の製造工程について、図１９を用いて説明する。
ステップ２００は、例えばＳｉ等の基板上に機能素子が形成され、その上に各機能素子に接続された多層の配線層が形成され、最後に外部と接続される多数の電極が狭いピッチで高密度に並列されてウエハ状態において、チップとして完成させる半導体素子（チップ）を形成するためのウエハ製造工程である。ステップ２０１は、ウエハの状態において形成された半導体素子（チップ）２についての電気的特性の検査を上記説明したプロービング装置を有する検査装置を用いて行うウエハ検査工程である。半導体素子２がＤＲＡＭ等のメモリ素子の場合、ウエハ検査工程２０１において、検出されたメモリセルの不良ビットを、ビット救済用のリンクにレーザ光を照射して切断する等を施して冗長メモリセルに切り換えて修正を行う。この他、半導体素子として、ロジック回路を有し、電気的特性調整用のプログラミング素子を有する場合に、ウエハ検査工程２０１において、検査された電気的特性に応じて、上記プログラミング素子の抵抗または容量またはインダクタンスを調整して、最適な電気的特性に修正することができる。また、致命的な故障チップを検出して選別を実施する。なお、ウエハ検査において、バーンイン試験を行っても良い。ステップ２０２は、ウエハを洗浄する工程である。
【００５７】
ステップ２０３は、半導体素子２をウエハ状態から切り離すダイシング工程である。ステップ２０４は、各半導体素子２を実装する組立工程または組立て更に樹脂で封止する工程である。ステップ２０５は半導体素子を組立てた半導体装置について一次検査を行う工程である。ステップ２０６は、半導体素子を組立てた半導体装置に対してバーンイン試験を行う工程である。ステップ２０７は、バーンイン試験された半導体装置に対して二次検査を行う工程である。ステップ２０８は二次検査に基いて、半導体装置を選別する選別検査工程である。ステップ２０９は、組立てられた半導体装置のリード端子も含めて外観検査を行う工程である。当然、樹脂封止されてナンバリングされた場合には、これらについても外観検査が行われる。以上により、良品の半導体装置が選別されて製品化されることになる。
【００５８】
以上説明したように、本発明に係るプロービング装置を用いることにより、半導体素子の電極を被接触対象とした高密度、超多ピンで高速信号による動作試験が可能で、電極パターンの変更にも容易に対応することができる。特に、小さな押圧力（１ピン当たり百ｍＮ以下、望ましくは５０ｍＮ以下）で電極材料と良好な接触を確保することができ、電極を接触端子でスクライブする必要がないため、電極材料のクズが発生せず、電極に損傷を与えないため、図１９（ａ）に示すような、半導体素子の製造工程での素子の電気的動作試験を実施して良品判定を行うウエハ検査工程２０１において、ウエハ検査工程２０１後に通常実施されているプロ−ビング後の洗浄工程２０２を、図１９（ｂ）に示すように不要となり、また、電極の損傷あるいは、検査時のくずの発生を防止することにより、検査に起因する歩留りの低下要因を防止することができ、半導体素子の歩留り向上および検査工程時間を短縮した半導体素子の製造を実現することができる。
【００５９】
【発明の効果】
本発明によれば、少なくとも次のいずれかの効果を得ることができる。
本発明によれば、半導体素子の高密度化に伴う狭ピッチ多ピンへのプロービングを、半導体素子を損傷させることなく、低荷重で安定して実現し、しかも高速電気信号、即ち高周波電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）の伝送を可能にして、半導体素子の電気的特性の検査を実施して高品質の半導体素子を製造することができる効果を奏する。
また本発明によれば、多層フィルムにおける尖った先端を有する接触端子を並設した領域部の弛みをなくすと共に平行出しするコンプライアンス機構を設けることによって、尖った先端を有する接触端子の群を被検査対象物上の電極の群に、１ピン当たり低荷重（３〜５０ｍＮ程度）で、単に押しつけることによって、電極材料等のクズを発生させることなく、０．０５Ω〜０．１Ω程度の低抵抗で安定した接続を実現し、しかも高速電気信号、即ち高周波電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）の伝送を可能にして、半導体素子の電気的特性の検査を実施して高品質の半導体素子を製造することができる効果を奏する。
【００６０】
また本発明によれば、ウエハの状態において、多数並設された半導体素子（チップ）の内、１個または多数個の半導体素子について同時に、小さな接触圧（１ピン当たり３〜５０ｍＮ程度）で表面に酸化物が形成されたＡｌまたははんだ等の電極３と０．０５Ω〜０．１Ω程度の安定した低抵抗値で確実に接続させて、テスタにより各半導体素子について動作試験を行うことができる効果を奏する。即ち、本発明によれば、電極の高密度化および狭ピッチ化に対応でき、しかも多数個チップ同時プロービングによる検査を可能にし、高速電気信号（１００ＭＨｚ〜数１０ＧＨｚ程度の高周波数）による動作試験を可能にすることができ、その結果高品質の半導体素子を製造することができる。
【００６１】
また本発明によれば、多層フィルム（絶縁フィルム）の材料として、ポリイミドのような高温で使用できる材料を用いることにより、バーイン試験のような高温での動作試験が可能することができ、その結果高品質の半導体素子を製造することができる。
また本発明によれば、先の尖った接続端子を異方性導電シートあるいははんだ等の金属接合を介して多層フィルムの引き出し用配線と接続することによって、容易に多層フィルム上に多数の先の尖った接続端子を並設することが可能となる。
【００６２】
また本発明によれば、検査に起因する歩留りの低下要因を防止して、高品質の半導体素子を高歩留まりで製造することができる効果を奏する。
【図面の簡単な説明】
【図１】半導体素子（チップ）が配列された被検査対象物であるウエハを示す斜視図および半導体素子（チップ）を示す斜視図である。
【図２】本発明に係るプロービング装置の第１の実施の形態の要部を示す断面図である。
【図３】図２に示すプロービング装置の第１の実施の形態において多層フィルムに並設された接触端子の先端を被検査対象物上の電極の面に接触させた状態を示す断面図である。
【図４】多層フィルムにおいて、絶縁膜を挾んで引き出し用配線とグランド層とを対向して配設された部分断面を示す図である。
【図５】本発明に係るプロービング装置の第２の実施の形態の要部を示す断面図である。
【図６】本発明に係るプロービング装置の第３の実施の形態の要部を示す断面図である。
【図７】図６に示すプロービング装置の第３の実施の形態において多層フィルムに並設された接触端子の先端を被検査対象物上の電極の面に接触させた状態を示す断面図である。
【図８】本発明に係るプロービング装置の第４の実施の形態の要部を示す断面図である。
【図９】本発明に係るプロービング装置の第５の実施の形態における多層フィルム上に接触端子が並設された部分を示す断面図である。
【図１０】本発明に係るプロービング装置の第６の実施の形態における多層フィルム上に接触端子が並設された部分を示す断面図である。
【図１１】（ａ）は、本発明に係るプロービング装置における接触端子および引き出し用配線を形成したポリイミド膜の一実施例を示す平面図、（ｂ）はその斜視図である。
【図１２】（ａ）は、本発明に係るプロービング装置における接触端子および引き出し用配線を形成したポリイミド膜の他の一実施例を示す平面図、（ｂ）はその斜視図である。
【図１３】本発明に係るプロービング装置における接触端子および該接触端子を並設した多層フィルムについての寸法および形状を示す断面図である。
【図１４】本発明に係るプロービング装置の第１〜４の実施の形態における押さえ部材および枠を含めて多層フィルムを製造する製造プロセスの前半を示す断面図である。
【図１５】本発明に係るプロービング装置の第１〜４の実施の形態における押さえ部材および枠を含めて多層フィルムを製造する製造プロセスの後半を示す断面図である。
【図１６】本発明に係るプロービング装置の第５の実施の形態における押さえ部材および枠を含めて多層フィルムを製造する製造プロセスを示す断面図である。
【図１７】本発明に係るプロービング装置の第６の実施の形態における押さえ部材および枠を含めて多層フィルムを製造する製造プロセスを示す断面図である。
【図１８】本発明に係る検査システムの一実施の形態を示す全体概略構成を示す図である。
【図１９】本発明に係る半導体素子を製造し、その半導体素子を組立て半導体装置を製造する製造工程を示す図である。
【符号の説明】
１…ウエハ、２…半導体素子（チップ）、３…電極（被接触材）、４０…支持部材（上部固定板）、４１…センターピボット、４１ａ…下部球面、４２…スプリングプローブ、４３…押さえ部材（押さえ板）、４３ａ…突出部、４３ｂ…下面、４３ｃ…テーパ（傾き）、４４…多層フィルム、４４ａ…領域部、４４ｂ…周辺部、４５…枠、４６…緩衝層、４７…接触端子、４８…引き出し用配線、４９…グランド層、５０…配線基板、５０ａ…電極、５０ｃ…接続端子、５０ｄ…ビア、５１…ビア、５２…異方性導電シート、５５…ノックピン、６１…ポリイミド膜、６２…電極、６５…ポリイミド膜、６６…中間ポリイミド膜、６８…ポリイミド保護膜、６９…ビア、７０…異方性導電シート、７１…ポリイミド膜、７２…バンプ、７３…めっき膜、７４…ポリイミド膜、７５…ポリイミド保護膜、９１…ロジウムめっき、１０１…ＬＳＩ形成ウエハの領域、１０２…接触端子形成用型材、１０３…切れ目、１２０…プロ−ブ系、１２０ａ…プロービング装置、１４０…温度制御系、１４１…ヒータ、１５０…駆動制御系、１５１…操作部、１６０…試料支持系、１６２…試料台、１６４…昇降軸、１６５…昇降駆動部、１６７…Ｘ−Ｙステージ、１７０…テスタ[0001]
BACKGROUND OF THE INVENTION
The present inventionHalfThe present invention relates to a method for manufacturing a semiconductor element, in which an electrical signal is transmitted through a contact terminal in contact with each electrode arranged on a conductor element to inspect the electrical characteristics of the semiconductor element to manufacture a semiconductor element.
[0002]
[Prior art]
As a conventional thin probe card that enables inspection of electrical characteristics of semiconductor devices such as VLSI at the wafer level, the 1988 International Test Conference (Membrane Probe Card Technology: MEMBRANE PROBE CARD) The technique (conventional technique 1) described on pages 601 to 607 of "TECHNOLOGY" is known. The conductor inspection probe described in the prior art 1 is a dielectric film provided with wiring formed on the upper surface of a flexible dielectric film by a lithographic technique and provided at a position corresponding to an electrode of a semiconductor element of an object to be inspected. In this case, a semicircular bump formed by plating on the through hole is used as a contact terminal. In this prior art 1, the bumps connected to the inspection circuit through the wiring formed on the surface of the dielectric film and the wiring substrate are brought into contact with the electrodes of the semiconductor element to be inspected by the leaf springs to contact the signal. It is a method of inspecting by giving and receiving.
Further, as conventional probe devices, Japanese Patent Application Laid-Open No. 2-163664 (Conventional Technology 2), Japanese Patent Application Laid-Open No. 5-243344 (Conventional Technology 3), Japanese Patent Application Laid-Open No. 8-83824 (Conventional Technology 4), and Japanese Patent Application Laid-Open No. Hei 8 No. -220138 (prior art 5) and JP-A-7-283280 (prior art 6).
[0003]
In prior arts 1 and 2, 3 and 4 and 5, the support means is coupled with translation means (configured to receive the pivot provided on the upper transmission stage at the lower transmission stage) with a spring, and is a flat membrane probe. A self-compensating probe apparatus is described that causes a substantially coplanar alignment between the device and the substantially flat device under test.
Prior art 2 and 3 and 4 and 5 describe that a buffer layer is provided between the lower transmission stage and the membrane.
Further, Prior Art 5 describes that a microstrip line structure achieves impedance matching and low inductance by providing a metal conductor layer on the back side of a thin film conductor pattern on which metal protrusions are formed and grounding. Yes.
[0004]
Further, in the prior art 6, a contact terminal having a pointed tip obtained by anisotropic etching of a crystalline mold material is connected to the lead wiring on the insulating film on which the lead wiring is formed, and is implanted. A probing apparatus is described in which this insulating film is integrated with a wiring substrate with a buffer layer and a silicon wafer as a substrate interposed therebetween.
[0005]
[Problems to be solved by the invention]
As described in the above-mentioned prior art 1, in a probe in which flat or hemispherical bumps are formed, contacts (protruding electrodes) are contacted with oxide generated on the surface of a material such as an aluminum electrode or a solder electrode. By rubbing against the material (scribing operation), the oxide on the surface of the electrode material is scraped and brought into contact with the metal conductor material on the lower surface to ensure good contact. As a result, the electrode material is scribed at the contact point, resulting in scratching of the electrode material, causing a short circuit between the wires and the generation of foreign matter. Also, the probe is rubbed against the electrode while applying a load of several hundred mN or more. By ensuring, there has been a problem that the electrodes are often damaged.
Further, in the prior arts 2 to 5, the contact group is provided in parallel with the surface of the electrode group on the object to be inspected, but the contact load is applied based on the displacement of the leaf spring. Therefore, it is necessary to greatly displace the leaf spring from the point of uniform load, and the load at the time of contact must be several hundred mN or more per pin. As a result, the electrode in the object to be inspected and the active element or wiring directly below it There was a problem that damage might occur.
[0006]
Further, in the prior art 6, only the buffer layer absorbs the variation in height of the contact terminal and the electrode to be contacted, or the impact force received by the contact terminal from the drive system of the sample stage on which the object to be inspected is placed during probing. It is difficult to absorb, and there is a risk of damaging an object to be inspected such as a semiconductor element.
As described above, in any of the conventional techniques, probing to narrow pitch multi-pins accompanying the increase in the density of objects to be inspected, such as semiconductor elements, is stable at a low load without damaging the object to be inspected. The point to be realized was not fully considered.
[0007]
In order to solve the above problems, the object of the present invention is to realize probing to a narrow-pitch multi-pin capable of dealing with higher density of semiconductor elements without damaging the semiconductor elements, and stably realizing a low load. An object of the present invention is to provide a method of manufacturing a semiconductor device, which enables transmission of a high-speed electrical signal, that is, a high-frequency electrical signal, and inspects the electrical characteristics of the semiconductor device to manufacture a high-quality semiconductor device.
Further, another object of the present invention is to realize probing to a narrow pitch multi-pin capable of dealing with higher density of semiconductor elements without damaging the semiconductor elements, and stably realizing a high speed electric signal, That is, an object is to provide a method for probing a semiconductor element that enables transmission of a high-frequency electrical signal.
[0008]
[Means for Solving the Problems]
To achieve the above objective,A typical example of the invention disclosed in the present application is as follows.
The present invention relates to a group of contact terminals having a pointed tip connected to a wiring and connected to the wiring on a multilayer film having wiring matching impedance and connected to a tester, and a group of electrodes arranged in a semiconductor element. Are relatively connected and brought into contact with each other at a contact pressure within a range of 3 to 50 mN per pin, and electrical signals are exchanged between the connected tester and the electrodes. A method of manufacturing a semiconductor device, comprising: inspecting electrical characteristics of the semiconductor device to manufacture a semiconductor device.
Further, the present invention provides a plurality of contact terminals with a sharpened tip arranged in the probing side region, electrically connected to the contact terminals, and led to the peripheral portion and the plurality of lead wires. Contact pressure is applied by a contact pressure applying means to a pressing member to which a multilayer film having an insulating layer sandwiching a ground layer so as to face the wiring is attached so as to eliminate the slack of the region portion, and the pressing member Using a probing device configured by engaging a compliance mechanism with respect to the contact terminal group connected to the tester via the lead-out wiring and the electrode group arranged in the semiconductor element, relative to each other And contacted with a contact pressure within a range of 3 to 50 mN per pin, and electrically connected, and an electrical signal was transmitted between the connected tester and the electrode. The inspecting the electrical characteristics of the semiconductor device by performing a method of manufacturing a semiconductor device characterized by manufacturing a semiconductor device.
[0009]
Further, the present invention provides a plurality of lead wires that are arranged in parallel in a probing side region, a plurality of lead wires that are electrically connected to the respective contact terminals and drawn to the peripheral portion, and a support member and a contact terminal with a sharpened tip. A multilayer film having a ground layer sandwiching an insulating layer so as to face a plurality of lead wires, a frame fixed on the back side opposite to the probing side of the multilayer film so as to surround the region portion, and the multilayer A pressing member for attaching the frame having a portion for projecting the region so as to eliminate the slack of the region in the film; and a contact pressure applying means for applying contact pressure to the pressing member from the support member And a compliance mechanism for engaging the pressing member with the support member so that the front end surface of the group of contact terminals is projected parallel to the surface of the group of electrodes. Using the configured probing device, the group of contact terminals connected to the tester via the lead-out wiring and the group of electrodes arranged in the semiconductor element are relatively aligned and 3 per pin. The semiconductor device is electrically connected by contact at a contact pressure within a range of ˜50 mN, and an electrical signal is exchanged between the connected tester and the electrode to inspect the electrical characteristics of the semiconductor device. A method of manufacturing a semiconductor device, characterized by manufacturing.
[0010]
According to the present invention, in the method for manufacturing a semiconductor element, the semiconductor element is formed on a wafer.
According to the present invention, in the method of manufacturing a semiconductor element, the semiconductor element includes a contact terminal group and an electrode group that are simultaneously contacted and electrically connected across a plurality of semiconductor elements formed on the wafer. Features.
Further, the present invention is characterized in that, in the method for manufacturing a semiconductor element, as the multilayer film in the probing apparatus, the lead-out wiring and the contact terminal are connected by an anisotropic conductive sheet or a solder material. .
[0011]
According to the present invention, in the method of manufacturing a semiconductor element, a buffer layer is provided between the back surface of the region portion of the multilayer film and the pressing member to absorb the variation in the height of the group of contact terminals. And
The present invention also provides a semiconductor element formed on a wafer and a group of contact terminals connected to a tester and pointed at a tip connected to the wiring on a multilayer film having wiring matching impedance. The group of electrodes arranged in the above are relatively aligned and brought into contact with each other at a contact pressure within a range of 3 to 50 mN per pin, and the electrodes are connected between the connected tester and the electrodes. The semiconductor device is manufactured by exchanging electrical signals and inspecting the electrical characteristics of the semiconductor element, and correcting or selecting defective semiconductor elements determined by the inspection to manufacture the semiconductor element. Is the method.
[0012]
Further, the present invention provides a plurality of contact terminals with a sharpened tip arranged in the probing side region, electrically connected to the contact terminals, and led to the peripheral portion and the plurality of lead wires. Contact pressure is applied by a contact pressure applying means to a pressing member to which a multilayer film having an insulating layer sandwiching a ground layer so as to face the wiring is attached so as to eliminate the slack of the region portion, and the pressing member A group of contact terminals connected to a tester via the lead-out wiring and a semiconductor element formed on the wafer using a probing device configured by engaging a compliance mechanism with respect to The groups are relatively aligned and brought into contact with each other at a contact pressure within a range of 3 to 50 mN per pin, and the connected tester and the electrodes are electrically connected. A semiconductor element characterized in that an electrical signal is exchanged between the semiconductor elements to inspect the electrical characteristics of the semiconductor element, and a defective semiconductor element determined by the inspection is corrected or selected to produce a semiconductor element It is a manufacturing method.
[0013]
  According to another aspect of the present invention, there is provided a method for probing a semiconductor element that is in electrical contact with an electrode arranged on the semiconductor element to transmit and receive an electrical signal. The probing side includes a support member and a contact terminal having a pointed tip. A plurality of lead wires electrically connected to the respective contact terminals and led to the peripheral portion, and a ground layer sandwiching an insulating layer so as to face the plurality of lead wires. A multilayer film having a frame fixed on the back side opposite to the probing side of the multilayer film so as to surround the region portion, and a portion of the multilayer film that projects the region portion so as not to loosen A holding member for attaching the frame, contact pressure applying means for applying a contact pressure from the support member to the holding member, and a distal end surface of the group of contact terminals. A probing device comprising a compliance mechanism that engages the pressing member with the support member so as to be parallel to the surface of the group, and to the tester via the lead wiring. The group of connected contact terminals and the group of electrodes arranged on the semiconductor element formed on the wafer are relatively aligned and brought into contact with each other at a contact pressure within a range of 3 to 50 mN per pin. It is characterized by being connected.
  The present invention also provides a method for manufacturing a semiconductor device, comprising: a step of forming a semiconductor element on a wafer; a step of inspecting the semiconductor element; and a step of dicing the wafer.Of childThe step of positioning, the step of bringing the contact terminal into contact with the electrode of the semiconductor element, the wiring electrically connected to the contact terminal, and the wiring film having an insulating layer, the semiconductor element and the tester Having a step of transferring test signals between them, and a step of bringing the contact terminals into contact with the electrodes of the semiconductor element,Mold materialThe part formed by plating with the hole formed by etching, Formed separately from the plated partThe contact terminal formed by bonding to the wiring film is brought into contact with the electrode of the semiconductor element.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said contact terminal is formed by removing the said mold material, after joining the said plating part and the said wiring film.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said plating part and the said wiring film are joined by an anisotropic conductive sheet.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said plating part and the said wiring film are joined by the metal joining using either solder, Sn-Ag, or Sn-Au. is there.
  Further, the present invention is a method for manufacturing a semiconductor device, which includes a step of forming a semiconductor element on a wafer, a step of inspecting the semiconductor element, and a step of dicing the wafer.TheA step of positioning the semiconductor element, a step of bringing the contact terminal into contact with the electrode of the semiconductor element, and a test signal between the semiconductor element and the tester via a wiring electrically connected to the contact terminal In the step of bringing the contact terminal into contact with the electrode of the semiconductor element,Mold materialA contact terminal formed by bonding a portion formed by plating using the etching hole of the above to a wiring formed separately from the plated portion is brought into contact with the electrode of the semiconductor element.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said contact terminal is formed by removing or peeling the said mold material, after joining the said plating part and the said wiring.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said plating part and the said wiring are joined by an anisotropic conductive sheet.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said plating part and the said wiring are joined by the metal joining using either solder, Sn-Ag, or Sn-Au. .
  The present invention is also a method of manufacturing a semiconductor device as described above, wherein in the step of bringing the contact terminal into contact with the electrode of the semiconductor element, force applied to the contact terminal at a plurality of locations of a pressing member that holds the contact terminal. The tip of the contact terminal group is made parallel to the surface of the electrode group of the semiconductor element while adjusting the contact terminal, and the contact terminal and the electrode of the semiconductor element are brought into contact with each other with a desired pressure.
  The present invention is also a method of manufacturing a semiconductor device as described above, wherein the wiring film and the tester are electrically connected by a wiring board, and a supporting member is attached to the wiring board. A holding member for holding the contact terminal is connected, and the support member and the holding member cause the front end surface of the contact terminal group to be parallel to the surface of the electrode group of the semiconductor element so that the contact terminal is The electrode is brought into contact with the electrode of the semiconductor element.
  The present invention also providesIn the method of manufacturing a semiconductor device as described above, in the step of bringing the contact terminal into contact with an electrode of the semiconductor element,The force applied to the contact terminalSaidBy adjusting at multiple locations on the holding member that holds the contact terminal,SaidWith contact terminalsSaidContact the electrodes of the semiconductor element with the desired pressureRumoIt is.
  The present invention is also a method of manufacturing a semiconductor device as described above, wherein the contact terminal is brought into contact with the electrode of the semiconductor element with a desired inclination by a support shaft that supports the pressing member.
  The present invention also providesIn the method of manufacturing a semiconductor device as described above, in the step of bringing the contact terminal into contact with an electrode of the semiconductor element, the contact terminal isWith a support shaft supported near the center of the holding member that holds the contact terminal, with a desired inclinationSaidContact the electrode of the semiconductor elementRumoIt is.
  The present invention is also the above-described method for manufacturing a semiconductor device, wherein the contact terminal and the electrode of the semiconductor element are formed using a member having a plurality of springs arranged around a support shaft that supports the pressing member. At a desired pressure.
  The present invention is also the above-described method for manufacturing a semiconductor device, wherein the contact terminal is extruded by the pressing member out of a wiring film having a wiring and an insulating layer electrically connected to the contact terminal. Is located in the area.
  MaThe present invention is the method of manufacturing a semiconductor device as described above, wherein the contact terminal is brought into contact with the electrode of the semiconductor element on the wafer in the step of bringing the contact terminal into contact with the electrode of the semiconductor element.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said contact terminal is a pyramid shape.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said contact terminal is a quadrangular pyramid shape.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: A part is flattened among the said contact terminals in pyramid shape.
  Moreover, this invention is a manufacturing method of the said semiconductor device, Comprising: The said wiring film has a buffer layer on the opposite side to the surface which has the said contact terminal.
  The present invention is the above-described method for manufacturing a semiconductor device, wherein the mold material is silicon.
[0014]
As described above, according to the above configuration, the probing to the narrow pitch multi-pins accompanying the increase in the density of the semiconductor element can be realized stably with a low load without damaging the semiconductor element, and the high-speed electric signal can be obtained. That is, it is possible to transmit a high-frequency electrical signal (high frequency of about 100 MHz to several tens GHz), and to inspect the electrical characteristics of the semiconductor element to manufacture a high-quality semiconductor element.
In addition, according to the above configuration, a group of contact terminals having a pointed tip is inspected by providing a compliance mechanism that eliminates the slack in the region portion where the contact terminals having the pointed tip in the multilayer film are arranged side by side, and parallelizes them. With a low resistance of about 0.05Ω to 0.1Ω without generating any scratches on the electrode material, etc. by simply pressing the group of electrodes on the object with a low load per pin (about 3 to 50 mN). A high-quality semiconductor device that realizes stable connection and enables transmission of high-speed electrical signals, that is, high-frequency electrical signals (high frequency of about 100 MHz to several tens GHz), and inspects the electrical characteristics of the semiconductor devices. Can be manufactured.
[0015]
According to the above configuration, in the state of the wafer, one or many of the semiconductor elements (chips) arranged in parallel are simultaneously subjected to the surface with a small contact pressure (about 3 to 50 mN per pin). It is possible to perform an operation test on each semiconductor element with a tester by reliably connecting the electrode 3 such as Al or solder having an oxide formed thereon with a stable low resistance value of about 0.05Ω to 0.1Ω. As a result, a high-quality semiconductor element can be manufactured. That is, according to the above-described configuration, it is possible to cope with the high density and narrow pitch of the electrodes, and enables inspection by simultaneous probing of a large number of chips, and the operation test by high-speed electric signals (high frequency of about 100 MHz to several tens GHz). As a result, a high-quality semiconductor device can be manufactured.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Embodiments of a probing apparatus and an inspection apparatus used in a semiconductor element manufacturing method according to the present invention will be described with reference to the drawings.
A large number of LSI semiconductor elements (chips) 2 to be inspected are formed on the wafer 1 in parallel as shown in FIG. 1, and then separated for use. FIG. 1A is a perspective view showing a wafer 1 on which a large number of LSI semiconductor elements (chips) 2 are arranged side by side. FIG. 1B is an enlarged view of one semiconductor element (chip) 2. FIG. On the surface of the semiconductor element (chip) 2, a large number of electrodes 3 are arranged along the periphery.
By the way, the semiconductor element is in a situation where the density and pitch of the electrode 3 are further increased with the high integration. The pitch of the electrodes is reduced to about 0.2 mm or less, for example, 0.13 mm, 0.1 mm, or less, and the electrode density is increased from one row to 2 along the periphery. There is a tendency to be arranged in rows and further across the entire surface.
[0017]
The probing device (connecting device) according to the present invention has a small contact pressure (3 to 3 per pin) at the same time for one or many of the semiconductor elements (chips) arranged in parallel in the wafer state. 50mN) with an oxide formed on the surface of the electrode 3 such as Al or solder and reliably connected with a stable low resistance value of about 0.05Ω to 0.1Ω, and an operation test for each semiconductor element using a tester. Is what you do. That is, the probing device (connecting device) according to the present invention can cope with the high density and narrow pitch of the electrodes, and enables inspection by simultaneous probing of a large number of chips, and high-speed electrical signals (about 100 MHz to several tens GHz). High-frequency operation test is possible.
[0018]
FIG. 2 is a diagram showing a main part of the first embodiment of the probing apparatus according to the present invention. The first embodiment of the present probing apparatus includes a support member (upper fixing plate) 40, a center pivot 41 which is fixed to the support member and has a spherical surface 41a at the lower part, and a left and right and front and rear around the center pivot 41. And a spring probe 42 which is a pressing force applying means that always applies a constant pressing force with respect to vertical displacement and a taper (tilt) 43c with respect to the center pivot 41 so as to be tiltable. A pressing member (pressing plate) 43 to which a pressing force with a low load (about 3 to 50 mN per pin) is applied (pressed) by the spring probe 42, a multilayer film 44, and a frame fixed to the multilayer film 44 45, a buffer layer 46 provided between the multilayer film 44 and the pressing member 43, and a multilayer film 44 provided on the multilayer film 44. A contact terminal 47 which is provided on the multilayer film 44, the lead wires 48 drawn out from the contact terminal 47, a ground layer 49 provided on the multilayer film 44. The reason why the pressing force against the pressing member 43 is applied by the spring probe 42 is that a pressing force with a substantially constant low load with respect to the displacement of the tip of the spring probe 42 is obtained. It is not necessary to use the probe 42. The support member (upper fixing plate) 40 is mounted on the wiring board 50. The multilayer film 44 is formed so that the peripheral edge extends outward from the frame 45, and the extended portion is smoothly bent outside the frame 45 and fixed on the wiring board 50. At that time, the lead-out wiring 48 is electrically connected to the electrode 50 a provided on the wiring board 50. For this connection, for example, in order to connect to the electrode 50a of the wiring board 50, a via 51 filled with metal plating is provided in the multilayer film 44, and the via 51 and the electrode 50a are brought into contact with each other by direct pressure, The anisotropic conductive sheet 52 or solder is used for connection.
[0019]
The wiring board 50 is made of, for example, a resin material such as polyimide resin or glass epoxy resin, and has internal wiring 50b and connection terminals 50c. The electrode 50a is composed of, for example, a via 50d connected to a part of the internal wiring 50b. The wiring board 50 and the multilayer film 44 are fixed using, for example, screws 54 and the like, with the multilayer film 44 sandwiched between the multilayer film pressing member 53 and the wiring board 50.
The multilayer film 44 is flexible and preferably formed mainly from a heat-resistant resin. In this embodiment, polyimide resin is used. The buffer layer 46 is made of a material having elasticity such as an elastomer (polymer material having rubber-like elasticity). Specifically, silicon rubber or the like is used. Further, the buffer layer 46 may be configured so that the pressing member 43 is movably sealed with respect to the frame 45 and gas is supplied to the sealed space. The contact terminal 47, the lead-out wiring 48, and the ground layer 49 are made of a conductive material. Details of these will be described later. In FIG. 2, only two contact terminals 47 and lead wires 48 are shown for simplicity of explanation, but of course, a plurality of contact terminals 47 and actually arranged as will be described later.
[0020]
First, the probing apparatus (connecting apparatus) according to the present invention has a low load (per pin) at the same time for one or a large number of semiconductor elements (chips) in a wafer state. 3 to 50 mN) and an electrode 3 such as Al or solder on which an oxide is formed on the surface is reliably connected with a stable low resistance value of about 0.05Ω to 0.1Ω. Accordingly, it is not necessary to perform a scribe operation as in the prior art, and it is possible to prevent generation of electrode material waste due to the scribe operation. That is, in the multilayer film 44, the tips of the contact terminals 47 arranged side by side so as to correspond to the arrangement of the electrodes 3 are sharpened, and the peripheral portion 44b supported by the frame 45 is compared with the above in the peripheral portion 44b. The region 44a in which the contact terminals 47 are juxtaposed is formed so as to sandwich the buffer layer 46 along the lower surface 43b in which the high-precision flatness of the protrusion 43a formed on the lower side of the pressing member 43 is secured. The slack of the multilayer film itself is eliminated, and the pointed tip of the contact terminal 47 arranged in parallel with the protruding region 44a is applied with a low load (1 pin) perpendicular to the electrode (contacted material) 3 such as Al or solder. By probing at about 3 to 50 mN per contact), the oxide formed on the surface of the electrode (contacted material) 3 is easily broken and brought into contact with the metal conductor material of the electrode on the lower surface thereof to be 0.05 Ω to 0.00. 1Ω Good contact can be ensured with a stable low resistance value. In particular, a region 44 a in which a large number of contact terminals 47 in the peripheral portion 44 b are arranged side by side with respect to the peripheral portion 44 b supported by the frame 45 has a height in the protruding portion 43 a formed below the pressing member 43. The multi-layer film itself is loosened by pinching and protruding the buffer layer 46 following the lower surface 43b in which the accuracy of flatness is ensured, and the flatness of the tips of the multiple contact terminals 47 is reduced by the lower surface 43b of the protrusion 43a. It is to ensure high accuracy in accordance with the flatness of the plate. Note that the amount of protrusion in the region 44 a is determined by the amount of protrusion from the lower surface of the pressing member 43 of the screw 57 that can be adjusted by fastening the pressing member (pressing plate) 43 to the left and right and back and forth around the center pivot 41. become. That is, the center pivot 41 is centered until the lower end of the screw 57 fixedly attached to the pressing member 43 comes into contact with the upper surface of the frame 45 to which the peripheral portion 44b of the region portion 44a of the multilayer film 44 is bonded and fixed. A plurality of contact terminals are provided via the buffer layer 46 by lowering the protruding portions 43a of the pressing member 43 by tightening screws 56 inserted in holes formed in the pressing member provided on the left and right and front and rear sides with respect to the frame 45. By projecting the region portion 44a in which 47 is arranged in parallel, the sag of the multilayer film itself is eliminated. As a result, the flatness of the pointed tip of the contact terminal over a large number of contact terminals 47 can be ensured with high accuracy of about ± 2 μm or less.
[0021]
Further, the parallelism of the surface (contacted material surface) 3a of the electrode (contacted material) 3 and the number of contact terminals 47 corresponding to the electrode for one or many semiconductor elements is slightly exaggerated in FIG. As shown in the drawing, the pressing member 43 is supported by a center pivot 41 so as to be tiltable, and the holding member 43 is displaced up and down by a spring probe 42 that is symmetrically disposed in the left and right and front and rear directions around the center pivot 41. On the other hand, this is realized by always applying a constant pressing force. That is, a compliance mechanism with a low load per pin is formed by the relationship between the center pivot (pressing member support shaft) 41 and the pressing member 43 and the symmetrically installed spring probe 42. By this compliance mechanism, a large number of compliance mechanisms are formed. The tip of the contact terminal 47 follows the surface (contacted material surface) 3a of the electrode (contacted material) 3 for one or a large number of semiconductor elements, and is parallelized. As shown in FIG. 2, the center pivot (pressing member support shaft) 41 is located at the center of the pressing member 43, and is formed by a taper (inclination) 43c attached to the upper portion of the pressing member 43 and a lower spherical surface 41a of the center pivot. Using the tiltable contact state, in the initial state, it is positioned at a fixed position initially defined by the balance of the pressing force by the spring probe 42. Next, since a compliance mechanism is formed between the center pivot (pressing member support shaft) 41 and the pressing member 43 and by the spring probe 42, the pointed tip of the contact terminal 47 is contacted as shown in FIG. When the contact with the material (electrode) 3 starts, the taper (inclination) 43c of the pressing member rubs a part of the lower spherical surface 41a of the center pivot with the axis of the center pivot 41 as the central axis, and then the lower spherical surface of the center pivot. 41a is separated from the taper (inclination) 43c of the pressing member, and the pressing member 43 is tilted so as to follow the entire surface 3a of the contacted material (electrode) 3 freely, and the pointed tips of a large number of contact terminals Is parallel to the surface 3a of the contacted material (electrode) 3 and the height of the tip of each contact terminal is about ± 2 μm or more. The lower variation is absorbed by local deformation of the buffer layer 46, and the contacted material (electrodes) 3 arranged on the semiconductor wafer 1 are uniformly bitten in accordance with the variation of about ± 0.5 μm in height. Contact is performed, and uniform probing can be realized with a low load (about 3 to 50 mN per pin).
[0022]
As described above, the region 44 a in which the contact terminals 47 in the multilayer film 44 are juxtaposed with the protrusion 43 a of the pressing member 43 through the buffer layer 46 and the pressing member 43 with respect to the center pivot 41. By performing parallel projection between the surface connecting the pointed tips of a large number of contact terminals and the entire surface 3a of the contacted material (electrode) 3 by supporting them in a tiltable manner, a large number of chips can be simultaneously formed, and Uniform probing with a low load (about 3 to 50 mN per pin) can be realized with a stable low resistance value of about 0.05Ω to 0.1Ω. Of course, the same probing can be realized even with one chip.
Further, in the multilayer film 44, as shown in FIG. 4, a ground layer 49 is provided opposite to the lead-out wiring 48 connected to each contact terminal 47 with the insulating film 66 (74) interposed therebetween, and the insulating film 66 (74 The dielectric constant εr and thickness (the gap between the lead-out wiring 48 and the ground layer 49) h and the width w of the lead-out wiring 48 are set to appropriate values, and the impedance Z0 of the lead-out wiring 48 is set to about 50 ohms. By doing so, it becomes possible to match with the circuit of the tester. As a result, disturbance and attenuation of the electric signal transmitted through the lead-out wiring 48 are prevented, and the high frequency (100 MHz to several tens GHz) by the tester is applied to the semiconductor element. It is possible to realize an electrical characteristic inspection using a high-speed electrical signal that can be applied to the extent of
[0023]
As described above, in the multi-layer film 44, the ground layer 49 facing the insulating film 66 (74) with respect to the lead-out wiring 48 connected to each contact terminal 47 is installed, and the impedance is set to the circuit of the tester. Matching can be made to about 50 ohms, and the length of the other probe (contact terminal) is only the contact terminal portion (about 0.05 to 0.5 mm) 47, thereby matching with the tester circuit. Therefore, it is possible to reduce the disturbance of the high-speed electrical signal and realize the electrical characteristic inspection by the high-speed electrical signal for the semiconductor element.
FIG. 5 is a diagram showing a main part of the second embodiment of the probing apparatus according to the present invention. In the second embodiment of the present probing apparatus, the end of the multilayer film 44 is positioned on the lower surface of the wiring substrate 50 and the via 51 connected by filling with metal plating so as to protrude upward from the end of the lead-out wiring 48. The electrode 50a formed on the lower side of the wiring board 50 is directly brought into contact with pressure, or is connected using an anisotropic conductive sheet 52 or solder. That is, in the second embodiment, the end of the lead-out wiring 48 in the multilayer film 44 is formed on the upper surface by the via 51 and connected to the electrode 50 a provided on the lower surface of the wiring substrate 50. The other configuration is the same as that of the first embodiment shown in FIG.
[0024]
FIG. 6 is a diagram showing a main part of a third embodiment of the probing apparatus according to the present invention. In the third embodiment of the present probing device, the pressing member 43 is held via a knock pin 55 so as to be slightly tiltable, instead of the center pivot 41 used in FIG. That is, the four knock pins 55 provided on the left and right and front and rear sides with the center of the pressing member 43 symmetrical are inserted into the tapered holes 58 formed in the support member 40 and fastened to the pressing member 43. . The other configuration is the same as that of the first embodiment shown in FIG. That is, the parallelism of the surface (contacted material surface) 3a of the electrode (contacted material) 3 and the number of contact terminals 47 corresponding to the electrode for one or many semiconductor elements is slightly exaggerated in FIG. As shown, each knock pin 55 attached to the pressing member 43 is supported by a lower portion of a taper hole 58 formed in the support member 40 so as to be tilted upward and left and right with respect to the center of the pressing member 43. This is realized by always applying a constant low load (about 3 to 50 mN per pin) against the vertical displacement of the pressing member 43 by the spring probes 42 installed symmetrically in the front-rear direction. That is, the relationship between the respective knock pins 55 attached to the pressing member 43 and the taper holes 58 formed in the support member (upper fixing plate) 40 extending upward and the spring probe 42 installed symmetrically is one. A compliance mechanism with a low load per pin is formed, and by this compliance mechanism, the tips of a large number of contact terminals 47 are formed on the surface (contacted material surface) 3a of the electrode (contacted material) 3 for one or a large number of semiconductor elements. Follow-up and tracing are performed in parallel. First, as shown in FIG. 6, the head of each knock pin 55 attached to the pressing member 43 is positioned in contact with the upper surface of the supporting member 40 by the pressing force of the spring probe 42 against the pressing member 43. Next, since the compliance mechanism is formed between each knock pin 55 attached to the pressing member 43 and the tapered hole 58 formed in the support member 40 and by the spring probe 42, as shown in FIG. Each knock pin 55 slides or tilts in the tapered hole 58 by the equal pressing force to the pressing member 43 by the probe 42 so that the pressing member 43 freely follows the entire surface 3 a of the contacted material (electrode) 3. Are paralleled between the surface connecting the pointed tips of a large number of contact terminals and the entire surface 3a of the contacted material (electrode) 3 and the heights of the tips of the individual contact terminals. The height of each contacted material (electrode) 3 arranged on the semiconductor wafer 1 by absorbing a variation of about ± 2 μm or less by local deformation of the buffer layer 46. Following the variation of about ± 0.5 μm, contact by uniform biting is performed, and uniform probing can be realized with a low load (about 3 to 50 mN per pin).
[0025]
FIG. 8 is a diagram showing a main part of the fourth embodiment of the probing device according to the present invention. In the fourth embodiment of the present probing apparatus, the end of the multilayer film 44 is positioned on the lower surface of the wiring board 50, and the via 51 is filled and connected with metal plating so as to protrude upward from the end of the lead-out wiring 48. The electrode 50a formed on the lower side of the wiring board 50 is directly brought into contact with pressure, or is connected using an anisotropic conductive sheet 52 or solder. In other words, in the fourth embodiment, the end of the lead-out wiring 48 in the multilayer film 44 is formed on the upper surface by the via 51 and connected to the electrode 50 a provided on the lower surface of the wiring substrate 50. Other configurations are the same as those of the third embodiment shown in FIG.
[0026]
FIG. 9 is a diagram showing a main part of the fifth embodiment of the probing apparatus according to the present invention. The probing apparatus according to the fifth embodiment of the present probing apparatus is the same as the probing shown in FIGS. 2, 5, 6 and 8 except that the components connecting the contact terminal 47 and the lead-out wiring 48 in the multilayer film 44 are different. The configuration is the same as that of the embodiment of the apparatus. That is, in the fifth embodiment, as shown in FIG. 9, a polyimide film 61 is provided so as to correspond only to the region where the electrodes 3 to be inspected are arranged, and the polyimide film 61 corresponds to the electrodes 3. In this way, a large number of contact terminals 47 are arranged in parallel, and the electrode 62 formed on the polyimide film 61 connected to each contact terminal 47 is connected to the electrode 69 of the polyimide film 65 on which the lead-out wiring 48 is formed. The multilayer film 44 in which the connection terminals 47 are formed is configured by connecting and integrating the polyimide film 65, the anisotropic conductive sheet 70, and the polyimide film 61 through the sheet 70. As the multilayer film 44, for example, a wiring film including a polyimide film 65, a lead wiring 48, an intermediate polyimide film 66, a ground layer 49, and a polyimide protective film 68 may be formed in advance.
[0027]
FIG. 10 is a diagram showing a main part of a sixth embodiment of the probing apparatus according to the present invention. The probing device according to the sixth embodiment of the present probing apparatus is the same as the probing shown in FIGS. 2, 5, 6 and 8 except that the components connecting the contact terminal 47 and the lead-out wiring 48 in the multilayer film 44 are different. The configuration is the same as that of the embodiment of the apparatus. That is, in the sixth embodiment, as shown in FIG. 10, the contact terminal 47 to be inspected is placed on the electrode 69 of the polyimide film 65 on which the lead wiring 48 is formed via the anisotropic conductive sheet 70. The multilayer film 44 in which the connection terminals 47 are formed is configured. As the multilayer film 44, for example, a wiring film including a polyimide film 65, a lead wiring 48, an intermediate polyimide film 66, a ground layer 49, and a polyimide protective film 68 may be formed in advance.
[0028]
In the first to sixth embodiments described above, the contact terminal 47 is made of a conductive material. For this reason, this portion is harder than the multilayer film (wiring film) 44, so that the contact is better when the portion is brought into contact with the electrode of the measurement object.
The arrangement of the contact terminals and the wiring pattern of the lead-out wiring in these probing apparatuses are variously configured corresponding to the object to be inspected, for example, the electrode pattern of the semiconductor integrated circuit. 11 and 12 show the first and second embodiments.
FIG. 11A is a plan view showing a first embodiment of the arrangement of the contact terminals and the lead-out wiring in the probing device according to the present invention. FIG.11 (b) is a perspective view which shows the state which bent the multilayer film in which the wiring is provided. FIG. 12A is a plan view showing another example of the arrangement of the contact terminals and the lead-out wiring in the probing device according to the present invention. FIG. 12B is a perspective view showing a state in which the multilayer film 44 provided with the wiring is bent. In these drawings, the contact terminals and the lead-out wires are shown with a reduced number and a lower density for simplicity of illustration and description. In practice, it is needless to say that a large number of contact terminals can be provided and can be arranged at a high density.
[0029]
As shown in FIGS. 11A and 11B, and FIGS. 12A and 12B, the probing device is applied to the electrode 3 to be inspected on the multilayer film 44 formed of, for example, a polyimide film. Contact terminals 47 arranged at corresponding positions, and lead wires 48 that are connected to the contact terminals 47 and whose other ends are routed to the vias 51 provided on the peripheral edge of the multilayer film 44 are provided. . The lead wiring 48 can be wired in various ways. For example, each wiring can be drawn out in one direction, or can be wired radially. More specifically, in the first embodiment shown in FIGS. 12A and 12B, the multilayer film 44 is formed in a square shape, and the lead-out wiring 48 is provided up to the vias 51 provided on each side of the square. It is done. Further, in the second embodiment shown in FIGS. 11A and 11B, the multilayer film 44 is formed in a rectangular shape, and vias 51 are disposed at both ends.
[0030]
Next, an outline of a method for manufacturing these probing apparatuses will be described first.
As a method for drawing out wiring in a probing apparatus for transmitting an electrical signal to the inspection apparatus main body, for example, when the object to be inspected is an LSI surface electrode formed on a wafer, the following process is performed. First, as shown in FIG. 11 (a) or FIG. 12 (a), a contact terminal forming mold 102 such as a silicon wafer slightly larger than the region 101 of the LSI forming wafer is used, and the same as the LSI forming wafer. A die is manufactured by forming a hole for forming the contact terminal 47 in the region 101 by anisotropic etching using silicon dioxide as a mask. And using this type | mold, the protrusion for comprising the contact terminal 47 is provided. Further, the polyimide film and the lead-out wiring 48 are formed on the surface of the contact terminal forming mold material 102 to form the multilayer film 44. Moreover, as shown in FIG. 11 (a), the cut | interruption 103 is made into the multilayer film 44 as needed. Then, as shown in FIG. 11 (b) or 12 (b), the area where the contact terminals 47 are formed corresponding to the inspection area 101 of the LSI-formed wafer is formed on the back surface of the multilayer film 44. The frame 45 is fixed and bent so as to be surrounded by a polygon. Further, as shown in FIGS. 2, 5, 6, and 8, a buffer layer 46 is squeezed between the multi-layer film 44 with the frame and the pressing member 43, and is integrally attached to form a contact terminal. After the mold material 102 is removed, it is placed on the upper fixed substrate 40 and the wiring substrate 50, and the via 51 of the lead-out wiring 48 is wired to the electrode 50 a of the wiring substrate 50 with the conductive sheet 52 or solder. The substrate 50 is connected with screws 54.
[0031]
In the above-described embodiment, the case where the inspection target collectively contacts the electrodes of all the semiconductor elements formed on the wafer is shown, but the present invention is not limited to this. For example, it is needless to say that a multilayer film may be manufactured in a region smaller than the wafer size as a probing device for inspecting semiconductor elements individually or simultaneously with any number of semiconductor elements.
[0032]
Next, the structure of the contact terminal portion and the manufacturing method thereof in the first embodiment of the probing apparatus according to the present invention will be described.
The contact terminal portion shown in FIG. 13 includes a polyimide film 71 in the lower layer as the multilayer film 44, and includes a bump 72 for forming a protrusion, and a plating film 73 deposited on the tip portion thereof. . Further, the lead-out wiring 48, the polyimide film 74, the ground layer 49, and the polyimide protective film 75 are formed on one surface (substrate facing surface) of the polyimide film 71. A lead wire 48 is provided with one end thereof in contact with the bump 72. The contact terminal 47 is formed by, for example, a bump 72 whose tip is pointed in a pyramid shape and a plating film 73 formed on the surface of the tip of the bump 72. The bumps 72 are made of nickel or the like that has high hardness and is easy to be plated. The plating film 73 is harder than the nickel film and is made of rhodium. The reason why rhodium is used as the plating film 73 is that the hardness of the rhodium film is larger than that of the nickel film.
[0033]
FIG. 13 shows representative dimensions in the contact terminal portion in the first embodiment of the probing apparatus according to the present invention. That is, the thickness of the ground layer 49 and the polyimide protective film 75 is about 5 μm and the thickness of the polyimide film 74 so as to correspond to, for example, 0.13 mm or 0.1 mm, which is 0.2 mm or less which is a narrow pitch of electrodes in the semiconductor element. The thickness of the polyimide film 71 is about 20 μm, the height of the tip of the contact terminal 47 is about 28 μm, and the width of the bottom of the tip is about 40 μm. In the first embodiment, one side of the bottom surface is formed of, for example, a contact terminal 47 having a quadrangular pyramid shape of 10 to 60 μm and a pointed tip. Since this quadrangular pyramid is patterned by photolithography with respect to the mold material, the position and size are determined with high accuracy. Moreover, since it forms by anisotropic etching, a shape can be formed sharply. In particular, the tip can be pointed. These features are common to the other embodiments.
According to the present embodiment, it is possible to easily form the corresponding contact terminal 47 with the electrode pitch in the semiconductor element being narrower than 0.1 mm to about 10 to 20 μm. That is, one side of the bottom surface of the contact terminal 47 can be easily formed to about 5 μm. Further, when the contact terminal 47 is formed in the state of the multilayer film, the accuracy of the contact terminal 47 height can be achieved within ± 2 μm, and as a result, the region 44a in which these many contact terminals 47 are juxtaposed is pressed down. Even when the buffer layer 46 is sandwiched and extended using the member (pressing plate) 43 to eliminate the slackness of the multilayer film itself, the accuracy of the contact terminal 47 height can be obtained within about ± 2 μm. Probing can be performed with the electrodes 3 arranged in the semiconductor element stably under a load (about 3 to 50 mN per pin).
[0034]
The reason why the tip of the contact terminal 47 is pointed is as follows.
[0035]
That is, when the electrode 3 to be inspected is aluminum or the like, an oxide film is formed on the surface, and the resistance at the time of contact becomes unstable. For such an electrode 3, in order to obtain a stable resistance value with a resistance variation of 0.5Ω or less at the time of contact, the tip of the contact terminal 47 breaks through the oxide film on the surface of the electrode 3. It is necessary to ensure good contact. For this purpose, for example, as described in the prior art, when the tip of the contact terminal is semicircular, it is necessary to rub each contact terminal against the electrode with a contact pressure of 300 mN or more per pin. On the other hand, when the tip of the contact terminal has a shape having a flat portion with a diameter of 10 μm to 30 μm, it is necessary to rub each contact terminal against the electrode with a contact pressure of 100 mN or more per pin. As a result, scraps of electrode materials including oxide films are generated, causing short circuit between wirings and generation of foreign matter, and damage of the electrode or the element directly below it due to the contact pressure of 100 mN being as large as 100 mN or more. I will let you.
On the other hand, when the contact terminal 47 having a sharp tip according to the present invention is used, if there is a contact pressure of about 3 to 50 mN or more per pin, the electrode 3 can be simply pressed without rubbing, It can be energized with a stable contact resistance of 0.5Ω or less. As a result, since it is only necessary to contact the electrode with a low needle pressure, it is possible to prevent damage to the electrode or the element immediately below it. Also, the force required to apply pin pressure to all contact terminals can be reduced. As a result, it is possible to reduce the load resistance of the prober drive device in the test apparatus using this probing device, and to reduce the manufacturing cost.
[0036]
If a load of 100 mN or more per pin can be applied, for example, if the side of the bottom surface is a quadrangular pyramid projection having a side of about 40 μm and one side of the tip is made smaller than 30 μm, It does not have to be sharp like However, for the reasons described above, it is necessary to make the tip part as small as possible and sharpen it to 5 μm or less.
Further, by using the contact terminal 47 having a sharp tip, it is sufficient to make contact with a low pressing force (3 to 50 mN per pin) without rubbing against the electrode 3, so that scraps of the electrode material are generated. Can be prevented. As a result, after the probing, a cleaning process for removing the waste of the electrode material is not necessary, and the manufacturing cost can be reduced.
Next, a manufacturing process for forming the probing device (connection device) shown in FIGS. 2, 5, 6 and 8 will be described with reference to FIGS.
[0037]
14 and 15 show a manufacturing process for forming the probing device shown in FIG. 2, in particular, using a quadrangular pyramid hole formed by anisotropic etching in a silicon wafer 80 as a mold material. A manufacturing process for assembling a probing device in which the pressing state of the thin film on which the contact terminal tip is formed can be freely adjusted by the buffer layer 36 and the spring probe 32 via the center pivot 31 is shown in the order of steps.
[0038]
First, the step shown in FIG. In this step, a silicon dioxide film 81 of about 0.5 μm is formed by thermal oxidation on both sides of the (100) surface of the silicon wafer 80 having a thickness of 0.2 to 0.6 mm, and then the silicon dioxide film 81 is formed using a photoresist mask. Etching is performed, and then the silicon wafer 80 is anisotropically etched using the silicon dioxide film 81 as a mask to form an etching hole 80a having a quadrangular pyramid surrounded by the (111) plane. That is, using the silicon dioxide film 81 as a mask, a rectangular pyramid etching hole 80a surrounded by the (111) plane is formed by anisotropic etching.
Next, the process shown in FIG. 14B is performed. In this step, a silicon dioxide film 82 is formed to a thickness of about 0.5 μm on the (111) surface of the anisotropically etched silicon wafer 80 by thermal oxidation in wet oxygen, and then the conductive coating 83 is formed on the surface. Next, a polyimide film 84 (71) to be a multilayer film is formed in a film shape on the surface of the conductive coating 83, and then the polyimide film 84 (71) at the position where the contact terminal 47 is to be formed. Is removed to reach the surface of the conductive coating 83, and then a material having high hardness such as nickel is formed on the conductive coating 83 exposed at the opening of the polyimide film 84 using the conductive coating 83 as an electrode. Bumps 85 (72) serving as contact terminals are formed by electroplating as a main component. In addition to nickel, Cu can be used as a material for forming the bump 85 (72) to be the contact terminal 47 by electroplating, but the hardness is soft and cannot be used alone.
[0039]
Next, the process shown in FIG. In this step, a copper conductive film having a thickness of about 1 μm is formed on the surface of the polyimide film 84 and the bump 85 (72) by sputtering or vapor deposition, and wiring is formed on the surface. A lead-out wiring 48 is formed by using a photoresist mask for use, an intermediate polyimide film 86 (74) is further formed on the surface of the polyimide film 84, and then a ground layer 49 is formed on the surface. A protective polyimide film 87 (75) is formed on the surface.
Next, the process shown in FIG. In this process, the frame 45 is aligned and adhered and fixed to the surface of the protective polyimide film 87 (75), and then a silicone-based coating material is supplied into the frame 45 as a buffer layer 46. is there. In this embodiment, for example, a silicon coating material having a thickness of 0.5 to 3 mm and a hardness (JISA) of about 15 to 70 is used as the elastomer. However, the elastomer is not limited to this. Further, as the elastomer, a sheet-like elastomer may be used, or the elastomer itself may not be used. The role of the buffer layer 46 is to alleviate the impact as a whole when the tips of a large number of contact terminals 47 come into contact with the electrodes 3 arranged on the semiconductor wafer 1 and to adjust the height of the tips of the individual contact terminals 47. Contact by uniform biting according to the variation of about ± 0.5 μm of the height of each contacted material (electrode) 3 arranged on the semiconductor wafer 1 by absorbing the variation of about ± 2 μm or less by local deformation. This is to make it happen. In particular, in the embodiment according to the present invention, since the load per pin is low, the role of alleviating the impact as a whole is small. Therefore, the buffer layer 46 is not necessarily required if the variation in the height of the tip of the contact terminal 47 can be formed within about ± 0.5 μm. As a method for reducing the variation in the height of the tip of the contact terminal 47 to about ± 0.5 μm or less, for example, a group of contact terminals formed on the multilayer film 44 on a silicon substrate, for example, with a flatness ensured at once. It can be obtained by pressing evenly.
[0040]
Next, the process shown in FIG. In this step, the pressing member 43 is screwed to the frame 45 with a screw 56.
Next, the process shown in FIG. In this step, a silicon wafer 80 formed with a multilayer film 44 in which the pressing member 43 is screwed to the frame 45 is attached to a stainless steel fixing jig 88 for etching the silicon wafer 80 as a mold material, and an O-ring 89 is attached. And a stainless steel lid 90.
Next, the process shown in FIG. 15B is performed. In this step, the silicon wafer 80 and the conductive coating 83 are removed by etching.
Next, the process shown in FIG. 15C is performed. In this step, the multilayer film in which the pressing member 43 is screwed to the frame 45 is removed from the lid 90, the O-ring 89, and the fixing jig 88, and then rhodium plating 91 (73) is applied to protect the multilayer film. The multilayer film pressing member 53 is positioned and adhered to the periphery of the polyimide film 87 (75). The reason why the rhodium plating 91 (73) is applied to the surface of the bump 85 (72) formed of nickel or the like constituting the contact terminal 47 is that the solder, Al or the like, which is the material of the electrode 3, is difficult to adhere, and the bump 85 (72) This is because it is harder than the material (nickel), is not easily oxidized, has a stable contact resistance, and is easily plated.
[0041]
Next, the step shown in FIG. In this step, the multilayer film is cut into a designed outer shape, the distance between the frame 45 and the pressing member (pressing plate) 43 is adjusted by the screw 57, and the tip of the screw 57 is brought to the upper surface of the frame 45 by screwing with the screw 56. The pressing member 43 is advanced with respect to the frame 45 so as to abut, and the pressing portion 43 pushes the region portion 44a in which the contact terminals 47 of the multilayer film 44 are arranged in parallel through the buffer layer 46, thereby appropriately stretching the multilayer film. Thus, the slackness of the multilayer film itself is eliminated, and the flatness of the tips of the contact terminals over a large number of contact terminals is ensured with high accuracy of about ± 2 μm or less.
Next, an assembling process is executed to complete a probing apparatus including a thin film probe card. That is, as shown in FIG. 2, the multilayer film 44 is attached to the wiring board 50. Next, the taper (inclination) 43 c is attached to the upper surface of the pressing member 43 with the lower spherical surface 41 a of the center pivot 41 related to the taper (inclination) 43 c. Next, the center pivot 41 is attached to the support member (upper fixing plate) 40 to which the spring probe 42 is attached, and the wiring board 50 to which the multilayer film 44 is attached is attached to the periphery of the support member 40 to constitute a thin film probe card.
When assembling the probing apparatus shown in FIG. 5, first, the center pivot 41 may be attached to the pressing member 43 and then the multilayer film 44 may be attached to the wiring board 50.
When the thin film probe card of FIG. 6 or FIG. 8 is manufactured, the thin film probe card is manufactured in the same process as shown in FIGS. 14 and 15 except that the knock pin 55 is attached to the holding member 43 instead of the center pivot 41. What is necessary is just to manufacture.
The etching removal of the silicon wafer 80 shown in FIGS. 15A and 15B may be performed at a stage before the frame 45 shown in FIG. 14C is bonded and fixed, or FIG. ) May be carried out at a stage before attaching the pressing member 43 (stage where only the frame 45 shown in FIG. 14C is bonded and fixed).
[0042]
Next, a manufacturing process for forming the probing apparatus shown in FIG. 9 will be described with reference to FIG. The description of the same steps as those shown in FIGS. 14 and 15 is omitted.
As shown in FIG. 16A, a conductive coating 83 is formed on the silicon dioxide film 82 on the surface of the anisotropically etched silicon wafer 80 shown in FIG. 14B, and then the surface of the conductive coating 83 is formed. After the step of forming the contact terminal bump 85 by electroplating the polyimide film 84 (61) provided with the opening, copper is applied to the surface of the polyimide film 84 (61) and the bump 85 by sputtering or By forming the film by vapor deposition, a conductive film having a thickness of about 1 μm is formed, and an electrode 62 is formed on the surface of the conductive film using a photoresist mask for electrode formation.
Next, as shown in FIG. 16 (b), the electrode 62 is connected via the anisotropic conductive sheet 70 to the via 69 of the multilayer film 44 in which the lead-out wiring 48 is previously formed to have the designed outer shape. As the multilayer film 44, for example, a wiring film including a polyimide film 65, a lead wiring 48, an intermediate polyimide film 66, a ground layer 49, and a polyimide protective film 68 may be formed in advance. In order to connect the via 69 and the electrode 62, for example, anisolum (manufactured by Hitachi Chemical) may be used as the anisotropic conductive sheet 70 or may be connected via solder.
[0043]
Next, as shown in FIG. 16C, by removing the silicon wafer 80, the multilayer film 44 in which the connection terminals 47 are formed is obtained.
[0044]
In addition, as a method for removing the silicon wafer 80 on which the contact terminals 47 are formed, a method in which silicon and silicon dioxide are removed by etching, and chromium is selectively removed by etching using chromium as the conductive coating 83. There is a method of peeling the polyimide film 84 having contact terminals directly from the silicon wafer 80 having the silicon dioxide film 82 formed by oxidizing the surface of a silicon wafer as a terminal mold material, and either method may be used.
Further, as a method for removing the silicon wafer 80 on which the contact terminals 47 are formed, the conductive coating 83 is formed on the surface of the silicon dioxide film using a noble metal film such as gold or rhodium, and the conductive coating 83 is used. A method of mechanically peeling the interface may be used.
[0045]
Next, as shown in FIG. 16D, the frame 45 and the pressing member 53 are aligned and fixed on the surface of the protective polyimide film 68, and rhodium plating 91 is applied to the contact terminals 47.
Next, as shown in FIG. 16 (e), a silicone-based coating material is supplied as a buffer layer 46 into the frame 45, and the pressing member 43 is screwed to the frame 45, and the distance between the frame 45 and the pressing member 43. The area 44a in which the contact terminals 47 in the multilayer film 44 are arranged side by side is pushed out through the buffer layer 46 by the pressing member 43, and the multilayer film itself is loosened by stretching it moderately. The flatness of the tip of the contact terminal across the contact terminal can be ensured with high accuracy of about ± 2 μm or less.
The buffer layer 46 may be a sheet-like elastomer or may not be used.
[0046]
Next, as shown in FIG. 2, the multilayer film 44 is attached to the wiring board 50, and the center pivot 41 is attached to the holding member 43, thereby completing the thin film probe card.
When assembling the probing apparatus shown in FIG. 5, first, the center pivot 41 may be attached to the pressing member 43 and then the multilayer film 44 may be attached to the wiring board 50.
In the manufacturing method shown in FIG. 16, the anisotropic conductive sheet 70 is used to conduct the vias 69 of the multilayer film 44 and the electrodes 62 formed on the contact terminal bumps 85. However, the solder or Sn is used. Needless to say, conduction may be ensured by metal bonding such as -Ag or Sn-Au.
[0047]
Next, a manufacturing process for forming the probing apparatus shown in FIG. 10 will be described with reference to FIG. The description of the same steps as those shown in FIGS. 14 and 15 is omitted.
First, as shown in FIG. 17A, a conductive coating 83 is formed on the silicon dioxide film 82 on the surface of the anisotropically etched silicon wafer 80 shown in FIG. 14B, and the surface of the conductive coating 83 is formed. A bump 85 for contact terminals is formed by electroplating the polyimide film 84 provided with the openings.
Next, as shown in FIG. 17B, the polyimide film 84 is removed by etching.
Next, as shown in FIG. 17C, lead wires 48 are formed in advance, and bumps 85 for contact terminals are placed on the vias 69 of the wiring film 48 having the designed outer shape through the anisotropic conductive sheet 70. Connect.
[0048]
Next, as shown in FIG. 17D, the silicon wafer 80 is removed to form the multilayer film 44 in which the contact terminals 47 are formed on the wiring film 64.
[0049]
Next, as shown in FIG. 17 (e), a structure similar to that shown in FIG. 16 (e) is formed in the same process as described with reference to FIG. 16 (e).
The subsequent process is the same as the process shown in FIG.
In the manufacturing method shown in FIG. 17, the anisotropic conductive sheet 70 is used to conduct the vias 69 of the multilayer film 44 and the bumps 85 for contact terminals. However, solder, Sn—Ag, or Sn— Needless to say, conduction may be ensured by metal bonding such as Au.
[0050]
Next, an electrical characteristic inspection for a semiconductor element (chip) to be inspected using the probing apparatus according to the present invention described above will be described with reference to FIG.
[0051]
FIG. 18 is a diagram showing the overall configuration of the inspection apparatus according to the present invention.
The inspection apparatus is configured as a wafer prober in the manufacture of semiconductor elements. The inspection apparatus includes a sample support system 160 that supports the semiconductor wafer 1 to be inspected, a probe system 120 that contacts the electrode 3 of the object to be inspected 1 to exchange electric signals, and operations of the sample support system 160. Drive control system 150 for controlling the temperature, temperature control system 140 for controlling the temperature of object 1 to be inspected, and tester 170 for inspecting the electrical characteristics of semiconductor element (chip) 2. In this semiconductor wafer 1, a large number of semiconductor elements (chips) 2 are arranged, and on the surface of each semiconductor element 2, a plurality of electrodes 3 as external connection electrodes are formed with high density as the semiconductor elements are highly integrated. And it is arranged at a narrow pitch. The sample support system 160 includes a sample stage 162 that is detachably mounted on the semiconductor wafer 1, is provided substantially horizontally, an elevating shaft 164 that is vertically disposed so as to support the sample stage 162, and the elevating axis. The elevating drive unit 165 that elevates and drives the 164 and the XY stage 167 that supports the elevating drive unit 165 are configured. The XY stage 167 is fixed on the housing 166. The raising / lowering drive part 165 is comprised, for example from a stepping motor. The positioning operation of the sample stage 162 in the horizontal and vertical directions is performed by combining the movement operation of the XY stage 167 in the horizontal plane and the vertical movement by the elevating drive unit 165. The sample table 162 is provided with a rotation mechanism (not shown) so that the sample table 162 can be rotated and displaced in the horizontal plane.
[0052]
A probe system 120 is disposed above the sample stage 162. That is, the probing device 120a and the wiring board 50 shown in FIG. 2, FIG. 5, FIG. 6, FIG. 8, FIG. 9, or FIG. In this probing device 120a, a multilayer film 44 having contact terminals 47, a buffer layer 46, a frame 45, a pressing member (pressing plate) 43, a center pivot 41, a spring probe 42, and a supporting member (upper fixing plate) 40 are integrated. Provided. Each contact terminal 47 is provided on the wiring board 50 through the electrode 50a and the via 50d of the wiring board 50 and the internal wiring 50b via the lead-out wiring 48 provided on the multilayer film 44 of the probing device 120a. Connected to the connection terminal 50c. In the present embodiment, the connection terminal 50c is configured by a coaxial connector. The tester 170 is connected via a cable 171 connected to the connection terminal 50c. The probing device used here has the structure shown in FIG. 2, but is not limited thereto. Needless to say, the structure shown in FIG. 5, FIG. 6, FIG. 8, FIG. 9, or FIG.
[0053]
The drive control system 150 is connected to the tester 170 via the cable 172. Further, the drive control system 150 sends a control signal to the actuator of each drive unit of the sample support system 160 to control its operation. That is, the drive control system 150 includes a computer inside, and controls the operation of the sample support system 160 in accordance with the progress information of the test operation of the tester 170 transmitted via the cable 172. Further, the drive control system 150 includes an operation unit 151, and accepts input of various instructions related to drive control, for example, manual operation instructions.
The sample stage 162 is provided with a heater 141 for heating the semiconductor element 2 in order to perform a burn-in test. The temperature control system 140 controls the temperature of the semiconductor wafer 1 mounted on the sample table 162 by controlling the heater 141 or the cooling jig of the sample table 162. In addition, the temperature control system 140 includes an operation unit 151 and accepts input of various instructions related to temperature control, for example, manual operation instructions.
[0054]
Hereinafter, the operation of the inspection apparatus will be described. First, the semiconductor wafer 1 to be inspected is positioned and placed on the sample stage 162. Next, an optical image of a plurality of fiducial marks formed separately on the semiconductor wafer 1 placed on the sample stage 162 is picked up by an image pickup device (not shown) such as an image sensor or a TV camera. The positions of a plurality of reference marks are detected from the obtained image signal. The drive control system 150 is obtained from CAD data according to the type of the semiconductor wafer 1 stored in the tester 170 or the drive control system 150 from the detected positional information of the plurality of reference marks on the semiconductor wafer 1. Based on the arrangement information of the semiconductor elements 2 arranged on the semiconductor wafer 1 and the arrangement information of the electrodes 3 arranged on each semiconductor element 2, two-dimensional position information as the entire electrode group is calculated. Furthermore, among a large number of contact terminals 47 formed on the multilayer film 44, an optical image of the tip of a specific contact terminal or an optical image of a plurality of reference marks formed separately on the multilayer film 44 is converted into an image sensor or TV. An image is picked up by an image pickup device (not shown) such as a camera, and the position of a specific contact terminal or a plurality of reference marks is detected from an image signal obtained by the image pickup. Then, the drive control system 150 uses the detected contact information of the specific contact terminal or the plurality of reference marks on the multilayer film 44 to determine the contact terminal corresponding to the type of the probe input and stored by the operation unit 151. Based on the probe information such as the array information and the height information, the two-dimensional position information as the entire contact terminal group is calculated. The drive control system 150 calculates a shift amount of the two-dimensional position information as the entire electrode group with respect to the calculated two-dimensional position information as the entire contact terminal group, and based on the calculated two-dimensional shift amount. The XY stage 167 and the rotation mechanism are driven and controlled, and a group of electrodes 3 formed on a plurality of semiconductor elements arranged on the semiconductor wafer 1 are arranged in parallel on the probing device 120a. Position just below the group of terminals 47. Thereafter, the drive control system 150 is, for example, based on a gap between the surface of the region portion 44a in the multilayer film 44 measured by a gap sensor (not shown) installed on the sample stage 162, and the elevation drive unit 165. To raise the sample stage 162 until the entire surface 3a of the large number of electrodes (contacted materials) 3 is pushed up by about 8 to 20 μm from the time when the entire surface 3a contacts the tip of the contact terminal. As shown in FIG. 3 or FIG. 7, the tip of each of the group of contact terminals 47 in which the flat area is secured with high accuracy by projecting the region 44a in which the contact terminals 47 are arranged in parallel. The parallel projection follows the surface 3a of the group (whole) of a large number of electrodes 3 arranged in each semiconductor element across the plurality of target semiconductor elements by the compliance mechanism. At the same time, the variation of about ± 2 μm or less in the height of the tip of each contact terminal is absorbed by the local deformation of the buffer layer 46 to follow each contacted material (electrode) 3 arranged on the semiconductor wafer 1. And contact by biting based on uniform and low load (about 3 to 50 mN per pin), and each contact terminal 47 and each electrode 3 are connected with low resistance (0.01Ω to 0.1Ω). It will be.
[0055]
Drive control for the stage 167, the rotation mechanism, and the elevation drive unit 165 by the drive control system 150 is executed in accordance with an operation instruction from the operation unit 151. In particular, the sample stage 162 is raised by the elevating drive unit 16 until the entire surface 3a of the electrode (contacted material) 3 is pushed up by about 8 to 100 μm from the time when the entire surface 3a contacts the tip of the contact terminal. The entirety of 47 follows the entire surface 3a of a large number of electrodes (contacted materials) 3 and is parallelized, and the buffer layer 46 absorbs the variation in the height of the tip of each contact terminal to uniformly reduce the height. Contact by biting based on a load (about 3 to 50 mN per pin) is performed, and each contact terminal 47 and each electrode 3 are connected with low resistance (0.01Ω to 0.1Ω).
In this state, when performing a burn-in test on the semiconductor element 2, the temperature control system 140 controls the heater 141 or the cooling jig of the sample stage 162 to control the temperature of the semiconductor wafer 1 mounted on the sample stage 162. It is executed by.
Furthermore, the operating power and the operation test signal are exchanged between the semiconductor element formed on the semiconductor wafer 1 and the tester 170 through the cable 171, the wiring board 50, the multilayer film 44, and the contact terminal 47, It is determined whether or not the operating characteristics of the semiconductor element are acceptable. At this time, in the multilayer film 44, as shown in FIG. 4, a ground layer 49 is provided opposite to the lead-out wiring 48 connected to each contact terminal 47 with the insulating film 66 (74) interposed therebetween, and the lead-out wiring 48 is provided. The impedance Z0 is set to about 50 ohms, and matching with the tester circuit is performed to prevent disturbance and attenuation of the electric signal transmitted through the lead-out wiring 48, so that the high frequency (100 MHz to several MHz) of the semiconductor element can be obtained. It is possible to realize an electrical property inspection using a high-speed electrical signal that can handle up to about 10 GHz).
[0056]
Further, the series of test operations described above is performed for each of the plurality of semiconductor elements formed on the semiconductor wafer 1 to determine whether or not the operation characteristics are acceptable.
Next, the manufacturing process of a semiconductor element is demonstrated using FIG.
In step 200, for example, functional elements are formed on a substrate such as Si, a multilayer wiring layer connected to each functional element is formed thereon, and finally a large number of electrodes connected to the outside are formed at a narrow pitch. This is a wafer manufacturing process for forming a semiconductor element (chip) to be completed as a chip in a wafer state in parallel with the density. Step 201 is a wafer inspection process in which the inspection of the electrical characteristics of the semiconductor element (chip) 2 formed in the wafer state is performed using the inspection apparatus having the probing apparatus described above. When the semiconductor element 2 is a memory element such as a DRAM, in the wafer inspection process 201, a defective bit of the detected memory cell is cut into a redundant memory cell by irradiating the bit repair link with a laser beam and cutting it. Switch to make corrections. In addition, when the semiconductor element has a logic circuit and has a programming element for adjusting electrical characteristics, in the wafer inspection process 201, the resistance or capacitance of the programming element or the The inductance can be adjusted to correct for optimal electrical characteristics. In addition, a fatal failure chip is detected and selected. In the wafer inspection, a burn-in test may be performed. Step 202 is a process of cleaning the wafer.
[0057]
Step 203 is a dicing process for separating the semiconductor element 2 from the wafer state. Step 204 is an assembling process for mounting each semiconductor element 2 or assembling and sealing with resin. Step 205 is a step of performing a primary inspection on the semiconductor device in which the semiconductor elements are assembled. Step 206 is a step of performing a burn-in test on the semiconductor device in which the semiconductor elements are assembled. Step 207 is a step of performing a secondary inspection on the semiconductor device subjected to the burn-in test. Step 208 is a screening inspection process for screening the semiconductor device based on the secondary inspection. Step 209 is a step of performing an appearance inspection including the lead terminals of the assembled semiconductor device. Naturally, when the resin is sealed and numbered, appearance inspection is also performed on these. As described above, non-defective semiconductor devices are selected and commercialized.
[0058]
As described above, by using the probing apparatus according to the present invention, it is possible to perform high-speed, high-speed operation tests with high-density signals with the electrodes of semiconductor elements as the contact target, and easy to change the electrode pattern. It can correspond to. In particular, it is possible to ensure good contact with the electrode material with a small pressing force (100 mN or less per pin, desirably 50 mN or less), and it is not necessary to scribe the electrode with a contact terminal, so that the electrode material is damaged. In order to prevent damage to the electrodes, as shown in FIG. 19A, a wafer inspection is performed in a wafer inspection process 201 in which an electrical operation test of a device in a semiconductor device manufacturing process is performed to make a non-defective product determination. As shown in FIG. 19B, the post-probing cleaning step 202 that is normally performed after the step 201 is not necessary, and inspection is prevented by preventing damage to the electrodes or generation of debris during the inspection. Therefore, it is possible to prevent the cause of the decrease in yield due to the above, and to improve the yield of the semiconductor element and to manufacture the semiconductor element with a shortened inspection process time.
[0059]
【The invention's effect】
According to the present invention, at least one of the following effects can be obtained.
According to the present invention, the probing of a narrow pitch multi-pin as the density of a semiconductor element is increased can be realized stably with a low load without damaging the semiconductor element, and a high-speed electric signal, that is, a high-frequency electric signal ( 100 MHz to several tens of GHz) can be transmitted, and the electrical characteristics of the semiconductor element can be inspected to produce a high-quality semiconductor element.
In addition, according to the present invention, a group of contact terminals having pointed tips is inspected by providing a compliance mechanism that eliminates slack in the region portion where the contact terminals having pointed tips in the multilayer film are juxtaposed, and parallels them. With a low resistance of about 0.05Ω to 0.1Ω without generating any scratches on the electrode material, etc. by simply pressing the group of electrodes on the object with a low load per pin (about 3 to 50 mN). A high-quality semiconductor device that realizes stable connection and enables transmission of high-speed electrical signals, that is, high-frequency electrical signals (high frequency of about 100 MHz to several tens GHz), and inspects the electrical characteristics of the semiconductor devices. The effect which can be manufactured is produced.
[0060]
Further, according to the present invention, in the wafer state, one or many of the semiconductor elements (chips) arranged in parallel are simultaneously subjected to the surface with a small contact pressure (about 3 to 50 mN per pin). The effect of being able to perform an operation test on each semiconductor element with a tester by securely connecting the electrode 3 made of oxide or the like, such as Al or solder, with a stable low resistance value of about 0.05Ω to 0.1Ω. Play. In other words, according to the present invention, it is possible to cope with the high density and narrow pitch of the electrodes, and also enables the inspection by simultaneous probing of a plurality of chips, and the operation test by the high-speed electric signal (high frequency of about 100 MHz to several tens GHz). As a result, a high-quality semiconductor device can be manufactured.
[0061]
Further, according to the present invention, by using a material that can be used at a high temperature such as polyimide as the material of the multilayer film (insulating film), an operation test at a high temperature such as a burn-in test can be performed, and as a result, High quality semiconductor elements can be manufactured.
Further, according to the present invention, by connecting the pointed connection terminal with the lead-out wiring of the multilayer film through a metal joint such as an anisotropic conductive sheet or solder, a large number of points can be easily formed on the multilayer film. Pointed connection terminals can be juxtaposed.
[0062]
Further, according to the present invention, it is possible to prevent the cause of the decrease in yield due to the inspection, and to produce a high-quality semiconductor element with a high yield.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a wafer which is an object to be inspected on which semiconductor elements (chips) are arranged, and a perspective view showing a semiconductor element (chip).
FIG. 2 is a cross-sectional view showing a main part of the first embodiment of the probing apparatus according to the present invention.
3 is a cross-sectional view showing a state in which the tips of contact terminals arranged in parallel with the multilayer film are in contact with the surface of the electrode on the object to be inspected in the first embodiment of the probing device shown in FIG. 2; .
FIG. 4 is a diagram showing a partial cross section of a multilayer film in which an extraction wiring and a ground layer are disposed facing each other with an insulating film interposed therebetween.
FIG. 5 is a cross-sectional view showing a main part of a probing device according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a main part of a third embodiment of a probing device according to the present invention.
7 is a cross-sectional view showing a state in which the tips of contact terminals arranged in parallel with a multilayer film are in contact with the surface of an electrode on an object to be inspected in the third embodiment of the probing device shown in FIG. 6; .
FIG. 8 is a cross-sectional view showing a main part of a fourth embodiment of a probing device according to the present invention.
FIG. 9 is a cross-sectional view showing a portion in which contact terminals are arranged side by side on a multilayer film in a fifth embodiment of a probing apparatus according to the present invention.
FIG. 10 is a cross-sectional view showing a portion in which contact terminals are arranged side by side on a multilayer film in a sixth embodiment of a probing apparatus according to the present invention.
11A is a plan view showing an embodiment of a polyimide film on which a contact terminal and a lead-out wiring are formed in the probing apparatus according to the present invention, and FIG. 11B is a perspective view thereof.
12A is a plan view showing another embodiment of the polyimide film on which the contact terminal and the lead-out wiring are formed in the probing apparatus according to the present invention, and FIG. 12B is a perspective view thereof.
FIG. 13 is a sectional view showing dimensions and shapes of a contact terminal and a multilayer film in which the contact terminals are arranged in parallel in the probing apparatus according to the present invention.
FIG. 14 is a cross-sectional view showing the first half of a manufacturing process for manufacturing a multilayer film including a pressing member and a frame in the first to fourth embodiments of the probing apparatus according to the present invention.
FIG. 15 is a cross-sectional view showing the latter half of the manufacturing process for manufacturing a multilayer film including the pressing member and the frame in the first to fourth embodiments of the probing apparatus according to the present invention.
FIG. 16 is a cross-sectional view showing a manufacturing process for manufacturing a multilayer film including a pressing member and a frame in a fifth embodiment of a probing apparatus according to the present invention.
FIG. 17 is a sectional view showing a manufacturing process for manufacturing a multilayer film including a pressing member and a frame in a sixth embodiment of a probing apparatus according to the present invention.
FIG. 18 is a diagram showing an overall schematic configuration showing an embodiment of an inspection system according to the present invention.
FIG. 19 is a diagram showing a manufacturing process for manufacturing a semiconductor device according to the present invention, and assembling the semiconductor device to manufacture a semiconductor device;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wafer, 2 ... Semiconductor element (chip), 3 ... Electrode (contact material), 40 ... Support member (upper fixing plate), 41 ... Center pivot, 41a ... Lower spherical surface, 42 ... Spring probe, 43 ... Holding member (Presser plate), 43a ... projecting portion, 43b ... lower surface, 43c ... taper (tilt), 44 ... multilayer film, 44a ... area portion, 44b ... peripheral portion, 45 ... frame, 46 ... buffer layer, 47 ... contact terminal, 48 ... Lead-out wiring, 49 ... Ground layer, 50 ... Wiring substrate, 50a ... Electrode, 50c ... Connection terminal, 50d ... Via, 51 ... Via, 52 ... Anisotropic conductive sheet, 55 ... Knock pin, 61 ... Polyimide film, 62 ... Electrode, 65 ... Polyimide film, 66 ... Intermediate polyimide film, 68 ... Polyimide protective film, 69 ... Via, 70 ... Anisotropic conductive sheet, 71 ... Polyimide film, 72 ... Bump, 73 ... Plating film, 74 ... polyimide film, 75 ... polyimide protective film, 91 ... rhodium plating, 101 ... LSI forming wafer region, 102 ... contact terminal forming mold material, 103 ... cut, 120 ... probe system, 120a ... probing Device: 140 ... Temperature control system 141 ... Heater 150 ... Drive control system 151 ... Operation unit 160 ... Sample support system 162 ... Sample stage 164 ... Elevating shaft 165 ... Elevating drive unit 167 ... X-Y Stage, 170 ... Tester

Claims (16)

ウエハに複数個の半導体素子を形成する工程と、該半導体素子を複数個一括して検査する工程と、該ウエハをダイシングする工程を有する半導体装置の製造方法であって、
該検査工程は、該半導体素子の位置決めを行う工程と、複数個の接触端子を該複数個の半導体素子各々の電極に接触させる工程と、該接触端子と電気的に接続されている配線と絶縁層を有する配線フィルムを介して、該半導体素子とテスタとの間で試験信号の授受を行う工程を有し、
該複数個の接触端子を該複数個の半導体素子各々の電極に接触させる工程では、型材を異方性エッチングして形成した複数個の穴を型にしてめっき形成した複数個の部分と、該複数個のめっき部分と別に形成された該配線フィルムとを、一の異方性導電性シートを介して一括して接合することにより形成された接触端子を該半導体素子の電極に接触させることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, comprising: a step of forming a plurality of semiconductor elements on a wafer; a step of collectively inspecting a plurality of the semiconductor elements; and a step of dicing the wafer.
The inspection step includes a step of positioning the semiconductor element, a step of bringing a plurality of contact terminals into contact with electrodes of each of the plurality of semiconductor elements, and a wiring electrically connected to the contact terminals. A step of transferring test signals between the semiconductor element and the tester via the wiring film having a layer;
In the step of bringing the plurality of contact terminals into contact with the electrodes of the plurality of semiconductor elements, a plurality of portions formed by plating using a plurality of holes formed by anisotropic etching of the mold material, Contacting the contact terminals formed by joining a plurality of plated portions and the wiring film formed separately through one anisotropic conductive sheet to the electrodes of the semiconductor element A method of manufacturing a semiconductor device. 請求項１に記載の半導体装置の製造方法であって、
前記接触端子は、前記めっき部分と前記配線フィルムとを接合した後に前記型材を除去して形成されたことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the contact terminal is formed by removing the mold material after joining the plated portion and the wiring film. ウエハに複数個の半導体素子を形成する工程と、該半導体素子を複数個一括して検査する工程と、該ウエハをダイシングする工程を有する半導体装置の製造方法であって、
該検査工程は、該半導体素子の位置決めを行う工程と、複数個の接触端子を該複数個の半導体素子各々の電極に接触させる工程と、該複数個の接触端子と電気的に接続されている配線を介して、該半導体素子とテスタとの間で試験信号の授受を行う工程を有し、
該複数個の接触端子を該複数個の半導体素子各々の電極に接触させる工程では、型材を異方性エッチングして形成した複数個の穴を型にしてめっき形成した複数個の部分と、該複数個のめっき部分と別に形成された該配線とを、一の異方性導電性シートを介して一括して接合することにより形成された接触端子を該半導体素子の電極に接触させることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, comprising: a step of forming a plurality of semiconductor elements on a wafer; a step of collectively inspecting a plurality of the semiconductor elements; and a step of dicing the wafer.
The inspection step includes a step of positioning the semiconductor element, a step of bringing a plurality of contact terminals into contact with electrodes of the plurality of semiconductor elements, and an electrical connection with the plurality of contact terminals. A step of transferring test signals between the semiconductor element and the tester via wiring;
In the step of bringing the plurality of contact terminals into contact with the electrodes of the plurality of semiconductor elements, a plurality of portions formed by plating using a plurality of holes formed by anisotropic etching of the mold material, A contact terminal formed by collectively joining a plurality of plated portions and the wiring formed separately through one anisotropic conductive sheet is brought into contact with the electrode of the semiconductor element. A method for manufacturing a semiconductor device. 請求項３に記載の半導体装置の製造方法であって、
前記接触端子は、前記めっき部分と前記配線とを接合した後に前記型材を除去又は剥離して形成されたことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the contact terminal is formed by removing or peeling the mold material after joining the plated portion and the wiring. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法であって、
前記接触端子を前記半導体素子の電極に接触させる工程では、該接触端子を押さえる押さえ部材の複数の個所で該接触端子に加わる力を調節しながら、該接触端子群の先端面を該半導体素子の電極群の面に平行出しして、該接触端子と該半導体素子の電極を所望の圧力で接触させることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device according to any one of claims 1 to 4,
In the step of bringing the contact terminal into contact with the electrode of the semiconductor element, while adjusting the force applied to the contact terminal at a plurality of locations of a pressing member that holds the contact terminal, the tip surface of the contact terminal group is placed on the semiconductor element. A method for manufacturing a semiconductor device, wherein the contact terminal and the electrode of the semiconductor element are brought into contact with each other at a desired pressure in parallel with a surface of an electrode group. 請求項１又は２に記載の半導体装置の製造方法であって、
前記配線フィルムと前記テスタは配線基板により電気的に接続され、該配線基板には支持部材が取り付けられ、さらに該支持部材には該接触端子を押さえる押さえ部材が接続されており、
該支持部材と該押さえ部材により、前記接触端子群の先端面が前記半導体素子の電極群の面に倣って平行出しして、該接触端子を前記半導体素子の電極に接触させることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 1 or 2 ,
The wiring film and the tester are electrically connected by a wiring board, a supporting member is attached to the wiring board, and a pressing member that presses the contact terminal is connected to the supporting member,
The front end surface of the contact terminal group is made parallel to the surface of the electrode group of the semiconductor element by the support member and the pressing member, and the contact terminal is brought into contact with the electrode of the semiconductor element. A method for manufacturing a semiconductor device. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法であって、
前記接触端子を前記半導体素子の電極に接触させる工程では、
前記接触端子に加わる力を、前記接触端子を押さえる押さえ部材の複数の個所で調節することにより、前記接触端子と前記半導体素子の電極を所望の圧力で接触させることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device according to any one of claims 1 to 4,
In the step of bringing the contact terminal into contact with the electrode of the semiconductor element,
Manufacturing the semiconductor device, wherein the contact terminal and the electrode of the semiconductor element are brought into contact with each other at a desired pressure by adjusting a force applied to the contact terminal at a plurality of locations of a pressing member that holds the contact terminal. Method. 請求項７に記載の半導体装置の製造方法であって、
前記接触端子を、前記押さえ部材を支持する支持軸によって、所望の傾きをもって前記半導体素子の電極と接触させることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 7,
A method of manufacturing a semiconductor device, wherein the contact terminal is brought into contact with an electrode of the semiconductor element with a desired inclination by a support shaft that supports the pressing member. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法であって、
前記接触端子を前記半導体素子の電極に接触させる工程では、
前記接触端子を、前記接触端子を押さえる押さえ部材の中心付近で支持されている支持軸により、所望の傾きをもって前記半導体素子の電極に接触させることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device according to any one of claims 1 to 4,
In the step of bringing the contact terminal into contact with the electrode of the semiconductor element,
A method of manufacturing a semiconductor device, wherein the contact terminal is brought into contact with an electrode of the semiconductor element with a desired inclination by a support shaft supported in the vicinity of the center of a pressing member that holds the contact terminal. 請求項７〜９のいずれか１項に記載の半導体装置の製造方法であって、
前記押さえ部材を支持する支持軸の周辺に配置された複数のスプリングを有する部材を用いて、前記接触端子と前記半導体素子の電極を所望の圧力で接触させることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device according to any one of claims 7 to 9,
A method for manufacturing a semiconductor device, comprising: using a member having a plurality of springs arranged around a support shaft that supports the pressing member; and contacting the contact terminal and the electrode of the semiconductor element with a desired pressure. . 請求項７〜１０のいずれか１項に記載の半導体装置の製造方法であって、
前記接触端子は、該接触端子と電気的に接続されている配線と絶縁層を有する配線フィルムのうち、前記押さえ部材により押し出された領域に配置されていることを特徴とする半導体装置の製造方法。It is a manufacturing method of the semiconductor device according to any one of claims 7 to 10,
The contact terminals of the wiring film having a wiring and an insulating layer which is electrically connected to said contact terminals, a method of manufacturing a semiconductor device characterized by being arranged in a region extruded by the pressing member . 請求項７〜１１のいずれか１項に記載の半導体装置の製造方法であって、
前記接触端子を前記半導体素子の電極に接触させる工程では、該接触端子をウエハ上の半導体素子の電極に接触させることを特徴とする半導体装置の製造方法。It is a manufacturing method of the semiconductor device according to any one of claims 7 to 11,
In the step of bringing the contact terminal into contact with the electrode of the semiconductor element, the contact terminal is brought into contact with the electrode of the semiconductor element on the wafer. 請求項７〜１２のいずれか１項に記載の半導体装置の製造方法であって、前記接触端子は角錐形状であることを特徴とする半導体装置の製造方法。  13. The method for manufacturing a semiconductor device according to claim 7, wherein the contact terminal has a pyramid shape. 請求項７〜１３のいずれか１項に記載の半導体装置の製造方法であって、前記接触端子は四角錐形状であることを特徴とする半導体装置の製造方法。  14. The method of manufacturing a semiconductor device according to claim 7, wherein the contact terminal has a quadrangular pyramid shape. 請求項１に記載の半導体装置の製造方法であって、前記配線フィルムは前記接触端子を有する面と反対側に緩衝層を有することを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the wiring film has a buffer layer on a side opposite to the surface having the contact terminals. 請求項７〜１５のいずれか１項に記載の半導体装置の製造方法であって、前記型材はシリコンであることを特徴とする半導体装置の製造方法。  16. The method of manufacturing a semiconductor device according to claim 7, wherein the mold material is silicon.
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