JP3834413B2 - 位相制御回路および位相制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はDPLL(Digital Phased Lock Loop)回路、特にDSU(Digital Service Unit)などのデジタル回線網接続装置と、PHS(Personal Handy Phone System) などの無線装置とを接続する際に同期をとるために使用するDPLL回路の制御方法に関するものである。
【０００２】
【従来技術の説明】
図13は、従来のデジタル回線網接続装置と無線装置を接続した場合のDPLL回路の構成図である。
【０００３】
デジタル回線網がデジタル回線網接続装置101に接続され、デジタル回線網接続装置101から出力される同期信号FRMがDPLL回路の位相比較回路201の第1の入力端子に入力される。
【０００４】
位相比較回路より出力される位相の遅れを示す分周比制御信号UPは、第1の分周回路301の第1の入力端子に入力され、位相比較回路より出力される位相の進みを示す分周比制御信号DNは、第1の分周回路301の第2の入力端子に入力され、マスタークロック信号MCKは、第1の分周回路301のクロック入力端子に入力される。
【０００５】
第1の分周回路301の出力信号CKは、第2の分周回路302の入力および無線装置401の動作クロック入力端子に入力され、第2の分周回路302の出力CMPは、位相比較回路201の第2の入力端子に入力される。
【０００６】
次に、図14のタイミングチャートを用いて、従来回路の動作について説明する。
本回路は第1の分周回路の分周比をN、第2の分周回路の分周比をMとしたときMCKの周波数／(M×N)＝FRMの周波数 となるように設定される回路である。
【０００７】
まず、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【０００８】
同期信号FRMより分周回路出力CMPの方が位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。分周比制御信号UPは第1の分周回路の分周比をN-1に制御するために出力されるもので予め設定された所定の期間出力される。
【０００９】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号DNは第1の分周回路の分周比をN+1に制御するために出力されるもので、予め設定された所定の期間出力される。
また、上記以外のUPまたはDNにより制御されない時間は分周回路の分周比はNになる。
【００１０】
同期信号FRMと分周回路出力CMPの位相が常に同じになるようにDPLL回路は動作する。この動作によりDPLL回路から出力されるクロック信号CKに基づいて動作する無線装置と同期信号FRMを出力するデジタル回線網接続装置とが同期して動作する事が可能となる。
【００１１】
【発明が解決しようとする課題】
上記のようにデジタル回線網接続装置と無線装置を接続した場合、無線装置側がデジタル回線網接続装置側に同期するようにDPLL回路を動作させるが、位相比較周期ごとにクロックの抜き差しが行われる。
【００１２】
無線装置側は、送信時の伝送速度の精度が規定されているのが普通であるが、送信中にDPLL回路の分周比が切り替わることにより、伝送速度の精度が規格以下になってしまう場合があり、問題となっていた。
【００１３】
また、無線システム側の受信中にDPLLの分周比が切り替わることにより、受信データを誤ってしまう可能性があるという問題があった。
【００１４】
【課題を解決するための手段】
上記のような課題を解決するために本発明の代表的な構成によれば、第1の装置より入力される同期信号に応じて第2の装置へクロック信号を出力し、前記第1の装置と前記第2の装置との同期をとる位相制御回路において、前記第2の装置が出力する位相制御禁止信号に応じて、位相制御動作を停止する位相制御停止回路を有することを特徴とする。
【００１５】
また、同期信号と制御対象信号とを比較して位相差を検出する工程と、前記位相差に応じて前記制御対象信号の位相を制御し、装置へ供給する工程とを有する位相制御方法において、前記装置が前記制御対象信号の位相の制御を禁止する状態となったことを検出する工程と、前記装置が前記制御対象信号の位相の制御を禁止する状態となったことに応じて前記制御対象信号の位相の制御を禁止する工程とを有することを特徴とする。
【００１６】
【発明の実施の形態】
（第1の実施の形態）
図1は、本発明の第1の実施の形態のDPLL回路を示す回路図である。
デジタル回線網はデジタル回線網接続装置101に接続されている。デジタル回線網接続装置101からの同期信号出力は、DPLL回路の位相比較回路201の第1の入力端子に接続され、同期信号FRMが位相比較回路201に入力される。
【００１７】
位相比較回路201より出力される位相の遅れを示す分周比制御信号UPは、第1のANDゲート502の第1の入力端子に入力される。ANDゲート502の出力信号UP2は第1の分周回路301の第1の入力端子に入力される。
【００１８】
また、位相比較回路より出力される位相の進みを示す分周比制御信号DNは、第2のANDゲート503の第1の入力端子に入力される。ANDゲート503の出力信号DN2は第1の分周回路301の第2の入力端子に入力される。
【００１９】
また、マスタークロック信号MCKは、第1の分周回路301のクロック入力端子に入力される。
【００２０】
第1の分周回路301の出力クロック信号CKは、第2の分周回路302の入力端子および無線装置402の動作クロック入力端子に接続され、第2の分周回路302の出力信号CMPは、位相比較回路201の第2の入力端子に入力される。
【００２１】
無線装置402からは、無線装置402自身が送信状態にあるかどうかを示すタイミング信号TXが出力され、インバータ501に入力される。インバータ501の出力信号は第1のANDゲート502および第2のANDゲート503それぞれの第2の入力端子に入力される。
【００２２】
次に、図2のタイミングチャートを用いて本発明のDPLL回路の動作について説明をする。
【００２３】
通常の動作、つまり無線装置402が送信状態でない場合の動作について説明する。
【００２４】
まず、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【００２５】
同期信号FRMを基準として、分周回路出力信号CMPの位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。
【００２６】
ここで無線装置402が送信状態でない場合、送信状態を示す信号であるTXはLレベルが出力されている。従って、インバータ501を介してANDゲート502および503の第2の入力端子には、それぞれHレベルの信号が入力されている。
【００２７】
つまり、分周比制御信号UPが出力されている期間、ANDゲート502の出力信号UP2もHレベルとなり、分周回路301に与えられる。
【００２８】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号UPが出力された場合と同様に、分周比制御信号DNが出力されている期間、ANDゲート503の出力信号DN2もHレベルとなり、分周回路301に与えられる。
【００２９】
ANDゲート502および503からの出力信号UP2、DN2は、それぞれ分周回路301の分周比を変化させるものである。
【００３０】
この動作によりDPLL回路から出力されるクロック信号CKに基づいて動作する無線装置と同期信号FRMを出力するデジタル回線網接続装置とが同期して動作する事が可能となる。
【００３１】
次に無線装置402が送信状態である場合について説明する。
無線装置402が送信状態である場合は、信号TXがHレベルとなる。
無線装置402から出力される信号TXがHレベルである場合は、インバータ501を介してANDゲート502および503の第2の入力端子には、それぞれLレベルの信号が入力されている。
【００３２】
つまりTXがHレベルである期間は、ANDゲート502および503の第2の入力端子には常にLレベルが入力されている。そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。従って、位相比較回路201が分周比を制御するための信号UPあるいはDNを出力している状態であっても、その信号はANDゲート502および503によってマスクされ、分周回路301には伝えられない。
【００３３】
つまり、無線装置402が送信状態であることを示す信号TXはDPLLに対して位相制御を禁止する信号として働く。これにより同期信号FRMと分周回路出力CMPとの比較結果には関わらず、分周回路301の分周比は一定となる。
【００３４】
以上のように、第1の実施の形態によれば、無線装置が送信状態の時に位相制御を行なわない構成としたので、送信時に分周比が変化してしまうことはなく、伝送速度の精度が規格を割ってしまう恐れはない。
【００３５】
（第2の実施の形態）
図3は、本発明の第2の実施の形態のDPLL回路を示す回路図である。
本発明の第2の実施の形態のDPLL回路は、基本的な構成は第1の実施の形態のDPLL回路とほぼ同様であるが、第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、受信状態を示すタイミング信号RXを出力する無線装置403が配置される。
【００３６】
次に、図4のタイミングチャートを用いて動作の説明をする。
動作についても、第1の実施の形態とほぼ同様であるが、第1の実施の形態では送信状態を表す信号TXに基づいて分周回路の分周比をNに固定するのに対し、第2の実施の形態では受信状態を示すタイミング信号であるRXに基づいて、分周回路301の分周比がNに固定される。
【００３７】
以上のように、第2の実施の形態によれば、無線装置が受信状態の時に位相制御を行わない構成としたので、受信中にDPLLの分周比が切り替わることがなく、受信データの誤りを防止する事が可能である。
【００３８】
（第3の実施の形態）
図5は、本発明の第3の実施の形態のDPLL回路を示す回路図である。
第3の実施の形態においては第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、送信状態を示すタイミング信号TXおよび受信状態を示すタイミング信号RXの両方を出力する無線装置404が配置されている。また第1の実施の形態におけるインバータ501に替えてNORゲート504が配置され、NORゲート504の入力端子には、それぞれ無線装置404からの出力である送信状態を示すタイミング信号TXおよび受信状態を示すタイミング信号RXが入力されている。またNORゲート504の出力信号は、第1のANDゲート502および第2のANDゲート503それぞれの第2の入力端子に入力される。
【００３９】
次に、図6のタイミングチャートを用いて本発明のDPLL回路の動作について説明をする。
通常の動作、つまり無線装置404が送信状態でも受信状態でもない場合の動作について説明する。無線装置404が通常動作を行っている場合、送信状態を示す信号であるTXおよび受信状態を示す信号RXは共にLレベルが出力されている。従って、NORゲート504を介してANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。
【００４０】
ここで、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【００４１】
同期信号FRMより分周回路出力CMPの方が位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。送信状態を示す信号TXおよび受信状態を示す信号RXが共にLレベルである場合、ANDゲート502の第2の入力端子にはHレベルが入力されているため、分周比制御信号UPが出力されている期間、ANDゲート502の出力信号UP2もHレベルとなり、分周回路301に与えられる。
【００４２】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号UPが出力される場合と同様に、分周比制御信号DNが出力されている期間、ANDゲート503の出力信号DN2もHレベルとなり、分周回路301に与えられる。
【００４３】
ANDゲート502および503からの出力信号UP2、DN2はぞれぞれ分周回路301の分周比を変化させるものである。
【００４４】
次に通常動作でない場合について説明する。
無線装置402が送信状態である場合、つまり無線装置402から出力される信号TXがHレベルである場合は、当然、受信状態を示す信号であるRXはLレベルである。一方、無線装置402が受信状態である場合、つまり無線装置402から出力される信号RXがHレベルである場合は、送信状態を示す信号であるTXはLレベルである。
【００４５】
つまり無線装置が送信状態、受信状態、いずれかの状態にある場合はNORゲート504から出力される信号はLレベルとなる。従ってANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力されている。
【００４６】
そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。
【００４７】
つまり、無線装置404が送信状態あるいは受信状態である場合は、同期信号FRMと分周回路出力CMPとの比較結果には関わらず、分周回路301の分周比は一定である。
【００４８】
以上のように、第3の実施の形態によれば、無線装置が送信状態および受信状態の時に位相制御を行わない構成としたので、送信時の伝送速度の精度が規格を割ることはない上に、受信中の分周比の切り替えによる受信データの誤りを防止する事が可能である。
【００４９】
（第4の実施の形態）
図7は、本発明の第4の実施の形態のDPLL回路を示す回路図である。
本発明に係わるような無線装置においては、その無線装置が常に送信あるいは受信状態となる場合が考えられる。しかしながらこのような無線装置においても、無線装置は、ある送信または受信タイミングと、これに隣り合わせる送信または受信タイミングとの間に、隣り合わせた送受信の信号が重なり合わない様に、ガードタイミングというものが設けてある。
【００５０】
第4の実施の形態では、基本的な構成は第1の実施の形態と同様であるが、第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、上記のガードタイミングを示すタイミング信号GURDを出力する無線装置405が配置される。
【００５１】
無線装置405から出力されるガードタイミングを示すタイミング信号GURDが、ANDゲート502の第2の入力とANDゲート503それぞれの第2の入力端子に入力される。
【００５２】
次に、図8のタイミングチャートを用いて動作の説明をする。
無線装置405がガードタイミングではないとき、つまり出力されるタイミング信号GURDがLレベルである時は、ANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力されている。
【００５３】
そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。
【００５４】
一方、 無線装置405がガードタイミングであるとき、つまり出力されるタイミング信号GURDがHレベルである時は、ANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路201からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周比を制御する。
【００５５】
つまりガードタイミングを示す信号GURDはDPLLに対して位相制御を許可する信号として働く。
【００５６】
以上のように、第4の実施の形態によれば、無線装置が常に送信状態および受信状態となる可能性がある装置の場合でも、送信状態および受信状態の時に位相制御を行わない構成とすることが可能となる。さらに送信時の伝送速度の精度が規格を割ることはなく、受信中の分周比の切り替えによる受信データの誤りを防止する事が可能である。
【００５７】
（第5の実施の形態）
図9は、本発明の第5の実施の形態のDPLL回路を示す回路図である。
第1ないし第3の実施の形態では送信状態あるいは受信状態である間は、分周回路の分周比制御は行われない。また、第4の実施の形態ではガードタイミングの期間のみ、分周回路の分周比制御を行い、それ以外のタイミングにおいては分周回路の分周比制御は行われない。
【００５８】
しかしながら、このように分周比制御を行わない期間を大きく取った場合、分周回路出力CMPの位相と同期信号FRMとの位相差が所定の範囲以下の状態（ロックした状態）になるまでの時間が長くなってしまう場合が有る。
【００５９】
そこで、本発明第5の実施の形態による構成は、上記の第1から第4の実施の形態の位相比較回路201に替えて、同期信号FRMと分周回路出力CMPの位相差が所定の範囲内に入っているときDPLL回路がロックしている事を示すロック検出信号LOCKを出力する位相比較回路202が配置されている。ロック検出信号LOCKはNANDゲート506の第1の入力端子に入力され、NANDゲート506の第2の入力端子には無線装置405より出力されるガードタイミングであることを示すタイミング信号GURDがインバータ505を介して／GURDとして入力されている。
【００６０】
NANDゲート506の出力信号がANDゲート502および503それぞれの第2の入力端子に入力される。
その他の構成に関しては他の実施の形態と同様である。
【００６１】
次に、図10のタイミングチャートを用いて動作の説明をする。
DPLL回路がロックしていない状態、つまり同期信号FRMと分周回路出力CMPの位相差が大きい状態では、位相比較回路202より出力されるロック検出信号LOCKはLレベルの出力である。したがってNANDゲート506から出力される信号は、／GURDのレベルに関わらずHレベルとなる。
【００６２】
つまりDPLL回路がロックしていない状態ではANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路201からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周回路301の分周比を制御する。
【００６３】
DPLL回路がロックしている状態、同期信号FRMと分周回路出力CMPの位相差が所定の範囲以下となった状態では、位相比較回路202より出力されるロック検出信号LOCKはHレベルの出力である。よってNANDゲート506の出力する信号は／GURDのレベルに応じて変化する。
【００６４】
NANDゲート506の出力する信号は／GURDのレベルがHレベルである時はLレベルとなり／GURDのレベルがLレベルである時はHレベルとなる。
【００６５】
つまりDPLL回路がロックしている状態ではガードタイミングである事を示すタイミング信号GURDがHレベルであるガードタイミング時のみANDゲート502および503のそれぞれの第2の入力端子にHレベルの信号が入力されている。
【００６６】
したがってDPLL回路がロックしている状態では、第4の実施の形態における回路と同様の動作をする。
【００６７】
以上のように、第5の実施の形態によれば、第1から第4の実施の形態のように分周比制御を行わない期間を大きく取ることによって、DPLL回路がロックするまでの引き込み時間が必要以上に長くなってしまうことが解決できる。またDPLL回路がロックした状態においては送信状態および受信状態の時に位相制御を行わない構成とすることが可能であり、送信時の伝送速度の精度が規格を割ることはない点、および、受信中の分周比の切り替えよる受信データの誤りを防止する事が可能である点を兼ね備えることが可能である。
【００６８】
また、ロック状態から何らかの原因によりロックしていない状態になっても、高速にもとのロック状態にすることが可能になる。
【００６９】
また本実施の形態ではロックした状態において第4の実施の形態と同様の動きをする回路で説明したが、第1から第3の実施の形態と同様の動きをする回路にすることも適宜論理ゲートを変更することによって可能である。
【００７０】
（第6の実施の形態）
図11は、本発明の第6の実施の形態のDPLL回路を示す回路図である。
第1から第5の実施の形態では、同期信号FRMと分周回路出力CMPとに位相差が検出された場合、その結果は位相差の大小に関わらず分周比制御信号UPあるいはDNとして位相比較回路より出力される。そして分周比制御信号UPあるいはDNが出力されたタイミングが分周比制御を行う事を禁止されている期間（送信状態や受信状態中）以外では、そのままANDゲート502および503を介してUP2、DN2として分周回路に伝えられる。これでは、ほとんど位相に差がなく分周比制御を行なう必要がない状態でも、必ず分周比の制御が行われてしまう。
【００７１】
そこで、本発明第6の実施の形態による構成は、上記の第5の実施の形態の位相比較回路に替えて、同期信号FRMと分周回路出力CMPの位相差が第1の設定範囲内に入っているときDPLLがロックしている事を示す第1のロック検出信号LOCKを出力し、さらに、同期信号FRMと分周回路出力CMPの位相差が第2の設定範囲内に入っていて、位相差が小さい状態でロックしている事を示す第2のロック検出信号LOCK2を出力する位相比較回路203が配置される。
【００７２】
第1のロック検出信号LOCKはNANDゲート506の第1の入力端子に入力されている。無線装置405から出力されるガードタイミングを示すタイミング信号GURDは、インバータ回路505に入力され、インバータ回路505の出力信号がORゲート507の第1の入力端子に入力されている。ORゲート507の第2の入力端子には、第2のロック検出信号LOCK2が入力されている。NANDゲート506の第2の入力端子にはORゲート507の出力信号が入力されている。
【００７３】
NANDゲート506の出力信号がANDゲート502および503それぞれの第2の入力端子に入力される。
その他の構成に関しては他の実施の形態と同様である。
【００７４】
次に、図12のタイミングチャートを用いて動作の説明をする。
DPLL回路がロックしていない状態、つまり同期信号FRMと分周回路出力CMPの位相差が第1の所定の値よりも大きい状態では、位相比較回路203より出力される第1ロック検出信号LOCKはLレベルの出力である。したがってNANDゲート506から出力される信号は、第2の入力端子に与えられる信号のレベル関わらずHレベルとなる。
【００７５】
つまりDPLL回路がロックしていない状態ではANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路203からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周回路301の分周比を制御する。
【００７６】
同期信号FRMと分周回路出力CMPの位相差が第1の所定の範囲以下となった場合、位相比較回路203より出力される第1のロック検出信号LOCKはHレベルの出力である。
【００７７】
この時、NANDゲート506から出力される信号はNANDゲート506の第2の入力端子に与えられる信号により変化する。
【００７８】
NANDゲート506の第2の入力端子に与えられる信号はORゲート507の出力信号である。
【００７９】
ここで、同期信号FRMと分周回路出力CMPの位相差が第2の所定の範囲より大きい場合、位相比較回路203より出力される第2のロック信号LOCK2はLレベルであり、ORゲート507の第1の入力端子に与えられる。
【００８０】
したがってORゲート507の出力信号は、ORゲート507の第2の入力端子に与えられる信号のレベルをそのまま出力する。これは無線装置から出力された信号GURDをインバータ５０５により反転させた信号／GURDである。
【００８１】
つまり本実施の形態の回路構成では、第1の所定の範囲＞同期信号FRMと分周回路出力CMPの位相差＞第2の所定の範囲となる場合には前述の第5の実施の形態と同じ動作を行う。
【００８２】
同期信号FRMと分周回路出力CMPの位相差が第2の所定の範囲以下である場合、位相比較回路203より出力される第2のロック信号LOCK2はHレベルである。
【００８３】
したがってNANDゲート506の第2の入力端子にはHレベルの信号が与えられる。第1の入力端子に与えられている信号LOCKのレベルも当然Hレベルであるため、NANDゲート506の出力はLレベルとなり、ANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力される。
【００８４】
したがって第1の所定の範囲＞第2の所定の範囲＞同期信号FRMと分周回路出力CMPの位相差となる場合にはANDゲート502および503の出力信号UP2、DN2はLレベルとなり分周回路301における分周比の調整は行われない。
【００８５】
以上のように、第6の実施の形態によれば、分周比制御を行わなくて良い程度に位相差がない状態のときには、分周比制御を行わない事が可能となる。したがってDPLLがロックした状態のときのクロックの安定度を高くすることが可能となる。
【００８６】
なお本発明において、位相比較回路は、同期信号FRMと分周回路の出力CMPの立ち上がりエッジの位相を比較する構成で説明したが、例えば立ち下がりエッジを比較したり、立ち上がり・立ち下がりの両方を比較するなどの構成としても可能である。
【００８７】
同期信号FRMと分周回路の出力CMPを比較したが、同期信号を分周したクロックとを比較する構成としても良い。また、第2、第3の分周回路を設けても良く、その数を限定する物ではない。
【００８８】
本実施の形態では、第2の分周回路を設けたが、第1の分周回路のみで構成しても良い。
【００８９】
本実施の形態では、第1の分周回路の出力を無線装置のクロックとしたが、それ以外の分周回路の出力を無線装置のクロックとしても良い。
【００９０】
本実施の形態では、1回の位相比較に対して1回分周比の制御を行うように記載したが、複数回分周比の制御を行なう構成としても良い。
【００９１】
本実施の形態では、分周比制御を行う第1の分周回路の分周比の変化を±1としたが、この値は本実施の形態に限定される物ではない。
【００９２】
本実施の形態では、分周比制御を行う分周回路を一つ設けたが、その数は本実施の形態に限定される物ではない。
【００９３】
各信号の論理、論理回路の構成は本実施の形態に限定される物ではなく、制御方法を逸脱しない範囲で変更可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路図を示す。
【図２】第１の実施の形態のタイミングチャートを示す。
【図３】本発明の第２の実施の形態の回路図を示す。
【図４】第２の実施の形態のタイミングチャートを示す。
【図５】 本発明の第３の実施の形態の回路図を示す。
【図６】第３の実施の形態のタイミングチャートを示す。
【図７】本発明の第４の実施の形態の回路図を示す。
【図８】第４の実施の形態のタイミングチャートを示す。
【図９】本発明の第５の実施の形態の回路図を示す。
【図１０】第５の実施の形態のタイミングチャートを示す。
【図１１】本発明の第６の実施の形態の回路図を示す。
【図１２】第６の実施の形態のタイミングチャートを示す。
【図１３】従来の回路図を示す。
【図１４】従来の回路のタイミングチャートを示す。
【符号の説明】
101・・・・・・デジタル回線網接続装置
201、202、203・・・・・・位相比較回路
301、302・・・・・・分周回路
401、402、403、404、405・・・・・・無線装置
【発明の属する技術分野】
本発明はDPLL(Digital Phased Lock Loop)回路、特にDSU(Digital Service Unit)などのデジタル回線網接続装置と、PHS(Personal Handy Phone System) などの無線装置とを接続する際に同期をとるために使用するDPLL回路の制御方法に関するものである。
【０００２】
【従来技術の説明】
図13は、従来のデジタル回線網接続装置と無線装置を接続した場合のDPLL回路の構成図である。
【０００３】
デジタル回線網がデジタル回線網接続装置101に接続され、デジタル回線網接続装置101から出力される同期信号FRMがDPLL回路の位相比較回路201の第1の入力端子に入力される。
【０００４】
位相比較回路より出力される位相の遅れを示す分周比制御信号UPは、第1の分周回路301の第1の入力端子に入力され、位相比較回路より出力される位相の進みを示す分周比制御信号DNは、第1の分周回路301の第2の入力端子に入力され、マスタークロック信号MCKは、第1の分周回路301のクロック入力端子に入力される。
【０００５】
第1の分周回路301の出力信号CKは、第2の分周回路302の入力および無線装置401の動作クロック入力端子に入力され、第2の分周回路302の出力CMPは、位相比較回路201の第2の入力端子に入力される。
【０００６】
次に、図14のタイミングチャートを用いて、従来回路の動作について説明する。
本回路は第1の分周回路の分周比をN、第2の分周回路の分周比をMとしたときMCKの周波数／(M×N)＝FRMの周波数 となるように設定される回路である。
【０００７】
まず、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【０００８】
同期信号FRMより分周回路出力CMPの方が位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。分周比制御信号UPは第1の分周回路の分周比をN-1に制御するために出力されるもので予め設定された所定の期間出力される。
【０００９】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号DNは第1の分周回路の分周比をN+1に制御するために出力されるもので、予め設定された所定の期間出力される。
また、上記以外のUPまたはDNにより制御されない時間は分周回路の分周比はNになる。
【００１０】
同期信号FRMと分周回路出力CMPの位相が常に同じになるようにDPLL回路は動作する。この動作によりDPLL回路から出力されるクロック信号CKに基づいて動作する無線装置と同期信号FRMを出力するデジタル回線網接続装置とが同期して動作する事が可能となる。
【００１１】
【発明が解決しようとする課題】
上記のようにデジタル回線網接続装置と無線装置を接続した場合、無線装置側がデジタル回線網接続装置側に同期するようにDPLL回路を動作させるが、位相比較周期ごとにクロックの抜き差しが行われる。
【００１２】
無線装置側は、送信時の伝送速度の精度が規定されているのが普通であるが、送信中にDPLL回路の分周比が切り替わることにより、伝送速度の精度が規格以下になってしまう場合があり、問題となっていた。
【００１３】
また、無線システム側の受信中にDPLLの分周比が切り替わることにより、受信データを誤ってしまう可能性があるという問題があった。
【００１４】
【課題を解決するための手段】
上記のような課題を解決するために本発明の代表的な構成によれば、第1の装置より入力される同期信号に応じて第2の装置へクロック信号を出力し、前記第1の装置と前記第2の装置との同期をとる位相制御回路において、前記第2の装置が出力する位相制御禁止信号に応じて、位相制御動作を停止する位相制御停止回路を有することを特徴とする。
【００１５】
また、同期信号と制御対象信号とを比較して位相差を検出する工程と、前記位相差に応じて前記制御対象信号の位相を制御し、装置へ供給する工程とを有する位相制御方法において、前記装置が前記制御対象信号の位相の制御を禁止する状態となったことを検出する工程と、前記装置が前記制御対象信号の位相の制御を禁止する状態となったことに応じて前記制御対象信号の位相の制御を禁止する工程とを有することを特徴とする。
【００１６】
【発明の実施の形態】
（第1の実施の形態）
図1は、本発明の第1の実施の形態のDPLL回路を示す回路図である。
デジタル回線網はデジタル回線網接続装置101に接続されている。デジタル回線網接続装置101からの同期信号出力は、DPLL回路の位相比較回路201の第1の入力端子に接続され、同期信号FRMが位相比較回路201に入力される。
【００１７】
位相比較回路201より出力される位相の遅れを示す分周比制御信号UPは、第1のANDゲート502の第1の入力端子に入力される。ANDゲート502の出力信号UP2は第1の分周回路301の第1の入力端子に入力される。
【００１８】
また、位相比較回路より出力される位相の進みを示す分周比制御信号DNは、第2のANDゲート503の第1の入力端子に入力される。ANDゲート503の出力信号DN2は第1の分周回路301の第2の入力端子に入力される。
【００１９】
また、マスタークロック信号MCKは、第1の分周回路301のクロック入力端子に入力される。
【００２０】
第1の分周回路301の出力クロック信号CKは、第2の分周回路302の入力端子および無線装置402の動作クロック入力端子に接続され、第2の分周回路302の出力信号CMPは、位相比較回路201の第2の入力端子に入力される。
【００２１】
無線装置402からは、無線装置402自身が送信状態にあるかどうかを示すタイミング信号TXが出力され、インバータ501に入力される。インバータ501の出力信号は第1のANDゲート502および第2のANDゲート503それぞれの第2の入力端子に入力される。
【００２２】
次に、図2のタイミングチャートを用いて本発明のDPLL回路の動作について説明をする。
【００２３】
通常の動作、つまり無線装置402が送信状態でない場合の動作について説明する。
【００２４】
まず、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【００２５】
同期信号FRMを基準として、分周回路出力信号CMPの位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。
【００２６】
ここで無線装置402が送信状態でない場合、送信状態を示す信号であるTXはLレベルが出力されている。従って、インバータ501を介してANDゲート502および503の第2の入力端子には、それぞれHレベルの信号が入力されている。
【００２７】
つまり、分周比制御信号UPが出力されている期間、ANDゲート502の出力信号UP2もHレベルとなり、分周回路301に与えられる。
【００２８】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号UPが出力された場合と同様に、分周比制御信号DNが出力されている期間、ANDゲート503の出力信号DN2もHレベルとなり、分周回路301に与えられる。
【００２９】
ANDゲート502および503からの出力信号UP2、DN2は、それぞれ分周回路301の分周比を変化させるものである。
【００３０】
この動作によりDPLL回路から出力されるクロック信号CKに基づいて動作する無線装置と同期信号FRMを出力するデジタル回線網接続装置とが同期して動作する事が可能となる。
【００３１】
次に無線装置402が送信状態である場合について説明する。
無線装置402が送信状態である場合は、信号TXがHレベルとなる。
無線装置402から出力される信号TXがHレベルである場合は、インバータ501を介してANDゲート502および503の第2の入力端子には、それぞれLレベルの信号が入力されている。
【００３２】
つまりTXがHレベルである期間は、ANDゲート502および503の第2の入力端子には常にLレベルが入力されている。そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。従って、位相比較回路201が分周比を制御するための信号UPあるいはDNを出力している状態であっても、その信号はANDゲート502および503によってマスクされ、分周回路301には伝えられない。
【００３３】
つまり、無線装置402が送信状態であることを示す信号TXはDPLLに対して位相制御を禁止する信号として働く。これにより同期信号FRMと分周回路出力CMPとの比較結果には関わらず、分周回路301の分周比は一定となる。
【００３４】
以上のように、第1の実施の形態によれば、無線装置が送信状態の時に位相制御を行なわない構成としたので、送信時に分周比が変化してしまうことはなく、伝送速度の精度が規格を割ってしまう恐れはない。
【００３５】
（第2の実施の形態）
図3は、本発明の第2の実施の形態のDPLL回路を示す回路図である。
本発明の第2の実施の形態のDPLL回路は、基本的な構成は第1の実施の形態のDPLL回路とほぼ同様であるが、第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、受信状態を示すタイミング信号RXを出力する無線装置403が配置される。
【００３６】
次に、図4のタイミングチャートを用いて動作の説明をする。
動作についても、第1の実施の形態とほぼ同様であるが、第1の実施の形態では送信状態を表す信号TXに基づいて分周回路の分周比をNに固定するのに対し、第2の実施の形態では受信状態を示すタイミング信号であるRXに基づいて、分周回路301の分周比がNに固定される。
【００３７】
以上のように、第2の実施の形態によれば、無線装置が受信状態の時に位相制御を行わない構成としたので、受信中にDPLLの分周比が切り替わることがなく、受信データの誤りを防止する事が可能である。
【００３８】
（第3の実施の形態）
図5は、本発明の第3の実施の形態のDPLL回路を示す回路図である。
第3の実施の形態においては第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、送信状態を示すタイミング信号TXおよび受信状態を示すタイミング信号RXの両方を出力する無線装置404が配置されている。また第1の実施の形態におけるインバータ501に替えてNORゲート504が配置され、NORゲート504の入力端子には、それぞれ無線装置404からの出力である送信状態を示すタイミング信号TXおよび受信状態を示すタイミング信号RXが入力されている。またNORゲート504の出力信号は、第1のANDゲート502および第2のANDゲート503それぞれの第2の入力端子に入力される。
【００３９】
次に、図6のタイミングチャートを用いて本発明のDPLL回路の動作について説明をする。
通常の動作、つまり無線装置404が送信状態でも受信状態でもない場合の動作について説明する。無線装置404が通常動作を行っている場合、送信状態を示す信号であるTXおよび受信状態を示す信号RXは共にLレベルが出力されている。従って、NORゲート504を介してANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。
【００４０】
ここで、デジタル回線網接続装置から出力される同期信号FRMと第2の分周回路302の出力CMPの位相が位相比較回路201により比較される。
【００４１】
同期信号FRMより分周回路出力CMPの方が位相が遅れているときは、位相比較回路201より分周比制御信号UPが出力される。送信状態を示す信号TXおよび受信状態を示す信号RXが共にLレベルである場合、ANDゲート502の第2の入力端子にはHレベルが入力されているため、分周比制御信号UPが出力されている期間、ANDゲート502の出力信号UP2もHレベルとなり、分周回路301に与えられる。
【００４２】
一方、同期信号FRMより分周回路出力CMPの方が位相が進んでいるときは、位相比較回路201より分周比制御信号DNが出力される。分周比制御信号UPが出力される場合と同様に、分周比制御信号DNが出力されている期間、ANDゲート503の出力信号DN2もHレベルとなり、分周回路301に与えられる。
【００４３】
ANDゲート502および503からの出力信号UP2、DN2はぞれぞれ分周回路301の分周比を変化させるものである。
【００４４】
次に通常動作でない場合について説明する。
無線装置402が送信状態である場合、つまり無線装置402から出力される信号TXがHレベルである場合は、当然、受信状態を示す信号であるRXはLレベルである。一方、無線装置402が受信状態である場合、つまり無線装置402から出力される信号RXがHレベルである場合は、送信状態を示す信号であるTXはLレベルである。
【００４５】
つまり無線装置が送信状態、受信状態、いずれかの状態にある場合はNORゲート504から出力される信号はLレベルとなる。従ってANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力されている。
【００４６】
そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。
【００４７】
つまり、無線装置404が送信状態あるいは受信状態である場合は、同期信号FRMと分周回路出力CMPとの比較結果には関わらず、分周回路301の分周比は一定である。
【００４８】
以上のように、第3の実施の形態によれば、無線装置が送信状態および受信状態の時に位相制御を行わない構成としたので、送信時の伝送速度の精度が規格を割ることはない上に、受信中の分周比の切り替えによる受信データの誤りを防止する事が可能である。
【００４９】
（第4の実施の形態）
図7は、本発明の第4の実施の形態のDPLL回路を示す回路図である。
本発明に係わるような無線装置においては、その無線装置が常に送信あるいは受信状態となる場合が考えられる。しかしながらこのような無線装置においても、無線装置は、ある送信または受信タイミングと、これに隣り合わせる送信または受信タイミングとの間に、隣り合わせた送受信の信号が重なり合わない様に、ガードタイミングというものが設けてある。
【００５０】
第4の実施の形態では、基本的な構成は第1の実施の形態と同様であるが、第1の実施の形態における送信状態を示すタイミング信号TXを出力する無線装置402に替えて、上記のガードタイミングを示すタイミング信号GURDを出力する無線装置405が配置される。
【００５１】
無線装置405から出力されるガードタイミングを示すタイミング信号GURDが、ANDゲート502の第2の入力とANDゲート503それぞれの第2の入力端子に入力される。
【００５２】
次に、図8のタイミングチャートを用いて動作の説明をする。
無線装置405がガードタイミングではないとき、つまり出力されるタイミング信号GURDがLレベルである時は、ANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力されている。
【００５３】
そのため位相比較回路201からの分周比制御信号UPまたはDNが、Hレベル、Lレベル、どちらのレベルで出力されていてもANDゲート502および503からの出力信号UP2およびDN2は常にLレベルとなる。
【００５４】
一方、 無線装置405がガードタイミングであるとき、つまり出力されるタイミング信号GURDがHレベルである時は、ANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路201からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周比を制御する。
【００５５】
つまりガードタイミングを示す信号GURDはDPLLに対して位相制御を許可する信号として働く。
【００５６】
以上のように、第4の実施の形態によれば、無線装置が常に送信状態および受信状態となる可能性がある装置の場合でも、送信状態および受信状態の時に位相制御を行わない構成とすることが可能となる。さらに送信時の伝送速度の精度が規格を割ることはなく、受信中の分周比の切り替えによる受信データの誤りを防止する事が可能である。
【００５７】
（第5の実施の形態）
図9は、本発明の第5の実施の形態のDPLL回路を示す回路図である。
第1ないし第3の実施の形態では送信状態あるいは受信状態である間は、分周回路の分周比制御は行われない。また、第4の実施の形態ではガードタイミングの期間のみ、分周回路の分周比制御を行い、それ以外のタイミングにおいては分周回路の分周比制御は行われない。
【００５８】
しかしながら、このように分周比制御を行わない期間を大きく取った場合、分周回路出力CMPの位相と同期信号FRMとの位相差が所定の範囲以下の状態（ロックした状態）になるまでの時間が長くなってしまう場合が有る。
【００５９】
そこで、本発明第5の実施の形態による構成は、上記の第1から第4の実施の形態の位相比較回路201に替えて、同期信号FRMと分周回路出力CMPの位相差が所定の範囲内に入っているときDPLL回路がロックしている事を示すロック検出信号LOCKを出力する位相比較回路202が配置されている。ロック検出信号LOCKはNANDゲート506の第1の入力端子に入力され、NANDゲート506の第2の入力端子には無線装置405より出力されるガードタイミングであることを示すタイミング信号GURDがインバータ505を介して／GURDとして入力されている。
【００６０】
NANDゲート506の出力信号がANDゲート502および503それぞれの第2の入力端子に入力される。
その他の構成に関しては他の実施の形態と同様である。
【００６１】
次に、図10のタイミングチャートを用いて動作の説明をする。
DPLL回路がロックしていない状態、つまり同期信号FRMと分周回路出力CMPの位相差が大きい状態では、位相比較回路202より出力されるロック検出信号LOCKはLレベルの出力である。したがってNANDゲート506から出力される信号は、／GURDのレベルに関わらずHレベルとなる。
【００６２】
つまりDPLL回路がロックしていない状態ではANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路201からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周回路301の分周比を制御する。
【００６３】
DPLL回路がロックしている状態、同期信号FRMと分周回路出力CMPの位相差が所定の範囲以下となった状態では、位相比較回路202より出力されるロック検出信号LOCKはHレベルの出力である。よってNANDゲート506の出力する信号は／GURDのレベルに応じて変化する。
【００６４】
NANDゲート506の出力する信号は／GURDのレベルがHレベルである時はLレベルとなり／GURDのレベルがLレベルである時はHレベルとなる。
【００６５】
つまりDPLL回路がロックしている状態ではガードタイミングである事を示すタイミング信号GURDがHレベルであるガードタイミング時のみANDゲート502および503のそれぞれの第2の入力端子にHレベルの信号が入力されている。
【００６６】
したがってDPLL回路がロックしている状態では、第4の実施の形態における回路と同様の動作をする。
【００６７】
以上のように、第5の実施の形態によれば、第1から第4の実施の形態のように分周比制御を行わない期間を大きく取ることによって、DPLL回路がロックするまでの引き込み時間が必要以上に長くなってしまうことが解決できる。またDPLL回路がロックした状態においては送信状態および受信状態の時に位相制御を行わない構成とすることが可能であり、送信時の伝送速度の精度が規格を割ることはない点、および、受信中の分周比の切り替えよる受信データの誤りを防止する事が可能である点を兼ね備えることが可能である。
【００６８】
また、ロック状態から何らかの原因によりロックしていない状態になっても、高速にもとのロック状態にすることが可能になる。
【００６９】
また本実施の形態ではロックした状態において第4の実施の形態と同様の動きをする回路で説明したが、第1から第3の実施の形態と同様の動きをする回路にすることも適宜論理ゲートを変更することによって可能である。
【００７０】
（第6の実施の形態）
図11は、本発明の第6の実施の形態のDPLL回路を示す回路図である。
第1から第5の実施の形態では、同期信号FRMと分周回路出力CMPとに位相差が検出された場合、その結果は位相差の大小に関わらず分周比制御信号UPあるいはDNとして位相比較回路より出力される。そして分周比制御信号UPあるいはDNが出力されたタイミングが分周比制御を行う事を禁止されている期間（送信状態や受信状態中）以外では、そのままANDゲート502および503を介してUP2、DN2として分周回路に伝えられる。これでは、ほとんど位相に差がなく分周比制御を行なう必要がない状態でも、必ず分周比の制御が行われてしまう。
【００７１】
そこで、本発明第6の実施の形態による構成は、上記の第5の実施の形態の位相比較回路に替えて、同期信号FRMと分周回路出力CMPの位相差が第1の設定範囲内に入っているときDPLLがロックしている事を示す第1のロック検出信号LOCKを出力し、さらに、同期信号FRMと分周回路出力CMPの位相差が第2の設定範囲内に入っていて、位相差が小さい状態でロックしている事を示す第2のロック検出信号LOCK2を出力する位相比較回路203が配置される。
【００７２】
第1のロック検出信号LOCKはNANDゲート506の第1の入力端子に入力されている。無線装置405から出力されるガードタイミングを示すタイミング信号GURDは、インバータ回路505に入力され、インバータ回路505の出力信号がORゲート507の第1の入力端子に入力されている。ORゲート507の第2の入力端子には、第2のロック検出信号LOCK2が入力されている。NANDゲート506の第2の入力端子にはORゲート507の出力信号が入力されている。
【００７３】
NANDゲート506の出力信号がANDゲート502および503それぞれの第2の入力端子に入力される。
その他の構成に関しては他の実施の形態と同様である。
【００７４】
次に、図12のタイミングチャートを用いて動作の説明をする。
DPLL回路がロックしていない状態、つまり同期信号FRMと分周回路出力CMPの位相差が第1の所定の値よりも大きい状態では、位相比較回路203より出力される第1ロック検出信号LOCKはLレベルの出力である。したがってNANDゲート506から出力される信号は、第2の入力端子に与えられる信号のレベル関わらずHレベルとなる。
【００７５】
つまりDPLL回路がロックしていない状態ではANDゲート502および503のそれぞれの第2の入力端子には、Hレベルの信号が入力されている。したがって、位相比較回路203からの分周比制御信号UPまたはDNの出力に従って、ANDゲート502および503はそれぞれUP2またはDN2を出力し、分周回路301の分周比を制御する。
【００７６】
同期信号FRMと分周回路出力CMPの位相差が第1の所定の範囲以下となった場合、位相比較回路203より出力される第1のロック検出信号LOCKはHレベルの出力である。
【００７７】
この時、NANDゲート506から出力される信号はNANDゲート506の第2の入力端子に与えられる信号により変化する。
【００７８】
NANDゲート506の第2の入力端子に与えられる信号はORゲート507の出力信号である。
【００７９】
ここで、同期信号FRMと分周回路出力CMPの位相差が第2の所定の範囲より大きい場合、位相比較回路203より出力される第2のロック信号LOCK2はLレベルであり、ORゲート507の第1の入力端子に与えられる。
【００８０】
したがってORゲート507の出力信号は、ORゲート507の第2の入力端子に与えられる信号のレベルをそのまま出力する。これは無線装置から出力された信号GURDをインバータ５０５により反転させた信号／GURDである。
【００８１】
つまり本実施の形態の回路構成では、第1の所定の範囲＞同期信号FRMと分周回路出力CMPの位相差＞第2の所定の範囲となる場合には前述の第5の実施の形態と同じ動作を行う。
【００８２】
同期信号FRMと分周回路出力CMPの位相差が第2の所定の範囲以下である場合、位相比較回路203より出力される第2のロック信号LOCK2はHレベルである。
【００８３】
したがってNANDゲート506の第2の入力端子にはHレベルの信号が与えられる。第1の入力端子に与えられている信号LOCKのレベルも当然Hレベルであるため、NANDゲート506の出力はLレベルとなり、ANDゲート502および503のそれぞれの第2の入力端子には、Lレベルの信号が入力される。
【００８４】
したがって第1の所定の範囲＞第2の所定の範囲＞同期信号FRMと分周回路出力CMPの位相差となる場合にはANDゲート502および503の出力信号UP2、DN2はLレベルとなり分周回路301における分周比の調整は行われない。
【００８５】
以上のように、第6の実施の形態によれば、分周比制御を行わなくて良い程度に位相差がない状態のときには、分周比制御を行わない事が可能となる。したがってDPLLがロックした状態のときのクロックの安定度を高くすることが可能となる。
【００８６】
なお本発明において、位相比較回路は、同期信号FRMと分周回路の出力CMPの立ち上がりエッジの位相を比較する構成で説明したが、例えば立ち下がりエッジを比較したり、立ち上がり・立ち下がりの両方を比較するなどの構成としても可能である。
【００８７】
同期信号FRMと分周回路の出力CMPを比較したが、同期信号を分周したクロックとを比較する構成としても良い。また、第2、第3の分周回路を設けても良く、その数を限定する物ではない。
【００８８】
本実施の形態では、第2の分周回路を設けたが、第1の分周回路のみで構成しても良い。
【００８９】
本実施の形態では、第1の分周回路の出力を無線装置のクロックとしたが、それ以外の分周回路の出力を無線装置のクロックとしても良い。
【００９０】
本実施の形態では、1回の位相比較に対して1回分周比の制御を行うように記載したが、複数回分周比の制御を行なう構成としても良い。
【００９１】
本実施の形態では、分周比制御を行う第1の分周回路の分周比の変化を±1としたが、この値は本実施の形態に限定される物ではない。
【００９２】
本実施の形態では、分周比制御を行う分周回路を一つ設けたが、その数は本実施の形態に限定される物ではない。
【００９３】
各信号の論理、論理回路の構成は本実施の形態に限定される物ではなく、制御方法を逸脱しない範囲で変更可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路図を示す。
【図２】第１の実施の形態のタイミングチャートを示す。
【図３】本発明の第２の実施の形態の回路図を示す。
【図４】第２の実施の形態のタイミングチャートを示す。
【図５】 本発明の第３の実施の形態の回路図を示す。
【図６】第３の実施の形態のタイミングチャートを示す。
【図７】本発明の第４の実施の形態の回路図を示す。
【図８】第４の実施の形態のタイミングチャートを示す。
【図９】本発明の第５の実施の形態の回路図を示す。
【図１０】第５の実施の形態のタイミングチャートを示す。
【図１１】本発明の第６の実施の形態の回路図を示す。
【図１２】第６の実施の形態のタイミングチャートを示す。
【図１３】従来の回路図を示す。
【図１４】従来の回路のタイミングチャートを示す。
【符号の説明】
101・・・・・・デジタル回線網接続装置
201、202、203・・・・・・位相比較回路
301、302・・・・・・分周回路
401、402、403、404、405・・・・・・無線装置
Claims (9)
- 同期信号の位相と分周信号の位相とを比較し、前記分周信号の位相が前記同期信号の位相に比べて進んでいるのか遅れているのかを示す分周比制御信号を出力する位相比較回路と、
送信状態若しくは受信状態であるか否かを示すタイミング信号と前記分周比制御信号とを入力し、送信状態若しくは受信状態であることを示す前記タイミング信号が入力されたときは前記分周比制御信号を出力せず、送信状態若しくは受信状態でないことを示す前記タイミング信号が入力されたときは前記分周比制御信号を出力する論理回路と、
前記論理回路から出力された前記分周比制御信号に応じて、マスタークロック信号を分周し、前記分周信号を出力する分周回路とを有することを特徴とする位相制御回路。 - 同期信号の位相と分周信号の位相とを比較し、前記分周信号の位相が前記同期信号の位相に比べて進んでいるのか遅れているのかを示す分周比制御信号を出力する位相比較回路と、
ガードタイミングを示すタイミング信号と前記分周比制御信号とを入力し、前記タイミング信号が入力されたときは前記分周比制御信号を出力し、前記タイミング信号が入力されないときは前記分周比制御信号を出力しない論理回路と、
前記論理回路から出力された前記分周比制御信号に応じて、マスタークロック信号を分周し、前記分周信号を出力する分周回路とを有することを特徴とする位相制御回路。 - 第１の装置より入力される同期信号に応じて第２の装置へクロック信号を出力し、前記第１の装置と前記第２の装置との同期をとる位相制御回路において、
前記第２の装置が出力する位相制御禁止信号に応じて、位相制御動作を停止する位相制御停止回路を有することを特徴とする位相制御回路。 - 前記第２の装置は無線装置であり、前記位相制御禁止信号は該無線装置が送信状態または受信状態にあることを示す信号であることを特徴とする請求項３に記載の位相制御回路。
- 第１の装置より入力される同期信号に応じて第２の装置へクロック信号を出力し、前記第１の装置と前記第２の装置との同期をとる位相制御回路において、
前記第２の装置が出力する位相制御許可信号が出力されている期間に、位相制御動作を行うことを特徴とする位相制御回路。 - 同期信号と制御対象信号との位相差を比較し、比較結果に応じた位相制御信号を出力する位相比較回路と、
前記位相制御信号に応じて前記制御対象信号の位相を変化させる位相変化回路とを有する位相制御回路において、
位相の制御を禁止する信号を出力する制御禁止信号出力回路と、
前記同期信号と前記制御対象信号との位相差が所定の範囲内にある時は前記制御禁止信号出力回路の出力信号に応じて前記位相変化回路への前記位相制御信号をマスクし、前記同期信号と前記制御対象信号との位相差が所定の範囲よりも大きい場合は前記位相変化回路への前記位相制御信号のマスクを行わないマスク回路とを有することを特徴とする位相制御回路。 - 同期信号と制御対象信号との位相差を比較し、比較結果に応じた位相制御信号を出力する位相比較回路と、
前記位相制御信号に応じて前記制御対象信号の位相を変化させる位相変化回路とを有する位相制御回路において、
位相の制御を禁止する信号を出力する制御禁止信号出力回路と、
前記同期信号と前記制御対象信号との位相差が第１の所定の範囲内にありかつ第２の所定の範囲よりも大きい場合は前記制御禁止信号出力回路の出力信号に応じて前記位相変化回路への前記位相制御信号をマスクし、該位相差が前記第１の所定の範囲よりも大きい場合は前記位相変化回路への前記位相制御信号のマスクを行わず、該位相差が前記第２の所定の範囲内にある場合は前記制御禁止信号出力回路の出力信号に関係なく前記位相変化回路への前記位相制御信号をマスクするマスク回路とを有することを特徴とする位相制御回路。 - 同期信号の位相と分周信号の位相とを比較して、前記分周信号の位相が前記同期信号の位相に比べて進んでいるのか遅れているのかを示す分周比制御信号を出力し、
送信状態若しくは受信状態であるか否かを示すタイミング信号と前記分周比制御信号とを入力して、送信状態若しくは受信状態であることを示す前記タイミング信号が入力されたときは前記分周比制御信号を出力せず、送信状態若しくは受信状態でないことを示す前記タイミング信号が入力されたときは前記分周比制御信号を出力し、
前記論理回路から出力された前記分周比制御信号に応じて、マスタークロック信号を分周して、前記分周信号を出力することを特徴とする位相制御方法。 - 第１の装置より入力される同期信号に応じてクロック信号の位相を制御する工程と、
第２の装置へ位相が制御された前記クロック信号を供給する工程と、
前記第２の装置が出力する位相制御禁止信号に応じて、前記同期信号に応じての位相制御動作を停止し、位相が制御されないクロック信号を前記第２の装置へ供給する工程とを有することを特徴とする位相制御方法。
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