JP3830552B2 - 埋込型半導体レーザ装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体レーザ装置及びその製造方法に関し、特に、活性層を含んだ積層構造を有するメサ構造体と、そのメサ状の積層構造体周辺を埋め込んで表面を平坦化した埋込領域とを有する半導体レーザ装置及びその製造方法に関する。
【0002】
【従来の技術】
図1(D)を参照して従来例による埋込型半導体レーザ装置の構造を説明する。
【0003】
(100)面が表出したn型InP基板11の上面にn型InPバッファ層12が形成され、その表面の一部領域にメサ構造体30が形成されている。メサ構造体30は、n型InPバッファ層12、InGaAsP活性層13、及びp型InPクラッド層14がこの順番に積層されて構成されている。n型InPバッファ層12は、メサ構造体30部分がその他の領域よりも厚くなるように形成されている。
【0004】
n型InPバッファ層12の上面及びメサ構造体30の側面を覆うようにn型InPバッファ層12よりも高濃度のZnドープp型InP電流ブロック層16が形成されている。p型InP電流ブロック層16の上に、それよりも低濃度のZnドープp型InP電流ブロック層17、n型InP電流ブロック層18、p型InPクラッド層19が形成されている。
【0005】
メサ構造体30の上面及びp型InPクラッド層19の上面を覆うようにp型InPクラッド層20、p型InGaAsPコンタクト層21が形成されている。
【0006】
n型InP基板11に対してp型InGaAsPコンタクト層21に順方向電圧を印加すると、p型InP電流ブロック層17とn型InP電流ブロック層18との間のpn接合が逆バイアスされる。このため、電流はメサ構造体30に集中して流れる。このように、電流を活性層13に集中させることができるため、レーザ発光効率が向上する。
【0007】
n型InPバッファ層12の上にp型InP電流ブロック層16を形成する時、n型InPバッファ層12の表面が一旦大気に晒される。大気に晒されると、その表面が不純物により汚染される危険性が高くなる。不純物により汚染されると、n型InPバッファ層12とp型InP電流ブロック層16との界面に不純物準位が発生する。不純物準位がpn接合界面に存在すると、これが再結合中心になりリーク電流の原因になる。
【0008】
従来、このリーク電流を抑制するため、pn接合界面をn型InPバッファ層12とp型InP電流ブロック層16との界面よりもn型InPバッファ層12側へ移動させる方法が採られてきた。p型InP電流ブロック層16に高濃度のZnをドープし、Znをn型InPバッファ層12内に拡散させることにより、pn接合界面を移動させることができる。
【0009】
【発明が解決しようとする課題】
ZnがドープされたInP層を有機金属化学気相成長法(MOVPE)により形成すると、Znの取り込み量が結晶の面方位に依存して変化することが知られている(ジャーナルオブクリスタルグロース(Journal of Crystal Growth ) 107(1991)772)。
【0010】
図1(D)において、p型InP電流ブロック層16を堆積する際に、n型InPバッファ層12の上面領域よりもメサ構造体30の側面領域の方がZn取り込み量が多い場合には、メサ構造体30の側面領域において過度のZn拡散が起こる。これにより、活性層13がダメージを受けレーザ発光特性が劣化する。
【0011】
逆に、メサ構造体30の側面領域よりもn型InPバッファ層12の上面領域の方がZn取り込み量が多い場合には、メサ構造体30の側面領域においてZnの拡散が起こりにくくなる。このため、p型InP電流ブロック層16と、n型InPバッファ層12のうちメサ構造体30を構成する部分との界面(メサ構造体30の側面部分)がpn接合部になり、リーク電流が流れ易くなる。
【0012】
本発明の目的は、電流ブロック層とバッファ層との界面に形成されるpn接合を流れるリーク電流を抑制することができる埋込型半導体レーザ装置及びその製造方法を提供することである。
【0013】
本発明の半導体レーザ装置の製造方法は、n型のInP層、活性層、及びp型のInP層がこの順番に積層された積層構造を含むメサ構造体、及び該メサ構造体の側面に連続し、該メサ構造体外方へ延在するn型のInPの(100)面からなる半導体表面を有し、前記メサ構造体の側面と前記半導体表面とのなす角度が100〜110°である半導体基板を準備する工程と、前記メサ構造体の側面及び前記半導体表面を覆うようにZnを含むInPからなる半導体電流ブロック層をMOVPEによりエピタキシャル成長させる工程とを有し、前記エピタキシャル成長させる工程は、前記半導体電流ブロック層の前記メサ構造体の側面に沿う領域のZn濃度が、前記半導体表面に沿う領域のZn濃度の0.5〜2.5倍となり、成長温度を590℃以下とした条件で前記半導体電流ブロック層をエピタキシャル成長させる。
【0016】
【作用】
メサ構造体の側面領域における半導体電流ブロック層のZn濃度が、半導体表面領域におけるそれの0.5〜2.5倍になるような条件で半導体電流ブロック層を堆積すると、メサ構造体の側面領域と半導体表面領域からのZnの拡散量がほぼ等しくなる。このため、pn接合界面が、メサ構造体の側面及び半導体表面からほぼ等量だけ移動する。従って、メサ構造体の側面と半導体表面との双方において、所望の距離だけpn接合界面を移動させることができる。
【0017】
成長温度を590℃以下にして、Znを含んだIII−V族化合物半導体層を成長させると、面方位の違いによるZn取込量の変動を抑制することができる。従って、メサ構造体の側面と半導体表面の双方の領域で、Zn濃度の差が比較的少ないIII−V族化合物半導体層を形成することができる。
【0018】
【実施例】
図1を参照して本発明の実施例による埋込型半導体レーザ装置の製造方法について説明する。
【0019】
図1(A)に示すように、(100)面が表出したn型InP基板11の上面に、Siドープn型InPバッファ層12、ノンドープInGaAsP活性層13、及びZnドープp型InPクラッド層14をMOVPEにより堆積する。
【0020】
例えば、Inの原料としてトリメチルインジウム(TMIn)、Pの原料としてホスフィン(PH3 )、Gaの原料としてトリエチルガリウム(TEGa)、Asの原料としてアルシン(AsH3 )を用いる。また、Siドープ用の原料としてシラン(SH4 )、Znドープ用の原料としてジメチルジンク(DMZn)を用いる。各層の成長温度は620℃とする。
【0021】
n型InPバッファ層12のSi濃度は5×1017cm-3、厚さは0.8μm、活性層13の厚さは0.1μm、p型InPクラッド層14のZn濃度は5×1017cm-3、厚さは0.5μmである。
【0022】
図1(B)に示すように、原料ガスとしてSiH4 とO2 との混合ガスを使用し、p型InPクラッド層14の上に厚さ0.3μmのSiO2 膜を形成する。フォトリソグラフィによりこのSiO2 膜をパターニングし、幅1.5μmのストライプ状のSiO2 パターン15を形成する。
【0023】
SiO2 パターン15をマスクとし、p型InPクラッド層14、InGaAsP活性層13及びn型InPバッファ層12をエッチングする。なお、n型InPバッファ層12の一部はメサ側方に残るようにエッチングを制御する。表面から1.2μmの深さまでエッチングしたところでエッチングを停止し、高さ1.2μmのメサ構造体30を形成する。
【0024】
以下、積層のエッチング方法について詳細に説明する。
SiO2 膜の表面のうちストライプ状のSiO2 パターン15を形成すべき領域をレジストパターンで覆う。このレジストパターンをマスクとし、エッチングガスとしてエタン、水素、酸素の混合ガスを使用したリアクティブイオンエッチング(RIE)により、SiO2 膜をエッチングする。続いて、弗酸系混合液でウェットエッチングを行う。ウェットエッチングすることにより、SiO2 パターン15のパターン境界線が滑らかになる。またアンダーエッチングされることにより、SiO2 パターン15の側面が順テーパ状斜面になる。
【0025】
レジストパターンを除去した後、SiO2 パターン15をマスクとし、エッチングガスとしてエタン、水素、酸素の混合ガスを使用したRIEにより、p型InPクラッド層14、InGaAsP活性層13及びn型InPバッファ層12をエッチングする。
【0026】
SiO2パターン15の側面が斜面になっているため、エッチングが進んでSiO2パターン15の表面がわずかにエッチングされると、パターン幅が細くなる。従って、メサ構造体30の断面は、下方が広い台形状になる。メサ構造体30の側面とn型InPバッファ層12の上面(以下、単に底面と記す。)とのなす角度は、SiO2パターン15形成のためのウェットエッチング時のアンダーエッチング量により制御することができる。
【0027】
図1(C)に示すように、メサ構造体30の側面及びn型InPバッファ層12の上面に、MOVPEによりZnドープp型InP電流ブロック層16を形成する。Zn濃度は1×1018cm-3、厚さは0.2μmである。このとき、InP層はSiO2 パターン15の上には堆積しない。成長温度については後述する。
【0028】
p型InP電流ブロック層16の上に、MOVPEにより、Znドープp型InP電流ブロック層17、Siドープn型InP電流ブロック層18、及びZnドープp型InPクラッド層19をこの順番に堆積する。
【0029】
In、P、Si、Znの原料ガスとして、メサ構造体30の各層の堆積時と同様のものを用い、各層の成長温度は620℃とする。
p型InP電流ブロック層17のZn濃度は5×1017cm-3、厚さは0.4μmである。n型InP電流ブロック層18のSi濃度は3×1018cm-3、厚さは0.4μmである。p型InPクラッド層19のZn濃度は5×1017cm-3、厚さは0.2μmである。
【0030】
次に、弗酸と硝酸の混合液を用いたウェットエッチングによりSiO2 パターン15を除去する。
図1(D)に示すように、メサ構造体30の上面を覆うように、MOVPEにより、成長温度620℃でZnドープp型InPキャップ層20、及び成長温度530℃でZnドープp型InGaAsコンタクト層21を形成する。p型InPキャップ層20のZn濃度は3×1018cm-3、厚さは1μm、p型InGaAsコンタクト層21のZn濃度は1×1019cm-3、厚さは0.5μmである。
【0031】
p型InP電流ブロック層16のZn濃度をp型InP電流ブロック層17のZn濃度よりも高くしているのは、n型InPバッファ層12へのZnの拡散を容易にするためである。p型InP電流ブロック層16のZn濃度をn型InPバッファ層12のSi濃度の約2倍にしているため、n型InPバッファ層12中に拡散したZnによって界面近傍領域がp型になる。このため、pn接合界面が、n型InPバッファ層12中に移動する。
【0032】
n型InPバッファ層12とp型InP電流ブロック層16との界面に存在する不純物準位が原因となるリーク電流を抑制するためには、pn接合界面の移動量を空乏層幅よりも大きくすることが好ましい。逆に過度のZnの拡散が起こると、InGaAsP活性層13がダメージを受けるため、pn接合界面の移動量には好適な範囲が存在する。
【0033】
pn接合界面の移動量は、p型InP電流ブロック層16のZn濃度に依存する。従って、メサ構造体30の側面及び底面において、ともに好適なpn接合界面の移動量を得るためには、p型InP電流ブロック層16の両領域のZn濃度をほぼ等しくすることが好ましい。
【0034】
図2は、MOVPEによりInP層を堆積した場合のInPの成長面方位とZn取込量との関係を示す。InP層の成長は、圧力が50Torr、V/III比が200の条件で行った。横軸はInP基板の(100)面を<011>方向に傾けた時のオフ角度を表す。なお、オフ角度に対応する代表的な面方位を横軸上に示している。縦軸はZn取込効率を表す。
【0035】
ここで、Zn取込効率は、p型InP電流ブロック層16中のIII族元素に対するZnのモル比RZnを、原料ガス中のIII族元素に対するZnの流量比で正規化した値である。すなわち、TMInの流量をfIn、DMZnの流量をfZnとしたとき、Zn取込効率はRZn/(fZn/fIn)で表される。
【0036】
図中の記号○、□、△はそれぞれ成長温度が560℃、590℃、620℃の場合を示す。成長温度が620℃の場合、オフ角度が大きくなるに従ってZn取込効率は低下し、オフ角度が50°近傍で極小となる。このときのZn取込効率は、(100)面のZn取込効率の約15%である。さらにオフ角度を大きくするとZn取込効率は増加に転じ、オフ角度が75°のときに、Zn取込効率は、(100)面のZn取込効率の約33%になる。オフ角度を85°とするとZn取込効率は急激に増加し、(100)面のZn取込効率の約10倍になる。
【0037】
成長温度が590℃の場合は、オフ角度が0°から75°まで変化しても、Zn取込効率の変化は比較的少ない。オフ角度が50°のときにZn取込効率が極小になり、このときのZn取込効率は(100)面のそれの70%程度である。また、オフ角度が25°のときにZn取込効率が極大になり、このときのZn取込効率は(100)面のそれの高々1.3倍程度である。オフ角度を85°にすると、成長温度が620℃の場合と同様にZn取込効率は急激に増加し、(100)面のZn取込効率の約8倍になる。
【0038】
成長温度が560℃の場合も、オフ角度が0°から75°まで変化したときのZn取込効率の変化は比較的少ない。Zn取込効率は、(100)面のときに最小になり、オフ角度が25°及び75°のときに極大になる。このときのZn取込効率は(100)面のそれの高々2.2倍程度である。
【0039】
このように、InPの成長温度を560〜590℃とすることにより、面方位の違いによるZn取込効率の変動を抑制することができる。
ここで、図1(D)に示すメサ構造体30の側面とp型InP電流ブロック層16の上面とのなす角度が105°、すなわちメサ構造体30の側面の(100)面に対するオフ角度が75°の場合を考える。p型InP電流ブロック層16の成長温度が620℃の場合には、側面に沿う領域のZn取込効率は底面に沿う領域のそれの約33%まで低下する。
【0040】
これに対し、成長温度が590℃の場合には、底面に沿う領域のZn取込効率と側面に沿う領域のZn取込効率との差はほとんどない。成長温度が560℃の場合には、側面に沿う領域のZn取込効率が底面に沿う領域のZn取込効率の約2.2倍になる。
【0041】
このように、InPの成長温度を560〜590℃とすることにより、側面に沿う領域のZn取込効率を底面に沿う領域のそれの1〜2.2倍の範囲に収めることができる。成長面方位以外の成長条件が同じであれば、Zn濃度はZn取込効率に比例するため、底面に沿う領域のZn濃度と側面に沿う領域のZn濃度との差を低減することができる。
【0042】
上記実施例によれば、図1(D)において、n型InPバッファ層12とp型InP電流ブロック層16との界面からのpn接合界面の移動量を、メサ構造体30の側面領域とn型InPバッファ層12の上面領域とでほぼ等しくすることができる。このため、活性層にダメージを与えることなくリーク電流を抑制することができる。
【0043】
オフ角度が85°になるとZn取込効率が急激に増加するため、オフ角度を80°以下、すなわち上面と側面とのなす角度が100°以上になるようにすることが好ましい。一方、電流ブロック層による電流狭窄効果を十分得るためには、上面と側面とのなす角度が110°以下であることが好ましい。
【0044】
メサ構造体30の側面と底面とのなす角度を105°、InPの成長温度を560〜590℃とすることにより、成長したInP層の側面領域のZn濃度を底面領域のそれの1〜2.2倍の範囲に収めることができるが、側面領域のZn濃度が底面領域のZn濃度の0.5〜2.5倍の範囲であれば実効上の問題はないであろう。Zn濃度の差がこの範囲にはいる条件であればInPの成長温度は560℃以下であってもよいし、底面と側面とのなす角度も100〜110°の範囲外であってもよい。
【0045】
上記実施例では、電流ブロック層としてZnを含むInP層を用いる場合を説明したが、不純物はZnに限らず、底面と反対導電型の不純物であればよい。また、InP層の代わりにGaAs、InGaP、AlGaInP等の他のIII−V族化合物半導体層を用いてもよい。なお、不純物の取込効率の成長面方位依存性は材料によって異なるため、適切な成長温度及び底面と側面とのなす角度を選択することが好ましい。
【0046】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0047】
【発明の効果】
以上説明したように、本発明によれば、埋込型半導体レーザ装置のリーク電流を抑制することができるため、閾値電流の小さい半導体レーザ装置を得ることが可能になる。
【図面の簡単な説明】
【図1】本発明の実施例による半導体レーザ装置の作製方法を説明するための半導体レーザ装置の断面図である。
【図2】InP成長時のZn取込効率の成長面方位依存性を示すグラフである。
【符号の説明】
11 n型InP基板
12 n型InPバッファ層
13 InGaAsP活性層
14 p型InPクラッド層
15 SiO2 パターン
16、17 p型InP電流ブロック層
18 n型InP電流ブロック層
19 p型InPクラッド層
20 p型InPキャップ層
21 p型InGaAsコンタクト層
Claims (1)
- n型のInP層、活性層、及びp型のInP層がこの順番に積層された積層構造を含むメサ構造体、及び該メサ構造体の側面に連続し、該メサ構造体外方へ延在するn型のInPの(100)面からなる半導体表面を有し、前記メサ構造体の側面と前記半導体表面とのなす角度が100〜110°である半導体基板を準備する工程と、
前記メサ構造体の側面及び前記半導体表面を覆うようにZnを含むInPからなる半導体電流ブロック層をMOVPEによりエピタキシャル成長させる工程と
を有し、
前記エピタキシャル成長させる工程は、前記半導体電流ブロック層の前記メサ構造体の側面に沿う領域のZn濃度が、前記半導体表面に沿う領域のZn濃度の0.5〜2.5倍となり、成長温度を590℃以下とした条件で前記半導体電流ブロック層をエピタキシャル成長させる半導体レーザ装置の製造方法。
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JP06101695A JP3830552B2 (ja) | 1995-03-20 | 1995-03-20 | 埋込型半導体レーザ装置の製造方法 |
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JP6519921B2 (ja) * | 2014-07-07 | 2019-05-29 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子及び光半導体素子の製造方法 |
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