JP3828140B2

JP3828140B2 - 可変遅延回路

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Inventors: 篤川澄
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Description

本発明は、可変遅延回路に関するもので、特に、シリコンオンインシュレータ（silicon-on-insulator: SOI）構造の可変遅延回路について、その構成と動作を改良するシステムと方法に関するものである。

電子回路においては、信号をある可変時間ほど遅延できると、有益である場合が多い。例えば、ある回路が、２つの異なった受信信号の重複パルスで駆動された場合、その重複パルスを制御して、その回路の駆動を制御するために、少なくとも1つの信号のタイミングを制御することが望ましいことがある。可変遅延機能を、例えば、図１のような論理回路に設けることができる。

図１には先行技術である可変遅延回路の構成図が示されている。可変遅延回路１００は、入力線１６１で受信された信号を可変時間ほど遅延して出力線１６２に遅延出力信号を供給するために設けられたインバータ及びＮＡＮＤゲートから構成されている。受信信号が遅延される時間は、遅延回路１００に入力される1セットの選択信号に依存する。

どの選択信号が選択されるかによって、線１６１の信号入力が決まったセットの論理コンポーネンツ及び、場合によっては、1以上の追加の論理ゲートを通過することになる。これらのコンポーネンツは、遅延回路１００を通じてなされる全遅延の「固定」部分と可変部分に対応する。従って、信号選択２が選択された（信号選択０及び信号選択１が選択されなかった）場合、線１６１の信号入力は、最小の「固定」遅延をもって線１６２に出力される前に、インバータ１１１，１１２，ＮＡＮＤゲート１２３，１５１及びインバータ１５２，１５３を通過する。また、信号選択１が選択された（信号選択２及び信号選択０が選択されなかった）場合、線１６１の信号入力は、線１６２に出力される前に、インバータ１１１，１１２，ＮＡＮＤゲート１２２，１４１，インバータ１４２，ＮＡＮＤゲート１５１及びインバータ１５２，１５３を通過する。この場合に、全遅延は、「固定」遅延に、２つの追加論理ゲート１４１，１４２を通過して生じる遅延を加えたものである。更に、信号選択０が選択された（信号選択１及び信号選択２が選択されなかった）場合、線１６１の信号入力は、線１６２に出力される前に、インバータ１１１，１１２、ＮＡＮＤゲート１２１，１３１，インバータ１３２，ＮＡＮＤゲート１４１，インバータ１４２，ＮＡＮＤゲート１５１及びインバータ１５２，１５３を通過する。この場合に、全遅延は、「固定」遅延に、信号線択１の選択に伴う追加遅延及び追加論理ゲート１３１，１３２に対応する遅延を加えたものである。

典型的には、上述した可変遅延回路を含む回路などでは、スピードを増加することが望ましい。この目標を達成する1つの方法は、当該回路を製造するために、シリコンオンインシュレータ（silicon-on-insulator: SOI）技術を使うことである。ＳＯＩ技術を使って製造したトランジスタは、シリコン上に直接製造したトランジスタより高速である。これらのトランジスタで製作された論理ゲート、従って、これらの論理ゲートを使う回路は、非ＳＯＩ回路より小型で高速である。

しかし、ＳＯＩ技術には欠点もある。例えば、トランジスタは絶縁物基板に形成されるから、トランジスタ本体は典型的には「フロート（浮いている）」状態なのである。従って、トランジスタ本体は時間が違えば違った電圧になる。例えば、トランジスタが、電源電圧Ｖddあるいは接地電圧に交互になるノードに結合されていれば、トランジスタ本体の電圧はノード電圧に引き込まれる。従って、本体電圧は、トランジスタが結合されているノードに呈示される高電圧と低電圧の間のどこかの電圧になる。論理回路においては、ノード電圧は、時間と共にノードによって表される2進データに応じて、不規則に高い値や低い値に変化するから、トランジスタの本体電圧は、ノード電圧の履歴に依存する。言い換えれば、トランジスタの本体電圧は、ノードの履歴に依存する。これは、履歴効果と言われている。

ＳＯＩベースのトランジスタが履歴効果を受けやすいという事実は、トランジスタの閾値電圧が、トランジスタの本体電圧と共に変化することなので、重要である。これは、また、トランジスタの応答（例えば、トランジスタの切り替えに伴う遅延）が、トランジスタの閾値電圧と共に変化するので、重要である。従って、トランジスタの応答は、回路の以前の状態（履歴）にかなりの程度に依存する。つまり、上述した可変遅延回路を構成するＳＯＩコンポーネンツの応答は、回路によって選択される遅延の変化に関係する。

上述した技術的な課題の１つまたはそれ以上が、本発明のいろいろな実施例で解決される。広義には、本発明は、信号を選択可能な時間ほど遅延するシステム及び方法からなり、その選択可能な時間は、比較的小さな間隔で調整でき、その変化分は最小にされる。

本発明の一実施例では、複数のＳＯＩ論理ゲートによって形成される回路からなる。論理ゲートは回路を通る複数の信号路を形成する。各信号路は、その信号路を通して信号が送られるときに、当該信号に相応の遅延を与える。また、各信号路は、全信号遅延の固定遅延部分を与える共通部分を含んでいる。更に、各信号路は、全信号遅延の選択遅延部分を与える選択部分を含んでいる。信号路の共通部分は、遅延の固定部分の変化を減少するために、ボディタイド論理ゲートで形成される。信号路の選択部分は、遅延の選択部分に比較的小さな増加分の変化をもたらすために、フローティングボディ論理ゲートで形成される。

信号路の共通部分は、一実施例では、フローティングボディ論理ゲートのみを含み、他の実施例では、ボディタイド論理ゲートとフローティングボディ論理ゲートの両方が使用される。信号路の選択部分は、一実施例では、フローティングボディ論理ゲートのみを含み、他の実施例では、ボディタイド論理ゲートとフローティングボディ論理ゲートの両方が使用される。各連続信号路は、一実施例では、大半または全てが先行の信号路と追加の増分遅延を与えるために1以上の追加論理ゲートを含んでいる。一実施例では、各連続信号路において追加される論理ゲートは、必ずしもそうする必要はないが、同数で同じタイプである。

多くの追加の実施例もまた可能である。

本発明のさまざまな実施例は、公知技術より多くの利点を提供することができる。例えば、全てフローティングボディ論理ゲートを使っている従来の可変遅延回路は、履歴効果のために遅延の長さの中にかなりの実質的な変化分をもっている。フローティングボディ論理ゲートの幾つかをボディタイド論理ゲートに置き換えることにより、この変化分を減少することができる。他方、全てボディタイド論理ゲートを使っている従来の可変遅延回路は、遅延の長さの中に小さな増加分を与えることはない。遅延の選択部分を提供する上で、フローティングボディ論理ゲートを使うと、遅延のより決めの細かい制御のために、増加分の遅延の大きさが減少される。その他の効果は、この分野で通常の知識を有する技術者業者にとって明らかである。

本発明は、特定の実施例が一例として図示され、詳細な説明がなされるが、さまざまな修正や変更が可能である。しかし、かかる図面や説明が、発明を特定の実施例に限定するためのものではないことを理解すべきである。ここでの開示は、クレームで定義された発明の範囲に属するあらゆる修正、等価及び変更を包括するものである。

本発明の目的及び効果は、次の詳細な説明から明らかとなる。

本発明の実施例を以下に説明する。これらの実施例は、発明を限定するものではなく、例示を意図しているものと解すべきである。

本発明の一実施例は、複数のＳＯＩ論理ゲートによって形成される回路からなる。論理ゲートは、回路を通る複数の信号路を形成する。各信号路は、その信号路を通して信号が送られるときに、当該信号に相応の遅延を与える。また、各信号路は、全信号遅延の固定遅延部分を与える共通部分を含んでいる。更に、各信号路は、全信号遅延の選択遅延部分を与える選択部分を含んでいる。信号路の共通部分は、遅延の固定部分の変化を減少するために、ボディタイド論理ゲートで形成される。信号路の選択部分は、遅延の選択部分に比較的小さな増加分の変化をもたらすために、フローティングボディ論理ゲートで形成される。

図１を参照すると、可変遅延回路１００の論理ゲートは、信号が入力線１６１から出力線１６２へいくために通過することができる３つの異なった選択できる信号路を提供する。当該信号路は、それぞれ１セットの共通論理ゲートを含んでいる。特に、これらの共通論理ゲートは、インバータ１１１，１１２，ＮＡＮＤゲート１５１及びインバータ１５２，１５３を含んでいる。これらの論理ゲートは回路１００の３つの信号路の各々に共通であるため、信号が回路１００の第１、第２あるいは第３のいずれの信号路を通るかに係わらず、信号に固定の遅延を与える。

ＮＡＮＤゲート１２１，１２２，１２３のいずれも、３つの信号路の各々にとって共通ではないが、それらのうち１つは確かに各信号路にあり、信号に与えられる遅延はほぼ同じであるから、これらのＮＡＮＤゲートはまとめて３つの信号路に共通と考えられる。

上述したように、可変遅延回路１００の３つの信号路の違いは、追加の論理ゲート(全ての信号路に共通のものは別として)を信号が通過するかどうかにあって、加えて、もし信号が通過するのであれば、いくつの追加の論理ゲートを信号が通過するかというところにある。より多くのゲートを信号が通過すると、信号に遅延が追加される。各連続する信号路に同数で同じタイプの論理ゲートを追加することによって、連続する信号路の選択に伴って、信号に与えられる遅延が等しい増分で加えられる機能を与えるように回路１００を設計することができる。つまり、各連続信号路にＮＡＮＤゲートとインバータを追加することによって、ＮＡＮＤゲートとインバータの遅延に等しい増加分の遅延が各連続信号路に追加される。

しかしながら、可変遅延回路１００がＳＯＩ技術を使用して構成されると、この設計に問題が生じる。上述したとおり、「ＳＯＩ」は、シリコンオンインシュレータのことである。図２を参照すると、この図は、ＳＯＩトランジスタの構造の一例を示したものである。この図において、トランジスタ２００は、絶縁材料２１０(例えば、酸化シリコン)の基板上に連続したいろいろな材料の層（例えば、不純物が入れられたシリコン)を積み上げて構成される。トランジスタ２００は、Ｐ＋型材料を使って形成されるソース２２０及びドレイン２３０、Ｎ＋型材料を使って形成されるチャンネル２４０を含んでいる。ゲート２５０は、チャンネル２４０の上に形成される。

ＳＯＩトランジスタ２００の構造は典型的なバルクトランジスタの構造と異なり、シリコン基板ではなく、絶縁基板２１０上に形成される。バルクトランジスタではトランジスタのボディ（チャンネル）が電気的にシリコン基板に結合されているため、基板がある電圧に結合していると、トランジスタのボディもその電圧に結合している。トランジスタ２００のボディは、絶縁基板上に形成されているから、ボディ２１０の電圧は浮いている。

これが、バルクトランジスタと比べて、ＳＯＩデバイスの利点と欠点になる。特に、ＳＯＩトランジスタのボディの電圧は浮いているので、相当のバルクトランジスタに比べて高速である。この高速化がＳＯＩデバイスを使う主な理由の一つである。しかし、ボディの電圧が浮いていると、履歴効果に従うという不利益を生じる。ＳＯＩトランジスタのボディの電圧が特定の電圧になっていないので、ソースとドレインに与えられられる電圧が時間と共に変化することになる。ＳＯＩトランジスタのボディ電圧が時間と共に変ると、トランジスタの閾値電圧か変わり、そのため応答（例えば、トランジスタに関連する遅延）が変化する。

回路１００の全てのコンポーネンツがフローティングボディＳＯＩデバイスを使って構成されている場合には、これらのデバイスは各々履歴効果を受ける。上述したように、履歴効果は、デバイスが回路の状態と共に変化する応答の原因となる。入出力線間の一連のコンポーネンツを信号が通過するときに生じる変化は累積する。これが遅延回路における総合遅延の大きさに著しい不安定性をもたらすことになる。

ＳＯＩトランジスタは履歴効果を受けるが、その効果を除去する方法はある。履歴効果は、トランジスタの本体（ボディ）を特定の電圧に結びつけることによって除去できる。従って、このタイプのトランジスタは、「ボディタイド (body-tied) 」トランジスタと称する。図２のトランジスタ２００においては、変化のない電圧のノードを本体２４０に結びつけること（電気結線）によって、履歴効果が除去される。ＳＯＩトランジスタが特定電圧に結合されると、その電圧はもう変化することはない。その結果、トランジスタの閾値電圧及び応答も変化はなくなる。従って、トランジスタの応答は、そのトランジスタが使われている回路の履歴に依存しなくなる。

ＳＯＩトランジスタを特定電圧に結合する場合は、トランジスタが最早「フローティング(floating)」していないので、フローティングボディＳＯＩトランジスタの高速性の利益はなくなる。従って、ボディタイドＳＯＩトランジスタを使用して構成された論理ゲートは、フローティングボディトランジスタ使用して構成された論理ゲートより動作が遅い。従って、ボディタイド論理ゲートを通過する信号に与えられる遅延は、フローティングボディ論理ゲートを通過する信号に与えられる遅延より大きい。

従来の回路は、速度の利益を得るために、フローティングボディ (floating-body) ＳＯＩトランジスタを使うか、あるいは、履歴効果の不利益を除去するために、ボディタイドＳＯＩトランジスタを使うかのいずれかであった。図１のような可変遅延回路の場合に、信号の遅延に過大の変化（フローティングボディトランジスタが使用された場合）が生じるか、あるいは、あまりに細かい微細制御（ボディタイドトランジスタが使用された場合）となっていた。

本発明の一実施例は、ボディタイドトランジスタの履歴効果除去の利点と、フローティングボディトランジスタの高速応答の利点の両方を使うものである。これは、可変遅延の固定部分については、ボディタイドコンポネンツを使用して形成し、可変遅延の可変部分については、フローティングボディコンポネンツを使用して形成することによってなされる。可変遅延の固定部分は、ボディタイド論理ゲートによって生じる遅延いじょうであるから、高速のフローティングボディ論理ゲート（より小さな遅延を与える）を使用する必要はない。従って、遅延の固定部分を生じさせるボディタイドコンポネンツを使うと、フローティングボディコンポネンツを使用して生じる変化分を除去するという利点がある。他方、回路における総合遅延の増加分に微細な制御をしたいという場合がある。フローティングボディ論理ゲートは、微細な制御（ゲートあたりの遅延時間が短いから）ができるから、総合遅延の可変部分を与えるのに使われる。従って、遅延の固定部分を生じさせるコンポンネンツは、総合遅延の可変部分について寄与はなく、遅延の可変部分を生じさせるコンポンネンツが寄与する。

図３を参照すると、この図には、本発明の一実施例にもとづく可変遅延回路３００が示されている。入力線３６１は、インバータ３１１の入力に結合されている。インバータ３１１の出力は、もう一つのインバータ３１２の入力に結合されている。インバータ３１２の出力は、ＮＡＮＤゲート３２１，３２２，３２３の入力の１つに結合されている。ＮＡＮＤゲート３２１，３２２，３２３の第２入力は、対応する制御線３７１，３７２，３７３に結合されている。選択信号０、選択信号１、選択信号２は、制御線３７１，３７２，３７３をそれぞれ介してＮＡＮＤゲート３２１，３２２，３２３に結合されている。

ＮＡＮＤゲート３２１の出力は、ＮＡＮＤゲート３３１の入力に１つに結合されている。ＮＡＮＤゲート３３１の他の入力は電源電圧に結合されている。ＮＡＮＤゲート３３１の出力は、インバータ３３２の入力に結合されている。ＮＡＮＤゲート３２２の出力は、ＮＡＮＤゲート３４１の入力に１つに結合されている。ＮＡＮＤゲート３４１の他の入力は、インバータ３３２の出力に結合されている。ＮＡＮＤゲート３２１の出力は、ＮＡＮＤゲート３３１の入力に１つに結合されている。ＮＡＮＤゲート３２３の出力は、ＮＡＮＤゲート３５１の入力に１つに結合されている。ＮＡＮＤゲート３５１の他の入力は、インバータ３４２の出力に結合されている。ＮＡＮＤゲート３５１の出力は、インバータ３５２の入力に結合されている。ＮＡＮＤゲート３５２の出力は、インバータ３５３の入力に結合されている。インバータ３５３の出力は、出力線３６２に結合されている。

可変遅延回路３００の動作は基本的には次の通りである。信号線３６１の入力信号は、インバータ３１１，３１２を通過する。インバータ３１１，３１２で実行された反転は、お互いに打ち消しあい、これらの２つのコンポーネンツは信号の遅延のみをする。遅延された信号は、ＮＡＮＤゲート３２１，３２２，３２３にそれぞれ供給される。選択信号（選択信号０，１，２）の１つだけが高ければ、ＮＡＮＤゲート３２１，３２２，３２３のうち、それに対応するゲートが遅延信号を反転させ（さらに遅延を追加し）、そこを通過してＮＡＮＤゲート３３１，３３２，３３３の対応するゲートに到達する。他の（ＮＡＮＤゲート３２１，３２２，３２３のうちの）２つのＮＡＮＤゲートが、それぞれ低い選択信号を受信すると、これらの２つのＮＡＮＤゲートの出力は高くなる。

遅延され反転された信号は、ＮＡＮＤゲート３３１，３４１，３５１の１つに入力として供給される。当該ＮＡＮＤゲートの他の入力は常に高い。これらのＮＡＮＤゲートは、信号を再び反転し、その信号を少し遅延し、インバータ３３２，３４２，３５２のうち対応するインバータに非反転信号を供給する。その信号は、偶数の論理ゲートを通過し、各論理ゲートで信号を反転し、追加の遅延を与える。信号が通過する論理ゲートの個数、つまり信号の遅延量は、選択信号に依存する。

どの選択信号が選択されようとも、信号はいつもインバータ３１１，３１２、ＮＡＮＤゲート３２１，３２２，３２３のうちの１つ、ＮＡＮＤゲート３５１及びインバータ３５２，３５３を通過する。これらの論理ゲートは、回路３００によって与えられる遅延の「固定」部分を形成する。選択信号２が指定されると、これは回路で総合遅延を与えることになる。選択信号１が指定されると、総合遅延は回路の「固定」遅延にＮＡＮＤゲート３４１及びインバータ３４２によって生じる追加の遅延を加えたものとなる。選択信号０が指定されると、総合遅延は回路の「固定」遅延にＮＡＮＤゲート３４１，３５１及びインバータ３４２，３５２によって生じる追加の遅延を加えたものとなる。

図４Ａ−図４Ｃには、回路３００に使われているいろいろな論理ゲートの構造について、一連のダイアグラムを図示している。図４Ａはボディタイドインバータを示し、図４ＢはフローティングボディをＮＡＮＤゲートを示している。

図４Ａを参照すると、ボディタイドインバータ４１０は、一対の内部的に接続されたトランジスタ４１１，４１２から構成されている。ＰＭＯＳトランジスタ４１１は、電源に結合され、トランジスタ４１１のドレインは、インバータの出力４１４に結合されている。トランジスタ４１１の本体は、電源に結合されている。ＮＭＯＳトランジスタ４１２のソースは、インバータの出力４１４に結合され、トランジスタ４１２のドレインは接地されている。トランジスタ４１２のゲートは、そのインバータの入力４１３に結合され、トランジスタ４１２の本体は接地されている。

図４Ｂを参照すると、フローティングボディインバータ４２０は、一対の内部的に接続されたトランジスタ４２１，４２２から構成されている。これらのトランジスタは、トランジスタボディが電源に結合されていないか、または接地されていないことを除いては、ボディタイドインバータトランジスタと同様に、お互いに結合されている。従って、インバータ４２０の入力は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ４２２の両方に結合されている。トランジスタ４２２のソースとトランジスタ４２１のソース電源に結合され、トランジスタ４２２のドレインは接地されている。

図４Ｃを参照すると、ＮＡＮＤゲート４３０は、４つの内部的に接続されたトランジスタから構成されている。ＰＭＯＳトランジスタ４３１，４３２は電源に結合され、これらのトランジスタのドレインは、ＮＡＮＤゲート４３０の出力に結合されている。トランジスタ４３１のゲートは、ＮＡＮＤゲート４３０の入力の１つに結合されている。ＮＭＯＳトランジスタ４３３のソースは、ＮＡＮＤゲート４３０の出力に結合され、トランジスタ４３３のドレインはＮＭＯＳトランジスタ４３４のソースに結合されている。トランジスタ４３３のゲートは、トランジスタ４３２のゲートに結び付けられ、従って、ＮＡＮＤゲート４３０の同じ入力に結合されている。トランジスタ４３４のゲートはＮＡＮＤゲート４３０の同じ入力に結合されている。

可変遅延回路３００と従来の可変遅延回路の違いは、従来の可変遅延回路がフローティングボディ」またはボディタイドトランジスタのいずれかを使い、両方は使っていないのに対し、可変遅延回路３００は、２つの異なるＳＯＩトランジスタの組み合わせを使っているところにある。特に、可変遅延回路３００のインバータ３１１，３１２，３５２，３５３は、ボディタイド論理ゲートであり、残りのゲートはフローティング型ゲートである。図においては、ボディタイド論理ゲートは、電源接続の記号とインバータの上下からそれぞれ延びる設置接続記号によって表示されている。

既に指摘した通り、インバータ３１１，３１２，３５２，３５３は、回路３００のすべての可能な信号路に共通の論理ゲートの間にある。従って、これらのインバータは、「固定」遅延に回路３００が信号に追加の遅延を与える。これらの論理ゲートは、それぞれに対応する遅延部分は、履歴効果をうけない。これらのインバータは、遅延の大きさを変化することなく、信号路に接続されたり、接続から解除されたりするから、フローティング型デバイスより動作は遅いが、遅延の実質的な部分に寄与する。つまり、固定遅延に小さな増加分（ゲート当たりの遅延相当する）を与える必要がない。

これと対照的に、回路３００で信号路の可変部分を形成するコンポーネンツは、主としてフローティング型論理ゲートを含んでいる。これらのコンポーネンツは、選択的に、信号路に接続されたり、接続から解除されたりする（あるいは、その代わりに、遅延される信号が、これらのコンポーネンツのいくつかを選択的に通過する）から、総合遅延に増加分の変化を与える。従って、これらのコンポーネンツが回路３００の信号路に追加されると、総合遅延に小さな増加分の遅延を得るために、それは個々のゲートに相応する小さな変化の遅延に過ぎないことを甘受することになる。

可変遅延回路３００と従来の可変遅延回路の機能的な違いについては図５Ａ−図５Ｃに示されている。図５Ａ−図５Ｃは、全てフローティング型ＳＯＩトランジスタ(図５Ａ)を使う場合、全てボディタイドＳＯＩトランジスタ図５Ｂ)を使う場合、及び、回路３００のように、フローティング型ＳＯＩトランジスタとボディタイドＳＯＩトランジスタを組み合わせた(図５Ｃ)を使う場合の可変遅延の違いを図示している。各図は、先行回路で処理された信号に、４つの可能な遅延が与えられることを示している。

図５Ａには、全てフローティングボディＳＯＩトランジスタを使った可変遅延回路の選択遅延が示されている。図５Ａの左側には対応する回路の固定遅延が濃淡ブロック５１０で示されている。全てフローティングボディ遅延回路で処理されたそれぞれの信号は、すくなくとも最小固定時間ほど遅延される。ブロック５１１−５１３の各々は、固定遅延に追加される増加分の遅延を示している。従って、固定遅延（５１０）、固定遅延に1増加分を加えた遅延（５１０＋５１１）、固定遅延に２増加分を加えた遅延（５１０＋５１１＋５１２）のいずれかの信号が選択される。

上述したように、図５Ａに対応する可変遅延回路は、全てフローティングボディＳＯＩトランジスタを使用して構成される。従って、固定部分の遅延を与える回路部分は、フローティングボディＳＯＩトランジスタを使用して構成される。結局、総合遅延の固定部分510は、履歴効果から生じる変化を受ける。これらの変化は、図では遅延510の右端下の両端矢印で示されている。従って、回路の最小遅延が選択されると、遅延の長さにいくらかの変化が生じる。

次により長い遅延が選択されると、論理ゲートが信号路（回路の入出力を通る信号路）に追加される。これらの論理ゲートは、固定遅延に対応する回路部分のゲートのように、フローティングボディＳＯＩトランジスタを使用して構成される。従って、追加のゲートによって与えられる遅延は、履歴効果から生じる変化を受ける。各一連の信号路は、その信号路に同数の同じタイプの論理ゲートを加え、それはまた総合遅延の長さに不安定さを付け加えることになる。総合遅延の変化は、遅延の増加分に応じて累積する。総合遅延は、追加の増加遅延（５１１−５１３）を示す右手下の両端矢印で示されている。履歴効果から生じる可能な変化は、遅延信号が使用されるシステムに著しいインパクトを与えるのに充分な大きさであり、そのシステムに誤動作を生じるほどにもなる。

図５Ｂには、全てボディタイドＳＯＩトランジスタを使った可変遅延回路の選択遅延が示されている。遅延の固定部分が濃淡ブロック５２０で示され、遅延の増加部分が濃淡ではないブロック（５２1−５２３）で示されている。図５Ｂに対応する回路で処理された信号は、固定遅延（５２０）だけ、固定遅延に1以上の増加分を加えた遅延（５２０＋５２１、あるいは５２０＋５２１＋５２２＋５２３）のいずれかの遅延が選択される。

図５Ｂに対応する回路は、全てボディタイドＳＯＩトランジスタを使用して構成されるから、履歴効果を受けない。従って、図５Ｂに図示されている遅延は、履歴効果による変化がない。このため、固定遅延または増加遅延の下に、矢印が示されていない。

全てボディタイド回路の遅延は、履歴による変化がないが、その分速度を犠牲にしている。上述したように、ボディタイドコンポーネンツは、対応するフローティングボディコンポーネンツに比べて動作が遅い。従って、ボディタイドコンポーネンツで生じる遅延は、対応するフローティングボディコンポーネンツの遅延より大きい（代表的には、３倍である）。ボディタイド回路で選択される遅延の長さは、より正確であり、フローティングボディ回路の増加分ほど小さく調整することはできない。より大きな増加分は、図５Ｂ（図５Ａと比較して）から明らかである。

図５Ｃには、ボディタイド回路とフローティングボディ回路の組み合わせを使った回路に対応する選択遅延が示されている。遅延の固定部分が濃淡ブロック５３０で示されている。総合遅延の増加部分は濃淡ではないブロック（５３1−５３３）で示されている。図５Ｃに対応する回路で処理された信号は、固定遅延（５３０）だけ、固定遅延に1以上の増加分を加えた遅延（つまり、５３０＋５３１、５３０＋５３１＋５３２、あるいは５３０＋５３１＋５３２＋５３３）のいずれかの遅延が選択される。

図５Ｃに対応する可変遅延回路において、固定遅延に対応する回路部分は、ボディタイドトランジスタを使用して構成される。これによって当該遅延部分から履歴効果を除去する。従って、回路の最小遅延（固定遅延）が選択されると、その遅延は、履歴効果から生じる変化を受けない。遅延の固定部分は、典型的には、遅延の変化部分の増加分より遥かに大きいことが望ましいので、低速のボディタイドトランジスタは、望ましくない効果を生じさせることはない。

図５Ｃの遅延の増加分に対応する回路部分は、フローティングボディトランジスタを使用して構成される。回路のこの部分は履歴効果を受け、増加分の変化は、遅延の固定部分の変化に追加されることはない（回路のその部分にボディタイドトランジスタを使用することによってこれらの変化は除去され得る）ので、受け入れられる。従って、固定遅延と1増加分からなる遅延が選択されると、総合遅延における変化は、小さな増加分の遅延に関連する変化のみである。従って、変化は全てがフローティングボディ回路である場合の変化に比較して小さい（図５Ａに図示している通り）。

ボディタイドトランジスタ（及び論理ゲート）とフローティングボディトランジスタ（及び論理ゲート）の組み合わせを使った回路は、従って、全てがボディタイド回路で全てがフローティングボディ回路である長所を最大化し、それらの回路のそれぞれの欠点を最小化する。つまり、2つの異なったトランジスタの組み合わせは、総合遅延の微細な制御（つまり、総合遅延に対して小さな増加分）を提供し、総合遅延の変化について、その実質的な部分を除去する（遅延の固定部分の履歴効果を除去することによる）。

図３に示され、既に詳述した可変遅延回路は、本発明のいろいろな実施例の例示を意図したものである。代替の実施例では、多くの変形が可能である。例えば、回路３００は、固定遅延に対応する回路部分用に必ずしもボディタイドゲートのみを使用する必要はない。言い換えると、インバータ３１１，３１２，３５２，３５３は、固定信号路の殆どの部分を形成し、ＮＡＮＤゲート３５１もまた固定信号路の一部であるが、この論理ゲートは図３の実施例におけるフローティングボディゲートである。代わりの実施例として、ＮＡＮＤゲート３５１がボディタイドＮＡＮＤゲートで置き換えることができる。これは回路による総合遅延における変化を減少させることになり得る。しかしながら、このゲートの応答を遅くして遅延の固定部分を増加することになかねないので注意すべきである。遅延の固定部分が増加すると、適用分野によっては受け入れられたり、そうでなかったりする。ＮＡＮＤゲート３２１，３２２，３２３，３５１は、固定信号路の一部と見なされる。これらのＮＡＮＤゲートのうち１つが所与の時間に信号路にあっても、これらのＮＡＮＤゲートの１つがその信号路にあることになる。従って、これらのＮＡＮＤゲートの全てが、ボディタイドゲートで置き換え得るのである。こうすることによって、ＮＡＮＤゲート３２１−３２３の個々の応答の違いが、異なった信号路間にいくらかの遅延変化を来たすことになるとしても、遅延変化と増加固定遅延を減少するのである。

ボディタイドトランジスタを用いた多少の論理ゲートを用いて設けられる他の実施例に加えて、全く異なった構造の本発明の実施例がある。これらの実施例は、もっと多いか、あるいは少ない選択できる遅延を（そして対応する信号路を）持つか、異なった論理ゲート、あるいは他のコンポーネンツを持つか、もしくはこの出願で記載したものとは他の態様に変化することになろう。その全ての実施例は、特許請求の範囲の請求項で画定される範囲内と解釈される。

この分野で通常の知識を有する者は、情報や信号がさまざまな異なった技術や技法を使って表現されることを理解している。例えば、それらにもとづいた記述のデータ、インストラクション、コマンド、情報、信号、ビット、記号及びチップは、電圧、電流などで表現できる。情報及び信号は、線、金属トレース、経路などを含む適切な移送媒体を使用するコンポーネンツ間で授受され得るのである。

この分野で通常の知識を有する者は、既述した実施礼に関連して記載したいろいろな図表の論理ブロック、モジュール、回路及びアルゴリズムステップが、実施例によっては、電子的なハードウエア、ソフトウエアあるいはそれらの組み合わせで実行できることを更に認識している。ハードウエアとソフトウエアのこの互換性を示すために、いろいろな例証としてのコンポーネンツ、ブロック、モジュール、回路及びステップが、それらの機能性との関連で一般的に記述されている。ハードウエアまたはソフトウエアによって機能性が実行できるかどうかは、特定の応用やシステム全体に課せられる設計上の制約に依存する。この技術分野で通常の知識を有する者は、各特定の応用に対してさまざまな方法で記述された機能性を実施することができるが、そのうちのどれを実施するかの決定によって、本発明の範囲を逸脱することになると解釈されてはならない。

上記実施例に関連して記述したさまざまな例証的な論理ブロック、モジュール及び回路は、記述された機能を実行するよう設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰｓ）または他の論理デバイス、特定用途集積回路（ＡＳＩＣｓ）、フィールドプログラマブルゲートアレイ（ＦＰＡＧｓ）、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウエアコンポーネントあるいはこれらの組み合わせで構成し、または、実行してもよい。汎用プロセッサは、従来のプロセッサ、コントローラ、マイクロコントローラ、ステートマシンなどであってもよい。プロセッサは、計算デバイスの組み合わせ、例えば、ＤＰＳとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＰＳコアに結合した1以上のマイクロプロセッサ、または、他の同様な構成として設けてもよい。

本発明による利益と効果は、特定の態様について上述した。これらの利益及び効果ならびにそれらを生ぜしめる要素や制約が、特許権の技術範囲の重要で、必要とされる、または必須の要件と解すべきではない。ここで使用されている用語の「から構成する」、「からなる」またはその他の同義語は、この用語に続く要件や制約を非排他的に含むものと解される。従って、まとまった要素から構成されたシステム、方法または他の態様は、これらの要素のみに限定されるのではなく、明示的に列挙されていないもしくは請求項で特定された態様固有の他の要素を含んでもよい。

公知の可変遅延回路の一例を示す設計図である。シリコンオンインシュレータ（ＳＯＩ）トランジスタの構造を例示する図である。本発明の一実施例の可変遅延回路の一例を示す図である。可変遅延回路で使用されるいろいろな論理ゲートの構成を示す図である。可変遅延回路で使用されるいろいろな論理ゲートの構成を示す図である。可変遅延回路で使用されるいろいろな論理ゲートの構成を示す図である。異なった可変遅延回路間の選択遅延の相違を示す図である。異なった可変遅延回路間の選択遅延の相違を示す図である。異なった可変遅延回路間の選択遅延の相違を示す図である。

符号の説明

１００可変遅延回路
１１１インバータ
１１２インバータ
１２１ＮＡＮＤゲート
１２２ＮＡＮＤゲート
１２３ＮＡＮＤゲート
１３１ＮＡＮＤゲート
１３２インバータ
１４１ＮＡＮＤゲート
１４２インバータ
１５１ＮＡＮＤゲート
１５２インバータ
１５３インバータ
１６１入力線
１６２出力線
２００シリコンオンインシュレータ（ＳＯＩ）トランジスタ
２１０絶縁材料
２２０ソース
２３０ドレイン
２４０チャンネル
２５０ゲート
３００可変遅延回路
３１１インバータ
３１２インバータ
３２１ＮＡＮＤゲート
３２２ＮＡＮＤゲート
３２３ＮＡＮＤゲート
３３１ＮＡＮＤゲート
３３２インバータ
３４１ＮＡＮＤゲート
３４２インバータ
３５１ＮＡＮＤゲート
３５２インバータ
３５３インバータ
３６１入力線
３６２出力線
３７１制御線
３７２制御線
３７３制御線
４１０ボディタイドインバータ
４１１ＰＭＯＳトランジスタ
４１２ＮＭＯＳトランジスタ
４１３インバータ入力
４１４インバータ出力
４２０フローティングボディインバータ
４２１ＰＭＯＳトランジスタ
４２２ＮＭＯＳトランジスタ
４３０ＮＡＮＤゲート３１ＰＭＯＳトランジスタ
４３１ＰＲＯＭトランジスタ
４３２ＰＭＯＳトランジスタ
４３３ＮＭＯＳトランジスタ
４３４ＮＭＯＳトランジスタ
５１０ブロック（固定遅延）
５１１ブロック（増加分）
５１２ブロック（増加分）
５１３ブロック（増加分）
５２０ブロック（固定遅延）
５２１ブロック（増加分）
５２２ブロック（増加分）
５２３ブロック（増加分）
５３０ブロック（固定遅延）
５３１ブロック（増加分）
５３２ブロック（増加分）
５３３ブロック（増加分）

Claims

複数のシリコンオンインシュレータ論理ゲートであって、前記論理ゲートは複数の選択可能な信号路を形成するよう構成され、前記論理ゲートの第１サブセットは前記信号路の各々に共通であり、前記論理ゲートの第２サブセットは前記信号路の１以上の選択部に含まれており、前記第１サブセットは１以上のボディタイド論理ゲートを含み、前記第２サブセットは１以上のフォローティングボディ論理ゲートを含んでいることを特徴とする可変遅延回路。
前記第１サブセットはボディタイド論理ゲートのみを含むことを特徴とする請求項１記載の可変遅延回路。
前記第２サブセットはフローティングボディ論理ゲートのみを含むことを特徴とする請求項１記載の可変遅延回路。
複数のシリコンオンインシュレータトランジスタであって、前記トランジスタは信号の遅延時間が選択できる１以上の信号路を形成するよう構成され、前記トランジスタの第１サブセットは前記遅延時間の固定部分を与え、前記トランジスタの第２サブセットは前記遅延時間の変動部分を与え、前記第１サブセットは１以上のボディタイドトランジスタを含み、前記第２トランジスタは１以上のフォローティングボディトランジスタを含んでおり、前記１以上の信号路は交互に選択できる複数の信号路を有し、前記複数の信号路は各々全ての信号路に共通な第１部分と選択的な第２部分からなることを特徴とする可変遅延回路。
複数のシリコンオンインシュレータトランジスタであって、前記トランジスタは信号の遅延時間を選択できる１以上の信号路を形成するよう構成され、前記トランジスタの第１サブセットは前記遅延時間の固定部分を与え、前記トランジスタの第２サブセットは前記遅延時間の変動部分を与え、前記第１サブセットは１以上のボディタイドトランジスタを含み、前記第２トランジスタは１以上のフォローティングボディトランジスタを含んでおり、前記１以上の信号路は交互に選択できる複数の信号路を有し、前記第１サブセットはボディタイドトランジスタのみを含み、前記第２サブセットはフォローティングボディトランジスタのみを含んでいることを特徴とする可変遅延回路。