JP3826530B2 - Bit synchronization circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、例えばページング受信機で使用されるビット同期パルスを発生するビット同期回路に関する。
【0002】
【従来の技術】
ページング受信機では、受信したFSK(Frequency Shift Keying:周波数偏移変調)信号をNRZ(Non Return to Zero)の2値信号に変換し、さらにこの2値信号のレベルでハイであるかローであるかを読取ることによりデジタルデータに変換している。
【0003】
このデジタルデータへの変換、すなわちデータ復調を正確に行なうためには、上記復調信号のレベル判定を、各ビット期間の中央付近で行なうことが望ましく、そのためにページング受信機には受信データとのビット同期をとるためのビット同期回路が設けられている。ビット同期パルスを発生するビット同期回路として、従来は図4に示すような構成のものが用いられていた。
【0004】
同図で、入力信号(例えばNRZ信号)はまずエッジ検出器11に入力され、ここで信号波形のエッジ位置に応じたエッジパルスが検出信号として出力されてエッジ数カウンタ13に送られる。
【0005】
エッジ数カウンタ12は、エッジ検出器11からのエッジパルスにより入力信号の1データビット長に対応する1フレーム内に入ったエッジの数をカウントし、そのカウント値(エッジ数)を増減判定回路14へ出力する。
【0006】
またエッジ数カウンタ12は、加算器とレジスタとで構成される加算累積器15と一体にしてLSI化されるものであり、この加算累積器15は後述するアップダウンカウンタ17のカウント値を累積保持して、保持した累積値を上記増減判定回路14へ出力する。
【0007】
エッジ数カウンタ13もエッジ数カウンタ12と同様であり、エッジ検出器11からのエッジパルスにより入力信号の1データビット長に対応する1フレーム内に入ったエッジの数をカウントし、そのカウント値(エッジ数)を増減判定回路14へ出力する。
【0008】
このエッジ数カウンタ13は、同じく加算器とレジスタとで構成される加算累積器16と一体にしてLSI化されるものであり、この加算累積器16は後述するアップダウンカウンタ17のカウント値を累積保持して、保持した累積値を上記増減判定回路14へ出力する。
【0009】
増減判定回路14は、エッジ数カウンタ12からのエッジ数と加算累積器15からの累積値、エッジ数カウンタ13からのエッジ数と加算累積器16からの累積値によりビット同期ずれを判定するもので、その判定結果に応じたアップ信号またはダウン信号をアップダウンカウンタ17へ送出する。
【0010】
アップダウンカウンタ17は、入力信号のビットレートの整数倍(例えば16倍)のクロックで1ずつカウントアップする通常のカウント動作に対して、増減判定回路14からのアップ/ダウン信号に応じて例えばさらに1カウントアップするアップカウント動作及び例えばカウントアップ動作を1回抜くダウンカウント動作を実行する。
【0011】
しかるに、このアップダウンカウンタ17のカウント値が上述した如く加算累積器15,16へ送出されると共に、当該カウント値がフルカウント値(例えば16)の半分に達した時出力されるハーフキャリー信号(HCY)が増減判定回路14にリセット信号として、加算累積器16にクリア信号としてそれぞれ供給される他、同期パルス信号として次段の図示しないデータ復調回路及び図示しない他の内部回路で使用され、またこのハーフキャリー信号と該カウント値がフルカウント値に達した時に出力されるフルキャリー信号(FCY)が増減判定回路14にリセット信号として、加算累積器15にクリア信号としてそれぞれ供給される他、図示しない内部回路で使用される。
【0012】
なお、18は上記各回路11〜17の信号バスを制御するためのバス制御部である。
【0013】
【発明が解決しようとする課題】
上記のような回路構成にあっては、特にエッジ数カウンタ12,13と加算累積器15,16を2系統必要としたため、結果として回路全体の規模が大きくなってしまう上、アップダウンカウンタ17が増減判定回路14からのアップ/ダウン信号によってのみ動作するために引込み動作が遅く、同期収束動作が遅いと共に、回路設計上の自由度が低いという不具合があった。
【0014】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、でき得る限り回路規模を縮小しながらも、同期収束動作が早く、安定性が高く、且つ回路の自由度を向上させることが可能なビット同期回路を提供することにある。
【0015】
【課題を解決するための手段】
請求項1記載の発明は、入力される2値信号のエッジ位置を検出するエッジ検出手段と、上記2値信号のN倍(N=2,3,…)の周波数を有するクロックをカウントするN進のカウンタと、上記エッジ検出手段により検出された上記エッジ位置において与えられた入力値を保持値として保持する保持手段と、上記カウンタのカウント値から上記保持手段の保持値を減算して得られた差出力であって、収束時において、該差出力は鋸歯状の信号であり、該差出力が「0」となるタイミングが上記2値信号のエッジタイミングに同期したタイミングである該差出力を上記2値信号の同期信号として出力する減算手段と、この減算手段の差出力を一定の割合で制限する制限手段と、この制限手段の出力と上記保持手段の保持値とを加算し、その和出力を上記保持手段に上記入力値として与える加算手段とを具備したことを特徴とする。
【0016】
このような構成とすれば、回路規模を縮小し、電力消費も低減しながら、同期収束動作が早く、且つ安定性が高い上、独立して設けた制限手段の制限特性を変えることで容易に収束特性を選択することができ、さらに直接クロック信号を受けて動作する回路部の構成が少ないために回路の自由度を向上させることが可能となる。
【0017】
請求項2記載の発明は、上記請求項1記載の発明において、上記減算手段の出力する同期信号としての差出力を波形整形して上記2値信号の所望のサンプリング位置に同期した信号を得る波形整形手段をさらに具備したことを特徴とする。
【0018】
このような構成とすれば、上記請求項1記載の発明の作用に加えて、入力される2値信号に、より正確に同期した信号を得ることができる。
【0019】
請求項3記載の発明は、上記請求項1記載の発明において、上記エッジ検出手段によるエッジ位置の検出の有無によって上記加算手段への上記保持手段の保持値の供給及び上記制限手段への上記減算手段の差出力の供給を制御するゲート制御手段をさらに具備したことを特徴とする。
【0020】
このような構成とすれば、上記請求項1記載の発明の作用に加えて、より消費電力を低減させることができる。
【0021】
【発明の実施の形態】
以下本発明をページング受信機の受信回路に用いられるビット同期回路に適用した場合の実施の一形態について図面を参照して説明する。
【0022】
図1はその回路構成を示すもので、入力信号すなわち受信したFSK信号から得られたNRZ信号はまずエッジ検出器21に入力され、ここで信号波形のエッジ位置に応じたパルスが検出信号として生成されて、n+mビットレジスタ22に送られる。
【0023】
n+mビットレジスタ22は、エッジ検出器21からのエッジパルスaをラッチパルスとして、後に詳述する加算器23から送られてくる(n+m)ビットの和出力fを保持し、その保持内容bを再び加算器23へ、またそのうちの上位nビットを減算器24へそれぞれ送出する。
【0024】
また、図中の25は、外部から与えられる上記NRZ信号のN倍(「N=2,3,…」で且つ「N≦2n(n=1,2,…)」)の周波数を有するクロックをカウントするN進数用のフリーランカウンタであり、そのnビットのカウント値cは上記減算器24へ送出される。
【0025】
減算器24は、フリーランカウンタ25からのカウント値cに対してn+mビットレジスタ22の保持内容bの上位nビットを減数として減算を行ない、(n+1)ビットの差出力dをリミッタ26及び出力波形生成器27へ送出する。
【0026】
リミッタ26は、減算器24からの「−(N/2)」〜「+(N/2)−1」の範囲をとる差出力dを制限してpビットとするもので、その制限範囲は±α(2α≦2p )であり、制限後のpビットの差出力信号eは上記加算器23へ送出される。
【0027】
加算器23は、n+mビットレジスタ22からの(n+m)ビットの保持内容bとリミッタ26を介して制限されたpビットの差出力信号eとを加算し、その最上位キャリーを除いた(n+m)ビットの和出力fを上述した如くn+mビットレジスタ22へ送出して保持させる。
【0028】
しかして、出力波形生成器27が減算器24からの差出力dを波形整形して入力信号のビット期間中の位置に正確に同期したビット同期パルスを生成し、出力するようになる。
【0029】
上記のような回路構成にあって、信号入力がない場合、あるいは信号入力があってもそのレベルに変化がない場合には、エッジ検出器21からのエッジパルスaが入力されないためにn+mビットレジスタ22の保持内容bは変化しない。そのため、減算器24の出力する差出力d、すなわちフリーランカウンタ25のカウント値cから変化しないn+mビットレジスタ22の保持内容bの上位nビットを減算した値が出力波形生成器27で波形整形されてビット同期パルスとして出力されることになる。
【0030】
また、信号が入力され、そのレベルの変化によりエッジ検出器21からエッジパルスaがn+mビットレジスタ22へ出力されると、n+mビットレジスタ22ではこのエッジパルスaの入力毎に加算器23の和出力fをラッチして保持内容bとして出力するするため、その値は次第にフリーランカウンタ25の値に対するエッジの位置に追従して収束することとなる。
【0031】
図2(a),(b)は共に、円で示したフリーランカウンタ25のカウント値に対するエッジの位置とn+mビットレジスタ22の保持値との関係を例示したものであり、図中に黒丸で示すのがフリーランカウンタ25のカウント値に対するエッジの位置、白丸で示すのがレジスタ22の保持値である。
【0032】
図示する如く、いずれもレジスタ22の保持値がフリーランカウンタ25のカウント値に対するエッジの位置に追従して収束するもので、ここではリミッタ26を入力値である減算器24の差出力dに対する1/2回路とした動作させた場合について示しており、上記収束は1次フィルタを用いた場合と同様の動作となる。
【0033】
しかるに、上記収束の様子を数学的に検証すると、以下の通りとなる。
【0034】
すなわち、レジスタ22の保持値とフリーランカウンタ25の値に対するエッジの位置との位相のずれの初期値がδであった時、エッジを1回検出する毎に次の演算
δ′=f(q) …(1)
(但し、f(q):リミッタ関数。)
を行なう。先の例では、リミッタ26を1/2回路としたから、リミッタ関数
f(x)=x/2 …(2)
である。
【0035】
上記式(1),(2)より
δ′=(δ)/2 …(3)
となり、エッジパルスaの入力tをパラメータとすると、
δ(t)=δ0 ・(1/2)t …(4)
(但し、δ0 :位相差の初期値。)
となる。この式(4)から上記図1に示した構成が一次フィルタとして動作していることがわかる。
【0036】
一般に、1/k回路(1<k)を用いたリミッタ回路に対する収束は次式
δ(t)=δ0 ・(1−(1/k))t …(5)
で表わされ、リミッタとして定数(±γ)を選択した場合、収束は
δ′=δ−γ,または
δ′=δ+γ …(6)
となる。ここで上記パラメータtを用いると、
δ(t)=δ0 −γ・t,または
δ(t)=δ0 +γ・t
となり、一次式で表わすことができるものである。
【0037】
以上の動作により、回路系が収束した後には減算器24の差出力dはエッジパルスa入力時に常に「0(ゼロ)」となり、n+mビットレジスタ22の保持内容bの値の変化がなくなる。
【0038】
このような構成とすれば、上記図4に示したアップダウンカウンタ17に代えて、クロック信号により単純に循環的なカウント動作を行なうフリーランカウンタ25を用い、またその他の構成に関しても上記図4で示したものに比して大幅に回路規模を縮小し、消費電力も低減しながら、同期収束動作が早く、且つ安定性を向上させることができる。
【0039】
またに、リミッタ26を独立して設け、その制限特性を変えることで容易に収束特性を選択することができる。
【0040】
なお、上記リミッタ26は例えば1/2回路で実現するものとして説明したように、定数で減算器24の差出力dを制限するものとしたが、これに限らず、多次関数を用いたもの、あるいはメモリによるテーブルピックアップ形式としたもの等、種々の構成例を考えることができる。
【0041】
なお、エッジ検出器21に入力信号であるNRZ信号が入力されない場合には、上記加算器23へのn+mビットレジスタ22の保持内容b及びリミッタ26への減算器24の差出力dの供給をそれぞれ一時的に絶つことで、回路全体でのゲート動作率を下げ、無駄な電力消費を下げることができる。
【0042】
図3はそのような本発明の実施の一形態の他の回路構成を例示するもので、基本的には上記図1で示したものと同様であるので、同一部分には同一符号を付してその説明は省略するものとする。
【0043】
しかして、入力信号の信号波形のエッジ位置に応じたエッジパルスaを検出信号として生成するエッジ検出器21′は、このエッジパルスaとパルスの中央位置が同期しており、且つパルス幅が充分大きいゲートパルスxを別に生成し、生成したゲートパルスxをゲート回路31,32にそれぞれ送出する。
【0044】
ゲート回路31は加算器23に供給されるn+mビットレジスタ22の保持内容bを、エッジ検出器21′からのゲートパルスxの入力がないときに絶つものである。
【0045】
同様に、ゲート回路32はリミッタ26に供給される減算器24の差出力dを、エッジ検出器21′からのゲートパルスxの入力がないときに絶つものである。
【0046】
このように、エッジ検出器21′が入力信号からエッジを検出することができない場合、すなわち信号入力がない場合か、あるいは信号入力があってもそのレベルに変化がない場合には、加算器23及びリミッタ26への入力を絶つことで各回路内のゲート動作率が減少し、結果として回路全体でのゲート動作率を下げて、より電力消費を低減させることができる。
【0047】
なお、上記実施の形態はページング受信機の受信回路に用いられるビット同期回路について説明したが、本発明はこれに限ることなく、入力信号とのビット同期をとりビット同期パルスを発生する回路であれば、他にも適用可能であることはいうまでもない。
【0048】
その他、本発明はその要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【0049】
【発明の効果】
請求項1記載の発明によれば、回路規模を縮小し、電力消費も低減しながら、同期収束動作が早く、且つ安定性が高い上、独立して設けた制限手段の制限特性を変えることで容易に収束特性を選択することができ、さらに直接クロック信号を受けて動作する回路部の構成が少ないために回路の自由度を向上させることが可能となる。
【0050】
請求項2記載の発明によれば、上記請求項1記載の発明の効果に加えて、入力される2値信号に、より正確に同期した信号を得ることができる。
【0051】
請求項3記載の発明によれば、上記請求項1記載の発明の効果に加えて、より消費電力を低減させることができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態に係る回路構成を示すブロック図。
【図2】同実施の形態に係る動作を説明するための図。
【図3】同実施の形態に係る他の回路構成を示すブロック図。
【図4】従来のビット同期回路の構成を示すブロック図。
【符号の説明】
11…エッジ検出器
12,13…エッジ数カウンタ
14…増減判定回路
15,16…加算累積器
17…アップダウンカウンタ
18…バス制御部
21,21′…エッジ検出器
22…n+mビットレジスタ
23…加算器
24…減算器
25…フリーランカウンタ
26…リミッタ
27…出力波形生成器
31,32…ゲート回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bit synchronization circuit that generates a bit synchronization pulse used in, for example, a paging receiver.
[0002]
[Prior art]
In the paging receiver, the received FSK (Frequency Shift Keying) signal is converted into a binary signal of NRZ (Non Return to Zero), and the level of the binary signal is high or low. Is converted into digital data.
[0003]
In order to perform the conversion to digital data, that is, the data demodulation accurately, it is desirable that the level determination of the demodulated signal is performed near the center of each bit period. A bit synchronization circuit for synchronization is provided. Conventionally, a bit synchronization circuit for generating a bit synchronization pulse has a configuration as shown in FIG.
[0004]
In the figure, an input signal (for example, NRZ signal) is first input to the edge detector 11, where an edge pulse corresponding to the edge position of the signal waveform is output as a detection signal and sent to the
[0005]
The edge number counter 12 counts the number of edges entered in one frame corresponding to one data bit length of the input signal by the edge pulse from the edge detector 11, and increases or decreases the count value (number of edges). Output to.
[0006]
The edge number counter 12 is integrated into an LSI with an
[0007]
The
[0008]
The
[0009]
The increase / decrease determination circuit 14 determines a bit synchronization shift based on the number of edges from the edge number counter 12 and the accumulated value from the
[0010]
The up / down
[0011]
However, the count value of the up / down
[0012]
[0013]
[Problems to be solved by the invention]
In the circuit configuration as described above, since the
[0014]
The present invention has been made in view of the above circumstances, and its purpose is to reduce the circuit scale as much as possible, while achieving a fast synchronous convergence operation, high stability, and flexibility in the circuit. It is an object of the present invention to provide a bit synchronization circuit capable of improving the above.
[0015]
[Means for Solving the Problems]
According to the first aspect of the present invention, an edge detecting means for detecting an edge position of an input binary signal and an N for counting a clock having a frequency N times (N = 2, 3,...) Of the binary signal. Obtained by subtracting the holding value of the holding means from the count value of the counter, the holding means for holding the input value given at the edge position detected by the edge detecting means as the holding value, a difference output, at the time of convergence, said difference output is sawtooth shaped signal, the difference output timing difference output becomes "0" is a timing synchronized with the edge timing of the binary signal A subtracting means for outputting as a synchronizing signal of the binary signal, a limiting means for limiting the difference output of the subtracting means at a fixed rate, an output of the limiting means and a holding value of the holding means are added, and the sum A force, characterized by comprising an adding means for providing as the input value to said holding means.
[0016]
With such a configuration, the circuit scale is reduced and the power consumption is reduced, while the synchronous convergence operation is fast and stable, and it is easy by changing the limiting characteristics of the limiting means provided independently. Convergence characteristics can be selected, and the degree of freedom of the circuit can be improved because the configuration of the circuit portion that operates by receiving the clock signal directly is small.
[0017]
According to a second aspect of the present invention, in the first aspect of the invention, the waveform obtained by shaping the difference output as the synchronizing signal output from the subtracting means to obtain a signal synchronized with a desired sampling position of the binary signal. It further comprises shaping means.
[0018]
With such a configuration, in addition to the operation of the first aspect of the invention, it is possible to obtain a signal that is more accurately synchronized with the input binary signal.
[0019]
According to a third aspect of the present invention, in the first aspect of the present invention, the holding value of the holding unit is supplied to the adding unit and the subtraction is performed to the limiting unit depending on whether the edge position is detected by the edge detecting unit. The apparatus further comprises gate control means for controlling supply of the differential output of the means.
[0020]
With such a configuration, in addition to the operation of the first aspect of the invention, the power consumption can be further reduced.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment in which the present invention is applied to a bit synchronization circuit used in a receiving circuit of a paging receiver will be described below with reference to the drawings.
[0022]
FIG. 1 shows the circuit configuration. An input signal, that is, an NRZ signal obtained from a received FSK signal is first input to an
[0023]
The n + m bit register 22 holds the sum output f of (n + m) bits sent from an adder 23, which will be described later in detail, using the edge pulse a from the
[0024]
Further, 25 in the figure has a frequency N times (“N = 2, 3,...” And “N ≦ 2 n (n = 1, 2,...)”) Of the NRZ signal given from the outside. This is an N-ary free-run counter that counts the clock, and its n-bit count value c is sent to the subtractor 24.
[0025]
The subtractor 24 subtracts the count value c from the free-
[0026]
The limiter 26 limits the difference output d taking the range of “− (N / 2)” to “+ (N / 2) −1” from the subtractor 24 to p bits, and the limit range is ± α (2α ≦ 2 p ), and the limited p-bit difference output signal e is sent to the adder 23.
[0027]
The adder 23 adds the (n + m) -bit held content b from the n + m-
[0028]
Thus, the
[0029]
In the circuit configuration as described above, when there is no signal input, or when there is no change in the level even if there is a signal input, the edge pulse a from the
[0030]
When a signal is input and an edge pulse a is output from the
[0031]
FIGS. 2A and 2B both illustrate the relationship between the edge position with respect to the count value of the free-
[0032]
As shown in the figure, the value held in the
[0033]
However, mathematically verifying the state of convergence is as follows.
[0034]
In other words, when the initial value of the phase shift between the value held in the
(However, f (q): Limiter function.)
To do. In the above example, since the limiter 26 is a 1/2 circuit, the limiter function f (x) = x / 2 (2)
It is.
[0035]
From the above formulas (1) and (2), δ ′ = (δ) / 2 (3)
If the input t of the edge pulse a is a parameter,
δ (t) = δ 0 · (1/2) t (4)
(However, δ 0 is the initial value of the phase difference.)
It becomes. From this equation (4), it can be seen that the configuration shown in FIG. 1 operates as a primary filter.
[0036]
In general, convergence with respect to a limiter circuit using a 1 / k circuit (1 <k) is expressed by the following equation δ (t) = δ 0 · (1− (1 / k)) t (5)
When a constant (± γ) is selected as the limiter, convergence is δ ′ = δ−γ, or δ ′ = δ + γ (6)
It becomes. Here, using the parameter t,
δ (t) = δ 0 −γ · t, or δ (t) = δ 0 + γ · t
And can be expressed by a linear expression.
[0037]
With the above operation, after the circuit system has converged, the difference output d of the subtractor 24 is always “0 (zero)” when the edge pulse a is input, and the value of the content b held in the n + m bit register 22 does not change.
[0038]
With such a configuration, instead of the up / down counter 17 shown in FIG. 4, a free-
[0039]
Further, the convergence characteristic can be easily selected by providing the limiter 26 independently and changing the limiting characteristic.
[0040]
Note that the limiter 26 limits the difference output d of the subtractor 24 with a constant as described in the case where the limiter 26 is realized with, for example, a 1/2 circuit. Alternatively, various configuration examples such as a table pickup type using a memory can be considered.
[0041]
When the NRZ signal, which is an input signal, is not input to the
[0042]
FIG. 3 exemplifies another circuit configuration of the embodiment of the present invention, and is basically the same as that shown in FIG. The description thereof will be omitted.
[0043]
Thus, the edge detector 21 'that generates the edge pulse a corresponding to the edge position of the signal waveform of the input signal as a detection signal has the edge position a synchronized with the center position of the pulse and has a sufficient pulse width. A large gate pulse x is generated separately, and the generated gate pulse x is sent to the gate circuits 31 and 32, respectively.
[0044]
The gate circuit 31 cuts off the stored content b of the n + m bit register 22 supplied to the adder 23 when there is no input of the gate pulse x from the edge detector 21 '.
[0045]
Similarly, the gate circuit 32 cuts off the difference output d of the subtractor 24 supplied to the limiter 26 when there is no input of the gate pulse x from the edge detector 21 '.
[0046]
As described above, when the edge detector 21 'cannot detect an edge from the input signal, that is, when there is no signal input or when there is no signal input, the level of the adder 23 does not change. Further, the gate operation rate in each circuit is reduced by cutting off the input to the limiter 26. As a result, the gate operation rate in the entire circuit can be lowered, and the power consumption can be further reduced.
[0047]
In the above embodiment, the bit synchronization circuit used in the receiving circuit of the paging receiver has been described. However, the present invention is not limited to this, and any circuit that generates bit synchronization pulses by synchronizing with the input signal can be used. Needless to say, other applications are possible.
[0048]
In addition, the present invention can be variously modified and implemented without departing from the scope of the invention.
[0049]
【The invention's effect】
According to the first aspect of the invention, the circuit scale is reduced and the power consumption is reduced, and the synchronous convergence operation is fast, the stability is high, and the limiting characteristic of the limiting means provided independently is changed. Convergence characteristics can be easily selected, and the degree of freedom of the circuit can be improved because the number of circuit units that operate by receiving a clock signal is small.
[0050]
According to the second aspect of the invention, in addition to the effect of the first aspect of the invention, it is possible to obtain a signal more accurately synchronized with the input binary signal.
[0051]
According to the invention described in
[Brief description of the drawings]
FIG. 1 is a block diagram showing a circuit configuration according to an embodiment of the present invention.
FIG. 2 is a diagram for explaining an operation according to the embodiment;
FIG. 3 is a block diagram showing another circuit configuration according to the embodiment;
FIG. 4 is a block diagram showing a configuration of a conventional bit synchronization circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ...
Claims (3)
上記2値信号のN倍(N=2,3,…)の周波数を有するクロックをカウントするN進のカウンタと、
上記エッジ検出手段により検出された上記エッジ位置において与えられた入力値を保持値として保持する保持手段と、
上記カウンタのカウント値から上記保持手段の保持値を減算して得られた差出力であって、収束時において、該差出力は鋸歯状の信号であり、該差出力が「0」となるタイミングが上記2値信号のエッジタイミングに同期したタイミングである該差出力を上記2値信号の同期信号として出力する減算手段と、
この減算手段の差出力を一定の割合で制限する制限手段と、
この制限手段の出力と上記保持手段の保持値とを加算し、その和出力を上記保持手段に上記入力値として与える加算手段と
を具備したことを特徴とするビット同期回路。Edge detection means for detecting the edge position of the input binary signal;
An N-ary counter for counting clocks having a frequency N times (N = 2, 3,...) Times the binary signal;
Holding means for holding an input value given at the edge position detected by the edge detecting means as a holding value ;
The difference output obtained by subtracting the holding value of the holding means from the count value of the counter, and at the time of convergence, the difference output is a sawtooth signal, and the timing when the difference output becomes “0” There subtracting means and outputting the difference output is a timing synchronized with the edge timing of the binary signal as a synchronizing signal of said binary signal,
Limiting means for limiting the difference output of the subtracting means at a fixed rate;
A bit synchronizing circuit comprising: an adding means for adding the output of the limiting means and the holding value of the holding means and giving the sum output to the holding means as the input value .
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