JP2004222325A - Phase frequency synchronizing circuit, synchronism judging circuit and photo-detector - Google Patents
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Abstract
Description
本発明は、光伝送システムに関わり、特に光ファイバ伝送に用いる位相同期回路に関する。 The present invention relates to an optical transmission system, and particularly to a phase locked loop used for optical fiber transmission.
光伝送システムでは、光受信信号を受光素子で光電変換し電気信号に変換する。この変換された電気信号を等価増幅し、2値化したNRZ符号のデータは、光受信レベルが大きいとジッタが小さく、光受信レベルが小さくなるに従いジッタが増加し、光信号が無い場合は雑音出力となりジッタ無限大に相当する。また、光送信回路及び光受信回路によりこのデータにはパルス幅歪みが生じる。 In an optical transmission system, a light receiving signal is photoelectrically converted by a light receiving element and converted into an electric signal. The converted NRZ code data obtained by equivalently amplifying the converted electric signal has a small jitter when the optical reception level is large, increases with a decrease in the optical reception level, and has a noise when there is no optical signal. The output is equivalent to infinite jitter. In addition, pulse width distortion occurs in this data due to the optical transmitting circuit and the optical receiving circuit.
このようなデータ信号からデータに同期したクロック信号を発生させる関連の位相周波数同期回路の構成を図1に示す。位相比較器10は、入力データとクロック信号の位相差に応じた波高値またはパルス幅の電圧を出力する。周波数比較器20は、入力データの伝送速度を基準としたクロック信号の周波数の大小を出力し、入力データとクロック信号が同期して所定位相差以内になると周波数の大小を出力しない。位相比較器10の出力と周波数比較器20の出力を重ね合わせ器80を介してループフィルタ40に入力する。VCO(電圧制御発振器以下VCOと言う)50はループフィルタ40の出力に基づき発振周波数を可変してクロック信号を出力し、入力データとクロック信号の同期を行う。本構成の位相周波数同期回路としては、例えば1992 IEEE International Solid-State Circuits Conference p.162「TP10.3:A 8Gb/s Si Bipolar Phase and Frequency Detector IC for Clock Extraction」(非特許文献1)や、特開平6−216766号公報(特許文献1)に記載されている。
FIG. 1 shows a configuration of a related phase frequency synchronizing circuit for generating a clock signal synchronized with data from such a data signal. The
また、ディスクを使用したファイル装置では、ディスクの回転むら等の原因でデータ速度の1%程度のゆれが存在し、光受信回路からのデータ信号からみてファイル装置からのデータ信号はジッタおよびパルス幅歪みが小さい。このようなデータ信号からデータに同期したクロック信号を発生させる関連の位相周波数同期回路の構成を図2に示す。第1位相比較器10−1は、入力データとクロック信号の位相差に応じたパルス幅の電圧を出力する。周波数比較器20は、入力データとクロック信号との比較を行い、データに規定されたマーク長の制限を外れる状態を検出することでクロックの周波数がデータの周波数に対して高いか低いかを判別し出力する。
Also, in a file device using a disk, there is a fluctuation of about 1% of the data speed due to the uneven rotation of the disk, and the data signal from the file device has a jitter and pulse width in view of the data signal from the optical receiving circuit. Small distortion. FIG. 2 shows a configuration of a related phase frequency synchronizing circuit for generating a clock signal synchronized with data from such a data signal. The first phase comparator 10-1 outputs a voltage having a pulse width according to the phase difference between the input data and the clock signal. The
第2位相比較器10−2は、入力とクロック信号の位相差を全て位相進みまたは位相遅れとして、入力とクロック信号の位相差に応じたパルス幅の電圧を出力する。第2位相比較器10−2は、入力データとクロック信号と周波数比較器20出力を入力として、周波数比較器20出力に応じて入力データとクロック信号の位相差が進みあるいは遅れのどちらかの位相差を出力する。同期判定器は、入力データとクロック信号との比較を行い、データに規定されたマーク長の制限を外れる状態を検出することで、同期か非同期かを判定する。スイッチ1は第1位相比較器出力と第1ループフィルタ40−1の間にあり同期判定器出力の同期信号に閉じて非同期信号により開く。スイッチ1は第2位相比較器出力と第2ループフィルタ40−2の間にあり同期判定器出力の非同期信号に閉じて同期信号により開く。第1ループフィルタ40−1と第2ループフィルタ40−2を加算器を介してVCO50に入力する。VCO50は加算器出力に基づき発振周波数を可変してクロック信号を出力し、入力データとクロック信号の同期を行う。本構成の位相周波数同期回路としては、特開平9−284269号公報(特許文献2)に記載されている。
The second phase comparator 10-2 outputs a voltage having a pulse width corresponding to the phase difference between the input and the clock signal, with all of the phase difference between the input and the clock signal as a phase advance or a phase delay. The second phase comparator 10-2 receives the input data, the clock signal, and the output of the
図1の位相周波数同期回路において、ループフィルタ定数は同期状態である位相比較器10とループフィルタ40とVCO50からなるループ特性により決定する。非同期状態では周波数比較器20とループフィルタ40とVCO50からなるループであるが、非同期状態に対応したループフィルタ定数に選べないため、非同期状態から同期するまでの時間は長くなる問題がある。
In the phase frequency synchronization circuit of FIG. 1, the loop filter constant is determined by a loop characteristic including the
図2の位相周波数同期回路において、スイッチ1が開いてスイッチ2が閉じている非同期状態からデータとクロックの周波数が近づき同期判定回路30が同期判定信号を出力する状態を考える。同期判定信号を出力する時は、第1ループフィルタ出力と第2ループフィルタ出力を加算した加算器出力がVCO50の発振周波数からみて所定の値に近づいた状態であって、第1位相比較器出力と第1ループフィルタ出力に電圧レベルの差があることが想定される。スイッチ1が閉じてスイッチ2が開いた時、第1位相比較器10−1の出力と第1ループフィルタ40−1の出力の電圧レベルの差により加算器90の出力に急激な変化が起こり、位相周波数同期回路が不安定となる可能性がある。従って、図2の位相周波数同期回路は、2つのループフィルタを備えて周波数の引き込み特性と位相の引き込み特性を個別に設定できるが、周波数引き込みモードから位相引き込みモード切り替え時に位相周波数同期回路が不安定となる問題がある。
In the phase frequency synchronization circuit of FIG. 2, consider a state in which the data and clock frequencies approach each other and the
また、図1で、微弱な光信号を等価増幅し2値化した大きいジッタのあるデータを、位相周波数同期回路に入力した場合を考える。図1の位相周波数同期回路で位相同期が取れている状態においても、入力ジッタが瞬間的に所定の位相差を超えて周波数比較器10が動作し、クロックジッタが瞬間的に増大する問題がある。図2の位相周波数同期回路では、入力ジッタが瞬間的に所定の位相差を超えると同期判定器30が非同期と誤判定し位相同期モードから周波数同期モードに切り替わりクロック信号のジッタが増加する問題がある。光受信回路にクロック信号のジッタが増加する特性の位相周波数同期回路を用いると急激な誤り率増大を起こす問題がある。
また、一般に、入力データがNRZ符号でパルス幅歪みがある場合、入力データの立ち上がりと立ち下がりの両エッジを基準としたクロック信号の位相差に応じた波高値またはパルス幅の電圧を出力する位相比較器は、異なる2値の波高値またはパルス幅の電圧をランダムな周期で出力する問題がある。位相比較器とフィルタとVCOからなる位相比較モードのループ構成では、位相比較器が異なる2値の波高値またはパルス幅の電圧をランダムな周期で出力すると、ループ帯域内の位相比較器出力のランダム成分がクロックジッタの増加を引き起こす。周波数比較器とフィルタとVCOからなるループ構成では、位相比較器が異なる2値の波高値またはパルス幅の電圧をランダムな周期で出力すると、周波数比較判定の間隔が入力データ幅の整数倍とならず周波数比較判定の精度が低下する。位相同期モードで引き込める周波数まで周波数同期モードで引き込めないと、位相周波数同期回路は誤同期する問題がある。
In FIG. 1, a case is considered in which data having large jitter obtained by equivalently amplifying a weak optical signal and binarizing the same is input to a phase frequency synchronization circuit. Even when the phase-frequency synchronization circuit of FIG. 1 is in phase synchronization, the input jitter instantaneously exceeds a predetermined phase difference, the
In general, when input data is NRZ code and has pulse width distortion, a phase for outputting a voltage having a peak value or a pulse width according to a phase difference of a clock signal with reference to both rising and falling edges of the input data. The comparator has a problem of outputting voltages having different binary peak values or pulse widths at random periods. In the loop configuration of the phase comparison mode including the phase comparator, the filter, and the VCO, when the phase comparator outputs a voltage having a different binary crest value or a pulse width in a random cycle, the random number of the phase comparator output in the loop band is reduced. The component causes an increase in clock jitter. In a loop configuration consisting of a frequency comparator, a filter, and a VCO, if the phase comparator outputs a different binary peak value or voltage of a pulse width in a random cycle, if the frequency comparison determination interval is an integral multiple of the input data width, The accuracy of the frequency comparison determination is reduced. If the frequency cannot be pulled in the frequency synchronization mode until the frequency that can be pulled in the phase synchronization mode, the phase frequency synchronization circuit has a problem of erroneous synchronization.
以上、本発明の目的は、同期状態は位相比較器とフィルタとVCOからなる位相同期ループ構成とし、非同期状態同期では周波数比較器とフィルタとVCOからなる周波数同期ループ構成として、周波数同期ループから位相同期ループに切り替える時に位相周波数同期回路を不安定動作させずに非同期状態から同期するまでの時間を短くする位相周波数同期回路を提供することである。 As described above, the object of the present invention is to provide a phase locked loop configuration including a phase comparator, a filter, and a VCO in a synchronous state, and a frequency locked loop configuration including a frequency comparator, a filter, and a VCO in an asynchronous state synchronization. An object of the present invention is to provide a phase frequency synchronizing circuit for shortening the time from the asynchronous state to the synchronization without causing the phase frequency synchronizing circuit to perform unstable operation when switching to the synchronous loop.
本発明の他の目的は、位相周波数同期回路の位相比較モードで同期動作できるが瞬間的に所定の位相差を超えるジッタが入力データにある場合に、同期判定器出力が同期していると判定して入力ジッタが増大して瞬間的に周波数比較器が動作してもループフィルタに周波数比較器出力が伝達されず位相比較モードで同期動作を行いクロックジッタが瞬間的に増大しない位相周波数同期回路を提供することである。 Another object of the present invention is to determine that the output of the synchronization determiner is synchronized when the input data can perform a synchronous operation in the phase comparison mode of the phase frequency synchronization circuit but momentarily exceeds a predetermined phase difference. Even if the input jitter increases and the frequency comparator operates instantaneously, the output of the frequency comparator is not transmitted to the loop filter and the synchronous operation is performed in the phase comparison mode so that the clock jitter does not increase instantaneously. It is to provide.
本発明の他の目的は、入力データがNRZ符号でパルス幅歪みがある場合、NRZ符号のランダム成分によるジッタ増加を防止でき、また、NRZ符号でパルス幅歪みがある場合では、周波数比較間隔が入力データの整数倍となり、周波数比較器の周波数比較精度低下を防止できる位相周波数同期回路を提供することである。 Another object of the present invention is to prevent an increase in jitter due to a random component of an NRZ code when input data has a pulse width distortion in an NRZ code, and to prevent a frequency comparison interval when the input data has a pulse width distortion in an NRZ code. An object of the present invention is to provide a phase frequency synchronizing circuit which becomes an integral multiple of input data and can prevent a decrease in frequency comparison accuracy of a frequency comparator.
上記課題を解決するために、入力データとクロック信号とを入力とし入力データを基準としたクロック信号の位相差に応じた波高値またはパルス幅の電圧を出力する位相比較器と、入力データとクロック信号とを入力とし入力データの伝送速度を基準としたクロック信号の周波数の大小を出力する周波数比較器と、入力データとクロック信号とを入力として位相及び周波数の同期判定を行う同期判定器と、位相比較器出力を入力とし同期判定器が同期と判定した場合に閉じて非同期と判定した場合に開くスイッチ1と、周波数比較器出力を入力とし同期判定器が同期と判定した場合に開いて非同期と判定した場合に閉じるスイッチ2と、スイッチ1出力とスイッチ2出力を入力とするループフィルタと、ループフィルタ出力に基づき周波数を可変してクロック信号を出力するVCOとを設けたことを特徴とする。
In order to solve the above-mentioned problems, a phase comparator that receives input data and a clock signal and outputs a voltage having a peak value or a pulse width according to a phase difference of a clock signal with reference to the input data; A frequency comparator that outputs a signal and outputs the magnitude of the frequency of the clock signal based on the transmission speed of the input data, a synchronization determiner that performs a phase and frequency synchronization determination by using the input data and the clock signal as inputs, A
本発明によれば、位相比較器とフィルタとVCOからなる位相同期ループ構成とし、非同期状態では周波数比較器とフィルタとVCOからなる周波数同期ループ構成として、周波数同期ループから位相同期ループに切り替える時に位相周波数同期回路を不安定動作させずに非同期状態から同期するまでの時間を短くできる効果がある。 According to the present invention, a phase locked loop configuration including a phase comparator, a filter, and a VCO is provided. In an asynchronous state, a frequency locked loop configuration including a frequency comparator, a filter, and a VCO is provided. There is an effect that the time from the asynchronous state to the synchronization can be shortened without causing the frequency synchronization circuit to perform an unstable operation.
また、本発明によれば、位相周波数同期回路の位相比較モードで同期動作できるが瞬間的に所定の位相差を超えるジッタが入力データにある場合に、同期判定器出力が同期していると判定して入力ジッタが増大して瞬間的に周波数比較器が動作してもループフィルタに周波数比較器出力が伝達されず位相比較モードで同期動作を行いクロックジッタが瞬間的に増大しない効果がある。 Further, according to the present invention, it is possible to perform a synchronous operation in the phase comparison mode of the phase frequency synchronization circuit, but when the input data has a momentary jitter exceeding a predetermined phase difference, it is determined that the output of the synchronization determiner is synchronized. As a result, even if the input jitter increases and the frequency comparator operates instantaneously, the output of the frequency comparator is not transmitted to the loop filter, the synchronous operation is performed in the phase comparison mode, and the clock jitter does not increase instantaneously.
また、本発明によれば、入力データがNRZ符号でパルス幅歪みがある場合、位相比較器が検出した入力データとクロック信号の位相差がパルス幅歪みの有無で変化しない効果がある。 Further, according to the present invention, when the input data is an NRZ code and has a pulse width distortion, the phase difference between the input data detected by the phase comparator and the clock signal does not change depending on the presence or absence of the pulse width distortion.
また、本発明によれば、同期状態において抵抗とコンデンサの直列接続からなるループフィルタが、ループフィルタのコンデンサ端子電圧によりループフィルタの抵抗で発生する電圧が変化せず高周波ループ特性が一定となる効果がある。 Further, according to the present invention, in the synchronized state, the loop filter formed by the series connection of the resistor and the capacitor has the effect that the voltage generated at the resistance of the loop filter does not change due to the capacitor terminal voltage of the loop filter and the high-frequency loop characteristic is constant. There is.
以下、発明の実施の形態を図を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図3は、本発明による位相周波数同期回路の一実施例ある。 FIG. 3 shows an embodiment of the phase frequency synchronization circuit according to the present invention.
本発明の位相周波数同期回路は、入力データとクロック信号とを入力とし入力データを基準としたクロック信号の位相差に応じた波高値またはパルス幅の電圧を出力する位相比較器10と、入力データとクロック信号とを入力とし入力データの伝送速度を基準としたクロック信号の周波数の大小を出力する周波数比較器20と、入力データとクロック信号とを入力として位相及び周波数の同期判定を行う同期判定器30と、位相比較器10の出力を入力とし同期判定器30が同期と判定した場合に閉じて非同期と判定した場合に開くスイッチ1と、周波数比較器20の出力を入力とし同期判定器30が同期と判定した場合に開いて非同期と判定した場合に閉じるスイッチ2と、スイッチ1出力とスイッチ2出力を入力とするループフィルタ40と、ループフィルタ40の出力に基づき周波数を可変してクロック信号を出力するVCO50で構成されている。
The phase frequency synchronizing circuit according to the present invention includes a
同期判定器30は、入力データとVCO出力であるクロック信号とが同期か非同期か判定する。同期と判定するとSW1を閉じてSW2を開け、位相比較器10、抵抗R1とコンデンサC1で構成したループフィルタ、VCO50でループを構成する。非同期と判定するとSW1を開けてSW2を閉じ、周波数比較器20、抵抗R2とコンデンサC1で構成したループフィルタ、VCO50でループを構成する。入力ジッタが増大して周波数比較器20が動作しても同期判定器30が同期と判定すると周波数比較器20がループ外となり、クロックジッタの増加を防止する。非同期状態では、不安定動作する位相比較器10がループ外となるので誤同期しない。また、同期状態のフィルタ特性を維持したままで非同期状態に対応したループフィルタ特性を抵抗R2にて実現できるので、非同期状態から同期するまでの時間を短くした最適特性が実現できる。
The
図4は、本発明を用いた同期判定器の実施例を示すものである。 FIG. 4 shows an embodiment of the synchronization determiner using the present invention.
本発明による同期判定器30は、クロック信号の位相を90°シフトする90°移相器31と、入力データと90°移相器31の出力を入力とし入力データを基準としたクロック信号の位相差がー90°〜+90°の時ハイレベルを出力し、クロック信号の位相差がー180°〜−90°またはが+90°〜+180°の時ローレベルを出力する第2の位相比較器32と、第2の位相比較器32の出力を入力とし所定の帯域の低域通過フィルタ33と、低域通過フィルタ33の出力を入力とし第2の位相比較器32の出力のハイレベルとローレベルの中点からハイレベルの間に閾値を設定したヒステリシス付比較器35で構成されている。
The
次に本発明による同期判定器30の詳細な動作を説明する。
Next, a detailed operation of the
第2の位相比較器32は、入力データと90°位相のずれたクロック信号である移相器31出力の位相差に応じた波高値の電圧を出力し入力データとクロック信号の位相差が0の時、最大値(又は最小値、以下最大値の場合を記す)を出力する。一方、入力データとクロック信号に位相差が生じた場合、第2位相比較器32出力は、入力データ伝送速度とクロック信号周波数の位相差に応じた位相のビート信号となる。
The
第2の位相比較器32出力は低域通過フィルタ33を介してヒステリシス付き比較器35に入力する。ヒステリシス付き比較器35の閾値は、第2の位相比較器32出力のローレベルを0基準としてハイレベルを1とすると0.75のレベル近傍に設定する。低域通過フィルタ33の帯域以上のビート信号となる程、入力データとクロック信号の位相差が大きい場合は、低域通過フィルタ33出力は0.5のレベル近傍となり、ヒステリシス付き比較器35出力は、非同期判定を出力する。入力データとクロック信号の周波数が一致している場合は、第2の位相比較器32は最大値近傍の電圧となり、低域通過フィルタ33出力は1のレベル近傍となり、ヒステリシス付き比較器35出力は同期判定を出力する。
The output of the
低域通過フィルタ33を用いれば、ジッタの大きい入力データの場合に第2の位相比較器32で出力する瞬間的な非同期信号を抑圧するので、入力データのジッタ増加でも正しく同期判定を行うことができる。
If the low-
ヒステリシス付き比較器35は、非同期状態から同期状態へ遷移する過程で低域通過フィルタ33の不安定な変動で同期判定出力がばたつくのを防止する。
The comparator with
この時、同期判定器30は、同期状態の位相比較器10とフィルタ40とVCO50からなるループ構成のジッタを伝達するジッタトランスファ帯域をftcとすると、入力データの伝送速度とクロック信号周波数の周波数差がftcのπ倍以下で同期と判断するものである。位相比較器10とフィルタ40とVCO50からなる位相引き込みループは、入力データとクロック信号の位相差を小さくする制御を通して、入力データの伝送速度とクロック信号周波数の周波数差を小さくする制御を行う。クロック信号周波数の周波数ずれ量をf(t)とし、初期値をΔfとすると、位相引き込みループのf(t)は数(1)で表せる。
At this time, assuming that the jitter transfer band for transmitting the jitter of the loop configuration including the
数(1)のt=0→∞での位相シフトをΔθとすると、Δθは数(2)で表せる。 Assuming that the phase shift at time t = 0 → ∞ in Expression (1) is Δθ, Δθ can be expressed by Expression (2).
Δθが数πとなると位相比較器出力が進み及び遅れを数回発生させ、位相引き込みループは不安定となると考え、Δθ=πが位相引き込みループの安定ポイントとする。 When Δθ becomes several π, the output of the phase comparator leads and lags several times, and it is considered that the phase pull-in loop becomes unstable, and Δθ = π is the stable point of the phase pull-in loop.
これより、Δf=π*ftcとなり、入力データ伝送速度とクロック信号周波数の周波数差がftcのπ倍以下で位相引き込みループは安定動作する。非同期状態から同期する過程で、入力データ伝送速度とクロック信号周波数の周波数差がftcのπ倍以下で同期判定回路30が同期信号を出力することにより、位相引き込みループは安定動作で周波数引き込みを行い誤同期を防止できる。
Accordingly, Δf = π * ftc, and the phase pull-in loop operates stably when the frequency difference between the input data transmission speed and the clock signal frequency is π times or less of ftc. In the process of synchronizing from the asynchronous state, when the frequency difference between the input data transmission speed and the clock signal frequency is equal to or less than π times ftc, the
図5は、本発明を用いた具体的な構成例を示すもので、図に示す周波数比較器20と同期判定器30の具体的な構成例は図6に示す。なお、VCO51は、クロック信号と90°位相シフトしたクロック信号をそれぞれ差動で出力する構成のものである。
FIG. 5 shows a specific configuration example using the present invention. FIG. 6 shows a specific configuration example of the
図5のスイッチ付位相比較器11は、入力データとクロック信号の位相差に応じたパルス幅の電圧をNAND1が出力し、NAND1の出力がある時のみ固定パルスをNAND2が出力する。バイポーラトランジスタT100からT103で構成する回路はNAND1及びNAND2の電圧信号を電流信号に変換する。入力データとクロック信号の位相差が無い場合は、スイッチ付位相比較器11の平均電流出力が0となる様NAND2の固定パルス幅を設定している。MOSトランジスタM1及びM2は、同期状態では同期判定器30正相出力がハイレベルとなってスイッチ付位相位相比較器11を動作させ、非同期状態では同期判定器30正相出力がローレベルとなってスイッチ付位相位相比較器11の出力を停止する。スイッチ付位相位相比較器11出力をループフィルタ40のR1に接続し、スイッチSW2を介して周波数比較器20出力をループフィルタ40のR2に接続する。本構成により、同期時はスイッチ付位相位相比較器11と、R1とC1で構成したループフィルタ40と、VCO51からなるループ構成となり、非同期時は周波数比較器20と、R2とC1で構成したループフィルタ40と、VCO51からなるループ構成となる。VCO51の平均した発振周波数は、C1の電位で制御しており、ループ切り替え前後におけるVCO51の平均した発振周波数変化はない。また、R2は同期時のループに含まないことにより非同期のループ特性だけで最適化できるため、非同期状態から同期するまでの時間を短くすることができる。また、スイッチ付位相位相比較器11が誤動作するほど周波数がずれている非同期状態の場合でも、スイッチ付位相位相比較器11をループに含まないため誤同期を防止できる。
In the phase comparator with switch 11 in FIG. 5, the
図6は、図5に示す周波数比較器20と同期判定器30の具体的な構成例を示し、周波数比較器20と同期判定器30に用いた第2位相比較器32を共通化した例である。クロック信号は2値のデジタル信号とし、周波数比較器20と同期判定器30はアナログでなくデジタルで動作する場合を説明する。
FIG. 6 shows a specific configuration example of the
周波数比較器20は、位相比較器21と第2の位相比較器32とロジック回路22からなる。位相比較器21および第2の位相比較器32は、クロックTの立ち上がりエッジでデータDのレベルを保持するフリップフロップ回路である。位相比較器21は、入力データをフリップフロップ回路のクロックTへ接続しクロック信号をフリップフロップ回路のデータDへ接続して、入力データとクロック信号の位相差0のタイミングを図7aに示す状態とする。
The
これより、位相比較器21は、入力データの立ち上がりエッジを基準としてクロック信号の位相が−π〜0と進んでいる場合にローレベルを出力しクロック信号の位相が0〜+πと遅れている場合はハイレベルを出力する。第2の位相比較器32は、入力データをフリップフロップ回路のクロックTへ接続し90°クロック信号をフリップフロップ回路のデータDへ接続するので、入力データの立ち上がりエッジ基準としてクロック信号の位相が−0.5π〜+0.5πと位相差が小さい場合はハイレベルを出力し、クロック信号の位相が−π〜−0.5π又は+0.5π〜+πと位相差が大きい場合はローレベルを出力する。
Accordingly, the phase comparator 21 outputs a low level when the phase of the clock signal advances from −π to 0 with respect to the rising edge of the input data, and outputs a low level when the phase of the clock signal lags from 0 to + π. Outputs a high level. Since the
入力データ信号に対してクロック信号の周波数が低い場合のタイミングチャートを図7cに示す。ロジック回路内T21:エミッタは図7cの第2位相比較器出力QのV点を取り込み、ロジック回路内T23:エミッタは図7cの第2の位相比較器出力QのVV点を取り込む。周波数比較器20出力は、周波数判定ができない状態では出力振幅の中点レベルを出力し、クロック周波数が低いと判定できたポイントでローレベルを出力している。なお、クロック周波数が高いと判定できたポイントではハイレベルを出力する。
FIG. 7C shows a timing chart when the frequency of the clock signal is lower than that of the input data signal. T21 in the logic circuit: the emitter captures the V point of the second phase comparator output Q in FIG. 7c, and T23 in the logic circuit captures the VV point of the second phase comparator output Q in FIG. 7c. The output of the
同期判定器30は、第2の位相比較器32と低周波数帯域増幅器34とヒステリシス付比較器35からなる。図7cに示すタイミングチャートの第2の位相比較器32出力は、入力データ信号とクロック信号の周波数差に応じたパルスがする。低周波数帯域増幅器34が狭帯域であると実線で示す波形となり、ヒステリシス付比較器35の閾値を一点鎖線に示すように設定するとタイミングチャート上の期間でヒステリシス付比較器35出力は常時ローレベルとなり、非同期状態を示す。低周波数帯域増幅器34が広帯域であると点線で示す波形となり、ヒステリシス付比較器35の閾値以上となるポイントが生じ、ヒステリシス付比較器35出力は間欠的に同期状態を示すハイレベルを出力する。低周波数帯域増幅器34は、入力データ信号とクロック信号の周波数差が大きい状態で同期判定器30が間欠的に同期信号を出力する事を防止する機能がある。低周波数帯域増幅器34は、ジッタの大きい入力データの場合に第2位相比較器32で発生する瞬間的な非同期信号を抑圧する効果もある。
The
図7cは、入力データが10繰り返しの時であるが、入力データがランダムパターンになると誤検出するパターンが存在し、平均的に周波数判定を行う必要があり、その動作をループフィルタのR2とC1が行う。入力データがランダムパターンの場合にこの回路を実験評価すると、入力データ伝送速度を基準としてクロック信号周波数が−85〜+115%近傍を超えると周波数比較器として誤判定する。これより、VCO51のクロック信号の周波数範囲は入力データ伝送速度を基準として−90〜+110%と設定している。 FIG. 7C shows a case where the input data is repeated 10 times. However, there is a pattern that is erroneously detected when the input data is a random pattern, and it is necessary to perform frequency determination on average. Do. When this circuit is experimentally evaluated when the input data is a random pattern, if the clock signal frequency exceeds near -85 to + 115% based on the input data transmission speed, the circuit is erroneously determined as a frequency comparator. Thus, the frequency range of the clock signal of the VCO 51 is set to -90% to + 110% based on the input data transmission speed.
図8は、本発明を用いた別の位相周波数同期回路の実施例を示すものである。VCO−A,VCO−B,VCO−Cは、クロック信号周波数が異なり異なる入力データ速度に対応する。モードセレクタ信号で選択されたVCOだけが発振し、セレクタ60を介して位相周波数ループを形成する。モードセレクタ信号で選択されないVCOの消費電流は零となり、本発明による消費電力増加はない。本発明は、数種類の入力データ速度ごとに製造した位相周波数同期回路を1種類の位相周波数同期回路にする技術であり、1品種大量生産するIC化に適している。位相周波数同期回路100は、3種類の入力データ速度に対応できる例であり、本発明では、クロック信号周波数が異なるVCOを搭載した分の種類の入力データ速度に対応できる。
FIG. 8 shows another embodiment of the phase frequency synchronization circuit using the present invention. VCO-A, VCO-B and VCO-C have different clock signal frequencies and correspond to different input data rates. Only the VCO selected by the mode selector signal oscillates and forms a phase frequency loop via the
図9は、本発明を用いた光受信回路の実施例を示すものである。本発明を用いた位相周波数同期回路100に、受光素子200、前置増幅器300、後段増幅器400、識別器500を備えて光受信回路を構成している。
FIG. 9 shows an embodiment of an optical receiving circuit using the present invention. An optical receiving circuit is configured by including a
入力データとクロック信号が同期している時の低域通過フィルタ出力は、入力データを基準としたクロック信号の位相差がー180°からー90°または+90°から+180°となる場合の発生確率を表しており、入力データのジッタが増加するとこの発生確率は上昇する。低域通過フィルタ33の正規化した出力電圧を入力データのジッタから換算したデータ誤り率の計算結果を図10に示す。
The output of the low-pass filter when the input data and the clock signal are synchronized is the probability of occurrence when the phase difference of the clock signal with respect to the input data is from −180 ° to −90 ° or from + 90 ° to + 180 °. The occurrence probability increases as the jitter of the input data increases. FIG. 10 shows a calculation result of the data error rate obtained by converting the normalized output voltage of the low-
第2のヒステリシス付比較器71のアラーム発出する閾値を第2のヒステリシス付比較器正規化値0.85V、アラーム解除する閾値を第2のヒステリシス付比較器正規化値0.95Vと設定すれば、データの誤り率10−1から10−3でアラームを発出及び解除することができる。 If the threshold value at which the second comparator 71 with hysteresis issues an alarm is set to the normalized value of the second comparator with hysteresis of 0.85 V, and the threshold value at which the alarm is released is set to the normalized value of the second comparator with hysteresis of 0.95 V, , An alarm can be issued and released at a data error rate of 10-1 to 10-3.
データ誤り率が10−1から10−3で発出するアラームを構成する場合、従来は光受信回路の信号電力を検出する方法でアラーム機能を実現していた。近年の特徴である光増幅器を介した光受信信号の場合、光受信回路で発生する雑音電力に比べて光雑音電力が無視できず、光受信回路の信号電力を検出する方式では正しくアラーム発生できない。上記のように設定すれば、光受信回路で発生する
雑音電力に比べて光雑音電力が無視できない場合でも所定のデータ誤り率でアラームを発生できる。
Conventionally, when an alarm is generated when the data error rate is 10-1 to 10-3, the alarm function is realized by a method of detecting the signal power of the optical receiving circuit. In the case of an optical reception signal via an optical amplifier, which is a characteristic of recent years, the optical noise power cannot be ignored compared to the noise power generated in the optical reception circuit, and an alarm cannot be correctly generated by the method of detecting the signal power of the optical reception circuit. . With the above setting, an alarm can be generated at a predetermined data error rate even when the optical noise power is not negligible compared to the noise power generated in the optical receiving circuit.
10、10−1、10−2…位相比較器、11…スイッチ内蔵位相比較器、
20…周波数比較器、
21…位相比較器、
22…ロジック回路、
30…同期判定器、
31…90°移相器、
32…第2の位相比較器、
33…低域通過フィルタ、34…低周波数帯域増幅器、
35…ヒステリシス付比較器、
40、40−1、40−2…ループフィルタ、
50、51…電圧制御発振器(VCO)、
60…セレクタ、
70…アラーム発生器、
71…第2のヒステリシス付比較器、
80…重ね合わせ器、
90…加算器、
100…本発明の位相周波数同期回路、
200…受光素子、
300…前置増幅器、
400…後段増幅器、
500…識別器、
C1…容量、
R1,R2…抵抗、
SW1,SW2…スイッチ。
10, 10-1, 10-2: phase comparator, 11: phase comparator with built-in switch,
20 ... frequency comparator,
21 ... phase comparator,
22 ... Logic circuit,
30 ... Synchronization determiner,
31 ... 90 ° phase shifter,
32 ... second phase comparator,
33: low-pass filter; 34: low-frequency band amplifier;
35: comparator with hysteresis,
40, 40-1, 40-2 ... loop filter,
50, 51 ... voltage controlled oscillator (VCO),
60 ... selector,
70 ... Alarm generator,
71 ... second comparator with hysteresis,
80 ... superposition device,
90 ... adder,
100 ... Phase frequency synchronization circuit of the present invention,
200: light receiving element,
300 ... preamplifier,
400 ... post-amplifier,
500 ... discriminator,
C1: capacity,
R1, R2 ... resistance,
SW1, SW2 ... Switch.
Claims (8)
入力データと上記90°移相器出力とを入力とし、該入力データを基準とした上記クロック信号の位相差が−90°から+90°の時ハイレベルを出力し、該クロック信号との位相差が−180°から−90°、または、+90°から+180°の時ローレベルを出力する第2の位相比較器と、
上記第2の位相比較器出力を入力とし所定の帯域を有する低域通過フィルタと、
上記低域通過フィルタ出力を入力とし上記第2の位相比較器出力のハイレベルとローレベルの中点からハイレベルの間に閾値を設定したヒステリシス付比較器とからなる同期判定回路。 A 90 ° phase shifter for shifting the phase of the clock signal by 90 °;
Input data and the output of the 90 ° phase shifter are input, and when the phase difference of the clock signal with respect to the input data is from −90 ° to + 90 °, a high level is output. A second phase comparator that outputs a low level when is between -180 ° and -90 ° or between + 90 ° and + 180 °,
A low-pass filter having the input of the second phase comparator output and having a predetermined band;
A synchronization determination circuit comprising a comparator having a hysteresis which receives the output of the low-pass filter as an input, and sets a threshold between a high level of the output of the second phase comparator and a high level from a middle point of the low level.
前記入力データの伝送速度と前記クロック信号の周波数差が所定の値以上で周波数非同期と判断することを特徴とする同期判定回路。 The synchronization determination circuit according to claim 1, wherein:
A synchronization determination circuit for determining that the frequency is asynchronous when a difference between the transmission speed of the input data and the frequency of the clock signal is equal to or greater than a predetermined value.
前記所定の値は、当該同期判定回路の前段に設けられた位相周波数同期回路に含まれる同期状態の位相比較器と、ループフィルタと、VCOとからなるループ構成のジッタトランスファ帯域であることを特徴とする同期判定回路。 The synchronization determination circuit according to claim 2, wherein
The predetermined value is a jitter transfer band of a loop configuration including a phase comparator in a synchronized state, a loop filter, and a VCO included in a phase frequency synchronization circuit provided at a stage preceding the synchronization determination circuit. And a synchronization determination circuit.
上記光電変換された信号を増幅し前記入力データを出力する増幅器と、
上記入力データを入力とし前記クロック信号を出力する位相周波数同期回路と、
上記入力データと上記クロック信号を入力とし識別再生する識別器とを含む光受信器であって、
前記第2ヒステリシス付比較器で決まる入力データのジッタ閾値をデータ誤り率が所定の値となるように設定可能であることを特徴とする光受信器。 A light receiving element that receives an optical signal and performs photoelectric conversion,
An amplifier that amplifies the photoelectrically converted signal and outputs the input data;
A phase frequency synchronization circuit that receives the input data as input and outputs the clock signal;
An optical receiver including an input device and a discriminator that discriminates and reproduces the input data and the clock signal,
An optical receiver characterized in that a jitter threshold of input data determined by the second comparator with hysteresis can be set so that a data error rate becomes a predetermined value.
上記光電変換された信号を増幅し前記入力データを出力する増幅器と、
上記入力データを入力とし前記クロック信号を出力する位相周波数同期回路と、
上記入力データと上記クロック信号を入力とし識別再生する識別器とを含む光受信器であって、
前記第2ヒステリシス付比較器で決まる入力データのジッタ閾値をデータ誤り率が10−1から10−3となるように設定したことを特徴とする光受信器。 A light receiving element that receives an optical signal and performs photoelectric conversion,
An amplifier that amplifies the photoelectrically converted signal and outputs the input data;
A phase frequency synchronization circuit that receives the input data as input and outputs the clock signal;
An optical receiver including an input device and a discriminator that discriminates and reproduces the input data and the clock signal,
An optical receiver characterized in that a jitter threshold value of input data determined by the second comparator with hysteresis is set so that a data error rate is 10 -1 to 10 -3 .
上記入力データと上記クロック信号とを入力とし該入力データの伝送速度を基準とした該クロック信号の周波数の大小を判定し2値信号を出力する周波数比較器と、
上記入力データと上記クロック信号とを入力として位相及び周波数の同期判定を行う同期判定器と、
上記位相比較器出力を入力とし、上記同期判定器が同期と判定した場合に閉じて、非同期と判定した場合に開く第1のスイッチと、
上記周波数比較器出力を入力とし、上記同期判定器が同期と判定した場合に開いて、非同期と判定した場合に閉じる第2のスイッチと、
上記第1のスイッチ出力と上記第2のスイッチ出力を入力とするループフィルタと、
上記ループフィルタ出力に基づき周波数を可変して上記クロック信号を出力する電圧制御発振器とから成ることを特徴とする位相周波数同期回路。 A phase comparator that receives input data and a clock signal and outputs a voltage having a peak value or a pulse width according to a phase difference between the input data and the clock signal based on the input data;
A frequency comparator that receives the input data and the clock signal as input, determines a magnitude of a frequency of the clock signal based on a transmission speed of the input data, and outputs a binary signal;
A synchronization determiner that performs phase and frequency synchronization determination by using the input data and the clock signal as inputs,
A first switch that receives the output of the phase comparator as an input, closes when the synchronization determiner determines that the output is synchronous, and opens when the synchronization determiner determines that the output is asynchronous;
A second switch that receives the output of the frequency comparator as an input, opens when the synchronization determiner determines synchronization, and closes when the synchronization determiner determines asynchronous;
A loop filter having the first switch output and the second switch output as inputs,
And a voltage-controlled oscillator that varies the frequency based on the output of the loop filter and outputs the clock signal.
The voltage-controlled oscillator is provided with a plurality of voltage-controlled oscillators having different oscillation frequencies, operating and not operating by an external mode selector signal with the loop filter output as an input, and the plurality of voltage-controlled oscillators having different oscillation frequencies as inputs. 7. The phase frequency synchronization circuit according to claim 6, further comprising a selector for outputting one clock signal from a voltage controlled oscillator having a different oscillation frequency depending on a mode selector signal.
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