JP3824204B2

JP3824204B2 - Information playback device

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Publication number: JP3824204B2
Application number: JP2000135653A
Authority: JP
Inventors: 孝義瀬政; 良史今中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-05-09
Filing date: 2000-05-09
Publication date: 2006-09-20
Anticipated expiration: 2020-05-09
Also published as: JP2001319427A

Description

【０００１】
【発明の属する技術分野】
この発明は、ＣＤやＤＶＤ等に記録したディジタル記録情報を再生する情報再生装置に関するものである。
【０００２】
【従来の技術】
従来の情報再生装置について図面を参照しながら説明する。図１０は、例えば特開平１１−２０３７９５号公報に示された従来の情報再生装置の構成を示すブロック図である。
【０００３】
図１０において、１１はＡＧＣ回路（可変ゲイン増幅器）、１２は波形等化器、１３はＡ／Ｄ変換器、１４はレベル調整回路、１５は予測値生成回路、１６はビタビ復号器、１７はゼロレベル検出器、１８は２値化回路、１９はＰＬＬ回路である。
【０００４】
従来の情報再生装置においては、再生ＲＦ信号は、ＡＧＣ回路１１でそのエンベロープの振幅が一定になるように調整された後、波形等化器１２で波形歪みが補正され、Ａ／Ｄ変換器１３においてディジタルデータに変換される。
【０００５】
レベル調整回路１４は、波形等化器１２の出力から最大値と最小値を検出し、デジタルデータのエンベロープの振幅を一定にするためのＡＧＣ回路１１の設定値を生成する回路である。
【０００６】
このＡ／Ｄ変換器１３の出力であるデジタルデータから予測値生成回路１５において５値の予測値が生成され、ビタビ復号器１６においてこの予測値を基に、上記デジタルデータがビタビ復号され、再生符号系列が生成される。
【０００７】
このとき、Ａ／Ｄ変換器１３で変換に使われるビット同期クロックは、スライスレベル（ゼロレベル）を検出するゼロレベル検出器１７の出力をレファレンスとして、２値化回路１８で波形等化器１２出力を２値化された２値化信号を基に、ＰＬＬ回路１９においてゼロクロスタイミング（２値化信号の立ち上がり及び立ち下がりエッジ）に同期するようにして生成される。
【０００８】
図１１は、Ａ／Ｄ変換器１３におけるサンプリングタイミングと波形等化後のＲＦ信号のアイパターンとの関係を示したものである。
【０００９】
このように、従来の情報再生装置においては、サンプリング点は、図１１に示すように、ゼロクロスポイントに同期するように調整されている。このため、ビタビ復号器１６のブランチメトリック計算に使用される予測値も、０と＋、−といった３種類の信号や、図１１のようなレベルＵ、ＭＵ、０、−ＭＬ、−Ｌといった５種類の信号のように、ゼロレベルを含む奇数の数の信号が用いられてきた。
【００１０】
しかしながら、再生信号の本来の情報点は、ゼロクロスポイントではなく、この点から１８０度ずれた位置であり、従来の情報再生装置におけるビタビ復号では、本来の情報点の情報を使えないという問題があった。
【００１１】
図１２は、比較的良好な条件で実際のＤＶＤを読み取ったＲＦ信号において、ゼロクロスポイントでの標本点のレベル分布（ａ）とゼロクロスから１８０度ずれたポイントでの標本点でのレベル分布（ｂ）の一例を示す。
【００１２】
ゼロクロスから１８０度ずれたポイントでの標本点を用いた場合では、図１２（ｂ）に示すように、６種の山ができ、特に中央の２つの山はピークが鋭くなっているのに対し、ゼロクロスポイントと同期した標本点を用いた場合では、図１２（ａ）に示すように、ゼロレベルの山以外はピークが２つの別れたり、分布が周囲に広がったりしている。
【００１３】
ビタビ復号においては、予測値と入力値の距離や二乗誤差を測度にブランチメトリックを計算し、その累積であるパスメトリックを最小になるパスを順次選択することによって最尢復号が行われることから、このことは、従来の情報再生装置でのビタビ復号を行う際のＳ／Ｎ−ＢＥＲ特性を劣化させる原因となっている。
【００１４】
【発明が解決しようとする課題】
上述したような従来の情報再生装置では、本来の情報点の情報を使えないため、ＤＶＤの高密度ディスクなど十分なＳ／Ｎ比がとれないような場合には信頼性の高いディジタルデータを得ることが難しいという問題点があった。
【００１５】
この発明は、前述した問題点を解決するためになされたもので、装置の大型化や大幅なコストアップなしに、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能とする情報再生装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
この発明の請求項１に係る情報再生装置は、記録媒体に記録されているディジタル記録情報を読み出した再生信号のエンベロープを常に一定に制御するＡＧＣ回路と、前記ＡＧＣ回路から出力された再生信号からゼロレベルを検出するゼロレベル検出器と、前記ゼロレベル検出器により検出されたゼロレベルに基いて前記ＡＧＣ回路から出力された再生信号を２値化する２値化回路と、前記２値化回路から出力された２値化信号に基いて、ＤＣ成分が除去された再生信号のゼロクロスタイミングから１８０度位相のずれた点を標本化点とするようなビット同期クロックを生成するＰＬＬ回路と、前記ＡＧＣ回路から出力された再生信号を前記ビット同期クロックの立ち下がりで標本化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号の波形を等化するディジタル等化器と、前記ディジタル等化器の出力信号からビタビ復号で用いる予測値を生成する予測値生成回路と、前記予測値を用いて前記ディジタル等化器の出力信号であるディジタルデータを最尢復号するビタビ復号器とを備え、前記予測値生成回路は、前記ディジタル等化器の出力であるディジタルデータの系列から所定個の平均値を検出する平均値検出器と、前記所定個の標準偏差を計算する標準偏差検出器と、前記平均値及び前記標準偏差に基いて複数種類の予測値を計算する予測値計算回路とを有するものである。
【００１７】
この発明の請求項２に係る情報再生装置は、記録媒体に記録されているディジタル記録情報を読み出した再生信号のエンベロープを常に一定に制御するＡＧＣ回路と、前記ＡＧＣ回路から出力された再生信号からゼロレベルを検出するゼロレベル検出器と、前記ゼロレベル検出器により検出されたゼロレベルに基いて前記ＡＧＣ回路から出力された再生信号を２値化する２値化回路と、前記２値化回路から出力された２値化信号に基いて、ＤＣ成分が除去された再生信号のゼロクロスタイミングから１８０度位相のずれた点を標本化点とするようなビット同期クロックを生成するＰＬＬ回路と、前記ＡＧＣ回路から出力された再生信号を前記ビット同期クロックの立ち下がりで標本化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号の波形を等化するディジタル等化器と、前記ディジタル等化器の出力信号からビタビ復号で用いる予測値を生成する予測値生成回路と、前記予測値を用いて前記ディジタル等化器の出力信号であるディジタルデータを最尢復号するビタビ復号器とを備え、前記予測値生成回路が、前記ディジタル等化器の出力であるディジタルデータの系列から所定個の平均値を検出する平均値検出器と、前記所定個の標準偏差を計算する標準偏差検出器と、前記平均値及び前記標準偏差に基いて複数種類の予測値を計算する予測値計算回路と、外部から設定される予測値を記憶する予測値記憶回路と、外部からの指示に基づいて前記予測値記憶回路からの設定予測値又は前記予測値計算回路からの計算予測値を選択する予測値選択回路とを有するものである。
【００２１】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係る情報再生装置について図面を参照しながら説明する。図１は、この発明の実施の形態１に係るＤＶＤ再生装置等の情報再生装置のフロントエンド部分の構成を示すブロック図である。なお、各図中、同一符号は同一又は相当部分を示す。
【００２２】
図１において、１は再生ＲＦ信号のエンベロープの振幅が一定になるように調整するためのＡＧＣ回路（可変ゲイン増幅器）、２はこのレベル調整された再生ＲＦ信号をディジタルデータに変換するＡ／Ｄ変換器、３は受信ＲＦ信号の波形を等化するためのディジタル等化器、４はこのディジタル等化器３の出力を受けて再生ＲＦ信号のエンベロープの振幅が一定になるようにＡＧＣ回路１にゲイン指示を行うレベル調整回路である。
【００２３】
また、同図において、５はディジタル等化器３の出力を受けて、ビタビ復号の際の予測値を生成する予測値生成回路、６はこれを用いてディジタル等化器３の出力であるディジタルデータを最尢復号するビタビ復号器、７はレベル調整された再生ＲＦ信号を受けてゼロレベルを検出するゼロレベル検出器、８はこのゼロレベル検出器７の出力をレファレンスに、レベル調整された再生ＲＦ信号を２値化する２値化回路、９はこの２値化回路８の出力をもとに、サンプリング点を決めるＡ／Ｄ変換器２のクロック（ビット同期クロック）をゼロクロスタイミング２値化信号の立ち上がり及び立ち下がりエッジから１８０度ずれた点にするＰＬＬ回路である。
【００２４】
図２は、この実施の形態１に係る情報再生装置の予測値生成回路の内部構成を示すブロック図である。
【００２５】
図２において、５１はディジタル等化器３の出力であるディジタルデータの系列から所定の期間の最大値と最小値を検出するピーク検出器、５２はこの出力である最大値と最小値の中央値を計算する中央値検出器、５３は最大値と最小値の差であるダイナミックレンジを検出する最大振幅検出器、５４はこれら出力を受けビタビ復号器６にｘ₊、ｘ_-、ｙ₊、ｙ_-の４種類の予測値を出力する予測値計算回路である。
【００２６】
図３は、この実施の形態１に係る情報再生装置のＰＬＬ回路の内部構造とその動作を示す図である。
【００２７】
図３において、９１は２値化回路８の出力の立ち上がりエッジとビット同期クロックの位相を検出する位相検出器、９２はこの出力を基にチャージの注入と引き込みを行うチャージポンプ、９３はチャージを蓄えるコンデンサ、９４はこのコンデンサ９３の電圧に応じて発信周波数を変化させるＶＣＯである。
【００２８】
つぎに、この実施の形態１に係る情報再生装置の動作について図面を参照しながら説明する。
【００２９】
まず、ピックアップ部より送られてくる再生ＲＦ信号は、ＡＧＣ回路１でエンベロープの振幅が一定に調整され、Ａ／Ｄ変換器２でディジタルデータに変換される。ここでサンプリング点は後述のようにゼロクロスポイントから１８０度ずれた位置となる。図４は、Ａ／Ｄ変換器２におけるサンプリングタイミングと再生ＲＦ信号のアイパターンの関係を示す。
【００３０】
このディジタルデータは、ディジタル等化器３で減衰している高域成分が補償される。ディジタル等化器３は、ディジタルフィルタで構成されており、以下にそのフィルタ係数の一例を示す。
【００３１】
伝達関数Ｈ＝−０．１７＋１．３４＊Ｚ^-2−０．１７＊Ｚ^-4
【００３２】
予測値生成回路５では、このディジタル等化器３の出力を受けて、ピーク検出器５１で所定期間中の最大値ＭＡＸと最小値ＭＩＮが検出され、中央値検出器５２並びに最大振幅検出器５３において下記に示す中央値ＣＥＮＴＥＲとダイナミックレンジＰ＿Ｐが計算される。
【００３３】
中央値ＣＥＮＴＥＲ＝（ＭＡＸ＋ＭＩＮ）／２
振幅Ｐ＿Ｐ＝ＭＡＸ−ＭＩＮ
【００３４】
予測値計算回路５４では、ビタビ復号に使用される４種類の予測値が計算される。以下に、その一例を示す。
【００３５】
ｙ₊＝ＣＥＮＴＥＲ＋０．３＊Ｐ＿Ｐ
ｘ₊＝ＣＥＮＴＥＲ＋０．１＊Ｐ＿Ｐ
ｘ_-＝ＣＥＮＴＥＲ−０．１＊Ｐ＿Ｐ
ｙ_-＝ＣＥＮＴＥＲ−０．３＊Ｐ＿Ｐ
【００３６】
ビタビ復号器６では、この４種類の予測値を用いて、各ディジタルデータ毎に最尢復号が行われ、ブランチメトリックか計算される。
【００３７】
本実施の形態１に係るＤＶＤ装置においては、符号データはパケット構造に構成された後、誤り訂正符号が付加され、さらに８−１６変調が施された後にＮＲＺＩ方式で記録されている。この８−１６変調において、ランレングスＲＬは３Ｔ（Ｔは変調間隔）以上に制限されており、上記４予測値を用いたトレリス線図並びに状態遷移図は、図５（ａ）及び（ｂ）の様になる。
【００３８】
図５に示すように、拘束条件としては、ランレングスＲＬが３以上ということから、下記の条件を使用する。
【００３９】
（１）ゼロクロスの際には、予測値ｘ₊、ｘ_-を用いる状態を経由する。
立ち上がり時（０＞１）：状態１と状態２
立ち下がり時（１＞０）：状態４と状態５
【００４０】
（２）ｘ₊を通った後には必ず１回以上ｙ₊を通過してゼロレベルの−側に遷移し、ｘ_-を通った後には必ず１回以上ｙ_-を経由してゼロレベルの＋側に遷移する。
＋側：状態２＞状態３（最低１回）＞状態４＞状態５
−側：状態５＞状態０（最低１回）＞状態１＞状態２
【００４１】
一方、ブランチメトリックの測度としては、符号化データの情報はゼロクロスのタイミングに乗せられており、標本点がゼロレベルの＋側にあるか−側にあるかが重要であるので、ビタビ復号器６の入力をｉｎとしたとき、

を用いる。
【００４２】
次に、サンプリングタイミングの調整動作について、説明する。
【００４３】
ＰＬＬ回路９では、図３に示すように、位相検出器９１において２値化回路８の出力の立ち上がりとビット同期クロックの位相が比較され、立ち上がりがビット同期クロックの立ち上がりより進んでいる場合（２値化回路出力と、それをビット同期クロックの立ち下がりでサンプリングした信号との差信号の幅がビット同期クロック周期の１／２より大きい場合）、第１の出力Ｐにその遅延時間に応じた幅のパルスが出力され、立ち上がりがビット同期クロックの立ち上がりより遅れている場合（２値化回路出力と、それをビット同期クロックの立ち下がりでサンプリングした信号との差信号の幅がビット同期クロック周期の１／２より小さい場合）、第２の出力Ｎにその進み時間に応じた幅のパルスが出力される。
【００４４】
この２つの信号Ｐ、Ｎはチャージポンプ９２に送られ、前者の場合、そのパルス幅の間コンデンサ９３にチャージが注入されその結果、２値化回路８の出力立ち上がりの進み量に比例した量だけその電圧が上昇、逆に後者の場合コンデンサ９３のチャージが抜き取られその結果、同じく遅れ量に比例した量だけその電圧が低下する。
【００４５】
これにより、前者の場合、ＶＣＯ９４で発振されるビット同期クロックの周波数がごくわずか上がり、相対的に２値化回路８の出力の立ち上がりが遅れる方向に変化することとなる。後者の場合、ＶＣＯ９４で発振されるビット同期クロックの周波数がごくわずか下がり、相対的に２値化回路８の出力の立ち上がりが進む方向に変化することとなる。
【００４６】
このような機構により、２値化回路８の出力の立ち上がりとビット同期クロックの立ち上がりタイミングを一致させることが出来る。
【００４７】
一方、Ａ／Ｄ変換器２は、ビット同期クロックの立ち下がりでサンプリングが行われるようになっており、これによりゼロクロスポイントから１８０度ずれたポイントでの標本化が行われることとなる。
【００４８】
なお、上記２値化回路８でレベル調整された再生ＲＦ信号の２値化に用いるスライスレベル（ゼロレベル）に、変調周波数より十分い低いカットオフ周波数をもつアナログＬＰＦより構成されるゼロレベル検出器７により検出されたゼロレベルを用いることにより、回路構成上発生するオフセットや、一時的なゼロレベルの変動の影響を受けない、正確なタイミングの再生が可能になる。
【００４９】
以上のように、再生ＲＦ信号の標本化を、本来の情報点で行うようにし、かつ、ビタビ復号におけるブランチメトリックの測度をゼロレベルから大きく離れた予測値については押さえるようにしたので、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能になる。
【００５０】
さらに、ゼロレベルを再生ＲＦ信号から検出するとともに、予測値についても再生ＲＦ信号の最大・最小値や中央値により変化させるように構成しているので、一時的なダイナミックレンジの変動や、オフセットに強いデジタルデータの復号が実現できる。
【００５１】
すなわち、この実施の形態１に係る情報再生装置は、ビタビ復号のブランチメトリック計算において、予測値に応じて異なる測度を用いるものである。また、ビタビ復号のブランチメトリック計算において、ディジタル等化器３の出力信号レベルが予め定められた範囲にある場合は、誤差を軽減するものである。さらに、ビタビ復号器６において、信号がゼロクロスの前および後ろに、予め定められた予測値を通ることを拘束条件とするものである。つまり、ビタビ復号器６において、ｘ₊とｘ_-のほかにゼロレベルの＋側の予測値ｙ₊および−側の予測値ｙ_-を持ち、ｘ₊を通った後には必ず１回以上ｙ₊を通過してゼロレベルの−側に遷移し、ｘ_-を通った後には必ず１回以上ｙ_-を経由してゼロレベルの＋側に遷移することを拘束条件とするものである。
【００５２】
実施の形態２．
上記の実施の形態１では、予測値生成にダイナミックレンジとピーク平均値を用いたが、ノイズなどの影響でダイナミックレンジが見かけ上大きく成ってしまうような場合に対応する実施の形態を示す。
【００５３】
この発明の実施の形態２に係る情報再生装置について図面を参照しながら説明する。図６は、この発明の実施の形態２に係る情報再生装置の構成を示す図である。
【００５４】
図６において、５５は平均値検出器、５６は標準偏差検出器、５４は図２同様、予測値計算回路である。
【００５５】
本実施の形態２では、ディジタル等化器３の出力の所定個の信号の平均値ＡＶＥと、標準偏差σが計算され、４種類の予測値が、
ｙ₊＝ＡＶＥ＋σ、
ｘ₊＝ＡＶＥ＋０．４＊σ、
ｘ_-＝ＡＶＥ−０．４＊σ、
ｙ_-＝ＡＶＥ−σ
により計算される。その他の部分は実施形態１と同一である。
【００５６】
本実施の形態２においても、上記の実施の形態１と同様に、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能になる。
【００５７】
実施の形態３．
他の実施の形態として、ディジタル等化器３の出力のヒストグラムを利用して予測値を生成する形態も可能である。
【００５８】
この場合、離散化されたディジタル等化器３の出力から図１２（ｂ）に示すようなヒストグラムを生成、ゼロレベルより上の第１頻度のレベル値をｘ₊とし、第２頻度のレベルをｙ₊とし、ゼロレベルより下の第１頻度のレベル値をｘ_-とし、第２頻度のレベルをｙ_-にすることで上記同様Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能になる。
【００５９】
実施の形態４．
以上の各実施の形態では、予測値の設定に、再生ＲＦ信号から作成されたディジタル等化器の出力から逐次計算された値を用いたが、装置動作開始時の動作を安定させるために、制御回路から設定された数値を利用する方法も考えられる。
【００６０】
この発明の実施の形態４に係る情報再生装置について図面を参照しながら説明する。図７は、この発明の実施の形態４に係る情報再生装置の予測値生成回路の構成を示すブロック図である。
【００６１】
図７において、平均値検出器５５、標準偏差検出器５６、予測値計算回路５４は図６に示す実施の形態２と同一である。また、５７はＤＶＤ再生装置の動作を制御する制御部のＣＰＵ（図示せず）から設定される予測値の設定値の組を記憶する予測値記憶回路、５８はこの予測値記憶回路５７の出力と予測値計算回路５４の出力を選択する予測値選択回路である。
【００６２】
本実施の形態４においては、ＣＰＵは、ＤＶＤを再生する動作を開始する際には、まず、予測値記憶回路５７にあらかじめ決められた予測値の組を設定すると同時に、予測値選択回路５８に対し、予測値記憶回路５７の出力を選択するように指示を行い、ＤＶＤの再生を開始する。
【００６３】
ある程度の正常な復調が可能になった段階で、ＣＰＵは、一時的な信号レベル変動などに対応し易くするため、予測値選択回路５８に予測値計算回路５４の出力を選択するように指示する。
【００６４】
本実施の形態４においては、上記の各実施の形態と同様に、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能であり、しかも、ＤＶＤ再生の動作開始時においてより安定な動作が可能となる。
【００６５】
実施の形態５．
ブランチメトリックの計算において上記実施の形態では、誤差測度として二乗誤差を持ちいているが、予測値との絶対値の差を用いることにより、より回路規模が少なく、かつ上記同様の効果を持った装置が実現できる。
【００６６】
実施の形態６．
上記実施の形態では、予測値として４組の値を用いたが、６組あるいは８組の予測値を利用いることが出来ることは言うまでもない。６個の予測値を用いたトレリス線図、及び状態遷移図を図８及び図９に示す。
【００６７】
本実施の形態６においては、ゼロクロスから離れた状態での遷移をより正確に評価可能であり、上記同様、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能であり、しかも、ＤＶＤ再生の動作開始時においてより安定な動作が可能となる。
【００６８】
【発明の効果】
この発明の請求項１に係る情報再生装置は、以上説明したとおり、記録媒体に記録されているディジタル記録情報を読み出した再生信号のエンベロープを常に一定に制御するＡＧＣ回路と、前記ＡＧＣ回路から出力された再生信号からゼロレベルを検出するゼロレベル検出器と、前記ゼロレベル検出器により検出されたゼロレベルに基いて前記ＡＧＣ回路から出力された再生信号を２値化する２値化回路と、前記２値化回路から出力された２値化信号に基いて、ＤＣ成分が除去された再生信号のゼロクロスタイミングから１８０度位相のずれた点を標本化点とするようなビット同期クロックを生成するＰＬＬ回路と、前記ＡＧＣ回路から出力された再生信号を前記ビット同期クロックの立ち下がりで標本化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号の波形を等化するディジタル等化器と、前記ディジタル等化器の出力信号からビタビ復号で用いる予測値を生成する予測値生成回路と、前記予測値を用いて前記ディジタル等化器の出力信号であるディジタルデータを最尢復号するビタビ復号器とを備え、前記予測値生成回路は、前記ディジタル等化器の出力であるディジタルデータの系列から所定個の平均値を検出する平均値検出器と、前記所定個の標準偏差を計算する標準偏差検出器と、前記平均値及び前記標準偏差に基いて複数種類の予測値を計算する予測値計算回路とを有するので、装置の大型化や大幅なコストアップなしに、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能とするという効果を奏する。
【００６９】
この発明の請求項２に係る情報再生装置は、以上説明したとおり、記録媒体に記録されているディジタル記録情報を読み出した再生信号のエンベロープを常に一定に制御するＡＧＣ回路と、前記ＡＧＣ回路から出力された再生信号からゼロレベルを検出するゼロレベル検出器と、前記ゼロレベル検出器により検出されたゼロレベルに基いて前記ＡＧＣ回路から出力された再生信号を２値化する２値化回路と、前記２値化回路から出力された２値化信号に基いて、ＤＣ成分が除去された再生信号のゼロクロスタイミングから１８０度位相のずれた点を標本化点とするようなビット同期クロックを生成するＰＬＬ回路と、前記ＡＧＣ回路から出力された再生信号を前記ビット同期クロックの立ち下がりで標本化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号の波形を等化するディジタル等化器と、前記ディジタル等化器の出力信号からビタビ復号で用いる予測値を生成する予測値生成回路と、前記予測値を用いて前記ディジタル等化器の出力信号であるディジタルデータを最尢復号するビタビ復号器とを備え、前記予測値生成回路が、前記ディジタル等化器の出力であるディジタルデータの系列から所定個の平均値を検出する平均値検出器と、前記所定個の標準偏差を計算する標準偏差検出器と、前記平均値及び前記標準偏差に基いて複数種類の予測値を計算する予測値計算回路と、外部から設定される予測値を記憶する予測値記憶回路と、外部からの指示に基づいて前記予測値記憶回路からの設定予測値又は前記予測値計算回路からの計算予測値を選択する予測値選択回路とを有するので、装置の大型化や大幅なコストアップなしに、Ｓ／Ｎ特性の優れた復号処理ができ、再生ＲＦ信号のＳ／Ｎ比が低い信号に対しても良好な復号を可能とするという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る情報再生装置の構成を示すブロック図である。
【図２】この発明の実施の形態１に係る情報再生装置の予測値生成回路の構成を示すブロック図である。
【図３】この発明の実施の形態１に係る情報再生装置のＰＬＬ回路の構成及び動作を示す図である。
【図４】この発明の実施の形態１に係る情報再生装置のサンプリングタイミングとアイパターンの関係を示す図である。
【図５】この発明の実施の形態１に係る情報再生装置のトレリス線図と状態遷移を示す図である。
【図６】この発明の実施の形態２に係る情報再生装置の予測値生成回路の構成を示すブロック図である。
【図７】この発明の実施の形態４に係る情報再生装置の予測値生成回路の構成を示すブロック図である。
【図８】この発明の実施の形態６に係る情報再生装置のトレリス線図を示す図である。
【図９】この発明の実施の形態６に係る情報再生装置の状態遷移を示す図である。
【図１０】従来の情報再生装置の構成を示すブロック図である。
【図１１】従来の情報再生装置のサンプリングタイミングとアイパターンの関係を示す図である。
【図１２】従来の情報再生装置のゼロクロスポイントでの標本点のレベル分布と、この発明に係る情報再生装置のゼロクロスから１８０度ずれたポイントでの標本点でのレベル分布を示す図である。
【符号の説明】
１ＡＧＣ回路、２Ａ／Ｄ変換器、３ディジタル等化器、４レベル調整回路、５、５Ａ、５Ｂ予測値生成回路、６ビタビ復号器、７ゼロレベル検出器、８２値化回路、９ＰＬＬ回路、５１ピーク検出器、５２中央値検出器、５３最大振幅検出器、５４予測値計算回路、５５平均値検出器、５６標準偏差検出器、５７予測値記憶回路、５８予測値選択回路、９１位相検出器、９２チャージポンプ、９３コンデンサ、９４ＶＣＯ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information reproducing apparatus for reproducing digital recording information recorded on a CD or DVD.
[0002]
[Prior art]
A conventional information reproducing apparatus will be described with reference to the drawings. FIG. 10 is a block diagram showing a configuration of a conventional information reproducing apparatus disclosed in, for example, Japanese Patent Application Laid-Open No. 11-203895.
[0003]
In FIG. 10, 11 is an AGC circuit (variable gain amplifier), 12 is a waveform equalizer, 13 is an A / D converter, 14 is a level adjustment circuit, 15 is a predicted value generation circuit, 16 is a Viterbi decoder, and 17 is A zero level detector, 18 is a binarization circuit, and 19 is a PLL circuit.
[0004]
In the conventional information reproducing apparatus, the reproduction RF signal is adjusted by the AGC circuit 11 so that the amplitude of the envelope becomes constant, the waveform equalizer 12 corrects the waveform distortion, and the A / D converter 13 Is converted into digital data.
[0005]
The level adjustment circuit 14 is a circuit that detects a maximum value and a minimum value from the output of the waveform equalizer 12 and generates a set value of the AGC circuit 11 for making the amplitude of the envelope of digital data constant.
[0006]
A prediction value generation circuit 15 generates five prediction values from the digital data output from the A / D converter 13, and the Viterbi decoder 16 performs Viterbi decoding on the basis of the prediction values, thereby reproducing the digital data. A code sequence is generated.
[0007]
At this time, the bit synchronization clock used for the conversion by the A / D converter 13 uses the output of the zero level detector 17 for detecting the slice level (zero level) as a reference, and the waveform equalizer 12 by the binarization circuit 18. Based on the binarized signal whose output is binarized, the PLL circuit 19 generates the output in synchronization with zero cross timing (rising edge and falling edge of the binarized signal).
[0008]
FIG. 11 shows the relationship between the sampling timing in the A / D converter 13 and the eye pattern of the RF signal after waveform equalization.
[0009]
Thus, in the conventional information reproducing apparatus, the sampling point is adjusted to synchronize with the zero cross point as shown in FIG. For this reason, the predicted values used for the branch metric calculation of the Viterbi decoder 16 are also three types of signals such as 0, +, and −, and 5 such as levels U, MU, 0, −ML, and −L as shown in FIG. An odd number of signals, including zero levels, has been used, such as types of signals.
[0010]
However, the original information point of the reproduction signal is not a zero cross point, but a position shifted by 180 degrees from this point, and there is a problem that the information of the original information point cannot be used in the Viterbi decoding in the conventional information reproduction apparatus. It was.
[0011]
FIG. 12 shows the level distribution (a) of the sample points at the zero cross point and the level distribution (b) of the sample points at the point shifted by 180 degrees from the zero cross in the RF signal obtained by reading an actual DVD under relatively good conditions. ) Is an example.
[0012]
In the case of using a sample point at a point shifted by 180 degrees from the zero cross, as shown in FIG. 12 (b), there are six types of peaks, and in particular, the two peaks in the center have sharp peaks. When a sample point synchronized with the zero cross point is used, as shown in FIG. 12 (a), two peaks are separated or the distribution is spread out around the peaks other than the zero level mountain.
[0013]
In Viterbi decoding, since the branch metric is calculated based on the distance between the predicted value and the input value and the square error as a measure, and the maximum decoding is performed by sequentially selecting the path that minimizes the accumulated path metric, This is a cause of deteriorating the S / N-BER characteristic when Viterbi decoding is performed in a conventional information reproducing apparatus.
[0014]
[Problems to be solved by the invention]
In the conventional information reproducing apparatus as described above, the information at the original information point cannot be used. Therefore, when a sufficient S / N ratio cannot be obtained such as a high density disk of DVD, highly reliable digital data is obtained. There was a problem that it was difficult.
[0015]
The present invention has been made in order to solve the above-described problems, and can perform decoding processing having excellent S / N characteristics without increasing the size of the apparatus or significantly increasing the cost, and the S / N ratio of the reproduced RF signal. An object of the present invention is to obtain an information reproducing apparatus capable of good decoding even with a low signal.
[0016]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided an information reproducing apparatus comprising: an AGC circuit that constantly controls an envelope of a reproduction signal read from digital recording information recorded on a recording medium; and a reproduction signal output from the AGC circuit. A zero level detector for detecting a zero level; a binarization circuit for binarizing a reproduction signal output from the AGC circuit based on the zero level detected by the zero level detector; and the binarization circuit A PLL circuit that generates a bit-synchronized clock based on the binarized signal output from the sampling signal at a point that is 180 degrees out of phase from the zero-cross timing of the reproduction signal from which the DC component has been removed; An A / D converter that samples the reproduction signal output from the AGC circuit at the falling edge of the bit synchronization clock, and the waveform of the output signal of the A / D converter A digital equalizer for equalization, a predicted value generation circuit for generating a predicted value to be used in Viterbi decoding from an output signal of the digital equalizer, and a digital which is an output signal of the digital equalizer using the predicted value And a Viterbi decoder that performs the final decoding of the data.The predicted value generation circuit includes an average value detector that detects a predetermined average value from a series of digital data that is an output of the digital equalizer, and a standard deviation detector that calculates the predetermined standard deviation; And a predicted value calculation circuit for calculating a plurality of types of predicted values based on the average value and the standard deviation.Is.
[0017]
An information reproducing apparatus according to claim 2 of the present invention provides:An AGC circuit that always controls the envelope of a reproduction signal read from digital recording information recorded on a recording medium to be constant, a zero level detector that detects a zero level from the reproduction signal output from the AGC circuit, and the zero A binarization circuit that binarizes the reproduction signal output from the AGC circuit based on the zero level detected by the level detector, and a DC signal based on the binarization signal output from the binarization circuit. A PLL circuit that generates a bit-synchronized clock whose sampling point is a point that is 180 degrees out of phase from the zero-cross timing of the reproduced signal from which the component has been removed, and the reproduced signal output from the AGC circuit is the bit-synchronized clock An A / D converter that samples at the falling edge of the signal, a digital equalizer that equalizes the waveform of the output signal of the A / D converter, and the digital A prediction value generation circuit that generates a prediction value to be used in Viterbi decoding from an output signal of the equalizer, and a Viterbi decoder that performs maximum decoding of digital data that is an output signal of the digital equalizer using the prediction value; WithThe predicted value generation circuit includes:An average value detector for detecting a predetermined number of average values from a series of digital data as an output of the digital equalizer; a standard deviation detector for calculating the predetermined number of standard deviations; and the average value and the standard deviation A predicted value calculation circuit for calculating a plurality of types of predicted values based on the above, a predicted value storage circuit for storing predicted values set from the outside, and a set predicted value from the predicted value storage circuit based on an instruction from the outside Or a predicted value selection circuit for selecting a calculated predicted value from the predicted value calculation circuitIt has.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
An information reproducing apparatus according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a front end portion of an information reproducing apparatus such as a DVD reproducing apparatus according to Embodiment 1 of the present invention. In addition, in each figure, the same code | symbol shows the same or equivalent part.
[0022]
In FIG. 1, 1 is an AGC circuit (variable gain amplifier) for adjusting the amplitude of the envelope of a reproduction RF signal to be constant, and 2 is an A / D for converting the reproduction RF signal whose level is adjusted to digital data. The converter 3 is a digital equalizer for equalizing the waveform of the received RF signal, and the AGC circuit 1 receives the output of the digital equalizer 3 so that the amplitude of the envelope of the reproduced RF signal becomes constant. This is a level adjustment circuit for giving a gain instruction.
[0023]
In the figure, 5 is a predicted value generation circuit that receives the output of the digital equalizer 3 and generates a predicted value at the time of Viterbi decoding, and 6 is a digital output that is the output of the digital equalizer 3 using this. Viterbi decoder for decoding data at the most, 7 is a zero level detector for detecting a zero level by receiving the level-adjusted reproduction RF signal, and 8 is level-adjusted with reference to the output of this zero level detector 7 A binarization circuit for binarizing the reproduction RF signal, 9 is a zero-crossing timing binary signal for the clock (bit synchronization clock) of the A / D converter 2 that determines the sampling point based on the output of the binarization circuit 8 This is a PLL circuit that makes the point shifted 180 degrees from the rising and falling edges of the signal.
[0024]
FIG. 2 is a block diagram showing an internal configuration of the predicted value generation circuit of the information reproducing apparatus according to the first embodiment.
[0025]
In FIG. 2, 51 is a peak detector for detecting a maximum value and a minimum value in a predetermined period from a digital data series which is an output of the

digital equalizer

3, and 52 is a median value of the maximum value and the minimum value which are this output. The median detector 53 for calculating the maximum amplitude detector 53 for detecting the dynamic range which is the difference between the maximum value and the minimum value, and 54 for receiving these outputs to the Viterbi decoder 6 x₊, X_-, Y₊, Y_-This is a predicted value calculation circuit that outputs four types of predicted values.
[0026]
FIG. 3 shows the internal structure and operation of the PLL circuit of the information reproducing apparatus according to the first embodiment.
[0027]
In FIG. 3, 91 is a phase detector for detecting the rising edge of the output of the binarization circuit 8 and the phase of the bit synchronous clock, 92 is a charge pump for injecting and drawing charges based on this output, and 93 is for charging. A capacitor 94 to be stored is a VCO that changes the transmission frequency in accordance with the voltage of the capacitor 93.
[0028]
Next, the operation of the information reproducing apparatus according to the first embodiment will be described with reference to the drawings.
[0029]
First, the reproduction RF signal sent from the pickup unit is adjusted to have a constant envelope amplitude by the AGC circuit 1 and converted to digital data by the A / D converter 2. Here, the sampling point is positioned 180 degrees away from the zero cross point as will be described later. FIG. 4 shows the relationship between the sampling timing in the A / D converter 2 and the eye pattern of the reproduction RF signal.
[0030]
This digital data is compensated for the high frequency component attenuated by the digital equalizer 3. The digital equalizer 3 is composed of a digital filter, and an example of the filter coefficient is shown below.
[0031]
Transfer function H = −0.17 + 1.34 * Z^-2-0.17 * Z^-Four
[0032]
The predicted value generation circuit 5 receives the output of the digital equalizer 3 and the peak detector 51 detects the maximum value MAX and the minimum value MIN during a predetermined period, and the median value detector 52 and the maximum amplitude detector 53 are detected. The median value CENTER and dynamic range P_P shown below are calculated.
[0033]
Median value CENTER = (MAX + MIN) / 2
Amplitude P_P = MAX-MIN
[0034]
The predicted value calculation circuit 54 calculates four types of predicted values used for Viterbi decoding. An example is shown below.
[0035]
y₊= CENTER + 0.3 * P_P
x₊= CENTER + 0.1 * P_P
x_-= CENTER-0.1 * P_P
y_-= CENTER-0.3 * P_P
[0036]
The Viterbi decoder 6 uses the four types of prediction values to perform the maximum decoding for each digital data and calculates the branch metric.
[0037]
In the DVD device according to the first embodiment, the code data is recorded in the NRZI format after being configured in a packet structure, added with an error correction code, and further subjected to 8-16 modulation. In this 8-16 modulation, the run length RL is limited to 3T (T is the modulation interval) or more, and the trellis diagram and the state transition diagram using the four predicted values are shown in FIGS. 5 (a) and 5 (b). It becomes like this.
[0038]
As shown in FIG. 5, the following condition is used as the constraint condition because the run length RL is 3 or more.
[0039]
(1) In the case of zero crossing, the predicted value x₊, X_-Via the state using.
When rising (0> 1): State 1 and State 2
When falling (1> 0): State 4 and State 5
[0040]
(2) x₊After passing, it must be at least once₊Through the zero-level negative side and x_-After passing, it must be at least once_-Transition to the + side of the zero level via.
+ Side: State 2> State 3 (at least once)> State 4> State 5
-Side: State 5> State 0 (at least once)> State 1> State 2
[0041]
On the other hand, as the measure of the branch metric, the encoded data information is put on the zero cross timing, and it is important whether the sample point is on the + side or the minus side of the zero level. When the input of is in,

Is used.
[0042]
Next, the sampling timing adjustment operation will be described.
[0043]
In the PLL circuit 9, as shown in FIG. 3, the phase detector 91 compares the rising edge of the output of the binarizing circuit 8 with the phase of the bit synchronous clock, and the rising edge is ahead of the rising edge of the bit synchronous clock (2 When the width of the difference signal between the output of the value circuit and the signal sampled at the falling edge of the bit synchronization clock is larger than half of the bit synchronization clock period), the first output P corresponds to the delay time. When a pulse of width is output and the rising edge is delayed from the rising edge of the bit synchronous clock (the width of the difference signal between the binarized circuit output and the signal sampled at the falling edge of the bit synchronous clock is the bit synchronous clock cycle Less than half of the output), a pulse having a width corresponding to the advance time is output to the second output N.
[0044]
These two signals P and N are sent to the charge pump 92. In the former case, charge is injected into the capacitor 93 during the pulse width, and as a result, the amount is proportional to the advance amount of the output rise of the binarization circuit 8. In the latter case, the voltage rises, and the charge of the capacitor 93 is extracted. As a result, the voltage drops by an amount that is also proportional to the delay amount.
[0045]
As a result, in the former case, the frequency of the bit synchronization clock oscillated by the VCO 94 is slightly increased, and the rise of the output of the binarization circuit 8 is relatively delayed. In the latter case, the frequency of the bit-synchronized clock oscillated by the VCO 94 is slightly lowered, and the output of the binarization circuit 8 is relatively changed in a rising direction.
[0046]
With such a mechanism, the rise of the output of the binarization circuit 8 can coincide with the rise timing of the bit synchronization clock.
[0047]
On the other hand, the A / D converter 2 is configured to perform sampling at the falling edge of the bit synchronization clock, thereby sampling at a point shifted by 180 degrees from the zero cross point.
[0048]
It should be noted that the zero level detection composed of an analog LPF having a cut-off frequency sufficiently lower than the modulation frequency at the slice level (zero level) used for binarization of the reproduction RF signal whose level is adjusted by the binarization circuit 8. By using the zero level detected by the device 7, it is possible to reproduce the accurate timing without being affected by the offset generated in the circuit configuration or the temporary zero level fluctuation.
[0049]
As described above, the reproduction RF signal is sampled at the original information point, and the measure of the branch metric in the Viterbi decoding is suppressed for a predicted value far from the zero level. Decoding processing with excellent N characteristics can be performed, and good decoding can be performed even for a signal with a low S / N ratio of the reproduction RF signal.
[0050]
Furthermore, the zero level is detected from the reproduction RF signal, and the predicted value is also changed according to the maximum / minimum value or the median value of the reproduction RF signal. Strong digital data decoding can be realized.
[0051]
That is, the information reproducing apparatus according to the first embodiment uses different measures depending on the predicted value in the branch metric calculation of Viterbi decoding. Further, in the branch metric calculation of Viterbi decoding, if the output signal level of the digital equalizer 3 is within a predetermined range, the error is reduced. Further, in the Viterbi decoder 6, a constraint condition is that the signal passes through a predetermined predicted value before and after the zero crossing. That is, in the Viterbi decoder 6, x₊And x_-In addition to the zero level + side predicted value y₊And-side predicted value y_-X₊After passing, it must be at least once₊Through the zero-level negative side and x_-After passing, it must be at least once_-Transition to the + side of the zero level via is a constraint condition.
[0052]
Embodiment 2. FIG.
In the first embodiment, the dynamic range and the peak average value are used for the prediction value generation. However, an embodiment corresponding to a case where the dynamic range is apparently large due to the influence of noise or the like will be described.
[0053]
An information reproducing apparatus according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 6 is a diagram showing a configuration of an information reproducing apparatus according to Embodiment 2 of the present invention.
[0054]
In FIG. 6, 55 is an average value detector, 56 is a standard deviation detector, and 54 is a predicted value calculation circuit as in FIG.
[0055]
In the second embodiment, an average value AVE of a predetermined number of signals output from the digital equalizer 3 and a standard deviation σ are calculated, and four types of predicted values are obtained.
y₊= AVE + σ,
x₊= AVE + 0.4 * σ,
x_-= AVE-0.4 * σ,
y_-= AVE-σ
Is calculated by Other parts are the same as those of the first embodiment.
[0056]
In the second embodiment, as in the first embodiment, a decoding process with excellent S / N characteristics can be performed, and a good decoding can be performed even for a signal having a low S / N ratio of a reproduction RF signal. become.
[0057]
Embodiment 3 FIG.
As another embodiment, a form in which a prediction value is generated using a histogram of the output of the digital equalizer 3 is also possible.
[0058]
In this case, a histogram as shown in FIG. 12B is generated from the output of the digitized digital equalizer 3, and the level value of the first frequency above the zero level is expressed as x.₊And the second frequency level is y₊And the level value of the first frequency below the zero level is x_-And the second frequency level is y_-By doing so, decoding processing with excellent S / N characteristics can be performed as described above, and good decoding can be performed even for a signal with a low S / N ratio of a reproduction RF signal.
[0059]
Embodiment 4 FIG.
In each of the embodiments described above, the value calculated sequentially from the output of the digital equalizer created from the reproduction RF signal was used for setting the predicted value, but in order to stabilize the operation at the start of the device operation, A method of using numerical values set from the control circuit is also conceivable.
[0060]
An information reproducing apparatus according to Embodiment 4 of the present invention will be described with reference to the drawings. FIG. 7 is a block diagram showing the configuration of the predicted value generation circuit of the information reproducing apparatus according to Embodiment 4 of the present invention.
[0061]
In FIG. 7, the average value detector 55, the standard deviation detector 56, and the predicted value calculation circuit 54 are the same as those in the second embodiment shown in FIG. Reference numeral 57 denotes a prediction value storage circuit that stores a set of set values of prediction values set by a CPU (not shown) of a control unit that controls the operation of the DVD playback apparatus, and 58 denotes an output of the prediction value storage circuit 57. And a predicted value selection circuit that selects the output of the predicted value calculation circuit 54.
[0062]
In the fourth embodiment, when starting the operation of reproducing the DVD, the CPU first sets a predetermined set of predicted values in the predicted value storage circuit 57 and simultaneously sets the predicted value selection circuit 58 in the predicted value selection circuit 58. On the other hand, an instruction is given to select the output of the predicted value storage circuit 57, and reproduction of the DVD is started.
[0063]
When a certain degree of normal demodulation is possible, the CPU instructs the prediction value selection circuit 58 to select the output of the prediction value calculation circuit 54 in order to easily cope with temporary signal level fluctuations. .
[0064]
In the fourth embodiment, similar to each of the above embodiments, decoding processing with excellent S / N characteristics can be performed, and good decoding can be performed even for a signal with a low S / N ratio of a reproduction RF signal. In addition, more stable operation is possible at the start of DVD playback operation.
[0065]
Embodiment 5. FIG.
In the calculation of the branch metric, the above embodiment has a square error as an error measure, but by using the difference between the absolute value and the predicted value, the apparatus has a smaller circuit scale and has the same effect as described above. Can be realized.
[0066]
Embodiment 6 FIG.
In the above embodiment, four sets of values are used as predicted values, but it is needless to say that six or eight sets of predicted values can be used. FIG. 8 and FIG. 9 show a trellis diagram and a state transition diagram using six predicted values.
[0067]
In the sixth embodiment, it is possible to more accurately evaluate the transition in a state away from the zero cross, and similarly to the above, decoding processing with excellent S / N characteristics can be performed, and the S / N ratio of the reproduction RF signal is low. Good decoding can be performed on the signal, and more stable operation can be performed at the start of the DVD playback operation.
[0068]
【The invention's effect】
As described above, the information reproducing apparatus according to the first aspect of the present invention controls the envelope of the reproduction signal obtained by reading the digital recording information recorded on the recording medium to be always constant, and outputs from the AGC circuit. A zero level detector that detects a zero level from the reproduced signal, and a binarization circuit that binarizes the reproduction signal output from the AGC circuit based on the zero level detected by the zero level detector; Based on the binarized signal output from the binarization circuit, a bit synchronization clock is generated such that a sampling point is a point that is 180 degrees out of phase from the zero cross timing of the reproduction signal from which the DC component has been removed. A PLL circuit, an A / D converter that samples the reproduction signal output from the AGC circuit at the falling edge of the bit synchronization clock, and the A / D converter. A digital equalizer that equalizes the waveform of the output signal of the detector, a predicted value generation circuit that generates a predicted value to be used in Viterbi decoding from the output signal of the digital equalizer, and the digital equalization using the predicted value A Viterbi decoder that performs the maximum decoding of the digital data that is the output signal of the detector.The predicted value generation circuit includes an average value detector that detects a predetermined average value from a series of digital data that is an output of the digital equalizer, and a standard deviation detector that calculates the predetermined standard deviation; And a predicted value calculation circuit for calculating a plurality of types of predicted values based on the average value and the standard deviation.Therefore, it is possible to perform a decoding process with excellent S / N characteristics without increasing the size of the apparatus or significantly increasing the cost, and to enable good decoding even for a signal having a low S / N ratio of a reproduction RF signal. Play.
[0069]
The information reproducing apparatus according to claim 2 of the present invention is as described above.An AGC circuit that always controls the envelope of a reproduction signal read from digital recording information recorded on a recording medium to be constant, a zero level detector that detects a zero level from the reproduction signal output from the AGC circuit, and the zero A binarization circuit that binarizes the reproduction signal output from the AGC circuit based on the zero level detected by the level detector, and a DC signal based on the binarization signal output from the binarization circuit. A PLL circuit that generates a bit-synchronized clock whose sampling point is a point that is 180 degrees out of phase from the zero-cross timing of the reproduced signal from which the component has been removed, and the reproduced signal output from the AGC circuit is the bit-synchronized clock An A / D converter that samples at the falling edge of the signal, a digital equalizer that equalizes the waveform of the output signal of the A / D converter, and the digital A prediction value generation circuit that generates a prediction value to be used in Viterbi decoding from an output signal of the equalizer, and a Viterbi decoder that performs maximum decoding of digital data that is an output signal of the digital equalizer using the prediction value; WithThe predicted value generation circuit includes:An average value detector for detecting a predetermined number of average values from a series of digital data as an output of the digital equalizer; a standard deviation detector for calculating the predetermined number of standard deviations; and the average value and the standard deviation A predicted value calculation circuit for calculating a plurality of types of predicted values based on the above, a predicted value storage circuit for storing predicted values set from the outside, and a set predicted value from the predicted value storage circuit based on an instruction from the outside Or a predicted value selection circuit for selecting a calculated predicted value from the predicted value calculation circuitTherefore, it is possible to perform a decoding process with excellent S / N characteristics without increasing the size of the apparatus and significantly increasing the cost, and enabling a good decoding even for a signal having a low S / N ratio of a reproduction RF signal. The effect of doing.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an information reproducing apparatus according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing a configuration of a predicted value generation circuit of the information reproducing apparatus according to Embodiment 1 of the present invention.
FIG. 3 is a diagram showing a configuration and operation of a PLL circuit of the information reproducing apparatus according to Embodiment 1 of the present invention.
FIG. 4 is a diagram showing the relationship between the sampling timing and the eye pattern of the information reproducing apparatus according to Embodiment 1 of the present invention.
FIG. 5 is a diagram showing a trellis diagram and state transition of the information reproducing apparatus according to Embodiment 1 of the present invention.
FIG. 6 is a block diagram showing a configuration of a predicted value generation circuit of an information reproducing apparatus according to Embodiment 2 of the present invention.
FIG. 7 is a block diagram showing a configuration of a predicted value generation circuit of an information reproducing apparatus according to Embodiment 4 of the present invention.
FIG. 8 is a diagram showing a trellis diagram of an information reproducing apparatus according to Embodiment 6 of the present invention.
FIG. 9 is a diagram showing state transition of an information reproducing apparatus according to Embodiment 6 of the present invention.
FIG. 10 is a block diagram showing a configuration of a conventional information reproducing apparatus.
FIG. 11 is a diagram showing a relationship between sampling timing and an eye pattern of a conventional information reproducing apparatus.
FIG. 12 is a diagram showing a level distribution of sample points at a zero cross point of a conventional information reproducing apparatus and a level distribution at sample points at a point shifted by 180 degrees from the zero cross of the information reproducing apparatus according to the present invention.
[Explanation of symbols]
1 AGC circuit, 2 A / D converter, 3 digital equalizer, 4 level adjustment circuit, 5, 5A, 5B prediction value generation circuit, 6 Viterbi decoder, 7 zero level detector, 8 binarization circuit, 9 PLL circuit, 51 peak detector, 52 median detector, 53 maximum amplitude detector, 54 predicted value calculation circuit, 55 average value detector, 56 standard deviation detector, 57 predicted value storage circuit, 58 predicted value selection circuit, 91 phase detector, 92 charge pump, 93 capacitor, 94 VCO.

Claims

An AGC circuit that constantly controls the envelope of a reproduction signal obtained by reading out digital recording information recorded on a recording medium, and
A zero level detector for detecting a zero level from the reproduction signal output from the AGC circuit;
A binarization circuit that binarizes the reproduction signal output from the AGC circuit based on the zero level detected by the zero level detector;
Based on the binarized signal output from the binarization circuit, a bit synchronization clock is generated such that a sampling point is a point that is 180 degrees out of phase from the zero cross timing of the reproduction signal from which the DC component has been removed. A PLL circuit;
An A / D converter that samples the reproduction signal output from the AGC circuit at the falling edge of the bit synchronization clock;
A digital equalizer for equalizing the waveform of the output signal of the A / D converter;
A predicted value generation circuit for generating a predicted value used in Viterbi decoding from the output signal of the digital equalizer;
A Viterbi decoder that performs a final decoding of digital data that is an output signal of the digital equalizer using the predicted value;
The predicted value generation circuit includes:
An average value detector for detecting a predetermined average value from a sequence of digital data that is an output of the digital equalizer;
A standard deviation detector for calculating the predetermined number of standard deviations;
An information reproducing apparatus comprising: a predicted value calculation circuit that calculates a plurality of types of predicted values based on the average value and the standard deviation.

An AGC circuit that constantly controls the envelope of a reproduction signal obtained by reading out digital recording information recorded on a recording medium, and
A zero level detector for detecting a zero level from the reproduction signal output from the AGC circuit;
A binarization circuit that binarizes the reproduction signal output from the AGC circuit based on the zero level detected by the zero level detector;
Based on the binarized signal output from the binarization circuit, a bit synchronization clock is generated such that a sampling point is a point that is 180 degrees out of phase from the zero cross timing of the reproduction signal from which the DC component has been removed. A PLL circuit;
An A / D converter that samples the reproduction signal output from the AGC circuit at the falling edge of the bit synchronization clock;
A digital equalizer for equalizing the waveform of the output signal of the A / D converter;
A predicted value generation circuit for generating a predicted value used in Viterbi decoding from the output signal of the digital equalizer;
A Viterbi decoder that performs a final decoding of digital data that is an output signal of the digital equalizer using the predicted value;
The predicted value generation circuit includes:
An average value detector for detecting a predetermined average value from a sequence of digital data that is an output of the digital equalizer;
A standard deviation detector for calculating the predetermined number of standard deviations;
A predicted value calculation circuit for calculating a plurality of types of predicted values based on the average value and the standard deviation;
A predicted value storage circuit for storing a predicted value set from the outside;
An information reproducing apparatus comprising: a predicted value selection circuit that selects a set predicted value from the predicted value storage circuit or a calculated predicted value from the predicted value calculation circuit based on an instruction from the outside.