JP3820944B2 - 電圧生成回路、表示装置および電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画素を駆動するための複数の走査電極を同時に選択するときに、画素の表示内容を規定するための信号電極に用いる電圧を生成する電圧生成回路、並びに、該電圧生成回路を含む表示装置および電子機器に関する。
【０００２】
【従来の技術】
表示装置の一つとして、トランジスタおよびダイオードのようなスイッチング素子を用いることなく、画素を駆動するパッシブマトリクス型の液晶表示装置がある。該パッシブマトリクス型の液晶表示装置では、表示画像の画質を向上させる等のために、走査電極を複数本同時に選択し、該選択において信号電極に信号電圧を印加するという駆動方法が用いられる。該駆動方法では、信号電圧の変動により表示画像の品位が低下することから、該駆動方法を用いる液晶表示装置には、該変動を抑えて電圧を生成する電圧生成回路が設けられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の電圧生成回路は、電圧変動をより低減させると、回路規模が大型化してしまう、という問題があった。
上記問題を解決すべく、本発明の目的は、変動を低減して信号電圧を生成することと、回路規模を小型化することとの両立が可能な電圧生成回路、表示装置および電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る表示装置は、互いに交差する走査電極と信号電極との交差に対応して設けられた画素と、予め定められたｍ行ｎ列の要素を含む走査パターンにしたがって、前記走査電極のｍ本を１垂直走査期間につきｎ（ｍ、ｎは２以上の整数）回選択するとともに、各選択では、前記走査パターンのうち、当該選択に対応する列のｍ個の各要素に対応した電圧を、選択したｍ本の走査電極の各々に印加する走査電極駆動回路と、一の信号電極に対し、当該信号電極と選択された走査電極との交差に対応するｍ個の画素の表示内容を示す要素と、前記走査パターンのうち、当該選択に対応する列のｍ個の要素とがそれぞれの一致するか否かを検出して、当該一致数（または不一致数）に対応した電圧を印加する信号電極駆動回路と、前記信号電極に印加され得る電圧を生成する電圧生成回路とを具備する表示装置であって、前記電圧生成回路は、第１の給電線の電圧および第２の給電線の電圧間の中間電圧をバッファリングして、当該バッファリング電圧を、前記一致数のうち最小値および最大値以外の値に対応する電圧のいずれかとして供給するための第３の給電線に出力するオペアンプと、一端と他端との間の電圧を保持する第１の保持素子と、前記第１の保持素子の一端を、前記第１の給電線から切り離して前記第３の給電線に接続するとともに、前記第１の保持素子の他端を、前記第３の給電線から切り離して前記第２の給電線に接続する第１の状態と、前記第１の保持素子の一端を前記第３の給電線から切り離して前記第１の給電線に接続するとともに、前記第１の保持素子の他端を前記第２の給電線から切り離す第２の状態とを、交互に切り替えるためのスイッチと、前記第２の状態のとき、前記第１の保持素子の他端における電圧を保持して、当該保持電圧を前記バッファリング電圧に対して並列となるように前記第３の給電線に出力する第２の保持素子とを有する構成を特徴としている。
この構成によれば、第１の状態において、第２および第３の給電線の線間電圧が第１の保持素子によって保持され、続く第２の状態において、該保持電圧が第２の保持素子によってバックアップされて、該バックアップ電圧が第３の給電線に出力される。第３の給電線には、該バックアップ電圧が、オペアンプによるバッファリング電圧と並列に出力されるので、第３の給電線では、電圧変動が生じにくい。
ここで、（第１の保持素子およびスイッチを用いた）第２の保持素子によるバックアップ電圧のみを第３の給電線に出力する参照構成とを比較すると、本発明では、上記並列化により、スイッチの抵抗が高くても良いので、スイッチに要する面積が小さくすることによって、空きスペースを設けることができる。バックアップ電圧との並列化を考慮すれば、オペアンプの能力は多少劣っても構わないので、オペアンプの素子サイズは比較的小さくて済む。したがって、参照構成にオペアンプを追加したことによる面積の増大は、上記空きスペースにオペアンプを配置することにより回避される。さらに、本件では、上記並列化によって、第１の保持素子の容量が少なくて済むので、当該第１の保持素子の実装に要する面積も小さくできる。
よって、本発明によれば、参照構成と比較して、信号電極に必要な電圧のうち、１つの電圧を生成するに必要な回路面積の縮小化とともに、生成した電圧の変動防止が可能となる。
【０００５】
上記構成において、前記走査パターンを用いたとき、前記一致数が最小値または最大値をとる頻度よりも、前記一致数が最小値および最大値以外の値をとる頻度の方が高い態様が好ましい。この態様によれば、頻度の高い一致数に対応する電圧が、第３の給電線を介して供給されるので、高負荷による電圧変動が抑えられて、電圧変動に起因する表示品位の低下を防止することが可能となる。
【０００６】
さらに、前記一致数が最小値および最大値以外の値をとる状態には、選択された走査電極との交差に対応するｍ個の画素がすべてオンまたはオフとなる状態が含まれる状態が含まれることが望ましい。これは、オンまたはオフ状態の画素を背景として、キャラクタを表示することを想定すると、ｍ個の画素がすべてオンまたはオフとなる状態が支配的であり、該状態に対応する電圧に対する負荷が最も高いと考えられるからである。
【０００７】
さらに、本発明に係る電子機器は、上記表示装置を有するので、回路規模の縮小化とともに、表示品位の低下を防止することが可能となる。なお、このような電子機器としては、携帯電話やディジタルスチルカメラなどが挙げられる。
【０００８】
また、本発明に係る電圧生成回路は、第１の給電線の電圧および第２の給電線の電圧間の中間電圧をバッファリングして、当該バッファリング電圧を第３の給電線に出力するオペアンプと、一端と他端との間の電圧を保持する第１の保持素子と、前記第１の保持素子の一端を、前記第１の給電線から切り離して前記第３の給電線に接続するとともに、前記第１の保持素子の他端を、前記第３の給電線から切り離して前記第２の給電線に接続する第１の状態と、前記第１の保持素子の一端を前記第３の給電線から切り離して前記第１の給電線に接続するとともに、前記第１の保持素子の他端を前記第２の給電線から切り離す第２の状態とを、交互に切り替えるためのスイッチと、前記第２の状態のとき、前記第１の保持素子の他端における電圧を保持して、当該保持電圧を前記バッファリング電圧に対して並列となるように前記第３の給電線に出力する第２の保持素子とを具備する構成を特徴としている。
この構成によれば、信号電極に必要な電圧のうち、１つの電圧を生成するに必要な回路の規模の縮小化とともに、生成した電圧の変動防止が可能となる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
＜構成＞
はじめに、本発明の実施形態に係る表示装置の構成について説明する。図１は、この表示装置の構成を示すブロック図である。
この図に示されるように、表示装置１００には、帯状の走査電極（コモン電極）３１２が行（Ｘ）方向に沿って１６０本配置する一方、帯状の信号電極（セグメント電極）２１２が列（Ｙ）方向に沿って１２０本配置するとともに、信号電極２１２と走査電極３１２との各交差に対応して画素１３０が形成されている。このため、表示装置１００の解像度は、縦１６０×横１２０ドットになる。
【００１１】
走査電圧生成回路４６０は、走査電極３１２が取り得る電圧＋Ｖｙ、Ｖｃ、−Ｖｙをそれぞれ生成する。本件の特徴部分である信号電圧生成回路４５０は、信号電極２１２が取り得る電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２をそれぞれ生成する。
【００１２】
タイミング信号生成回路１０６は、駆動に必要な各種の制御信号やクロック信号などを生成する。走査コード発生部１０８は、タイミング信号生成回路１０６により生成された信号にしたがって、後述する走査コードＣＹ１〜ＣＹ４を生成する。
走査電極駆動回路３５０は、タイミング信号生成回路１０６により生成された各種信号と、走査コード発生部１０８により生成された走査コードＣＹ１〜ＣＹ４にしたがって、走査電圧生成回路４６０により生成された電圧＋Ｖｙ、Ｖｃ、−Ｖｙのいずれかをセレクトし、当該セレクト電圧を走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１６０として、それぞれ対応する走査電極３１２に供給する。
信号電極駆動回路２５０は、走査電極駆動回路３５０により選択された走査電極３１２との交差に対応する画素の表示内容に応じて、信号電圧生成回路４５０により生成された電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２のいずれかをセレクトし、当該セレクト電圧をデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１２０として、それぞれ対応する信号電極２１２に供給する。
なお、タイミング信号生成回路１０６により生成される各種の信号、走査コード発生部１０８により生成されるＣＹ１〜ＣＹ４、走査電極駆動回路３５０および信号電極駆動回路２５０の詳細についてはそれぞれ後述する。
【００１３】
＜信号電圧生成回路＞
次に、信号電圧生成回路４５０の詳述する。図２は、信号電圧生成回路４５０の構成を示す回路図である。
この図に示されるように、信号電圧生成回路４５０は、給電線４５０２、４５０６の線間電圧（Ｖｃｃ−Ｇｎｄ）から、３つの電圧＋Ｖｘ２、＋Ｖｘ１、−Ｖｘ１を生成するとともに、基準電位Ｇｎｄを電圧−Ｖｘ２とし、電圧Ｖｃｃを電圧Ｖｃとして、これらの５電圧をそれぞれ信号電極駆動回路２５０に供給する。
【００１４】
信号電圧生成回路４５０は、３つの電圧のうち、電圧＋Ｖｘ２を生成するために、スイッチ４５２２、４５２４と、容量４５１２、４５２２とを備える。
スイッチ４５２２、４５２４では、クロック信号ＣＫ１にしたがった連動によって容量４５１２を充放電させるため、スイッチ４５２２の端子ａが電圧の基準である電位Ｇｎｄに保たれた給電線４５０２に接続される一方、その端子ｂが電圧Ｖｃｃの印加された給電線４５０４に接続されており、また、スイッチ４５２４の端子ａが給電線４５０４に接続される一方、その端子ｂが、電圧＋Ｖｘ２の出力線たる給電線４５０６に接続されている。
容量４５１２は、給電線４５０２の電位Ｇｎｄを基準として、給電線４５０４の電圧Ｖｃｃを充電する一方、給電線４５０４の電圧Ｖｃｃを基準として、当該充電電圧を給電線４５０６に上乗せして印加するため、その一端がスイッチ４５２２の端子ｃに接続され、その他端がスイッチ４５２４の端子ｃに接続されている。
また、容量４５１４は、容量４５１２により給電線４５０６に印加された電圧を保持するため、その一端が給電線４５０２に、その他端が給電線４５０８に、それぞれ接続されている。
【００１５】
スイッチ４５２２、４５２４の各々は、それぞれ、クロック信号ＣＫ１がＨレベルであるとき、図において実線にて示されるように端子ａと端子ｃとの間にて閉成する一方、クロック信号ＣＫ１がＬレベルであるとき、図において破線にて示されるように端子ｂと端子ｃとの間にて閉成する。
ここで、クロック信号ＣＫ１は、図３に示されるように、１水平走査期間（１Ｈ）を規定するためのクロック信号ＹＣＫを２分周した信号である。クロック信号ＣＫ１がＨレベルであるとき、容量４５１２は、スイッチ４５２２、４５２４における端子ａ、ｃ間の閉成によって充電される結果、電圧Ｖｃｃを保持する。保持後、クロック信号ＣＫ１がＬレベルに遷移すると、スイッチ４５２２、４５２４における端子ｂ、ｃ間の閉成によって、給電線４５０６は、給電線４５０４の電圧Ｖｃｃに、さらに容量４５１２に保持された電圧Ｖｃｃを上乗せした電圧２・Ｖｃｃとなる。
クロック信号ＣＫ１が再びＨレベルになっても、給電線４５０６は、容量４５１４によって電圧２・Ｖｃｃに保持される。
したがって、クロック信号ＣＫ１によって、スイッチ４５２２、４５２４における端子ａ、ｃ間の閉成および端子ｂ、ｃ間の閉成が繰り返されると、給電線４５０６は、電圧２・Ｖｃｃを保持し続けて、該電圧２・Ｖｃｃが、電圧＋Ｖｘ２として給電線４５０６に供給される。
【００１６】
信号電圧生成回路４５０は、上記３つの電圧のうち、電圧＋Ｖｘ１を生成するため、抵抗４５３６、４５３８と、オペアンプ４５４４とを備える。抵抗４５３６、４５３８は、電圧２・Ｖｃｃ（＝＋Ｖｘ２）と電圧Ｖｃｃ（＝Ｖｃ）との中間電圧を得るため、互いに同一抵抗値を有し、かつ、給電線４５０４、４５０６の間に直列に接続されている。抵抗４５３６、４５３８によって消費される電力を抑える観点から、抵抗値が極めて高く設定されている。
オペアンプ４５４４は、当該中間電圧をバッファリングして出力するため、その正入力端が抵抗４５３６、４５３８の接続点に接続される一方、その出力端が給電線４５０５に接続されるとともに、その負入力端に帰還されている。
このため、給電線４５０５の電圧は、給電線４５０４、４５０６の中間電圧、すなわち、電圧３・Ｖｃｃ／２となり、該電圧３・Ｖｃｃ／２が、電圧＋Ｖｘ１として用いられる。なお、オペアンプ４５４４の電源電圧のうち低位側には、給電線４５０４の電位Ｖｃｃが用いられ、高位側には、給電線４５０５の電圧２・Ｖｃｃが用いられる。
【００１７】
信号電圧生成回路４５０は、オペアンプ４５４４によるバッファリング電圧と並列化して電圧＋Ｖｘ１を生成するため、スイッチ４５６６、４５６８と、容量４５５４、４５７４とについても備える。
スイッチ４５６６、４５６８では、互いの連動によって容量４５５４を充放電させるために、スイッチ４５６６の端子ａが給電線４５０５に接続される一方、その端子ｂが給電線４５０４に接続されており、また、スイッチ４５６８の端子ａが給電線４５０６に接続される一方、その端子ｂが給電線４５０５に接続されている。
容量４５５４は、給電線４５０５を基準として、給電線４５０６の電圧を充電する一方、給電線４５０４を基準として、当該充電電圧を給電線４５０５に印加するため、その一端がスイッチ４５６６の端子ｃに接続され、その他端がスイッチ４５６８の端子ｃに接続されている。
また、容量４５７４は、容量４５５４により給電線４５０５に印加された電圧を保持するため、その一端が給電線４５０４に、その他端が給電線４５０５に、それぞれ接続されている。
【００１８】
スイッチ４５６６、４５６８の各々は、それぞれ、クロック信号ＣＫ２がＨレベルであるとき、図において破線にて示されるように端子ａと端子ｃとの間にて閉成する一方、クロック信号ＣＫ２がＬレベルであるとき、図において実線にて示されるように端子ｂと端子ｃとの間にて閉成する。
クロック信号ＣＫ２は、図３に示されるように、１水平走査期間（１Ｈ）を規定するためのクロック信号ＹＣＫを２分周した信号である。クロック信号ＣＫ２がＨレベルであるとき、スイッチ４５６６、４５６８における端子ａ、ｃ間の閉成によって、容量４５５４は、給電線４５０５、４５０６の線間電圧、すなわち、電圧Ｖｃｃ／２を保持する。クロック信号ＣＫ２がＬレベルに遷移すると、スイッチ４５６６、４５６８では、端子ｂ、ｃ間が閉成するので、オペアンプ４５４４の出力を無視して考えると、給電線４５０５には、容量４５５４によって保持された電圧Ｖｃｃ／２を、給電線４５０４の電圧Ｖｃｃに上乗せした電圧３・Ｖｃｃ／２が出力されることになる。クロック信号ＣＫ２が再びＨレベルになっても、給電線４５０５は、容量４５７４によって電圧３・Ｖｃｃ／２を保持し続ける。
給電線４５０５には、上述したようにオペアンプ４５４４によるバッファリング電圧も出力されているので、当該バッファリング電圧と容量４５７４による保持電圧とが並列化されて出力されることになる。
【００１９】
なお、電圧−Ｖｘ１を生成するための構成は、電圧＋Ｖｘ１を生成するための構成と同様である。すなわち、オペアンプ４５４２による出力電圧と、容量４５７２による保持電圧とが並列化されて、当該並列化電圧が、電圧−Ｖｘ１（＝Ｖｃｃ／２）として給電線４５０３に出力される。
ここで、オペアンプ４５４２による出力電圧は、給電線４５０２、４５０４を、互いに同一抵抗値を有する抵抗４５３２、４５３４によって分圧し、当該分圧電圧をバッファリングした電圧である。また、容量４５７２による保持電圧は、スイッチ４５６２、４５６４における端子ａ、ｃ間の閉成によって容量４５５２に給電線４５０３、４５０４の線間電圧を保持させた後、スイッチ４５６２、４５６４における端子ｂ、ｃ間の閉成によって容量４５５２の保持電圧を、給電線４５０２に上乗せするとともに、容量４５７２によってバックアップした電圧である。
また、抵抗４５３２、４５３４の抵抗値が極めて高く設定されている点も、抵抗４５３６、４５３６と同様である。
【００２０】
クロック信号ＣＫ２は、クロック信号ＣＫ１とは、図３に示されるように互いに論理反転しているので、容量４５１２が給電線４５０２、４５０４の線間電圧を充電（チャージ）する期間、容量４５５４（４５５２）は、給電線４５０４、４５０５（４５０２、４５０３）に、その保持電圧を供給（ポンプ）し、反対に、容量４５１２が給電線４５０４、４５０６に、その保持電圧を供給（ポンプ）する期間、容量４５５４は、給電線４５０５、４５０６の線間電圧を充電（チャージ）するという関係になる。
【００２１】
信号電圧生成回路４５０における電圧の基準は、給電線４５０２における電位Ｇｎｄであるが、信号電極駆動回路２５０（走査電極駆動回路３５０を含む）における電圧の極性基準はＧｎｄではなく、電圧Ｖｃ（＝Ｖｃｃ）である。すなわち、信号電極駆動回路２５０における電圧＋Ｖｘ２、＋Ｖｘ１、−Ｖｘ１、−Ｖｘ２の極性、および、走査電極駆動回路３５０における選択電圧＋Ｖｙ、−Ｖｙの極性は、すべて、電圧Ｖｃよりも高位であるか低位であるかによって規定される。
【００２２】
ここでは、信号電極駆動回路４５０における電圧の生成ついて詳述したが、走査電圧生成回路４６０における電圧＋Ｖｙ、−Ｖｙの生成について概略すると、信号電圧生成回路４５０におけるスイッチ４５２２、４５２４と容量４５１２、４５１４とを複数組用いて、電圧Ｖｃｃを倍数化し、電圧＋Ｖｙ、−Ｖｙの一方を生成した後、この一方の電圧を、容量およびスイッチによって電圧Ｖｃを中心に反転して、電圧＋Ｖｙ、−Ｖｙの他方を生成する、という構成である。
【００２３】
このように生成されて信号電極に印加され得る電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２、および、走査電圧生成回路４６０により生成されて走査電極に印加され得る電圧＋Ｖｙ、Ｖｃ、−Ｖｙの大小関係および極性を、信号電圧生成回路４５０、走査電極生成回路４６０において用いた基準電位Ｇｎｄおよび電圧Ｖｃｃとを対比させて示すと、図４に示される通りとなる。
【００２４】
＜駆動回路＞
表示装置１００の駆動は、複数本の走査電極を同時に選択するとともに、１垂直走査期間（１フレーム）内において走査電極の選択を複数回に分けて実行される。この駆動では、走査電極に対して選択信号を印加する際に、次のような走査パターンが用いられる。すなわち、この走査パターンは、同時に選択する走査電極の各々に印加すべき選択信号の極性を、選択毎に規定する一種の行列であり、走査パターンにおける行は、同時に選択される走査電極に相当し、列は、１フレームにおける選択に相当し、各要素は、選択電圧の極性を規定する。
例えば、走査パターンがＭ行Ｎ列（Ｍ、Ｎは２以上の整数）で示される場合、同時に選択する走査電極数がＭ本であり、１フレームにおいてＮ回の選択が行われて、ｍ行ｎ列（ｍは２≦ｍ≦Ｍを満たす整数、ｎは２≦ｎ≦Ｎを満たす整数）の要素は、同時に選択される走査電極のうちｍ行目の走査電極に、１フレームのうちｎ回目の選択にて印加すべき選択電圧の極性を規定する。
【００２５】
この走査パターンに必要な条件は、正規性および直交性を満たすことである。この「正規性」とは、走査パターンにしたがって走査電極を選択して、選択電圧を印加した場合に、各走査電極に印加される選択電圧の実効値が１フレームを単位としてみて互いに等しくなる性質を言う。
また、「直交性」とは、走査パターンにしたがって走査電極を選択して、選択電圧を印加した場合に、ある走査電極に印加される電圧振幅と、他の任意の走査電極に印加される電圧振幅とを１フレーム分、積和した結果がいずれもゼロになる性質を言う。
【００２６】
ここで、本実施形態では、同時に選択する走査電極数を「４」とするので、図５（ｂ）に示される走査パターンが一例として用いられる。図示の走査パターンにおいて、例えば、１行３列の要素「−１」は、同時に選択される４本の走査電極のうち、１行目の走査電極に、３回目の選択において、負極性の選択電圧を印加すべきことを意味する。また例えば４行２列の要素「＋１」は、同時に選択される４本の走査電極のうち、４行目の走査電極に、２回目の選択において、正極性の選択電圧を印加すべきことを意味する。なお、図示の走査パターンが、上記正規性および直交性を満たすことは、容易に判る。
また、走査電極の選択については、▲１▼１フレームにおいて時間的に分散して行う方法と、▲２▼１フレームにおいて時間的に集約して行う方法との２通りが存在する。本実施形態では▲１▼の方法を説明して、▲２▼の方法については後述する応用例において説明する。
【００２７】
このような駆動を行うために、タイミング信号生成回路１０６は、必要となる制御信号やクロック信号などを生成する。詳細には、タイミング信号生成回路１０６は、本実施形態においては、フレーム開始パルスＹＤ、フィールド開始パルスＦＰ、フレーム信号ＦＲ、および、クロック信号ＹＣＫをそれぞれ生成する。
【００２８】
これらの信号について簡単に説明すると、第１に、フレーム開始パルスＹＤは、図５（ａ）、図９または図１０に示されるように、フレームの開始を、その立ち下がりにて規定する。
第２に、フィールド開始パルスＦＰは、図５（ａ）、図９または図１０に示されるように、１フレーム（１Ｆ）を４つに等分割したフィールドｆ１、ｆ２、ｆ３、ｆ４の開始を、その立ち下がりにて規定する。
第３に、フレーム信号ＦＲは、図５（ａ）、図９または図１０に示されるように、１フレーム（１Ｆ）毎にレベル反転する。
第４に、クロック信号ＹＣＫは、図７に示されるように、１水平走査期間（１Ｈ）の周期を有するクロック信号である。
なお、前述したクロック信号ＣＫ１、ＣＫ２は、クロック信号ＹＣＫと同期する必要があるので、実際には、このタイミング信号生成回路１０６において生成される。
【００２９】
次に、走査コード発生部１０８は、フレーム開始パルスＹＤ、フィールド開始パルスＦＰおよびフレーム信号ＦＲに基づいて、走査コードＣＹ１、ＣＹ２、ＣＹ３およびＣＹ４を、図５（ａ）に示されるように出力する。
ここで、走査コードＣＹ１、ＣＹ２、ＣＹ３およびＣＹ４は、走査パターンにおける列の要素であり、フィールドｆ１、ｆ２、ｆ３およびｆ４の各々に時系列的に対応する。詳細には、フレーム信号ＦＲがＬレベルである期間の走査コードＣＹ１は、それぞれ走査パターンの１行１列、１行２列、１行３列、１行４列の要素の各々に対応して、それぞれフィールドｆ１、ｆ２、ｆ３、ｆ４にて出力される。
同様に、フレーム信号ＦＲがＬレベルである期間の走査コードＣＹ２、ＣＹ３、ＣＹ４は、それぞれ走査パターンの２行１列〜２行４列、３行１列〜３行４列、４行１列〜４行４列の要素の各々に対応して、それぞれフィールドｆ１、ｆ２、ｆ３、ｆ４にて出力される。
なお、フレーム信号ＦＲがＨレベルである期間に生成される走査コードＣＹ１、ＣＹ２、ＣＹ３およびＣＹ４では、同図で示されるように、フレーム信号ＦＲがＬレベルである期間のコードが極性反転されている。
【００３０】
＜走査電極駆動回路＞
次に、走査電極駆動回路３５０の詳細について説明する。図６は、走査電極駆動回路３５０の構成を示すブロック図である。
この図において、シフトレジスタ３５２０は、４０ビットシフトレジスタであり、上述したフィールド開始パルスＦＰを、１水平走査期間毎にシフトして、転送信号Ｙｓ１〜Ｙｓ４０として順次出力する（図７参照）。ここで、転送信号Ｙｓ１は、図１において上から数えて第１行目〜第４行目の走査電極３１２についての選択・非選択（詳細には、Ｈレベルであれば選択を、Ｌレベルであれば非選択）をそれぞれ指示する。同様に、転送信号Ｙｓ２は、第５行目〜第８行目の走査電極３１２についての選択・非選択を指示する。
一般的に、１フレームにおける水平走査期間の序数ｐ（ｐは、１〜４０を満たす整数）を用いると、転送信号Ｙｓｐは、上から数えて第｛４（ｐ−１）＋１｝行目、第｛４（ｐ−１）＋２｝行目、第｛４（ｐ−１）＋３｝行目および第｛４（ｐ−１）＋４｝行目の走査電極３１２の選択・非選択を示すことになる。
【００３１】
次に、デコーダ群３５４０は、シフトレジスタ３５２０による転送信号Ｙｓ１〜Ｙｓ４０と、走査コード発生部１０８（図１参照）による走査コードＣＹ１、ＣＹ２、ＣＹ３およびＣＹ４とから、電圧＋Ｖｙ、Ｖｃ、−Ｖｙのいずれかを選択すべきかを示す選択信号ａ、ｂ、ｃを、１６０本の走査電極３１２の各々に対応して出力する。
このため、デコーダ群４４０４は、次のようなデコーダを、走査電極３１２と１対１に対応して備える。
すなわち一般的に、第｛４（ｐ−１）＋ｉ｝行目の走査電極３１２に対応するデコーダは、転送信号Ｙｓｐと走査コードＣＹｉとの論理積信号を選択信号ａとして出力するＡＮＤ回路３５４２と、転送信号Ｙｓｐの反転信号を選択信号ｂとして出力するインバータ回路３５４４と、転送信号Ｙｓｐと走査コードＣＹｉの反転信号との論理積信号を選択信号ｃとして出力するＡＮＤ回路３５４６とから構成されている。ここで、ｉは、１、２、３または４のいずれかの整数であり、選択された４本の走査電極３１２を区別するため、または、走査コードＣＹ１、ＣＹ２、ＣＹ３またはＣＹ４を一般的に説明するために用いる。
【００３２】
なお、第｛４（ｐ−１）＋ｉ｝行目の走査電極３１２に対応する選択信号ａ、ｂ、ｃは、それぞれ次のようなレベル状態となる。すなわち、転送信号ＹｓｐがＨレベルとなる場合において、走査コードＣＹｉがＨレベルであれば、選択信号ａのみがＨレベルとなり、走査コードＣＹｉがＬレベルであれば、選択信号ｃのみがＨレベルとなる一方、転送信号ＹｓｐがＬレベルである場合には、走査コードＣＹｉにかかわらず、選択信号ｂのみがＨレベルとなる。このように、１本の走査電極３１２に対応する選択信号ａ、ｂ、ｃは、互いに排他的にＨレベルとなる。
【００３３】
続いて、レベルシフタ群３５６０は、選択信号ａ、ｂ、ｃの電圧振幅をそれぞれ拡大し、選択信号ａ’、ｂ’、ｃ’として出力する。
次に、セレクタ群３５８０は、選択信号ａ’、ｂ’、ｃ’に応じて、電圧＋Ｖｙ、Ｖｃ、−Ｖｙのいずれかを実際に選択して、走査電極３１２に印加する。このため、セレクタ群３５８０では、１本の走査電極３１２に対して、選択信号ａ’がＨレベルであれば電圧＋Ｖｙを選択するスイッチ、選択信号ｂ’がＨレベルであれば電圧Ｖｃを選択するスイッチ、および、選択信号ｃ’がＨレベルであれば電圧−Ｖｙを選択するスイッチが設けらている。なお、１本の走査電極３１２に対応する選択信号ａ、ｂ、ｃは、互いに排他的にＨレベルとなるから、１本の走査電極３１２において複数の電圧が同時に選択されることはない。
【００３４】
＜信号電極駆動回路＞
上述したように、本実施形態では、複数本の走査電極を同時に選択するとともに、１フレームにおいて走査電極の選択を複数回に分けて行う駆動方法を採用する。この駆動方法では、ｊ（ｊは、１≦ｊ≦１２０を満たす整数）列目の信号電極２１２に印加すべき電圧は、詳細については数学的論証が必要なために省略するが概略すると、次のようにして定められる。
すなわち、ｊ列目の信号電極２１２に印加すべき電圧は、走査パターンのうちの選択に対応する列の要素と、ｊ列目の信号電極２１２と同時に選択される走査電極３１２との交点に位置する画素の要素と、を対応するもの同士乗算し、それらの和を求めて（積和して）、該和に適当な係数を乗じた値である。
本実施形態において用いられる走査パターンの要素は「＋１」または「−１」であり、また、ｊ列目の信号電極２１２と同時に選択される走査電極３１２との交点に位置する画素の要素を、当該画素をオンとすべき場合には「＋１」とし、オンとすべき場合には「−１」とすると、４要素同士の積和値は、「４」、「２」、「０」、「−２」、「−４」の５値のいずれかとなる。そこで、積和値の「４」、「２」、「０」、「−２」、「−４」の各々に対応する電圧を、それぞれ＋Ｖｘ２（＝＋２・Ｖｘ１）、＋Ｖｘ１、Ｖｃ（＝０）、−Ｖｘ１、−Ｖｘ２（＝−２・Ｖｘ１）とする。
【００３５】
なお、本実施形態においては演算の負担を減らすために、積和値を求める構成とはしていない。すなわち、本実施形態では、当該走査パターンにおいて、選択に対応する列の４要素は、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４に対応する一方、ｊ列目の信号電極２１２と同時に選択される走査電極３１２との交点に位置する画素の４要素は、後述するようにラインＡｊ、Ｂｊ、Ｃｊ、Ｄｊの論理レベルで示されるので、第１に、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４の論理レベルと、ラインＡｊ、Ｂｊ、Ｃｊ、Ｄｊの論理レベルとをそれぞれ比較し、第２に、その比較におけるレベルの一致数（または不一致数）に応じて信号電極に印加すべき電圧を決定する。
詳細には、上述した積和値が「４」、「２」、「０」、「−２」、「−４」であるということは、レベルの一致数がそれぞれ「４」、「３」、「２」、「１」、「０」であることに等しいので、本実施形態では、レベルの一致数がそれぞれ「４」、「３」、「２」、「１」、「０」（不一致数がそれぞれ「０」、「１」、「２」、「３」、「４」）であれば、それぞれ電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２を信号電極２１２に印加する構成となっている。
【００３６】
次に、このような構成の信号電極駆動回路２５０の詳細について説明する。図８は、この信号電極駆動回路２５０の構成を示すブロック図である。
この図において、行アドレス生成部２５１０は、画素のオンオフを示すオンオフビットを４行分だけ読み出すための行アドレスＲａｄを、１水平走査期間毎に生成する。
このため、行アドレス生成部２５１０は、行アドレスＲａｄを、フィールドｆ１、ｆ２、ｆ３、ｆ４の最初に供給されるフィールド開始パルスＦＰ（図５（ａ）参照）によりリセットするとともに、１水平走査期間の周期を有するクロック信号ＹＣＫにより歩進する構成となっている。
すなわち、行アドレス生成部２５１０は、一般的に、第ｐ番目（ｐは、上述したように、１、２、３、…、４０）の水平走査期間において、上から数えて第｛４（ｐ−１）＋１｝行目、第｛４（ｐ−１）＋２｝行目、第｛４（ｐ−１）＋３｝行目および第｛４（ｐ−１）＋４｝行目に位置する画素４行分のオンオフビットＤを読み出すための行アドレスＲａｄを生成することとなる。
【００３７】
続いて、表示メモリ２５２０は、１６０行×１２０列の領域を有し、書き込み側では、画素のオンオフビットＤが、書込アドレスＷａｄにて指定される番地に書き込まれる一方、読み出し側では、行アドレスＲａｄで指定された４行分のオンオフビットが、１２０列分一括して読み出される。
なお、画素のオンオフビットＤは、当該画素をオンとすべき場合（ノーマリーブラックモードであれば白色表示とすべき場合）にはＨレベルであり、当該画素をオフとすべき場合（ノーマリーブラックモードであれば黒色表示とすべき場合）にはＬレベルであるとする。
【００３８】
また、表示メモリ２５２０においては、一般的に、第ｊ列目の信号電極２１２と第｛４（ｐ−１）＋１｝行目の走査電極３１２との交差に対応する画素のオンオフビットがラインＡｊに出力される。同様に、第ｊ列目の信号電極２１２と第｛４（ｐ−１）＋２｝行目、第｛４（ｐ−１）＋３｝行目、第｛４（ｐ−１）＋４｝の走査電極３１２との交差にそれぞれ対応する画素のオンオフビットは、それぞれラインＢｊ、Ｃｊ、Ｄｊに出力される。
【００３９】
なお、行アドレスＲａｄは、１水平走査期間の周期を有するクロック信号ＹＣＫにより歩進されるので、図９に示されるように、ラインＡｊに供給されるオンオフビットは、１水平走査期間（１Ｈ）毎に４行ずつされて、１、５、９、１３、…、１５７行であってｊ列に位置する画素に対応したものとなる。同様に、ラインＢｊに供給されるオンオフビットも、１水平走査期間（１Ｈ）毎に４行ずつされて、２、６、１０、１４、…、１５８行であってｊ列に位置する画素に対応したものとなり、ラインＣｊ、Ｄｊについても図示の通りとなる。
【００４０】
次に、図８において、デコーダ群２５３０は、電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２のいずれかを選択すべきかを指示する選択信号ｄ、ｅ、ｆ、ｇ、ｈを、１２０本の信号電極２１２の各々に対応して出力する。
詳細には、デコーダ群２５３０は、信号電極２１２と１対１に対応したデコーダ２５４０を備える。ここで、第ｊ列目の信号電極２１２に対応するデコーダ２５４０は、第１に、ラインＡｊの論理レベルと走査コードＣＹ１の論理レベルとの排他的論理和を求めるＥＸ−ＯＲ回路２５５２と、第２に、ラインＢｊの論理レベルと走査コードＣＹ２の論理レベルとの排他的論理和を求めるＥＸ−ＯＲ回路２５５４と、第３に、ラインＣｊの論理レベルと走査コードＣＹ３の論理レベルとの排他的論理和を求めるＥＸ−ＯＲ回路２５５６と、第４に、ラインＤｊの論理レベルと走査コードＣＹ４の論理レベルとの排他的論理和を求めるＥＸ−ＯＲ回路２５５８と、第５に、各排他的論理和において、Ｌレベルとなっている数（すなわち一致数）をカウントし、そのカウント結果に応じて選択信号ｄ、ｅ、ｆ、ｇ、ｈのいずれかを出力する変換器２５６０とから構成されている。このうち、変換器２５６０は、当該カウント結果が「０」であれば選択信号ｄのみをＨレベルとし、当該カウント結果が「１」であれば選択信号ｅのみをＨレベルとし、当該カウント結果が「２」であれば選択信号ｆのみをＨレベルとし、当該カウント結果が「３」であれば選択信号ｇのみをＨレベルとし、当該カウント結果が「４」であれば選択信号ｈのみをＨレベルとする。
【００４１】
続いて、レベルシフタ群２５７０は、選択信号ｄ、ｅ、ｆ、ｇ、ｈの電圧振幅をそれぞれ拡大し、選択信号ｄ’、ｅ’、ｆ’、ｇ’、ｈ’として出力する。
次に、セレクタ群２５８０は、選択信号ｄ’、ｅ’、ｆ’、ｇ’、ｈ’に応じて、電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２のいずれかを実際に選択して、信号電極２１２に印加する。このため、セレクタ群２５８０では、１本の信号電極２１２に対して、選択信号ｄ’、ｅ’、ｆ’、ｇ’、ｈ’に応じて、それぞれ電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２を選択する５個のスイッチが設けられる。
【００４２】
＜表示装置の動作＞
次に、上述した表示装置１００の動作について説明する。
【００４３】
＜走査信号の電圧波形＞
はじめに、走査電極駆動回路３５０により出力される走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１６０の電圧波形について、フレーム信号ＦＲがＬレベルとなるフレームに着目して検討する。
当該フレームのフィールドｆ１において、走査コード発生部１０８は、走査パターンでの１列目の要素である「＋１」、「−１」、「＋１」、「＋１」に対応して、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を、それぞれＨ、Ｌ、Ｈ、Ｈレベルにして出力する（図５（ａ）参照）。
一方、フィールド開始パルスＦＰが供給されると、シフトレジスタ３５２０は、図７に示されるように、当該フィールド開始パルスＦＰをクロック信号ＹＣＫの立ち上がりにおいて順次ラッチして、転送信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓ４０として出力する。このため、シフトレジスタ３５２０は、第１番目の水平走査期間（ｐ＝１）では、転送信号Ｙｓ１のみをＨレベルとする。これにより、第１行目、第２行目、第３行目および第４行目の走査電極３１２の選択が指示される。
【００４４】
したがって、デコーダ群３５４０において、第１行目、第３行目および第４行目に対応する選択信号ａと、第２行目に対応する選択信号ｃとがそれぞれＨレベルになり、それ以外の第５行目〜第１６０行目については、転送信号Ｙｓ２〜Ｙｓ４０がＬレベルであるから、選択信号ｂがそれぞれＨレベルとなる。このため、図１０に示されるように、フィールドｆ１における第１番目の水平走査期間（１Ｈ）において、走査信号Ｙ１、Ｙ２、Ｙ３およびＹ４は、それぞれ電圧＋Ｖｙ、−Ｖｙ、＋Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。
【００４５】
クロック信号ＹＣＫの１周期が経過すると、シフトレジスタ３５２０は、図７に示されるように、第２番目の水平走査期間（ｐ＝２）において、転送信号Ｙｓ２のみをＨレベルとする。これにより、第５行目、第６行目、第７行目および第８行目の走査電極３１２の選択が指示される。したがって、デコーダ群３５４０において、第５行目、第７行目および第８行目に対応する選択信号ａと、第６行目に対応する選択信号ｃとがそれぞれＨレベルになり、それ以外の第１行目〜第４行目および第９行目〜第１６０行目については、転送信号Ｙｓ１およびＹｓ３〜Ｙｓ４０がＬレベルであるから、選択信号ｂがそれぞれＨレベルとなる。このため、図１０に示されるように、フィールドｆ１における第２番目の水平走査期間（１Ｈ）において、走査信号Ｙ５、Ｙ６、Ｙ７およびＹ８は、それぞれ電圧＋Ｖｙ、−Ｖｙ、＋Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。
以下、フィールドｆ１では同様な動作が第４０番目の水平走査期間（ｐ＝４０）まで繰り返されることとなる。
【００４６】
次に、フィールドｆ２において、走査コード発生部１０８は、走査パターンでの２列目の要素である「＋１」、「＋１」、「−１」、「＋１」に対応して、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を、それぞれＨ、Ｈ、Ｌ、Ｈレベルにして出力する（図５（ａ）参照）。
したがってまず、転送信号Ｙｓ１のみがＨレベルとなる第１番目の水平走査期間（ｐ＝１）では、デコーダ群３５４０において、第１行目、第２行目および第４行目に対応する選択信号ａと、第３行目に対応する選択信号ｃとがそれぞれＨレベルになり、それ以外の第５行目〜第１６０行目に対応する選択信号ｂがそれぞれＨレベルとなるため、図１０に示されるように、フィールドｆ２における第１番目の水平走査期間（１Ｈ）では、走査信号Ｙ１、Ｙ２、Ｙ３およびＹ４は、それぞれ電圧＋Ｖｙ、＋Ｖｙ、−Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。続いて、転送信号Ｙｓ２のみがＨレベルとなる第２番目の水平走査期間（ｐ＝２）では、走査信号Ｙ５、Ｙ６、Ｙ７およびＹ８は、それぞれ電圧＋Ｖｙ、＋Ｖｙ、−Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。
以下、フィールドｆ２では同様な動作が第４０番目の水平走査期間（ｐ＝４０）まで繰り返されることとなる。
【００４７】
さらに、フィールドｆ３において、走査コード発生部１０８は、走査パターンでの３列目の要素である「−１」、「＋１」、「＋１」、「＋１」に対応して、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を、それぞれＬ、Ｈ、Ｈ、Ｈレベルにして出力する（図５（ａ）参照）。
したがってまず、フィールドｆ３において、転送信号Ｙｓ１のみがＨレベルとなる第１番目の水平走査期間（ｐ＝１）では、図１０に示されるように、走査信号Ｙ１、Ｙ２、Ｙ３およびＹ４は、それぞれ電圧−Ｖｙ、＋Ｖｙ、＋Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。続いて、転送信号Ｙｓ２のみがＨレベルとなる第２番目の水平走査期間（ｐ＝２）では、走査信号Ｙ５、Ｙ６、Ｙ７およびＹ８は、それぞれ電圧−Ｖｙ、＋Ｖｙ、＋Ｖｙおよび＋Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。
以下、フィールドｆ３では同様な動作が第４０番目の水平走査期間（ｐ＝４０）まで繰り返されることとなる。
【００４８】
そして、フィールドｆ４において、走査コード発生部１０８は、走査パターンでの３列目の要素である「＋１」、「＋１」、「＋１」、「−１」に対応して、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を、それぞれＨ、Ｈ、Ｈ、Ｌレベルにして出力する（図５（ａ）参照）。
したがってまず、フィールドｆ４において、転送信号Ｙｓ１のみがＨレベルとなる第１番目の水平走査期間（ｐ＝１）では、図１０に示されるように、走査信号Ｙ１、Ｙ２、Ｙ３およびＹ４は、それぞれ電圧＋Ｖｙ、＋Ｖｙ、＋Ｖｙおよび−Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。続いて、転送信号Ｙｓ２のみがＨレベルとなる第２番目の水平走査期間（ｐ＝２）では、走査信号Ｙ５、Ｙ６、Ｙ７およびＹ８は、それぞれ電圧＋Ｖｙ、＋Ｖｙ、＋Ｖｙおよび−Ｖｙとなる一方、他の走査信号は電圧Ｖｃとなる。
以下、フィールドｆ４では同様な動作が第４０番目の水平走査期間（ｐ＝４０）まで繰り返されることとなる。
【００４９】
なお、フレーム信号ＦＲがＨレベルとなる次のフレームにおいて、走査コード発生部１０８は、フレーム信号ＦＲがＬレベルである期間の走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を極性反転して出力する（図５（ａ）参照）。このため、フレーム信号ＦＲがＨレベルとなる期間において出力される走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１６０は、フレーム信号ＦＲがＬレベルとなる期間において出力される走査信号を極性反転したものとなる。
【００５０】
＜データ信号の電圧波形＞
次に、信号電極駆動回路２５０により出力されるデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１２０の電圧波形について、画素の表示内容を例示して検討する。ここでは、第１行目〜第８行目に位置する画素のうち、第１列目および第２列目に位置する画素が、図１０に示されるような表示内容である場合に、データ信号Ｘ１およびＸ２が、それぞれどのような電圧となるかについてを中心にして説明する。
【００５１】
フレーム信号ＦＲがＬレベルとなるフレームのフィールドｆ１において、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４は、上述したように、それぞれＨ、Ｌ、Ｈ、Ｈレベルとなる。
一方、フィールドｆ１における第１番目の１水平走査期間（ｐ＝１）では、表示メモリ２５２０から第１行目〜第４行目の画素に対応したオンオフビットが読み出される。ここで、図１０を参照すると、１行１列、２行１列、３行１列、４行１列の画素の表示内容は、すべてオンであるので、表示メモリ２５２０から当該画素に対応して読み出されるオンオフビットもＨレベルとなる。
このオンオフビットがそれぞれラインＡ１、Ｂ１、Ｃ１、Ｄ１に出力されて、それぞれ１列目に対応するＥＸ−ＯＲ回路２５５２、２５５４、２５５６、２５５８によって、それぞれ走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４と比較されると、１列目に対応する変換器２５６０における一致数のカウント結果は「３」になるので、当該水平走査期間においてデータ信号Ｘ１の電圧は−Ｖｘ１となる。
また、１行２列、２行２列、３行２列、４行２列の画素の表示内容は、それぞれオン、オフ、オン、オンであるので、表示メモリ２５２０から当該画素に対応して読み出されるオンオフビットも、それぞれＨ、Ｌ、Ｈ、Ｈとなる。このため、２列目に対応する変換器２５６０における一致数のカウント結果は「４」になる結果、当該水平走査期間においてデータ信号Ｘ２の電圧は−Ｖｘ２となる。
なお、３列目以降についても同様に、第１番目の１水平走査期間にて、画素の表示内容に応じたデータ電圧に規定される。
【００５２】
次に、第２番目の１水平走査期間（ｐ＝２）では、表示メモリ２５２０から第５行目〜第８行目の画素に対応したオンオフビットが読み出される。ここで、図１０を参照すると、５行１列、６行１列、７行１列、８行１列の画素の表示内容は、それぞれオン、オフ、オフ、オフであるので、表示メモリ２５２０から当該画素に対応して読み出されるオンオフビットも、それぞれＨ、Ｌ、Ｌ、Ｌとなる。このため、１列目に対応する変換器２５６０における一致数のカウント結果は「２」になる結果、当該水平走査期間においてデータ信号Ｘ１の電圧はＶｃとなる。
また、５行２列、６行２列、７行２列、８行２列の画素の表示内容は、すべてオフであるので、表示メモリ２５２０から当該画素に対応して読み出されるオンオフビットも、すべてＬとなる。このため、２列目に対応する変換器２５６０における一致数のカウント結果は「１」になる結果、当該水平走査期間においてデータ信号Ｘ２の電圧は＋Ｖｘ１となる。
なお、９行目以降についても、同様にしてデータ電圧が規定される。
【００５３】
次に、フィールドｆ２において、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４は、上述したように、それぞれＨ、Ｈ、Ｌ、Ｈレベルとなる。一方、フィールドｆ２における第１番目の１水平走査期間（ｐ＝１）では、表示メモリ２５２０から第１行目〜第４行目の画素に対応したオンオフビットが再び読み出される。
このため、１列目に対応する変換器２５６０における一致数のカウント結果は「３」になるので、当該水平走査期間においてデータ信号Ｘ１の電圧は−Ｖｘ１となる。また、２列目に対応する変換器２５６０における一致数のカウント結果は「１」になるので、当該水平走査期間においてデータ信号Ｘ２の電圧は＋Ｖｘ１となる。
続く、第２番目の１水平走査期間（ｐ＝２）では、表示メモリ２５２０から第５行目〜第８行目の画素に対応したオンオフビットが再び読み出されると、１列目、２列目に対応する変換器２５６０における一致数のカウント結果はそれぞれ「２」、「１」になる結果、当該水平走査期間においてデータ信号Ｘ１、Ｘ２は、それぞれ電圧Ｖｃ、＋Ｖｘ１となる。
【００５４】
次に、フィールドｆ３において、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４は、上述したように、それぞれＬ、Ｈ、Ｈ、Ｈレベルとなる。一方、フィールドｆ３における第１番目の１水平走査期間（ｐ＝１）では、表示メモリ２５２０から第１行目〜第４行目の画素に対応したオンオフビットが再々度読み出される。このため、１列目、２列目に対応する変換器２５６０における一致数のカウント結果はそれぞれ「３」、「２」になる結果、当該水平走査期間においてデータ信号Ｘ１、Ｘ２は、それぞれ電圧−Ｖｘ１、Ｖｃとなる。
続く、第２番目の１水平走査期間（ｐ＝２）では、表示メモリ２５２０から第５行目〜第８行目の画素に対応したオンオフビットが再々度読み出されると、１列目、２列目に対応する変換器２５６０における一致数のカウント結果はそれぞれ「０」、「１」になる結果、当該水平走査期間においてデータ信号Ｘ１、Ｘ２は、それぞれ電圧＋Ｖｘ２、＋Ｖｘ１となる。
【００５５】
そして、フィールドｆ４において、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４は、上述したように、それぞれＨ、Ｈ、Ｈ、Ｌレベルとなる。一方、フィールドｆ４における第１番目の１水平走査期間（ｐ＝１）では、表示メモリ２５２０から第１行目〜第４行目の画素に対応したオンオフビットが４たび読み出される。
このため、１列目、２列目に対応する変換器２５６０における一致数のカウント結果はそれぞれ「３」、「２」になる結果、当該水平走査期間においてデータ信号Ｘ１、Ｘ２は、それぞれ電圧−Ｖｘ１、Ｖｃとなる。
続く、第２番目の１水平走査期間（ｐ＝２）では、表示メモリ２５２０から第５行目〜第８行目の画素に対応したオンオフビットが４たび読み出されると、１列目、２列目に対応する変換器２５６０における一致数のカウント結果はそれぞれ「２」、「１」になる結果、当該水平走査期間においてデータ信号Ｘ１、Ｘ２は、それぞれ電圧Ｖｃ、＋Ｖｘ１となる。
【００５６】
なお、フレーム信号ＦＲがＨレベルとなるフレームにおいて、表示メモリ２５２０から読み出されるオンオフビットは、表示内容が同一である限り、フレーム信号ＦＲがＬレベルとなるフレームのオンオフビットと同一である。ただし、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４は、フレーム信号ＦＲがＬレベルとなるフレームから極性反転するので（図５（ａ）参照）、フレーム信号ＦＲがＨレベルであるフレームにおけるデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１２０の電圧波形は、図１０に示されるように、フレーム信号ＦＲがＬレベルであるフレームの電圧を、電圧Ｖｃを基準として反転したものとなる。
【００５７】
このように本実施形態では、４本の走査電極３１２が同時に選択されるとともに、選択走査電極３１２に印加された走査信号の極性（を示す論理信号）と、当該選択走査電極に位置する４つの画素のオンオフ（を示す論理信号）との一致数にしたがって、信号電極２１２に印加される電圧が規定されることになる。
本実施形態では、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１６０およびデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１２０は、それぞれ１フレーム毎に電圧Ｖｃを基準として極性反転されるので、液晶１６０に直流成分が残留しない。このため、直流成分の印加による液晶１６０の劣化が防止されることとなる。なお、１フレーム毎ではなく、フレーム信号ＦＲの周期を延長して、２以上のフレーム毎に極性反転する構成としても良い。
また、本実施形態によれば、１フレームにおける選択が時間的に４回に分散しているので、図１３（ａ）に示されるように、非選択の期間が短くなる。このため、特にオン画素の輝度変動が小さくなるので、コントラスト比の低下が防止されることとなる。
【００５８】
＜選択画素の内容と信号電圧との関係＞
上述した動作では、選択された走査電極３１２に位置する画素のオンオフ状態を図１０に示される内容に限定して説明したが、本実施形態において、画素のオンオフ状態の組み合わせは、同時に選択する走査電極数が「４」であるので、１６（＝２⁴）通り存在する。
そこで、図１１に、これらすべての組み合わせにおいて、信号電極がいかなる電圧に規定されるかを、フィールドｆ１、ｆ２、ｆ３、ｆ４毎に示す。なお、この図表は、フレーム信号ＦＲがＬレベルであるフレームについて示している。
【００５９】
この図に示されるように、１６通りのオンオフ状態が同一確率で出現するのであれば、信号電極がとる電圧のうち、最も選ばれる可能性が大きい電圧はＶｃであり（２４回）、次いで±Ｖｘ１（各１６回）、±Ｖｘ２（各４回）の順である。
ここで、１６通りのオンオフ状態がほぼ同一確率で出現する場合とは、フレームレートコントロール法を用いた階調表示を、全画素にて行う場合であって、隣接画素間の階調の相関性が低い場合（例えば写真イメージ等を表示する場合）である。
【００６０】
しかしながら、パッシブマトリクス型の表示装置の用途を考えると、写真イメージ等を全面表示する場合は稀であり、むしろ、白色または黒色を背景にして、キャラクタや線画などを表示する場合の方が一般的である。
このキャラクタ等の表示では、背景色となる画素が支配的となるので、１６通りのオンオフ状態のうち、４画素のすべてがオンまたはオフとなる状態（図１１における矢印参照）が圧倒的な確率にて出現する。すなわち、本実施形態では、信号電極がとる電圧のうち、選ばれる可能性が最も高い電圧は、実際には−Ｖｘ１または＋Ｖｘ１のいずれかである。
本実施形態において、信号電極駆動回路２５０では、１水平走査期間にて１２０本の信号電極２１２に対し一斉に電圧が供給するので、電圧−Ｖｘ１および電圧＋Ｖｘ１に対する負荷はいずれかも高い、と考える。
これに対して、電圧＋Ｖｘ２、−Ｖｘ２の出現確率は、表示画像の内容を考慮するまでもなく極めて低い。このため、電圧＋Ｖｘ２、−Ｖｘ２に対する負荷は低いと考える。
【００６１】
電圧＋Ｖｘ２は、スイッチ４５２２、４５２４と、コンデンサ４５１２、４５１４とからなる回路によって、電圧Ｖｃｃを２倍化して生成される。クロック信号ＣＫ１がＨレベルであるとき、容量４５１４が放電するので、実際には、電圧Ｖｘ２は、図３に示されるように設定値よりも若干低下する。
従来において、電圧＋Ｖｘ１は、スイッチ４５６６、４５６８と、コンデンサ４５５４、４５７４とからなる回路（従来構成）によってのみ生成されていたので、理想的には、同図に示されるように、電圧＋Ｖｘ２と電圧Ｖｃ（＝Ｖｃｃ）との中間電圧になるはずである。
しかしながら、実際には、電圧＋Ｖｘ２と比較して電圧＋Ｖｘ１に対する負荷が高いので、従来構成では、容量４５７４の放電がより進行し、この分だけ、同図において符号Ｂに示されるように低下してしまう。
【００６２】
これに対して、本実施形態では、当該中間電圧をオペアンプ４５４４によってバッファリングした電圧が、容量４５７４による保持電圧とともに並列化されて電圧＋Ｖｘ１として出力される。このため、容量４５７４の放電に起因する電圧低下分は、オペアンプ４５４４によるバッファリング電圧によって持ち上げられるので、本実施形態において電圧＋Ｖｘ１は、同図において符号Ｃに示されるように電圧低下が生じにくく、ほぼ理想的な中間電圧となる。
なお、電圧低下などの変動が発生すると、同一内容の画素同士において、印加される電圧実効値が異なる結果、通過光量に差が生じるので、いわゆる表示ムラが発生する。本実施形態では、この電圧変動が防止されるので、表示ムラが未然に防止されることになる。
【００６３】
スイッチ４５６６、４５６８の各々は、実際にはトランジスタを複数組み合わせて構成される。例えばスイッチ４５６６について簡易的に言えば、クロック信号ＣＫ２をゲートとするＮチャネル型トランジスタが、容量４５５４の一端と給電線４５０５との間に介挿される一方、クロック信号ＣＫ２をゲートとするＰチャネル型トランジスタが、容量４５５４の一端と給電線４５０４との間に介挿された構成である。本実施形態では、オペアンプ４５４４との並列化によって、スイッチ４５６６、４５６８を構成するトランジスタ（のオン抵抗）が従来と比較して高抵抗化しても問題がない。このため、当該トランジスタの形成に要する面積を縮小することができる。
一方、本実施形態では、電圧＋Ｖｘ１を生成するために、上記従来構成と比較すると、オペアンプ４５４４が別途必要となるが、画素（容量）に対して過渡的に流れる電流の多くは容量４５７４によって供給されるので、オペアンプ４５４４に高い能力は要求されない。このため、オペアンプ４５４４の形成に必要な領域については、スイッチ４５６６、４５６８（を構成するトランジスタ）の縮小化によって生じた空きスペースに配置可能となる程度にまで小さくすることができる。なお、抵抗４５３６、４５３８は、上述したように非常に高抵抗であるので、形成に必要な面積を、ほぼ無視することができる。
【００６４】
このため、本実施形態では、オペアンプ４５４４の追加に起因する回路面積の増大は回避される。さらに、本実施形態では、オペアンプ４５４４との並列化によって、容量４５５４に要するサイズは上記従来構成と比較して小さくて済む。したがって、本実施形態では、電圧＋Ｖｘ１を生成するための回路に要する面積が上記従来構成と比較して縮小化される上、電圧＋Ｖｘ１の変動が防止されて、該変動に起因する表示ムラが防止されることになる。
同様なことが、電圧−Ｖｘ１を生成する回路、すなわち、スイッチ４５６２、４５６４と、コンデンサ４５５２、４５７２とにオペアンプ４５４２を加えた回路についても言える。
【００６５】
＜第１実施形態の応用例＞
次に、第１実施形態の応用例について説明する。上述した第１実施形態では、１フレームを４つのフィールドｆ１〜ｆ４に等分割して、選択を時間的に分散させた構成としたが、本発明は、これに限られない。例えば、図１２に示されるように、各選択を時間的に集約しても良い。すなわち、４本の走査電極３１２を４水平走査期間毎にまとめて選択するとともに、当該４水平走査期間において、走査パターンにおける列方向成分の要素に対応する選択電圧を１水平走査期間（１Ｈ）毎に順次印加する構成としても良い。
【００６６】
このように選択を時間的に集約するためには、シフレジスタ３５２０（図６参照）が、フィールド開始パルスＦＰではなく、フレーム開始パルスＹＤを、４水平走査期間毎に順次シフトして、転送信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓ４０として出力する構成に変更するとともに、走査コード発生部１０８が、走査コードＣＹ１、ＣＹ２、ＣＹ３、ＣＹ４を、当該４水平走査期間において１水平走査期間毎に順番に出力する構成とすれば良い。
【００６７】
ただし、この構成では、図１３（ｂ）に示されるように、上述した実施形態と比較して非選択の期間が長くなる。このため、オン画素の輝度変動が大きくなるので、コントラスト比が低下するので、表示品位の面では、実施形態と比較して不利となる。
しかしながら、この応用例では、シフトレジスタ３５２０の駆動周波数が低下するので、消費電力の面では実施形態と比較して有利となる。
【００６８】
実施形態のように選択を時間的に分散させるか、あるいは、応用例のように選択を時間的に集約させるかについては、優先させるべき事項によって決定されるべきである。よって、実施形態および応用例の駆動をいずれも可能とし、種々の条件によって、いずれか一方を選択するような構成とするのが望ましい、と考える。
【００６９】
＜信号電圧生成回路の応用＞
信号電圧生成回路４５０については、図２に示した構成に限られず、種々の構成が考えられる。
例えば、図２において、容量４５１２は、給電線４５０４の電圧を、給電線４５０２、４５０４の線間電圧だけ持ち上げる構成であったが、逆に、給電線４５０２の電圧を、給電線４５０２、４５０４の線間電圧だけ持ち下げる構成としても良い。この構成では、持ち下げられた電圧が−Ｖｘ２として、電圧Ｖｃｃがそのまま＋Ｖｘ２として、それぞれ用いられることになる。
【００７０】
また例えば、図１４に示されるように、さらに、抵抗４５８２、４５８８とオペアンプ４５９３とを設けても良い。詳細には、給電線４５０２、４５０６の間に互いに同一抵抗値を有する２つの抵抗４５８２、４５８８を直列に接続するとともに、その分圧点をオペアンプ４５９３の正入力端に接続し、さらに、該オペアンプ４５９３の出力を、給電線４５０４に供給して、自身の負入力端に帰還する構成としても良い。
この構成では、例えば、給電線４５０６の電圧＋Ｖｘ２に変動や歪み等が生じても、給電線４５０４の電圧Ｖｃが、当該電圧＋Ｖｘ２と給電線４５０２の電圧−Ｖｘ２の中間値となるように矯正される。電圧＋Ｖｘ１は、電圧＋Ｖｘ２と電圧Ｖｃとの中間値となるように生成され、また、電圧−Ｖｘ１は、電圧Ｖｃと電圧−Ｖｘ２との中間値となるように生成されるので、図１４に示される構成によれば、電圧＋Ｖｘ２、＋Ｖｘ１、Ｖｃ、−Ｖｘ１、−Ｖｘ２のいずれかに変動や歪み等が生じても、隣接する給電線同士の線間電圧を定常的に揃えることができる。
【００７１】
＜その他＞
なお、上述した実施形態では、クロック信号ＣＫ１、ＣＫ２を、クロック信号ＹＣＫを２分周した信号とした。しかしながら、この構成では、図３において、奇数番目の水平走査期間と偶数番目の水平走査期間とにおける電圧＋Ｖｘ２、＋Ｖｘ１に差が生じて、表示ムラの原因となる。
このため、実際には、図１５に示されるように、クロック信号ＣＫ１、ＣＫ２の周波数を２倍（すなわち、クロック信号ＹＣＫと同一）として、奇数番目の水平走査期間と偶数番目の水平走査期間とにおける電圧＋Ｖｘ２、＋Ｖｘ１に差が生じない構成が採用される。
【００７２】
また、上述した第１実施形態やその応用例では、図５（ｂ）に示される走査パターンを用いたために、同時に選択する走査電極３１２の数を「４」とするとともに、１フレームにおいて、同一の走査電極３１２を選択する回数を「４」としたが、本発明は、これに限られない。すなわち、上記正規性および直交性を満たす限りにおいて、いかなる走査パターンを用いても良い。したがって、走査パターンは正方行列に限られないので、同時に選択する走査電極数と、１フレームにおいて同一の走査電極３１２を選択する回数とが一致しない場合も、当然あり得る。
【００７３】
上述した第１実施形態やその応用例に対し、同時に選択する走査電極のうち何本かを仮想電極に設定し、信号電極に印加され得る電圧数を削減する技術を適用しても良い。概略すると、仮想電極に位置する画素のオンオフビットと、走査電極に印加される電圧を示す要素との一致数を制御し、全体の一致数または不一致数が取り得る値を一定の範囲内に抑えることによって、信号電極に印加する電圧数を削減する、という技術である。
【００７４】
さらに、上述した第１実施形態やその応用例では、液晶としてＴＮ型やＳＴＮ型とした場合について説明したが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。
【００７５】
このように、本発明の駆動方法に適合するものであれば、液晶や配向方式として、種々のものを用いることが可能である。さらに、これらの液晶装置では、透過型、反射型、両者を併用する半透過型半反射型のいずれにも適用可能である。加えて、本発明は、これらの液晶装置のほかに、複数の画素をマトリクス状に配置してそれを発光させるエレクトロルミネッセンスや、蛍光表示管、プラズマディスプレイなどの自発光パッシブマトリクス型装置にも適用可能である。すなわち、本発明は、複数の走査電極を同時に複数本選択する表示装置のすべてに適用可能である。
【００７６】
＜電子機器＞
次に、上述した実施形態に係る表示装置を用いた電子機器のいくつかについて説明する。
【００７７】
＜その１：携帯電話＞
まず、上述した表示装置１００を、携帯電話の表示部に適用した例について説明する。図１６は、この携帯電話の構成を示す斜視図である。図において、携帯電話２１００は、複数の操作ボタン２１０２のほか、受話口２１０４、送話口２１０６とともに、上述した表示装置１００を備える。
表示装置１００が液晶装置である場合、暗所での視認性を確保するため、透過型や半透過半反射型であれば、バックライトが、反射型であればフロントライト（いずれも図示省略）が、それぞれ設けられる。
【００７８】
＜その２：ディジタルスチルカメラ＞
次に、上述した表示装置１００を、ファインダに用いたディジタルスチルカメラについて説明する。図１７は、このディジタルスチルカメラの背面を示す斜視図である。通常の銀塩カメラは、被写体の光像によってフィルムを感光させるのに対し、ディジタルスチルカメラ２２００は、被写体の光像をＣＣＤ（Charge Coupled Device）などの撮像素子により光電変換して撮像信号を生成する。
【００７９】
ここで、ディジタルスチルカメラ２２００におけるケース２２０２の背面には、上述した表示装置１００が設けられ、ＣＣＤによる撮像信号に基づいて、表示を行う構成となっている。このため、表示装置１００は、被写体を表示するファインダとして機能することになる。
また、ケース２２０２の前面側（図１７においては裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユニット２２０４が設けられている。ここで、撮影者が表示装置１００に表示された被写体像を確認して、シャッタボタン２２０６を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板２２０８のメモリに転送・格納される。
【００８０】
なお、このディジタルスチルカメラ２２００においても、表示装置１００として液晶装置が用いられる場合、暗所での視認性を確保するため、背面にバックライトが設けられる（図示省略）。また、このディジタルスチルカメラ２２００にあっては、ケース２２０２の側面に、外部表示を行うためのビデオ信号出力端子２２１２と、データ通信用の入出力端子２２１４とが設けられている。
【００８１】
＜電子機器のまとめ＞
なお、電子機器としては、図１６の携帯電話や、図１７のディジタルスチルカメラの他にも、テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、上述した表示装置１００が適用可能なのは言うまでもない。
【００８２】
【発明の効果】
以上説明したように本発明では、第２の保持素子による保持電圧とともに、オペアンプによる出力電圧が並列化されて第３の給電線に出力されるので、電圧変動が抑えられ、また、オペアンプの追加による面積の増大が回避されるとともに、並列化によって、第１の保持素子の容量が少なくて済むので、第３の給電線に出力電圧を生成するに必要な回路面積も縮小化される。したがって、本発明によれば、変動を低減して信号電圧を生成することと、回路規模を小型化することとの両立が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る表示装置の電気的な構成を示すブロック図である。
【図２】 同表示装置における信号電圧生成回路の構成を示す回路図である。
【図３】 同信号電圧生成回路に供給されるクロック信号ＣＫ１、ＣＫ２、の波形、および、生成される電圧波形を示す図である。
【図４】 同表示装置において、走査電圧生成回路および信号電圧生成回路によりそれぞれ生成される電圧の関係を示す図である。
【図５】 （ａ）は、同表示装置において、走査パターン発生部による走査コードの出力状態を示すタイミングチャートであり、（ｂ）は、同表示装置において用いられる走査パターンを示す図である。
【図６】 同表示装置における走査電極駆動回路の構成を示すブロック図である。
【図７】 同走査電極駆動回路におけるシフトレジスタの動作を示すタイミングチャートである。
【図８】 同表示装置における信号電極駆動回路の構成を示すブロック図である。
【図９】 同信号電極駆動回路の動作を説明するためのタイミングチャートである。
【図１０】 同表示装置において走査電極および信号電極に印加される電圧波形を、両者電極の交差に対応する画素の表示内容との関連で示すタイミングチャートである。
【図１１】 同表示装置において、走査電極および信号電極の交差に対応する画素の表示内容と、各選択において信号電極がとる電圧との関係を示す図表である。
【図１２】 本発明の応用例に係る表示装置において走査電極および信号電極に印加される電圧波形を、それら両者電極の交差に対応する画素の表示内容との関連で示すタイミングチャートである。
【図１３】 （ａ）および（ｂ）は、それぞれ実施形態および応用例における光学応答を示す図である。
【図１４】 同表示装置における信号電圧生成回路の応用構成を示す回路図である。
【図１５】 信号電圧生成回路に供給されるクロック信号ＣＫ１、ＣＫ２、の波形、および、生成される電圧波形を示す図である。
【図１６】 同表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１７】 同表示装置を適用した電子機器の一例たるディジタルスチルカメラの構成を示す斜視図である。
【符号の説明】
１００…表示装置
１０８…走査コード発生部
２１２…信号電極
２５０…信号電極駆動回路
３１２…走査電極
３５０…走査電極駆動回路
４５０…信号電圧生成回路
４５０２〜４５０６…給電線
４５４２、４５４４…オペアンプ
４５５２、４５５４…容量（第１の保持素子）
４５６２、４５６４、４５６６、４５６８…スイッチ
４５７２、４５７４…容量（第２の保持素子）
２１００…携帯電話
２２００…ディジタルスチルカメラ

Claims (5)

1. 互いに交差する走査電極と信号電極との交差に対応して設けられた画素と、
   予め定められたｍ行ｎ列の要素を含む走査パターンにしたがって、前記走査電極のｍ本を１垂直走査期間につきｎ（ｍ、ｎは２以上の整数）回選択するとともに、
   各選択では、
   前記走査パターンのうち、当該選択に対応する列のｍ個の各要素に対応した電圧を、選択したｍ本の走査電極の各々に印加する走査電極駆動回路と、
   一の信号電極に対し、当該信号電極と選択された走査電極との交差に対応するｍ個の画素の表示内容を示す要素と、前記走査パターンのうち、当該選択に対応する列のｍ個の要素とがそれぞれの一致するか否かを検出して、当該一致数（または不一致数）に対応した電圧を印加する信号電極駆動回路と、
   前記信号電極に印加され得る電圧を生成する電圧生成回路と
   を具備する表示装置であって、
   前記電圧生成回路は、
   第１の給電線の電圧および第２の給電線の電圧間の中間電圧をバッファリングして、当該バッファリング電圧を、前記一致数のうち最小値および最大値以外の値に対応する電圧のいずれかとして供給するための第３の給電線に出力するオペアンプと、
   一端と他端との間の電圧を保持する第１の保持素子と、
   前記第１の保持素子の一端を、前記第１の給電線から切り離して前記第３の給電線に接続するとともに、前記第１の保持素子の他端を、前記第３の給電線から切り離して前記第２の給電線に接続する第１の状態と、前記第１の保持素子の一端を前記第３の給電線から切り離して前記第１の給電線に接続するとともに、前記第１の保持素子の他端を前記第２の給電線から切り離す第２の状態とを、交互に切り替えるためのスイッチと、
   前記第２の状態のとき、前記第１の保持素子の他端における電圧を保持して、当該保持電圧を前記バッファリング電圧に対して並列となるように前記第３の給電線に出力する第２の保持素子と
   を有することを特徴とする表示装置。
2. 前記走査パターンを用いたとき、前記一致数が最小値または最大値をとる頻度よりも、前記一致数が最小値および最大値以外の値をとる頻度の方が高い
   ことを特徴とする請求項１に記載の表示装置。
3. 前記一致数が最小値および最大値以外の値をとる状態には、選択された走査電極との交差に対応するｍ個の画素がすべてオンまたはオフとなる状態が含まれる
   ことを特徴とする請求項２に記載の表示装置。
4. 請求項１に記載の表示装置を備える
   ことを特徴とする電子機器。
5. 第１の給電線の電圧および第２の給電線の電圧間の中間電圧をバッファリングして、当該バッファリング電圧を第３の給電線に出力するオペアンプと、
   一端と他端との間の電圧を保持する第１の保持素子と、
   前記第１の保持素子の一端を、前記第１の給電線から切り離して前記第３の給電線に接続するとともに、前記第１の保持素子の他端を、前記第３の給電線から切り離して前記第２の給電線に接続する第１の状態と、前記第１の保持素子の一端を前記第３の給電線から切り離して前記第１の給電線に接続するとともに、前記第１の保持素子の他端を前記第２の給電線から切り離す第２の状態とを、交互に切り替えるためのスイッチと、
   前記第２の状態のとき、前記第１の保持素子の他端における電圧を保持して、当該保持電圧を前記バッファリング電圧に対して並列となるように前記第３の給電線に出力する第２の保持素子と
   を具備することを特徴とする電圧生成回路。

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