JP3820641B2 - レート変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えばディジタルカムコーダのカメラ部と記録再生部との間に配置して好適なレート変換回路に関する。詳しくは、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するデータ処理手段と、出力データレートのビデオデータを生成するデータ処理手段とは独立して備えることによって、ハードウェア規模を縮小し、コスト削減を図るようにしたレート変換回路に係るものである。
【０００２】
【従来の技術】
従来、カメラ部と記録再生部との間にレート変換回路を配置したディジタルカムコーダが提案されている（特開平６−２１７３２６号公報参照）。このようにカメラ部と記録再生部との間にレート変換回路を配置することで、カメラ部で取り扱うビデオデータのデータレートと記録再生部で取り扱うビデオデータのデータレートとが異なる場合にも対処できる。
【０００３】
例えば、１４．３ＭＨｚのクロックレートで駆動されるＣＣＤイメージセンサを使用している場合、カメラ部からは２８．６ＭＨｚのデータレートのビデオデータが得られる。また、記録再生部がＤ−１規格のディジタルＶＴＲである場合、この記録再生部で記録再生されるビデオデータのデータレートは１３．５ＭＨｚである。
【０００４】
このような条件において、カメラ部からのビデオデータを記録再生部で記録する場合には、カメラ部からの２８．６ＭＨｚのデータレートのビデオデータはレート変換回路で１３．５ＭＨｚのデータレートのビデオデータに変換された後に記録再生部に供給される。また、記録再生部からのビデオデータをカメラ部からのビデオデータの出力系、すなわちＤ／Ａ（digital-to-analog）変換器やポストフィルタ等を使用してアナログビデオ信号を得る場合には、記録再生部からの１３．５ＭＨｚのデータレートのビデオデータがレート変換回路で２８．６ＭＨｚのデータレートのビデオデータに変換された後に上述の出力系に供給される。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来のレート変換回路では、複数系列のビデオデータのそれぞれに対してレート変換をし、その後に各系列のビデオデータに係数を掛算して加算することで出力データレートのビデオデータを得るようになっている。そのため、従来のレート変換回路は、ＦＩＦＯ（first-in first-out）回路で構成される複数個のレート変換部を必要とし、ハードウェア規模が大きく、それだけ高価となっている。
【０００６】
そこで、この発明では、ハードウェア規模を縮小し、コスト削減を図ることができるレート変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るレート変換回路は、第１のデータレートの第１のビデオデータを、第２のデータレートの第２のビデオデータに変換するレート変換回路において、第２のビデオデータを構成するビデオデータをフィルタ処理によって生成する第１のデータ処理手段と、第２のデータレートのビデオデータを生成し、第１のデータ処理手段とは独立した第２のデータ処理手段と、第１のデータ処理手段および第２のデータ処理手段の前後関係を切り換えるスイッチ手段を有し、第２のデータレートが第１のデータレートより低い第１のモードでは、第２のデータ処理手段を第１のデータ処理手段の後段に接続して第１および第２のデータ処理手段を順に使用してレート変換処理をし、第２のデータレートが第１のデータレートより高い第２のモードでは、第２のデータ処理手段を第１のデータ処理手段の前段に接続して第２および第１のデータ処理手段を順に使用してレート変換処理をするものである。
【００１０】
この発明において、第１のモードでは、第１のデータ処理手段で第１のビデオデータに対して間引き処理およびフィルタ処理が行われて第２のビデオデータを構成するビデオデータが生成され、第２のデータ処理手段で第１のデータ処理手段により生成されたビデオデータが第２のデータレートで順次出力されて第２のビデオデータが生成される。
【００１１】
また、第２のモードでは、第２のデータ処理手段で第１のビデオデータに対して補間処理が行われ、その補間処理後のビデオデータが第２のデータレートで順次出力されて第２のデータレートのビデオデータが生成され、第１のデータ処理手段で第２のデータ処理手段により生成されたビデオデータに対してフィルタ処理が行われて第２のビデオデータが生成される。
【００１２】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としてのディジタルカムコーダ１００の構成を示している。
【００１３】
このディジタルカムコーダは、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂを備える撮像部１を有している。この撮像部１は、図示せずも、さらに撮像レンズと、この撮像レンズを通して入射された光の帯域を制限する光学的ローパスフィルタと、この光学的ローパスフィルタで帯域制限された光を赤、緑、青の色成分光に分解するための色分解プリズムとを備えている。
【００１４】
イメージセンサ１Ｒ，１Ｇ，１Ｂの撮像面上には、上述した色分解プリズムで分解された赤、緑、青の色成分光による赤色画像、緑色画像、青色画像がそれぞれ結像される。また、解像度向上のために空間画素ずらし法が採用されている。すなわち、イメージセンサ１Ｒ，１Ｂは、イメージセンサ１Ｇに対して画素の空間サンプリング周期の１／２だけずらして配置されている。
【００１５】
イメージセンサ１Ｒ，１Ｇ，１Ｂは、電圧制御型発振器（ＶＣＯ）８により与えられる２ｆs1レートのクロック信号ＣＫ(2fs1)に基づいてタイミングジェネレー夕（ＴＧ）９が発生するクロック信号ＣＫ(fs1)によりｆs1レートで駆動される。ここで、イメージセンサ１Ｒ，１Ｇ，１Ｂは、ＥＩＡではｆs1＝９１０ｆH，ＣＣＩＲではｆs1＝９１２ｆHのレートで撮像電荷が読み出されるように、その画素数が選定されている。
【００１６】
また、ディジタルカムコーダは、相関二重サンプリング（ＣＤＳ：Corelated Double Sampling）回路２１Ｒ，２１Ｇ，２１Ｂおよびレベル制御回路２２Ｒ，２２Ｇ，２２Ｂを備えるアナログ信号処理部２を有している。イメージセンサ１Ｒ，１Ｇ，１Ｂよりそれぞれ出力される赤、緑、青の撮像信号Ｒ，Ｇ，Ｂに対して、相関二重サンプリング回路２１Ｒ，２１Ｇ，２１Ｂで相関二重サンプリング処理が行われ、レベル制御回路２２Ｒ，２２Ｇ，２２Ｂで白バランスや黒バランス等のレベル制御が行われる。相関二重サンプリング処理をすることで、周知のようにリセット雑音を低減することができる。
【００１７】
また、ディジタルカムコーダは、アナログ信号処理部２より出力される赤、緑、青の色信号をそれぞれディジタル信号に変換する１０ビット語長のＡ／Ｄ（analog-to-digital）変換器３Ｒ，３Ｇ，３Ｂを備えるＡ／Ｄ変換部３を有している。Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂには、上述したタイミングジェネレータ９よりｆs1レートのクロック信号ＣＫ(fs1)がサンプリングクロックとして供給される。なお、Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂとして、必要に応じて、１ ２〜１ ４ビット程度の語長のものを使用してもよい。
【００１８】
また、ディジタルカムコーダは、Ａ／Ｄ変換部３によりディジタル化された赤、緑、青の色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)が供給される第１のディジタル演算部４を有している。この第１のディジタル演算部４は、第１のディジタルプロセス回路４１と第２のディジタルプロセス回路４２とからなっている。
【００１９】
第１のディジタルプロセス回路４１は、タイミングジェネレータ９から供給されるクロック信号ＣＫ(fs1)によってｆs1レートで動作し、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理をする。
【００２０】
すなわち、第１のディジタルプロセス回路４１は、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)について、各種補正信号レベルを検出し、例えば白バランス制御データ、黒バランス制御データ、黒シェーディング補正データ、白シェーディング補正データ、欠陥補正データ等をメモリ４３に格納しておく。そして、第１のディジタルプロセス回路４１は、メモリ４３に格納した制御データや補正データを各色データ毎にＤ／Ａ変換器４４Ｒ，４４Ｇ，４４Ｂでアナログ化してアナログ信号処理部２のレベル制御回路２２Ｒ，２２Ｇ，２２Ｂにフィードバックすることにより、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理をする。
【００２１】
なお、メモリ４３は、例えばＳＲＡＭ（static random access memory）からなり、バックアツプ電源として電池４５が接続されている。
【００２２】
第２のディジタルブロセス回路４２は、第１のディジタルプロセス回路４１で画素単位の画像処理が施された色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、画像強調処理、ベデスタル付加処理、ガンマ、ニーなどの非線形処理、リニアマトリクス処理をすると共に、マトリクス演算処理をして輝度データＹ(2fs1)、赤色差データＣR(fs1)、青色差データＣB(ｆs1)を生成する。
【００２３】
ここで、第２のディジタルプロセス回路４２には、電圧制御型発振器８より２ｆs1レートのクロック信号ＣＫ(2fs1)が供給されると共に、タイミングジェネレータ９よりｆs1レートのクロック信号ＣＫ(fs1）が供給される。第２のディジタルプロセス回路４２は、クロック信号ＣＫ(2fs1)，ＣＫ(fs1)をマスタクロックとして動作し、撮像部１における空間画素ずらし法に対応する周知の高解像度化の処理を行い、ｆs1レートの色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)から、２ｆs1レートの輝度データＹ(2fs1)と、ｆs1レートの色差データＣR(fs1)，ＣB(ｆs1)を生成する。
【００２４】
なお、クロック信号ＣＫ(2fs1)，ＣＫ(fs1)は、水平同期信号ＨＤや垂直同期信号ＶＤなど各種同期信号を形成する同期信号発生器（ＳＧ）１ １にも供給されている。
【００２５】
また、ディジタルカムコーダは、レート変換処理を行うための第２のディジタル演算部５と、アナログ出力用の信号処理部６と、Ｄ−１規格に準拠したビデオデータを記録再生する記録再生部７とを有している。
【００２６】
第２のディジタル演算部５は、ｆs1レートに関連したデータレートのデータとと、ｆs2レートに関連したデータレートのデータとの間で、双方向にレート変換を行うものである。第２のディジタル演算部５は、輝度信号用のレート変換回路５０Ｙと、色差信号用のレート変換回路５０Ｃとからなる。
【００２７】
この第２のディジタル演算部５は、記録モード時には、ディジタル演算部４で生成されたｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)を、ｆs2レートに関連したデータレートの輝度データＹ(fs2)、色差データＣR(fs2/2)，ＣB(fs2/2)に変換して記録再生部７に供給し、再生モード時には、記録再生部７から供給されるｆs2レートに関連したデータレートの輝度データＹ(fs2)、色差データＣR(fs2/2)，ＣB(fs2/2)を、ｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)に変換してアナログ出力用の信号処理部６に供給する。
【００２８】
信号処理部６は、第１のディジタル演算部４または第２のディジタル演算部５により生成される上記ｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)に対するアナログインターフェースとして機能するものである。この信号処理部６は、Ｄ／Ａ変換部６１と、アナログエンコーダ６２とからなる。
【００２９】
Ｄ／Ａ変換部６１は、データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)をそれぞれアナログ信号に変換するＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBと、このＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBの出力側にそれぞれ配されたポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBとを備えている。２ｆs1レートの輝度データＹ(2fs1)は、Ｄ／Ａ変換器６１Ｙでアナログ化され、ナイキストフィルタとして機能するポストフィルタ６１ＰＹでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。また、ｆs1レートの色差データＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１ＣR，６１ＣBでアナログ化され、それぞれナイキストフィルタとして機能するポストフィルタ６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。
【００３０】
アナログエンコーダ６２は、通常のＮＴＳＣまたはＰＡＬに準拠したエンコーダであって、コンポーネント信号Ｙ，ＣR，ＣBと、コンポジット信号ＣＳを出力すると共に、ビューファインダ１６に供給するモニタ信号ＹVFを出力する機能を有している。
【００３１】
なお、信号処理部６に供給するデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は１０ビット程度で十分であるが、第２のディジタル演算部５に供給するデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)はレート変換回路５０Ｙ，５０Ｃにおける丸め処理を考慮して１〜２ビット多く設定することが望ましい。そこで、本実施の形態では、第１のディジタル演算部４で１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を生成し、その上位１ ０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を信号処理部６１に供給すると共に、１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を第２のディジタル演算部５に供給している。そして、第２のディジタル演算部５では、さらに２〜３ビット多い演算をして、終段で１０ビットに丸めるようにしている。
【００３２】
図２は、第２のディジタル演算部５を構成する輝度信号用のレート変換回路５０Ｙの構成例を示している。
【００３３】
このレート変換回路５０Ｙは、ナイキストフィルタとして機能するハーフバンドフィルタ５１Ｙと、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するためのレート変換フィルタ５２Ｙと、出力データレートのビデオデータを生成するためのＦＩＦＯ回路５３Ｙと、スケーリング処理、クリップ処理および丸め処理をする丸め処理回路５４Ｙと、色差データとの時間合わせをするための遅延回路５５Ｙと、各サンプル間に０データを挿入する０挿入回路５６Ｙとを有している。
【００３４】
ハーフバンドフィルタ５１Ｙには、端子５１ＴY1より、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が供給され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が供給される。レート変換フィルタ５２Ｙには、端子５２ＴY1より、記録モード時および再生モード時のいずれにおいても２ｆs1レートのクロック信号ＣＫ(2fs1)が供給される。
【００３５】
ＦＩＦＯ回路５３Ｙには、端子５３ＴY1より書き込みクロック信号ＷＣＫが供給されると共に、端子５３ＴY2より読み出しクロック信号ＲＣＫが供給される。クロック信号ＷＣＫとしては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。クロック信号ＲＣＫとしては、記録モード時はｆs2レートのクロック信号ＣＫ(fs2)が使用され、再生モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用される。また、このＦＩＦＯ回路５３Ｙには、端子５８ＴY2より後述する変換モードを示すモード信号ＭＯＤＥが供給される。
【００３６】
また、レート変換回路５０Ｙは、上述した各回路の入出力を切り換えるための切換回路５７Ｙ1〜５７Ｙ7と、レート変換フィルタ５２ＹおよびＦＩＦＯ回路５３Ｙにマスク信号ＭＳＫＡ，ＭＳＫＢを供給するためのタイミング発生器５８Ｙとを有している。
【００３７】
タイミング発生器５８Ｙには、端子５８ＴY1より水平同期信号ＨＤが供給されると共に、端子５８ＴY2よりモード信号ＭＯＤＥが供給される。そして、タイミング発生器５８Ｙでは、水平同期信号ＨＤおよびモード信号ＭＯＤＥに基づいて、マスク信号ＭＳＫＡ，ＭＳＫＢが形成される。記録モード時には、後述するようにレート変換フィルタ５２Ｙで間引き処理が行われるが、マスク信号ＭＳＫＢによって間引き数や間引きタイミングが決定される。また、再生モード時には、後述するようにＦＩＦＯ回路５３Ｙで補間処理が行われるが、マスク信号ＭＳＫＡによって補間数や補間タイミングが決定される。
【００３８】
また、切換回路５７Ｙ1〜５７Ｙ7によって、上述した各回路は以下のように接続される。すなわち、記録モード時には入力端子となり、再生モード時には出力端子となる端子５９ＴY1は、切換回路５７Ｙ1のＲ側の固定端子に接続されると共に、切換回路５７Ｙ5のＰ側の固定端子に接続される。記録モード時には出力端子となり、再生モード時には入力端子となる端子５９ＴY2は、切換回路５７Ｙ7のＲ側の固定端子に接続されると共に、切換回路５７Ｙ6のＰ側の固定端子に接続される。ハーフバンドフィルタ５１Ｙの入力側は切換回路５７Ｙ1の可動端子に接続され、その出力側は切換回路５７Ｙ2のＲ側の固定端子に接続されると共に、切換回路５７Ｙ3のＰ側の固定端子に接続される。
【００３９】
レート変換フィルタ５２Ｙの入力側は切換回路５７Ｙ2の可動端子に接続され、その出力側は切換回路５７Ｙ3のＲ側の固定端子に接続されると共に、切換回路５７Ｙ4のＰ側の固定端子に接続される。ＦＩＦＯ回路５３Ｙの入力側は切換回路５７Ｙ3の可動端子に接続され、その出力側は切換回路５７Ｙ4のＲ側の固定端子に接続されると共に、切換回路５７Ｙ2のＰ側の固定端子に接続される。丸め処理回路５４Ｙの入力側は切換回路５７Ｙ4の可動端子に接続され、その出力側は切換回路５７Ｙ5の可動端子に接続される。
【００４０】
切換回路５７Ｙ5のＲ側の固定端子は、切換回路５７Ｙ6のＲ側の固定端子に接続される。遅延回路５５Ｙの入力側は切換回路５７Ｙ6の可動端子に接続され、その出力側は切換回路５７Ｙ7の可動端子に接続される。０挿入回路５６Ｙの入力側は切換回路５７Ｙ7のＰ側の固定端子に接続され、その出力側は切換回路５７Ｙ1のＰ側の固定端子に接続される。
【００４１】
切換回路５７Ｙ1〜５７Ｙ7は、記録モード時にはＲ側に接続される。そのため、記録モード時におけるレート変換回路５０Ｙの接続状態は、図３に示すようになる。一方、切換回路５７Ｙ1〜５７Ｙ7は、再生モード時にはＰ側に接続される。そのため、再生モード時におけるレート変換回路５０Ｙの接続状態は図４に示すようになる。
【００４２】
上述せずも、レート変換回路５０Ｙは、原理的に、ｍ，ｎを正の整数として、ｆs2＝ｆs1・ｎ／ｍなる関係にある周波数で、記録モード時には２ｍ→ｎのレート変換を行うと共に、再生モード時にはｎ→２ｍのレート変換を行うものである。例えば、ＥＩＡ／ＣＣＩＲやＣＣＤイメージセンサの画素数によってｆs1レートが複数存在する系に対応させるために、表−１に示すように、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【００４３】
【表１】
【００４４】
図５は、ハーフバンドフィルタ５１Ｙの構成例を示している。このハーフバンドフィルタ５１Ｙは、４３タップのＦＩＲ（finite impulse response）フィルタで構成される。
【００４５】
データ入力端子１０１は、４３個のＤフリップフロップ１０２-0〜１０２-42の直列回路に接続される。また、Ｄフリップフロップ１０２-20，１０２-19，・・・，１０２-0の出力端子Ｑは、それぞれ加算器１０３-1，１０３-2，・・・，１０３-21の入力側に接続され、Ｄフリップフロップ１０２-22，１０２-23，・・・，１０２-42の出力端子Ｑはそれぞれ加算器１０３-1，１０３-2，・・・，１０３-21の入力側に接続される。
【００４６】
また、Ｄフリップフロップ１０２-21の出力端子Ｑ、加算器１０３-1，１０３-2，・・・，１０３-21の出力側は、それぞれ係数ＣＦ0，ＣＦ1，ＣＦ2，・・・，ＣＦ21を掛算するための乗算器１０４-0，１０４-1，１０４-2，・・・，１０４-21の入力側に接続される。また、乗算器１０４-0，１０４-1，１０４-2，・・・，１０４-21の出力側は加算器１０５の入力側に接続される。そして、加算器１０５の出力側はＤフリップフロップ１０６のデータ端子Ｄに接続され、このＤフリップフロップ１０６の出力端子Ｑよりデータ出力端子１０７が導出される。
【００４７】
Ｄフリップフロップ１０２-0〜１０２-42，１０６のクロック端子には、クロック入力端子１０８よりクロック信号が供給される。このクロック信号としては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。
【００４８】
ハーフバンドフィルタ５１Ｙは、記録モード時には、データ入力端子１０１に供給される２ｆs1レートの輝度データＹ(2fs1)に対して、２ｆs1の出力データレートで、ｆs2／２を通過帯域とし、ｆs2レートに対するナイキストフィルタとして機能する。
【００４９】
また、ハーフバンドフィルタ５１Ｙは、再生モード時には、データ入力端子１０１に供給される２ｆs2レートの輝度データＹ(2fs2)に対して、２ｆs2の出力データレートで、ｆs2／２を通過帯域とし、ｆs2レートに対するナイキストフィルタとして機能する。さらに、このハーフバンドフィルタ５１Ｙは、記録モード時にはレート変換フィルタ５２Ｙによる高域減衰を補正する機能を有し、再生モード時には信号処理部６のＤ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰を補正すると共に、レート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。
【００５０】
そのため、ハーフバンドフィルタ５１Ｙにおける係数ＣＦ0〜ＣＦ21は、上述せずもシステムコントローラによって例えば以下のように設定される。すなわち、記録モード時には、ＣＦ0＝２６０，ＣＦ1＝１７４，ＣＦ2＝７，ＣＦ3＝−６６，ＣＦ4＝−２３，ＣＦ5＝３３，ＣＦ6＝２３，ＣＦ7＝−１６，ＣＦ8＝−１９，ＣＦ9＝６，ＣＦ10＝１５，ＣＦ11＝−１，ＣＦ12＝−１０，ＣＦ13＝−２，ＣＦ14＝７，ＣＦ15＝２，ＣＦ16＝−３，ＣＦ17＝−３，ＣＦ18＝２，ＣＦ19＝２，ＣＦ20＝−１，ＣＦ21＝−１のように設定される。
【００５１】
また、再生モード時には、ＣＦ0＝２９６，ＣＦ1＝１７８，ＣＦ2＝−２２，ＣＦ3＝−７８，ＣＦ4＝１，ＣＦ5＝４５，ＣＦ6＝３，ＣＦ7＝−２９，ＣＦ8＝−４，ＣＦ9＝１９，ＣＦ10＝４，ＣＦ11＝−１３，ＣＦ12＝−３，ＣＦ13＝８，ＣＦ14＝３，ＣＦ15＝−５，ＣＦ16＝−２，ＣＦ17＝３，ＣＦ18＝１，ＣＦ19＝−１，ＣＦ20＝−１，ＣＦ21＝１のように設定される。
【００５２】
図６は、レート変換フィルタ５２Ｙの構成例を示している。このレート変換フィルタ５２Ｙは、３タップのＦＩＲフィルタで構成される。
【００５３】
データ入力端子２０１は、３個のレジスタ２０２-1，２０２-2，２０２-3の直列回路に接続される。レジスタ２０２-1，２０２-2，２０２-3の出力側はそれぞれレジスタ２０３-1，２０３-2，２０３-3の入力側に接続され、このレジスタ２０３-1，２０３-2，２０３-3の出力側はそれぞれ係数ＡCOEF，ＢCOEF，ＣCOEFを掛算するための乗算器２０４-1，２０４-2，２０４-3の入力側に接続される。これら乗算器２０４-1，２０４-2，２０４-3には、それぞれ係数発生器２０５-1，２０５-2，２０５-3より係数ＡCOEF，ＢCOEF，ＣCOEFが供給される。また、乗算器２０４-1，２０４-2，２０４-3の出力側は加算器２０６の入力側に接続される。そして、加算器２０６の出力側はレジスタ２０７の入力側に接続され、このレジスタ２０７の出力側よりデータ出力端子２０８が導出される。
【００５４】
レジスタ２０２-1〜２０２-3，２０３-1〜２０３-3、係数発生器２０５-1〜２０５-3およびレジスタ２０７には、クロック入力端子２０９より２ｆs1レートのクロック信号ＣＫ(2fs1）が供給される。レジスタ２０２-1〜２０２-3には、信号入力端子２１０よりマスク信号ＭＳＫＡが供給される。また、レジスタ２０３-1〜２０３-3、係数発生器２０５-1〜２０５-3およびレジスタ２０７には、信号入力端子２１１よりマスク信号ＭＳＫＢが供給される。
【００５５】
図７は、レジスタ２０２-1〜２０２-3，２０３-1〜２０３-3，２０７の構成を示している。データ入力端子２２１はセレクタ２２２の一方の入力側に接続され、このセレクタ２２２の出力側はＤフリップフロップ２２３のデータ端子Ｄに接続される。また、Ｄフリップフロップ２２３の出力端子Ｑよりデータ出力端子２２４が導出されると共に、この出力端子Ｑはセレクタ２２２の他方の入力側に接続される。
【００５６】
また、クロック入力端子２２５より２ｆs1レートのクロック信号ＣＫ(2fs1)がＤフリップフロップ２２３のクロック端子に供給される。そして、信号入力端子２２６よりマスク信号ＭＳＫＡまたはマスク信号ＭＳＫＢ（以下、「マスク信号ＭＳＫＡ／ＭＳＫＢ」という）がセレクタ２２２に切換制御信号として供給される。
【００５７】
この場合、マスク信号ＭＳＫＡ／ＭＳＫＢが“１”であるとき、セレクタ２２２は一方の入力側と出力側が接続された状態となり、レジスタは通常のＤフリップフロップ動作をする。一方、マスク信号ＭＳＫＡ／ＭＳＫＢが“０”であるとき、セレクタ２２２は他方の入力側と出力側が接続された状態となり、レジスタはデータの保持動作をする。
【００５８】
図６に戻って、係数発生器２０５-1〜２０５-3には、信号入力端子２１２よりロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥおよび水平同期信号ＨＤが供給される。ロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥはシステムコントローラ（図示せず）より出力され、水平同期信号は同期信号発生器１１より出力される。
【００５９】
上述したように係数発生器２０５-1〜２０５-3からは、それぞれ係数ＡCOEF，ＢCOEF，ＣCOEFが出力される。これらの係数ＡCOEF，ＢCOEF，ＣCOEFは、モード０〜モード３（表−１参照）、さらには記録モードや再生モードに応じた所定クロック毎に循環的に発生させればよい。
【００６０】
例えば、モード０、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの７０サンプル単位で３３サンプルに間引き処理をし、その３３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３３クロック毎に循環的に発生させればよい。また、モード０、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの３３サンプル単位で３５サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その３５サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３５クロック毎に循環的に発生させればよい。
【００６１】
モード１、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの１９サンプル単位で９サンプルに間引き処理をし、その９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ９クロック毎に循環的に発生させればよい。また、モード１、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの１８サンプル単位で１９サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その１９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１９クロック毎に循環的に発生させればよい。
【００６２】
モード２、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの１３サンプル単位で６サンプルに間引き処理をし、その６サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ６クロック毎に循環的に発生させればよい。また、モード２、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの１２サンプル単位で１３サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その１３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１３クロック毎に循環的に発生させればよい。
【００６３】
さらに、モード３、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの８サンプル単位で３サンプルに間引き処理をし、その３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３クロック毎に循環的に発生させればよい。また、モード３、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの３サンプル単位で４サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その４サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ４クロック毎に循環的に発生させればよい。
【００６４】
図８は、係数発生器２０５-1，２０５-2，２０５-3の構成例を示している。
【００６５】
３段のシフトレジスタ２３１-1、１段のシフトレジスタ２３１-2、２段のシフトレジスタ２３１-3、３段のシフトレジスタ２３１-4、４段のシフトレジスタ２３１-5、６段のシフトレジスタ２３１-6、１４段のシフトレジスタ２３１-7および２段のシフトレジスタ２３１-8が直列に接続される。シフトレジスタ２３１−１の出力側より係数出力端子２３２が導出される。
【００６６】
シフトレジスタ２３１-1の入力側は切換回路２３３の可動端子に接続され、シフトレジスタ２３１-1，２３１-2，２３１-3，２３１-4，２３１-5，２３１-6，２３１-7，２３１-8の出力側は、それぞれ切換回路２３３のｉ側、ｈ側、ｇ側、ｆ側、ｅ側、ｄ側、ｃ側、ｂ側の固定端子に接続される。そして、係数データ入力端子２３４は、切換回路２３３のａ側の固定端子に接続される。
【００６７】
また、２ｆs1レートのクロック信号ＣＫ(2fs1）が供給されるクロック入力端子２３５は切換回路２３６のａ側の固定端子に接続され、係数データＣＯＥＦＩをロードするためのロードクロック信号ＬＣＣＫが供給されるクロック入力端子２３７は切換回路２３６のｂ側の固定端子に接続される。
【００６８】
また、制御回路（ＣＴＬ）２３８には信号入力端子２３９より水平同期信号ＨＤが供給されると共に、信号入力端子２４０よりモード信号ＭＯＤＥが供給される。上述した切換回路２３３，２３６の切り換えは、制御回路２３８によって制御される。切換回路２３６は、カメラの起動時にはｂ側に接続され、通常の動作時にはａ側に接続される。
【００６９】
また、切換回路２３３は、カメラの起動時にはａ側に接続され、通常の動作時には動作モードに応じてｉ側〜ｂ側のいずれかに接続される。すなわち、切換回路２３３は、モード０、かつ記録モード時はｃ側に接続され、モード０、かつ再生モード時はｂ側に接続され、モード１、かつ記録モード時はｆ側に接続され、モード１、かつ再生モード時はｄ側に接続され、モード２、かつ記録モード時はｇ側に接続され、モード２、かつ再生モード時はｅ側に接続され、モード３、かつ記録モード時はｉ側に接続され、さらにモード３、かつ再生モード時はｈ側に接続される。
【００７０】
シフトレジスタ２３１-1〜２３１-8のクロック端子には、切換回路２３６の可動端子に得られるクロック信号が供給される。また、シフトレジスタ２３１-1〜２３１-8には、信号入力端子２４１よりマスク信号ＭＳＫＢ信号が供給される。シフトレジスタ２３１-1〜２３１-8の各段を構成するレジスタは、上述したレジスタ２０２-1〜２０２-3、２０３-1〜２０３-3，２０７と同様に、セレクタ２２２とＤフリップフロップ２２３とで構成されている（図７参照）。
【００７１】
図８に示す係数発生器の動作を説明する。カメラの起動時には、切換回路２３６はｂ側に接続され、シフトレジスタ２３１-1〜２３１-8のクロック端子にはロードクロック信号ＬＤＣＫが供給され、また切換回路２３３はａ側に接続され、システムコントローラより出力される動作モードに対応した係数データＣＯＥＦＩがシフトレジスタ２３１-1の入力側に供給される。これにより、ロードクロック信号ＬＤＣＫによって、動作モードに対応した係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-8の必要な段数に書き込こまれ、セットされる。
【００７２】
そして、通常の動作時には、切換回路２３６がａ側に接続され、シフトレジスタ２３１-1〜２３１-8のクロック端子にはクロック信号ＣＫ(2fs1)が供給され、また切換回路２３３は動作モードに応じてｉ側〜ｂ側のいずれかに接続される。これにより、クロック信号ＣＫ(2fs1)によって、動作モードに対応した個数の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-8の必要な段数部分で巡回し、係数出力端子２３２に動作モードに対応した個数の係数データＣＯＥＦＩが循環的に出力される。
【００７３】
例えば、モード１、かつ記録モード時には、カメラの起動時に９個の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-4の９段のレジスタにセットされる。そして、通常の動作時には、この９個の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-4の９段のレジスタで巡回し、係数出力端子２３２にはこの９個の係数データＣＯＥＦＩが循環的に出力される。
【００７４】
上述したレート変換フィルタ５２Ｙでは、記録モード時は、レジスタ２０３-1〜２０３-3でそれぞれ入力データの２ｍサンプル単位でｎサンプルに間引き処理される。そして、そのｎサンプルに対して乗算器２０４-1〜２０４-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器２０６で加算されて、レート変換回路５０Ｙの出力データを構成するデータが形成される。また、レート変換フィルタ５２Ｙでは、再生モード時には、入力データの２ｍサンプルに対して乗算器２０４-1〜２０４-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器２０６で加算されて、レート変換回路５０Ｙの出力データを構成するデータが形成される。
【００７５】
図９は、ＦＩＦＯ回路５３Ｙの構成例を示している。このＦＩＦＯ回路５３Ｙは、デュアルポートＲＡＭ２５１を使用して構成される。データ入力端子２５２はＲＡＭ２５１のデータ入力端子ＤＩに接続され、データ出力端子２５３はＲＡＭ２５１のデータ出力端子ＤＯに接続される。
【００７６】
また、ＦＩＦＯ回路５３Ｙは、書き込みアドレス信号ＷＡＤを発生するカウンタ２５４を備えている。クロック入力端子２５５に入力される書き込みクロック信号ＷＣＫはＲＡＭ２５１に供給されると共に、カウンタ２５４のクロック端子ＣＫに供給される。また、カウンタ２５４には、信号入力端子２５６よりマスク信号ＭＳＫＢが供給される。そして、カウンタ２５４のカウント値がＲＡＭ２５１に書き込みアドレス信号ＷＡＤとして供給される。
【００７７】
ここで、カウンタ２５４は、マスク信号ＭＳＫＢが“１”であるときはクロック信号ＷＣＫによってカウント動作をし、一方マスク信号ＭＳＫＢが“０”であるときはクロック信号ＷＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【００７８】
また、ＦＩＦＯ回路５３Ｙは、読み出しアドレス信号ＲＡＤを発生するカウンタ２５７を備えている。クロック入力端子２５８に入力される読み出しみクロック信号ＲＣＫはＲＡＭ２５１に供給されると共に、カウンタ２５７のクロック端子ＣＫに供給される。また、カウンタ２５７には、信号入力端子２５９よりマスク信号ＭＳＫＡが供給される。そして、カウンタ２５７のカウント値がＲＡＭ２５１に読み出しアドレス信号ＲＡＤとして供給される。
【００７９】
ここで、カウンタ２５７は、マスク信号ＭＳＫＡが“１”であるときはクロック信号ＲＣＫによってカウント動作をし、一方マスク信号ＭＳＫＡが“０”であるときはクロック信号ＲＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【００８０】
また、カウンタ２５４，２５７には、システムコントローラからのモード信号ＭＯＤＥが信号入力端子２６０より供給される。そして、カウンタ２５４，２５７は、動作モードに応じて構成が変更される。すなわち、モード０、かつ記録モード時は３３進カウンタとされ、モード０、かつ再生モード時は、３３進カウンタとされ、モード１、かつ記録モード時は９進カウンタとされ、モード１、かつ再生モード時は１８進カウンタとされ、モード２、かつ記録モード時は６進カウンタとされ、モード２、かつ再生モード時は１２進カウンタとされ、モード３、かつ記録モード時は３進カウンタとされ、さらにモード３、かつ再生モード時は３進カウンタとされる。
【００８１】
このＦＩＦＯ回路５３Ｙでは、記録モード時は、データ入力端子２５２より供給される入力データがデュアルポートＲＡＭ２５１に順次書き込まれると共に、そのデータが出力データレートで順次読み出されて出力端子２５３に導出される。また、ＦＩＦＯ回路５３Ｙでは、再生モード時は、データ入力端子２５２より供給される入力データがデュアルポートＲＡＭ２５１に順次書き込まれると共に、そのデータが補間処理され、出力データレートで順次読み出されて出力端子２５３に導出される。ここで、補間処理は同一データが２度読みされることで行われる。
【００８２】
次に、図２に示すレート変換回路５０Ｙの動作について説明する。
【００８３】
まず、記録モード時の動作を説明する（図３の接続状態参照）。端子５９ＴY1に供給される２ｆs1レートの輝度データＹ(2fs1)はハーフバンドフィルタ５１Ｙに供給され、ｆs2／２に帯域が制限される。このハーフバンドフィルタ５１Ｙより出力されるｆs2／２に帯域が制限された２ｆs1レートの輝度データＹ(2fs1)はレート変換フィルタ５２Ｙに供給される。レート変換フィルタ５２Ｙでは、間引き処理およびフィルタ処理が行われ、出力輝度データＹ(fs2)を構成する輝度データが形成される。
【００８４】
また、レート変換フィルタ５２Ｙより出力される輝度データはＦＩＦＯ回路５３Ｙに供給され、ｆs2レートの輝度データＹ(fs2)が得られる。このＦＩＦＯ回路５３Ｙより出力されるｆs2レートの輝度データＹ(fs2)は丸め処理回路５４Ｙに供給され、スケーリング処理やクリップ処理、丸め処理が施される。そして、丸め処理回路５４Ｙより出力されるｆs2レートの輝度データＹ(fs2)は遅延回路５５Ｙに供給され、色差データに対する時間合わせが行われて端子５９ＴY2に導出される。
【００８５】
次に、再生モード時の動作を説明する（図４の接続状態参照）。端子５９ＴY2に供給されるｆs2レートの輝度データＹ(fs2)は遅延回路５５Ｙに供給され、色差データに対する時間合わせが行われてから０挿入回路５６Ｙに供給され、各サンプル間に０データが挿入されて２ｆs2レートの輝度データＹ(2fs2)が得られる。０挿入回路５６Ｙより出力される２ｆs2レートの輝度データＹ(2fs2)はハーフバンドフィルタ５１Ｙに供給され、ｆs2／２に帯域が制限される。
【００８６】
また、ハーフバンドフィルタ５１Ｙより出力されるｆs2／２に帯域が制限された２ｆs2レートの輝度データＹ(2fs2)はＦＩＦＯ回路５３Ｙに供給される。このＦＩＦＯ回路５３Ｙでは、データが補間処理され、２ｆs1レートの輝度データＹ(2fs1)が得られる。このＦＩＦＯ回路５３Ｙより出力される２ｆs1レートの輝度データＹ(2fs1)はレート変換フィルタ５２Ｙに供給される。レート変換フィルタ５２Ｙでは、フィルタ処理が行われて２fs1レートの出力輝度データＹ(2fs1)が形成される。そして、この２fs1レートの出力輝度データＹ(2fs1)は丸め処理回路５４Ｙに供給され、スケーリング処理やクリップ処理、丸め処理が施されて端子５９ＴY1に導出される。
【００８７】
次に、レート変換回路５０Ｙの具体的な動作例として、ｆs2＝１８ｆs1／１９の場合について説明する。
【００８８】
まず、記録モード時（１９→９のレート変換比）の動作例を、図１０のスペクトラムダイヤグラムおよび図１１のタイムチャートを参照して説明する。
【００８９】
端子５９ＴY1に供給される図１０Ａに示すようなスペクトラムの２ｆs1レートの輝度データＹ(2fs1)［帯域：０〜ｆs1］は、図１０Ｂに示すような特性のハーフバンドフィルタ５１Ｙによってｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限され、図１０Ｃに示すようなスペクトラムの２ｆs1レートの輝度データＹ(2fs1)［帯域：０〜ｆs2／２］としてレート変換フィルタ５２Ｙに供給される。
【００９０】
すなわち、例えば図１１Ａに示すような２ｆs1レートのサンプル列｛ｂn｝で構成される輝度データＹ(2fs1)が、ハーフバンドフィルタ５１Ｙによりｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限されて、レート変換フィルタ５２Ｙに供給される。
【００９１】
レート変換フィルタ５２Ｙでは、入力される２ｆs1レートのサンプル列{ｂn}に対して、図１１Ｂに示すように、各サンプル間を９等分し、サンプル〈ｂm〉が存在する点〔図１１Ｂに〇で示す〕は元のサンプル｛ｂn｝とし、サンプル〈ｂm〉が存在しない点に零のサンプルを挿入し、９×２ｆs1＝１８ｆs1レートのサンプル列｛ｂP｝に変換する。そして、同じく１８ｆs1レートで表されるレート変換フィルタ５２Ｙのインパルス応答｛ｈP ｝と、上述の１８ｆs1レートのサンプル列｛ｂP ｝とのコンボリューションをとることにより、１８ｆs1レートの補間サンプル列を生成する。なお、図１１Ｂには、レート変換フィルタ５２Ｙによる仮想的な補間サンプル列を×で示し、ｆs2レートの出力サンプル列{ｃn}を◎で示してある。
【００９２】
レート変換フィルタ５２Ｙは、図１０Ｄに示すように、ｋ×１８ｆs1±ｆs2／２（ｋ：整数）を通過帯域とし、それ以外のｇ×２ｆs1±ｆs2／２（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｙから供給される２ｆs1レートの輝度データＹ(2fs1)について、図１０Ｃに示す２ｆs1，４ｆs１，・・・，１６ｆs1の２ｆs1サンブリングキャリア成分を抑圧する。これにより、２ｆs1レートの輝度データＹ(2fs1)は、図１０Ｅに示すように、９倍の１８ｆs1レートにアップレート変換された輝度データＹ(18fs1)となる。この１８ｆs1レートの輝度データＹ(18fs1)の帯域特性は、ハーフバンドフィルタ５１Ｙにより規定されたｆs2レートのナイキスト特性となっている。
【００９３】
ここで、上述した１８fs1レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｙより１８ｆs1レートの信号を１９サンプル毎にダウンサンプルしたｆs2レートのサンプル列 ｛ｃn ｝が得られる。この場合、上述した１８ｆs1レートのインパルス応答{ｈP｝と、１８ｆs1レートのサンプル列{ｂP }とのコンボリューションは、サンプル列｛ｂP ｝が非零サンプル｛ｂm｝の際のみ実行されればよく、例えば、
の演算が行われる。なお、図１０Ｆはｆs2レートのサンプリングキャリアを示している。端子５９ＴY2には、図１０Ｇに示すようなスペクトラムのｆs2レートの輝度データＹ(fs2)［帯域：０〜ｆs2／２］が出力される。
【００９４】
ところで、上述したようにハーフバンドフィルタ５１Ｙは、記録モード時には、レート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｙの特性は、図１０Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｙの特性は、図１０Ｄに示すように、高域が減衰した特性となっている。
【００９５】
図１２は、記録モード時におけるハーフバンドフィルタ５１Ｙの特性を示しており、図１３、図１４は、記録モード時におけるレート変換フィルタ５２Ｙの特性を示している。そして、図１５は、記録モード時におけるハーフバンドフィルタ５１Ｙとレート変換フィルタ５２Ｙの合成特性を示しており、レート変換フィルタ５２Ｙによる高域減衰が補正されていることがわかる。
【００９６】
なお、レート変換フィルタ５２Ｙにおける係数ｈ-13〜ｈ13は、例えばｈ-13＝４，ｈ-12＝６，ｈ-11＝９，ｈ-10＝１５，ｈ-9＝２１，ｈ-8＝２９，ｈ-7＝３８，ｈ-6＝４８，ｈ-5＝５９，ｈ-4＝６５，ｈ-3＝７４，ｈ-2＝８１，ｈ-1＝８４，ｈ0＝８６，ｈ1＝８４，ｈ2＝８１，ｈ3＝７４，ｈ4＝６５，ｈ5＝５９，ｈ6＝４８，ｈ7＝３８，ｈ8＝２９，ｈ9＝２１，ｈ10＝１５，ｈ11＝９，ｈ12＝６，ｈ13＝４のように設定されている。
【００９７】
次に、記録モード時（１９→９のレート変換比）におけるレート変換フィルタ５２Ｙ（図６に図示）およびＦＩＦＯ回路５３Ｙ（図９に図示）の動作を、図１６および図１７のタイミングチャートを使用して説明する。
【００９８】
記録モード時には、マスク信号ＭＳＫＡは図１６Ｆに示すように、常に“１”の状態にあり、レジスタ２０２-1，２０２-2，２０２-3は、クロック信号ＣＫ(2fs1)による通常のＤフリップフロップ動作をする。そのため、レート変換フィルタ５２Ｙのデータ入力端子２０１に図１６Ｂに示すような２ｆs1レートのサンプル列｛ｂn｝が供給されるとき、レジスタ２０２-1，２０２-2，２０２-3の出力側には、それぞれ図１６Ｃ，Ｄ，Ｅに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。なお、図１６Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。
【００９９】
また、記録モード時には、マスク信号ＭＳＫＢは図１６Ｇに示すように変化するため、レジスタ２０３-1，２０３-2，２０３-3では、それぞれレジスタ２０２-1，２０２-2，２０２-3の出力データの１９サンプルに対して９サンプルに間引き処理される。そのため、レジスタ２０３-1，２０３-2，２０３-3の出力側には、それぞれ図１６Ｈ，Ｉ，Ｊに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器２０４-1，２０４-2，２０４-3で、それぞれ図１６Ｋ，Ｌ，Ｍに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１００】
そして、乗算器２０４-1，２０４-2，２０４-3の出力データが加算器２０６に供給されて加算され、この加算器２０６からは図１６Ｎに示すように、レート変換回路５０Ｙの出力輝度データＹ(fs2)を構成するサンプル列｛ｃn｝が得られ、レート変換フィルタ５２Ｙのデータ出力端子２０８には、図１６Ｐに示すようなサンプル列｛ｃn｝が出力される。
【０１０１】
このようにレート変換フィルタ５２Ｙより出力されるサンプル列｛ｃｎ｝は、図１７Ｄに示すようにＦＩＦＯ回路５３Ｙのデータ入力端子２５２に供給される。この場合、カウンタ２５４のカウント値、従ってデュアルポートＲＡＭ２５１の書き込みアドレス信号ＷＡＤは例えば図１７Ｅに示すように変化し、サンプル列｛ｃｎ｝はＲＡＭ２５１に順次書き込まれる。
【０１０２】
また、カウンタ２５７のカウント値、従ってＲＡＭ２５１の読み出しアドレス信号ＲＡＤは図１７Ｇに示すように変化し、ＲＡＭ２５１より上述のサンプル列｛ｃn｝の各サンプルがｆs2レートで順次読み出される。したがって、ＦＩＦＯ回路５３Ｙのデータ出力端子２５３には、図１７Ｈに示すようなｆs2レートのサンプル列｛ｃn｝が出力される。なお、図１７Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示しており、図１７Ｂはマスク信号ＭＳＫＡを示しており、図１７Ｃはマスク信号ＭＳＫＢを示している。さらに、図１７Ｆは、ｆs2レートのクロック信号ＣＫ(fs2）を示している。
【０１０３】
次に、再生モード時（１８→１９のレート変換比）の動作例を、図１８のスペクトラムダイヤグラムおよび図１９のタイムチャートを参照して説明する。
【０１０４】
端子５９ＴY2に供給される図１８Ａに示すスペクトラムのｆs2レートの輝度データＹ(fs2)［帯域：０〜ｆs2／２］は、０挿入回路５６Ｙにより各サンプル間に０データが挿入されて、２ｆs2レートの輝度データＹ(2fs2）となる。そして、この２fs2レートの輝度データＹ(2fs2）は、図１８Ｂに示すような特性のハーフバンドフィルタ５１Ｙによってｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限され、図１８Ｃに示すようなスペクトラムの２ｆs2レートの輝度データＹ(2fs2)［帯域：０〜ｆs2／２］として、ＦＩＦＯ回路５３Ｙを介してレート変換フィルタ５２Ｙに供給される。
【０１０５】
すなわち、例えば図１９Ａに示すようなｆs2レートのサンプル列｛ａn｝で構成される輝度データＹ(fs2)が、０挿入回路５６Ｙに供給されてサンプル間に０データが挿入されることで２ｆs2レートに変換され、さらにハーフバンドフィルタ５１Ｙによりｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限されて、図１９Ａに示すような２fs2レートのサンプル列｛ｂn｝で構成される輝度データＹ(2fs2）となる。そして、この２fs2レートのサンプル列｛ｂn｝がレート変換フィルタ５２Ｙに供給される。
【０１０６】
レート変換フィルタ５２Ｙでは、入力される２ｆs2レートのサンプル列{ｂn}に対して、図１９Ｂに示すように、各サンプル間を１９等分し、サンプル〈ｂm〉が存在する点〔図１９Ｂに〇で示す〕は元のサンプル｛ｂn｝とし、サンプル〈ｂm〉が存在しない点に零のサンプルを挿入し、１９×２ｆs2＝３８ｆs2レートのサンプル列｛ｂP｝に変換する。そして、同じく３８ｆs2レートで表されるレート変換フィルタ５２Ｙのインパルス応答｛ｈP ｝と、上述の３８ｆs2レートのサンプル列｛ｂP ｝とのコンボリューションをとることにより、３８ｆs2レートの補間サンプル列を生成する。なお、図１９Ｂには、レート変換フィルタ５２Ｙによる仮想的な補間サンプル列を×で示し、２ｆs1レートの出力サンプル列{ｃn}を●で示してある。
【０１０７】
レート変換フィルタ５２Ｙは、図１８Ｄに示すように、ｋ×３８ｆs2±ｆs2／２（ｋ：整数）を通過帯域とし、それ以外のｇ×２ｆs2±ｆs2／２（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｙから供給される２ｆs2レートの輝度データＹ(2fs2)について、図１８Ｃに示す２ｆs2，４ｆs2，・・・，３６ｆs2の２ｆs2サンブリングキャリア成分を抑圧する。これにより、２ｆs2レートの輝度データＹ(2fs2)は、図１８Ｅに示すように、１９倍の３８ｆs2レートにアップレート変換された輝度データＹ(38fs2)となる。この３８ｆs2レートの輝度データＹ(38fs2)の帯域特性は、ハーフバンドフィルタ５１Ｙにより規定されたｆs2レートのナイキスト特性となっている。
【０１０８】
ここで、上述した３８fs2レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｙより３８ｆs2レートの信号を１８サンプル毎にダウンサンプルした２ｆs1レートのサンプル列 ｛ｃn｝が得られる。この場合、上述した３８ｆs2レートのインパルス応答{ｈP｝と、３８ｆs2レートのサンプル列{ｂP }とのコンボリューションは、サンプル列｛ｂP｝が非零サンプル｛ｂm｝の際のみ実行されればよく、例えば、
の演算が行われる。なお、図１８Ｆは２ｆs1レートのサンプリングキャリアを示している。端子５９ＴY1には、図１８Ｇに示すようなスペクトラムの２ｆs1レートの輝度データＹ(2fs1)［帯域：０〜ｆs2／２］が出力される。
【０１０９】
ところで、上述したようにハーフバンドフィルタ５１Ｙは、再生モード時には、信号処理部６のＤ／Ａ変換器６１Ｙ（図１参照）のアパーチャ効果による高域減衰、さらにはレート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｙの特性は、図１８Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｙの特性は、図１８Ｄに示すように、高域が減衰した特性となっている。
【０１１０】
なお、レート変換フィルタ５２Ｙにおける係数ｈ-28〜ｈ28は、例えばｈ-28＝３，ｈ-27＝４，ｈ-26＝４，ｈ-25＝６，ｈ-24＝７，ｈ-23＝９，ｈ-22＝１１，ｈ-21＝１４，ｈ-20＝１７，ｈ-19＝２０，ｈ-18＝２４，ｈ-17＝２８，ｈ-16＝３１，ｈ-15＝３６，ｈ-14＝４１，ｈ-13＝４６，ｈ-12＝５１，ｈ-11＝５７，ｈ-10＝６２，ｈ-9＝６３，ｈ-8＝６７，ｈ-7＝７３，ｈ-6＝７６，ｈ-5＝８０，ｈ-4＝８３，ｈ-3＝８６，ｈ-2＝８６，ｈ-1＝８７，ｈ0＝８８，ｈ1＝８７，ｈ2＝８６，ｈ3＝８６，ｈ4＝８３，ｈ5＝８０，ｈ6＝７６，ｈ7＝７３，ｈ8＝６７，ｈ9＝６３，ｈ10＝６２，ｈ11＝５７，ｈ12＝５１，ｈ13＝４６，ｈ14＝４１，ｈ15＝３６，ｈ16＝３１，ｈ17＝２８，ｈ18＝２４，ｈ19＝２０，ｈ20＝１７，ｈ21＝１４，ｈ22＝１１，ｈ23＝９，ｈ24＝７，ｈ25＝６，ｈ26＝４，ｈ27＝４，ｈ28＝３のように設定されている。
【０１１１】
図２０は、再生モード時におけるハーフバンドフィルタ５１Ｙの特性を示しており、図２１、図２２は、再生モード時におけるレート変換フィルタ５２Ｙの特性を示している。そして、図２３は、再生モード時におけるハーフバンドフィルタ５１Ｙとレート変換フィルタ５２Ｙの合成特性を示しており、レート変換フィルタ５２Ｙによる高域減衰が補正されていることがわかる。しかも、この合成特性はさらに高域が強調される特性となっており、これにより上述したＤ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰が補正されることとなる。
【０１１２】
次に、再生モード時（１８→１９のレート変換比）におけるＦＩＦＯ回路５３Ｙ（図９に図示）およびレート変換フィルタ５２Ｙ（図６に図示）の動作を、図２４および図２５のタイミングチャートを使用して説明する。
【０１１３】
ＦＩＦＯ回路５３Ｙのデータ入力端子２５２に、図２４Ｂに示すような２ｆs2レートのサンプル列｛ｂｎ｝が供給される。なお、図２４Ａは２ｆs2レートのクロック信号ＣＫ(2fs2)を示し、図２４Ｄは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。再生モード時には、マスク信号ＭＳＫＢは図２４Ｆに示すように、常に“１”の状態にある。そのため、カウンタ２５４のカウント値、従ってデュアルポートＲＡＭ２５１の書き込みアドレス信号ＷＡＤは例えば図２４Ｃに示すように変化し、サンプル列｛ｂｎ｝はＲＡＭ２５１に順次書き込まれる。
【０１１４】
また、再生モード時には、マスク信号ＭＳＫＡは図２４Ｅに示すように変化するため、カウンタ２５７のカウント値、従ってＲＡＭ２５１の読み出しアドレス信号ＲＡＤは図２４Ｇに示すように変化し、ＲＡＭ２５１より上述のサンプル列｛ｂn｝の各サンプルが２ｆs1レートで順次読み出される。この場合、マスク信号ＭＳＫＡがクロック信号ＣＫ(2fs1)の１９クロック毎に１クロック時間だけ“０”となり、カウンタ２５７のカウント動作が停止する。
【０１１５】
そのため、ＲＡＭ２５１からはサンプル列｛ｂn｝の１８サンプル毎に同一データが２度読みされる。つまり、ＲＡＭ２５１からの読み出し時に、サンプル列｛ｂn｝の１８サンプルが１９サンプルになるように補間処理されることとなる。したがって、ＦＩＦＯ回路５３Ｙのデータ出力端子２５３には、図２４Ｈに示すような補間処理された２ｆs1レートのサンプル列｛ｂn｝が出力される。
【０１１６】
このようにＦＩＦＯ回路５３Ｙより出力される２ｆs1レートのサンプル列｛ｂn｝は、図２５Ｄに示すようにレート変換フィルタ５２Ｙのデータ入力端子２０１に供給される。なお、図２５Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示し、図２５Ｂはマスク信号ＭＳＫＡを示し、図２５Ｃはマスク信号ＭＳＫＢを示している。
【０１１７】
データ入力端子２０１に、上述した２ｆs1レートのサンプル列｛ｂn｝が供給されるとき、レジスタ２０２-1，２０２-2，２０２-3の出力側には、それぞれ図２５Ｅ，Ｆ，Ｇに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。そして、レジスタ２０３-1，２０３-2，２０３-3の出力側には、それぞれ図２５Ｈ，Ｉ，Ｊに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器２０４-1，２０４-2，２０４-3で、それぞれ図２５Ｋ，Ｌ，Ｍに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１１８】
そして、乗算器２０４-1，２０４-2，２０４-3の出力データが加算器２０６に供給されて加算される。この加算器２０６からは、図２５Ｎに示すようにレート変換回路５０Ｙの出力輝度データＹ(2fs1)を構成するサンプル列｛ｃn｝が得られ、レート変換フィルタ５２Ｙのデータ出力端子２０８には、図２５Ｐに示すような２fs1レートのサンプル列｛ｃn｝が出力される。
【０１１９】
図２６は、第２のディジタル演算部５を構成する色差信号用のレート変換回路５０Ｃの構成例を示している。
【０１２０】
このレート変換回路５０Ｃは、記録モード時にはｆs1レートの赤色差データＣR(ｆs1)および青色差データＣB(ｆs1)に対してマルチプレクス処理して２fs1レートの点順次色差データＣR／ＣB(2ｆs1)を得ると共に、再生モード時には２fs1レートの点順次色差データＣR／ＣB(2ｆs1)に対してデマルチプレクス処理をしてｆs1レートの赤色差データＣR(ｆs1)および青色差データＣB(ｆs1)を得るマルチプレクサ／デマルチプレクサ５５Ｃを有している。
【０１２１】
また、レート変換回路５０Ｃは、ナイキストフィルタとして機能するハーフバンドフィルタ５１Ｃと、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するためのレート変換フィルタ５２Ｃと、出力データレートのビデオデータを生成するためのＦＩＦＯ回路５３Ｃと、スケーリング処理、クリップ処理および丸め処理をする丸め処理回路５４Ｃと、各サンプル間に０データを挿入する０挿入回路５６Ｃとを有している。
【０１２２】
ハーフバンドフィルタ５１Ｃには、端子５１ＴC1より、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が供給され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が供給される。レート変換フィルタ５２Ｃには、記録モード時および再生モード時のいずれにおいても、端子５２ＴC1より２ｆs1レートのクロック信号ＣＫ(2fs1)が供給されると共に、端子５２ＴC2よりｆs1レートのクロック信号ＣＫ(fs1)が供給される。
【０１２３】
ＦＩＦＯ回路５３Ｃには、端子５３ＴC1より書き込みクロック信号ＷＣＫが供給されると共に、端子５３ＴC2より読み出しクロック信号ＲＣＫが供給される。クロック信号ＷＣＫとしては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。クロック信号ＲＣＫとしては、記録モード時はｆs2レートのクロック信号ＣＫ(fs2)が使用され、再生モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用される。また、このＦＩＦＯ回路５３Ｃには、端子５８ＴC2より上述した変換モードを示すモード信号ＭＯＤＥが供給される。
【０１２４】
また、レート変換回路５０Ｃは、上述した各回路の入出力を切り換えるための切換回路５７Ｃ1〜５７Ｃ5と、レート変換フィルタ５２ＣおよびＦＩＦＯ回路５３Ｃにマスク信号ＭＳＫＡ，ＭＳＫＢおよび整列信号ＡＬＩＧＮ０，ＡＬＩＧＮ１を供給するためのタイミング発生器５８Ｃとを有している。
【０１２５】
タイミング発生器５８Ｃには、端子５８ＴC1より水平同期信号ＨＤが供給されると共に、端子５８ＴC2よりモード信号ＭＯＤＥが供給される。そして、タイミング発生器５８Ｃでは、水平同期信号ＨＤおよびモード信号ＭＯＤＥに基づいて、マスク信号ＭＳＫＡ，ＭＳＫＢが形成される。記録モード時には、後述するようにレート変換フィルタ５２Ｃで間引き処理が行われるが、マスク信号ＭＳＫＢによって間引き数や間引きタイミングが決定される。また、再生モード時には、後述するようにＦＩＦＯ回路５３Ｃで補間処理が行われるが、マスク信号ＭＳＫＡによって補間数や補間タイミングが決定される。
【０１２６】
また、切換回路５７Ｃ1〜５７Ｃ5によって、上述した各回路は以下のように接続される。すなわち、記録モード時には入力端子となり、再生モード時には出力端子となる端子５９ＴCB，５９ＴCRは、マルチプレクサ／デマルチプレクサ５５Ｃの一側に接続され、このマルチプレクサ／デマルチプレクサ５５Ｃの他側は切換回路５７Ｃ1のＲ側の固定端子に接続されると共に、切換回路５７Ｃ5のＰ側の固定端子に接続される。
【０１２７】
記録モード時には出力端子となり、再生モード時には入力端子となる端子５９ＴC2は、切換回路５７Ｃ5のＲ側の固定端子に接続されると共に、０挿入回路５６Ｃの入力側に接続される。ハーフバンドフィルタ５１Ｃの入力側は切換回路５７Ｃ1の可動端子に接続され、その出力側は切換回路５７Ｃ2のＲ側の固定端子に接続されると共に、切換回路５７Ｃ3のＰ側の固定端子に接続される。
【０１２８】
レート変換フィルタ５２Ｃの入力側は切換回路５７Ｃ2の可動端子に接続され、その出力側は切換回路５７Ｃ3のＲ側の固定端子に接続されると共に、切換回路５７Ｃ4のＰ側の固定端子に接続される。ＦＩＦＯ回路５３Ｃの入力側は切換回路５７Ｃ3の可動端子に接続され、その出力側は切換回路５７Ｃ4のＲ側の固定端子に接続されると共に、切換回路５７Ｃ2のＰ側の固定端子に接続される。丸め処理回路５４Ｃの入力側は切換回路５７Ｃ4の可動端子に接続され、その出力側は切換回路５７Ｃ5の可動端子に接続される。また、０挿入回路５６Ｃの出力側は、切換回路５７Ｃ1のＰ側の固定端子に接続される。
【０１２９】
切換回路５７Ｃ1〜５７Ｃ5は、記録モード時にはＲ側に接続される。そのため、記録モード時におけるレート変換回路５０Ｃの接続状態は、図２７に示すようになる。一方、切換回路５７Ｃ1〜５７Ｃ5は、再生モード時にはＰ側に接続される。そのため、再生モード時におけるレート変換回路５０Ｃの接続状態は図２８に示すようになる。
【０１３０】
上述せずも、レート変換回路５０Ｃは、上述したレート変換回路５０Ｙと同様に、原理的に、ｍ，ｎを正の整数として、ｆs2＝ｆs1・ｎ／ｍなる関係にある周波数で、記録モード時には２ｍ→ｎのレート変換を行うと共に、再生モード時にはｎ→２ｍのレート変換を行うものであって、上述した表−１に示すように、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【０１３１】
図２９は、ハーフバンドフィルタ５１Ｃの構成例を示している。このハーフバンドフィルタ５１Ｃは、３５タップのＦＩＲ（finite impulse response）フィルタで構成される。
【０１３２】
データ入力端子３０１は、７０個のＤフリップフロップ３０２-0〜３０２-69の直列回路に接続される。また、Ｄフリップフロップ３０２-33，３０２-31，・・・，３０２-1の出力端子Ｑは、それぞれ加算器３０３-1，３０３-2，・・・，３０３-17の入力側に接続され、Ｄフリップフロップ１０２-37，１０２-39，・・・，１０２-69の出力端子Ｑはそれぞれ加算器３０３-1，３０３-2，・・・，３０３-17の入力側に接続される。
【０１３３】
また、Ｄフリップフロップ３０２-35の出力端子Ｑ、加算器３０３-1，３０３-2，・・・，３０３-17の出力側は、それぞれ係数ＣＦ0，ＣＦ1，ＣＦ2，・・・，ＣＦ17を掛算するための乗算器３０４-0，３０４-1，３０４-2，・・・，３０４-17の入力側に接続される。また、乗算器３０４-0，３０４-1，３０４-2，・・・，３０４-17の出力側は加算器３０５の入力側に接続される。そして、加算器３０５の出力側はＤフリップフロップ３０６のデータ端子Ｄに接続され、このＤフリップフロップ３０６の出力端子Ｑよりデータ出力端子３０７が導出される。
【０１３４】
Ｄフリップフロップ１０２-0〜１０２-69，３０６のクロック端子には、クロック入力端子３０８よりクロック信号が供給される。このクロック信号としては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。
【０１３５】
ハーフバンドフィルタ５１Ｃは、記録モード時には、データ入力端子３０１に点順次色差データＣB／ＣR(2fs1)として供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1）に対して、ｆs1の出力データレートで、ｆs2／４を通過帯域とし、ｆs2／２レートに対するナイキストフィルタとして機能する。
【０１３６】
また、ハーフバンドフィルタ５１Ｃは、再生モード時には、データ入力端子３０１に点順次色差データＣB／ＣR(fs2)として供給されるｆs2／２レートの色差データＣB(fs2/2)，ＣR(fs2/2）に対して、ｆs2の出力データレートで、ｆs2／を通過帯域とし、ｆs2／２レートに対するナイキストフィルタとして機能する。さらに、このハーフバンドフィルタ５１Ｃは、記録モード時にはレート変換フィルタ５２Ｃによる高域減衰を補正する機能を有し、再生モード時には信号処理部６のＤ／Ａ変換器６１ＣR，６１ＣBのアパーチャ効果による高域減衰を補正すると共に、レート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。
【０１３７】
そのため、ハーフバンドフィルタ５１Ｃにおける係数ＣＦ0〜ＣＦ17は、上述せずもシステムコントローラによって例えば以下のように設定される。すなわち、記録モード時には、ＣＦ0＝２６２，ＣＦ1＝１７３，ＣＦ2＝７，ＣＦ3＝−６６，ＣＦ4＝−２２，ＣＦ5＝３３，ＣＦ6＝２２，ＣＦ7＝−１７，ＣＦ8＝−１６，ＣＦ9＝５，ＣＦ10＝１４，ＣＦ11＝−１，ＣＦ12＝−１０，ＣＦ13＝０，ＣＦ14＝５，ＣＦ15＝２，ＣＦ16＝−３，ＣＦ17＝−１に設定される。
【０１３８】
また、再生モード時には、ＣＦ0＝２９４，ＣＦ1＝１７７，ＣＦ2＝−２３，ＣＦ3＝−７６，ＣＦ4＝５，ＣＦ5＝４３，ＣＦ6＝０，ＣＦ7＝−２８，ＣＦ8＝−１，ＣＦ9＝１８，ＣＦ10＝２，ＣＦ11＝−１３，ＣＦ12＝−１，ＣＦ13＝８，ＣＦ14＝０，ＣＦ15＝−４，ＣＦ16＝−１，ＣＦ17＝３に設定される。
【０１３９】
図３０は、レート変換フィルタ５２Ｃの構成例を示している。このレート変換フィルタ５２Ｃは、３タップのＦＩＲフィルタで構成される。
【０１４０】
データ入力端子４０１は、７個のレジスタ４０２-1〜４０２-7の直列回路に接続される。レジスタ４０２-1および４０２-2の出力側はそれぞれセレクタ４０３-1のａおよびｂの入力側に接続され、レジスタ４０２-3および４０２-4の出力側はそれぞれセレクタ４０３-2のａおよびｂの入力側に接続され、レジスタ４０２-5および４０２-6の出力側はそれぞれセレクタ４０３-3のａおよびｂの入力側に接続される。
【０１４１】
また、セレクタ４０３-1の出力側およびレジスタ４０３-3の出力側はそれぞれセレクタ４０４-1のｂおよびａの入力側に接続され、セレクタ４０３-2の出力側およびレジスタ４０３-5の出力側はそれぞれセレクタ４０４-2のｂおよびａの入力側に接続され、セレクタ４０３-3の出力側およびレジスタ４０３-7の出力側はそれぞれセレクタ４０４-3のｂおよびａの入力側に接続される。そして、セレクタ４０４-1，４０４-2，４０４-3の出力側は、それぞれレジスタ４０５-1，４０５-2，４０５-3の入力側に接続される。
【０１４２】
また、レジスタ４０５-1，４０５-2，４０５-3の出力側はそれぞれ係数ＡCOEF，ＢCOEF，ＣCOEFを掛算するための乗算器４０６-1，４０６-2，４０６-3の入力側に接続される。これら乗算器４０６-1，４０６-2，４０６-3には、それぞれ係数発生器４０７-1，４０７-2，４０７-3より係数ＡCOEF，ＢCOEF，ＣCOEFが供給される。また、乗算器４０６-1，４０６-2，４０６-3の出力側は加算器４０８の入力側に接続される。そして、加算器４０８の出力側はレジスタ４０９の入力側に接続され、このレジスタ４０９の出力側よりデータ出力端子４１０が導出される。
【０１４３】
レジスタ４０２-1〜４０２-7，４０５-1〜４０５-3，４０９には、クロック入力端子４１１より２ｆs1レートのクロック信号ＣＫ(2fs1）が供給される。レジスタ4０２-1〜4０２-7には、信号入力端子４１３よりマスク信号ＭＳＫＡが供給される。また、レジスタ4０５-1〜4０５-3、係数発生器４０７-1〜４０７-3およびレジスタ４０９には、信号入力端子４１４よりマスク信号ＭＳＫＢが供給される。
【０１４４】
レジスタ４０２-1〜４０２-7，４０５-1〜４０５-3，４０９は、それぞれ図７に示すようにセレクタ２２２とＤフリップフロップ２２３とで構成され、マスク信号ＭＳＫＡ／ＭＳＫＢが“１”であるときは通常のＤフリップフロップ動作をし、一方マスク信号ＭＳＫＡ／ＭＳＫＢが“０”であるときはデータの保持動作をする。
【０１４５】
係数発生器４０７-1〜４０７-3には、クロック入力端子４１２よりｆs1レートのクロック信号ＣＫ(fs1）が供給されると共に、信号入力端子４１５よりロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥおよび水平同期信号ＨＤが供給される。ロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥはシステムコントローラ（図示せず）より出力され、水平同期信号は同期信号発生器１１より出力される。
【０１４６】
上述したように係数発生器２０５-1〜２０５-3からは、それぞれ係数ＡCOEF，ＢCOEF，ＣCOEFが出力される。これらの係数ＡCOEF，ＢCOEF，ＣCOEFは、モード０〜モード３（表−１参照）、さらには記録モードや再生モードに応じた所定クロック毎に循環的に発生させればよい。
【０１４７】
例えば、モード０、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各７０サンプル単位で３３サンプルに間引き処理をし、その各３３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３３クロック毎に循環的に発生させればよい。また、モード０、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各３３サンプル単位で３５サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各３５サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３５クロック毎に循環的に発生させればよい。
【０１４８】
モード１、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１９サンプル単位で９サンプルに間引き処理をし、その各９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ９クロック毎に循環的に発生させればよい。また、モード１、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１８サンプル単位で１９サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その各１９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１９クロック毎に循環的に発生させればよい。
【０１４９】
モード２、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１３サンプル単位で６サンプルに間引き処理をし、その各６サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ６クロック毎に循環的に発生させればよい。また、モード２、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１２サンプル単位で１３サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各１３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１３クロック毎に循環的に発生させればよい。
【０１５０】
さらに、モード３、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各８サンプル単位で３サンプルに間引き処理をし、その各３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３クロック毎に循環的に発生させればよい。また、モード３、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各３サンプル単位で４サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各４サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ４クロック毎に循環的に発生させればよい。
【０１５１】
係数発生器４０７-1，４０７-2，４０７-3は、上述したレート変換フィルタ５２Ｙにおける係数発生器２０５-1，２０５-2，２０５-3（図８に図示）と同様に構成される。ただし、係数発生器４０７-1，４０７-2，４０７-3では、クロック入力端子２３５にｆs1レートのクロック信号ＣＫ(fs1）を入力する必要がある。
【０１５２】
また、セレクタ４０３-1〜４０３-3には、信号入力端子４１６より整列信号ＡＬＩＧＮ０が供給される。そして、セレクタ４０３-1〜４０３-3は、整列信号ＡＬＩＧＮ０が“１”であるときはａの入力側と出力側が接続された状態となり、逆に整列信号ＡＬＩＧＮ０が“０”であるときはｂの入力側と出力側が接続された状態となる。
【０１５３】
また、セレクタ４０４-1〜４０４-3には、信号入力端子４１７より整列信号ＡＬＩＧＮ１が供給される。そして、セレクタ４０４-1〜４０４-3は、整列信号ＡＬＩＧＮ１が“１”であるときはａの入力側と出力側が接続された状態となり、逆に整列信号ＡＬＩＧＮ１が“０”であるときはｂの入力側と出力側が接続された状態となる。
【０１５４】
上述したレート変換フィルタ５２Ｃでは、記録モード時は、レジスタ４０５-1〜４０５-3でそれぞれ点順次色差データＣB／ＣRとして供給される色差データＣB，ＣRの各２ｍサンプル単位でｎサンプルに間引き処理される。そして、その各ｎサンプルに対して乗算器４０６-1〜４０６-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器４０８で加算されて、レート変換回路５０Ｃの出力データを構成するデータが形成される。また、レート変換フィルタ５２Ｃでは、再生モード時には、点順次色差データＣB／ＣRとして供給される色差データＣB，ＣRの各２ｍサンプルに対して乗算器４０６-1〜４０６-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器４０８で加算されて、レート変換回路５０Ｃの出力データを構成するデータが形成される。
【０１５５】
図３１は、ＦＩＦＯ回路５３Ｃの構成例を示している。このＦＩＦＯ回路５３Ｃは、デュアルポートＲＡＭ４５１を使用して構成される。データ入力端子４５２はＲＡＭ４５１のデータ入力端子ＤＩに接続され、データ出力端子４５３はＲＡＭ４５１のデータ出力端子ＤＯに接続される。
【０１５６】
また、ＦＩＦＯ回路５３Ｃは、書き込みアドレス信号ＷＡＤを発生するカウンタ４５４を備えている。クロック入力端子４５５に入力される書き込みクロック信号ＷＣＫはＲＡＭ４５１に供給されると共に、カウンタ４５４のクロック端子ＣＫに供給される。また、カウンタ４５４には、信号入力端子４５６よりマスク信号ＭＳＫＢが供給される。そして、カウンタ４５４のカウント値がＲＡＭ４５１に書き込みアドレス信号ＷＡＤとして供給される。
【０１５７】
ここで、カウンタ４５４は、マスク信号ＭＳＫＢが“１”であるときはクロック信号ＷＣＫによってカウント動作をし、一方マスク信号ＭＳＫＢが“０”であるときはクロック信号ＷＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【０１５８】
また、ＦＩＦＯ回路５３Ｃは、読み出しアドレス信号ＲＡＤを発生するカウンタ４５７を備えている。クロック入力端子４５８に入力される読み出しみクロック信号ＲＣＫはＲＡＭ４５１に供給されると共に、カウンタ４５７のクロック端子ＣＫに供給される。また、カウンタ４５７には、信号入力端子４５９よりマスク信号ＭＳＫＡが供給される。そして、カウンタ４５７のカウント値がＲＡＭ４５１に読み出しアドレス信号ＲＡＤとして供給される。
【０１５９】
ここで、カウンタ４５７は、マスク信号ＭＳＫＡが“１”であるときはクロック信号ＲＣＫによってカウント動作をし、一方マスク信号ＭＳＫＡが“０”であるときはクロック信号ＲＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【０１６０】
また、カウンタ４５４，４５７には、システムコントローラからのモード信号ＭＯＤＥが信号入力端子４６０より供給される。そして、カウンタ４５４，４５７は、動作モードに応じて構成が変更される。すなわち、モード０、かつ記録モード時は３３進カウンタとされ、モード０、かつ再生モード時は、３３進カウンタとされ、モード１、かつ記録モード時は９進カウンタとされ、モード１、かつ再生モード時は１８進カウンタとされ、モード２、かつ記録モード時は６進カウンタとされ、モード２、かつ再生モード時は１２進カウンタとされ、モード３、かつ記録モード時は３進カウンタとされ、さらにモード３、かつ再生モード時は３進カウンタとされる。
【０１６１】
このＦＩＦＯ回路５３Ｃでは、記録モード時は、データ入力端子４５２より供給される点順次色差データＣＢ／ＣＲがデュアルポートＲＡＭ４５１に順次書き込まれると共に、そのデータが出力データレートで順次読み出されて出力端子４５３に導出される。また、ＦＩＦＯ回路５３Ｃでは、再生モード時は、データ入力端子４５２より供給される点順次色差データＣＢ／ＣＲがデュアルポートＲＡＭ４５１に順次書き込まれると共に、そのデータが補間処理され、出力データレートで順次読み出されて出力端子４５３に導出される。ここで、補間処理は同一データが２度読みされることで行われる。
【０１６２】
次に、図２６に示すレート変換回路５０Ｃの動作について説明する。
【０１６３】
まず、記録モード時の動作を説明する（図２７の接続状態参照）。端子５９ＴCB，５９ＴCRにそれぞれ供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1)はマルチプレクサ／デマルチプレクサ５５Ｃに供給されてマルチプレクス処理され、２fs1レートの点順次色差データＣB／ＣR(2fs1)が形成される。この２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はハーフバンドフィルタ５１Ｃに供給され、色差データＣB(fs1)，ＣR(fs1)のそれぞれがｆs2／４に帯域制限される。このハーフバンドフィルタ５１Ｃより出力される２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はレート変換フィルタ５２Ｃに供給される。レート変換フィルタ５２Ｃでは、間引き処理およびフィルタ処理が行われ、出力点順次色差データＣB／ＣR(fs2)を構成する点順次色差データＣB／ＣRが形成される。
【０１６４】
また、レート変換フィルタ５２Ｃより出力される点順次色差データＣB／ＣRはＦＩＦＯ回路５３Ｃに供給され、ｆs2レートの点順次色差データＣB／ＣR(fs2)が得られる。このＦＩＦＯ回路５３Ｃより出力されるｆs2レートの点順次色差データＣB／ＣR(fs2)は丸め処理回路５４Ｃに供給され、スケーリング処理やクリップ処理、丸め処理が施される。そして、丸め処理回路５４Ｃより出力されるｆs2レートの点順次色差データＣB／ＣR(fs2)は端子５９ＴC2に導出される。
【０１６５】
次に、再生モード時の動作を説明する（図２８の接続状態参照）。端子５９ＴC2に供給されるｆs2レートの点順次色差データＣB／ＣR(fs2)は０挿入回路５６Ｃに供給され、ｆs2／２レートの色差データＣB(fs2)，ＣR(fs2)の各サンプル間に０データが挿入されてｆs2レートの色差データＣB(fs2)，ＣR(fs2)からなる２fs2レートの点順次色差データＣB／ＣR(2fs2)が得られる。この０挿入回路５６Ｃより出力される２ｆs2レートの点順次色差データＣB／ＣR(2fs2)はハーフバンドフィルタ５１Ｃに供給され、色差データＣB(fs2)，ＣR(fs2)のそれぞれがｆs2／４に帯域制限される。
【０１６６】
また、ハーフバンドフィルタ５１Ｃより出力される２ｆs2レートの点順次色差データＣB／ＣR(2fs2)はＦＩＦＯ回路５３Ｃに供給される。このＦＩＦＯ回路５３Ｃでは、データの補間処理が行われ、２ｆs1レートの点順次色差データＣB／ＣR(2fs1)が得られる。このＦＩＦＯ回路５３Ｃより出力される２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はレート変換フィルタ５２Ｃに供給される。レート変換フィルタ５２Ｃでは、フィルタ処理が行われ、２fs1レートの出力点順次色差データＣB／ＣR(2fs1)が形成される。
【０１６７】
レート変換フィルタ５２Ｃより出力される２fs1レートの点順次色差データＣB／ＣR(2fs1)は、丸め処理回路５４Ｃに供給されてスケーリング処理やクリップ処理、丸め処理が施される。そして、この丸め処理回路５４Ｃより出力される２fs1レートの点順次色差データＣB／ＣR(2fs1)はマルチプレクサ／デマルチプレクサ５５Ｃに供給されてデマルチプレクス処理され、端子５９ＴCB，５９ＴCRにそれぞれｆs1レートの色差データＣB(fs1)，ＣR(fs1)が導出される。
【０１６８】
次に、レート変換回路５０Ｃの具体的な動作例として、ｆs2＝１８ｆs1／１９の場合について説明する。
【０１６９】
まず、記録モード時（１９→９のレート変換比）の動作例を、図３２のスペクトラムダイヤグラムおよび図３３のタイムチャートを参照して説明する。
【０１７０】
端子５９ＴCB，５９ＴCRに供給される図３２Ａに示すようなスペクトラムのｆs1レートの色差データＣB(fs1)，ＣR(fs1)［帯域：０〜ｆs1／２］は、図３２Ｂに示すような特性のハーフバンドフィルタ５１Ｃによってｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限され、図３２Ｃに示すようなスペクトラムのｆs1レートの色差データＣB(fs1)，ＣR(fs1)［帯域：０〜ｆs2／４］としてレート変換フィルタ５２Ｃに供給される。
【０１７１】
例えば、図３３Ａに示すようなｆs1レートのサンプル列｛Ｂn｝で構成される青色差データＣB(fs1)とｆs1レートのサンプル列｛Ｒn｝で構成される赤色差データＣＲ(fs1)とが、ハーフバンドフィルタ５１Ｃにより、それぞれｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限されて、レート変換フィルタ５２Ｃに供給される。
【０１７２】
レート変換フィルタ５２Ｃでは、入力されるｆs1レートのサンプル列｛Ｂn｝，｛Ｒn｝に対して、それぞれ図３３Ｂに示すように、各サンプル間を９等分し、サンプル〈Ｂm〉，〈Ｒm〉が存在する点〔図３３Ｂに〇で示す〕は元のサンプル｛Ｂn｝，｛Ｒn｝とし、サンプル〈Ｂm〉，〈Ｒm〉が存在しない点に零のサンプルを挿入し、
９×ｆs1＝９ｆs1レートのサンプル列｛ＢP｝，｛ＲP｝に変換する。そして、同じく９ｆs1レートで表されるレート変換フィルタ５２Ｃのインパルス応答｛ｈP ｝と、上述の９ｆs1レートのサンプル列｛ＢP｝，｛ＲP｝とのコンボリューションをとることにより、９ｆs1レートの補間サンプル列を生成する。
【０１７３】
なお、図３３Ｂには、レート変換フィルタ５２Ｃによる仮想的な補間サンプル列を×で示し、ｆs2／２レートの出力サンプル列{ＢＯn}，{ＲＯn}を◎で示してある。
【０１７４】
レート変換フィルタ５２Ｃは、図３２Ｄに示すように、ｋ×９ｆs1±ｆs2／４（ｋ：整数）を通過帯域とし、それ以外のｇ×ｆs1±ｆs2／４（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｃから供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1)について、図３２Ｃに示すｆs1，２ｆs１，・・・，８ｆs1のｆs1サンブリングキャリア成分を抑圧する。これにより、ｆs1レートの色差データＣB(fs1)，ＣR(fs1)は、図３２Ｅに示すように、９倍の９ｆs1レートにアップレート変換された色差データＣB(9fs1)，ＣR(9fs1)となる。この９ｆs1レートの色差データＣB(9fs1)，ＣR(9fs1)の帯域特性は、ハーフバンドフィルタ５１Ｃにより規定されたｆs2／２レートのナイキスト特性となっている。
【０１７５】
ここで、上述した９fs1レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｃより９ｆs1レートの信号を１９サンプル毎にダウンサンプルしたｆs2／２レートのサンプル列 ｛ＢＯn ｝，｛ＲＯn｝が得られる。この場合、上述した９ｆs1レートのインパルス応答{ｈP｝と、９ｆs1レートのサンプル列{ＢP }，｛ＲP｝とのコンボリューションは、サンプル列{ＢP }，｛ＲP｝が非零サンプル｛Ｂm｝，｛Ｒm｝の際のみ実行されればよく、例えば、
の演算が行われる。なお、図３２Ｆはｆs2／２レートのサンプリングキャリアを示している。端子５９ＴC2には、図３２Ｇに示すようなスペクトラムのｆs2／２レートの色差データＣB(fs2/2)，ＣR(fs2/2)［帯域：０〜ｆs2／４］が点順次色差データＣB／ＣR(fs2)として出力される。
【０１７６】
ところで、上述したようにハーフバンドフィルタ５１Ｃは、記録モード時には、レート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｃの特性は、図３２Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｃの特性は、図３２Ｄに示すように、高域が減衰した特性となっている。
【０１７７】
なお、レート変換フィルタ５２Ｃにおける記録モード時の係数ｈ-13〜ｈ13は、上述したレート変換フィルタ５２Ｙにおける記録モード時の係数ｈ-13〜ｈ13と同様に設定される。
【０１７８】
次に、記録モード時（１９→９のレート変換比）におけるレート変換フィルタ５２Ｃ（図３０に図示）およびＦＩＦＯ回路５３Ｃ（図３１に図示）の動作を、図３４および図３５のタイミングチャートを使用して説明する。
【０１７９】
記録モード時には、マスク信号ＭＳＫＡは図３４Ｉに示すように、常に“１”の状態にあり、レジスタ４０２-1〜４０２-7は、クロック信号ＣＫ(2fs1)による通常のＤフリップフロップ動作をする。また、記録モード時には、整列信号ＡＬＩＧＮ０，ＡＬＩＧＮ１は図３４Ｇ，Ｈに示すように常に“０”の状態にあり、セレクタ４０３-1〜４０３-3，４０４-1〜４０４-3は、ｂの入力側が出力側に接続される。
【０１８０】
そのため、レート変換フィルタ５２Ｃのデータ入力端子４０１に、図３４Ｃに示すような２ｆs1レートの点順次色差データＣB／ＣR(2fs1)を構成するサンプル列｛Ｂn，Ｒn｝が供給されるとき、セレクタ４０４-1，４０４-2，４０４-3の出力側には、それぞれ図３４Ｄ，Ｅ，Ｆに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。なお、図３４Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示し、図３４Ｂはｆs1レートのクロック信号ＣＫ(fs1)を示している。
【０１８１】
また、記録モード時には、マスク信号ＭＳＫＢは図３４Ｊに示すように変化するため、レジスタ４０５-1，４０５-2，４０５-3では、それぞれセレクタ４０４-1，４０４-2，４０４-3より出力される色差データＣB，ＣRの各１９サンプル毎に９サンプルに間引き処理される。そのため、レジスタ４０５-1，４０５-2，４０５-3の出力側には、それぞれ図３４Ｋ，Ｌ，Ｍに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器４０６-1，４０６-2，４０６-3で、それぞれ図３４Ｎ，Ｐ，Ｑに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１８２】
そして、乗算器４０６-1，４０６-2，４０６-3の出力データが加算器４０８に供給されて加算され、この加算器４０８からは図３４Ｒに示すように、レート変換回路５０Ｃの出力点順次色差データＣB／ＣR(fs2)を構成するサンプル列｛ＢＯn，ＲＯn｝が得られ、レート変換フィルタ５２Ｃのデータ出力端子４１０には、図３４Ｓに示すようなサンプル列｛ＢＯn，ＲＯn｝が出力される。
【０１８３】
このようにレート変換フィルタ５２Ｃより出力されるサンプル列｛ＢＯｎ，ＲＯｎ｝は、図３５Ｄに示すようにＦＩＦＯ回路５３Ｃのデータ入力端子４５２に供給される。この場合、カウンタ４５４のカウント値、従ってデュアルポートＲＡＭ４５１の書き込みアドレス信号ＷＡＤは例えば図３５Ｅに示すように変化し、サンプル列｛ＢＯｎ，ＲＯｎ｝はＲＡＭ４５１に順次書き込まれる。
【０１８４】
また、カウンタ４５７のカウント値、従ってＲＡＭ４５１の読み出しアドレス信号ＲＡＤは図３５Ｇに示すように変化し、ＲＡＭ４５１より上述のサンプル列｛ＢＯn，ＲＯn｝の各サンプルがｆs2レートで順次読み出される。したがって、ＦＩＦＯ回路５３Ｃのデータ出力端子４５３には、図３５Ｈに示すようなｆs2レートのサンプル列｛ＢＯn，ＲＯn｝が出力される。
【０１８５】
なお、図３５Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示しており、図３５Ｂはマスク信号ＭＳＫＡを示しており、図３５Ｃはマスク信号ＭＳＫＢを示している。さらに、図３５Ｆは、ｆs2レートのクロック信号ＣＫ(fs2）を示している。
【０１８６】
次に、再生モード時（１８→１９のレート変換比）の動作例を、図３６のスペクトラムダイヤグラムおよび図３７のタイムチャートを参照して説明する。
【０１８７】
端子５９ＴC2に供給される点順次色差データＣB／ＣR(fs2)を構成し、図３６Ａに示すスペクトラムのfs2/2レートの色差データＣB(fs2/2)，ＣR(fs2/2)［帯域：０〜ｆs2／４］は、０挿入回路５６Ｃにより各サンプル間に０データが挿入されて、ｆs2レートの色差データＣB(fs2)，ＣR(fs2)となる。そして、このfs2レートの色差データＣB(fs2)，ＣR(fs2)は、図３６Ｂに示すような特性のハーフバンドフィルタ５１Ｃによってｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限され、図３６Ｃに示すようなスペクトラムのｆs2レートの色差データＣB(fs2)，ＣR(fs2)［帯域：０〜ｆs2／４］として、ＦＩＦＯ回路５３Ｃを介してレート変換フィルタ５２Ｃに供給される。
【０１８８】
すなわち、例えば図３７Ａに示すようなｆs2／２レートのサンプル列｛Ｂａn｝，｛Ｒａn｝で構成される色差データＣB(fs2/2)，ＣR(fs2/2)が、それぞれ０挿入回路５６Ｃに供給されてサンプル間に０データが挿入されることでｆs2レートに変換され、さらにハーフバンドフィルタ５１Ｃによりｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限されて、図３７Ａに示すようなfs2レートのサンプル列｛Ｂn｝，｛Ｒn｝で構成される色差データＣB(fs2)，ＣR(fs2)となる。そして、このfs2レートのサンプル列｛Ｂn｝，｛Ｒn｝がレート変換フィルタ５２Ｃに供給される。
【０１８９】
レート変換フィルタ５２Ｃでは、入力されるｆs2レートのサンプル列｛Ｂn｝，｛Ｒn｝に対して、図３７Ｂに示すように、各サンプル間を１９等分し、サンプル〈Ｂm〉，〈Ｒm〉が存在する点〔図３７Ｂに〇で示す〕は元のサンプル｛Ｂn｝，｛Ｒn｝とし、サンプル〈Ｂm〉，〈Ｒm〉が存在しない点に零のサンプルを挿入し、１９×ｆs2＝１９ｆs2レートのサンプル列｛ＢP｝，｛ＲP｝に変換する。そして、同じく１９ｆs2レートで表されるレート変換フィルタ５２Ｃのインパルス応答｛ｈP ｝と、上述の１９ｆs2レートのサンプル列｛ＢP｝，｛ＲP｝とのコンボリューションをとることにより、１９ｆs2レートの補間サンプル列を生成する。なお、図３７Ｂには、レート変換フィルタ５２Ｃによる仮想的な補間サンプル列を×で示し、ｆs1レートの出力サンプル列{ＢＯn}，｛ＲＯn｝を●で示してある。
【０１９０】
レート変換フィルタ５２Ｃは、図３６Ｄに示すように、ｋ×１９ｆs2±ｆs2／４（ｋ：整数）を通過帯域とし、それ以外のｇ×ｆs2±ｆs2／４（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｃから供給されるｆs2レートの色差データＣB(fs2)，ＣR(fs2)について、図３６Ｃに示すｆs2，２ｆs2，・・・，１８ｆs2のｆs2サンブリングキャリア成分を抑圧する。これにより、ｆs2レートの色差データＣB(fs2)，ＣR(fs2)は、図３６Ｅに示すように、１９倍の１９ｆs2レートにアップレート変換された色差データＣB(19fs2)，ＣR(19fs2)となる。この１９ｆs2レートの色差データＣB(19fs2)，ＣR(19fs2)の帯域特性は、ハーフバンドフィルタ５１Ｃにより規定されたｆs2／２レートのナイキスト特性となっている。
【０１９１】
ここで、上述した１９fs2レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｃより１９ｆs2レートの信号を１８サンプル毎にダウンサンプルしたｆs1レートのサンプル列 ｛ＢＯn｝，｛ＲＯn｝が得られる。この場合、上述した１９ｆs2レートのインパルス応答{ｈP｝と、１９ｆs2レートのサンプル列{ＢP}，｛ＲP｝とのコンボリューションは、サンプル列{ＢP}，｛ＲP｝が非零サンプル｛Ｂm｝，｛Ｒm｝の際のみ実行されればよく、例えば、
の演算が行われる。なお、図３６Ｆはｆs1レートのサンプリングキャリアを示している。端子５９ＴCB，５９ＴCRには、図３６Ｇに示すようなスペクトラムのｆs1レートの色差データＣB(fs1)、ＣR(fs1)［帯域：０〜ｆs2／４］が２ｆs1レートの点順次色差データＣB／ＣR(2fs1)として出力される。
【０１９２】
ところで、上述したようにハーフバンドフィルタ５１Ｃは、再生モード時には、信号処理部６のＤ／Ａ変換器６１ＣR，６１ＣB（図１参照）のアパーチャ効果による高域減衰、さらにはレート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｃの特性は、図３６Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｃの特性は、図３６Ｄに示すように、高域が減衰した特性となっている。
【０１９３】
なお、レート変換フィルタ５２Ｃにおける再生モード時の係数ｈ-28〜ｈ28は、上述したレート変換フィルタ５２Ｙにおける再生モード時の係数ｈ-28〜ｈ28と同様に設定される。
【０１９４】
次に、再生モード時（１８→１９のレート変換比）におけるＦＩＦＯ回路５３Ｃ（図３１に図示）およびレート変換フィルタ５２Ｃ（図３０に図示）の動作を、図３８、図３９および図４０のタイミングチャートを使用して説明する。
【０１９５】
ＦＩＦＯ回路５３Ｃのデータ入力端子４５２に、図３８Ｂに示すような２ｆs2レートのサンプル列｛Ｂｎ，Ｒｎ｝が供給される。なお、図３８Ａは２ｆs2レートのクロック信号ＣＫ(2fs2)を示し、図３８Ｄは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。再生モード時には、マスク信号ＭＳＫＢは図３８Ｆに示すように、常に“１”の状態にある。そのため、カウンタ４５４のカウント値、従ってデュアルポートＲＡＭ４５１の書き込みアドレス信号ＷＡＤは例えば図３８Ｃに示すように変化し、サンプル列｛Ｂｎ，Ｒｎ｝はＲＡＭ４５１に順次書き込まれる。
【０１９６】
また、再生モード時には、マスク信号ＭＳＫＡは図３８Ｅに示すように変化するため、カウンタ４５７のカウント値、従ってＲＡＭ４５１の読み出しアドレス信号ＲＡＤは図３８Ｇに示すように変化し、ＲＡＭ４５１より上述のサンプル列｛Ｂn，Ｒn｝の各サンプルが２ｆs1レートで順次読み出される。この場合、マスク信号ＭＳＫＡがクロック信号ＣＫ(2fs1)の３８クロック毎に２クロック時間だけ“０”となり、カウンタ４５７のカウント動作が停止する。
【０１９７】
そのため、ＲＡＭ４５１からはサンプル列｛Ｂn，Ｒn｝の３６サンプル毎に連続した２つのデータが２度読みされる。つまり、ＲＡＭ４５１からの読み出し時に、サンプル列｛Ｂn，Ｒn｝の３６サンプルが３８サンプルになるように補間処理されることとなる。したがって、ＦＩＦＯ回路５３Ｃのデータ出力端子４５３には、図３８Ｈに示すような補間処理された２ｆs1レートのサンプル列｛Ｂn，Ｒn｝が出力される。
【０１９８】
このようにＦＩＦＯ回路５３Ｃより出力される２ｆs1レートのサンプル列｛Ｂn，Ｒn｝は、図３９Ｄに示すようにレート変換フィルタ５２Ｃのデータ入力端子４０１に供給される。なお、図３９Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示し、図３９Ｂはマスク信号ＭＳＫＡを示し、図３９Ｃはマスク信号ＭＳＫＢを示している。
【０１９９】
データ入力端子４０１に、上述した２ｆs1レートのサンプル列｛Ｂn，Ｒn｝が供給されるとき、レジスタ４０２-1〜４０２-7の出力側には、それぞれ図３９Ｄ〜Ｋに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。
【０２００】
ここで、再生モード時には、整列信号ＡＬＧＮ０，ＡＬＩＧＮ１は、図３９Ｌ，Ｍに示すように変化し、セレクタ４０３-1〜４０３-3，４０４-1〜４０４-3の接続が制御される。そのため、セレクタ４０４-1，４０４-2，４０４-3の出力側には、それぞれ図３９Ｎ，Ｐ，Ｑに示すようにクロック信号ＣＫ(2fs1)の１クロック毎にサンプル｛Ｂn｝，｛Ｒn｝が交互に配置されたサンプル列が得られる。そして、レジスタ４０５-1，４０５-2，４０５-3の出力側には、それぞれ図４０Ｆ，Ｇ，Ｈに示すようなサンプル列が得られる。なお、図４０Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示し、図４０Ｂはｆs1レートのクロック信号ＣＫ(fs1）を示し、図４０Ｃ，Ｄ，Ｅはそれぞれセレクタ４０４-1，４０４-2，４０４-3の出力側に得られるサンプル列を示している。
【０２０１】
また、レジスタ４０５-1，４０５-2，４０５-3の出力側に得られるサンプル列の各サンプルに対して、乗算器４０６-1，４０６-2，４０６-3で、それぞれ図４０Ｉ，Ｊ，Ｋに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０２０２】
そして、乗算器４０６-1，４０６-2，４０６-3の出力データが加算器４０８に供給されて加算される。この加算器４０８からは、図４０Ｌに示すようにレート変換回路５０Ｃの出力点順次色差データＣB／ＣR(2fs1)を構成するサンプル列｛Ｂn，Ｒn｝が得られ、レート変換フィルタ５２Ｃのデータ出力端子４１０には、図４０Ｍに示すような２fs1レートのサンプル列｛Ｂn，Ｒn｝が出力される。
【０２０３】
次に、図１に示すディジタルカムコーダの動作を説明する。
【０２０４】
撮像部１のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂで撮像された赤、緑、青の撮像信号Ｒ，Ｇ，Ｂはアナログ信号処理部２に供給され、相関二重サンプリング回路２１Ｒ，２１Ｇ，２１Ｂで相関二重サンプリング処理が行われると共に、レベル制御回路２２Ｒ，２２Ｇ，２２Ｂで白バランスや黒バランス等のしベル制御が行われる。
【０２０５】
また、アナログ信号処理部２より出力される赤、緑、青の色信号は、それぞれＡ／Ｄ変換部３を構成するＡ／Ｄ変換器３Ｒ，Ｇ，Ｂに供給され、ｆs1レートのサンプリングクロックによって例えば１０ビット語長のディジタル信号に変換される。このＡ／Ｄ変換部３より出力されるｆs1レートの赤、緑、青の色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)は第１のディジタル演算部４に供給される。
【０２０６】
そして、第１のディジタルプロセス回路４１では、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理が行われる。また、第２のディジタルブロセス回路４２では、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、画像強調処理、ベデスタル付加処理、ガンマ、ニーなどの非線形処理、リニアマトリクス処理が行われると共に、マトリクス演算処理が行われ、２fs1レートの輝度データＹ(2fs1)、ｆs1レートの赤色差データＣR(fs1)、ｆs1レートの青色差データＣB(ｆs1)が生成される。この場合、データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、１１ビット語長のデータとして形成される。
【０２０７】
次に、記録再生部７でビデオデータが記録される記録モード時の動作について説明する。
【０２０８】
この場合、上述したように第２のディジタルプロセス回路４２で生成される１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)の上位１０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)がアナログ出力用の信号処理部６に供給される。そして、１０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBでアナログ信号に変換されると共に、ナイキストフィルタとして機能するポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。そして、アナログエンコーダ６２より、コンポーネント信号Ｙ，ＣR，ＣBおよびコンポジット信号ＣＳが出力されると共に、ビューファインダ１６に供給するためのモニタ信号ＹVFが出力される。
【０２０９】
また、第２のディジタルプロセス回路４２で生成される１１ビットのデータＹ(2fs1)，ＣB(fs1)，ＣR(fs1)が第２のディジタル演算部５に供給される。そして、２ｆs1レートの輝度データＹ(2fs1)は、輝度信号用のレート変換回路５０Ｙ（図２参照）でｆs2レートの輝度データＹ(fs2)にレート変換される。また、ｆs1レートの色差データＣB(fs1)，ＣR(fs1)は、それぞれ色差信号用のレート変換回路５０Ｃ（図２６参照）でｆs2／２レートの色差データＣB(fs2/2)，ＣR(fs2/2)にレート変換される。この場合、レート変換回路５０Ｃからはｆs2レートの点順次色差データＣB／ＣR(fs2)として出力される。そして、第２のディジタル演算部５のレート変換回路５０Ｙ，５０Ｃより出力されるｆs2レートのデータＹ(fs2)，ＣB／ＣR(fs2)が記録再生部７に供給されて記録される。
【０２１０】
次に、記録再生部７でビデオデータが再生される再生モード時の動作について説明する。
【０２１１】
記録再生部７より再生されるｆs2レートの輝度データＹ(fs2)および点順次色差データＣB／ＣR(fs2)は第２のディジタル演算部５に供給される。そして、ｆs2レートの輝度データＹ(fs2)は、輝度信号用のレート変換回路５０Ｙで２fs1レートの輝度データＹ(2fs1)にレート変換される。また、ｆs2レートの点順次色差データＣB／ＣR(fs2)を構成するｆs2/2レートの色差データＣB(fs2/2)，ＣR(fs2/2)は、それぞれｆs1レートの色差データＣB(fs１)，ＣR(fs１)にレート変換される。
【０２１２】
また、第２のディジタル演算部５のレート変換回路５０Ｙ，５０Ｃより出力されるデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、アナログ出力用の信号処理部６に供給される。データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBでアナログ信号に変換されると共に、ポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。そして、アナログエンコーダ６２より、コンポーネント信号Ｙ，ＣR，ＣBおよびコンポジット信号ＣＳが出力されると共に、ビューファインダ１６に供給するためのモニタ信号ＹVFが出力される。
【０２１３】
ここで、Ｄ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるＤ／Ａ変換処理のために高域減衰、いわゆるアパーチャ効果が発生することが知られている。図４１は、Ｄ／Ａ変換によるアパーチャ効果を示している。ｆsはサンプリング周波数である。図１８ＩはＤ／Ａ変換器６１Ｙにおけるアパーチャ効果を示しており、図３６ＩはＤ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果を示している。なお、図１８Ｈはポストフィルタ６１ＰＹの特性を示しており、通過域はフラットである。同様に図３６Ｈはポストフィルタ６１ＰＣB，６１ＰＣRの特性を示しており、通過域はフラットである。
【０２１４】
上述したように、レート変換回路５０Ｙのハーフバンドフィルタ５１Ｙは、再生モード時は、レート変換フィルタ５２Ｙの高域減衰を補正する機能を有すると共に、Ｄ／Ａ変換器６１Ｙにおけるアパーチャ効果による高域減衰を補正する機能を有している。すなわち、ハーフバンドフィルタ５１Ｙの特性（図１８Ｂ参照）と、レート変換フィルタ５２Ｙの特性（図１８Ｄ参照）と、Ｄ／Ａ変換器６１Ｙにおけるアパーチャ効果特性（図１８Ｉ参照）との通過域の積特性が１に近似できるように、ハーフバンドフィルタ５１Ｙの特性が設定されている。
【０２１５】
そのため、再生モード時には、ハーフバンドフィルタ５１Ｙの特性によって、Ｄ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰（図４１の破線斜線部ＣＰ）が補正される。したがって、図１８Ｊにスペクトラムを示すポストフィルタ６１ＰＹからのアナログ輝度信号Ｙの周波数特性は、記録再生部７で再生される輝度データＹ(ｆs2)の周波数特性とほぼ等しくなる。
【０２１６】
また、同様に、レート変換回路５０Ｃのハーフバンドフィルタ５１Ｃは、再生モード時は、レート変換フィルタ５２Ｃにおける高域減衰を補正する機能を有すると共に、Ｄ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果による高域減衰を補正する機能を有している。すなわち、ハーフバンドフィルタ５１Ｃの特性（図３６Ｂ参照）と、レート変換フィルタ５２Ｃの特性（図３６Ｄ参照）と、Ｄ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果特性（図３６Ｉ参照）との通過域の積特性が１に近似できるように、ハーフバンドフィルタ５１Ｃの特性が設定されている。
【０２１７】
そのため、再生モード時には、ハーフバンドフィルタ５１Ｃの特性によって、Ｄ／Ａ変換器６１ＣR，６１ＣBのアパーチャ効果による高域減衰が補正される。したがって、図３６Ｊにスペクトラムを示すポストフィルタ６１ＰＣR，６１ＰＣBからのアナログ色差信号ＣB，ＣRの周波数特性は、記録再生部７で再生される色差データＣB(fs2/2)，ＣR(fs2/2)の周波数特性とほぼ等しくなる。
【０２１８】
以上説明したように本実施の形態においては、第２のディジタル演算部５を構成する輝度信号用のレート変換回路５０Ｙは、レート変換フィルタ５２ＹとＦＩＦＯ回路５３Ｙとを独立して備えるものである。そして、記録モード時には、レート変換フィルタ５２Ｙで間引き処理をした後にフィルタ処理をし、このレート変換フィルタ５１Ｙの出力データに対してＦＩＦＯ回路５３Ｙで出力データレートにレート変換処理をする。一方、再生モード時には、ＦＩＦＯ回路５３Ｙで補間処理をして出力データレートにレート変換処理し、このＦＩＦＯ回路５３Ｙの出力データに対してレート変換フィルタ５２Ｙでフィルタ処理をする。
【０２１９】
また、第２のディジタル演算部５を構成する色差信号用のレート変換回路５０Ｃも、レート変換フィルタ５２ＣとＦＩＦＯ回路５３Ｃとを独立して備えるものであり、記録モードや再生モード時には、上述した輝度信号用のレート変換回路５０Ｙと同様に動作する。
【０２２０】
したがって、従来のようにＦＩＦＯ回路で構成される複数個のレート変換部を必要とせず、ハードウェア規模を縮小でき、コスト削減を図ることができる。
【０２２１】
また、本実施の形態においては、記録モード時に、ハーフバンドフィルタ５１Ｙ，５１Ｃの特性が、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰を補正するように設定される。そのため、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰による画質の劣化を防止することができる。
【０２２２】
また、本実施の形態においては、再生モード時に、ハーフバンドフィルタ５１Ｙ，５１Ｃの特性が、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰を補正すると共に、Ｄ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるアパーチャ効果による高域減衰を補正するように設定される。そのため、アナログ出力信号の周波数特性を記録再生部７の再生出力信号の周波数特性とほぼ等しくでき、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰やＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるアパーチャ効果のための高域減衰による画質劣化を防止できる。
【０２２３】
なお、上述実施の形態においては、この発明をディジタルカムコーダに適用したものであるが、レート変換の必要があるその他の機器にも同様に適用できることは勿論である。
【０２２４】
【発明の効果】
この発明によれば、第１のデータレートの第１のビデオデータを、第２のデータレートの第２のビデオデータに変換するため、第２のビデオデータを構成するビデオデータをフィルタ処理によって生成する第１のデータ処理手段と、第２のデータレートのビデオデータを生成する第２データ処理手段と、第１のデータ処理手段および第２のデータ処理手段の前後関係を切り換えるスイッチ手段が設けられて、第２のデータレートが第１のデータレートより低い第１のモードでは、第２のデータ処理手段を第１のデータ処理手段の後段に接続して第１および第２のデータ処理手段を順に使用してレート変換処理が行われ、第２のデータレートが第１のデータレートより高い第２のモードでは、第２のデータ処理手段を第１のデータ処理手段の前段に接続して第２および第１のデータ処理手段を順に使用してレート変換処理が行われる。そのため、従来のようにＦＩＦＯ回路で構成される複数個のレート変換部を必要とせず、ハードウェア規模を縮小でき、コスト削減を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態としてのディジタルカムコーダの構成を示すブロック図である。
【図２】輝度信号用のレート変換回路の構成例を示すブロック図である。
【図３】輝度信号用のレート変換回路の記録モード時の接続状態を示すブロック図である。
【図４】輝度信号用のレート変換回路の再生モード時の接続状態を示すブロック図である。
【図５】輝度信号用のレート変換回路を構成するハーフバンドフィルタの構成例を示すブロック図である。
【図６】輝度信号用のレート変換回路を構成するレート変換フィルタの構成例を示すブロック図である。
【図７】レート変換フィルタ等を構成するレジスタの構成例を示すブロック図である。
【図８】レート変換フィルタを構成する係数発生器の構成例を示すブロック図である。
【図９】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の構成例を示すブロック図である。
【図１０】輝度信号用のレート変換回路の記録モード時の動作を示すスペクトラムダイヤグラムである。
【図１１】輝度信号用のレート変換回路の記録モード時の動作を示すタイムチャートである。
【図１２】輝度信号用のレート変換回路を構成するハーフバンドフィルタの記録モード時の特性例を示す図である。
【図１３】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の特性例を示す図である。
【図１４】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の特性例を示す図である。
【図１５】輝度信号用のレート変換回路を構成するハーフバンドフィルタとレート変換フィルタとの記録モード時の合成特性例を示す図である。
【図１６】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の動作を示すタイムチャートである。
【図１７】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の記録モード時の動作を示すタイムチャートである。
【図１８】輝度信号用のレート変換回路の再生モード時の動作を示すスペクトラムダイヤグラムである。
【図１９】輝度信号用のレート変換回路の再生モード時の動作を示すタイムチャートである。
【図２０】輝度信号用のレート変換回路を構成するハーフバンドフィルタの再生モード時の特性例を示す図である。
【図２１】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の特性例を示す図である。
【図２２】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の特性例を示す図である。
【図２３】輝度信号用のレート変換回路を構成するハーフバンドフィルタとレート変換フィルタとの再生モード時の合成特性例を示す図である。
【図２４】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の再生モード時の動作を示すタイムチャートである。
【図２５】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャートである。
【図２６】色差信号用のレート変換回路の構成例を示すブロック図である。
【図２７】色差信号用のレート変換回路の記録モード時の接続状態を示すブロック図である。
【図２８】色差信号用のレート変換回路の再生モード時の接続状態を示すブロック図である。
【図２９】色差信号用のレート変換回路を構成するハーフバンドフィルタの構成例を示すブロック図である。
【図３０】色差信号用のレート変換回路を構成するレート変換フィルタの構成例を示すブロック図である。
【図３１】色差信号用のレート変換回路を構成するＦＩＦＯ回路の構成例を示すブロック図である。
【図３２】色差信号用のレート変換回路の記録モード時の動作を示すスペクトラムダイヤグラムである。
【図３３】色差信号用のレート変換回路の記録モード時の動作を示すタイムチャートである。
【図３４】色差信号用のレート変換回路を構成するレート変換フィルタの記録モード時の動作を示すタイムチャートである。
【図３５】色差信号用のレート変換回路を構成するＦＩＦＯ回路の記録モード時の動作を示すタイムチャートである。
【図３６】色差信号用のレート変換回路の再生モード時の動作を示すスペクトラムダイヤグラムである。
【図３７】色差信号用のレート変換回路の再生モード時の動作を示すタイムチャートである。
【図３８】色差信号用のレート変換回路を構成するＦＩＦＯ回路の再生モード時の動作を示すタイムチャートである。
【図３９】色差信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャート（１／２）である。
【図４０】色差信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャート（２／２）である。
【図４１】Ｄ／Ａ変換によるアパーチャ効果（高域減衰）を示す図である。
【符号の説明】
１・・・撮像部、１Ｒ，１Ｇ，１Ｂ・・・ＣＣＤイメージセンサ、２・・・アナログ信号処理部、３・・・Ａ／Ｄ変換部、３Ｒ，３Ｇ，３Ｂ・・・Ａ／Ｄ変換器、４・・・第１のディジタル演算部、５・・・第２のディジタル演算部、６・・・アナログ出力用の信号処理部、７・・・記録再生部、９・・・タイミングジェネレータ、１１・・・同期信号発生器、１６・・・ビューファインダ、２１Ｒ，２１Ｇ，２１Ｂ・・・相関二重サンプリング回路、２２Ｒ，２２Ｇ，２２Ｂ・・・レベル制御回路、４１・・・第１のディジタルプロセス回路、４２・・・第２のディジタルプロセス回路、５０Ｙ・・・輝度信号用のレート変換回路、５１Ｙ・・・ハーフバンドフィルタ、５２Ｙ・・・レート変換フィルタ、５３Ｙ・・・ＦＩＦＯ回路、５４Ｙ・・・丸め処理回路、５５Ｙ・・・遅延回路、５６Ｙ・・・０挿入回路、５７Ｙ1〜５７Ｙ7・・・切換回路、５８Ｙ・・・タイミング発生器、５９ＴY1，５９ＴY2・・・端子、５０Ｃ・・・色差信号用のレート変換回路、５１Ｃ・・・ハーフバンドフィルタ、５２Ｃ・・・レート変換フィルタ、５３Ｃ・・・ＦＩＦＯ回路、５４Ｃ・・・丸め処理回路、５５Ｃ・・・マルチプレクサ／デマルチプレクサ、５６Ｃ・・・０挿入回路、５７Ｃ1〜５７Ｃ5・・・切換回路、５８Ｃ・・・タイミング発生器、５８ＴCB，５８ＴCR，５８ＴC2・・・端子、６１・・・Ｄ／Ａ変換部、６１Ｙ，６１ＣR，６１ＣB・・・Ｄ／Ａ変換器、６１ＰＹ，６１ＰＣR，６１ＰＣB・・・ポストフィルタ、６２・・・アナログエンコーダ
【発明の属する技術分野】
この発明は、例えばディジタルカムコーダのカメラ部と記録再生部との間に配置して好適なレート変換回路に関する。詳しくは、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するデータ処理手段と、出力データレートのビデオデータを生成するデータ処理手段とは独立して備えることによって、ハードウェア規模を縮小し、コスト削減を図るようにしたレート変換回路に係るものである。
【０００２】
【従来の技術】
従来、カメラ部と記録再生部との間にレート変換回路を配置したディジタルカムコーダが提案されている（特開平６−２１７３２６号公報参照）。このようにカメラ部と記録再生部との間にレート変換回路を配置することで、カメラ部で取り扱うビデオデータのデータレートと記録再生部で取り扱うビデオデータのデータレートとが異なる場合にも対処できる。
【０００３】
例えば、１４．３ＭＨｚのクロックレートで駆動されるＣＣＤイメージセンサを使用している場合、カメラ部からは２８．６ＭＨｚのデータレートのビデオデータが得られる。また、記録再生部がＤ−１規格のディジタルＶＴＲである場合、この記録再生部で記録再生されるビデオデータのデータレートは１３．５ＭＨｚである。
【０００４】
このような条件において、カメラ部からのビデオデータを記録再生部で記録する場合には、カメラ部からの２８．６ＭＨｚのデータレートのビデオデータはレート変換回路で１３．５ＭＨｚのデータレートのビデオデータに変換された後に記録再生部に供給される。また、記録再生部からのビデオデータをカメラ部からのビデオデータの出力系、すなわちＤ／Ａ（digital-to-analog）変換器やポストフィルタ等を使用してアナログビデオ信号を得る場合には、記録再生部からの１３．５ＭＨｚのデータレートのビデオデータがレート変換回路で２８．６ＭＨｚのデータレートのビデオデータに変換された後に上述の出力系に供給される。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来のレート変換回路では、複数系列のビデオデータのそれぞれに対してレート変換をし、その後に各系列のビデオデータに係数を掛算して加算することで出力データレートのビデオデータを得るようになっている。そのため、従来のレート変換回路は、ＦＩＦＯ（first-in first-out）回路で構成される複数個のレート変換部を必要とし、ハードウェア規模が大きく、それだけ高価となっている。
【０００６】
そこで、この発明では、ハードウェア規模を縮小し、コスト削減を図ることができるレート変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るレート変換回路は、第１のデータレートの第１のビデオデータを、第２のデータレートの第２のビデオデータに変換するレート変換回路において、第２のビデオデータを構成するビデオデータをフィルタ処理によって生成する第１のデータ処理手段と、第２のデータレートのビデオデータを生成し、第１のデータ処理手段とは独立した第２のデータ処理手段と、第１のデータ処理手段および第２のデータ処理手段の前後関係を切り換えるスイッチ手段を有し、第２のデータレートが第１のデータレートより低い第１のモードでは、第２のデータ処理手段を第１のデータ処理手段の後段に接続して第１および第２のデータ処理手段を順に使用してレート変換処理をし、第２のデータレートが第１のデータレートより高い第２のモードでは、第２のデータ処理手段を第１のデータ処理手段の前段に接続して第２および第１のデータ処理手段を順に使用してレート変換処理をするものである。
【００１０】
この発明において、第１のモードでは、第１のデータ処理手段で第１のビデオデータに対して間引き処理およびフィルタ処理が行われて第２のビデオデータを構成するビデオデータが生成され、第２のデータ処理手段で第１のデータ処理手段により生成されたビデオデータが第２のデータレートで順次出力されて第２のビデオデータが生成される。
【００１１】
また、第２のモードでは、第２のデータ処理手段で第１のビデオデータに対して補間処理が行われ、その補間処理後のビデオデータが第２のデータレートで順次出力されて第２のデータレートのビデオデータが生成され、第１のデータ処理手段で第２のデータ処理手段により生成されたビデオデータに対してフィルタ処理が行われて第２のビデオデータが生成される。
【００１２】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としてのディジタルカムコーダ１００の構成を示している。
【００１３】
このディジタルカムコーダは、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂを備える撮像部１を有している。この撮像部１は、図示せずも、さらに撮像レンズと、この撮像レンズを通して入射された光の帯域を制限する光学的ローパスフィルタと、この光学的ローパスフィルタで帯域制限された光を赤、緑、青の色成分光に分解するための色分解プリズムとを備えている。
【００１４】
イメージセンサ１Ｒ，１Ｇ，１Ｂの撮像面上には、上述した色分解プリズムで分解された赤、緑、青の色成分光による赤色画像、緑色画像、青色画像がそれぞれ結像される。また、解像度向上のために空間画素ずらし法が採用されている。すなわち、イメージセンサ１Ｒ，１Ｂは、イメージセンサ１Ｇに対して画素の空間サンプリング周期の１／２だけずらして配置されている。
【００１５】
イメージセンサ１Ｒ，１Ｇ，１Ｂは、電圧制御型発振器（ＶＣＯ）８により与えられる２ｆs1レートのクロック信号ＣＫ(2fs1)に基づいてタイミングジェネレー夕（ＴＧ）９が発生するクロック信号ＣＫ(fs1)によりｆs1レートで駆動される。ここで、イメージセンサ１Ｒ，１Ｇ，１Ｂは、ＥＩＡではｆs1＝９１０ｆH，ＣＣＩＲではｆs1＝９１２ｆHのレートで撮像電荷が読み出されるように、その画素数が選定されている。
【００１６】
また、ディジタルカムコーダは、相関二重サンプリング（ＣＤＳ：Corelated Double Sampling）回路２１Ｒ，２１Ｇ，２１Ｂおよびレベル制御回路２２Ｒ，２２Ｇ，２２Ｂを備えるアナログ信号処理部２を有している。イメージセンサ１Ｒ，１Ｇ，１Ｂよりそれぞれ出力される赤、緑、青の撮像信号Ｒ，Ｇ，Ｂに対して、相関二重サンプリング回路２１Ｒ，２１Ｇ，２１Ｂで相関二重サンプリング処理が行われ、レベル制御回路２２Ｒ，２２Ｇ，２２Ｂで白バランスや黒バランス等のレベル制御が行われる。相関二重サンプリング処理をすることで、周知のようにリセット雑音を低減することができる。
【００１７】
また、ディジタルカムコーダは、アナログ信号処理部２より出力される赤、緑、青の色信号をそれぞれディジタル信号に変換する１０ビット語長のＡ／Ｄ（analog-to-digital）変換器３Ｒ，３Ｇ，３Ｂを備えるＡ／Ｄ変換部３を有している。Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂには、上述したタイミングジェネレータ９よりｆs1レートのクロック信号ＣＫ(fs1)がサンプリングクロックとして供給される。なお、Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂとして、必要に応じて、１ ２〜１ ４ビット程度の語長のものを使用してもよい。
【００１８】
また、ディジタルカムコーダは、Ａ／Ｄ変換部３によりディジタル化された赤、緑、青の色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)が供給される第１のディジタル演算部４を有している。この第１のディジタル演算部４は、第１のディジタルプロセス回路４１と第２のディジタルプロセス回路４２とからなっている。
【００１９】
第１のディジタルプロセス回路４１は、タイミングジェネレータ９から供給されるクロック信号ＣＫ(fs1)によってｆs1レートで動作し、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理をする。
【００２０】
すなわち、第１のディジタルプロセス回路４１は、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)について、各種補正信号レベルを検出し、例えば白バランス制御データ、黒バランス制御データ、黒シェーディング補正データ、白シェーディング補正データ、欠陥補正データ等をメモリ４３に格納しておく。そして、第１のディジタルプロセス回路４１は、メモリ４３に格納した制御データや補正データを各色データ毎にＤ／Ａ変換器４４Ｒ，４４Ｇ，４４Ｂでアナログ化してアナログ信号処理部２のレベル制御回路２２Ｒ，２２Ｇ，２２Ｂにフィードバックすることにより、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理をする。
【００２１】
なお、メモリ４３は、例えばＳＲＡＭ（static random access memory）からなり、バックアツプ電源として電池４５が接続されている。
【００２２】
第２のディジタルブロセス回路４２は、第１のディジタルプロセス回路４１で画素単位の画像処理が施された色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、画像強調処理、ベデスタル付加処理、ガンマ、ニーなどの非線形処理、リニアマトリクス処理をすると共に、マトリクス演算処理をして輝度データＹ(2fs1)、赤色差データＣR(fs1)、青色差データＣB(ｆs1)を生成する。
【００２３】
ここで、第２のディジタルプロセス回路４２には、電圧制御型発振器８より２ｆs1レートのクロック信号ＣＫ(2fs1)が供給されると共に、タイミングジェネレータ９よりｆs1レートのクロック信号ＣＫ(fs1）が供給される。第２のディジタルプロセス回路４２は、クロック信号ＣＫ(2fs1)，ＣＫ(fs1)をマスタクロックとして動作し、撮像部１における空間画素ずらし法に対応する周知の高解像度化の処理を行い、ｆs1レートの色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)から、２ｆs1レートの輝度データＹ(2fs1)と、ｆs1レートの色差データＣR(fs1)，ＣB(ｆs1)を生成する。
【００２４】
なお、クロック信号ＣＫ(2fs1)，ＣＫ(fs1)は、水平同期信号ＨＤや垂直同期信号ＶＤなど各種同期信号を形成する同期信号発生器（ＳＧ）１ １にも供給されている。
【００２５】
また、ディジタルカムコーダは、レート変換処理を行うための第２のディジタル演算部５と、アナログ出力用の信号処理部６と、Ｄ−１規格に準拠したビデオデータを記録再生する記録再生部７とを有している。
【００２６】
第２のディジタル演算部５は、ｆs1レートに関連したデータレートのデータとと、ｆs2レートに関連したデータレートのデータとの間で、双方向にレート変換を行うものである。第２のディジタル演算部５は、輝度信号用のレート変換回路５０Ｙと、色差信号用のレート変換回路５０Ｃとからなる。
【００２７】
この第２のディジタル演算部５は、記録モード時には、ディジタル演算部４で生成されたｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)を、ｆs2レートに関連したデータレートの輝度データＹ(fs2)、色差データＣR(fs2/2)，ＣB(fs2/2)に変換して記録再生部７に供給し、再生モード時には、記録再生部７から供給されるｆs2レートに関連したデータレートの輝度データＹ(fs2)、色差データＣR(fs2/2)，ＣB(fs2/2)を、ｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)に変換してアナログ出力用の信号処理部６に供給する。
【００２８】
信号処理部６は、第１のディジタル演算部４または第２のディジタル演算部５により生成される上記ｆs1レートに関連したデータレートの輝度データＹ(2fs1)、色差データＣR(fs1)，ＣB(fs1)に対するアナログインターフェースとして機能するものである。この信号処理部６は、Ｄ／Ａ変換部６１と、アナログエンコーダ６２とからなる。
【００２９】
Ｄ／Ａ変換部６１は、データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)をそれぞれアナログ信号に変換するＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBと、このＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBの出力側にそれぞれ配されたポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBとを備えている。２ｆs1レートの輝度データＹ(2fs1)は、Ｄ／Ａ変換器６１Ｙでアナログ化され、ナイキストフィルタとして機能するポストフィルタ６１ＰＹでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。また、ｆs1レートの色差データＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１ＣR，６１ＣBでアナログ化され、それぞれナイキストフィルタとして機能するポストフィルタ６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。
【００３０】
アナログエンコーダ６２は、通常のＮＴＳＣまたはＰＡＬに準拠したエンコーダであって、コンポーネント信号Ｙ，ＣR，ＣBと、コンポジット信号ＣＳを出力すると共に、ビューファインダ１６に供給するモニタ信号ＹVFを出力する機能を有している。
【００３１】
なお、信号処理部６に供給するデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は１０ビット程度で十分であるが、第２のディジタル演算部５に供給するデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)はレート変換回路５０Ｙ，５０Ｃにおける丸め処理を考慮して１〜２ビット多く設定することが望ましい。そこで、本実施の形態では、第１のディジタル演算部４で１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を生成し、その上位１ ０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を信号処理部６１に供給すると共に、１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)を第２のディジタル演算部５に供給している。そして、第２のディジタル演算部５では、さらに２〜３ビット多い演算をして、終段で１０ビットに丸めるようにしている。
【００３２】
図２は、第２のディジタル演算部５を構成する輝度信号用のレート変換回路５０Ｙの構成例を示している。
【００３３】
このレート変換回路５０Ｙは、ナイキストフィルタとして機能するハーフバンドフィルタ５１Ｙと、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するためのレート変換フィルタ５２Ｙと、出力データレートのビデオデータを生成するためのＦＩＦＯ回路５３Ｙと、スケーリング処理、クリップ処理および丸め処理をする丸め処理回路５４Ｙと、色差データとの時間合わせをするための遅延回路５５Ｙと、各サンプル間に０データを挿入する０挿入回路５６Ｙとを有している。
【００３４】
ハーフバンドフィルタ５１Ｙには、端子５１ＴY1より、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が供給され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が供給される。レート変換フィルタ５２Ｙには、端子５２ＴY1より、記録モード時および再生モード時のいずれにおいても２ｆs1レートのクロック信号ＣＫ(2fs1)が供給される。
【００３５】
ＦＩＦＯ回路５３Ｙには、端子５３ＴY1より書き込みクロック信号ＷＣＫが供給されると共に、端子５３ＴY2より読み出しクロック信号ＲＣＫが供給される。クロック信号ＷＣＫとしては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。クロック信号ＲＣＫとしては、記録モード時はｆs2レートのクロック信号ＣＫ(fs2)が使用され、再生モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用される。また、このＦＩＦＯ回路５３Ｙには、端子５８ＴY2より後述する変換モードを示すモード信号ＭＯＤＥが供給される。
【００３６】
また、レート変換回路５０Ｙは、上述した各回路の入出力を切り換えるための切換回路５７Ｙ1〜５７Ｙ7と、レート変換フィルタ５２ＹおよびＦＩＦＯ回路５３Ｙにマスク信号ＭＳＫＡ，ＭＳＫＢを供給するためのタイミング発生器５８Ｙとを有している。
【００３７】
タイミング発生器５８Ｙには、端子５８ＴY1より水平同期信号ＨＤが供給されると共に、端子５８ＴY2よりモード信号ＭＯＤＥが供給される。そして、タイミング発生器５８Ｙでは、水平同期信号ＨＤおよびモード信号ＭＯＤＥに基づいて、マスク信号ＭＳＫＡ，ＭＳＫＢが形成される。記録モード時には、後述するようにレート変換フィルタ５２Ｙで間引き処理が行われるが、マスク信号ＭＳＫＢによって間引き数や間引きタイミングが決定される。また、再生モード時には、後述するようにＦＩＦＯ回路５３Ｙで補間処理が行われるが、マスク信号ＭＳＫＡによって補間数や補間タイミングが決定される。
【００３８】
また、切換回路５７Ｙ1〜５７Ｙ7によって、上述した各回路は以下のように接続される。すなわち、記録モード時には入力端子となり、再生モード時には出力端子となる端子５９ＴY1は、切換回路５７Ｙ1のＲ側の固定端子に接続されると共に、切換回路５７Ｙ5のＰ側の固定端子に接続される。記録モード時には出力端子となり、再生モード時には入力端子となる端子５９ＴY2は、切換回路５７Ｙ7のＲ側の固定端子に接続されると共に、切換回路５７Ｙ6のＰ側の固定端子に接続される。ハーフバンドフィルタ５１Ｙの入力側は切換回路５７Ｙ1の可動端子に接続され、その出力側は切換回路５７Ｙ2のＲ側の固定端子に接続されると共に、切換回路５７Ｙ3のＰ側の固定端子に接続される。
【００３９】
レート変換フィルタ５２Ｙの入力側は切換回路５７Ｙ2の可動端子に接続され、その出力側は切換回路５７Ｙ3のＲ側の固定端子に接続されると共に、切換回路５７Ｙ4のＰ側の固定端子に接続される。ＦＩＦＯ回路５３Ｙの入力側は切換回路５７Ｙ3の可動端子に接続され、その出力側は切換回路５７Ｙ4のＲ側の固定端子に接続されると共に、切換回路５７Ｙ2のＰ側の固定端子に接続される。丸め処理回路５４Ｙの入力側は切換回路５７Ｙ4の可動端子に接続され、その出力側は切換回路５７Ｙ5の可動端子に接続される。
【００４０】
切換回路５７Ｙ5のＲ側の固定端子は、切換回路５７Ｙ6のＲ側の固定端子に接続される。遅延回路５５Ｙの入力側は切換回路５７Ｙ6の可動端子に接続され、その出力側は切換回路５７Ｙ7の可動端子に接続される。０挿入回路５６Ｙの入力側は切換回路５７Ｙ7のＰ側の固定端子に接続され、その出力側は切換回路５７Ｙ1のＰ側の固定端子に接続される。
【００４１】
切換回路５７Ｙ1〜５７Ｙ7は、記録モード時にはＲ側に接続される。そのため、記録モード時におけるレート変換回路５０Ｙの接続状態は、図３に示すようになる。一方、切換回路５７Ｙ1〜５７Ｙ7は、再生モード時にはＰ側に接続される。そのため、再生モード時におけるレート変換回路５０Ｙの接続状態は図４に示すようになる。
【００４２】
上述せずも、レート変換回路５０Ｙは、原理的に、ｍ，ｎを正の整数として、ｆs2＝ｆs1・ｎ／ｍなる関係にある周波数で、記録モード時には２ｍ→ｎのレート変換を行うと共に、再生モード時にはｎ→２ｍのレート変換を行うものである。例えば、ＥＩＡ／ＣＣＩＲやＣＣＤイメージセンサの画素数によってｆs1レートが複数存在する系に対応させるために、表−１に示すように、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【００４３】
【表１】
図５は、ハーフバンドフィルタ５１Ｙの構成例を示している。このハーフバンドフィルタ５１Ｙは、４３タップのＦＩＲ（finite impulse response）フィルタで構成される。
【００４５】
データ入力端子１０１は、４３個のＤフリップフロップ１０２-0〜１０２-42の直列回路に接続される。また、Ｄフリップフロップ１０２-20，１０２-19，・・・，１０２-0の出力端子Ｑは、それぞれ加算器１０３-1，１０３-2，・・・，１０３-21の入力側に接続され、Ｄフリップフロップ１０２-22，１０２-23，・・・，１０２-42の出力端子Ｑはそれぞれ加算器１０３-1，１０３-2，・・・，１０３-21の入力側に接続される。
【００４６】
また、Ｄフリップフロップ１０２-21の出力端子Ｑ、加算器１０３-1，１０３-2，・・・，１０３-21の出力側は、それぞれ係数ＣＦ0，ＣＦ1，ＣＦ2，・・・，ＣＦ21を掛算するための乗算器１０４-0，１０４-1，１０４-2，・・・，１０４-21の入力側に接続される。また、乗算器１０４-0，１０４-1，１０４-2，・・・，１０４-21の出力側は加算器１０５の入力側に接続される。そして、加算器１０５の出力側はＤフリップフロップ１０６のデータ端子Ｄに接続され、このＤフリップフロップ１０６の出力端子Ｑよりデータ出力端子１０７が導出される。
【００４７】
Ｄフリップフロップ１０２-0〜１０２-42，１０６のクロック端子には、クロック入力端子１０８よりクロック信号が供給される。このクロック信号としては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。
【００４８】
ハーフバンドフィルタ５１Ｙは、記録モード時には、データ入力端子１０１に供給される２ｆs1レートの輝度データＹ(2fs1)に対して、２ｆs1の出力データレートで、ｆs2／２を通過帯域とし、ｆs2レートに対するナイキストフィルタとして機能する。
【００４９】
また、ハーフバンドフィルタ５１Ｙは、再生モード時には、データ入力端子１０１に供給される２ｆs2レートの輝度データＹ(2fs2)に対して、２ｆs2の出力データレートで、ｆs2／２を通過帯域とし、ｆs2レートに対するナイキストフィルタとして機能する。さらに、このハーフバンドフィルタ５１Ｙは、記録モード時にはレート変換フィルタ５２Ｙによる高域減衰を補正する機能を有し、再生モード時には信号処理部６のＤ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰を補正すると共に、レート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。
【００５０】
そのため、ハーフバンドフィルタ５１Ｙにおける係数ＣＦ0〜ＣＦ21は、上述せずもシステムコントローラによって例えば以下のように設定される。すなわち、記録モード時には、ＣＦ0＝２６０，ＣＦ1＝１７４，ＣＦ2＝７，ＣＦ3＝−６６，ＣＦ4＝−２３，ＣＦ5＝３３，ＣＦ6＝２３，ＣＦ7＝−１６，ＣＦ8＝−１９，ＣＦ9＝６，ＣＦ10＝１５，ＣＦ11＝−１，ＣＦ12＝−１０，ＣＦ13＝−２，ＣＦ14＝７，ＣＦ15＝２，ＣＦ16＝−３，ＣＦ17＝−３，ＣＦ18＝２，ＣＦ19＝２，ＣＦ20＝−１，ＣＦ21＝−１のように設定される。
【００５１】
また、再生モード時には、ＣＦ0＝２９６，ＣＦ1＝１７８，ＣＦ2＝−２２，ＣＦ3＝−７８，ＣＦ4＝１，ＣＦ5＝４５，ＣＦ6＝３，ＣＦ7＝−２９，ＣＦ8＝−４，ＣＦ9＝１９，ＣＦ10＝４，ＣＦ11＝−１３，ＣＦ12＝−３，ＣＦ13＝８，ＣＦ14＝３，ＣＦ15＝−５，ＣＦ16＝−２，ＣＦ17＝３，ＣＦ18＝１，ＣＦ19＝−１，ＣＦ20＝−１，ＣＦ21＝１のように設定される。
【００５２】
図６は、レート変換フィルタ５２Ｙの構成例を示している。このレート変換フィルタ５２Ｙは、３タップのＦＩＲフィルタで構成される。
【００５３】
データ入力端子２０１は、３個のレジスタ２０２-1，２０２-2，２０２-3の直列回路に接続される。レジスタ２０２-1，２０２-2，２０２-3の出力側はそれぞれレジスタ２０３-1，２０３-2，２０３-3の入力側に接続され、このレジスタ２０３-1，２０３-2，２０３-3の出力側はそれぞれ係数ＡCOEF，ＢCOEF，ＣCOEFを掛算するための乗算器２０４-1，２０４-2，２０４-3の入力側に接続される。これら乗算器２０４-1，２０４-2，２０４-3には、それぞれ係数発生器２０５-1，２０５-2，２０５-3より係数ＡCOEF，ＢCOEF，ＣCOEFが供給される。また、乗算器２０４-1，２０４-2，２０４-3の出力側は加算器２０６の入力側に接続される。そして、加算器２０６の出力側はレジスタ２０７の入力側に接続され、このレジスタ２０７の出力側よりデータ出力端子２０８が導出される。
【００５４】
レジスタ２０２-1〜２０２-3，２０３-1〜２０３-3、係数発生器２０５-1〜２０５-3およびレジスタ２０７には、クロック入力端子２０９より２ｆs1レートのクロック信号ＣＫ(2fs1）が供給される。レジスタ２０２-1〜２０２-3には、信号入力端子２１０よりマスク信号ＭＳＫＡが供給される。また、レジスタ２０３-1〜２０３-3、係数発生器２０５-1〜２０５-3およびレジスタ２０７には、信号入力端子２１１よりマスク信号ＭＳＫＢが供給される。
【００５５】
図７は、レジスタ２０２-1〜２０２-3，２０３-1〜２０３-3，２０７の構成を示している。データ入力端子２２１はセレクタ２２２の一方の入力側に接続され、このセレクタ２２２の出力側はＤフリップフロップ２２３のデータ端子Ｄに接続される。また、Ｄフリップフロップ２２３の出力端子Ｑよりデータ出力端子２２４が導出されると共に、この出力端子Ｑはセレクタ２２２の他方の入力側に接続される。
【００５６】
また、クロック入力端子２２５より２ｆs1レートのクロック信号ＣＫ(2fs1)がＤフリップフロップ２２３のクロック端子に供給される。そして、信号入力端子２２６よりマスク信号ＭＳＫＡまたはマスク信号ＭＳＫＢ（以下、「マスク信号ＭＳＫＡ／ＭＳＫＢ」という）がセレクタ２２２に切換制御信号として供給される。
【００５７】
この場合、マスク信号ＭＳＫＡ／ＭＳＫＢが“１”であるとき、セレクタ２２２は一方の入力側と出力側が接続された状態となり、レジスタは通常のＤフリップフロップ動作をする。一方、マスク信号ＭＳＫＡ／ＭＳＫＢが“０”であるとき、セレクタ２２２は他方の入力側と出力側が接続された状態となり、レジスタはデータの保持動作をする。
【００５８】
図６に戻って、係数発生器２０５-1〜２０５-3には、信号入力端子２１２よりロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥおよび水平同期信号ＨＤが供給される。ロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥはシステムコントローラ（図示せず）より出力され、水平同期信号は同期信号発生器１１より出力される。
【００５９】
上述したように係数発生器２０５-1〜２０５-3からは、それぞれ係数ＡCOEF，ＢCOEF，ＣCOEFが出力される。これらの係数ＡCOEF，ＢCOEF，ＣCOEFは、モード０〜モード３（表−１参照）、さらには記録モードや再生モードに応じた所定クロック毎に循環的に発生させればよい。
【００６０】
例えば、モード０、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの７０サンプル単位で３３サンプルに間引き処理をし、その３３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３３クロック毎に循環的に発生させればよい。また、モード０、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの３３サンプル単位で３５サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その３５サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３５クロック毎に循環的に発生させればよい。
【００６１】
モード１、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの１９サンプル単位で９サンプルに間引き処理をし、その９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ９クロック毎に循環的に発生させればよい。また、モード１、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの１８サンプル単位で１９サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その１９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１９クロック毎に循環的に発生させればよい。
【００６２】
モード２、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの１３サンプル単位で６サンプルに間引き処理をし、その６サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ６クロック毎に循環的に発生させればよい。また、モード２、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの１２サンプル単位で１３サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その１３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１３クロック毎に循環的に発生させればよい。
【００６３】
さらに、モード３、かつ記録モードにあるとき、レート変換フィルタ５２Ｙでは、入力データの８サンプル単位で３サンプルに間引き処理をし、その３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３クロック毎に循環的に発生させればよい。また、モード３、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｙで入力データの３サンプル単位で４サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その４サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ４クロック毎に循環的に発生させればよい。
【００６４】
図８は、係数発生器２０５-1，２０５-2，２０５-3の構成例を示している。
【００６５】
３段のシフトレジスタ２３１-1、１段のシフトレジスタ２３１-2、２段のシフトレジスタ２３１-3、３段のシフトレジスタ２３１-4、４段のシフトレジスタ２３１-5、６段のシフトレジスタ２３１-6、１４段のシフトレジスタ２３１-7および２段のシフトレジスタ２３１-8が直列に接続される。シフトレジスタ２３１−１の出力側より係数出力端子２３２が導出される。
【００６６】
シフトレジスタ２３１-1の入力側は切換回路２３３の可動端子に接続され、シフトレジスタ２３１-1，２３１-2，２３１-3，２３１-4，２３１-5，２３１-6，２３１-7，２３１-8の出力側は、それぞれ切換回路２３３のｉ側、ｈ側、ｇ側、ｆ側、ｅ側、ｄ側、ｃ側、ｂ側の固定端子に接続される。そして、係数データ入力端子２３４は、切換回路２３３のａ側の固定端子に接続される。
【００６７】
また、２ｆs1レートのクロック信号ＣＫ(2fs1）が供給されるクロック入力端子２３５は切換回路２３６のａ側の固定端子に接続され、係数データＣＯＥＦＩをロードするためのロードクロック信号ＬＣＣＫが供給されるクロック入力端子２３７は切換回路２３６のｂ側の固定端子に接続される。
【００６８】
また、制御回路（ＣＴＬ）２３８には信号入力端子２３９より水平同期信号ＨＤが供給されると共に、信号入力端子２４０よりモード信号ＭＯＤＥが供給される。上述した切換回路２３３，２３６の切り換えは、制御回路２３８によって制御される。切換回路２３６は、カメラの起動時にはｂ側に接続され、通常の動作時にはａ側に接続される。
【００６９】
また、切換回路２３３は、カメラの起動時にはａ側に接続され、通常の動作時には動作モードに応じてｉ側〜ｂ側のいずれかに接続される。すなわち、切換回路２３３は、モード０、かつ記録モード時はｃ側に接続され、モード０、かつ再生モード時はｂ側に接続され、モード１、かつ記録モード時はｆ側に接続され、モード１、かつ再生モード時はｄ側に接続され、モード２、かつ記録モード時はｇ側に接続され、モード２、かつ再生モード時はｅ側に接続され、モード３、かつ記録モード時はｉ側に接続され、さらにモード３、かつ再生モード時はｈ側に接続される。
【００７０】
シフトレジスタ２３１-1〜２３１-8のクロック端子には、切換回路２３６の可動端子に得られるクロック信号が供給される。また、シフトレジスタ２３１-1〜２３１-8には、信号入力端子２４１よりマスク信号ＭＳＫＢ信号が供給される。シフトレジスタ２３１-1〜２３１-8の各段を構成するレジスタは、上述したレジスタ２０２-1〜２０２-3、２０３-1〜２０３-3，２０７と同様に、セレクタ２２２とＤフリップフロップ２２３とで構成されている（図７参照）。
【００７１】
図８に示す係数発生器の動作を説明する。カメラの起動時には、切換回路２３６はｂ側に接続され、シフトレジスタ２３１-1〜２３１-8のクロック端子にはロードクロック信号ＬＤＣＫが供給され、また切換回路２３３はａ側に接続され、システムコントローラより出力される動作モードに対応した係数データＣＯＥＦＩがシフトレジスタ２３１-1の入力側に供給される。これにより、ロードクロック信号ＬＤＣＫによって、動作モードに対応した係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-8の必要な段数に書き込こまれ、セットされる。
【００７２】
そして、通常の動作時には、切換回路２３６がａ側に接続され、シフトレジスタ２３１-1〜２３１-8のクロック端子にはクロック信号ＣＫ(2fs1)が供給され、また切換回路２３３は動作モードに応じてｉ側〜ｂ側のいずれかに接続される。これにより、クロック信号ＣＫ(2fs1)によって、動作モードに対応した個数の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-8の必要な段数部分で巡回し、係数出力端子２３２に動作モードに対応した個数の係数データＣＯＥＦＩが循環的に出力される。
【００７３】
例えば、モード１、かつ記録モード時には、カメラの起動時に９個の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-4の９段のレジスタにセットされる。そして、通常の動作時には、この９個の係数データＣＯＥＦＩがシフトレジスタ２３１-1〜２３１-4の９段のレジスタで巡回し、係数出力端子２３２にはこの９個の係数データＣＯＥＦＩが循環的に出力される。
【００７４】
上述したレート変換フィルタ５２Ｙでは、記録モード時は、レジスタ２０３-1〜２０３-3でそれぞれ入力データの２ｍサンプル単位でｎサンプルに間引き処理される。そして、そのｎサンプルに対して乗算器２０４-1〜２０４-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器２０６で加算されて、レート変換回路５０Ｙの出力データを構成するデータが形成される。また、レート変換フィルタ５２Ｙでは、再生モード時には、入力データの２ｍサンプルに対して乗算器２０４-1〜２０４-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器２０６で加算されて、レート変換回路５０Ｙの出力データを構成するデータが形成される。
【００７５】
図９は、ＦＩＦＯ回路５３Ｙの構成例を示している。このＦＩＦＯ回路５３Ｙは、デュアルポートＲＡＭ２５１を使用して構成される。データ入力端子２５２はＲＡＭ２５１のデータ入力端子ＤＩに接続され、データ出力端子２５３はＲＡＭ２５１のデータ出力端子ＤＯに接続される。
【００７６】
また、ＦＩＦＯ回路５３Ｙは、書き込みアドレス信号ＷＡＤを発生するカウンタ２５４を備えている。クロック入力端子２５５に入力される書き込みクロック信号ＷＣＫはＲＡＭ２５１に供給されると共に、カウンタ２５４のクロック端子ＣＫに供給される。また、カウンタ２５４には、信号入力端子２５６よりマスク信号ＭＳＫＢが供給される。そして、カウンタ２５４のカウント値がＲＡＭ２５１に書き込みアドレス信号ＷＡＤとして供給される。
【００７７】
ここで、カウンタ２５４は、マスク信号ＭＳＫＢが“１”であるときはクロック信号ＷＣＫによってカウント動作をし、一方マスク信号ＭＳＫＢが“０”であるときはクロック信号ＷＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【００７８】
また、ＦＩＦＯ回路５３Ｙは、読み出しアドレス信号ＲＡＤを発生するカウンタ２５７を備えている。クロック入力端子２５８に入力される読み出しみクロック信号ＲＣＫはＲＡＭ２５１に供給されると共に、カウンタ２５７のクロック端子ＣＫに供給される。また、カウンタ２５７には、信号入力端子２５９よりマスク信号ＭＳＫＡが供給される。そして、カウンタ２５７のカウント値がＲＡＭ２５１に読み出しアドレス信号ＲＡＤとして供給される。
【００７９】
ここで、カウンタ２５７は、マスク信号ＭＳＫＡが“１”であるときはクロック信号ＲＣＫによってカウント動作をし、一方マスク信号ＭＳＫＡが“０”であるときはクロック信号ＲＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【００８０】
また、カウンタ２５４，２５７には、システムコントローラからのモード信号ＭＯＤＥが信号入力端子２６０より供給される。そして、カウンタ２５４，２５７は、動作モードに応じて構成が変更される。すなわち、モード０、かつ記録モード時は３３進カウンタとされ、モード０、かつ再生モード時は、３３進カウンタとされ、モード１、かつ記録モード時は９進カウンタとされ、モード１、かつ再生モード時は１８進カウンタとされ、モード２、かつ記録モード時は６進カウンタとされ、モード２、かつ再生モード時は１２進カウンタとされ、モード３、かつ記録モード時は３進カウンタとされ、さらにモード３、かつ再生モード時は３進カウンタとされる。
【００８１】
このＦＩＦＯ回路５３Ｙでは、記録モード時は、データ入力端子２５２より供給される入力データがデュアルポートＲＡＭ２５１に順次書き込まれると共に、そのデータが出力データレートで順次読み出されて出力端子２５３に導出される。また、ＦＩＦＯ回路５３Ｙでは、再生モード時は、データ入力端子２５２より供給される入力データがデュアルポートＲＡＭ２５１に順次書き込まれると共に、そのデータが補間処理され、出力データレートで順次読み出されて出力端子２５３に導出される。ここで、補間処理は同一データが２度読みされることで行われる。
【００８２】
次に、図２に示すレート変換回路５０Ｙの動作について説明する。
【００８３】
まず、記録モード時の動作を説明する（図３の接続状態参照）。端子５９ＴY1に供給される２ｆs1レートの輝度データＹ(2fs1)はハーフバンドフィルタ５１Ｙに供給され、ｆs2／２に帯域が制限される。このハーフバンドフィルタ５１Ｙより出力されるｆs2／２に帯域が制限された２ｆs1レートの輝度データＹ(2fs1)はレート変換フィルタ５２Ｙに供給される。レート変換フィルタ５２Ｙでは、間引き処理およびフィルタ処理が行われ、出力輝度データＹ(fs2)を構成する輝度データが形成される。
【００８４】
また、レート変換フィルタ５２Ｙより出力される輝度データはＦＩＦＯ回路５３Ｙに供給され、ｆs2レートの輝度データＹ(fs2)が得られる。このＦＩＦＯ回路５３Ｙより出力されるｆs2レートの輝度データＹ(fs2)は丸め処理回路５４Ｙに供給され、スケーリング処理やクリップ処理、丸め処理が施される。そして、丸め処理回路５４Ｙより出力されるｆs2レートの輝度データＹ(fs2)は遅延回路５５Ｙに供給され、色差データに対する時間合わせが行われて端子５９ＴY2に導出される。
【００８５】
次に、再生モード時の動作を説明する（図４の接続状態参照）。端子５９ＴY2に供給されるｆs2レートの輝度データＹ(fs2)は遅延回路５５Ｙに供給され、色差データに対する時間合わせが行われてから０挿入回路５６Ｙに供給され、各サンプル間に０データが挿入されて２ｆs2レートの輝度データＹ(2fs2)が得られる。０挿入回路５６Ｙより出力される２ｆs2レートの輝度データＹ(2fs2)はハーフバンドフィルタ５１Ｙに供給され、ｆs2／２に帯域が制限される。
【００８６】
また、ハーフバンドフィルタ５１Ｙより出力されるｆs2／２に帯域が制限された２ｆs2レートの輝度データＹ(2fs2)はＦＩＦＯ回路５３Ｙに供給される。このＦＩＦＯ回路５３Ｙでは、データが補間処理され、２ｆs1レートの輝度データＹ(2fs1)が得られる。このＦＩＦＯ回路５３Ｙより出力される２ｆs1レートの輝度データＹ(2fs1)はレート変換フィルタ５２Ｙに供給される。レート変換フィルタ５２Ｙでは、フィルタ処理が行われて２fs1レートの出力輝度データＹ(2fs1)が形成される。そして、この２fs1レートの出力輝度データＹ(2fs1)は丸め処理回路５４Ｙに供給され、スケーリング処理やクリップ処理、丸め処理が施されて端子５９ＴY1に導出される。
【００８７】
次に、レート変換回路５０Ｙの具体的な動作例として、ｆs2＝１８ｆs1／１９の場合について説明する。
【００８８】
まず、記録モード時（１９→９のレート変換比）の動作例を、図１０のスペクトラムダイヤグラムおよび図１１のタイムチャートを参照して説明する。
【００８９】
端子５９ＴY1に供給される図１０Ａに示すようなスペクトラムの２ｆs1レートの輝度データＹ(2fs1)［帯域：０〜ｆs1］は、図１０Ｂに示すような特性のハーフバンドフィルタ５１Ｙによってｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限され、図１０Ｃに示すようなスペクトラムの２ｆs1レートの輝度データＹ(2fs1)［帯域：０〜ｆs2／２］としてレート変換フィルタ５２Ｙに供給される。
【００９０】
すなわち、例えば図１１Ａに示すような２ｆs1レートのサンプル列｛ｂn｝で構成される輝度データＹ(2fs1)が、ハーフバンドフィルタ５１Ｙによりｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限されて、レート変換フィルタ５２Ｙに供給される。
【００９１】
レート変換フィルタ５２Ｙでは、入力される２ｆs1レートのサンプル列{ｂn}に対して、図１１Ｂに示すように、各サンプル間を９等分し、サンプル〈ｂm〉が存在する点〔図１１Ｂに〇で示す〕は元のサンプル｛ｂn｝とし、サンプル〈ｂm〉が存在しない点に零のサンプルを挿入し、９×２ｆs1＝１８ｆs1レートのサンプル列｛ｂP｝に変換する。そして、同じく１８ｆs1レートで表されるレート変換フィルタ５２Ｙのインパルス応答｛ｈP ｝と、上述の１８ｆs1レートのサンプル列｛ｂP ｝とのコンボリューションをとることにより、１８ｆs1レートの補間サンプル列を生成する。なお、図１１Ｂには、レート変換フィルタ５２Ｙによる仮想的な補間サンプル列を×で示し、ｆs2レートの出力サンプル列{ｃn}を◎で示してある。
【００９２】
レート変換フィルタ５２Ｙは、図１０Ｄに示すように、ｋ×１８ｆs1±ｆs2／２（ｋ：整数）を通過帯域とし、それ以外のｇ×２ｆs1±ｆs2／２（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｙから供給される２ｆs1レートの輝度データＹ(2fs1)について、図１０Ｃに示す２ｆs1，４ｆs１，・・・，１６ｆs1の２ｆs1サンブリングキャリア成分を抑圧する。これにより、２ｆs1レートの輝度データＹ(2fs1)は、図１０Ｅに示すように、９倍の１８ｆs1レートにアップレート変換された輝度データＹ(18fs1)となる。この１８ｆs1レートの輝度データＹ(18fs1)の帯域特性は、ハーフバンドフィルタ５１Ｙにより規定されたｆs2レートのナイキスト特性となっている。
【００９３】
ここで、上述した１８fs1レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｙより１８ｆs1レートの信号を１９サンプル毎にダウンサンプルしたｆs2レートのサンプル列 ｛ｃn ｝が得られる。この場合、上述した１８ｆs1レートのインパルス応答{ｈP｝と、１８ｆs1レートのサンプル列{ｂP }とのコンボリューションは、サンプル列｛ｂP ｝が非零サンプル｛ｂm｝の際のみ実行されればよく、例えば、
【００９４】
ところで、上述したようにハーフバンドフィルタ５１Ｙは、記録モード時には、レート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｙの特性は、図１０Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｙの特性は、図１０Ｄに示すように、高域が減衰した特性となっている。
【００９５】
図１２は、記録モード時におけるハーフバンドフィルタ５１Ｙの特性を示しており、図１３、図１４は、記録モード時におけるレート変換フィルタ５２Ｙの特性を示している。そして、図１５は、記録モード時におけるハーフバンドフィルタ５１Ｙとレート変換フィルタ５２Ｙの合成特性を示しており、レート変換フィルタ５２Ｙによる高域減衰が補正されていることがわかる。
【００９６】
なお、レート変換フィルタ５２Ｙにおける係数ｈ-13〜ｈ13は、例えばｈ-13＝４，ｈ-12＝６，ｈ-11＝９，ｈ-10＝１５，ｈ-9＝２１，ｈ-8＝２９，ｈ-7＝３８，ｈ-6＝４８，ｈ-5＝５９，ｈ-4＝６５，ｈ-3＝７４，ｈ-2＝８１，ｈ-1＝８４，ｈ0＝８６，ｈ1＝８４，ｈ2＝８１，ｈ3＝７４，ｈ4＝６５，ｈ5＝５９，ｈ6＝４８，ｈ7＝３８，ｈ8＝２９，ｈ9＝２１，ｈ10＝１５，ｈ11＝９，ｈ12＝６，ｈ13＝４のように設定されている。
【００９７】
次に、記録モード時（１９→９のレート変換比）におけるレート変換フィルタ５２Ｙ（図６に図示）およびＦＩＦＯ回路５３Ｙ（図９に図示）の動作を、図１６および図１７のタイミングチャートを使用して説明する。
【００９８】
記録モード時には、マスク信号ＭＳＫＡは図１６Ｆに示すように、常に“１”の状態にあり、レジスタ２０２-1，２０２-2，２０２-3は、クロック信号ＣＫ(2fs1)による通常のＤフリップフロップ動作をする。そのため、レート変換フィルタ５２Ｙのデータ入力端子２０１に図１６Ｂに示すような２ｆs1レートのサンプル列｛ｂn｝が供給されるとき、レジスタ２０２-1，２０２-2，２０２-3の出力側には、それぞれ図１６Ｃ，Ｄ，Ｅに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。なお、図１６Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。
【００９９】
また、記録モード時には、マスク信号ＭＳＫＢは図１６Ｇに示すように変化するため、レジスタ２０３-1，２０３-2，２０３-3では、それぞれレジスタ２０２-1，２０２-2，２０２-3の出力データの１９サンプルに対して９サンプルに間引き処理される。そのため、レジスタ２０３-1，２０３-2，２０３-3の出力側には、それぞれ図１６Ｈ，Ｉ，Ｊに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器２０４-1，２０４-2，２０４-3で、それぞれ図１６Ｋ，Ｌ，Ｍに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１００】
そして、乗算器２０４-1，２０４-2，２０４-3の出力データが加算器２０６に供給されて加算され、この加算器２０６からは図１６Ｎに示すように、レート変換回路５０Ｙの出力輝度データＹ(fs2)を構成するサンプル列｛ｃn｝が得られ、レート変換フィルタ５２Ｙのデータ出力端子２０８には、図１６Ｐに示すようなサンプル列｛ｃn｝が出力される。
【０１０１】
このようにレート変換フィルタ５２Ｙより出力されるサンプル列｛ｃｎ｝は、図１７Ｄに示すようにＦＩＦＯ回路５３Ｙのデータ入力端子２５２に供給される。この場合、カウンタ２５４のカウント値、従ってデュアルポートＲＡＭ２５１の書き込みアドレス信号ＷＡＤは例えば図１７Ｅに示すように変化し、サンプル列｛ｃｎ｝はＲＡＭ２５１に順次書き込まれる。
【０１０２】
また、カウンタ２５７のカウント値、従ってＲＡＭ２５１の読み出しアドレス信号ＲＡＤは図１７Ｇに示すように変化し、ＲＡＭ２５１より上述のサンプル列｛ｃn｝の各サンプルがｆs2レートで順次読み出される。したがって、ＦＩＦＯ回路５３Ｙのデータ出力端子２５３には、図１７Ｈに示すようなｆs2レートのサンプル列｛ｃn｝が出力される。なお、図１７Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示しており、図１７Ｂはマスク信号ＭＳＫＡを示しており、図１７Ｃはマスク信号ＭＳＫＢを示している。さらに、図１７Ｆは、ｆs2レートのクロック信号ＣＫ(fs2）を示している。
【０１０３】
次に、再生モード時（１８→１９のレート変換比）の動作例を、図１８のスペクトラムダイヤグラムおよび図１９のタイムチャートを参照して説明する。
【０１０４】
端子５９ＴY2に供給される図１８Ａに示すスペクトラムのｆs2レートの輝度データＹ(fs2)［帯域：０〜ｆs2／２］は、０挿入回路５６Ｙにより各サンプル間に０データが挿入されて、２ｆs2レートの輝度データＹ(2fs2）となる。そして、この２fs2レートの輝度データＹ(2fs2）は、図１８Ｂに示すような特性のハーフバンドフィルタ５１Ｙによってｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限され、図１８Ｃに示すようなスペクトラムの２ｆs2レートの輝度データＹ(2fs2)［帯域：０〜ｆs2／２］として、ＦＩＦＯ回路５３Ｙを介してレート変換フィルタ５２Ｙに供給される。
【０１０５】
すなわち、例えば図１９Ａに示すようなｆs2レートのサンプル列｛ａn｝で構成される輝度データＹ(fs2)が、０挿入回路５６Ｙに供給されてサンプル間に０データが挿入されることで２ｆs2レートに変換され、さらにハーフバンドフィルタ５１Ｙによりｆs2レートに対するナイキスト周波数（ｆs2／２）に帯域制限されて、図１９Ａに示すような２fs2レートのサンプル列｛ｂn｝で構成される輝度データＹ(2fs2）となる。そして、この２fs2レートのサンプル列｛ｂn｝がレート変換フィルタ５２Ｙに供給される。
【０１０６】
レート変換フィルタ５２Ｙでは、入力される２ｆs2レートのサンプル列{ｂn}に対して、図１９Ｂに示すように、各サンプル間を１９等分し、サンプル〈ｂm〉が存在する点〔図１９Ｂに〇で示す〕は元のサンプル｛ｂn｝とし、サンプル〈ｂm〉が存在しない点に零のサンプルを挿入し、１９×２ｆs2＝３８ｆs2レートのサンプル列｛ｂP｝に変換する。そして、同じく３８ｆs2レートで表されるレート変換フィルタ５２Ｙのインパルス応答｛ｈP ｝と、上述の３８ｆs2レートのサンプル列｛ｂP ｝とのコンボリューションをとることにより、３８ｆs2レートの補間サンプル列を生成する。なお、図１９Ｂには、レート変換フィルタ５２Ｙによる仮想的な補間サンプル列を×で示し、２ｆs1レートの出力サンプル列{ｃn}を●で示してある。
【０１０７】
レート変換フィルタ５２Ｙは、図１８Ｄに示すように、ｋ×３８ｆs2±ｆs2／２（ｋ：整数）を通過帯域とし、それ以外のｇ×２ｆs2±ｆs2／２（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｙから供給される２ｆs2レートの輝度データＹ(2fs2)について、図１８Ｃに示す２ｆs2，４ｆs2，・・・，３６ｆs2の２ｆs2サンブリングキャリア成分を抑圧する。これにより、２ｆs2レートの輝度データＹ(2fs2)は、図１８Ｅに示すように、１９倍の３８ｆs2レートにアップレート変換された輝度データＹ(38fs2)となる。この３８ｆs2レートの輝度データＹ(38fs2)の帯域特性は、ハーフバンドフィルタ５１Ｙにより規定されたｆs2レートのナイキスト特性となっている。
【０１０８】
ここで、上述した３８fs2レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｙより３８ｆs2レートの信号を１８サンプル毎にダウンサンプルした２ｆs1レートのサンプル列 ｛ｃn｝が得られる。この場合、上述した３８ｆs2レートのインパルス応答{ｈP｝と、３８ｆs2レートのサンプル列{ｂP }とのコンボリューションは、サンプル列｛ｂP｝が非零サンプル｛ｂm｝の際のみ実行されればよく、例えば、
【０１０９】
ところで、上述したようにハーフバンドフィルタ５１Ｙは、再生モード時には、信号処理部６のＤ／Ａ変換器６１Ｙ（図１参照）のアパーチャ効果による高域減衰、さらにはレート変換フィルタ５２Ｙによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｙの特性は、図１８Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｙの特性は、図１８Ｄに示すように、高域が減衰した特性となっている。
【０１１０】
なお、レート変換フィルタ５２Ｙにおける係数ｈ-28〜ｈ28は、例えばｈ-28＝３，ｈ-27＝４，ｈ-26＝４，ｈ-25＝６，ｈ-24＝７，ｈ-23＝９，ｈ-22＝１１，ｈ-21＝１４，ｈ-20＝１７，ｈ-19＝２０，ｈ-18＝２４，ｈ-17＝２８，ｈ-16＝３１，ｈ-15＝３６，ｈ-14＝４１，ｈ-13＝４６，ｈ-12＝５１，ｈ-11＝５７，ｈ-10＝６２，ｈ-9＝６３，ｈ-8＝６７，ｈ-7＝７３，ｈ-6＝７６，ｈ-5＝８０，ｈ-4＝８３，ｈ-3＝８６，ｈ-2＝８６，ｈ-1＝８７，ｈ0＝８８，ｈ1＝８７，ｈ2＝８６，ｈ3＝８６，ｈ4＝８３，ｈ5＝８０，ｈ6＝７６，ｈ7＝７３，ｈ8＝６７，ｈ9＝６３，ｈ10＝６２，ｈ11＝５７，ｈ12＝５１，ｈ13＝４６，ｈ14＝４１，ｈ15＝３６，ｈ16＝３１，ｈ17＝２８，ｈ18＝２４，ｈ19＝２０，ｈ20＝１７，ｈ21＝１４，ｈ22＝１１，ｈ23＝９，ｈ24＝７，ｈ25＝６，ｈ26＝４，ｈ27＝４，ｈ28＝３のように設定されている。
【０１１１】
図２０は、再生モード時におけるハーフバンドフィルタ５１Ｙの特性を示しており、図２１、図２２は、再生モード時におけるレート変換フィルタ５２Ｙの特性を示している。そして、図２３は、再生モード時におけるハーフバンドフィルタ５１Ｙとレート変換フィルタ５２Ｙの合成特性を示しており、レート変換フィルタ５２Ｙによる高域減衰が補正されていることがわかる。しかも、この合成特性はさらに高域が強調される特性となっており、これにより上述したＤ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰が補正されることとなる。
【０１１２】
次に、再生モード時（１８→１９のレート変換比）におけるＦＩＦＯ回路５３Ｙ（図９に図示）およびレート変換フィルタ５２Ｙ（図６に図示）の動作を、図２４および図２５のタイミングチャートを使用して説明する。
【０１１３】
ＦＩＦＯ回路５３Ｙのデータ入力端子２５２に、図２４Ｂに示すような２ｆs2レートのサンプル列｛ｂｎ｝が供給される。なお、図２４Ａは２ｆs2レートのクロック信号ＣＫ(2fs2)を示し、図２４Ｄは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。再生モード時には、マスク信号ＭＳＫＢは図２４Ｆに示すように、常に“１”の状態にある。そのため、カウンタ２５４のカウント値、従ってデュアルポートＲＡＭ２５１の書き込みアドレス信号ＷＡＤは例えば図２４Ｃに示すように変化し、サンプル列｛ｂｎ｝はＲＡＭ２５１に順次書き込まれる。
【０１１４】
また、再生モード時には、マスク信号ＭＳＫＡは図２４Ｅに示すように変化するため、カウンタ２５７のカウント値、従ってＲＡＭ２５１の読み出しアドレス信号ＲＡＤは図２４Ｇに示すように変化し、ＲＡＭ２５１より上述のサンプル列｛ｂn｝の各サンプルが２ｆs1レートで順次読み出される。この場合、マスク信号ＭＳＫＡがクロック信号ＣＫ(2fs1)の１９クロック毎に１クロック時間だけ“０”となり、カウンタ２５７のカウント動作が停止する。
【０１１５】
そのため、ＲＡＭ２５１からはサンプル列｛ｂn｝の１８サンプル毎に同一データが２度読みされる。つまり、ＲＡＭ２５１からの読み出し時に、サンプル列｛ｂn｝の１８サンプルが１９サンプルになるように補間処理されることとなる。したがって、ＦＩＦＯ回路５３Ｙのデータ出力端子２５３には、図２４Ｈに示すような補間処理された２ｆs1レートのサンプル列｛ｂn｝が出力される。
【０１１６】
このようにＦＩＦＯ回路５３Ｙより出力される２ｆs1レートのサンプル列｛ｂn｝は、図２５Ｄに示すようにレート変換フィルタ５２Ｙのデータ入力端子２０１に供給される。なお、図２５Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示し、図２５Ｂはマスク信号ＭＳＫＡを示し、図２５Ｃはマスク信号ＭＳＫＢを示している。
【０１１７】
データ入力端子２０１に、上述した２ｆs1レートのサンプル列｛ｂn｝が供給されるとき、レジスタ２０２-1，２０２-2，２０２-3の出力側には、それぞれ図２５Ｅ，Ｆ，Ｇに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。そして、レジスタ２０３-1，２０３-2，２０３-3の出力側には、それぞれ図２５Ｈ，Ｉ，Ｊに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器２０４-1，２０４-2，２０４-3で、それぞれ図２５Ｋ，Ｌ，Ｍに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１１８】
そして、乗算器２０４-1，２０４-2，２０４-3の出力データが加算器２０６に供給されて加算される。この加算器２０６からは、図２５Ｎに示すようにレート変換回路５０Ｙの出力輝度データＹ(2fs1)を構成するサンプル列｛ｃn｝が得られ、レート変換フィルタ５２Ｙのデータ出力端子２０８には、図２５Ｐに示すような２fs1レートのサンプル列｛ｃn｝が出力される。
【０１１９】
図２６は、第２のディジタル演算部５を構成する色差信号用のレート変換回路５０Ｃの構成例を示している。
【０１２０】
このレート変換回路５０Ｃは、記録モード時にはｆs1レートの赤色差データＣR(ｆs1)および青色差データＣB(ｆs1)に対してマルチプレクス処理して２fs1レートの点順次色差データＣR／ＣB(2ｆs1)を得ると共に、再生モード時には２fs1レートの点順次色差データＣR／ＣB(2ｆs1)に対してデマルチプレクス処理をしてｆs1レートの赤色差データＣR(ｆs1)および青色差データＣB(ｆs1)を得るマルチプレクサ／デマルチプレクサ５５Ｃを有している。
【０１２１】
また、レート変換回路５０Ｃは、ナイキストフィルタとして機能するハーフバンドフィルタ５１Ｃと、出力ビデオデータを構成するビデオデータをフィルタ処理によって生成するためのレート変換フィルタ５２Ｃと、出力データレートのビデオデータを生成するためのＦＩＦＯ回路５３Ｃと、スケーリング処理、クリップ処理および丸め処理をする丸め処理回路５４Ｃと、各サンプル間に０データを挿入する０挿入回路５６Ｃとを有している。
【０１２２】
ハーフバンドフィルタ５１Ｃには、端子５１ＴC1より、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が供給され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が供給される。レート変換フィルタ５２Ｃには、記録モード時および再生モード時のいずれにおいても、端子５２ＴC1より２ｆs1レートのクロック信号ＣＫ(2fs1)が供給されると共に、端子５２ＴC2よりｆs1レートのクロック信号ＣＫ(fs1)が供給される。
【０１２３】
ＦＩＦＯ回路５３Ｃには、端子５３ＴC1より書き込みクロック信号ＷＣＫが供給されると共に、端子５３ＴC2より読み出しクロック信号ＲＣＫが供給される。クロック信号ＷＣＫとしては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。クロック信号ＲＣＫとしては、記録モード時はｆs2レートのクロック信号ＣＫ(fs2)が使用され、再生モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用される。また、このＦＩＦＯ回路５３Ｃには、端子５８ＴC2より上述した変換モードを示すモード信号ＭＯＤＥが供給される。
【０１２４】
また、レート変換回路５０Ｃは、上述した各回路の入出力を切り換えるための切換回路５７Ｃ1〜５７Ｃ5と、レート変換フィルタ５２ＣおよびＦＩＦＯ回路５３Ｃにマスク信号ＭＳＫＡ，ＭＳＫＢおよび整列信号ＡＬＩＧＮ０，ＡＬＩＧＮ１を供給するためのタイミング発生器５８Ｃとを有している。
【０１２５】
タイミング発生器５８Ｃには、端子５８ＴC1より水平同期信号ＨＤが供給されると共に、端子５８ＴC2よりモード信号ＭＯＤＥが供給される。そして、タイミング発生器５８Ｃでは、水平同期信号ＨＤおよびモード信号ＭＯＤＥに基づいて、マスク信号ＭＳＫＡ，ＭＳＫＢが形成される。記録モード時には、後述するようにレート変換フィルタ５２Ｃで間引き処理が行われるが、マスク信号ＭＳＫＢによって間引き数や間引きタイミングが決定される。また、再生モード時には、後述するようにＦＩＦＯ回路５３Ｃで補間処理が行われるが、マスク信号ＭＳＫＡによって補間数や補間タイミングが決定される。
【０１２６】
また、切換回路５７Ｃ1〜５７Ｃ5によって、上述した各回路は以下のように接続される。すなわち、記録モード時には入力端子となり、再生モード時には出力端子となる端子５９ＴCB，５９ＴCRは、マルチプレクサ／デマルチプレクサ５５Ｃの一側に接続され、このマルチプレクサ／デマルチプレクサ５５Ｃの他側は切換回路５７Ｃ1のＲ側の固定端子に接続されると共に、切換回路５７Ｃ5のＰ側の固定端子に接続される。
【０１２７】
記録モード時には出力端子となり、再生モード時には入力端子となる端子５９ＴC2は、切換回路５７Ｃ5のＲ側の固定端子に接続されると共に、０挿入回路５６Ｃの入力側に接続される。ハーフバンドフィルタ５１Ｃの入力側は切換回路５７Ｃ1の可動端子に接続され、その出力側は切換回路５７Ｃ2のＲ側の固定端子に接続されると共に、切換回路５７Ｃ3のＰ側の固定端子に接続される。
【０１２８】
レート変換フィルタ５２Ｃの入力側は切換回路５７Ｃ2の可動端子に接続され、その出力側は切換回路５７Ｃ3のＲ側の固定端子に接続されると共に、切換回路５７Ｃ4のＰ側の固定端子に接続される。ＦＩＦＯ回路５３Ｃの入力側は切換回路５７Ｃ3の可動端子に接続され、その出力側は切換回路５７Ｃ4のＲ側の固定端子に接続されると共に、切換回路５７Ｃ2のＰ側の固定端子に接続される。丸め処理回路５４Ｃの入力側は切換回路５７Ｃ4の可動端子に接続され、その出力側は切換回路５７Ｃ5の可動端子に接続される。また、０挿入回路５６Ｃの出力側は、切換回路５７Ｃ1のＰ側の固定端子に接続される。
【０１２９】
切換回路５７Ｃ1〜５７Ｃ5は、記録モード時にはＲ側に接続される。そのため、記録モード時におけるレート変換回路５０Ｃの接続状態は、図２７に示すようになる。一方、切換回路５７Ｃ1〜５７Ｃ5は、再生モード時にはＰ側に接続される。そのため、再生モード時におけるレート変換回路５０Ｃの接続状態は図２８に示すようになる。
【０１３０】
上述せずも、レート変換回路５０Ｃは、上述したレート変換回路５０Ｙと同様に、原理的に、ｍ，ｎを正の整数として、ｆs2＝ｆs1・ｎ／ｍなる関係にある周波数で、記録モード時には２ｍ→ｎのレート変換を行うと共に、再生モード時にはｎ→２ｍのレート変換を行うものであって、上述した表−１に示すように、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【０１３１】
図２９は、ハーフバンドフィルタ５１Ｃの構成例を示している。このハーフバンドフィルタ５１Ｃは、３５タップのＦＩＲ（finite impulse response）フィルタで構成される。
【０１３２】
データ入力端子３０１は、７０個のＤフリップフロップ３０２-0〜３０２-69の直列回路に接続される。また、Ｄフリップフロップ３０２-33，３０２-31，・・・，３０２-1の出力端子Ｑは、それぞれ加算器３０３-1，３０３-2，・・・，３０３-17の入力側に接続され、Ｄフリップフロップ１０２-37，１０２-39，・・・，１０２-69の出力端子Ｑはそれぞれ加算器３０３-1，３０３-2，・・・，３０３-17の入力側に接続される。
【０１３３】
また、Ｄフリップフロップ３０２-35の出力端子Ｑ、加算器３０３-1，３０３-2，・・・，３０３-17の出力側は、それぞれ係数ＣＦ0，ＣＦ1，ＣＦ2，・・・，ＣＦ17を掛算するための乗算器３０４-0，３０４-1，３０４-2，・・・，３０４-17の入力側に接続される。また、乗算器３０４-0，３０４-1，３０４-2，・・・，３０４-17の出力側は加算器３０５の入力側に接続される。そして、加算器３０５の出力側はＤフリップフロップ３０６のデータ端子Ｄに接続され、このＤフリップフロップ３０６の出力端子Ｑよりデータ出力端子３０７が導出される。
【０１３４】
Ｄフリップフロップ１０２-0〜１０２-69，３０６のクロック端子には、クロック入力端子３０８よりクロック信号が供給される。このクロック信号としては、記録モード時は２ｆs1レートのクロック信号ＣＫ(2fs1)が使用され、再生モード時は２ｆs2レートのクロック信号ＣＫ(2fs2)が使用される。
【０１３５】
ハーフバンドフィルタ５１Ｃは、記録モード時には、データ入力端子３０１に点順次色差データＣB／ＣR(2fs1)として供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1）に対して、ｆs1の出力データレートで、ｆs2／４を通過帯域とし、ｆs2／２レートに対するナイキストフィルタとして機能する。
【０１３６】
また、ハーフバンドフィルタ５１Ｃは、再生モード時には、データ入力端子３０１に点順次色差データＣB／ＣR(fs2)として供給されるｆs2／２レートの色差データＣB(fs2/2)，ＣR(fs2/2）に対して、ｆs2の出力データレートで、ｆs2／を通過帯域とし、ｆs2／２レートに対するナイキストフィルタとして機能する。さらに、このハーフバンドフィルタ５１Ｃは、記録モード時にはレート変換フィルタ５２Ｃによる高域減衰を補正する機能を有し、再生モード時には信号処理部６のＤ／Ａ変換器６１ＣR，６１ＣBのアパーチャ効果による高域減衰を補正すると共に、レート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。
【０１３７】
そのため、ハーフバンドフィルタ５１Ｃにおける係数ＣＦ0〜ＣＦ17は、上述せずもシステムコントローラによって例えば以下のように設定される。すなわち、記録モード時には、ＣＦ0＝２６２，ＣＦ1＝１７３，ＣＦ2＝７，ＣＦ3＝−６６，ＣＦ4＝−２２，ＣＦ5＝３３，ＣＦ6＝２２，ＣＦ7＝−１７，ＣＦ8＝−１６，ＣＦ9＝５，ＣＦ10＝１４，ＣＦ11＝−１，ＣＦ12＝−１０，ＣＦ13＝０，ＣＦ14＝５，ＣＦ15＝２，ＣＦ16＝−３，ＣＦ17＝−１に設定される。
【０１３８】
また、再生モード時には、ＣＦ0＝２９４，ＣＦ1＝１７７，ＣＦ2＝−２３，ＣＦ3＝−７６，ＣＦ4＝５，ＣＦ5＝４３，ＣＦ6＝０，ＣＦ7＝−２８，ＣＦ8＝−１，ＣＦ9＝１８，ＣＦ10＝２，ＣＦ11＝−１３，ＣＦ12＝−１，ＣＦ13＝８，ＣＦ14＝０，ＣＦ15＝−４，ＣＦ16＝−１，ＣＦ17＝３に設定される。
【０１３９】
図３０は、レート変換フィルタ５２Ｃの構成例を示している。このレート変換フィルタ５２Ｃは、３タップのＦＩＲフィルタで構成される。
【０１４０】
データ入力端子４０１は、７個のレジスタ４０２-1〜４０２-7の直列回路に接続される。レジスタ４０２-1および４０２-2の出力側はそれぞれセレクタ４０３-1のａおよびｂの入力側に接続され、レジスタ４０２-3および４０２-4の出力側はそれぞれセレクタ４０３-2のａおよびｂの入力側に接続され、レジスタ４０２-5および４０２-6の出力側はそれぞれセレクタ４０３-3のａおよびｂの入力側に接続される。
【０１４１】
また、セレクタ４０３-1の出力側およびレジスタ４０３-3の出力側はそれぞれセレクタ４０４-1のｂおよびａの入力側に接続され、セレクタ４０３-2の出力側およびレジスタ４０３-5の出力側はそれぞれセレクタ４０４-2のｂおよびａの入力側に接続され、セレクタ４０３-3の出力側およびレジスタ４０３-7の出力側はそれぞれセレクタ４０４-3のｂおよびａの入力側に接続される。そして、セレクタ４０４-1，４０４-2，４０４-3の出力側は、それぞれレジスタ４０５-1，４０５-2，４０５-3の入力側に接続される。
【０１４２】
また、レジスタ４０５-1，４０５-2，４０５-3の出力側はそれぞれ係数ＡCOEF，ＢCOEF，ＣCOEFを掛算するための乗算器４０６-1，４０６-2，４０６-3の入力側に接続される。これら乗算器４０６-1，４０６-2，４０６-3には、それぞれ係数発生器４０７-1，４０７-2，４０７-3より係数ＡCOEF，ＢCOEF，ＣCOEFが供給される。また、乗算器４０６-1，４０６-2，４０６-3の出力側は加算器４０８の入力側に接続される。そして、加算器４０８の出力側はレジスタ４０９の入力側に接続され、このレジスタ４０９の出力側よりデータ出力端子４１０が導出される。
【０１４３】
レジスタ４０２-1〜４０２-7，４０５-1〜４０５-3，４０９には、クロック入力端子４１１より２ｆs1レートのクロック信号ＣＫ(2fs1）が供給される。レジスタ4０２-1〜4０２-7には、信号入力端子４１３よりマスク信号ＭＳＫＡが供給される。また、レジスタ4０５-1〜4０５-3、係数発生器４０７-1〜４０７-3およびレジスタ４０９には、信号入力端子４１４よりマスク信号ＭＳＫＢが供給される。
【０１４４】
レジスタ４０２-1〜４０２-7，４０５-1〜４０５-3，４０９は、それぞれ図７に示すようにセレクタ２２２とＤフリップフロップ２２３とで構成され、マスク信号ＭＳＫＡ／ＭＳＫＢが“１”であるときは通常のＤフリップフロップ動作をし、一方マスク信号ＭＳＫＡ／ＭＳＫＢが“０”であるときはデータの保持動作をする。
【０１４５】
係数発生器４０７-1〜４０７-3には、クロック入力端子４１２よりｆs1レートのクロック信号ＣＫ(fs1）が供給されると共に、信号入力端子４１５よりロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥおよび水平同期信号ＨＤが供給される。ロードクロック信号ＬＤＣＫ、係数データＣＯＥＦＩ、モード信号ＭＯＤＥはシステムコントローラ（図示せず）より出力され、水平同期信号は同期信号発生器１１より出力される。
【０１４６】
上述したように係数発生器２０５-1〜２０５-3からは、それぞれ係数ＡCOEF，ＢCOEF，ＣCOEFが出力される。これらの係数ＡCOEF，ＢCOEF，ＣCOEFは、モード０〜モード３（表−１参照）、さらには記録モードや再生モードに応じた所定クロック毎に循環的に発生させればよい。
【０１４７】
例えば、モード０、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各７０サンプル単位で３３サンプルに間引き処理をし、その各３３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３３クロック毎に循環的に発生させればよい。また、モード０、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各３３サンプル単位で３５サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各３５サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３５クロック毎に循環的に発生させればよい。
【０１４８】
モード１、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１９サンプル単位で９サンプルに間引き処理をし、その各９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ９クロック毎に循環的に発生させればよい。また、モード１、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１８サンプル単位で１９サンプルに補間処理をし、レート変換フィルタ５２Ｙでは、その各１９サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１９クロック毎に循環的に発生させればよい。
【０１４９】
モード２、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１３サンプル単位で６サンプルに間引き処理をし、その各６サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ６クロック毎に循環的に発生させればよい。また、モード２、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各１２サンプル単位で１３サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各１３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ１３クロック毎に循環的に発生させればよい。
【０１５０】
さらに、モード３、かつ記録モードにあるとき、レート変換フィルタ５２Ｃでは、点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各８サンプル単位で３サンプルに間引き処理をし、その各３サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ３クロック毎に循環的に発生させればよい。また、モード３、かつ再生モードにあるとき、ＦＩＦＯ回路５３Ｃで点順次色差データＣB／ＣRとして入力される色差データＣB，ＣRの各３サンプル単位で４サンプルに補間処理をし、レート変換フィルタ５２Ｃでは、その各４サンプルに対して演算処理をして出力データを得るものであるため、係数ＡCOEF，ＢCOEF，ＣCOEFはそれぞれ４クロック毎に循環的に発生させればよい。
【０１５１】
係数発生器４０７-1，４０７-2，４０７-3は、上述したレート変換フィルタ５２Ｙにおける係数発生器２０５-1，２０５-2，２０５-3（図８に図示）と同様に構成される。ただし、係数発生器４０７-1，４０７-2，４０７-3では、クロック入力端子２３５にｆs1レートのクロック信号ＣＫ(fs1）を入力する必要がある。
【０１５２】
また、セレクタ４０３-1〜４０３-3には、信号入力端子４１６より整列信号ＡＬＩＧＮ０が供給される。そして、セレクタ４０３-1〜４０３-3は、整列信号ＡＬＩＧＮ０が“１”であるときはａの入力側と出力側が接続された状態となり、逆に整列信号ＡＬＩＧＮ０が“０”であるときはｂの入力側と出力側が接続された状態となる。
【０１５３】
また、セレクタ４０４-1〜４０４-3には、信号入力端子４１７より整列信号ＡＬＩＧＮ１が供給される。そして、セレクタ４０４-1〜４０４-3は、整列信号ＡＬＩＧＮ１が“１”であるときはａの入力側と出力側が接続された状態となり、逆に整列信号ＡＬＩＧＮ１が“０”であるときはｂの入力側と出力側が接続された状態となる。
【０１５４】
上述したレート変換フィルタ５２Ｃでは、記録モード時は、レジスタ４０５-1〜４０５-3でそれぞれ点順次色差データＣB／ＣRとして供給される色差データＣB，ＣRの各２ｍサンプル単位でｎサンプルに間引き処理される。そして、その各ｎサンプルに対して乗算器４０６-1〜４０６-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器４０８で加算されて、レート変換回路５０Ｃの出力データを構成するデータが形成される。また、レート変換フィルタ５２Ｃでは、再生モード時には、点順次色差データＣB／ＣRとして供給される色差データＣB，ＣRの各２ｍサンプルに対して乗算器４０６-1〜４０６-3で係数ＡCOEF，ＢCOEF，ＣCOEFが掛算され、さらに加算器４０８で加算されて、レート変換回路５０Ｃの出力データを構成するデータが形成される。
【０１５５】
図３１は、ＦＩＦＯ回路５３Ｃの構成例を示している。このＦＩＦＯ回路５３Ｃは、デュアルポートＲＡＭ４５１を使用して構成される。データ入力端子４５２はＲＡＭ４５１のデータ入力端子ＤＩに接続され、データ出力端子４５３はＲＡＭ４５１のデータ出力端子ＤＯに接続される。
【０１５６】
また、ＦＩＦＯ回路５３Ｃは、書き込みアドレス信号ＷＡＤを発生するカウンタ４５４を備えている。クロック入力端子４５５に入力される書き込みクロック信号ＷＣＫはＲＡＭ４５１に供給されると共に、カウンタ４５４のクロック端子ＣＫに供給される。また、カウンタ４５４には、信号入力端子４５６よりマスク信号ＭＳＫＢが供給される。そして、カウンタ４５４のカウント値がＲＡＭ４５１に書き込みアドレス信号ＷＡＤとして供給される。
【０１５７】
ここで、カウンタ４５４は、マスク信号ＭＳＫＢが“１”であるときはクロック信号ＷＣＫによってカウント動作をし、一方マスク信号ＭＳＫＢが“０”であるときはクロック信号ＷＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【０１５８】
また、ＦＩＦＯ回路５３Ｃは、読み出しアドレス信号ＲＡＤを発生するカウンタ４５７を備えている。クロック入力端子４５８に入力される読み出しみクロック信号ＲＣＫはＲＡＭ４５１に供給されると共に、カウンタ４５７のクロック端子ＣＫに供給される。また、カウンタ４５７には、信号入力端子４５９よりマスク信号ＭＳＫＡが供給される。そして、カウンタ４５７のカウント値がＲＡＭ４５１に読み出しアドレス信号ＲＡＤとして供給される。
【０１５９】
ここで、カウンタ４５７は、マスク信号ＭＳＫＡが“１”であるときはクロック信号ＲＣＫによってカウント動作をし、一方マスク信号ＭＳＫＡが“０”であるときはクロック信号ＲＣＫによるカウント動作を停止し、カウント値の保持動作をする。
【０１６０】
また、カウンタ４５４，４５７には、システムコントローラからのモード信号ＭＯＤＥが信号入力端子４６０より供給される。そして、カウンタ４５４，４５７は、動作モードに応じて構成が変更される。すなわち、モード０、かつ記録モード時は３３進カウンタとされ、モード０、かつ再生モード時は、３３進カウンタとされ、モード１、かつ記録モード時は９進カウンタとされ、モード１、かつ再生モード時は１８進カウンタとされ、モード２、かつ記録モード時は６進カウンタとされ、モード２、かつ再生モード時は１２進カウンタとされ、モード３、かつ記録モード時は３進カウンタとされ、さらにモード３、かつ再生モード時は３進カウンタとされる。
【０１６１】
このＦＩＦＯ回路５３Ｃでは、記録モード時は、データ入力端子４５２より供給される点順次色差データＣＢ／ＣＲがデュアルポートＲＡＭ４５１に順次書き込まれると共に、そのデータが出力データレートで順次読み出されて出力端子４５３に導出される。また、ＦＩＦＯ回路５３Ｃでは、再生モード時は、データ入力端子４５２より供給される点順次色差データＣＢ／ＣＲがデュアルポートＲＡＭ４５１に順次書き込まれると共に、そのデータが補間処理され、出力データレートで順次読み出されて出力端子４５３に導出される。ここで、補間処理は同一データが２度読みされることで行われる。
【０１６２】
次に、図２６に示すレート変換回路５０Ｃの動作について説明する。
【０１６３】
まず、記録モード時の動作を説明する（図２７の接続状態参照）。端子５９ＴCB，５９ＴCRにそれぞれ供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1)はマルチプレクサ／デマルチプレクサ５５Ｃに供給されてマルチプレクス処理され、２fs1レートの点順次色差データＣB／ＣR(2fs1)が形成される。この２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はハーフバンドフィルタ５１Ｃに供給され、色差データＣB(fs1)，ＣR(fs1)のそれぞれがｆs2／４に帯域制限される。このハーフバンドフィルタ５１Ｃより出力される２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はレート変換フィルタ５２Ｃに供給される。レート変換フィルタ５２Ｃでは、間引き処理およびフィルタ処理が行われ、出力点順次色差データＣB／ＣR(fs2)を構成する点順次色差データＣB／ＣRが形成される。
【０１６４】
また、レート変換フィルタ５２Ｃより出力される点順次色差データＣB／ＣRはＦＩＦＯ回路５３Ｃに供給され、ｆs2レートの点順次色差データＣB／ＣR(fs2)が得られる。このＦＩＦＯ回路５３Ｃより出力されるｆs2レートの点順次色差データＣB／ＣR(fs2)は丸め処理回路５４Ｃに供給され、スケーリング処理やクリップ処理、丸め処理が施される。そして、丸め処理回路５４Ｃより出力されるｆs2レートの点順次色差データＣB／ＣR(fs2)は端子５９ＴC2に導出される。
【０１６５】
次に、再生モード時の動作を説明する（図２８の接続状態参照）。端子５９ＴC2に供給されるｆs2レートの点順次色差データＣB／ＣR(fs2)は０挿入回路５６Ｃに供給され、ｆs2／２レートの色差データＣB(fs2)，ＣR(fs2)の各サンプル間に０データが挿入されてｆs2レートの色差データＣB(fs2)，ＣR(fs2)からなる２fs2レートの点順次色差データＣB／ＣR(2fs2)が得られる。この０挿入回路５６Ｃより出力される２ｆs2レートの点順次色差データＣB／ＣR(2fs2)はハーフバンドフィルタ５１Ｃに供給され、色差データＣB(fs2)，ＣR(fs2)のそれぞれがｆs2／４に帯域制限される。
【０１６６】
また、ハーフバンドフィルタ５１Ｃより出力される２ｆs2レートの点順次色差データＣB／ＣR(2fs2)はＦＩＦＯ回路５３Ｃに供給される。このＦＩＦＯ回路５３Ｃでは、データの補間処理が行われ、２ｆs1レートの点順次色差データＣB／ＣR(2fs1)が得られる。このＦＩＦＯ回路５３Ｃより出力される２ｆs1レートの点順次色差データＣB／ＣR(2fs1)はレート変換フィルタ５２Ｃに供給される。レート変換フィルタ５２Ｃでは、フィルタ処理が行われ、２fs1レートの出力点順次色差データＣB／ＣR(2fs1)が形成される。
【０１６７】
レート変換フィルタ５２Ｃより出力される２fs1レートの点順次色差データＣB／ＣR(2fs1)は、丸め処理回路５４Ｃに供給されてスケーリング処理やクリップ処理、丸め処理が施される。そして、この丸め処理回路５４Ｃより出力される２fs1レートの点順次色差データＣB／ＣR(2fs1)はマルチプレクサ／デマルチプレクサ５５Ｃに供給されてデマルチプレクス処理され、端子５９ＴCB，５９ＴCRにそれぞれｆs1レートの色差データＣB(fs1)，ＣR(fs1)が導出される。
【０１６８】
次に、レート変換回路５０Ｃの具体的な動作例として、ｆs2＝１８ｆs1／１９の場合について説明する。
【０１６９】
まず、記録モード時（１９→９のレート変換比）の動作例を、図３２のスペクトラムダイヤグラムおよび図３３のタイムチャートを参照して説明する。
【０１７０】
端子５９ＴCB，５９ＴCRに供給される図３２Ａに示すようなスペクトラムのｆs1レートの色差データＣB(fs1)，ＣR(fs1)［帯域：０〜ｆs1／２］は、図３２Ｂに示すような特性のハーフバンドフィルタ５１Ｃによってｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限され、図３２Ｃに示すようなスペクトラムのｆs1レートの色差データＣB(fs1)，ＣR(fs1)［帯域：０〜ｆs2／４］としてレート変換フィルタ５２Ｃに供給される。
【０１７１】
例えば、図３３Ａに示すようなｆs1レートのサンプル列｛Ｂn｝で構成される青色差データＣB(fs1)とｆs1レートのサンプル列｛Ｒn｝で構成される赤色差データＣＲ(fs1)とが、ハーフバンドフィルタ５１Ｃにより、それぞれｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限されて、レート変換フィルタ５２Ｃに供給される。
【０１７２】
レート変換フィルタ５２Ｃでは、入力されるｆs1レートのサンプル列｛Ｂn｝，｛Ｒn｝に対して、それぞれ図３３Ｂに示すように、各サンプル間を９等分し、サンプル〈Ｂm〉，〈Ｒm〉が存在する点〔図３３Ｂに〇で示す〕は元のサンプル｛Ｂn｝，｛Ｒn｝とし、サンプル〈Ｂm〉，〈Ｒm〉が存在しない点に零のサンプルを挿入し、
９×ｆs1＝９ｆs1レートのサンプル列｛ＢP｝，｛ＲP｝に変換する。そして、同じく９ｆs1レートで表されるレート変換フィルタ５２Ｃのインパルス応答｛ｈP ｝と、上述の９ｆs1レートのサンプル列｛ＢP｝，｛ＲP｝とのコンボリューションをとることにより、９ｆs1レートの補間サンプル列を生成する。
【０１７３】
なお、図３３Ｂには、レート変換フィルタ５２Ｃによる仮想的な補間サンプル列を×で示し、ｆs2／２レートの出力サンプル列{ＢＯn}，{ＲＯn}を◎で示してある。
【０１７４】
レート変換フィルタ５２Ｃは、図３２Ｄに示すように、ｋ×９ｆs1±ｆs2／４（ｋ：整数）を通過帯域とし、それ以外のｇ×ｆs1±ｆs2／４（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｃから供給されるｆs1レートの色差データＣB(fs1)，ＣR(fs1)について、図３２Ｃに示すｆs1，２ｆs１，・・・，８ｆs1のｆs1サンブリングキャリア成分を抑圧する。これにより、ｆs1レートの色差データＣB(fs1)，ＣR(fs1)は、図３２Ｅに示すように、９倍の９ｆs1レートにアップレート変換された色差データＣB(9fs1)，ＣR(9fs1)となる。この９ｆs1レートの色差データＣB(9fs1)，ＣR(9fs1)の帯域特性は、ハーフバンドフィルタ５１Ｃにより規定されたｆs2／２レートのナイキスト特性となっている。
【０１７５】
ここで、上述した９fs1レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｃより９ｆs1レートの信号を１９サンプル毎にダウンサンプルしたｆs2／２レートのサンプル列 ｛ＢＯn ｝，｛ＲＯn｝が得られる。この場合、上述した９ｆs1レートのインパルス応答{ｈP｝と、９ｆs1レートのサンプル列{ＢP }，｛ＲP｝とのコンボリューションは、サンプル列{ＢP }，｛ＲP｝が非零サンプル｛Ｂm｝，｛Ｒm｝の際のみ実行されればよく、例えば、
【０１７６】
ところで、上述したようにハーフバンドフィルタ５１Ｃは、記録モード時には、レート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｃの特性は、図３２Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｃの特性は、図３２Ｄに示すように、高域が減衰した特性となっている。
【０１７７】
なお、レート変換フィルタ５２Ｃにおける記録モード時の係数ｈ-13〜ｈ13は、上述したレート変換フィルタ５２Ｙにおける記録モード時の係数ｈ-13〜ｈ13と同様に設定される。
【０１７８】
次に、記録モード時（１９→９のレート変換比）におけるレート変換フィルタ５２Ｃ（図３０に図示）およびＦＩＦＯ回路５３Ｃ（図３１に図示）の動作を、図３４および図３５のタイミングチャートを使用して説明する。
【０１７９】
記録モード時には、マスク信号ＭＳＫＡは図３４Ｉに示すように、常に“１”の状態にあり、レジスタ４０２-1〜４０２-7は、クロック信号ＣＫ(2fs1)による通常のＤフリップフロップ動作をする。また、記録モード時には、整列信号ＡＬＩＧＮ０，ＡＬＩＧＮ１は図３４Ｇ，Ｈに示すように常に“０”の状態にあり、セレクタ４０３-1〜４０３-3，４０４-1〜４０４-3は、ｂの入力側が出力側に接続される。
【０１８０】
そのため、レート変換フィルタ５２Ｃのデータ入力端子４０１に、図３４Ｃに示すような２ｆs1レートの点順次色差データＣB／ＣR(2fs1)を構成するサンプル列｛Ｂn，Ｒn｝が供給されるとき、セレクタ４０４-1，４０４-2，４０４-3の出力側には、それぞれ図３４Ｄ，Ｅ，Ｆに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。なお、図３４Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示し、図３４Ｂはｆs1レートのクロック信号ＣＫ(fs1)を示している。
【０１８１】
また、記録モード時には、マスク信号ＭＳＫＢは図３４Ｊに示すように変化するため、レジスタ４０５-1，４０５-2，４０５-3では、それぞれセレクタ４０４-1，４０４-2，４０４-3より出力される色差データＣB，ＣRの各１９サンプル毎に９サンプルに間引き処理される。そのため、レジスタ４０５-1，４０５-2，４０５-3の出力側には、それぞれ図３４Ｋ，Ｌ，Ｍに示すようなサンプル列が得られる。そして、これらのサンプル列の各サンプルに対して、乗算器４０６-1，４０６-2，４０６-3で、それぞれ図３４Ｎ，Ｐ，Ｑに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０１８２】
そして、乗算器４０６-1，４０６-2，４０６-3の出力データが加算器４０８に供給されて加算され、この加算器４０８からは図３４Ｒに示すように、レート変換回路５０Ｃの出力点順次色差データＣB／ＣR(fs2)を構成するサンプル列｛ＢＯn，ＲＯn｝が得られ、レート変換フィルタ５２Ｃのデータ出力端子４１０には、図３４Ｓに示すようなサンプル列｛ＢＯn，ＲＯn｝が出力される。
【０１８３】
このようにレート変換フィルタ５２Ｃより出力されるサンプル列｛ＢＯｎ，ＲＯｎ｝は、図３５Ｄに示すようにＦＩＦＯ回路５３Ｃのデータ入力端子４５２に供給される。この場合、カウンタ４５４のカウント値、従ってデュアルポートＲＡＭ４５１の書き込みアドレス信号ＷＡＤは例えば図３５Ｅに示すように変化し、サンプル列｛ＢＯｎ，ＲＯｎ｝はＲＡＭ４５１に順次書き込まれる。
【０１８４】
また、カウンタ４５７のカウント値、従ってＲＡＭ４５１の読み出しアドレス信号ＲＡＤは図３５Ｇに示すように変化し、ＲＡＭ４５１より上述のサンプル列｛ＢＯn，ＲＯn｝の各サンプルがｆs2レートで順次読み出される。したがって、ＦＩＦＯ回路５３Ｃのデータ出力端子４５３には、図３５Ｈに示すようなｆs2レートのサンプル列｛ＢＯn，ＲＯn｝が出力される。
【０１８５】
なお、図３５Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示しており、図３５Ｂはマスク信号ＭＳＫＡを示しており、図３５Ｃはマスク信号ＭＳＫＢを示している。さらに、図３５Ｆは、ｆs2レートのクロック信号ＣＫ(fs2）を示している。
【０１８６】
次に、再生モード時（１８→１９のレート変換比）の動作例を、図３６のスペクトラムダイヤグラムおよび図３７のタイムチャートを参照して説明する。
【０１８７】
端子５９ＴC2に供給される点順次色差データＣB／ＣR(fs2)を構成し、図３６Ａに示すスペクトラムのfs2/2レートの色差データＣB(fs2/2)，ＣR(fs2/2)［帯域：０〜ｆs2／４］は、０挿入回路５６Ｃにより各サンプル間に０データが挿入されて、ｆs2レートの色差データＣB(fs2)，ＣR(fs2)となる。そして、このfs2レートの色差データＣB(fs2)，ＣR(fs2)は、図３６Ｂに示すような特性のハーフバンドフィルタ５１Ｃによってｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限され、図３６Ｃに示すようなスペクトラムのｆs2レートの色差データＣB(fs2)，ＣR(fs2)［帯域：０〜ｆs2／４］として、ＦＩＦＯ回路５３Ｃを介してレート変換フィルタ５２Ｃに供給される。
【０１８８】
すなわち、例えば図３７Ａに示すようなｆs2／２レートのサンプル列｛Ｂａn｝，｛Ｒａn｝で構成される色差データＣB(fs2/2)，ＣR(fs2/2)が、それぞれ０挿入回路５６Ｃに供給されてサンプル間に０データが挿入されることでｆs2レートに変換され、さらにハーフバンドフィルタ５１Ｃによりｆs2／２レートに対するナイキスト周波数（ｆs2／４）に帯域制限されて、図３７Ａに示すようなfs2レートのサンプル列｛Ｂn｝，｛Ｒn｝で構成される色差データＣB(fs2)，ＣR(fs2)となる。そして、このfs2レートのサンプル列｛Ｂn｝，｛Ｒn｝がレート変換フィルタ５２Ｃに供給される。
【０１８９】
レート変換フィルタ５２Ｃでは、入力されるｆs2レートのサンプル列｛Ｂn｝，｛Ｒn｝に対して、図３７Ｂに示すように、各サンプル間を１９等分し、サンプル〈Ｂm〉，〈Ｒm〉が存在する点〔図３７Ｂに〇で示す〕は元のサンプル｛Ｂn｝，｛Ｒn｝とし、サンプル〈Ｂm〉，〈Ｒm〉が存在しない点に零のサンプルを挿入し、１９×ｆs2＝１９ｆs2レートのサンプル列｛ＢP｝，｛ＲP｝に変換する。そして、同じく１９ｆs2レートで表されるレート変換フィルタ５２Ｃのインパルス応答｛ｈP ｝と、上述の１９ｆs2レートのサンプル列｛ＢP｝，｛ＲP｝とのコンボリューションをとることにより、１９ｆs2レートの補間サンプル列を生成する。なお、図３７Ｂには、レート変換フィルタ５２Ｃによる仮想的な補間サンプル列を×で示し、ｆs1レートの出力サンプル列{ＢＯn}，｛ＲＯn｝を●で示してある。
【０１９０】
レート変換フィルタ５２Ｃは、図３６Ｄに示すように、ｋ×１９ｆs2±ｆs2／４（ｋ：整数）を通過帯域とし、それ以外のｇ×ｆs2±ｆs2／４（ｇ：整数）を阻止帯域とする特性を有する。そして、ハーフバンドフィルタ５１Ｃから供給されるｆs2レートの色差データＣB(fs2)，ＣR(fs2)について、図３６Ｃに示すｆs2，２ｆs2，・・・，１８ｆs2のｆs2サンブリングキャリア成分を抑圧する。これにより、ｆs2レートの色差データＣB(fs2)，ＣR(fs2)は、図３６Ｅに示すように、１９倍の１９ｆs2レートにアップレート変換された色差データＣB(19fs2)，ＣR(19fs2)となる。この１９ｆs2レートの色差データＣB(19fs2)，ＣR(19fs2)の帯域特性は、ハーフバンドフィルタ５１Ｃにより規定されたｆs2／２レートのナイキスト特性となっている。
【０１９１】
ここで、上述した１９fs2レートのフィルタリング処理は仮想的なもので、実際には、レート変換フィルタ５２Ｃより１９ｆs2レートの信号を１８サンプル毎にダウンサンプルしたｆs1レートのサンプル列 ｛ＢＯn｝，｛ＲＯn｝が得られる。この場合、上述した１９ｆs2レートのインパルス応答{ｈP｝と、１９ｆs2レートのサンプル列{ＢP}，｛ＲP｝とのコンボリューションは、サンプル列{ＢP}，｛ＲP｝が非零サンプル｛Ｂm｝，｛Ｒm｝の際のみ実行されればよく、例えば、
【０１９２】
ところで、上述したようにハーフバンドフィルタ５１Ｃは、再生モード時には、信号処理部６のＤ／Ａ変換器６１ＣR，６１ＣB（図１参照）のアパーチャ効果による高域減衰、さらにはレート変換フィルタ５２Ｃによる高域減衰を補正する機能を有している。そのため、ハーフバンドフィルタ５１Ｃの特性は、図３６Ｂに示すように高域が強調される特性となっている。また、レート変換フィルタ５２Ｃの特性は、図３６Ｄに示すように、高域が減衰した特性となっている。
【０１９３】
なお、レート変換フィルタ５２Ｃにおける再生モード時の係数ｈ-28〜ｈ28は、上述したレート変換フィルタ５２Ｙにおける再生モード時の係数ｈ-28〜ｈ28と同様に設定される。
【０１９４】
次に、再生モード時（１８→１９のレート変換比）におけるＦＩＦＯ回路５３Ｃ（図３１に図示）およびレート変換フィルタ５２Ｃ（図３０に図示）の動作を、図３８、図３９および図４０のタイミングチャートを使用して説明する。
【０１９５】
ＦＩＦＯ回路５３Ｃのデータ入力端子４５２に、図３８Ｂに示すような２ｆs2レートのサンプル列｛Ｂｎ，Ｒｎ｝が供給される。なお、図３８Ａは２ｆs2レートのクロック信号ＣＫ(2fs2)を示し、図３８Ｄは２ｆs1レートのクロック信号ＣＫ(2fs1)を示している。再生モード時には、マスク信号ＭＳＫＢは図３８Ｆに示すように、常に“１”の状態にある。そのため、カウンタ４５４のカウント値、従ってデュアルポートＲＡＭ４５１の書き込みアドレス信号ＷＡＤは例えば図３８Ｃに示すように変化し、サンプル列｛Ｂｎ，Ｒｎ｝はＲＡＭ４５１に順次書き込まれる。
【０１９６】
また、再生モード時には、マスク信号ＭＳＫＡは図３８Ｅに示すように変化するため、カウンタ４５７のカウント値、従ってＲＡＭ４５１の読み出しアドレス信号ＲＡＤは図３８Ｇに示すように変化し、ＲＡＭ４５１より上述のサンプル列｛Ｂn，Ｒn｝の各サンプルが２ｆs1レートで順次読み出される。この場合、マスク信号ＭＳＫＡがクロック信号ＣＫ(2fs1)の３８クロック毎に２クロック時間だけ“０”となり、カウンタ４５７のカウント動作が停止する。
【０１９７】
そのため、ＲＡＭ４５１からはサンプル列｛Ｂn，Ｒn｝の３６サンプル毎に連続した２つのデータが２度読みされる。つまり、ＲＡＭ４５１からの読み出し時に、サンプル列｛Ｂn，Ｒn｝の３６サンプルが３８サンプルになるように補間処理されることとなる。したがって、ＦＩＦＯ回路５３Ｃのデータ出力端子４５３には、図３８Ｈに示すような補間処理された２ｆs1レートのサンプル列｛Ｂn，Ｒn｝が出力される。
【０１９８】
このようにＦＩＦＯ回路５３Ｃより出力される２ｆs1レートのサンプル列｛Ｂn，Ｒn｝は、図３９Ｄに示すようにレート変換フィルタ５２Ｃのデータ入力端子４０１に供給される。なお、図３９Ａは２fs1レートのクロック信号ＣＫ(2fs1)を示し、図３９Ｂはマスク信号ＭＳＫＡを示し、図３９Ｃはマスク信号ＭＳＫＢを示している。
【０１９９】
データ入力端子４０１に、上述した２ｆs1レートのサンプル列｛Ｂn，Ｒn｝が供給されるとき、レジスタ４０２-1〜４０２-7の出力側には、それぞれ図３９Ｄ〜Ｋに示すように１クロック時間ずつ順次遅延した２ｆs1レートのサンプル列が得られる。
【０２００】
ここで、再生モード時には、整列信号ＡＬＧＮ０，ＡＬＩＧＮ１は、図３９Ｌ，Ｍに示すように変化し、セレクタ４０３-1〜４０３-3，４０４-1〜４０４-3の接続が制御される。そのため、セレクタ４０４-1，４０４-2，４０４-3の出力側には、それぞれ図３９Ｎ，Ｐ，Ｑに示すようにクロック信号ＣＫ(2fs1)の１クロック毎にサンプル｛Ｂn｝，｛Ｒn｝が交互に配置されたサンプル列が得られる。そして、レジスタ４０５-1，４０５-2，４０５-3の出力側には、それぞれ図４０Ｆ，Ｇ，Ｈに示すようなサンプル列が得られる。なお、図４０Ａは２ｆs1レートのクロック信号ＣＫ(2fs1)を示し、図４０Ｂはｆs1レートのクロック信号ＣＫ(fs1）を示し、図４０Ｃ，Ｄ，Ｅはそれぞれセレクタ４０４-1，４０４-2，４０４-3の出力側に得られるサンプル列を示している。
【０２０１】
また、レジスタ４０５-1，４０５-2，４０５-3の出力側に得られるサンプル列の各サンプルに対して、乗算器４０６-1，４０６-2，４０６-3で、それぞれ図４０Ｉ，Ｊ，Ｋに示すような係数ＡCOEF，ＢCOEF，ＣCOEFが並列的に掛算される。
【０２０２】
そして、乗算器４０６-1，４０６-2，４０６-3の出力データが加算器４０８に供給されて加算される。この加算器４０８からは、図４０Ｌに示すようにレート変換回路５０Ｃの出力点順次色差データＣB／ＣR(2fs1)を構成するサンプル列｛Ｂn，Ｒn｝が得られ、レート変換フィルタ５２Ｃのデータ出力端子４１０には、図４０Ｍに示すような２fs1レートのサンプル列｛Ｂn，Ｒn｝が出力される。
【０２０３】
次に、図１に示すディジタルカムコーダの動作を説明する。
【０２０４】
撮像部１のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂで撮像された赤、緑、青の撮像信号Ｒ，Ｇ，Ｂはアナログ信号処理部２に供給され、相関二重サンプリング回路２１Ｒ，２１Ｇ，２１Ｂで相関二重サンプリング処理が行われると共に、レベル制御回路２２Ｒ，２２Ｇ，２２Ｂで白バランスや黒バランス等のしベル制御が行われる。
【０２０５】
また、アナログ信号処理部２より出力される赤、緑、青の色信号は、それぞれＡ／Ｄ変換部３を構成するＡ／Ｄ変換器３Ｒ，Ｇ，Ｂに供給され、ｆs1レートのサンプリングクロックによって例えば１０ビット語長のディジタル信号に変換される。このＡ／Ｄ変換部３より出力されるｆs1レートの赤、緑、青の色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)は第１のディジタル演算部４に供給される。
【０２０６】
そして、第１のディジタルプロセス回路４１では、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、白黒バランス制御、シェーディング補正、欠陥補正等の画像処理が行われる。また、第２のディジタルブロセス回路４２では、色データＲ(fs1)，Ｇ(fs1)，Ｂ(fs1)に対して、画像強調処理、ベデスタル付加処理、ガンマ、ニーなどの非線形処理、リニアマトリクス処理が行われると共に、マトリクス演算処理が行われ、２fs1レートの輝度データＹ(2fs1)、ｆs1レートの赤色差データＣR(fs1)、ｆs1レートの青色差データＣB(ｆs1)が生成される。この場合、データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、１１ビット語長のデータとして形成される。
【０２０７】
次に、記録再生部７でビデオデータが記録される記録モード時の動作について説明する。
【０２０８】
この場合、上述したように第２のディジタルプロセス回路４２で生成される１１ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)の上位１０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)がアナログ出力用の信号処理部６に供給される。そして、１０ビットのデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBでアナログ信号に変換されると共に、ナイキストフィルタとして機能するポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。そして、アナログエンコーダ６２より、コンポーネント信号Ｙ，ＣR，ＣBおよびコンポジット信号ＣＳが出力されると共に、ビューファインダ１６に供給するためのモニタ信号ＹVFが出力される。
【０２０９】
また、第２のディジタルプロセス回路４２で生成される１１ビットのデータＹ(2fs1)，ＣB(fs1)，ＣR(fs1)が第２のディジタル演算部５に供給される。そして、２ｆs1レートの輝度データＹ(2fs1)は、輝度信号用のレート変換回路５０Ｙ（図２参照）でｆs2レートの輝度データＹ(fs2)にレート変換される。また、ｆs1レートの色差データＣB(fs1)，ＣR(fs1)は、それぞれ色差信号用のレート変換回路５０Ｃ（図２６参照）でｆs2／２レートの色差データＣB(fs2/2)，ＣR(fs2/2)にレート変換される。この場合、レート変換回路５０Ｃからはｆs2レートの点順次色差データＣB／ＣR(fs2)として出力される。そして、第２のディジタル演算部５のレート変換回路５０Ｙ，５０Ｃより出力されるｆs2レートのデータＹ(fs2)，ＣB／ＣR(fs2)が記録再生部７に供給されて記録される。
【０２１０】
次に、記録再生部７でビデオデータが再生される再生モード時の動作について説明する。
【０２１１】
記録再生部７より再生されるｆs2レートの輝度データＹ(fs2)および点順次色差データＣB／ＣR(fs2)は第２のディジタル演算部５に供給される。そして、ｆs2レートの輝度データＹ(fs2)は、輝度信号用のレート変換回路５０Ｙで２fs1レートの輝度データＹ(2fs1)にレート変換される。また、ｆs2レートの点順次色差データＣB／ＣR(fs2)を構成するｆs2/2レートの色差データＣB(fs2/2)，ＣR(fs2/2)は、それぞれｆs1レートの色差データＣB(fs１)，ＣR(fs１)にレート変換される。
【０２１２】
また、第２のディジタル演算部５のレート変換回路５０Ｙ，５０Ｃより出力されるデータＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、アナログ出力用の信号処理部６に供給される。データＹ(2fs1)，ＣR(fs1)，ＣB(fs1)は、それぞれＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBでアナログ信号に変換されると共に、ポストフィルタ６１ＰＹ，６１ＰＣR，６１ＰＣBでサンプリングキャリア成分が除去されてアナログエンコーダ６２に供給される。そして、アナログエンコーダ６２より、コンポーネント信号Ｙ，ＣR，ＣBおよびコンポジット信号ＣＳが出力されると共に、ビューファインダ１６に供給するためのモニタ信号ＹVFが出力される。
【０２１３】
ここで、Ｄ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるＤ／Ａ変換処理のために高域減衰、いわゆるアパーチャ効果が発生することが知られている。図４１は、Ｄ／Ａ変換によるアパーチャ効果を示している。ｆsはサンプリング周波数である。図１８ＩはＤ／Ａ変換器６１Ｙにおけるアパーチャ効果を示しており、図３６ＩはＤ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果を示している。なお、図１８Ｈはポストフィルタ６１ＰＹの特性を示しており、通過域はフラットである。同様に図３６Ｈはポストフィルタ６１ＰＣB，６１ＰＣRの特性を示しており、通過域はフラットである。
【０２１４】
上述したように、レート変換回路５０Ｙのハーフバンドフィルタ５１Ｙは、再生モード時は、レート変換フィルタ５２Ｙの高域減衰を補正する機能を有すると共に、Ｄ／Ａ変換器６１Ｙにおけるアパーチャ効果による高域減衰を補正する機能を有している。すなわち、ハーフバンドフィルタ５１Ｙの特性（図１８Ｂ参照）と、レート変換フィルタ５２Ｙの特性（図１８Ｄ参照）と、Ｄ／Ａ変換器６１Ｙにおけるアパーチャ効果特性（図１８Ｉ参照）との通過域の積特性が１に近似できるように、ハーフバンドフィルタ５１Ｙの特性が設定されている。
【０２１５】
そのため、再生モード時には、ハーフバンドフィルタ５１Ｙの特性によって、Ｄ／Ａ変換器６１Ｙのアパーチャ効果による高域減衰（図４１の破線斜線部ＣＰ）が補正される。したがって、図１８Ｊにスペクトラムを示すポストフィルタ６１ＰＹからのアナログ輝度信号Ｙの周波数特性は、記録再生部７で再生される輝度データＹ(ｆs2)の周波数特性とほぼ等しくなる。
【０２１６】
また、同様に、レート変換回路５０Ｃのハーフバンドフィルタ５１Ｃは、再生モード時は、レート変換フィルタ５２Ｃにおける高域減衰を補正する機能を有すると共に、Ｄ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果による高域減衰を補正する機能を有している。すなわち、ハーフバンドフィルタ５１Ｃの特性（図３６Ｂ参照）と、レート変換フィルタ５２Ｃの特性（図３６Ｄ参照）と、Ｄ／Ａ変換器６１ＣR，６１ＣBにおけるアパーチャ効果特性（図３６Ｉ参照）との通過域の積特性が１に近似できるように、ハーフバンドフィルタ５１Ｃの特性が設定されている。
【０２１７】
そのため、再生モード時には、ハーフバンドフィルタ５１Ｃの特性によって、Ｄ／Ａ変換器６１ＣR，６１ＣBのアパーチャ効果による高域減衰が補正される。したがって、図３６Ｊにスペクトラムを示すポストフィルタ６１ＰＣR，６１ＰＣBからのアナログ色差信号ＣB，ＣRの周波数特性は、記録再生部７で再生される色差データＣB(fs2/2)，ＣR(fs2/2)の周波数特性とほぼ等しくなる。
【０２１８】
以上説明したように本実施の形態においては、第２のディジタル演算部５を構成する輝度信号用のレート変換回路５０Ｙは、レート変換フィルタ５２ＹとＦＩＦＯ回路５３Ｙとを独立して備えるものである。そして、記録モード時には、レート変換フィルタ５２Ｙで間引き処理をした後にフィルタ処理をし、このレート変換フィルタ５１Ｙの出力データに対してＦＩＦＯ回路５３Ｙで出力データレートにレート変換処理をする。一方、再生モード時には、ＦＩＦＯ回路５３Ｙで補間処理をして出力データレートにレート変換処理し、このＦＩＦＯ回路５３Ｙの出力データに対してレート変換フィルタ５２Ｙでフィルタ処理をする。
【０２１９】
また、第２のディジタル演算部５を構成する色差信号用のレート変換回路５０Ｃも、レート変換フィルタ５２ＣとＦＩＦＯ回路５３Ｃとを独立して備えるものであり、記録モードや再生モード時には、上述した輝度信号用のレート変換回路５０Ｙと同様に動作する。
【０２２０】
したがって、従来のようにＦＩＦＯ回路で構成される複数個のレート変換部を必要とせず、ハードウェア規模を縮小でき、コスト削減を図ることができる。
【０２２１】
また、本実施の形態においては、記録モード時に、ハーフバンドフィルタ５１Ｙ，５１Ｃの特性が、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰を補正するように設定される。そのため、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰による画質の劣化を防止することができる。
【０２２２】
また、本実施の形態においては、再生モード時に、ハーフバンドフィルタ５１Ｙ，５１Ｃの特性が、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰を補正すると共に、Ｄ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるアパーチャ効果による高域減衰を補正するように設定される。そのため、アナログ出力信号の周波数特性を記録再生部７の再生出力信号の周波数特性とほぼ等しくでき、レート変換フィルタ５２Ｙ，５２Ｃにおける高域減衰やＤ／Ａ変換器６１Ｙ，６１ＣR，６１ＣBにおけるアパーチャ効果のための高域減衰による画質劣化を防止できる。
【０２２３】
なお、上述実施の形態においては、この発明をディジタルカムコーダに適用したものであるが、レート変換の必要があるその他の機器にも同様に適用できることは勿論である。
【０２２４】
【発明の効果】
この発明によれば、第１のデータレートの第１のビデオデータを、第２のデータレートの第２のビデオデータに変換するため、第２のビデオデータを構成するビデオデータをフィルタ処理によって生成する第１のデータ処理手段と、第２のデータレートのビデオデータを生成する第２データ処理手段と、第１のデータ処理手段および第２のデータ処理手段の前後関係を切り換えるスイッチ手段が設けられて、第２のデータレートが第１のデータレートより低い第１のモードでは、第２のデータ処理手段を第１のデータ処理手段の後段に接続して第１および第２のデータ処理手段を順に使用してレート変換処理が行われ、第２のデータレートが第１のデータレートより高い第２のモードでは、第２のデータ処理手段を第１のデータ処理手段の前段に接続して第２および第１のデータ処理手段を順に使用してレート変換処理が行われる。そのため、従来のようにＦＩＦＯ回路で構成される複数個のレート変換部を必要とせず、ハードウェア規模を縮小でき、コスト削減を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態としてのディジタルカムコーダの構成を示すブロック図である。
【図２】輝度信号用のレート変換回路の構成例を示すブロック図である。
【図３】輝度信号用のレート変換回路の記録モード時の接続状態を示すブロック図である。
【図４】輝度信号用のレート変換回路の再生モード時の接続状態を示すブロック図である。
【図５】輝度信号用のレート変換回路を構成するハーフバンドフィルタの構成例を示すブロック図である。
【図６】輝度信号用のレート変換回路を構成するレート変換フィルタの構成例を示すブロック図である。
【図７】レート変換フィルタ等を構成するレジスタの構成例を示すブロック図である。
【図８】レート変換フィルタを構成する係数発生器の構成例を示すブロック図である。
【図９】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の構成例を示すブロック図である。
【図１０】輝度信号用のレート変換回路の記録モード時の動作を示すスペクトラムダイヤグラムである。
【図１１】輝度信号用のレート変換回路の記録モード時の動作を示すタイムチャートである。
【図１２】輝度信号用のレート変換回路を構成するハーフバンドフィルタの記録モード時の特性例を示す図である。
【図１３】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の特性例を示す図である。
【図１４】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の特性例を示す図である。
【図１５】輝度信号用のレート変換回路を構成するハーフバンドフィルタとレート変換フィルタとの記録モード時の合成特性例を示す図である。
【図１６】輝度信号用のレート変換回路を構成するレート変換フィルタの記録モード時の動作を示すタイムチャートである。
【図１７】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の記録モード時の動作を示すタイムチャートである。
【図１８】輝度信号用のレート変換回路の再生モード時の動作を示すスペクトラムダイヤグラムである。
【図１９】輝度信号用のレート変換回路の再生モード時の動作を示すタイムチャートである。
【図２０】輝度信号用のレート変換回路を構成するハーフバンドフィルタの再生モード時の特性例を示す図である。
【図２１】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の特性例を示す図である。
【図２２】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の特性例を示す図である。
【図２３】輝度信号用のレート変換回路を構成するハーフバンドフィルタとレート変換フィルタとの再生モード時の合成特性例を示す図である。
【図２４】輝度信号用のレート変換回路を構成するＦＩＦＯ回路の再生モード時の動作を示すタイムチャートである。
【図２５】輝度信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャートである。
【図２６】色差信号用のレート変換回路の構成例を示すブロック図である。
【図２７】色差信号用のレート変換回路の記録モード時の接続状態を示すブロック図である。
【図２８】色差信号用のレート変換回路の再生モード時の接続状態を示すブロック図である。
【図２９】色差信号用のレート変換回路を構成するハーフバンドフィルタの構成例を示すブロック図である。
【図３０】色差信号用のレート変換回路を構成するレート変換フィルタの構成例を示すブロック図である。
【図３１】色差信号用のレート変換回路を構成するＦＩＦＯ回路の構成例を示すブロック図である。
【図３２】色差信号用のレート変換回路の記録モード時の動作を示すスペクトラムダイヤグラムである。
【図３３】色差信号用のレート変換回路の記録モード時の動作を示すタイムチャートである。
【図３４】色差信号用のレート変換回路を構成するレート変換フィルタの記録モード時の動作を示すタイムチャートである。
【図３５】色差信号用のレート変換回路を構成するＦＩＦＯ回路の記録モード時の動作を示すタイムチャートである。
【図３６】色差信号用のレート変換回路の再生モード時の動作を示すスペクトラムダイヤグラムである。
【図３７】色差信号用のレート変換回路の再生モード時の動作を示すタイムチャートである。
【図３８】色差信号用のレート変換回路を構成するＦＩＦＯ回路の再生モード時の動作を示すタイムチャートである。
【図３９】色差信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャート（１／２）である。
【図４０】色差信号用のレート変換回路を構成するレート変換フィルタの再生モード時の動作を示すタイムチャート（２／２）である。
【図４１】Ｄ／Ａ変換によるアパーチャ効果（高域減衰）を示す図である。
【符号の説明】
１・・・撮像部、１Ｒ，１Ｇ，１Ｂ・・・ＣＣＤイメージセンサ、２・・・アナログ信号処理部、３・・・Ａ／Ｄ変換部、３Ｒ，３Ｇ，３Ｂ・・・Ａ／Ｄ変換器、４・・・第１のディジタル演算部、５・・・第２のディジタル演算部、６・・・アナログ出力用の信号処理部、７・・・記録再生部、９・・・タイミングジェネレータ、１１・・・同期信号発生器、１６・・・ビューファインダ、２１Ｒ，２１Ｇ，２１Ｂ・・・相関二重サンプリング回路、２２Ｒ，２２Ｇ，２２Ｂ・・・レベル制御回路、４１・・・第１のディジタルプロセス回路、４２・・・第２のディジタルプロセス回路、５０Ｙ・・・輝度信号用のレート変換回路、５１Ｙ・・・ハーフバンドフィルタ、５２Ｙ・・・レート変換フィルタ、５３Ｙ・・・ＦＩＦＯ回路、５４Ｙ・・・丸め処理回路、５５Ｙ・・・遅延回路、５６Ｙ・・・０挿入回路、５７Ｙ1〜５７Ｙ7・・・切換回路、５８Ｙ・・・タイミング発生器、５９ＴY1，５９ＴY2・・・端子、５０Ｃ・・・色差信号用のレート変換回路、５１Ｃ・・・ハーフバンドフィルタ、５２Ｃ・・・レート変換フィルタ、５３Ｃ・・・ＦＩＦＯ回路、５４Ｃ・・・丸め処理回路、５５Ｃ・・・マルチプレクサ／デマルチプレクサ、５６Ｃ・・・０挿入回路、５７Ｃ1〜５７Ｃ5・・・切換回路、５８Ｃ・・・タイミング発生器、５８ＴCB，５８ＴCR，５８ＴC2・・・端子、６１・・・Ｄ／Ａ変換部、６１Ｙ，６１ＣR，６１ＣB・・・Ｄ／Ａ変換器、６１ＰＹ，６１ＰＣR，６１ＰＣB・・・ポストフィルタ、６２・・・アナログエンコーダ
Claims (2)
- 第１のデータレートの第１のビデオデータを、第２のデータレートの第２のビデオデータに変換するレート変換回路において、
上記第２のビデオデータを構成するビデオデータをフィルタ処理によって生成する第１のデータ処理手段と、
上記第２のデータレートのビデオデータを生成し、上記第１のデータ処理手段とは独立した第２のデータ処理手段と、
上記第１のデータ処理手段および上記第２のデータ処理手段の前後関係を切り換えるスイッチ手段を有し、
上記第２のデータレートが上記第１のデータレートより低い第１のモードでは、上記第２のデータ処理手段を上記第１のデータ処理手段の後段に接続して上記第１および第２のデータ処理手段を順に使用してレート変換処理をし、
上記第２のデータレートが上記第１のデータレートより高い第２のモードでは、上記第２のデータ処理手段を上記第１のデータ処理手段の前段に接続して上記第２および第１のデータ処理手段を順に使用してレート変換処理をする
ことを特徴とするレート変換回路。 - 上記第１のモードでは、上記第１のデータ処理手段は上記第１のビデオデータに対して間引き処理およびフィルタ処理をして上記第２のビデオデータを構成するビデオデータを生成し、上記第２のデータ処理手段は上記第１のデータ処理手段で生成されたビデオデータを上記第２のデータレートで順次出力して上記第２のビデオデータを生成し、
上記第２のモードでは、上記第２のデータ処理手段は上記第１のビデオデータに対して補間処理をし、その補間処理後のビデオデータを上記第２のデータレートで順次出力して上記第２のデータレートのビデオデータを生成し、上記第１のデータ処理手段は上記第２のデータ処理手段で生成されたビデオデータに対してフィルタ処理をして上記第２のビデオデータを生成する
ことを特徴とする請求項１に記載のレート変換回路。
Priority Applications (1)
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|---|---|---|---|
| JP23116896A JP3820641B2 (ja) | 1996-08-30 | 1996-08-30 | レート変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23116896A JP3820641B2 (ja) | 1996-08-30 | 1996-08-30 | レート変換回路 |
Publications (2)
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| JPH1075423A JPH1075423A (ja) | 1998-03-17 |
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Family Applications (1)
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| JPH1075423A (ja) | 1998-03-17 |
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