JP3816720B2

JP3816720B2 - Semiconductor device

Info

Publication number: JP3816720B2
Application number: JP2000089165A
Authority: JP
Inventors: 和孝柴田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2006-08-30
Anticipated expiration: 2020-03-28
Also published as: JP2001274295A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体基板の活性領域を保護するための構造を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体チップ自身の大きさ程度にまで小型化されたＩＣパッケージは、チップサイズパッケージと呼ばれている。このチップサイズパッケージ型半導体装置の具体的な構成例は、図３に示されている。
半導体チップ５１の活性面には、内部回路と電気接続されたパッド５２が形成されており、このパッド５２の表面に、たとえば金からなるバンプ５３が隆起して設けられている。このバンプ５３は、たとえばセラミックなどからなる基板６１の表面に設けられた金めっき部６３に接合されている。金めっき部６３は、セラミック基板６１の表面に形成された導体パターン６２上に設けられている。セラミック基板６１の表面は、レジスト６４によって覆われており、金めっき部６３は、このレジスト６４から突出するように形成されている。
【０００３】
セラミック基板６１と半導体チップ５１との間には、樹脂５７が介在されていて、これにより、主として半導体チップ５１の活性面の保護が行われている。
セラミック基板６１の下面、すなわち、半導体チップ５１とは反対側の表面には、複数個の導体パターン６５が、レジスト６７から露出するように形成されている。各導体パターン６５の表面には、半田ボール６６が配置されている。この半田ボール６６は、セラミック基板６１の下面に二次元的に配列されている。半田ボール６６と接合されている複数の導体パターン６５は、セラミック基板６１の内部に形成された多層配線（図示せず）を介して、セラミック基板６１の上面側に設けられた複数の導体パターン６２とそれぞれ接続されている。
【０００４】
【発明が解決しようとする課題】
この図３の構成においては、半導体チップ５１は、その活性面を除いて外部空間に露出することになる。そのため、外部からの衝撃によって、特に角部が欠ける、いわゆるチッピングが生じやすいという問題がある。このチッピングは、半導体チップ５１の非活性面側の角部において生じても問題はないけれども、活性面側の角部５８においてチッピングが生じれば、活性領域の一部が破損し、この半導体チップ５１の動作特性が損なわれる。
【０００５】
そこで、半導体チップ５１とセラミック基板６１との間を封止するための樹脂５７を多めに配置し、この樹脂５７によって半導体チップ５１の活性面側の角部５８の保護を図ることが考えられる。
ところが、樹脂５７による半導体チップ５１の角部５８の保護は必ずしも確実に行えるとは限らず、樹脂５７の量が少なければ、角部５８が露出するおそれがある。また、樹脂５７の量が十分であったとしても、この樹脂５７が半導体チップ５１とセラミック基板６１との間に一様に配置される保証はないから、半導体チップ５１の角部５８の一部が露出する場合がある。
【０００６】
一方、半導体チップ５１とセラミック基板６１との間への樹脂５７の配置は、セラミック基板６１上に半導体チップ５１を接合した後に、液状の樹脂をこれらの間の空間に、いわゆる毛細管現象を利用して浸透させ、その後にこの液状の樹脂を硬化させるようにして行われる。しかし、毛細管現象による液状樹脂の浸透には、たとえば約３分程度の長い時間が必要であり、さらには、この液状樹脂を硬化させるための処理にも比較的長い時間を要する。そのため、図３の構造のチップサイズパッケージ型半導体装置の製造には、長い時間がかかるという問題もあった。
【０００７】
そこで、この発明の目的は、上述の技術的課題を解決し、機能素子が形成された活性領域を確実に保護することができる構造の半導体装置を提供することである。
この発明の他の目的は、半導体チップと配線基板との接合を、短時間に、かつ、容易に行うことができる半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、配線基板と、半導体基板を有し、前記配線基板に前記半導体基板の活性面を対向させて接合した半導体チップとを含む半導体装置であって、前記半導体チップは、一方表面を活性面とし、他方表面を非活性面とした前記半導体基板と、この半導体基板の前記活性面において機能素子が形成された活性領域と、前記活性面と、この活性面側の前記半導体基板の角部とを覆って形成され、前記半導体基板よりも低弾性の材料からなる低弾性被覆膜とからなり、前記低弾性被覆膜は、前記半導体基板の角部から連続して当該半導体基板の端面を被覆する端面被覆部を有し、前記半導体基板の端面には、前記活性面からの深さが前記活性領域の深さよりも深い位置において外方に張り出した段部が形成されており、これにより、前記半導体基板の端面が、前記段部よりも前記活性面側の第１端面部と、前記段部よりも前記非活性面側にあって前記第１端面部よりも外方に位置する第２端面部とに分かれており、前記端面被覆部は、少なくとも前記第１端面部を覆っており、前記第２端面部は、前記第１端面部に沿う部分の前記端面被覆部よりも外方に位置しており、前記配線基板と前記半導体チップとが、当該配線基板と当該半導体チップとの間の空間に樹脂を配置することなく接合されていることを特徴とする半導体装置である。
この構成によれば、半導体基板の活性面およびこの活性面側の半導体基板の角部は、半導体基板よりも弾性の低い材料からなる低弾性被覆膜によって覆われている。したがって、外部からの衝撃が加わっても、半導体基板の活性面側の角部に損傷が生じることがないから、機能素子が形成された活性領域を確実に保護することができる。
【０００９】
また、この発明では、半導体基板の端面には、活性面からの深さが活性領域の深さよりも深い位置において外方に張り出した段部が形成されており、これによって、前記半導体基板の端面が、前記段部よりも前記活性面側の第１端面部と、前記段部よりも前記非活性面側にあって前記第１端面部よりも外方に位置する第２端面部とに分かれており、前記端面被覆部は、少なくとも前記第１端面部を覆っていて、前記第２端面部は、前記第１端面部に沿う部分の前記端面被覆部よりも外方に位置している。したがって、活性領域を外部からの衝撃から確実に保護することができ、半導体チップの動作特性を良好に保持することができる。
低弾性被覆膜は、たとえば、ポリイミド膜などの、イミド結合もしくはアシド結合またはイミド結合およびアシド結合の両方を含む樹脂などで構成することができる。
【００１０】
上記半導体チップの製造方法は、半導体基板の活性面に、機能素子が作り込まれた活性領域を設ける工程と、この活性領域の周囲に溝を形成する工程と、この溝が形成された半導体基板の表面を、この半導体基板よりも低弾性の低弾性被覆膜で被覆する工程と、上記低弾性被覆膜で被覆された半導体基板を、上記溝の中心線にほぼ沿って、この溝の幅よりも小さな幅で切断する工程とを含む。上記活性領域の周囲に形成される溝は、上記活性面からの深さが、上記活性領域の深さよりも深くなるように形成される。切断工程は、溝の幅よりも小さな幅の切断工具を用いて行ってもよい。
【００１１】
この方法によれば、活性領域の周囲に比較的幅広の溝が形成され、この溝の中心線に沿って、溝よりも小さな幅で半導体基板を切断することによって、請求項１に記載された半導体チップが作成される。これにより、ウエハ状の大きな半導体基板から、請求項１に記載した特徴を有する複数個の半導体チップを一括して切り出すことができる。これにより、半導体チップの生産性を向上できる。
【００１２】
また、この方法では、活性領域の周囲に活性領域の深さよりも深い溝を形成することとしているので、低弾性被覆膜は半導体基板の端面を活性領域の深さよりも深い位置まで被覆することになる。これにより、活性領域の保護を確実に達成できる。
なお、この製造方法により製造された半導体チップは、その端面において、上記の溝と切断工具による切断面との間に段差部を有することになる。切断面においては、半導体基板の端面が露出することになるが、溝の深さが活性領域の深さよりも深く形成されるので、当該切断面に加えられた衝撃によって活性領域が傷つけられるおそれはない。
【００１３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。この半導体装置は、セラミック基板２１上に半導体チップ１０を接合して構成された、いわゆるチップサイズパッケージ型の装置である。半導体チップ１０は、その基体をなす半導体基板１１の活性面１１ａをセラミック基板２１（配線基板）に対向させて、このセラミック基板２１の表面２１ａに接合されている。半導体基板１１の活性面１１ａには、活性領域１２が設けられている。この活性領域１２には、半導体基板１１の表層領域に不純物拡散層を形成したり、活性面１１ａの表面に電極や絶縁膜を形成したりして、トランジスタ、キャパシタまたは抵抗などの機能素子が作りこまれている。そして、これらの機能素子により構成される内部回路に接続された内部配線の一部が、外部接続用のパッド１３として、表面保護膜（図示せず）から露出させられている。パッド１３の表面には、たとえば金などの耐酸化性金属からなるバンプ１４が表面保護膜から隆起して形成されている。
【００１４】
半導体基板１１の一方表面である活性面１１ａは、複数のバンプ１４を露出させた状態で、たとえばポリイミドからなる低弾性被覆膜１５によって被覆されている。この低弾性被覆膜１５は、活性面１１ａの角部１７を覆っており、さらに半導体基板１１の端面１８を覆う端面被覆部１５ａを有している。端面１８には、活性面１１ａからの深さが、活性領域１２の深さよりも深い位置において外方に張り出した段部１９が形成されている。端面被覆部１５ａは、この段部１９に至る端面１８の部分１８ａ（第１端面部）を被覆している。段部１９よりも半導体基板１１の他方表面である非活性面１１ｂの側においては、半導体基板１１の端面１８の部分１８ｂ（第２端面部）は、露出しており、上記端面部分１８ａよりも外方に位置している。この露出している端面部分１８ｂは、当該半導体チップ１０をウエハから切り出したときの切断面である。この端面部分１８ｂは、端面部分１８ａに沿う部分の端面被覆部１５ａよりも外方に位置している。
【００１５】
一方、セラミック基板２１の表面２１ａは、レジスト２４で覆われており、このレジスト２４の下方には、導体パターン２２が形成されている。この導体パターン２２は、半導体チップ１０のバンプ１４に対応する位置で露出しており、この露出部には金めっき部２３が隆起して形成されている。この金めっき部２３に半導体チップ１０のバンプ１４を押し付けて接合することにより、半導体チップ１０とセラミック基板２１とが電気的および機械的に接続されている。
【００１６】
セラミック基板２１の裏面２１ｂは、レジスト２７で覆われている。このレジスト２７からは、裏面２１ｂに二次元的に配列された導体パターン２５が露出している。この導体パターン２５の表面には、外部接続端子としての半田ボール２６が配置されている。この半導体装置を実装基板に実装するときには、半田ボール２６が実装基板上のランドに接合されることになる。
セラミック基板２１の内部には、表面２１ａの複数の導体パターン２２と、裏面２１ｂの複数の導体パターン２５とを、予め定めた態様で接続するための多層構造の内部配線（図示せず）が形成されている。これにより、半導体チップ１０の活性領域１２に形成された内部回路は、バンプ１４、金めっき部２３、セラミック基板２１の内部配線および半田ボール２６など介して実装基板に電気接続されることになる。
【００１７】
この半導体装置においては、半導体チップ１０の基体をなす半導体基板１１は、その活性面１１ａ、およびこの活性面１１ａの角部１７が、半導体基板１１よりも低弾性の低弾性被覆膜１５によって被覆されている。これにより、半導体チップ１０に外部からの衝撃が加えられた場合であっても、活性面１１ａの角部１７は、低弾性被覆膜１５によって確実に保護される。したがって、いわゆるチッピングが活性面１１ａの角部１７で生じることがない。
【００１８】
しかも、低弾性被覆膜１５が、半導体基板１１の端面１８を活性領域１２よりも深い位置まで覆う端面被覆部１５ａを有していることにより、活性領域１２に作り込まれた機能素子が損傷を受けるおそれはない。したがって、半導体チップ１０は、外部からの衝撃に対して極めて良好な耐久性を有することができ、その電気的特性を良好に保持することができる。
また、図１と上述の図３との比較から理解されるとおり、この半導体装置の一つの特徴は、セラミック基板２１と半導体チップ１０との間の空間３０に樹脂が配置されていないことである。図３の構成における樹脂５７は、主として半導体チップ５１の活性面を保護するものであるが、図１に示されたこの実施形態の半導体チップ１０においては、活性面１１ａが低弾性被覆膜１５により十分に保護されているため、空間３０への樹脂の配置が必ずしも必要ではない。したがって、その製造工程においては、セラミック基板２１と半導体基板１１との間の空間３０への樹脂の配置を省略することができるから、製造工程の所要時間を短縮できるとともに、工程自体を簡単にすることができる。
【００１９】
図２は、半導体チップ１０の製造工程を説明するための断面図である。この製造工程では、個片に切り出された時の半導体チップ１０の基体をなす半導体基板１１よりもさらに大きな半導体基板であるウエハＷの活性面Ｗａに複数の半導体チップ１０に対応した活性領域１２が複数個設けられる。すなわち、ウエハＷの活性面Ｗａに対しては、不純物拡散層処理、配線膜の形成および絶縁膜の形成などが行われ、そのようにして活性領域１２に上述のような機能素子が設けられ、所要の機能を発揮する内部回路が形成される。この活性領域１２の表面には、上述のようにパッド１３およびバンプ１４が設けられる。この状態が図２(a)に示されている。
【００２０】
この状態から、幅Ｗ１のダイシングソー３１を用いて、ウエハＷの活性面Ｗａに溝３５が形成される（図２(b)参照）。この溝３５は、活性面Ｗａからの深さが活性領域１２の深さよりも深くなるように、かつ、活性領域１２から一定の距離をあけた位置に形成される。具体的には、溝３５は、複数個の半導体チップ１０をウエハＷを切り出すときの切断面線であるスクライブラインに沿って形成される。
【００２１】
次に、溝３５が形成された状態のウエハＷの表面に、たとえば液状のポリイミドを塗布して、活性面Ｗａおよび溝３５の内面を覆う低弾性被覆膜１５が形成される。この状態を、図２(c)に示す。
低弾性被覆膜１５が形成された状態において、バンプ１４は、この低弾性被覆膜１５の表面から突出した状態となっている。この状態で、上述のダイシングソー３１よりも小さな幅Ｗ２を有する別のダイシングソー３２を用いて、溝３５のほぼ中心線に沿って、ウエハＷが切断される。これにより、図２(d)に示すように、半導体チップ１０の個片が得られる。
【００２２】
この半導体チップ１０を、図１に示すように、セラミック基板２１に接合することにより、半導体装置が組み立てられる。
このようにして、比較的大きな幅Ｗ１を有するダイシングソー３１でウエハＷの活性面Ｗａに溝３５を形成し、その後に低弾性被覆膜１５で活性面Ｗａを被覆し、さらに比較的小さな幅Ｗ２を有するダイシングソー３２で半導体ウエハＷを切断することにより、複数個の半導体チップ１０を一括して生産することができる。
【００２３】
ウエハＷの切断に用いるダイシングソー３２の幅Ｗ２は、低弾性被覆膜１５の形成後の溝３５の幅Ｔよりも小さくする必要がある。この場合に、ダイシングソー３２による切断位置の誤差を見込んで、一定のマージンが確保されるように、幅Ｔよりもダイシングソー３２の幅Ｗ２を十分に小さくしておくことが好ましい。
以上、この発明の一実施形態ついて説明したが、この発明は他の形態で実施することもできる。たとえば、上述の実施形態では、断面がほぼ矩形の溝３５をウエハＷの活性面Ｗａに形成することとしたけれども、スクライブラインに沿って、断面がほぼＶ字形の幅広の溝を形成し、その後に低弾性被覆膜で活性面ＷａおよびＶ字形溝の内面を覆うとともに、この断面Ｖ字形の溝の谷部付近を当該溝の上端の幅よりも狭い幅のダイシングソーで切断するようにしてもよい。
【００２４】
また、上述の実施形態では、低弾性被覆膜としてポリイミド膜を例示したが、半導体基板１１よりも弾性が低い材料であれば、外部からの衝撃を緩衝することができるから、ポリイミド膜のほかにも、イミド結合もしくはアシド結合またはイミド結合およびアシド結合の両方を含む樹脂などの絶縁材料を低弾性被覆膜１５として用いてもよい。
また、上述の実施形態では、半導体チップ１０が活性面１１ａから隆起したバンプ１４を有する場合について説明したけれども、このようなバンプを持たない半導体チップに対してもこの発明を適用することができる。
【００２５】
さらに、上述の実施形態では、セラミック基板２１の裏面２１ｂにおいて、導体パターン２５の表面に半田ボール２６を配置した、いわゆるボールグリッドアレイを有する表面実装型の半導体装置を例にとったが、半田ボール２６を配置せずに、導体パターン２５露出させて、いわゆるランドグリッドアレイ型の半導体装置としてもよい。
その他、特許請求の範囲に記載された技術的事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の基本的な構成を示す図解的な断面図である。
【図２】上記半導体装置を構成する半導体チップの製造工程を工程順に示す断面図である。
【図３】従来からのチップサイズパッケージ型半導体装置の構成を示す図解的な断面図である。
【符号の説明】
１０半導体チップ
１１半導体基板
１１ａ活性面
１１ｂ非活性面
１２活性領域
１３パッド
１４バンプ
１５低弾性被覆膜
１５ａ端面被覆部
１７角部
１８端面
１９段部
２１セラミック基板
３１ダイシングソー
３２ダイシングソー
３５溝
Ｗウエハ
Ｗａ活性面
Ｗ１幅
Ｗ２幅[0001]
BACKGROUND OF THE INVENTION
This invention relates to semiconductor equipment having a structure for protecting the active region of the semiconductor substrate.
[0002]
[Prior art]
An IC package miniaturized to the size of a semiconductor chip itself is called a chip size package. A specific configuration example of this chip size package type semiconductor device is shown in FIG.
A pad 52 electrically connected to an internal circuit is formed on the active surface of the semiconductor chip 51, and bumps 53 made of, for example, gold are provided on the surface of the pad 52 so as to protrude. The bumps 53 are joined to a gold plating portion 63 provided on the surface of the substrate 61 made of, for example, ceramic. The gold plating part 63 is provided on a conductor pattern 62 formed on the surface of the ceramic substrate 61. The surface of the ceramic substrate 61 is covered with a resist 64, and the gold plating portion 63 is formed so as to protrude from the resist 64.
[0003]
A resin 57 is interposed between the ceramic substrate 61 and the semiconductor chip 51, thereby mainly protecting the active surface of the semiconductor chip 51.
A plurality of conductor patterns 65 are formed on the lower surface of the ceramic substrate 61, that is, on the surface opposite to the semiconductor chip 51 so as to be exposed from the resist 67. Solder balls 66 are arranged on the surface of each conductor pattern 65. The solder balls 66 are two-dimensionally arranged on the lower surface of the ceramic substrate 61. The plurality of conductor patterns 65 bonded to the solder balls 66 are a plurality of conductor patterns 62 provided on the upper surface side of the ceramic substrate 61 via multilayer wiring (not shown) formed inside the ceramic substrate 61. Are connected to each other.
[0004]
[Problems to be solved by the invention]
In the configuration of FIG. 3, the semiconductor chip 51 is exposed to the external space except for its active surface. For this reason, there is a problem that so-called chipping, in which corner portions are missing, is likely to occur due to external impact. Although this chipping does not cause a problem even if it occurs at the corner portion on the non-active surface side of the semiconductor chip 51, if chipping occurs at the corner portion 58 on the active surface side, a part of the active region is damaged, and this semiconductor chip. The operating characteristics of 51 are impaired.
[0005]
Therefore, it is conceivable to arrange a large amount of resin 57 for sealing between the semiconductor chip 51 and the ceramic substrate 61 and to protect the corner portion 58 on the active surface side of the semiconductor chip 51 with this resin 57.
However, the corner portion 58 of the semiconductor chip 51 cannot always be reliably protected by the resin 57. If the amount of the resin 57 is small, the corner portion 58 may be exposed. In addition, even if the amount of the resin 57 is sufficient, there is no guarantee that the resin 57 is uniformly disposed between the semiconductor chip 51 and the ceramic substrate 61. May be exposed.
[0006]
On the other hand, the resin 57 is arranged between the semiconductor chip 51 and the ceramic substrate 61 by using a so-called capillary phenomenon in the space between the semiconductor chip 51 and the liquid resin after the semiconductor chip 51 is bonded on the ceramic substrate 61. The liquid resin is then allowed to infiltrate and then the liquid resin is cured. However, infiltration of the liquid resin by capillary action requires a long time of, for example, about 3 minutes, and further a relatively long time is required for the treatment for curing the liquid resin. Therefore, there is a problem that it takes a long time to manufacture the chip size package type semiconductor device having the structure of FIG.
[0007]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above technical problem and provide a semiconductor device having a structure capable of reliably protecting an active region in which a functional element is formed.
Another object of the invention, the junction between the semiconductor chip and the wiring substrate, in a short time, and is to provide a semiconductor equipment which can be easily performed.
[0008]
[Means for Solving the Problems and Effects of the Invention]
An invention according to claim 1 for achieving the above object is a semiconductor device comprising a wiring board and a semiconductor chip having a semiconductor substrate and bonded to the wiring board with an active surface of the semiconductor substrate facing each other. there, the semiconductor chip, whereas the surface as the active surface, and the semiconductor substrate in which the other surface and the non-active surface, an active region functional element is formed in the active surface of the semiconductor substrate, said active surface the of the active surface are formed over the corner portion of the semiconductor substrate, the result of a low elastic covering film made of low elasticity material than the semiconductor substrate, the low elastic covering layer, said semiconductor substrate has a continuously from the corner end surface covering portion for covering an end surface of the semiconductor substrate, wherein the end face of the semiconductor substrate, Oite a position deeper than the depth of the depth of the active region from the active surface step portion that protrudes outward Made which are, by this, the end surface of the semiconductor substrate, a first end surface portion of the active surface side of the step portion, from the first end surface portion be in the non-active surface side of the step portion portion is also divided into a second end surface portion which is located outward, the end surface covering portion covers the first end surface portion even without low, the second end face portion, along the first end face portion than the end surface covering portion Ri Contact positioned outwardly, and the wiring board and the semiconductor chip, that are joined without placing the resin in the space between said wiring board and the semiconductor chip A semiconductor device characterized by the above.
According to this configuration, the active surface of the semiconductor substrate and the corners of the semiconductor substrate on the active surface side are covered with the low-elasticity coating film made of a material having lower elasticity than the semiconductor substrate. Therefore, even if an external impact is applied, the corner on the active surface side of the semiconductor substrate is not damaged, so that the active region in which the functional element is formed can be reliably protected.
[0009]
Further, in the present invention, the end surface of the semiconductor substrate is formed with a stepped portion protruding outward at a position where the depth from the active surface is deeper than the depth of the active region, whereby the end surface of the semiconductor substrate is formed. Is divided into a first end surface portion on the active surface side with respect to the step portion and a second end surface portion located on the non-active surface side with respect to the step portion and located on the outer side with respect to the first end surface portion. The end face covering portion covers at least the first end face portion, and the second end face portion is located outward from the end face covering portion at a portion along the first end face portion. Therefore, the active region can be surely protected from external impact, and the operating characteristics of the semiconductor chip can be maintained well.
The low-elasticity coating film can be made of, for example, a resin including an imide bond or an acid bond, or both an imide bond and an acid bond, such as a polyimide film.
[0010]
The semiconductor chip manufacturing method includes a step of providing an active region in which a functional element is formed on an active surface of a semiconductor substrate, a step of forming a groove around the active region, and a semiconductor substrate having the groove formed therein. Covering the surface of the groove with a low elastic coating film having a lower elasticity than that of the semiconductor substrate and a semiconductor substrate coated with the low elastic coating film substantially along the center line of the groove. including a step of than the width cut with a small width. Grooves formed on the periphery of the active region has a depth from the active surface, Ru is formed to be deeper than the depth of the active region. The cutting step may be performed using a cutting tool having a width smaller than the width of the groove.
[0011]
According to this method, a relatively wide groove is formed around the active region, and the semiconductor substrate is cut along the center line of the groove with a smaller width than the groove . A semiconductor chip is created. As a result, a plurality of semiconductor chips having the characteristics described in claim 1 can be collectively cut out from a large wafer-like semiconductor substrate. Thereby, the productivity of the semiconductor chip can be improved.
[0012]
Further, in this method, since a groove deeper than the depth of the active region is formed around the active region, the low elastic coating film covers the end face of the semiconductor substrate to a position deeper than the depth of the active region. become. Thereby, protection of the active region can be reliably achieved.
In addition, the semiconductor chip manufactured by this manufacturing method has a level | step-difference part between said groove | channel and the cut surface by a cutting tool in the end surface. At the cut surface, the end surface of the semiconductor substrate is exposed, but since the depth of the groove is formed deeper than the depth of the active region, there is a possibility that the active region may be damaged by the impact applied to the cut surface. Absent.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. This semiconductor device is a so-called chip size package type device formed by bonding a semiconductor chip 10 on a ceramic substrate 21. The semiconductor chip 10 is bonded to the surface 21a of the ceramic substrate 21 with the active surface 11a of the semiconductor substrate 11 constituting the base thereof facing the ceramic substrate 21 (wiring substrate). An active region 12 is provided on the active surface 11 a of the semiconductor substrate 11. In this active region 12, an impurity diffusion layer is formed in the surface layer region of the semiconductor substrate 11, or an electrode or an insulating film is formed on the surface of the active surface 11a, so that a functional element such as a transistor, a capacitor, or a resistor is formed. It is included. And a part of internal wiring connected to the internal circuit comprised by these functional elements is exposed from the surface protective film (not shown) as the pad 13 for external connection. Bumps 14 made of an oxidation resistant metal such as gold are formed on the surface of the pad 13 so as to protrude from the surface protective film.
[0014]
The active surface 11a, which is one surface of the semiconductor substrate 11 , is covered with a low-elasticity coating film 15 made of polyimide, for example, with a plurality of bumps 14 exposed. The low-elasticity coating film 15 covers the corner portion 17 of the active surface 11 a and further has an end surface covering portion 15 a that covers the end surface 18 of the semiconductor substrate 11. On the end surface 18, a step portion 19 is formed that protrudes outward at a position where the depth from the active surface 11 a is deeper than the depth of the active region 12. The end surface covering portion 15 a covers a portion 18 a (first end surface portion) of the end surface 18 reaching the step portion 19. In the side of the non-active surface 11b which is the other surface of the semiconductor substrate 11 than the step portion 19, the portion 18b (second end face) of the end face 18 of the semiconductor substrate 11 is exposed, than the end face portion 18a It is located outside. The exposed end surface portion 18b is a cut surface when the semiconductor chip 10 is cut out from the wafer. The end face portion 18b is that located on the end surface covering portion 15 a by remote outward of the portion along the end face portion 18a.
[0015]
On the other hand, the surface 21 a of the ceramic substrate 21 is covered with a resist 24, and a conductor pattern 22 is formed below the resist 24. The conductor pattern 22 is exposed at a position corresponding to the bump 14 of the semiconductor chip 10, and a gold plating portion 23 is formed to protrude from the exposed portion. The semiconductor chip 10 and the ceramic substrate 21 are electrically and mechanically connected by pressing and bonding the bumps 14 of the semiconductor chip 10 to the gold plating portion 23.
[0016]
The back surface 21 b of the ceramic substrate 21 is covered with a resist 27. From the resist 27, the conductor pattern 25 two-dimensionally arranged on the back surface 21b is exposed. Solder balls 26 as external connection terminals are disposed on the surface of the conductor pattern 25. When this semiconductor device is mounted on a mounting board, the solder balls 26 are bonded to lands on the mounting board.
Inside the ceramic substrate 21, internal wiring (not shown) having a multilayer structure for connecting the plurality of conductor patterns 22 on the front surface 21a and the plurality of conductor patterns 25 on the back surface 21b in a predetermined manner is formed. Has been. As a result, the internal circuit formed in the active region 12 of the semiconductor chip 10 is electrically connected to the mounting substrate via the bumps 14, the gold plating portion 23, the internal wiring of the ceramic substrate 21, the solder balls 26, and the like.
[0017]
In this semiconductor device, a semiconductor substrate 11 that forms the base of a semiconductor chip 10 has an active surface 11 a and corners 17 of the active surface 11 a covered with a low-elasticity coating film 15 that is less elastic than the semiconductor substrate 11. Has been. Thereby, even when an external impact is applied to the semiconductor chip 10, the corner portion 17 of the active surface 11 a is reliably protected by the low elastic coating film 15. Therefore, so-called chipping does not occur at the corners 17 of the active surface 11a.
[0018]
In addition, since the low-elasticity coating film 15 has the end surface covering portion 15 a that covers the end surface 18 of the semiconductor substrate 11 to a position deeper than the active region 12, the functional element formed in the active region 12 is damaged. There is no risk of receiving. Therefore, the semiconductor chip 10 can have extremely good durability against external impact, and can maintain its electrical characteristics well.
As understood from a comparison between FIG. 1 and FIG. 3 described above, one feature of this semiconductor device is that no resin is disposed in the space 30 between the ceramic substrate 21 and the semiconductor chip 10. . The resin 57 in the configuration of FIG. 3 mainly protects the active surface of the semiconductor chip 51, but in the semiconductor chip 10 of this embodiment shown in FIG. Therefore, it is not always necessary to dispose the resin in the space 30. Therefore, in the manufacturing process, it is possible to omit the arrangement of the resin in the space 30 between the ceramic substrate 21 and the semiconductor substrate 11, so that the time required for the manufacturing process can be shortened and the process itself is simplified. be able to.
[0019]
FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor chip 10. In this manufacturing process, active regions 12 corresponding to a plurality of semiconductor chips 10 are formed on an active surface Wa of a wafer W, which is a semiconductor substrate larger than the semiconductor substrate 11 that forms the base of the semiconductor chip 10 when cut into individual pieces. A plurality are provided. That is, the active surface Wa of the wafer W is subjected to impurity diffusion layer processing, formation of a wiring film, formation of an insulating film, and the like, and thus the functional element as described above is provided in the active region 12. An internal circuit that performs the required function is formed. As described above, the pads 13 and the bumps 14 are provided on the surface of the active region 12. This state is shown in FIG.
[0020]
From this state, a groove 35 is formed on the active surface Wa of the wafer W using a dicing saw 31 having a width W1 (see FIG. 2B). The groove 35 is formed at a position at a certain distance from the active region 12 such that the depth from the active surface Wa is deeper than the depth of the active region 12. Specifically, the groove 35 is formed along a scribe line that is a cut surface line when the wafer W is cut out from the plurality of semiconductor chips 10.
[0021]
Next, for example, liquid polyimide is applied to the surface of the wafer W in a state where the groove 35 is formed, so that the low-elasticity coating film 15 covering the active surface Wa and the inner surface of the groove 35 is formed. This state is shown in FIG.
In a state where the low elastic coating film 15 is formed, the bumps 14 protrude from the surface of the low elastic coating film 15. In this state, the wafer W is cut along substantially the center line of the groove 35 using another dicing saw 32 having a width W2 smaller than the dicing saw 31 described above. Thereby, as shown in FIG.2 (d), the piece of the semiconductor chip 10 is obtained.
[0022]
As shown in FIG. 1, the semiconductor device is assembled by bonding the semiconductor chip 10 to a ceramic substrate 21.
In this way, the groove 35 is formed on the active surface Wa of the wafer W with the dicing saw 31 having a relatively large width W1, and then the active surface Wa is covered with the low-elasticity coating film 15, and then the relatively small width. By cutting the semiconductor wafer W with the dicing saw 32 having W2, a plurality of semiconductor chips 10 can be produced at once.
[0023]
The width W2 of the dicing saw 32 used for cutting the wafer W needs to be smaller than the width T of the groove 35 after the low-elasticity coating film 15 is formed. In this case, it is preferable that the width W2 of the dicing saw 32 is sufficiently smaller than the width T so that a certain margin is secured in consideration of an error in the cutting position by the dicing saw 32.
While one embodiment of the present invention has been described above, the present invention can be implemented in other forms. For example, in the above-described embodiment, the groove 35 having a substantially rectangular cross section is formed on the active surface Wa of the wafer W. However, a wide groove having a substantially V-shaped cross section is formed along the scribe line. In addition, the active surface Wa and the inner surface of the V-shaped groove are covered with a low elastic coating film, and the vicinity of the valley portion of the V-shaped groove is cut with a dicing saw having a width smaller than the width of the upper end of the groove. Also good.
[0024]
In the above-described embodiment, the polyimide film is exemplified as the low-elasticity coating film. However, any material having lower elasticity than the semiconductor substrate 11 can buffer the impact from the outside. In addition, an insulating material such as an imide bond or an acid bond or a resin including both an imide bond and an acid bond may be used as the low-elasticity coating film 15.
In the above-described embodiment, the case where the semiconductor chip 10 has the bumps 14 protruding from the active surface 11a has been described. However, the present invention can also be applied to a semiconductor chip having no such bumps.
[0025]
Furthermore, in the above-described embodiment, the surface mounting type semiconductor device having a so-called ball grid array in which the solder balls 26 are arranged on the surface of the conductor pattern 25 on the back surface 21b of the ceramic substrate 21 is taken as an example. Instead of arranging 26, the conductor pattern 25 may be exposed to form a so-called land grid array type semiconductor device.
In addition, various design changes can be made within the scope of technical matters described in the claims.
[Brief description of the drawings]
FIG. 1 is an illustrative sectional view showing a basic configuration of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a manufacturing process of a semiconductor chip constituting the semiconductor device in order of process.
FIG. 3 is a schematic cross-sectional view showing a configuration of a conventional chip size package type semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Semiconductor substrate 11a Active surface 11b Inactive surface 12 Active region 13 Pad 14 Bump 15 Low elastic coating film 15a End surface coating part 17 Corner | angular part 18 End surface 19 Step part 21 Ceramic substrate 31 Dicing saw 32 Dicing saw 35 Groove W Wafer Wa Active surface W1 Width W2 Width

Claims

A semiconductor device comprising: a wiring substrate; and a semiconductor chip having a semiconductor substrate and bonded to the wiring substrate with an active surface of the semiconductor substrate facing each other,
The semiconductor chip is
The semiconductor substrate having one surface as an active surface and the other surface as an inactive surface ;
An active region functional element is formed in the active surface of the semiconductor substrate,
And the active surface, is formed over the corner portion of the semiconductor substrate of the active surface side and a low elastic covering film made of low elasticity material than the semiconductor substrate,
The low elastic covering layer has an end face covering portion continuously from the corner of the semiconductor substrate to cover the end surface of the semiconductor substrate,
Wherein the semiconductor substrate end face of the depth from the active surface has a stepped portion which protrudes Oite outward is formed at a position deeper than the depth of the active region, thereby, the end surface of the semiconductor substrate The first end surface portion on the active surface side with respect to the step portion, and the second end surface portion located on the non-active surface side with respect to the step portion and located on the outer side with respect to the first end surface portion. And
The end surface covering portion covers the first end surface portion even without low,
The second end face portion, and SQLDESC_BASE_TABLE_NAME This located outward from the end surface covering portion of the portion along the first end face portion,
The semiconductor device, wherein the wiring board and the semiconductor chip are joined to each other without arranging resin in a space between the wiring board and the semiconductor chip .