JP3810353B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
半導体素子収納用パッケージおよび半導体装置 Download PDFInfo
- Publication number
- JP3810353B2 JP3810353B2 JP2002215739A JP2002215739A JP3810353B2 JP 3810353 B2 JP3810353 B2 JP 3810353B2 JP 2002215739 A JP2002215739 A JP 2002215739A JP 2002215739 A JP2002215739 A JP 2002215739A JP 3810353 B2 JP3810353 B2 JP 3810353B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- frame
- base
- solder
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Semiconductor Lasers (AREA)
Description
【発明の属する技術分野】
本発明は、樹脂製の枠体を用いた半導体素子収納用パッケージおよびこの半導体素子収納用パッケージを用いた半導体装置に関する。
【0002】
【従来の技術】
従来、LSI,IC,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子を収納するための半導体素子収納用パッケージ(以下、半導体パッケージともいう)は、図8,図9に断面図で示すように、トランスファ成型法や射出成型法により成形されたエポキシ樹脂またはポリフェニレンサルファイト等のエンジニアプラスチック等の電気的に絶縁性の樹脂で一体成形されて成る。この半導体パッケージは、上面に形成された凹部22aの底面の略中央部に半導体素子21を載置するための載置部22bを有する基体22と、基体22の側壁部23に一端部が貫通して設けられ、他端部が側壁部23の外側に突出しており、その他端部が外部電気回路(図示せず)に電気的に接続される複数のリード端子24とから構成されている。
【0003】
そして、半導体パッケージは、基体22の載置部22b上に半導体素子21を載置固定するとともに半導体素子21の各電極をリード端子24にボンディングワイヤ等の電気的接続手段25を介して電気的に接続し、しかる後、側壁部23の上面に蓋体26を樹脂接着剤等の封止材を介して接合し、基体22と蓋体26とから成る容器内部に半導体素子21を収容することによって半導体装置となる。または、図9のように基体22の凹部22aに樹脂27を充填することによって半導体装置となる。
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージでは、リード端子24を金型内の所定位置にセットして樹脂をトランスファ成型法や射出成型法で成型する際に、樹脂の硬化収縮および熱収縮により寸法精度を高めることが困難であり、半導体素子21を載置固定する載置部22bの平坦性を確保できない。そのため、半導体素子21を載置部22bに載置固定した際に半導体素子21に割れが発生したり、半導体素子21が傾くことにより電気的な接続が困難になるといった問題が発生し、その結果、半導体素子21の作動性が劣化していた。
【0005】
また、半導体素子21の作動時に発生した熱は、熱伝導性の低い樹脂製の基体22からは外部に伝わり難い。そのため、半導体素子21が温度上昇し正常な作動が妨げられるという問題がある。さらには、半導体素子21の熱によって半導体素子21のみならず樹脂製の基体22と金属製のリード端子24も温度上昇することになること、また、半導体装置の曝される外気の温度変化による構成材料の熱膨張差により半導体装置全体の変形が起こることから、半導体パッケージや半導体素子21に割れが発生する。その結果、半導体素子21の正常な作動が妨げられるという問題があった。
【0006】
そのため、半導体素子21が、光通信分野に使用される、電気信号を光信号に変換するLDや光信号を電気信号に変換するPD等の光半導体素子であれば、光半導体素子と光ファイバとの光結合効率の低下を起こす問題があり、その結果、光半導体素子の作動性が劣化していた。
【0007】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、半導体素子を載置する載置部の平坦度を確保するとともに半導体素子の作動時に発生した熱の放熱性を良好なものとすることにより、半導体素子の作動性が非常に優れた半導体パッケージを得ることにある。また、半導体素子がLDやPD等の光半導体素子である場合、光半導体素子と光ファイバとの光結合効率を良好とし、光半導体素子の作動性を良好とすることにある。
【0008】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有するセラミックスから成る基体と、該基体の上面の外周部に前記載置部を囲繞するように取着された樹脂から成る枠体と、該枠体の側部に一端部が前記側部を貫通するようにして設けられた複数のリード端子とを具備しており、前記基体の外形寸法は前記枠体の外面寸法よりも小さく前記枠体の内面寸法よりも大きく、前記基体と前記枠体とは前記基体の上面の前記外周部から側面にかけて形成されたメタライズ層および前記枠体の下面に形成された金属層の間が半田で接合されていることを特徴とする。
【0009】
本発明の半導体素子収納用パッケージは、セラミックスから成る基体を用いていることから、半導体素子を載置する載置部の平坦度が確保できるとともに半導体素子の作動時に発生する熱の放熱性を良好なものとでき、その結果、半導体素子の作動性が優れたものとなる。また、半導体素子がLDやPD等の光半導体素子である場合、光半導体素子と光ファイバとの光結合効率を良好なものとでき、半導体素子の作動性が優れた半導体素子収納用パッケージとなる。
【0010】
また、基体の外形寸法は枠体の外面寸法よりも小さく枠体の内面寸法よりも大きく、基体と枠体とは基体の上面の外周部から側面にかけて形成されたメタライズ層および枠体の下面に形成された金属層の間が半田で接合されていることから、基体と枠体とを接合する半田が外側にはみだしてリード端子等に接触して短絡したり、リード端子等に近接して不要な電気的な容量を発生させることを防ぐことができる。また、半田が基体の上面の外周部から側面にかけてメニスカスを形成するため、基体と枠体とを強固に接合することができる。
【0011】
本発明の半導体素子収納用パッケージは、好ましくは前記半田は、前記基体の上面の前記メタライズ層と前記金属層との間の厚さが0.01乃至0.2mmで前記金属層に接している部位の幅が0.2mm以上であり、前記基体と前記枠体との熱膨張係数差が30×10-6/℃以下であることを特徴とする。
【0012】
本発明の半導体素子収納用パッケージは、上記の構成により、基体と枠体との半田による接合が非常に強固となり、内部への水分の侵入を有効に防止し得る。
【0013】
本発明の半導体素子収納用パッケージは、好ましくは、前記基体は前記セラミックスに代えて金属から成り、前記基体と前記枠体とは前記基体の外周部および前記枠体の下面に形成された金属層の間が半田で接合されているかまたは溶接により接合されていることを特徴とする。
【0014】
本発明の半導体素子収納用パッケージは、基体が金属から成ることにより、半導体素子を載置する載置部の平坦度が確保できるとともに半導体素子の作動時に発生する熱の放熱性を非常に良好なものとでき、その結果、半導体素子の作動性が非常に優れたものとなる。また、半導体素子がLDやPD等の光半導体素子である場合、光半導体素子と光ファイバとの光結合効率を良好なものとでき、半導体素子の作動性が優れた半導体素子収納用パッケージとなる。
【0015】
本発明の半導体素子収納用パッケージにおいて、好ましくは、前記半田は、前記基体の上面の外周部と前記金属層との間の厚さが0.01乃至0.2mmで前記金属層に接している部位の幅が0.2mm以上であり、前記基体と前記枠体との熱膨張係数差が30×10-6/℃以下であることを特徴とする。
【0016】
本発明の半導体素子収納用パッケージは、上記の構成により、基体と枠体との半田による接合が非常に強固となり、半導体素子収納用パッケージ内部への水分の侵入を有効に防止し得る。
【0017】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージの前記載置部に載置固定された半導体素子が前記リード端子に電気的に接続されるとともに前記枠体の上面に蓋体が接合されていることを特徴とする。
【0018】
本発明の半導体装置は、上記の構成により、半導体素子を長期にわたり正常かつ安定に作動させ得る信頼性の高いものとなる。
【0019】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージの前記載置部に載置固定された半導体素子が前記リード端子に電気的に接続されるとともに前記半導体素子が樹脂に覆われていることを特徴とする。
【0020】
本発明の半導体装置は、上記の構成により、半導体素子を長期にわたり正常かつ安定に作動させ得る信頼性の高いものとなる。
【0021】
【発明の実施の形態】
本発明の半導体素子収納用パッケージおよび半導体装置を以下に詳細に説明する。本発明の半導体パッケージはLSI,IC等の半導体素子やLD,PD等の光半導体素子を収納するためのものであるが、以下LDやPD等の光半導体素子を収納する光半導体パッケージについて説明する。
【0022】
図1(a)は本発明の光半導体パッケージの実施の形態の例を示す斜視図、図1(b)はx−y線における断面図、図1(c)はx’−y’線における断面図である。同図において、1は上面に光半導体素子が載置される載置部1aを有し、上面の外周部から側面にかけてメタライズ層1bを設けたセラミックスから成る基体、2は光半導体素子と外部電気回路(図示せず)とを電気的に接続するリード端子である。また、3は、基体1の上面の外周部に載置部1aを囲繞するように取着され、さらに対向する一対の側部に複数のリード端子2が貫通して設けられるとともに他の側部に光ファイバ(図示せず)を導入するための貫通孔3aが形成され、下面に金属層3bが設けられた枠体である。4は基体1と枠体3とを接合するための半田である。これら基体1、リード端子2、枠体3、半田4により光半導体パッケージが主に構成される。
【0023】
また、基体1が金属から成る場合、メタライズ層1bを設けずに、基体1と枠体3とを半田4によってまたは溶接によって接合する。
【0024】
本発明の光半導体パッケージは、上面に半導体素子が載置される載置部1aを有するセラミックスから成る基体1と、基体1の上面の外周部に載置部1aを囲繞するように取着された樹脂から成る枠体3と、枠体3の側部に一端部が側部を貫通するようにして設けられた複数のリード端子2とを具備し、基体1の外形寸法は枠体3の外面寸法よりも小さく枠体の内面寸法よりも大きく、基体1と枠体3とは基体1の上面の外周部から側面にかけて形成されたメタライズ層1bおよび枠体3の下面に形成された金属層3bの間が半田で接合されている。
【0025】
本発明の基体1は、アルミナ(Al2O3)質焼結体(セラミックス)、窒化アルミニウム(AlN)質焼結体、ムライト(3Al2O3・2SiO2)質焼結体、ガラスセラミックス等のセラミックスから成り、その剛性,熱伝導性により、基体1の上面に接着される枠体3の硬化収縮や熱収縮による反り変形を防止し、光半導体素子の載置固定を非常に良好とし得るとともに、光半導体素子の熱の放散性を良好とし得る。
【0026】
メタライズ層1bは、例えばW(タングステン)、Mo(モリブデン)等の粉末に有機溶剤、溶媒を添加混合して得た金属ペーストを、焼結前の基体1(セラミックグリーンシート)に予め従来周知のスクリーン印刷法により所定パターンに印刷塗布しておき焼成することにより形成される。さらに、メタライズ層1bの上面に半田との濡れ性に優れるニッケル(Ni)や金(Au)等の金属をめっき法により0.05〜20μmの厚みに被着させることが好ましい。
【0027】
枠体3は、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンサルファイト(PPS)や液晶ポリマー(LCP)などのエンジニアリングプラスチック等から成り、トランスファ成型法や射出成型法により製作される。
【0028】
枠体3の下面に金属層3bを設けるには以下のようにして行なう。枠体3の下面に脱脂処理を施し、次に水酸化カリウム(KOH)水溶液でエッチング処理した後、塩化水素(HCl)水溶液にて中和洗浄し、触媒により表面を活性化した後、化学銅(Cu)めっき液に浸漬して表面に厚さ0.1〜20μmの化学銅めっきを施す。さらに、半田との濡れ性に優れるNiやAu等の金属をめっき法により0.05〜20μmの厚さに被着させることにより金属層3bを設ける。金属層3bは、このようなめっき法以外にもスパッタリング法、真空蒸着法、イオンプレーティング法、転写法、導電剤塗装等いずれの方法においても可能である。
【0029】
基体1と枠体3との取着は、それらの取着部における水分の侵入を有効に防止するために金属である半田から成る接合材を用いる。この接合材の溶融温度が非常に高い場合、枠体3が軟化するため光ファイバ6の固定が困難となる。従って、接合材としては溶融温度の低い半田を用いる。
【0030】
具体的には、接合材としてSn(錫)−Pb(鉛)半田、Sn−Ag(銀)半田等の低融点の半田4を用いる。そして、Sn−Pb半田等の粉末に有機溶剤、溶媒を添加混合して得た半田ペーストを、基体1のメタライズ層1bを設けた部分に予め従来周知のスクリーン印刷法により印刷塗布しておき、その上に枠体3の下面の金属層3bを配置し、加熱溶融することにより基体1と枠体3との取着がなされる。
【0031】
なお、基体1と枠体3との接合界面における外部からの水分の侵入を有効に防止するためには、それらの接合を強固とする必要がある。そのため、接合後の半田4は、基体1の上面のメタライズ層1bと金属層3bとの間の厚さが0.O1〜0.2mmで金属層3bに接している部位の幅が0.2mm以上であることが好ましく、このような構成となるようにメタライズ層1b,3bを設けるのがよい。さらには、基体1と枠体3との熱膨張係数差が30×10-6/℃以下であるのが良い。
【0032】
半田4の上記厚さが0.01mm未満の場合、また上記幅が0.2mm未満の場合、基体1と枠体3との接合部で十分な強度が得られない。半田4の上記厚さが0.2mmを超える場合、基体1の上面と枠体3の下面とを平行に取着することが困難となるため不均一な熱ストレスが発生することとなり、結果的に十分な強度が得られない傾向がある。
【0033】
また、基体1と枠体3は、例えば、基体1が熱膨張係数が5.8×10-6/℃であるアルミナセラミックスから成り、枠体3が熱膨張係数が18.4×10-6/℃であるオルソクレゾールノボラック型エポキシ樹脂から成る場合、それらの熱膨張係数差は30×10-6/℃以下となり好ましいものとなる。熱膨張係数差が30×10-6/℃を超えると、接合部が剥離したり、接合部付近で基体1や枠体3、半田4に割れ等が発生し易くなる。
【0034】
本発明において、図2に示すように、基体1はその外形寸法が枠体3の外面寸法よりも小さくなっている。そのため、半田4が基体1の上面の外周部のみならず側面の一部を覆うようにされ、接合部の強度を大きくできる。また、半田4が外側へはみ出して、リード端子2に付着したり、リード端子2に半田4が近接することによりリード端子2に電気的な容量が発生し半導体装置の作動時の高周波特性への影響等を防止できる。
【0035】
なお、基体1の外形寸法は枠体3の外面寸法よりも0.05mm以上小さいことが好ましい。基体1の外形寸法と枠体3の外面寸法との差が0.05mm未満の場合、半田4が基体1の側面の一部を覆うことができなくなったり、半田4が外側へはみ出してリード端子2に付着したり、また、リード端子2に半田4が近接して半導体装置の高周波特性への影響等が起こるという不具合が発生し易くなる。
【0036】
また、基体1の厚さは0.3mm〜2mm程度が好ましい。0.3mm未満の場合、基体1の強度、剛性が十分に得られず、半導体素子の作動時における半導体パッケージの変形を防止することが困難になる。2mmを超える場合、半導体素子の熱を十分に外部へ放熱するのが困難になる。
【0037】
また、基体1の側面に付着した半田4の上下方向の幅は、基体1の側面上端から0.3mm以下程度の幅が好ましく、それを超える場合には基体1の下面へ半田4がまわり込んだり、半田4が外側へはみ出してリード端子2に付着するといった不具合が発生し易くなる。さらには、基体1と半田4との熱膨張係数差が非常に大きいことから、熱応力によるバランスをとるために、メタライズ層1bは、基体1の側面で略均一の幅で設けられているのが好ましい。
【0038】
枠体3の対向する一対の側部に貫通して設けられた複数のリード端子2は、Fe(鉄)−Ni−Co(コバルト)合金やFe−Ni合金等の金属から成り、例えば、Fe−Ni−Co合金等から成るインゴット(塊)に圧延加工法や打ち抜き加工法等の従来周知の金属加工法を施すことによって所定の形状、寸法に形成される。リード端子2の枠体3への取着は、枠体3をトランスファ成型法や射出成型法により形成する際に、予め金型内の所定位置にリード端子2をセットしておくことによって枠体3の所定位置に両端を枠体3の内外に突出させた状態で一体的に取着される。
【0039】
また、リード端子2はその露出する表面に良導電性で耐蝕性に優れ、かつロウ材と濡れ性の良いNiやAu等の金属をめっき法により所定厚み(0.05〜20μm)に被着させておくのがよく、リード端子2の酸化腐蝕を有効に防止することができるとともにリード端子2とボンディングワイヤ等の電気的接続手段による光半導体素子との電気的接続およびリード端子2と外部電気回路との電気的接続を信頼性の高いものとなすことができる。
【0040】
さらに、リード端子2は、枠体3の外側の部位が枠体3近傍で下方に折り曲げられて枠体3の側部に略平行に伸びるようにして設けられていることが好ましい。この場合、リード端子2を含む全体が小型化されるとともに外部電気回路基板等に接続し易いものとなり、また半田4が外側へはみ出すことが抑えられているため、リード端子2が枠体3に近接していながら半田4が付着しにくいものとなる。また、リード端子2に半田4が近接して不要な電気的な容量を発生させることを防ぐことができるなお、リード端子2が折り曲げられる部位は、枠体3の外面から1mm程度の部位である。
【0041】
図3は本発明の光半導体装置の一実施例を示す断面図である。光半導体装置は、載置部1aに樹脂接着剤等で載置固定されたLD5等の光半導体素子がリード端子2に電気的に接続され、枠体3の上面に樹脂,金属,セラミックス等から成る蓋体9が樹脂接着剤等で接合されている。また、光半導体装置の内部には、光半導体素子に光結合するように設けた光ファイバ6と、光ファイバ6を固定する押さえ板7と、LD5や光ファイバ6を搭載し実装する搭載用基板8とが設けられる。
【0042】
図4は本発明の光半導体装置について実施の形態の他の例を示す断面図である。図4の場合、蓋体9を接合するのではなく、光半導体素子がエポキシ樹脂などのペースト状の樹脂10で覆われている。
【0043】
図3,図4の光半導体装置のいずれにおいても、本発明の光半導体パッケージを用いることにより、光半導体素子の作動性が非常に優れたものとなり、光半導体素子を長期にわたり正常かつ安定に作動させ得る。
【0044】
また本発明において、基体1が金属から成っていてもよい。この場合、図5、図6に示すように、基体1にはメタライズ層1bが設けられていない。
【0045】
金属から成る基体1は、銅(Cu)、鉄(Fe)、アルミニウム(Al)、Cu−タングステン(W)合金、Fe−Ni(ニッケル)−Co(コバルト)合金、Fe−Ni合金等から成り、その剛性、熱伝導性により、基体1の上面に接着される枠体3の硬化収縮や熱収縮による反り変形を防止し、光半導体素子の載置固定を非常に良好とし得るとともに、光半導体素子の熱の放散性を良好とし得る。また、基体1となる金属は熱伝導率が180W/m・K以上であることが好ましく、作動時に多量の熱を発生する高出力の光半導体素子を載置固定した場合でも、光半導体素子の熱を外部に効率よく放散させ、光半導体素子を正常に作動させることができる。熱伝導率が180W/m・K以上の金属として、Cu(約390W/m・K)やCu−W(約200W/m・K)等がある。
【0046】
基体1には、半田との濡れ性、溶接のし易さを考慮して、NiやAu(金)等の金属をめっき法により0.05〜20μmの厚みに被着させることが好ましい。
【0047】
基体1と枠体3との取着は、それらの取着部における水分の侵入を有効に防止するために金属である半田から成る接合材を用いるか、または溶接により行う。この接合材の溶融温度が非常に高い場合枠体3が軟化するため、光ファイバ6の固定が困難となる。従って、接合材としては溶融温度の低い半田を用いる。具体的には、Sn(錫)−Pb(鉛)半田、Sn−Ag(銀)半田等の低融点の半田4を用いる。そして、Sn−Pb半田等の粉末に有機溶剤、溶媒を添加混合して得た半田ペーストを、基体1の上面の外周部に予め従来周知のスクリーン印刷法により印刷塗布しておき、その上に枠体3の下面の金属層3bを配置し、半田ペーストを加熱溶融することにより基体1と枠体3との取着がなされる。溶接により接合を行う際も、枠体3への影響を少なくするため低温でかつ局部的な加熱を行うことが好ましい。
【0048】
なお、基体1と枠体3との接合界面における外部からの水分の侵入を有効に防止するためには、それらの接合を強固とする必要がある。そのため、接合後の半田4は、基体1と金属層3bとの間の厚さが0.O1〜0.2mmで金属層3bに接している半田4の幅(溶接した場合溶接部の幅)が0.2mm以上であることが好ましい。さらには、基体1と枠体3との熱膨張係数差が30×10-6/℃以下であるのが良い。
【0049】
半田4の厚さが0.01mm未満の場合、また半田4の幅(溶接部の幅)が0.2mm未満の場合、基体1と枠体3との接合部で十分な強度が得られない。半田4の厚さが0.2mmを超える場合、基体1の上面と枠体3の下面とを平行に取着することが困難となるため不均一な熱ストレスが発生することとなり、結果的に十分な強度が得られない傾向がある。
【0050】
また、基体1および枠体3は、例えば、基体1が熱膨張係数が5.8×10-6/℃であるFe−Ni合金から成り、枠体3が熱膨張係数が18.4×10-6/℃であるオルソクレゾールノボラック型エポキシ樹脂から成る場合、それらの熱膨張係数差は30×10-6/℃以下となり好ましいものとなる。熱膨張係数差が30×10-6/℃を超えると、接合部(溶接部)が剥離したり、接合部付近で基体1や枠体3、半田4に割れ等が発生し易くなる。
【0051】
また、基体1の厚さは0.25〜3mm程度が好ましい。0.25mm未満の場合、基体1の強度、剛性が十分に得られず、光半導体素子の熱による光半導体パッケージの変形を防止することが困難になる。3mmを超える場合、基体1と枠体3とを溶接で取着するのが難しくなる。また、光半導体素子の熱を十分に外部へ放熱するのが困難になる。
【0052】
また、基体1の側面に付着した半田4の上下方向の幅は、基体1の側面上端から0.3mm以下程度の幅が好ましく、それを超える場合、基体1の下面へ半田4がまわり込んだり、半田4が外側へはみ出してリード端子2に付着するといった不具合が発生し易くなる。
【0053】
本発明の光半導体装置において好ましくは、図7のように、枠体3の上面に基体1と同材質かつ略同形状の蓋体10が接合されるのがよい。枠体3と蓋体10とは樹脂接着剤やロウ材によって取着されるが、樹脂接着剤としては、エポキシ樹脂やアクリル樹脂等を主成分とした比較的強度および耐熱性の高い樹脂を用いるのがよい。例えば、エポキシ樹脂から成る接着剤であれば、具体的にはビスフェノールA型エポキシ樹脂やノボラック型エポキシ樹脂、グリシジアルアミン型エポキシ樹脂等のエポキシ樹脂にアミン系硬化剤やイミダゾール系硬化剤、酸無水物硬化剤等の硬化剤を添加した樹脂接着剤を用いる。これにより、枠体3と蓋体10との接合が非常に強固となり、光半導体パッケージ内部への水分の侵入を有効に防止し得る。また、半導体素子作動時の温度変化や外気温度の変化に起因して、基体1と蓋体10と樹脂からなる枠体3との熱膨張係数差により起こる反りや変形を確実に防止でき、光半導体素子5の載置固定の信頼性をさらに良好なものとすることができる。また、光半導体素子5と光ファイバとの光結合効率を非常に良好なものとすることができ、光半導体素子5の作動性が良好となる。
【0054】
【実施例】
本発明の半導体素子収納用パッケージの実施例を以下に説明する。
【0055】
(実施例1)
長さ9.6mm×幅7.6mm×高さ1mmで熱膨張係数が5.8×10-6/℃のAl2O3セラミックスから成る基体1を用意し、この基体1の上面の外周部にモリブデン(Mo)を主成分とするメタライズ層1bをスクリーン印刷法で塗布し焼成して設けた。メタライズ層1bの表面にめっき法で厚さ5μmのNi層、厚さ1μmのAu層を被着した。
【0056】
次に、リード端子2を有する枠体3をトランスファ成型法で製作した。このとき、枠体3は、長さ10mm×幅8mm×高さ2mmで熱膨張係数が18.4×10-6/℃のエポキシ樹脂(サンプルA)と、寸法は上記寸法と同じで熱膨張係数が35.8×10-6/℃のエポキシ樹脂(サンプルB)と、寸法は上記寸法と同じで熱膨張係数が40.3×10-6/℃のエポキシ樹脂(サンプルC)との3種類のものを作製した。リード端子2はFe−Ni合金から成り、平面視形状が長方形の枠体3の2長辺側の側部に、各4本ずつ設けた。
【0057】
そして、3種類の枠体3の下面の全面に、幅が0.2mmである金属層3bを形成した。金属層3bは、枠体3の下面に脱脂処理を施し、次にKOH水溶液にてエッチング処理した後、HCl水溶液にて中和洗浄し、触媒により表面を活性化した後、化学銅Cuめっき液に浸漬することにより、厚さ2μmのCuめっき層から成る。金属層3bの表面にめっき法で厚さ5μmのNiめっき層および厚さ1μmのAuめっき層を被着した。
【0058】
そして、基体1の上面外周部および側面上端部に形成されたメタライズ層1bと枠体3下面の金属層3bとを、厚さ0.01mmのSn−Pb半田から成る半田4で接合し、上記3種類の各20個、合計60個について、温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。その結果を表1に示す。
【0059】
【表1】
【0060】
表1より、サンプルCのみに、枠体3および/または半田4にクラック等の割れが発生した。これは、基体1と枠体3との熱膨張係数差が30×10-6/℃を超えているため、枠体3や半田4にクラック等が発生したためと考えられる。この場合、半導体パッケージ内部に水分が侵入し易くなる。従って、サンプルA,Bのように、基体1と枠体3との熱膨張係数差は30×10-6/℃以下であるのが良いことが判った。
【0061】
次に、サンプルBを用いて半田4の金属層3bに接する部位の幅を種々に設定したときの接合状態を調べた。半田4の幅が0.15mm(サンプルB1)、0.2mm(サンプルB)、0.3mm(サンプルB2)の3種類を準備した。そして、基体1側のメタライズ層1bと枠体3下面の金属層3bとを、厚さが0.01mmのSn−Pb半田で接合し、3種のサンプルの各20個について温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。その結果を表2に示す。
【0062】
【表2】
【0063】
表2より、サンプルB1のみに、枠体3と半田4との間で剥離が発生した。この場合、半導体パッケージ内部に水分が侵入し易くなる。従って、サンプルB,B2のように、半田4の接合部の幅は0.2mm以上であるのが良いことが判った。
【0064】
次に、サンプルBを用いて、半田4の幅が0.2mmとなるようにメタライズ3bを設け、半田4の厚さを種々に設定したときの接合状態を調べた。半田4の厚さが0.005mm(サンプルB3)、0.01mm(サンプルB)、0.05mm(サンプルB4)、0.1mm(サンプルB5)、0.15mm(サンプルB6)、0.2mm(サンプルB7)、0.25mm(サンプルB8)、0.3mm(サンプルB9)の8種類を準備した。そして、基体1側のメタライズ層1bと枠体3下面の金属層3bとを、Sn−Pb半田で接合し、上記8種類の各20個について、温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。その結果を表3に示す。
【0065】
【表3】
【0066】
表3より、サンプルB3,B8,B9で枠体3と半田4との間で剥離が発生した。これらのサンプルでは半導体パッケージ内部に水分が侵入し易くなる。従って、半田4の厚さは0.01〜0.2mmであるのが良いことが判った。
【0067】
(実施例2)
長さ9.6mm×幅7.6mm×高さ(厚さ)1mmで熱膨張係数が5.8×10-6/℃のFe−Ni合金から成る基体1を用意し、その表面全体にめっき法で厚さ5μmのNi層、厚さ1μmのAu層を順次被着した。
【0068】
次に、リード端子2を有する枠体3をトランスファ成型法で製作した。このとき、枠体3は、長さ10mm×幅8mm×高さ2mmで熱膨張係数が18.4×10-6/℃のエポキシ樹脂(サンプルD)と、寸法は上記寸法と同じで熱膨張係数が35.8×10-6/℃のエポキシ樹脂(サンプルE)と、寸法は上記寸法と同じで熱膨張係数が40.3×10-6/℃のエポキシ樹脂(サンプルF)との3種類のものを作製した。リード端子2はFe−Ni合金から成り、平面視形状が長方形の枠体3の2長辺側の側部に、各4本ずつ設けた。
【0069】
そして、3種類の枠体3の下面の全面に、幅が0.2mmの金属層3bを形成した。金属層3bは、枠体3の下面に脱脂処理を施し、次にKOH水溶液にてエッチング処理した後、HCl水溶液にて中和洗浄し、触媒により表面を活性化した後、化学銅Cuめっき液に浸漬することにより形成された、厚さ2μmのCuめっき層から成る。金属層3bの表面にめっき法で厚さ5μmのNiめっき層および厚さ1μmのAuめっき層を順次被着した。
【0070】
そして、基体1上面の外周部と枠体3下面の金属層3bとを、厚さ0.01mmのSn−Pb半田から成る半田4で接合し、上記3種類の各20個について、温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。また、上記と同様にして、基体1上面の外周部と枠体3下面の金属層3bとを溶接して接合し、上記3種類の各20個について、上記温度サイクル試験を行った。その結果を表4に示す。
【0071】
【表4】
【0072】
表4より、サンプルFのみに、枠体3および/または半田4にクラック等の割れ、溶接の場合溶接部の剥離が発生した。これは、基体1と枠体3との熱膨張係数差が30×10-6/℃を超えているためと考えられる。この場合、半導体パッケージ内部に水分が侵入し易くなる。従って、サンプルD,Eのように、基体1と枠体3との熱膨張係数差は30×10-6/℃以下であるのが良いことが判った。
【0073】
次に、サンプルEを用いて半田4の幅(溶接部の幅)を種々に設定したときの接合状態を調べた。半田4の幅(溶接部の幅)が0.15mm(サンプルE1)、0.2mm(サンプルE)、0.3mm(サンプルE2)の3種類を準備した。そして、基体1上面の外周部と枠体3下面の金属層3bとを、厚さ0.01mmのSn−Pb半田で接合した3種のサンプルの各20個について、温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。また、上記と同様にして、基体1上面の外周部と枠体3下面の金属層3bとを溶接して接合し、上記3種類の各20個について、上記温度サイクル試験を行った。その結果を表5に示す。
【0074】
【表5】
【0075】
表5より、サンプルE1のみに、枠体3と半田4との間(溶接したものは溶接部)で剥離が発生した。この場合、半導体パッケージ内部に水分が侵入し易くなる。従って、サンプルE,E2のように、半田4の接合部の幅(溶接部の幅)は0.2mm以上であるのが良いことが判った。
【0076】
次に半田付けしたサンプルEを用いて、半田4の幅を0.2mmとし、半田4の厚さを種々に設定したときの接合状態を調べた。半田4の厚さが0.005mm(サンプルE3)、0.01mm(サンプルE)、0.05mm(サンプルE4)、0.1mm(サンプルE5)、0.15mm(サンプルE6)、0.2mm(サンプルE7)、0.25mm(サンプルE8)、0.3mm(サンプルE9)の8種類を準備した。そして、基体1上面の外周部と枠体3下面の金属層3bとを、Sn−Pb半田で接合し、上記8種類の各20個について、温度サイクル試験(−40〜85℃、1サイクル7時間)を行った。その結果を表6に示す。
【0077】
【表6】
【0078】
表6より、サンプルE3,E8,E9で枠体3と半田4との間で剥離が発生した。これらのサンプルでは半導体パッケージ内部に水分が侵入し易くなる。従って、半田4の厚さは0.01〜0.2mmであるのが良いことが判った。
【0079】
なお、本発明は上記実施の形態および実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更を施すことは何等差し支えない。
【0080】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有するセラミックスから成る基体と、基体の上面の外周部に載置部を囲繞するように取着された樹脂から成る枠体と、枠体の側部に一端部が側部を貫通するようにして設けられた複数のリード端子とを具備し、基体の外形寸法は枠体の外面寸法よりも小さく枠体の内面寸法よりも大きく、基体と枠体とは基体の上面の外周部から側面にかけて形成されたメタライズ層および枠体の下面に形成された金属層の間が半田で接合されていることにより、半導体素子を載置する載置部の平坦度が確保できるとともに半導体素子の放熱性を良好なものとでき、その結果、半導体素子の作動性が非常に優れたものとなる。また、半導体素子がLDやPD等の光半導体素子である場合、光半導体素子と光ファイバとの光結合効率を非常に良好なものとでき、半導体素子の作動性が非常に優れた半導体素子収納用パッケージとなる。
【0081】
また、基体の外形寸法は枠体の外面寸法よりも小さく枠体の内面寸法よりも大きく、基体と枠体とは基体の上面の外周部から側面にかけて形成されたメタライズ層および枠体の下面に形成された金属層の間が半田で接合されていることから、基体と枠体とを接合する半田が外側にはみだしてリード端子等に接触して短絡したり、リード端子等に近接して不要な電気的な容量を発生させることを防ぐことができる。また、半田が基体の上面の外周部から側面にかけてメニスカスを形成するため、基体と枠体とを強固に接合することができる。
【0082】
本発明の半導体素子収納用パッケージは、好ましくは半田は基体の上面のメタライズ層と金属層との間の厚さが0.01乃至0.2mmで金属層に接している部位の幅が0.2mm以上であり、基体と枠体との熱膨張係数差が30×10-6/℃以下であることにより、基体と枠体との半田による接合が非常に強固となり、内部への水分の侵入を有効に防止し得る。
【0083】
本発明の半導体素子収納用パッケージは、好ましくは、基体はセラミックスに代えて金属から成り、基体と枠体とは基体の外周部および枠体の下面に形成された金属層の間が半田付けまたは溶接により接合されていることにより、半導体素子を載置する載置部の平坦度が確保できるとともに半導体素子の放熱性を良好なものとでき、その結果、半導体素子の作動性が非常に優れたものとなる。また、半導体素子がLDやPD等の光半導体素子である場合、光半導体素子と光ファイバとの光結合効率を非常に良好なものとでき、半導体素子の作動性が非常に優れた半導体素子収納用パッケージとなる。
【0084】
本発明の半導体素子収納用パッケージにおいて、好ましくは、半田は基体の上面の外周部と金属層との間の厚さが0.01乃至0.2mmで金属層に接している部位の幅が0.2mm以上であり、基体と枠体との熱膨張係数差が30×10-6/℃以下であることにより、基体と枠体との半田による接合が非常に強固となり、半導体素子収納用パッケージ内部への水分の侵入を有効に防止し得る。
【0085】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージの載置部に載置固定された半導体素子がリード端子に電気的に接続されるとともに枠体の上面に蓋体が接合されていることにより、半導体素子を長期にわたり正常かつ安定に作動させ得る信頼性の高いものとなる。
【0086】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージの載置部に載置固定された半導体素子がリード端子に電気的に接続されるとともに半導体素子が樹脂に覆われていることにより、半導体素子を長期にわたり正常かつ安定に作動させ得る信頼性の高いものとなる。
【図面の簡単な説明】
【図1】(a)は本発明の半導体素子収納用パッケージについて実施の形態の例を示す斜視図、(b)はx−y線における断面図、(c)はx’−y’線における断面図である。
【図2】図1の半導体素子収納用パッケージにおける基体と枠体との接合部の部分拡大断面図である。
【図3】本発明の光半導体装置について実施の形態の例を示す断面図である。
【図4】本発明の光半導体装置について実施の形態の他の例を示す断面図である。
【図5】(a)は本発明の半導体素子収納用パッケージについて実施の形態の他の例を示す斜視図、(b)はx−y線における断面図、(c)はx’−y’線における断面図である。
【図6】図5の半導体素子収納用パッケージにおける基体と枠体との接合部の部分拡大断面図である。
【図7】本発明の光半導体装置について実施の形態の他の例を示す断面図である。
【図8】従来の半導体装置の一例の断面図である。
【図9】従来の半導体装置の他の例の断面図である。
【符号の説明】
1:基体
1a:載置部
1b:メタライズ層
2:リード端子
3:枠体
3b:金属層
4:半田
9:蓋体
Claims (6)
- 上面に半導体素子が載置される載置部を有するセラミックスから成る基体と、該基体の上面の外周部に前記載置部を囲繞するように取着された樹脂から成る枠体と、該枠体の側部に一端部が前記側部を貫通するようにして設けられた複数のリード端子とを具備しており、前記基体の外形寸法は前記枠体の外面寸法よりも小さく前記枠体の内面寸法よりも大きく、前記基体と前記枠体とは前記基体の上面の前記外周部から側面にかけて形成されたメタライズ層および前記枠体の下面に形成された金属層の間が半田で接合されていることを特徴とする半導体素子収納用パッケージ。
- 前記半田は、前記基体の上面の前記メタライズ層と前記金属層との間の厚さが0.01乃至0.2mmで前記金属層に接している部位の幅が0.2mm以上であり、前記基体と前記枠体との熱膨張係数差が30×10-6/℃以下であることを特徴とする請求項1記載の半導体素子収納用パッケージ。
- 請求項1記載の半導体素子収納用パッケージにおいて、前記基体は前記セラミックスに代えて金属から成り、前記基体と前記枠体とは前記基体の外周部および前記枠体の下面に形成された金属層の間が半田で接合されているかまたは溶接により接合されていることを特徴とする半導体素子収納用パッケージ。
- 前記半田は、前記基体の上面の外周部と前記金属層との間の厚さが0.01乃至0.2mmで前記金属層に接している部位の幅が0.2mm以上であり、前記基体と前記枠体との熱膨張係数差が30×10-6/℃以下であることを特徴とする請求項3記載の半導体素子収納用パッケージ。
- 請求項1乃至請求項4のいずれかに記載の半導体素子収納用パッケージの前記載置部に載置固定された半導体素子が前記リード端子に電気的に接続されるとともに前記枠体の上面に蓋体が接合されていることを特徴とする半導体装置。
- 請求項1乃至請求項4のいずれかに記載の半導体素子収納用パッケージの前記載置部に載置固定された半導体素子が前記リード端子に電気的に接続されるとともに前記半導体素子が樹脂に覆われていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002215739A JP3810353B2 (ja) | 2002-06-26 | 2002-07-24 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002185604 | 2002-06-26 | ||
JP2002215739A JP3810353B2 (ja) | 2002-06-26 | 2002-07-24 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004087513A JP2004087513A (ja) | 2004-03-18 |
JP3810353B2 true JP3810353B2 (ja) | 2006-08-16 |
Family
ID=32071645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002215739A Expired - Fee Related JP3810353B2 (ja) | 2002-06-26 | 2002-07-24 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3810353B2 (ja) |
-
2002
- 2002-07-24 JP JP2002215739A patent/JP3810353B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004087513A (ja) | 2004-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5602059A (en) | Semiconductor device and method for manufacturing same | |
US6274803B1 (en) | Thermoelectric module with improved heat-transfer efficiency and method of manufacturing the same | |
EP0500690A1 (en) | MULTIPLE LAYER FRAME FOR INTEGRATED CIRCUIT BOXES. | |
JP2000340687A (ja) | 半導体素子収納用パッケージ | |
JP3810353B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2004165181A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2006332599A (ja) | 電子装置 | |
JP2000508833A (ja) | 直接リード装着方法を用いてマルチチップモジュールを製造するための方法 | |
JPH10189815A (ja) | 半導体素子搭載基板の実装構造 | |
JP3909282B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3909281B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JPH083009Y2 (ja) | 半導体素子収納用パッケージ | |
JP2004111571A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2003068900A (ja) | 電子部品収納用パッケージ | |
JP4034912B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP2004087684A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JPH0810197Y2 (ja) | 半導体素子収納用パッケージ | |
JPH10189792A (ja) | 半導体パッケージ | |
JP2002158305A (ja) | 電子部品収納用パッケージ | |
JP2002134669A (ja) | 半導体装置 | |
JP3470041B2 (ja) | 混成集積回路装置 | |
JP3181011B2 (ja) | 半導体素子収納用パッケージ | |
JP2004087512A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2003218440A (ja) | 光半導体素子収納用パッケージおよび光半導体装置 | |
JP3652255B2 (ja) | 半導体素子収納用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050216 |
|
A977 | Report on retrieval |
Effective date: 20050829 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20060523 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20090602 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20130602 |
|
LAPS | Cancellation because of no payment of annual fees |