JP3805470B2 - Manufacturing method of liquid crystal display device and manufacturing method of TFT array substrate for liquid crystal display device - Google Patents

Manufacturing method of liquid crystal display device and manufacturing method of TFT array substrate for liquid crystal display device Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）と称する）をスイッチング素子として搭載したアクティブマトリクス型の液晶表示装置の製造方法および液晶表示装置用ＴＦＴ基板の製造方法に関するものである。
【０００２】
【従来の技術】
図１７は従来の低抵抗信号配線を有したＴＦＴ型液晶表示装置のＴＦＴを搭載したＴＦＴアレイ基板の製造工程を示す断面図である。図において、１はガラス基板等の透明絶縁性基板、２は透明絶縁性基板１上に形成されたゲート電極を有するゲート配線、３は共通配線、５はゲート配線２上に形成されたゲート絶縁膜、６はゲート絶縁膜５を介してゲート電極２上に形成された半導体層、７は半導体層６上に形成されたオーミックコンタクト層、８は画素電極、１０、１１はオーミックコンタクト層７上に形成されたソース電極とドレイン電極、１２は保護膜である。
【０００３】
次に、従来のＴＦＴを搭載したＴＦＴアレイ基板の製造方法を説明する。まず、図１７−ａに示すように、透明絶縁性基板１の表面にＡｌまたはＡｌ合金の比抵抗が小さい金属による単層膜を成膜した後、写真製版法により形成したレジストを用いてパターニングし、ゲート電極を有するゲート配線２、および共通配線３を形成する。次に、図１７−ｂに示すように、プラズマＣＶＤ法によりゲート絶縁膜５となるシリコン窒化膜、およびアモルファスシリコン膜、不純物がドープされたｎ＋型アモルファスシリコン膜を連続して形成した後、写真製版法により形成したレジストを用いて、アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方の位置に半導体層６およびオーミックコンタクト層７を形成する。
【０００４】
次に、図１７−ｃに示すように、透明導電膜としてＩＴＯ（Indium Tin Oxide）膜を形成した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８を形成する。次に、オーミックコンタクト層７上にソース電極１０およびドレイン電極１１を形成する。ここで、ソース電極１０およびドレイン電極１１は、下層にｎ＋型アモルファスシリコン膜とのオーミックコンタクト特性を良好にするためバリアメタルとしてＣｒやＴｉ等による膜、上層に低抵抗化のために比抵抗が小さいＡｌあるいはＡｌ合金による膜からなる二層膜構造を有している。また、Ａｌ膜をパターニングするために用いるレジストの現像液によりＡｌ膜が現像液中に溶解し、Ａｌ膜と下地となる画素電極８を構成するＩＴＯ膜が現像液中で電池反応を起こしてＩＴＯ膜が腐食されるのを防止するために、Ａｌ合金としてＷ等を添加する場合もある。最後に、図１７−ｄに示すように、窒化シリコンを成膜し、保護膜１２を形成する。
【０００５】
【発明が解決しようとする課題】
以上のように、従来のＴＦＴ型液晶表示装置において、低消費電力の液晶表示装置を得るために、Ａｌ膜あるいはＡｌ合金膜による単層膜、または表面層にＡｌ系金属膜を有する多層膜を用いて低抵抗な信号配線を構成する場合、Ａｌ系金属は柔らかいため、ブラシ等を用いて強力に洗浄すると膜表面に傷が生じる。このため、Ａｌ系金属膜をパターニングするためのレジストを形成する際、純水ジェットや超音波による洗浄を行うことは可能であるが、ブラシを用いた洗浄を行うことはできない。その結果、膜表面のダストを充分に除去することができず、ダストおよびダスト周辺に残ったレジストがマスクとなり、その部分のＡｌ系金属膜がエッチングされずに残存し、短絡が生じて歩留まりを低下させていた。また、Ｃｒ、Ｔｉ、ＴａまたはＭｏによる金属膜、あるいはこれらの金属を含むＡｌ合金以外の合金膜等の比較的硬度の高い金属膜によって信号配線を形成する場合、ブラシ洗浄によって除去できなかったダスト、あるいは洗浄後に付着したダストによっても、少数ではあるが金属膜のエッチング残が生じて短絡が発生し歩留まりを低下させるという問題があった。
【０００６】
この発明は、上記のような問題を解決するためになされたもので、配線間の短絡による歩留りの低下を防止すると共に、比抵抗が小さい材料を用いて信号配線を構成することによりそのパターンを細線化し、高開口率化による低消費電力の液晶表示装置を高歩留りで製造する液晶表示装置の製造方法、およびその液晶表示装置用ＴＦＴアレイ基板の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係わる液晶表示装置の製造方法は、透明絶縁性基板と、ＡｌあるいはＡｌ合金により形成されたゲート電極およびゲート配線と、半導体層と、上記半導体層と共に薄膜トランジスタを構成する第一の電極、第一の電極配線および第二の電極と、上記ゲート電極およびゲート配線と上記半導体層の間に形成された絶縁膜と、上記第二の電極と電気的に接続された画素電極を有する第一の基板、および上記第一の基板と共に液晶材料を挟持する第二の基板を備えた液晶表示装置の製造方法において、上記ゲート電極およびゲート配線を形成後に、上記ゲート電極およびゲート配線を被覆する形状にＡｌより硬度の高い金属膜を含むマスク層を形成する工程と、上記金属膜をパターニングする前に上記金属膜表面をブラシにより洗浄する工程と、上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程を含むことを特徴とする
【０００８】
また、この発明に係わる液晶表示装置の製造方法は、上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程の後で、上記マスク層を除去する工程を含むことを特徴とする。
【０００９】
また、この発明に係わる液晶表示装置の製造方法は、マスク層の形状が、ゲート電極あるいはゲート配線によるパターン間の少なくとも一部分に開口部を有する形状であることを特徴とする。
【００１０】
また、この発明に係わる液晶表示装置の製造方法は、マスク層が、上記金属膜と、上記金属膜をパターニングするために形成されるレジストパターンとを含むことを特徴とする。
【００１１】
また、この発明に係わる液晶表示装置の製造方法は、ゲート電極およびゲート配線のパターン欠陥部のエッチングで、ウェットエッチング法、あるいはドライエッチング法を用いることを特徴とする。
【００１２】
また、この発明に係わる液晶表示装置の製造方法は、Ａｌより硬度が高い金属膜が、ブラシ洗浄により上記金属膜表面に傷等が生じない硬度を有する金属であることを特徴とする。
【００１３】
また、この発明に係わる液晶表示装置用ＴＦＴアレイ基板の製造方法は、透明絶縁性基板と、ＡｌあるいはＡｌ合金により形成されたゲート電極およびゲート配線と、半導体層と、上記半導体層と共に薄膜トランジスタを構成する第一の電極、第一の電極配線および第二の電極と、上記ゲート電極およびゲート配線と上記半導体層の間に形成された絶縁膜と、上記第二の電極と電気的に接続された画素電極を有する液晶表示装置用ＴＦＴアレイ基板の製造方法において、上記ゲート電極およびゲート配線を形成後に、上記ゲート電極およびゲート配線を被覆する形状にＡｌより硬度の高い金属膜を含むマスク層を形成する 工程と、上記金属膜をパターニングする前に上記金属膜表面をブラシにより洗浄する工程と、上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程を含むことを特徴とする。
【００１４】
また、この発明に係わる液晶表示装置用ＴＦＴアレイ基板の製造方法は、Ａｌより硬度の高い金属膜が、ブラシ洗浄により上記金属膜表面に傷等が生じない硬度を有する金属であることを特徴とする。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態である薄膜トランジスタ（ＴＦＴ）を搭載した液晶表示装置の製造方法を図について説明する。図１は本発明の実施の形態１によるチャネルエッチ型のＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、１はガラス基板等の透明絶縁性基板、２は透明絶縁性基板１上に形成された制御電極（本実施の形態ではゲート電極）を有する制御電極配線（本実施の形態ではゲート配線）、３はゲート配線と同時に透明絶縁性基板１上に形成された共通配線、４はゲート配線２および共通配線３上に形成されたマスク層、５はマスク層４上に形成された絶縁膜（本実施の形態ではゲート絶縁膜）、６はゲート絶縁膜５を介してゲート配線２上に形成された半導体層、７は半導体層６上に形成されたオーミックコンタクト層、８は画素電極、９は金属膜、１０、１１は金属膜９をパターニングすることによりオーミックコンタクト層７上に形成された第一の電極配線（本実施の形態ではソース配線）を備えた第一の電極と第二の電極（本実施の形態ではソース電極とドレイン電極）、１２は保護膜である。
【００１６】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１−ａに示すように、透明絶縁性基板１の表面にＣｕを０.２atomic％含有したＡｌ（以下、Ａｌ-０.２at.％Ｃｕと記載）のような比抵抗が小さい金属をスパッタ法等により約２００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および共通配線３を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００１７】
次に、図１−ｂに示すように、Ａｌより硬度の高い金属、例えばＣｒをスパッタ法により約２００ｎｍ成膜し、その表面をブラシ洗浄した後、レジストを塗布し、ゲート配線２および共通配線３等のＡｌ-０.２at.％Ｃｕ膜によるパターンが被覆される形状にレジストをパターニングした後に、露出しているＣｒ膜をエッチング除去してマスク層４を形成する。その後、レジストを除去し、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、２００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。
【００１８】
ここで、ゲート配線２等の配線に生じた短絡欠陥部が除去されるプロセスを図２および図３を用いて説明する。ゲート配線やソース配線等の配線１３間に短絡欠陥部１４が生じた場合（図２−ａ）、まず、図２−ｂに示すように、配線１３を被覆する形でマスク層４を形成し、次に、マスク層４を形成した基板を、配線１３をエッチングできるエッチング液に浸漬することにより、図３に示すように、マスク層４に被覆されていない短絡欠陥部１４をエッチング除去する。
なお、マスク層４は、図４に示すように、短絡欠陥が生じやすい配線１３パターンが接近している部分にのみ開口部１５を有する形状としてもよい。
【００１９】
次に、図１−ｃに示すように、プラズマＣＶＤ法等によりゲート絶縁膜５となるシリコン窒化膜を約５００ｎｍ、アモルファスシリコン膜を約２００ｎｍ、不純物がドープされたｎ＋型アモルファスシリコン膜を約５０ｎｍ順次形成した後、写真製版法により形成したレジストを用いて、アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方の位置に半導体層６およびオーミックコンタクト層７を形成する。次に、図１−ｄに示すように、透明導電膜としてＩＴＯをスパッタ法等により約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８を形成する。
【００２０】
次に、図１−ｅに示すように、最下層にオーミックコンタクト層７を構成するｎ＋型アモルファスシリコン膜とオーミックコンタクト性がよいＣｒやＴｉ等の高融点金属を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０.２at.％Ｃｕ等を約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なビッカース硬度が１３０であるＣｒを約５０ｎｍ連続して成膜し、三層膜からなる金属膜９を形成した後ブラシ洗浄を行う。続いて、図１−ｆに示すように、写真製版法により形成したエッチングレジストを用いて金属膜９をパターニングし、ソース配線、およびオーミックコンタクト層７上に二つに分離したソース電極１０とドレイン電極１１を形成する。続いて、ドライエッチング法によりソース電極１０およびドレイン電極１１が除去されている部分のｎ＋型アモルファスシリコン膜（オーミックコンタクト層９）をエッチングしてチャネル部を形成した後、レジストを除去する。最後に、図１−ｇに示すように、窒化シリコンを成膜し、画素電極８上以外の部分に保護膜１２を形成する。
【００２１】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
【００２２】
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜（Ａｌを９０at.％以上含有）でもよい。
また、マスク層４のＡｌより硬度の高い金属膜としてＣｒ膜を用いたが、Ａｌ合金膜に対するエッチング液に侵食されなければ、Ｗ膜等他の金属膜でもよい。また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
【００２３】
以上の工程を用いて液晶表示装置を製造したところ、ゲート配線２にＡｌ系金属膜を用いた場合に多発していた配線間の短絡欠陥は見られず、また、ソース配線においても、ブラシ洗浄を行うことによりパターンの欠陥は減少した。
【００２４】
この発明によれば、信号配線を低抵抗化するために、Ａｌ膜あるいはＡｌ合金膜による単層膜、または表面層にＡｌ系金属膜を有する多層膜を用いて配線１３（ゲート配線２）を構成した場合でも、配線１３をマスク層４等により被覆して配線１３間の短絡欠陥部１４を確実にエッチング除去、あるいは配線１３（ソース配線）の表面層に硬度の高い金属層を形成しブラシ洗浄後にレジストを形成しパターニングすることにより、配線１３間の短絡を防止できると共に、信号配線を比抵抗が小さい材料を用いて構成することによりそのパターンを細線化でき、高開口率化による低消費電力の液晶表示装置を高歩留りで製造することができる。
【００２５】
実施の形態２．
図５はこの発明の実施の形態２によるチャネル保護膜型のＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、１６は金属膜、１７は金属膜１６を形成するために用いたレジストパターン、１８はチャネル保護膜、１９は半導体層である。なお、図１と同一部分については同符号を付し説明を省略する。
【００２６】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図５−ａに示すように、透明絶縁性基板１の表面にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約２００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および共通配線３を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００２７】
次に、図５−ｂに示すように、Ａｌより硬度の高い金属、例えばＣｒをスパッタ法により約１００ｎｍ成膜し、その表面をブラシ洗浄した後、レジストを塗布し、ゲート配線２および共通配線３等のＡｌ-０.２at.％Ｃｕ膜によるパターンが被覆される形状にレジストパターン１７を形成した後に、露出しているＣｒ膜をエッチング除去して、Ｃｒ膜等の金属膜１６とレジストパターン１７からなるマスク層４を形成する。その後、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、２００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去した後、マスク層４を構成していたレジストパターン１７を除去する。
【００２８】
次に、図５−ｃに示すように、プラズマＣＶＤ法等によりゲート絶縁膜５となるシリコン窒化膜を約５００ｎｍ、アモルファスシリコン膜を約１００ｎｍ、チャネル保護膜１８を約２５０ｎｍ順次形成した後、写真製版法により形成したレジストを用いてパターニングし、ゲート配線２の上方の位置にチャネル保護膜１８を形成する。続いて、燐イオンを例えば加速電圧２０ＫｅＶでアモルファスシリコン膜に注入し、ｎ＋型アモルファスシリコン層を形成する。次に、図５−ｄに示すように、アモルファスシリコン膜および燐イオンの注入により形成されたｎ＋型アモルファスシリコン層をパターニングし、表面にオーミックコンタクト層を有する半導体層１９を形成する。次に、図５−ｅに示すように、透明導電膜としてＩＴＯをスパッタ法等により約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８を形成する。
【００２９】
次に、図５−ｆに示すように、最下層に半導体層１９とオーミックコンタクト性がよいＣｒやＴｉ等を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０.２at.％Ｃｕを約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なＣｒを約５０ｎｍ連続して成膜し、三層膜からなる金属膜９を形成した後ブラシ洗浄を行う。続いて、図５−ｇに示すように、写真製版法により形成したエッチングレジストを用いて金属膜９をパターニングし、第一の電極配線（本実施の形態ではソース配線）、および半導体層１９上に二つに分離した第一の電極と第二の電極（本実施の形態ではソース電極１０とドレイン電極１１）を形成する。続いて、ドライエッチング法によりソース電極１０とドレイン電極１１が除去された部分に生成したクロムシリサイド層およびｎ＋型アモルファスシリコン層をエッチングした後レジストを除去する。最後に、図５−ｈに示すように、窒化シリコンを成膜し、画素電極８上以外の部分に保護膜１２を形成する。
【００３０】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
【００３１】
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
また、金属膜１６としてＣｒ膜を用いたが、Ａｌ合金膜に対するエッチング液に侵食されなければ、Ｗ膜等他の金属膜でもよい。また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
【００３２】
本実施の形態によれば、チャネル保護膜型のＴＦＴを搭載した液晶表示装置において、実施の形態１と同様の効果が得られると共に、ゲート配線２等の配線部をマスク層４により被覆して配線間の短絡部等の欠陥部を除去する際、マスク層４をＣｒ膜等の金属膜１６と金属膜１６をパターニングするためのレジストパターン１７の二層構造とすることにより、金属層１６の被覆不良による配線の腐食を防止でき、また、マスク層４を構成する金属膜１６を薄膜化できる。
【００３３】
実施の形態３．
実施の形態２では、チャネル保護膜型のＴＦＴにおいて、ゲート配線２等の配線部のエッチング時のマスク層４を、金属膜１６とレジストパターン１７の二層構造とした場合について述べたが、チャネルエッチ型のＴＦＴにおいて、ゲート配線等の配線部のエッチング時のマスク層を金属膜とレジストパターンの二層構造としても、実施の形態２と同様の効果が得られる。
【００３４】
実施の形態４．
図６および図７はこの発明の実施の形態４によるプレーナー型のＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、２０はアモルファスシリコン膜、２１はチャネル、２２はゲート配線、２３はゲート電極、２４はソース・ドレイン領域、２５は絶縁膜、２６はコンタクトホールである。なお、図５と同一部分については同符号を付し説明を省略する。
【００３５】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図６−ａに示すように、透明絶縁性基板１の表面にアモルファスシリコン膜２０をプラズマＣＶＤ法等により約１００ｎｍ形成する。次に、図６−ｂに示すように、レーザービームを照射してアモルファスシリコン膜２０を結晶化しポリシリコンとする。このとき、レーザーは、例えばパルス幅１５〜５０ｎｓのＡｒＦあるいはＸｅＣｌエキシマレーザーを１００〜３００ｍｊ／ｃｍ２照射する。その後、写真製版法により形成したレジストを用いてパターニングし、チャネル２１を形成する。次に、図６−ｃに示すように、酸化シリコンあるいは窒化シリコンをプラズマＣＶＤ法、常圧ＣＶＤ法あるいはスパッタ法により約２００ｎｍ成膜し、ゲート絶縁膜５を形成する。
【００３６】
次に、図６−ｄに示すように、例えばＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約２００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート配線２２を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００３７】
次に、図６−ｅに示すように、Ａｌより硬度の高い金属、例えばＣｒをスパッタ法により約１００ｎｍ成膜し、その表面をブラシ洗浄した後、レジストを塗布し、ゲート配線２２を構成するＡｌ-０.２at.％Ｃｕ膜を被覆すると共に、チャネル２１の上方にＣｒ膜からなるゲート電極２３を形成するためのレジストパターン１７を形成した後に、露出しているＣｒ膜をエッチング除去して、Ｃｒ膜等の金属膜１６とレジストパターン１７からなるマスク層４とゲート電極２３を形成する。その後、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、２００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。
【００３８】
次に、図６−ｆに示すように、レジストパターン１７を除去する前に、燐イオンを例えば加速電圧７０ＫｅＶで全面に注入し、チャネル２１にソース・ドレイン領域２４となるｎ型半導体を形成する。ここで、ゲート電極２３を構成する金属膜１６のエッチング時に、２μｍ程度のサイドエッチを設けることにより、レジストパターン１７の下方のチャネル２１には燐イオンが注入されず、オフセット型のトランジスタを形成でき、オフ電流を低減できる。続いて、ＥＣＲプラズマＣＶＤ法等により水素プラズマ中で、水素をポリシリコンおよびゲート絶縁膜５中に拡散させ、未結合手に水素を結合させる。次に、図６−ｇに示すように、酸化シリコンあるいは窒化シリコンをプラズマＣＶＤ法、常圧ＣＶＤ法あるいはスパッタ法により成膜し、絶縁膜２５を形成する。その後、例えば３５０℃でアニールして、ソース・ドレイン領域２４を構成するアモルファスシリコン膜を活性化する。次に、図７−ａに示すように、透明導電膜としてＩＴＯをスパッタ法等によ約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８を形成する。次に、図７−ｂに示すように、ソース・ドレイン領域２４上の絶縁膜２５にコンタクトホール２６を形成する。
【００３９】
次に、図７−ｃに示すように、最下層にソース・ドレイン領域２４であるｎ型半導体とオーミックコンタクト性がよいＣｒやＴｉ等を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０. ２at. ％Ｃｕを約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なＣｒを約５０ｎｍ連続して成膜し、三層膜を形成した後ブラシ洗浄を行う。続いて、写真製版法により形成したエッチングレジストを用いて三層膜をパターニングし、第一の電極配線（本実施の形態ではソース配線）、およびコンタクトホール２６を介してソース・ドレイン領域２４と電気的に接続された第一の電極と第二の電極（本実施の形態ではソース電極１０とドレイン電極１１）を形成する。最後に、図７−ｄに示すように、窒化シリコンを成膜し、画素電極８上以外の部分に保護膜１２を形成する。
【００４０】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
なお、ゲート配線２２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
また、金属膜１６としてＣｒ膜を用いたが、Ａｌ合金膜に対するエッチング液に侵食されなければ、Ｗ膜等他の金属膜でもよい。また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
【００４１】
本実施の形態によれば、プレーナー型のＴＦＴを搭載した液晶表示装置において実施の形態２と同様の効果が得られる。
【００４２】
実施の形態５．
図８はこの発明の実施の形態５によるＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、２７は補助容量用配線である。なお、図５と同一部分については同符号を付し説明を省略する。
【００４３】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図８−ａに示すように、透明絶縁性基板１の表面にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約３００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および補助容量用配線２７を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
また、補助容量用配線２７は各画素ごとにゲート配線２と短絡した構造とすることにより、ゲート配線２の断線に対する冗長構造となる。
【００４４】
次に、図８−ｂに示すように、Ａｌより硬度の高い金属、例えばＣｒをスパッタ法により約１００ｎｍ成膜し、その表面をブラシ洗浄した後、レジストを塗布し、ゲート配線２および補助容量用配線２７等のＡｌ-０.２at.％Ｃｕ膜によるパターンが被覆される形状にレジストパターン１７を形成した後に、露出しているＣｒ膜をエッチング除去して、Ｃｒ膜等の金属膜１６とレジストパターン１７からなるマスク層４を形成する。その後、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、３００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。次に、図８−ｃに示すように、マスク層４を構成していたレジストパターン１７および金属膜１６を除去する。
【００４５】
以降の工程は、実施の形態１あるいは実施の形態２におけるプラズマＣＶＤ法等によるゲート絶縁膜形成以降の工程と同様とし、チャネルエッチ型の液晶表示装置あるいはチャネル保護膜型の液晶表示装置を形成する。
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
また、マスク層４としてＣｒ膜を用いたが、Ａｌ合金膜に対するエッチング液に侵食されなければ、Ｗ膜等他の金属膜でもよい。また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
【００４６】
本実施の形態によれば、実施の形態２と同様の効果が得られると共に、ゲート配線２等の配線部をマスク層４により被覆して配線間の短絡部等の欠陥部を除去した後、マスク層４を構成する金属膜１６も除去するため、金属膜１６による短絡欠陥の発生を防止できる。
【００４７】
参考例１．
図９はこの発明の参考例１によるＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図中の符号は図８と同様であるので説明を省略する。
【００４８】
次に、本参考例１による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図９−ａに示すように、透明絶縁性基板１の表面にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約３００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および補助容量用配線２７を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
また、補助容量用配線２７は各画素ごとにゲート配線２と短絡した構造とすることにより、ゲート配線２の断線に対する冗長構造となる。
【００４９】
次に、図９−ｂに示すように、レジストを塗布し、ゲート配線２および補助容量用配線２７等のＡｌ-０.２at.％Ｃｕ膜によるパターンが被覆される形状にレジストパターン１７を形成し、マスク層４とする。その後、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、３００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。次に、図９−ｃに示すように、マスク層４を構成していたレジストパターン１７を除去する。
【００５０】
以降の工程は、実施の形態１あるいは実施の形態２におけるプラズマＣＶＤ法等によるゲート絶縁膜形成以降の工程と同様とし、チャネルエッチ型の液晶表示装置あるいはチャネル保護膜型の液晶表示装置を形成する。
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
【００５１】
本参考例１によれば、実施の形態１と同様の効果が得られると共に、ゲート配線２等の配線部をマスク層４により被覆して配線間の短絡部等の欠陥部を除去する際、マスク層４をレジストパターン１７とすることにより、工程を簡略化できる。
【００５２】
実施の形態６．
図１０および図１１はこの発明の実施の形態６によるチャネルエッチ型のＴＦＴを搭載した補助容量オンゲート方式の液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、２８はゲート端子部、２９はゲート端子部２８のコンタクト部分に形成されたレジストパターン、３０はＡｌ２Ｏ３、３１は端子、３２はゲート端子部２８上のコンタクト部分に形成されたコンタクトホール、３３はゲート端子部２８と端子３１を電気的に接続する端子接続配線である。なお、図１と同一部分については同符号を付し説明を省略する。
【００５３】
次に、本実施の形態による補助容量オンゲート方式の液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１０−ａに示すように、透明絶縁性基板１の表面にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約３００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２およびゲート端子部２８を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００５４】
次に、図１０−ｂに示すように、Ａｌより硬度の高い金属、例えばＣｒをスパッタ法により約１００ｎｍ成膜し、その表面をブラシ洗浄した後、レジストを塗布し、ゲート配線２等のＡｌ-０.２at.％Ｃｕ膜によるパターンが被覆される形状にレジストパターン１７を形成した後に、露出しているＣｒ膜をエッチング除去して、Ｃｒ膜等の金属膜１６とレジストパターン１７からなるマスク層４を形成する。その後、例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、３００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。次に、図１０−ｃに示すように、マスク層４を構成していたレジストパターン１７および金属膜１６を除去する。
【００５５】
次に、図１０−ｄに示すように、ゲート端子部２８の上層とのコンタクト部分にレジストパターン２９を形成した後、ゲート配線２の腐食や、信号配線との層間短絡を防止するために、ゲート配線２およびゲート端子部２８のレジストに被覆されていない部分のＡｌ-０.２at.％Ｃｕ膜を陽極酸化して、その表面にＡｌ２Ｏ３膜３０を例えば約１００ｎｍ形成する。このとき、ゲート端子部２８上のコンタクト部分はレジストパターン２９に被覆されているため陽極酸化されない。次に、図１０−ｅに示すように、ゲート端子部上のレジストパターン２９を除去する。
【００５６】
次に、図１０−ｆに示すように、プラズマＣＶＤ法等によりゲート絶縁膜５となるシリコン窒化膜を約５００ｎｍ、アモルファスシリコン膜を約２００ｎｍ、不純物がドープされたｎ＋型アモルファスシリコン膜を約５０ｎｍ順次形成した後、写真製版法により形成したレジストを用いて、アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方の位置に半導体層６およびオーミックコンタクト層７を形成する。次に、図１１−ａに示すように、透明導電膜としてＩＴＯをスパッタ法等によ約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８および端子３１を形成する。次に、図１１−ｂに示すように、ゲート端子部２８上のコンタクト部分となるシリコン窒化膜（ゲート絶縁膜５）を除去し、コンタクトホール３２を形成する。
【００５７】
次に、図１１−ｃに示すように、最下層にオーミックコンタクト層７を構成するｎ＋型アモルファスシリコン膜とオーミックコンタクト性がよいＣｒやＴｉ等を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０.２at.％Ｃｕを約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なＣｒを約５０ｎｍ連続して成膜し、三層膜からなる金属膜９を形成した後ブラシ洗浄を行う。続いて、図１１−ｄに示すように、写真製版法により形成したエッチングレジストを用いて金属膜９をパターニングし、オーミックコンタクト層７上に二つに分離したソース配線を備えたソース電極１０とドレイン電極１１、およびゲート端子部２８と端子３１を電気的に接続する端子接続配線３３を形成する。続いて、ドライエッチング法によりソース電極１０およびドレイン電極１１が除去されている部分のｎ＋型アモルファスシリコン膜（オーミックコンタクト層９）をエッチングしてチャネル部を形成した後、レジストを除去する。最後に、図１１−ｅに示すように、窒化シリコンを成膜し、画素電極８および端子３１上以外の部分に保護膜１２を形成する。
【００５８】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
なお、制御電極配線（本実施の形態ではゲート配線２）の材料としてＡｌ- ０. ２at. ％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
また、金属膜１６としてＣｒ膜を用いたが、Ａｌ合金膜に対するエッチング液に侵食されなければ、Ｗ膜等他の金属膜でもよい。また、Ａｌ合金膜によるエッチング残さをエッチングする方法として、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
また、マスク層４として金属膜１６とレジストパターン１７を形成したが、レジストパターン１７のみでマスク層４を構成してもよい。
【００５９】
本実施の形態によれば、ゲート配線２を構成するＡｌ-０.２at.％Ｃｕ膜を陽極酸化して表面にＡｌ２Ｏ３を形成することにより、Ａｌ-０.２at.％Ｃｕ膜の腐食やゲート配線２と他の信号配線との層間短絡を防止する構造を有する液晶表示装置においても、実施の形態５または実施の形態６と同様の効果が得られる。
【００６０】
参考例２．
図１２および図１３はこの発明の参考例２によるチャネルエッチ型のＴＦＴを搭載した補助容量オンゲート方式の液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、３４はゲート絶縁膜５を除去することにより形成された溝部である。なお、図１０および図１１と同一部分については同符号を付し説明を省略する。
【００６１】
次に、本参考例による補助容量オンゲート方式の液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１２−ａに示すように、透明絶縁性基板１の表面にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属をスパッタ法等により約３００ｎｍ成膜した後、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２およびゲート端子部２８を形成した後レジストを除去する。このとき、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討してＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００６２】
次に、図１２−ｂに示すように、ゲート端子部２８の上層とのコンタクト部分および隣接するゲート配線２間を分割する位置にレジストパターン２９を形成した後、ゲート配線２の腐食や、信号配線との層間短絡を防止するために、ゲート配線２およびゲート端子部２８のレジストに被覆されていない部分のＡｌ-０.２at.％Ｃｕ膜を陽極酸化して、その表面にＡｌ２Ｏ３膜３０を例えば約１００ｎｍ形成する。このとき、ゲート端子部２８上のコンタクト部分はレジストパターン２９に被覆されているため陽極酸化されない。また、画素内の隣接するゲート配線２間にＡｌ-０. ２at. ％Ｃｕ膜のエッチング残さ等が存在している場合でも、ゲート配線２間を分割する位置にレジストパターン２９に被覆され陽極酸化されていないため、後工程でこのエッチング残さの除去が可能である。次に、図１２−ｃに示すように、レジストパターン２９を除去する。
【００６３】
次に、図１２−ｄに示すように、プラズマＣＶＤ法等によりゲート絶縁膜５となるシリコン窒化膜を約５００ｎｍ、アモルファスシリコン膜を約２００ｎｍ、不純物がドープされたｎ＋型アモルファスシリコン膜を約５０ｎｍ順次形成した後、写真製版法により形成したレジストを用いて、アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方の位置に半導体層６およびオーミックコンタクト層７を形成する。次に、図１２−ｅに示すように、透明導電膜としてＩＴＯをスパッタ法等により約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８および端子３１を形成する。次に、図１２−ｆに示すように、レジストパターン２９で被覆したゲート端子部２８上のコンタクト部分、および隣接するゲート配線２間上のシリコン窒化膜（ゲート絶縁膜５）を除去し、コンタクトホール３２および溝部３４を形成する。
【００６４】
次に、図１３−ａに示すように、最下層にオーミックコンタクト層７を構成するｎ＋型アモルファスシリコン膜とオーミックコンタクト性がよいＣｒやＴｉ等を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０.２at.％Ｃｕを約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なＣｒを約５０ｎｍ連続して成膜し、三層膜からなる金属膜９を形成した後ブラシ洗浄を行う。続いて、図１３−ｂに示すように、写真製版法により形成したエッチングレジストを用いて金属膜９をパターニングし、オーミックコンタクト層７上に二つに分離したソース配線を備えたソース電極１０とドレイン電極１１、およびゲート端子部２８と端子３１を電気的に接続する端子接続配線３３を形成する。続いて、ドライエッチング法によりソース電極１０およびドレイン電極１１が除去されている部分のｎ＋型アモルファスシリコン膜（オーミックコンタクト層９）をエッチングしてチャネル部を形成した後、レジストを剥離する。最後に、図１３−ｃに示すように、窒化シリコンを成膜し、画素電極８、端子３１および溝部３４上以外の部分に保護膜１２を形成する。ここで溝部３４は図４に示す短絡欠陥が生じやすい部分に設けられた開口部１５に相当する。
【００６５】
以上の工程により、ゲート配線２間の短絡の原因となるエッチング残さが生じる領域は、溝部３４が形成されることにより表面に露出した状態になり、また、ゲート配線２等の他の信号配線はゲート絶縁膜５や保護膜１２に被覆されているため、この状態で例えば燐酸、酢酸および硝酸を主成分とするエッチング液に、３００ｎｍ程度のＡｌ-０.２at.％Ｃｕ膜がエッチングされるのに必要な時間浸漬し、Ａｌ-０.２at.％Ｃｕ膜によるパターン間の短絡部等のエッチング残さを除去する。このとき、保護膜１２をパターニングするために形成したレジストを残存させた状態で、エッチング残さの除去を行う方が信号配線の腐食防止の観点から望ましい。
【００６６】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
本参考例によれば、制御電極配線（本参考例ではゲート配線２）を保護するマスク層を形成することなく実施の形態６と同様の効果が得られる。
【００６７】
実施の形態７．
図１４はこの発明の実施の形態７によるＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図において、３５は金属膜である。なお、図１と同一部分については同符号を付し説明を省略する。
【００６８】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１４−ａに示すように、透明絶縁性基板１の表面にスパッタ法により、下層にＡｌ-０.２at.％Ｃｕのような比抵抗が小さい金属を約３００ｎｍ、上層に例えばＭｏのようなＡｌよりも硬度が高い金属を連続して成膜し、二層膜からなる金属膜３５を形成した後ブラシ洗浄を行う。続いて、図１４−ｂに示すように、写真製版法によりレジストを形成し、燐酸、酢酸および硝酸を主成分とするエッチング液を用いＭｏ膜とＡｌ-０.２at.％Ｃｕ膜を連続してエッチングして、ゲート電極を有するゲート配線２および共通配線３を形成した後レジストを除去する。このとき、金属膜３５を構成する二種類の金属膜を、同時にエッチング可能な金属を用いて形成することにより、金属膜３５を一回のエッチングで、ゲート電極を有するゲート配線２および共通配線３を形成することができる。
【００６９】
また、Ａｌ-０.２at.％Ｃｕ膜のエッチングには燐酸、酢酸および硝酸を主成分とするエッチング液を用いるが、予め燐酸、酢酸および硝酸の組成を検討し、Ｍｏ膜のエッチング速度をＡｌ-０.２at％Ｃｕ膜のエッチング速度より大きくし、Ｍｏ膜サイドエッチ量を大きくしてＡｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することにより、上層に形成される膜の被覆性を向上できる。また、金属膜３５のエッチングにドライエッチング法を用い、エッチングガスに酸素を含有させ、レジストを酸化しながら金属膜３５をエッチングすることによっても、Ａｌ-０.２at.％Ｃｕ膜のエッチング端面をテーパー形状に形成することができる。
また、図１４−ｃに示すように、金属膜３５のエッチングおよびレジスト除去後に、Ｍｏ膜を除去してもよい。また、金属膜３５の上層膜を、Ａｌより硬度が高くかつ高融点金属材料を用いて形成し、Ａｌ-０.２at.％Ｃｕ膜に陽極酸化処理を行うことにより除去してもよい。その結果、ゲート配線２等の配線による段差を小さくすることにより、上層に形成される膜の被覆性を向上できる。さらに、ゲート配線２等を構成する金属膜３５の上層膜を除去することにより、上層膜に付着しているダスト等を除去することができる。
【００７０】
以降の工程は、実施の形態１あるいは実施の形態２におけるプラズマＣＶＤ法等によるゲート絶縁膜形成以降の工程と同様とし、チャネルエッチ型の液晶表示装置あるいはチャネル保護膜型の液晶表示装置を形成する。
なお、ゲート配線２の材料としてＡｌ-０.２at.％Ｃｕ膜を用いたが、比抵抗が小さく、かつ水による腐食およびヒロックが生じない膜であれば、Ａｌ膜あるいは他の組成のＡｌ合金膜でもよい。
本実施の形態によれば、ゲート配線２の表面に、Ａｌより硬度の高い金属層を形成し、ブラシ洗浄後にレジストを形成してパターニングすることにより、実施の形態１と同様の効果が得られる。
【００７１】
参考例３．
図１５はこの発明の参考例３によるＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図中の符号は図９と同様であるので説明を省略する。
【００７２】
次に、本参考例３による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１５−ａに示すように、透明絶縁性基板１の表面にＣｒあるいはＴａ等の金属をスパッタ法等により約４００ｎｍ成膜した後、写真製版法によりレジストを形成し、硝酸を含むエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および共通配線３を形成した後レジストを除去する。このとき、ＣｒあるいはＴａ膜のエッチングには硝酸を含むエッチング液を用いるが、予め硝酸の組成を検討してＣｒあるいはＴａ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００７３】
次に、図１５−ｂに示すように、レジストを塗布し、ゲート配線２および共通配線３等が被覆される形状にレジストパターン１７を形成した後、ゲート配線２等を構成するＣｒ膜やＴａ膜等の金属膜に対するエッチング液に、４００ｎｍ程度の上記金属膜がエッチングされるのに必要な時間浸漬し、金属膜によるパターン間の短絡部等のエッチング残さを除去する。次に、図１５−ｃに示すように、マスク層４を構成していたレジストパターン１７を除去する。
【００７４】
以降の工程は、実施の形態１あるいは実施の形態２におけるプラズマＣＶＤ法等によるゲート絶縁膜形成以降の工程と同様とし、チャネルエッチ型の液晶表示装置あるいはチャネル保護膜型の液晶表示装置を形成する。
本参考例によれば、ゲート配線２がＣｒ膜等によって形成される場合においても、信号配線間の短絡欠陥部を確実にエッチング除去することにより、信号配線間の短絡を防止して、信頼性の高い液晶表示装置を高歩留まりで製造することができる。
【００７５】
参考例４．
図１６はこの発明の参考例４によるチャネルエッチ型のＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。図中の符号は図１０および図１１と同様であるので説明を省略する。
【００７６】
次に、本参考例４による液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。まず、図１６−ａに示すように、透明絶縁性基板１の表面にＣｒあるいはＴａ等の金属をスパッタ法等により約４００ｎｍ成膜した後、写真製版法によりレジストを形成し、硝酸を含むエッチング液を用いパターンエッチングして、ゲート電極を有するゲート配線２および共通配線３を形成した後レジストを除去する。このとき、ＣｒあるいはＴａ膜のエッチングには硝酸を含むエッチング液を用いるが、予め硝酸の組成を検討してＣｒあるいはＴａ膜のエッチング端面をテーパー形状に形成することにより上層に形成される膜の被覆性を向上できる。
【００７７】
次に、図１６−ｂに示すように、プラズマＣＶＤ法等によりゲート絶縁膜５となるシリコン窒化膜を約５００ｎｍ、アモルファスシリコン膜を約２００ｎｍ、不純物がドープされたｎ＋型アモルファスシリコン膜を約５０ｎｍ順次形成した後、写真製版法により形成したレジストを用いて、アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を同時にパターニングし、ゲート配線２の上方の位置に半導体層６およびオーミックコンタクト層７を形成する。次に、図１６−ｃに示すように、透明導電膜としてＩＴＯをスパッタ法等により約１００ｎｍ成膜した後、写真製版法により形成したレジストを用いてパターニングし、画素電極８を形成する。
次に、図１６−ｄに示すように、隣接するゲート配線２間を分割するようにゲート配線２間に形成されたシリコン窒化膜（ゲート絶縁膜５）をエッチングして溝部３４を形成する。このシリコン窒化膜のエッチング工程は、ゲート端子部上に上層とのコンタクト部としてのコンタクトホールを形成するためのシリコン窒化膜のエッチングと同時に行われる。
【００７８】
次に、図１６−ｅに示すように、最下層にオーミックコンタクト層７を構成するｎ＋型アモルファスシリコン膜とオーミックコンタクト性がよいＣｒやＴｉ等を約１００ｎｍ、中間層に比抵抗が小さいＡｌ-０.２at.％Ｃｕを約３００ｎｍ、最上層に硬度が高くブラシ洗浄が可能なＣｒを約５０ｎｍ連続して成膜し、三層膜からなる金属膜９を形成した後ブラシ洗浄を行う。続いて、図１６−ｆに示すように、写真製版法により形成したエッチングレジストを用いて金属膜９をパターニングし、ソース配線、およびオーミックコンタクト層７上に二つに分離したソース電極１０とドレイン電極１１を形成する。続いて、ドライエッチング法によりソース電極１０およびドレイン電極１１が除去されている部分のｎ＋型アモルファスシリコン膜（オーミックコンタクト層９）をエッチングしてチャネル部を形成した後、レジストを除去する。最後に、図１６−ｇに示すように、窒化シリコンを成膜し、画素電極８および溝部３４上以外の部分に保護膜１２を形成する。ここで溝部３４は図４に示す短絡欠陥が生じやすい部分に設けられた開口部１５に相当する。
【００７９】
以上の工程により、ゲート配線２間の短絡の原因となるエッチング残さが生じる領域は、溝部３４が形成されることにより表面に露出した状態になり、また、ゲート配線２等の他の信号配線はゲート絶縁膜５や保護膜１２に被覆されているため、この状態で、ゲート配線２を構成するＣｒ膜やＴａ膜等の金属膜に対するエッチング液に、４００ｎｍ程度の上記金属膜がエッチングされるのに必要な時間浸漬し、金属膜によるパターン間の短絡部等のエッチング残さを除去する。このとき、保護膜１２をパターニングするために形成したレジストを残存させた状態で、エッチング残さの除去を行う方が、信号配線の腐食防止の観点から望ましい。
【００８０】
このようにして形成された第一の基板であるＴＦＴアレイ基板と、他の透明絶縁性基板上に遮光層、オーバーコート層および対向電極が形成された第二の基板である対向基板の表面に配向膜を形成後対向させ、この間に液晶を注入してシール剤で封入すると共に、対向するアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
本参考例によれば、制御電極配線（本参考例ではゲート配線２）を保護するマスク層を形成することなく実施の形態６と同様の効果が得られる。
【００８１】
【発明の効果】
この発明によれば、信号配線を低抵抗化するために、Ａｌ膜あるいはＡｌ合金膜による単層膜、または表面層にＡｌ系金属膜を有する多層膜を用いてゲート配線を構成した場合でも、その表面をＡｌより硬度の高い金属膜あるいはこの金属膜と非金属膜との多層膜からなるマスク層によって被覆して、信号配線間の短絡欠陥部を確実にエッチング除去することにより、ゲート配線間の短絡を防止できる。また短絡欠陥部を除去後マスク層を除去することによりマスク層による短絡欠陥を防止できる。
また、ゲート配線間の上層に形成されている絶縁層等を部分的に除去してゲート配線間の欠陥短絡部を露出させてエッチングすることにより、マスク層形成等の工程数を増加させずにゲート配線間の短絡欠陥を防止できる。
また、ゲート配線の表面層にＡｌより硬度の高い金属層を形成しブラシ洗浄後にレジストを形成しパターニングすることにより、ゲート配線間の短絡を防止できる。その結果、比抵抗が小さい材料を用いてゲート配線を構成することができるため、そのパターンを細線化でき、高開口率化による低消費電力の液晶表示装置の高歩留りで製造することができ、またその液晶表示装置用ＴＦＴアレイ基板を製造できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による液晶表示装置の製造工程を示す断面図である。
【図２】この発明の実施の形態１の作用を説明するための図である。
【図３】この発明の実施の形態１の作用を説明するための図である。
【図４】この発明の実施の形態１の作用を説明するための図である。
【図５】この発明の実施の形態２による液晶表示装置の製造工程を示す断面図である。
【図６】この発明の実施の形態４による液晶表示装置の製造工程を示す断面図である。
【図７】この発明の実施の形態４による液晶表示装置の製造工程を示す断面図である。
【図８】この発明の実施の形態５による液晶表示装置の製造工程を示す断面図である。
【図９】この発明の参考例１による液晶表示装置の製造工程を示す断面図である。
【図１０】この発明の実施の形態６による液晶表示装置の製造工程を示す断面図である。
【図１１】この発明の実施の形態６による液晶表示装置の製造工程を示す断面図である。
【図１２】この発明の参考例２による液晶表示装置の製造工程を示す断面図である。
【図１３】この発明の参考例２による液晶表示装置の製造工程を示す断面図である。
【図１４】この発明の実施の形態７による液晶表示装置の製造工程を示す断面図である。
【図１５】この発明の参考例３による液晶表示装置の製造工程を示す断面図である。
【図１６】この発明の参考例４による液晶表示装置の製造工程を示す断面図である。
【図１７】従来のこの種液晶表示装置の製造工程を示す断面図である。
【符号の説明】
１ 基板、２ ゲート配線、３ 共通配線、４ マスク層、
５ ゲート絶縁膜、６ 半導体層、７ オーミックコンタクト層、
８ 画素電極、９ 金属膜、１０ ソース電極、１１ ドレイン電極、
１２ 保護膜、１３ 配線、１４ 短絡欠陥部、１５ 開口部、
１６ 金属膜、１７ レジストパターン、１８ チャネル保護膜、
１９ 半導体層、２０ アモルファスシリコン膜、２１ チャネル、
２２ ゲート配線、２３ ゲート電極、２４ ソース・ドレイン領域、
２５ 絶縁膜、２６ コンタクトホール、２７補助容量用配線、
２８ ゲート端子部、２９ レジストパターン、３０ Ａｌ２Ｏ３、
３１ 端子、３２ コンタクトホール、３３ 端子接続配線、３４ 溝部、
３５ 金属膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor (hereinafter referred to as TFT (Thin Film Transistor)) is mounted as a switching element, and a method for manufacturing a TFT substrate for a liquid crystal display device .
[0002]
[Prior art]
FIG. 17 is a sectional view showing a manufacturing process of a TFT array substrate on which TFTs of a TFT type liquid crystal display device having a conventional low resistance signal wiring are mounted. In the figure, 1 is a transparent insulating substrate such as a glass substrate, 2 is a gate wiring having a gate electrode formed on the transparent insulating substrate 1, 3 is a common wiring, and 5 is a gate insulating formed on the gate wiring 2. 6 is a semiconductor layer formed on the gate electrode 2 via the gate insulating film 5, 7 is an ohmic contact layer formed on the semiconductor layer 6, 8 is a pixel electrode, and 10 and 11 are on the ohmic contact layer 7. A source electrode and a drain electrode 12 formed on the substrate 12 are protective films.
[0003]
Next, a method for manufacturing a TFT array substrate on which a conventional TFT is mounted will be described. First, as shown in FIG. 17A, a single layer film made of a metal having a small specific resistance of Al or Al alloy is formed on the surface of the transparent insulating substrate 1, and then patterned using a resist formed by a photolithography method. Then, the gate wiring 2 having the gate electrode and the common wiring 3 are formed. Next, as shown in FIG. 17B, after the silicon nitride film that becomes the gate insulating film 5 and the amorphous silicon film, and the n + type amorphous silicon film doped with impurities are continuously formed by plasma CVD, The amorphous silicon film and the n + -type amorphous silicon film are simultaneously patterned by using a resist formed by photolithography, and the semiconductor layer 6 and the ohmic contact layer 7 are formed at a position above the gate wiring 2.
[0004]
Next, as shown in FIG. 17C, after forming an ITO (Indium Tin Oxide) film as a transparent conductive film, patterning is performed using a resist formed by a photoengraving method to form a pixel electrode 8. Next, the source electrode 10 and the drain electrode 11 are formed on the ohmic contact layer 7. Here, the source electrode 10 and the drain electrode 11 are a film made of Cr, Ti or the like as a barrier metal in order to improve ohmic contact characteristics with the n + -type amorphous silicon film in the lower layer, and a specific resistance to lower the resistance in the upper layer. Has a two-layer film structure made of a film made of Al or Al alloy. Further, the Al film is dissolved in the developing solution by the resist developing solution used for patterning the Al film, and the ITO film constituting the Al film and the underlying pixel electrode 8 causes a battery reaction in the developing solution. In order to prevent the film from being corroded, W or the like may be added as an Al alloy. Finally, as shown in FIG. 17D, silicon nitride is deposited to form the protective film 12.
[0005]
[Problems to be solved by the invention]
As described above, in order to obtain a low power consumption liquid crystal display device in a conventional TFT type liquid crystal display device, a single layer film made of an Al film or an Al alloy film, or a multilayer film having an Al-based metal film on the surface layer is used. When the low-resistance signal wiring is used, the Al-based metal is soft, so that the surface of the film is damaged when it is strongly cleaned using a brush or the like. For this reason, when forming a resist for patterning an Al-based metal film, cleaning with a pure water jet or ultrasonic waves can be performed, but cleaning with a brush cannot be performed. As a result, the dust on the film surface cannot be removed sufficiently, and the resist remaining in the dust and the periphery of the dust serves as a mask, and the Al-based metal film in that portion remains without being etched, causing a short circuit and reducing the yield. It was decreasing. In addition, when signal wiring is formed with a metal film of relatively high hardness such as a metal film of Cr, Ti, Ta or Mo, or an alloy film other than an Al alloy containing these metals, dust that could not be removed by brush cleaning. Alternatively, there is a problem that even a small amount of dust adhered after washing causes a metal film etching residue to cause a short circuit and reduce the yield.
[0006]
The present invention has been made to solve the above-described problems, and prevents a decrease in yield due to a short circuit between the wirings, and constitutes the pattern by configuring the signal wiring using a material having a small specific resistance. It is an object of the present invention to provide a manufacturing method of a liquid crystal display device for manufacturing a low power consumption liquid crystal display device with a high yield, and a manufacturing method of the TFT array substrate for the liquid crystal display device .
[0007]
[Means for Solving the Problems]
A method for manufacturing a liquid crystal display device according to the present invention includes a transparent insulating substrate, a gate electrode and a gate wiring formed of Al or an Al alloy , a semiconductor layer, and a first electrode constituting a thin film transistor together with the semiconductor layer, A first electrode having a first electrode wiring and a second electrode, an insulating film formed between the gate electrode and the gate wiring and the semiconductor layer, and a pixel electrode electrically connected to the second electrode In the method of manufacturing a liquid crystal display device including the substrate and the second substrate sandwiching the liquid crystal material together with the first substrate, a shape covering the gate electrode and the gate wiring after forming the gate electrode and the gate wiring Forming a mask layer including a metal film having a hardness higher than that of Al and cleaning the surface of the metal film with a brush before patterning the metal film A step, characterized in that it comprises a step of etching a pattern defect portions of the gate electrode and the gate wiring not covered by the mask layer [0008]
Further, the method for manufacturing a liquid crystal display device according to the present invention includes a step of removing the mask layer after the step of etching the pattern defect portion of the gate electrode and the gate wiring not covered with the mask layer. It is characterized by.
[0009]
A method of manufacturing a liquid crystal display device according to the present invention, the shape of the mask layer, characterized in that at least a portion between the patterns due to the gate electrode or the gate wiring is a shape having an opening.
[0010]
In the liquid crystal display device manufacturing method according to the present invention, the mask layer includes the metal film and a resist pattern formed for patterning the metal film .
[0011]
The method for manufacturing a liquid crystal display device according to the present invention is characterized in that a wet etching method or a dry etching method is used for etching pattern defect portions of the gate electrode and the gate wiring .
[0012]
A method of manufacturing a liquid crystal display device according to the present invention, the hardness is higher metal film than Al, by brush cleaning, characterized in metal der Rukoto having a hardness scratches is not generated in the metal film surface.
[0013]
In addition, a method of manufacturing a TFT array substrate for a liquid crystal display device according to the present invention comprises a transparent insulating substrate, a gate electrode and a gate wiring formed of Al or an Al alloy, a semiconductor layer, and a thin film transistor together with the semiconductor layer. Electrically connected to the first electrode, the first electrode wiring and the second electrode, the insulating film formed between the gate electrode and the gate wiring and the semiconductor layer, and the second electrode In the method of manufacturing a TFT array substrate for a liquid crystal display device having a pixel electrode, after forming the gate electrode and the gate wiring, a mask layer including a metal film having a hardness higher than Al is formed to cover the gate electrode and the gate wiring. a step of a step of cleaning by a brush the metal film surface prior to patterning the metal film, covered by the said mask layer Characterized in that it comprises a free etching the pattern defect of the gate electrode and the gate wiring.
[0014]
A method of manufacturing a liquid crystal display device for a TFT array substrate according to the present invention, metal film having a high hardness than Al is characterized metallic der Rukoto having a hardness not scratch or the like occurs in the metal film surface by brush cleaning And
[ 0015 ]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
A method for manufacturing a liquid crystal display device equipped with a thin film transistor (TFT) according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device equipped with a channel etch type TFT according to Embodiment 1 of the present invention. In the figure, 1 is a transparent insulating substrate such as a glass substrate, and 2 is a control electrode wiring (a gate wiring in this embodiment) having a control electrode (a gate electrode in this embodiment) formed on the transparent insulating substrate 1. 3 is a common wiring formed on the transparent insulating substrate 1 simultaneously with the gate wiring, 4 is a mask layer formed on the gate wiring 2 and the common wiring 3, and 5 is an insulating film formed on the mask layer 4. (In this embodiment, a gate insulating film), 6 is a semiconductor layer formed on the gate wiring 2 via the gate insulating film 5, 7 is an ohmic contact layer formed on the semiconductor layer 6, 8 is a pixel electrode, 9 is a metal film, 10 and 11 are a first electrode having a first electrode wiring (source wiring in the present embodiment) and a second electrode formed on the ohmic contact layer 7 by patterning the metal film 9. Electrode (this implementation The source electrode and the drain electrode in state), 12 is a protective film.
[ 0016 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 1-a, a metal having a small specific resistance such as Al containing 0.2 atomic% of Cu on the surface of the transparent insulating substrate 1 (hereinafter referred to as Al-0.2 at.% Cu). After forming a film of about 200 nm by sputtering or the like, a resist is formed by photolithography, pattern etching is performed using an etchant mainly composed of phosphoric acid, acetic acid and nitric acid, and gate wiring 2 having a gate electrode and common wiring After forming 3, the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
[ 0017 ]
Next, as shown in FIG. 1-b, a metal having a hardness higher than that of Al, for example, Cr is formed by sputtering to a thickness of about 200 nm, the surface is brush cleaned, a resist is applied, and the gate wiring 2 and common wiring After patterning the resist so that the pattern is covered with an Al-0.2 at.% Cu film such as 3, the exposed Cr film is removed by etching to form a mask layer 4. Thereafter, the resist is removed, and immersed in an etching solution containing, for example, phosphoric acid, acetic acid and nitric acid as main components for a time necessary for etching an Al-0.2 at. Etching residue such as a short-circuit portion between patterns by the 2 at.% Cu film is removed.
[ 0018 ]
Here, a process of removing the short-circuit defect portion generated in the wiring such as the gate wiring 2 will be described with reference to FIGS. When a short-circuit defect 14 occurs between the wirings 13 such as the gate wiring and the source wiring (FIG. 2-a), first, as shown in FIG. 2-b, the mask layer 4 is formed so as to cover the wiring 13 Next, the substrate on which the mask layer 4 is formed is immersed in an etching solution capable of etching the wiring 13, thereby removing the short-circuit defect portion 14 not covered with the mask layer 4 as shown in FIG.
As shown in FIG. 4, the mask layer 4 may have a shape having an opening 15 only in a portion where the wiring 13 pattern in which a short circuit defect is likely to occur is approaching.
[ 0019 ]
Next, as shown in FIG. 1-c, a silicon nitride film to be the gate insulating film 5 is formed by a plasma CVD method or the like to about 500 nm, an amorphous silicon film is about 200 nm, and an n + type amorphous silicon film doped with impurities is about After sequentially forming 50 nm, an amorphous silicon film and an n + -type amorphous silicon film are simultaneously patterned using a resist formed by photolithography, and a semiconductor layer 6 and an ohmic contact layer 7 are formed above the gate wiring 2 To do. Next, as shown in FIG. 1-d, an ITO film having a thickness of about 100 nm is formed as a transparent conductive film by sputtering or the like, and then patterned using a resist formed by photolithography, thereby forming a pixel electrode 8.
[ 0020 ]
Next, as shown in FIG. 1-e, an n + -type amorphous silicon film constituting the ohmic contact layer 7 in the lowermost layer and a refractory metal such as Cr and Ti having good ohmic contact are about 100 nm in comparison with the intermediate layer. A metal consisting of a three-layered film of about 300 nm of low resistance Al-0.2 at.% Cu, etc., and about 50 nm of Cr having a high hardness and 130 Vickers hardness that can be brush cleaned on the top layer. After the film 9 is formed, brush cleaning is performed. Subsequently, as shown in FIG. 1-f, the metal film 9 is patterned using an etching resist formed by photolithography, and the source electrode 10 and the drain separated into two on the source wiring and the ohmic contact layer 7 are formed. The electrode 11 is formed. Subsequently, the n + type amorphous silicon film (ohmic contact layer 9) where the source electrode 10 and the drain electrode 11 are removed is etched by dry etching to form a channel portion, and then the resist is removed. Finally, as shown in FIG. 1-g, a silicon nitride film is formed, and a protective film 12 is formed on portions other than on the pixel electrodes 8.
[ 0021 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
[ 0022 ]
Although an Al-0.2 at.% Cu film was used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. A film (containing 90 at.% Or more of Al) may be used.
Further, although the Cr film is used as the metal film having higher hardness than Al of the mask layer 4, other metal films such as a W film may be used as long as they are not eroded by the etching solution for the Al alloy film. Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
[ 0023 ]
When a liquid crystal display device was manufactured using the above steps, there was no short-circuit defect between wirings that occurred frequently when an Al-based metal film was used for the gate wiring 2, and brush cleaning was also performed on the source wiring. As a result, the defect of the pattern was reduced.
[ 0024 ]
According to the present invention, in order to reduce the resistance of the signal wiring, the wiring 13 (gate wiring 2) is formed using a single layer film made of an Al film or an Al alloy film or a multilayer film having an Al-based metal film on the surface layer. Even when configured, the wiring 13 is covered with the mask layer 4 or the like, and the short-circuit defect portion 14 between the wirings 13 is surely removed by etching, or a high-hardness metal layer is formed on the surface layer of the wiring 13 (source wiring). By forming a resist and patterning after cleaning, a short circuit between the wirings 13 can be prevented, and the signal wiring can be made thin by using a material having a small specific resistance, and the consumption can be reduced by increasing the aperture ratio. An electric power liquid crystal display device can be manufactured with a high yield.
[ 0025 ]
Embodiment 2. FIG.
FIG. 5 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device on which a channel protective film type TFT according to Embodiment 2 of the present invention is mounted. In the figure, 16 is a metal film, 17 is a resist pattern used to form the metal film 16, 18 is a channel protective film, and 19 is a semiconductor layer. Note that the same parts as those in FIG.
[ 0026 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 5A, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like to a thickness of about 200 nm. Then, a resist is formed by pattern etching using an etchant mainly composed of phosphoric acid, acetic acid and nitric acid to form the gate wiring 2 and the common wiring 3 having gate electrodes, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
[ 0027 ]
Next, as shown in FIG. 5B, a metal having a hardness higher than that of Al, such as Cr, is formed to a thickness of about 100 nm by sputtering, the surface is brush cleaned, a resist is applied, and the gate wiring 2 and common wiring After the resist pattern 17 is formed in a shape covered with a pattern of Al-0.2 at.% Cu film such as 3 etc., the exposed Cr film is removed by etching, and the metal film 16 such as Cr film and the resist pattern are removed. A mask layer 4 made of 17 is formed. Thereafter, the Al-0.2 at.% Cu film of about 200 nm is immersed in an etching solution containing phosphoric acid, acetic acid, and nitric acid as main components for a time required to etch the Al-0.2 at.% Cu film. After the etching residue such as the short-circuit portion between the patterns is removed, the resist pattern 17 constituting the mask layer 4 is removed.
[ 0028 ]
Next, as shown in FIG. 5C, a silicon nitride film to be the gate insulating film 5 is formed in a thickness of about 500 nm, an amorphous silicon film is formed in a thickness of about 100 nm, and a channel protective film 18 is formed in a thickness of about 250 nm by plasma CVD or the like. Patterning is performed using a resist formed by a plate making method, and a channel protective film 18 is formed at a position above the gate wiring 2. Subsequently, phosphorus ions are implanted into the amorphous silicon film at an acceleration voltage of 20 KeV, for example, to form an n + type amorphous silicon layer. Next, as shown in FIG. 5D, the amorphous silicon film and the n + type amorphous silicon layer formed by implanting phosphorus ions are patterned to form a semiconductor layer 19 having an ohmic contact layer on the surface. Next, as shown in FIG. 5E, an ITO film having a thickness of about 100 nm is formed as a transparent conductive film by sputtering or the like, and then patterned using a resist formed by photolithography, thereby forming the pixel electrode 8.
[ 0029 ]
Next, as shown in FIG. 5F, the lowermost layer is made of Cr, Ti or the like having good ohmic contact with the semiconductor layer 19, and the intermediate layer is made of Al-0.2 at. Then, Cr having a high hardness and capable of brush cleaning is continuously formed on the uppermost layer by about 50 nm, and after forming a metal film 9 made of a three-layer film, brush cleaning is performed. Subsequently, as shown in FIG. 5G, the metal film 9 is patterned using an etching resist formed by photolithography, and the first electrode wiring (source wiring in the present embodiment) and the semiconductor layer 19 are formed. A first electrode and a second electrode (in this embodiment, the source electrode 10 and the drain electrode 11) separated into two are formed. Subsequently, the resist is removed after the chromium silicide layer and the n + -type amorphous silicon layer formed in the portion where the source electrode 10 and the drain electrode 11 are removed by dry etching. Finally, as shown in FIG. 5H, a silicon nitride film is formed, and a protective film 12 is formed on portions other than on the pixel electrodes 8.
[ 0030 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
[ 0031 ]
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
Further, although a Cr film is used as the metal film 16, other metal films such as a W film may be used as long as they are not eroded by the etching solution for the Al alloy film. Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
[ 0032 ]
According to the present embodiment, in the liquid crystal display device on which the channel protective film type TFT is mounted, the same effect as in the first embodiment is obtained, and the wiring portion such as the gate wiring 2 is covered with the mask layer 4. When removing a defective portion such as a short-circuit portion between the wirings, the mask layer 4 has a two-layer structure of a metal film 16 such as a Cr film and a resist pattern 17 for patterning the metal film 16. Corrosion of the wiring due to coating failure can be prevented, and the metal film 16 constituting the mask layer 4 can be thinned.
[ 0033 ]
Embodiment 3 FIG.
In the second embodiment, in the channel protective film type TFT, the mask layer 4 at the time of etching the wiring portion such as the gate wiring 2 is described as having a two-layer structure of the metal film 16 and the resist pattern 17. In the etching type TFT, the same effect as in the second embodiment can be obtained even if the mask layer at the time of etching the wiring portion such as the gate wiring has a two-layer structure of the metal film and the resist pattern.
[ 0034 ]
Embodiment 4 FIG.
6 and 7 are cross-sectional views showing a manufacturing process of a TFT array substrate of a liquid crystal display device equipped with a planar type TFT according to Embodiment 4 of the present invention. In the figure, 20 is an amorphous silicon film, 21 is a channel, 22 is a gate wiring, 23 is a gate electrode, 24 is a source / drain region, 25 is an insulating film, and 26 is a contact hole. Note that the same parts as those in FIG.
[ 0035 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 6A, an amorphous silicon film 20 is formed to a thickness of about 100 nm on the surface of the transparent insulating substrate 1 by a plasma CVD method or the like. Next, as shown in FIG. 6B, the amorphous silicon film 20 is crystallized into polysilicon by irradiating a laser beam. At this time, the laser is irradiated with, for example, 100 to 300 mj / cm 2 of ArF or XeCl excimer laser having a pulse width of 15 to 50 ns. Thereafter, patterning is performed using a resist formed by a photoengraving method to form a channel 21. Next, as shown in FIG. 6-c, silicon oxide or silicon nitride is formed to a thickness of about 200 nm by plasma CVD, atmospheric pressure CVD, or sputtering to form a gate insulating film 5.
[ 0036 ]
Next, as shown in FIG. 6-d, for example, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed to a thickness of about 200 nm by sputtering or the like, and then a resist is formed by photolithography. Pattern etching is performed using an etchant mainly composed of phosphoric acid, acetic acid, and nitric acid to form the gate wiring 22, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
[ 0037 ]
Next, as shown in FIG. 6E, a metal having a hardness higher than that of Al, for example, Cr is formed to a thickness of about 100 nm by sputtering, and the surface is brush-cleaned, and then a resist is applied to form the gate wiring 22. After covering the Al-0.2 at.% Cu film and forming the resist pattern 17 for forming the gate electrode 23 made of the Cr film above the channel 21, the exposed Cr film was removed by etching. Then, a mask layer 4 composed of a metal film 16 such as a Cr film and a resist pattern 17 and a gate electrode 23 are formed. Thereafter, the Al-0.2 at.% Cu film of about 200 nm is immersed in an etching solution containing phosphoric acid, acetic acid, and nitric acid as main components for a time required to etch the Al-0.2 at.% Cu film. Etching residue such as a short-circuit portion between patterns is removed.
[ 0038 ]
Next, as shown in FIG. 6-f, before removing the resist pattern 17, phosphorus ions are implanted into the entire surface with, for example, an acceleration voltage of 70 KeV to form an n-type semiconductor to be the source / drain region 24 in the channel 21. . Here, when the metal film 16 constituting the gate electrode 23 is etched, a side etch of about 2 μm is provided so that phosphorus ions are not implanted into the channel 21 below the resist pattern 17 and an offset transistor can be formed. , Off current can be reduced. Subsequently, hydrogen is diffused into the polysilicon and the gate insulating film 5 in hydrogen plasma by ECR plasma CVD or the like, and hydrogen is bonded to the dangling bonds. Next, as shown in FIG. 6-g, silicon oxide or silicon nitride is formed by plasma CVD, atmospheric pressure CVD, or sputtering to form an insulating film 25. Thereafter, annealing is performed at 350 ° C., for example, to activate the amorphous silicon film constituting the source / drain regions 24. Next, as shown in FIG. 7A, an ITO film having a thickness of about 100 nm is formed as a transparent conductive film by sputtering or the like, and then patterned using a resist formed by photolithography, thereby forming a pixel electrode 8. Next, as shown in FIG. 7B, contact holes 26 are formed in the insulating film 25 on the source / drain regions 24.
[ 0039 ]
Next, as shown in FIG. 7C, the lowermost layer is made of an n-type semiconductor which is the source / drain region 24, and Cr or Ti having good ohmic contact is about 100 nm, and the intermediate layer is Al-0. 2 at.% Cu is about 300 nm, and the uppermost layer is made of Cr, which has high hardness and can be brush-cleaned, by about 50 nm continuously. After forming a three-layer film, brush cleaning is performed. Subsequently, the three-layer film is patterned using an etching resist formed by photolithography, and the source / drain region 24 is electrically connected to the first electrode wiring (in this embodiment, the source wiring) and the contact hole 26. The first electrode and the second electrode (source electrode 10 and drain electrode 11 in this embodiment) are connected to each other. Finally, as shown in FIG. 7D, a silicon nitride film is formed, and a protective film 12 is formed on portions other than on the pixel electrodes 8.
[ 0040 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 22, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
Further, although a Cr film is used as the metal film 16, other metal films such as a W film may be used as long as they are not eroded by the etching solution for the Al alloy film. Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
[ 0041 ]
According to the present embodiment, the same effect as in the second embodiment can be obtained in the liquid crystal display device on which the planar type TFT is mounted.
[ 0042 ]
Embodiment 5 FIG.
FIG. 8 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device on which a TFT according to Embodiment 5 of the present invention is mounted. In the figure, reference numeral 27 denotes auxiliary capacitance wiring. Note that the same parts as those in FIG.
[ 0043 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 8A, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like, and then a photolithography process is performed. Then, a resist is formed by pattern etching using an etchant mainly composed of phosphoric acid, acetic acid and nitric acid to form the gate wiring 2 having the gate electrode and the auxiliary capacitance wiring 27, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
Further, the auxiliary capacitor wiring 27 has a structure short-circuited with the gate wiring 2 for each pixel, thereby providing a redundant structure against disconnection of the gate wiring 2.
[ 0044 ]
Next, as shown in FIG. 8B, a metal having a hardness higher than that of Al, such as Cr, is formed to a thickness of about 100 nm by sputtering, the surface is brush cleaned, a resist is applied, the gate wiring 2 and the auxiliary capacitance After the resist pattern 17 is formed in a shape in which the pattern of the Al-0.2 at.% Cu film such as the wiring 27 for use is covered, the exposed Cr film is removed by etching, and the metal film 16 such as a Cr film is formed. A mask layer 4 made of a resist pattern 17 is formed. Thereafter, for example, an Al-0.2 at.% Cu film of about 300 nm is immersed in an etching solution containing phosphoric acid, acetic acid and nitric acid as main components for the time required to etch the Al-0.2 at.% Cu film. Etching residue such as a short-circuit portion between patterns is removed. Next, as shown in FIG. 8C, the resist pattern 17 and the metal film 16 constituting the mask layer 4 are removed.
[ 0045 ]
The subsequent steps are the same as those after the formation of the gate insulating film by the plasma CVD method or the like in the first or second embodiment, and a channel etch type liquid crystal display device or a channel protective film type liquid crystal display device is formed. .
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
Further, although a Cr film is used as the mask layer 4, other metal films such as a W film may be used as long as they are not attacked by the etching solution for the Al alloy film. Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
[ 0046 ]
According to the present embodiment, the same effect as in the second embodiment can be obtained, and after the wiring portion such as the gate wiring 2 is covered with the mask layer 4 and the defective portion such as the short-circuit portion between the wirings is removed, Since the metal film 16 constituting the mask layer 4 is also removed, it is possible to prevent the occurrence of short-circuit defects due to the metal film 16.
[ 0047 ]
Reference Example 1
FIG. 9 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device equipped with a TFT according to Reference Example 1 of the present invention. The reference numerals in the figure are the same as those in FIG.
[ 0048 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the reference example 1 will be described. First, as shown in FIG. 9A, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like, and then a photolithography process is performed. Then, a resist is formed by pattern etching using an etchant mainly composed of phosphoric acid, acetic acid, and nitric acid to form the gate wiring 2 having the gate electrode and the auxiliary capacitor wiring 27, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
Further, the auxiliary capacitor wiring 27 has a structure short-circuited with the gate wiring 2 for each pixel, thereby providing a redundant structure against disconnection of the gate wiring 2.
[ 0049 ]
Next, as shown in FIG. 9B, a resist is applied, and a resist pattern 17 is formed in a shape that covers the pattern of the Al-0.2 at.% Cu film such as the gate wiring 2 and the auxiliary capacitance wiring 27. The mask layer 4 is used. Thereafter, for example, an Al-0.2 at.% Cu film of about 300 nm is immersed in an etching solution containing phosphoric acid, acetic acid and nitric acid as main components for the time required to etch the Al-0.2 at.% Cu film. Etching residue such as a short-circuit portion between patterns is removed. Next, as shown in FIG. 9C, the resist pattern 17 constituting the mask layer 4 is removed.
[ 0050 ]
The subsequent steps are the same as those after the formation of the gate insulating film by the plasma CVD method or the like in the first or second embodiment, and a channel etch type liquid crystal display device or a channel protective film type liquid crystal display device is formed. .
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
[ 0051 ]
According to the present reference example 1, the same effect as in the first embodiment can be obtained, and when a wiring part such as the gate wiring 2 is covered with the mask layer 4 and a defective part such as a short circuit part between the wirings is removed, By using the mask layer 4 as the resist pattern 17, the process can be simplified.
[ 0052 ]
Embodiment 6 FIG.
10 and 11 are cross-sectional views showing a manufacturing process of a TFT array substrate of a storage capacitor on-gate type liquid crystal display device equipped with a channel etch type TFT according to Embodiment 6 of the present invention. In the figure, 28 is a gate terminal portion, 29 is a resist pattern formed in the contact portion of the gate terminal portion 28, 30 is Al 2 O 3 , 31 is a terminal, and 32 is a contact hole formed in the contact portion on the gate terminal portion 28. , 33 are terminal connection wirings for electrically connecting the gate terminal portion 28 and the terminal 31. Note that the same parts as those in FIG.
[ 0053 ]
Next, a manufacturing method of the TFT array substrate of the storage capacitor on-gate type liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 10-a, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like to form a film having a thickness of about 300 nm. A resist is formed by the above, pattern etching is performed using an etchant mainly composed of phosphoric acid, acetic acid, and nitric acid to form the gate wiring 2 having the gate electrode and the gate terminal portion 28, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
[ 0054 ]
Next, as shown in FIG. 10B, a metal having a hardness higher than that of Al, such as Cr, is formed to a thickness of about 100 nm by a sputtering method, the surface is brush-washed, a resist is applied, and Al such as the gate wiring 2 is applied. A resist pattern 17 is formed in a shape to be covered with a pattern of -0.2 at.% Cu film, and then the exposed Cr film is removed by etching to form a mask made of a metal film 16 such as a Cr film and the resist pattern 17. Layer 4 is formed. Thereafter, for example, an Al-0.2 at.% Cu film of about 300 nm is immersed in an etching solution containing phosphoric acid, acetic acid and nitric acid as main components for the time required to etch the Al-0.2 at.% Cu film. Etching residue such as a short-circuit portion between patterns is removed. Next, as shown in FIG. 10C, the resist pattern 17 and the metal film 16 constituting the mask layer 4 are removed.
[ 0055 ]
Next, as shown in FIG. 10D, after forming the resist pattern 29 in the contact portion with the upper layer of the gate terminal portion 28, in order to prevent corrosion of the gate wiring 2 and interlayer short circuit with the signal wiring, A portion of the Al-0.2 at.% Cu film not covered with the resist of the gate wiring 2 and the gate terminal portion 28 is anodized to form an Al 2 O 3 film 30 on the surface thereof, for example, about 100 nm. At this time, the contact portion on the gate terminal portion 28 is not anodized because it is covered with the resist pattern 29. Next, as shown in FIG. 10E, the resist pattern 29 on the gate terminal portion is removed.
[ 0056 ]
Next, as shown in FIG. 10-f, a silicon nitride film to be the gate insulating film 5 is formed by a plasma CVD method or the like to about 500 nm, an amorphous silicon film is about 200 nm, and an n + type amorphous silicon film doped with impurities is about After sequentially forming 50 nm, an amorphous silicon film and an n + -type amorphous silicon film are simultaneously patterned using a resist formed by photolithography, and a semiconductor layer 6 and an ohmic contact layer 7 are formed above the gate wiring 2 To do. Next, as shown in FIG. 11-a, ITO is deposited as a transparent conductive film to a thickness of about 100 nm by sputtering or the like, and then patterned using a resist formed by photolithography, so that the pixel electrode 8 and the terminal 31 are formed. Form. Next, as illustrated in FIG. 11B, the silicon nitride film (gate insulating film 5) serving as a contact portion on the gate terminal portion 28 is removed, and a contact hole 32 is formed.
[ 0057 ]
Next, as shown in FIG. 11-c, an n + type amorphous silicon film constituting the ohmic contact layer 7 in the lowermost layer and Cr, Ti or the like having good ohmic contact properties are about 100 nm, and the intermediate layer has a low specific resistance. -0.2 at.% Cu is about 300 nm, Cr having high hardness and brush cleaning is continuously formed on the uppermost layer for about 50 nm, and after forming the metal film 9 composed of three layers, brush cleaning is performed. Subsequently, as shown in FIG. 11-d, the metal film 9 is patterned using an etching resist formed by a photoengraving method, and a source electrode 10 having source wirings separated into two on the ohmic contact layer 7 and The drain electrode 11 and the terminal connection wiring 33 that electrically connects the gate terminal portion 28 and the terminal 31 are formed. Subsequently, the n + type amorphous silicon film (ohmic contact layer 9) where the source electrode 10 and the drain electrode 11 are removed is etched by dry etching to form a channel portion, and then the resist is removed. Finally, as shown in FIG. 11E, a silicon nitride film is formed, and the protective film 12 is formed on portions other than on the pixel electrodes 8 and the terminals 31.
[ 0058 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
The Al-0.2 at.% Cu film was used as the material for the control electrode wiring (in this embodiment, the gate wiring 2). However, as long as the film has a small specific resistance and does not cause corrosion and hillocks due to water. Alternatively, an Al film or an Al alloy film having another composition may be used.
Further, although a Cr film is used as the metal film 16, other metal films such as a W film may be used as long as they are not eroded by the etching solution for the Al alloy film. Further, as a method for etching the etching residue by the Al alloy film, a dry etching method may be used instead of the wet etching method.
Further, although the metal film 16 and the resist pattern 17 are formed as the mask layer 4, the mask layer 4 may be configured by only the resist pattern 17.
[ 0059 ]
According to the present embodiment, the Al-0.2 at.% Cu film of the Al-0.2 at.% Cu film is formed by anodizing the Al-0.2 at.% Cu film constituting the gate wiring 2 to form Al 2 O 3 on the surface. Also in the liquid crystal display device having a structure that prevents corrosion and an interlayer short circuit between the gate wiring 2 and another signal wiring, the same effect as in the fifth embodiment or the sixth embodiment can be obtained.
[ 0060 ]
Reference Example 2
12 and 13 are cross-sectional views showing a manufacturing process of a TFT array substrate of a storage capacitor on-gate type liquid crystal display device equipped with a channel etch type TFT according to Reference Example 2 of the present invention. In the figure, reference numeral 34 denotes a groove formed by removing the gate insulating film 5. The same parts as those in FIGS. 10 and 11 are denoted by the same reference numerals, and the description thereof is omitted.
[ 0061 ]
Next, a manufacturing method of the TFT array substrate of the auxiliary capacity on-gate type liquid crystal display device according to this reference example will be described. First, as shown in FIG. 12-a, a metal having a small specific resistance such as Al-0.2 at.% Cu is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like to form a film having a thickness of about 300 nm. A resist is formed by the above, pattern etching is performed using an etchant mainly composed of phosphoric acid, acetic acid, and nitric acid to form the gate wiring 2 having the gate electrode and the gate terminal portion 28, and then the resist is removed. At this time, an etching solution containing phosphoric acid, acetic acid and nitric acid as main components is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid was examined in advance, and Al-0.2 at. By forming the etching end face of the% Cu film in a tapered shape, the coverage of the film formed in the upper layer can be improved.
[ 0062 ]
Next, as shown in FIG. 12B, after a resist pattern 29 is formed at a position where the contact portion with the upper layer of the gate terminal portion 28 and the adjacent gate wiring 2 are divided, the corrosion of the gate wiring 2 and the signal In order to prevent an interlayer short circuit with the wiring, the Al-0.2 at.% Cu film of the gate wiring 2 and the gate terminal portion 28 not covered with the resist is anodized, and Al 2 O 3 is formed on the surface thereof. The film 30 is formed with a thickness of about 100 nm, for example. At this time, the contact portion on the gate terminal portion 28 is not anodized because it is covered with the resist pattern 29. Further, even when there is an etching residue of Al-0.2 at.% Cu film between adjacent gate wirings 2 in a pixel, the resist pattern 29 is coated at a position where the gate wirings 2 are divided and anodized. Therefore, this etching residue can be removed in a later process. Next, as shown in FIG. 12C, the resist pattern 29 is removed.
[ 0063 ]
Next, as shown in FIG. 12-d, a silicon nitride film to be the gate insulating film 5 is formed by a plasma CVD method or the like to about 500 nm, an amorphous silicon film is about 200 nm, and an n + type amorphous silicon film doped with impurities is about After sequentially forming 50 nm, the amorphous silicon film and the n + -type amorphous silicon film are simultaneously patterned using a resist formed by photolithography, and the semiconductor layer 6 and the ohmic contact layer 7 are formed above the gate wiring 2. To do. Next, as shown in FIG. 12-e, after the ITO was about 100nm deposited Ri by the sputtering method or the like as the transparent conductive film is patterned by using a resist formed by photolithography, a pixel electrode 8 and the terminal 31 Form. Next, as shown in FIG. 12-f, the contact portion on the gate terminal portion 28 covered with the resist pattern 29 and the silicon nitride film (gate insulating film 5) between the adjacent gate wirings 2 are removed and the contact is removed. A hole 32 and a groove 34 are formed.
[ 0064 ]
Next, as shown in FIG. 13A, the n + type amorphous silicon film constituting the ohmic contact layer 7 in the lowermost layer and Cr, Ti or the like having good ohmic contact are about 100 nm, and the intermediate layer has a low specific resistance. -0.2 at.% Cu is about 300 nm, Cr having high hardness and brush cleaning is continuously formed on the uppermost layer for about 50 nm, and after forming the metal film 9 composed of three layers, brush cleaning is performed. Subsequently, as shown in FIG. 13B, the metal film 9 is patterned using an etching resist formed by a photoengraving method, and the source electrode 10 having source wirings separated into two on the ohmic contact layer 7 and The drain electrode 11 and the terminal connection wiring 33 that electrically connects the gate terminal portion 28 and the terminal 31 are formed. Subsequently, the n + type amorphous silicon film (ohmic contact layer 9) where the source electrode 10 and the drain electrode 11 are removed is etched by dry etching to form a channel portion, and then the resist is peeled off. Finally, as shown in FIG. 13C, silicon nitride is formed, and the protective film 12 is formed on portions other than the pixel electrode 8, the terminal 31, and the groove 34. Here, the groove 34 corresponds to the opening 15 provided in the portion where the short-circuit defect is likely to occur as shown in FIG.
[ 0065 ]
As a result of the above process, a region where etching residue that causes a short circuit between the gate wirings 2 is exposed to the surface by forming the groove 34, and other signal wirings such as the gate wiring 2 are Since it is covered with the gate insulating film 5 and the protective film 12, in this state, an Al-0.2 at.% Cu film of about 300 nm is etched in an etching solution mainly composed of phosphoric acid, acetic acid and nitric acid. Then, the etching residue such as a short-circuit portion between the patterns is removed by the Al-0.2 at.% Cu film. At this time, it is desirable to remove the etching residue in a state where the resist formed for patterning the protective film 12 remains, from the viewpoint of preventing corrosion of the signal wiring.
[ 0066 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
According to this reference example, the same effect as in the sixth embodiment can be obtained without forming a mask layer for protecting the control electrode wiring (present embodiment in the gate line 2).
[ 0067 ]
Embodiment 7 FIG.
FIG. 14 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device on which a TFT according to Embodiment 7 of the present invention is mounted. In the figure, 35 is a metal film. Note that the same parts as those in FIG.
[ 0068 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described. First, as shown in FIG. 14A, the surface of the transparent insulating substrate 1 is sputtered to form a low resistivity metal such as Al-0.2 at. Such a metal having a hardness higher than that of Al is continuously formed, and after forming a metal film 35 composed of a two-layer film, brush cleaning is performed. Subsequently, as shown in FIG. 14B, a resist is formed by a photoengraving method, and an Mo film and an Al-0.2 at.% Cu film are continuously formed using an etching solution mainly composed of phosphoric acid, acetic acid and nitric acid. Etching is performed to form the gate wiring 2 having the gate electrode and the common wiring 3, and then the resist is removed. At this time, two types of metal films constituting the metal film 35 are formed by using a metal that can be etched at the same time, so that the metal film 35 is etched once and the gate wiring 2 having the gate electrode 2 and the common wiring 3. Can be formed.
[ 0069 ]
An etching solution mainly composed of phosphoric acid, acetic acid and nitric acid is used for etching the Al-0.2 at.% Cu film. The composition of phosphoric acid, acetic acid and nitric acid is studied in advance, and the etching rate of the Mo film is set to Al. -The film formed in the upper layer by increasing the etching rate of the 0.2-at% Cu film and increasing the Mo film side etching amount to form the etching end surface of the Al-0.2 at.% Cu film in a tapered shape. The covering property can be improved. Also, the etching end face of the Al-0.2 at.% Cu film can be obtained by using a dry etching method for etching the metal film 35, adding oxygen to the etching gas, and etching the metal film 35 while oxidizing the resist. It can be formed in a tapered shape.
Further, as shown in FIG. 14C, the Mo film may be removed after the metal film 35 is etched and the resist is removed. Alternatively, the upper layer film of the metal film 35 may be formed by using a refractory metal material having a hardness higher than that of Al and performing an anodic oxidation treatment on the Al-0.2 at.% Cu film. As a result, the coverage of the film formed in the upper layer can be improved by reducing the level difference due to the wiring such as the gate wiring 2. Further, by removing the upper layer film of the metal film 35 constituting the gate wiring 2 and the like, dust or the like adhering to the upper layer film can be removed.
[ 0070 ]
The subsequent steps are the same as those after the formation of the gate insulating film by the plasma CVD method or the like in the first or second embodiment, and a channel etch type liquid crystal display device or a channel protective film type liquid crystal display device is formed. .
Although an Al-0.2 at.% Cu film is used as the material of the gate wiring 2, an Al film or an Al alloy having another composition may be used as long as it has a small specific resistance and does not cause corrosion and hillocks due to water. It may be a membrane.
According to the present embodiment, the same effect as in the first embodiment can be obtained by forming a metal layer having a hardness higher than that of Al on the surface of the gate wiring 2 and forming a resist after the brush cleaning and patterning. .
[ 0071 ]
Reference Example 3
FIG. 15 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device on which a TFT according to Reference Example 3 of the present invention is mounted. The reference numerals in the figure are the same as those in FIG.
[ 0072 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the reference example 3 will be described. First, as shown in FIG. 15A, a metal such as Cr or Ta is formed on the surface of the transparent insulating substrate 1 by a sputtering method or the like, and then a resist is formed by a photoengraving method and etching containing nitric acid is performed. Pattern etching is performed using a liquid to form the gate wiring 2 and the common wiring 3 having gate electrodes, and then the resist is removed. At this time, an etching solution containing nitric acid is used for etching the Cr or Ta film, but the composition of the nitric acid is studied in advance, and the etching end face of the Cr or Ta film is formed into a tapered shape to form a film formed on the upper layer. Coverability can be improved.
[ 0073 ]
Next, as shown in FIG. 15B, after a resist is applied and a resist pattern 17 is formed in a shape that covers the gate wiring 2 and the common wiring 3 etc., a Cr film or Ta constituting the gate wiring 2 etc. An etching solution for a metal film such as a film is immersed for a time necessary for etching the metal film of about 400 nm to remove etching residues such as a short-circuit portion between patterns due to the metal film. Next, as shown in FIG. 15C, the resist pattern 17 constituting the mask layer 4 is removed.
[ 0074 ]
The subsequent steps are the same as those after the formation of the gate insulating film by the plasma CVD method or the like in the first or second embodiment, and a channel etch type liquid crystal display device or a channel protective film type liquid crystal display device is formed. .
According to this reference example , even when the gate wiring 2 is formed of a Cr film or the like, the short-circuit defect between the signal wirings is reliably removed by etching, thereby preventing the short-circuiting between the signal wirings and improving the reliability. Liquid crystal display devices with high yield can be manufactured with high yield.
[ 0075 ]
Reference Example 4
FIG. 16 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device on which a channel etch type TFT according to Reference Example 4 of the present invention is mounted. The reference numerals in the figure are the same as those in FIGS.
[ 0076 ]
Next, a manufacturing method of the TFT array substrate of the liquid crystal display device according to the reference example 4 will be described. First, as shown in FIG. 16A, after depositing a metal such as Cr or Ta on the surface of the transparent insulating substrate 1 by a sputtering method or the like to a thickness of about 400 nm, a resist is formed by a photoengraving method and etching containing nitric acid is performed. Pattern etching is performed using a liquid to form the gate wiring 2 and the common wiring 3 having gate electrodes, and then the resist is removed. At this time, an etching solution containing nitric acid is used for etching the Cr or Ta film, but the composition of the nitric acid is studied in advance, and the etching end face of the Cr or Ta film is formed into a tapered shape to form a film formed on the upper layer. Coverability can be improved.
[ 0077 ]
Next, as shown in FIG. 16B, a silicon nitride film to be the gate insulating film 5 is about 500 nm, an amorphous silicon film is about 200 nm, and an n + type amorphous silicon film doped with impurities is about After sequentially forming 50 nm, an amorphous silicon film and an n + -type amorphous silicon film are simultaneously patterned using a resist formed by photolithography, and a semiconductor layer 6 and an ohmic contact layer 7 are formed above the gate wiring 2 To do. Next, as shown in FIG. 16C, an ITO film having a thickness of about 100 nm is formed as a transparent conductive film by a sputtering method or the like, and then patterned using a resist formed by a photoengraving method to form a pixel electrode 8.
Next, as shown in FIG. 16D, the silicon nitride film (gate insulating film 5) formed between the gate wirings 2 is etched so as to divide the adjacent gate wirings 2 to form a groove 34. This etching process of the silicon nitride film is performed simultaneously with the etching of the silicon nitride film for forming a contact hole as a contact portion with the upper layer on the gate terminal portion.
[ 0078 ]
Next, as shown in FIG. 16E, the n + type amorphous silicon film constituting the ohmic contact layer 7 in the lowermost layer and Cr, Ti or the like having good ohmic contact properties are about 100 nm, and the intermediate layer has a small specific resistance. -0.2 at.% Cu is about 300 nm, Cr having high hardness and brush cleaning is continuously formed on the uppermost layer for about 50 nm, and after forming the metal film 9 composed of three layers, brush cleaning is performed. Subsequently, as shown in FIG. 16-f, the metal film 9 is patterned using an etching resist formed by photolithography, and the source electrode 10 and the drain separated into two on the source wiring and the ohmic contact layer 7 are formed. The electrode 11 is formed. Subsequently, the n + type amorphous silicon film (ohmic contact layer 9) where the source electrode 10 and the drain electrode 11 are removed is etched by dry etching to form a channel portion, and then the resist is removed. Finally, as shown in FIG. 16G, silicon nitride is formed, and the protective film 12 is formed on portions other than the pixel electrode 8 and the groove 34. Here, the groove 34 corresponds to the opening 15 provided in the portion where the short-circuit defect is likely to occur as shown in FIG.
[ 0079 ]
As a result of the above process, a region where etching residue that causes a short circuit between the gate wirings 2 is exposed to the surface by forming the groove 34, and other signal wirings such as the gate wiring 2 are Since the gate insulating film 5 and the protective film 12 are covered, in this state, the metal film having a thickness of about 400 nm is etched in the etching solution for the metal film such as the Cr film and the Ta film constituting the gate wiring 2. The substrate is immersed for a necessary time to remove etching residues such as a short-circuit portion between patterns by the metal film. At this time, it is desirable to remove the etching residue in a state where the resist formed for patterning the protective film 12 remains, from the viewpoint of preventing corrosion of the signal wiring.
[ 0080 ]
The TFT array substrate, which is the first substrate thus formed, and the surface of the counter substrate, which is the second substrate, in which the light shielding layer, the overcoat layer, and the counter electrode are formed on another transparent insulating substrate. A liquid crystal panel is configured by forming an alignment film so as to face each other, injecting liquid crystal therebetween and sealing with a sealing agent, and disposing a polarizing plate outside the opposing array substrate and the opposing substrate.
According to this reference example, the same effect as in the sixth embodiment can be obtained without forming a mask layer for protecting the control electrode wiring (the gate wiring 2 in this reference example).
[ 0081 ]
【The invention's effect】
According to this invention, in order to reduce the resistance of the signal wiring, even when the gate wiring is configured using a single layer film made of an Al film or an Al alloy film, or a multilayer film having an Al-based metal film on the surface layer, The surface is covered with a mask layer made of a metal film having a hardness higher than that of Al or a multilayer film of this metal film and a non-metal film, and the short-circuit defect portion between the signal lines is surely removed by etching, so that the gate lines are separated. Can be prevented. Moreover, the short circuit defect by a mask layer can be prevented by removing a mask layer after removing a short circuit defect part.
In addition, by partially removing the insulating layer or the like formed in the upper layer between the gate wirings to expose the defective short-circuit portion between the gate wirings and etching, without increasing the number of steps such as mask layer formation Short circuit defects between gate wirings can be prevented.
Further, a short circuit between the gate wirings can be prevented by forming a metal layer having a hardness higher than that of Al on the surface layer of the gate wiring, forming a resist after the brush cleaning, and patterning. Ki Consequently, it is possible to configure the gate wirings with a small specific resistance material, the pattern can be thinned, and out to produce a high yield of low power consumption liquid crystal display device with high aperture ratio In addition, the TFT array substrate for the liquid crystal display device can be manufactured.
[Brief description of the drawings]
1 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Embodiment 1 of the present invention;
FIG. 2 is a diagram for explaining the operation of the first embodiment of the present invention.
FIG. 3 is a diagram for illustrating the operation of the first embodiment of the present invention.
FIG. 4 is a diagram for explaining the operation of the first embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Embodiment 2 of the present invention;
FIG. 6 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to a fourth embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to a fourth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to a fifth embodiment of the present invention.
9 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Reference Example 1 of the invention. FIG.
FIG. 10 is a sectional view showing a manufacturing process for a liquid crystal display device according to a sixth embodiment of the present invention;
FIG. 11 is a sectional view showing a manufacturing process for a liquid crystal display device according to a sixth embodiment of the present invention;
FIG. 12 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Reference Example 2 of the invention.
13 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Reference Example 2 of the invention. FIG.
FIG. 14 is a sectional view showing a manufacturing process for a liquid crystal display device according to a seventh embodiment of the present invention;
15 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Reference Example 3 of the invention. FIG.
16 is a cross-sectional view showing a manufacturing process of a liquid crystal display device according to Reference Example 4 of the invention. FIG.
FIG. 17 is a cross-sectional view showing a manufacturing process of this type of conventional liquid crystal display device.
[Explanation of symbols]
1 substrate, 2 gate wiring, 3 common wiring, 4 mask layer,
5 gate insulating film, 6 semiconductor layer, 7 ohmic contact layer,
8 pixel electrode, 9 metal film, 10 source electrode, 11 drain electrode,
12 protective film, 13 wiring, 14 short-circuit defect, 15 opening,
16 metal film, 17 resist pattern, 18 channel protective film,
19 semiconductor layer, 20 amorphous silicon film, 21 channel,
22 gate wiring, 23 gate electrode, 24 source / drain region,
25 insulating film, 26 contact hole, 27 auxiliary capacitance wiring,
28 gate terminal portion, 29 resist pattern, 30 Al 2 O 3 ,
31 terminals, 32 contact holes, 33 terminal connection wiring, 34 grooves,
35 Metal film.

Claims (8)

透明絶縁性基板と、ＡｌあるいはＡｌ合金により形成されたゲート電極およびゲート配線と、半導体層と、上記半導体層と共に薄膜トランジスタを構成する第一の電極、第一の電極配線および第二の電極と、上記ゲート電極およびゲート配線と上記半導体層の間に形成された絶縁膜と、上記第二の電極と電気的に接続された画素電極を有する第一の基板、および
上記第一の基板と共に液晶材料を挟持する第二の基板を備えた液晶表示装置の製造方法において、
上記ゲート電極およびゲート配線を形成後に、上記ゲート電極およびゲート配線を被覆する形状にＡｌより硬度の高い金属膜を含むマスク層を形成する工程と、上記金属膜をパターニングする前に上記金属膜表面をブラシにより洗浄する工程と、上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程を含むことを特徴とする液晶表示装置の製造方法。A transparent insulating substrate; a gate electrode and a gate wiring formed of Al or an Al alloy; a semiconductor layer; a first electrode that constitutes a thin film transistor together with the semiconductor layer; a first electrode wiring and a second electrode; A first substrate having an insulating film formed between the gate electrode and gate wiring and the semiconductor layer; a pixel electrode electrically connected to the second electrode; and a liquid crystal material together with the first substrate In a method of manufacturing a liquid crystal display device including a second substrate that sandwiches
Forming a mask layer including a metal film having a hardness higher than Al in a shape covering the gate electrode and the gate wiring after forming the gate electrode and the gate wiring; and patterning the metal film before patterning the metal film A method for manufacturing a liquid crystal display device, comprising: a step of cleaning the substrate with a brush; and a step of etching pattern defect portions of the gate electrode and the gate wiring not covered with the mask layer. 上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程の後で、上記マスク層を除去する工程を含むことを特徴とする請求項１記載の液晶表示装置の製造方法。  2. The liquid crystal display device according to claim 1, further comprising a step of removing the mask layer after the step of etching pattern defect portions of the gate electrode and gate wiring not covered with the mask layer. Method. マスク層の形状は、ゲート電極あるいはゲート配線によるパターン間の少なくとも一部分に開口部を有する形状であることを特徴とする請求項１または２のいずれか一項記載の液晶表示装置の製造方法。The shape of the mask layer, a method of manufacturing a liquid crystal display device of at least a portion, characterized in that a shape having an opening in claim 1 or 2 according to any one claim among the pattern by the gate electrode or the gate wiring. マスク層は、上記金属膜と、上記金属膜をパターニングするために形成されるレジストパターンとを含むことを特徴とする請求項２または３のいずれか一項記載の液晶表示装置の製造方法。Mask layer, and the metal film, a method of manufacturing a liquid crystal display device of any one of claims 2 or 3, characterized in that it comprises a resist pattern is formed for patterning the metal film. ゲート電極およびゲート配線のパターン欠陥部のエッチングは、ウェットエッチング法、あるいはドライエッチング法を用いることを特徴とする請求項１〜４のいずれか一項記載の液晶表示装置の製造方法。The method for manufacturing a liquid crystal display device according to any one of claims 1 to 4 , wherein a wet etching method or a dry etching method is used for etching the pattern defect portion of the gate electrode and the gate wiring. Ａｌより硬度が高い金属膜は、ブラシ洗浄により上記金属膜表面に傷等が生じない硬度を有する金属であることを特徴とする請求項１〜５のいずれか一項記載の液晶表示装置の製造方法。High hardness metal film of Al is by brush cleaning the liquid crystal display device of any one of claims 1-5, characterized in that a metal having a hardness scratches is not generated in the metal film table surface Production method. 透明絶縁性基板と、ＡｌあるいはＡｌ合金により形成されたゲート電極およびゲート配線と、半導体層と、上記半導体層と共に薄膜トランジスタを構成する第一の電極、第一の電極配線および第二の電極と、上記ゲート電極およびゲート配線と上記半導体層の間に形成された絶縁膜と、上記第二の電極と電気的に接続された画素電極を有する液晶表示装置用ＴＦＴアレイ基板の製造方法において、
上記ゲート電極およびゲート配線を形成後に、上記ゲート電極およびゲート配線を被覆する形状にＡｌより硬度の高い金属膜を含むマスク層を形成する工程と、上記金属膜をパターニングする前に上記金属膜表面をブラシにより洗浄する工程と、上記マスク層に被覆されていない上記ゲート電極およびゲート配線のパターン欠陥部をエッチングする工程を含むことを特徴とする液晶表示装置用ＴＦＴアレイ基板の製造方法。A transparent insulating substrate; a gate electrode and a gate wiring formed of Al or an Al alloy; a semiconductor layer; a first electrode that constitutes a thin film transistor together with the semiconductor layer; a first electrode wiring and a second electrode; In a method of manufacturing a TFT array substrate for a liquid crystal display device having an insulating film formed between the gate electrode and gate wiring and the semiconductor layer, and a pixel electrode electrically connected to the second electrode,
Forming a mask layer including a metal film having a hardness higher than Al in a shape covering the gate electrode and the gate wiring after forming the gate electrode and the gate wiring; and patterning the metal film before patterning the metal film A method of manufacturing a TFT array substrate for a liquid crystal display device , comprising: a step of cleaning the substrate with a brush; and a step of etching pattern defect portions of the gate electrode and the gate wiring not covered with the mask layer. Ａｌより硬度の高い金属膜は、ブラシ洗浄により上記金属膜表面に傷等が生じない硬度A metal film with a hardness higher than that of Al does not cause scratches on the metal film surface by brush cleaning. を有する金属であることを特徴とする請求項７記載の液晶表示装置用ＴＦＴアレイ基板の製造方法。8. The method of manufacturing a TFT array substrate for a liquid crystal display device according to claim 7, wherein the TFT array substrate is a metal having the following.
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