JP3773435B2 - 画像符号化装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は画像信号を符号化する画像符号化装置および画像符号化方法に関するものである。
【0002】
【従来の技術】
図4に画像符号化装置の一例を示す。図4において、1は、入力画像信号と、予測画像作成器12により出力される予測画像との差分を出力する減算器である。2は、減算器1の出力、または入力画像信号のいずれかを選択して出力するDCT入力選択回路である。DCT入力選択回路2の出力はDCT回路3に与えられ、DCT回路3の出力は量子化器4に与えられる。量子化器4の出力はDC/AC予測器5に与えられ、DC/AC予測器5の出力は可変長符号化回路6に与えられる。量子化器4の出力はまた、逆量子化器7に与えられ、逆量子化回路7の出力は逆DCT回路8に入力される。9は、逆DCT回路8の出力と、予測画像作成器12の出力とを加算する加算器である。10は逆DCT回路8の出力と、加算器9の出力とのいずれかを選択して出力する複合画像選択回路である。
【0003】
複合画像選択回路10の出力は復号画像メモリ11に与えられ、復号画像メモリ11の出力は予測画像作成回路12、および動き検出回路14に与えられる。動き検出回路14にはまた、入力画像が与えられる。動き検出回路14は第1の出力である動きベクトル14a、および第2の出力である予測モード信号14bを、予測画像作成回路12および動きベクトル予測器15に出力する。予測モード信号14bはさらに、DCT入力選択回路2、DC/AC予測器5、および復号画像選択回路10に与えられる。動きベクトル予測器15の出力は可変長符号化回路6に与えられる。
【0004】
図4に示す画像符号化装置の入力画像は、基本処理単位であるマクロブロックに分割されている。つまり、入力画像は、マクロブロック毎に入力され、マクロブロック毎に符号化される。図5にマクロブロックに分割された画像信号の構成を示す。画像信号の輝度信号Yと、色差信号Cb,Crとの比が4:2:0の場合、8画素×8ラインのブロックが輝度信号Yに対して4つ、色差信号Cb、Crのそれぞれに対して各1つ存在し、合計6つのブロックによって1つのマクロブロックが構成される。こうしたマクロブロックの集合により構成される矩形状の全体画像はVOP(Video Object Plane)と呼ばれ、フレームに相当する。
【0005】
以下、図4に示す画像符号化装置の動作を説明する。
まず、入力画像の全てを符号化するイントラ符号化の動作について説明する。この場合、DCT入力選択回路2は、入力画像を選択してDCT回路3に出力する。DCT入力選択回路2により出力される入力画像は、各マクロブロック毎にDCT回路3に入力され、離散コサイン変換(Discrete Cosine Transform)される。DCT回路3によって出力されるDCT係数は、量子化器4によって量子化される。DC/AC予測器5では図6に示すように、現在のブロックに隣接するブロックのDC、およびAC係数からそのブロックのDC係数およびAC係数の予測を行う。DC/AC予測された各係数は、図示しない並び替えメモリにより1次元配列に変換され、可変長符号化手段7において、量子化パラメータなどの付加情報とともに可変長符号化される。
このように、全てのマクロブロックに対してイントラ符号化を適用して生成されたフレームをI−VOP(Intra Video Object Plane)と呼ぶ。
【0006】
一方、量子化器3により量子化されたDCT係数は、逆量子化器8および逆DCT回路9により復号され、復号画像は復号画像メモリ11に記憶される。復号画像メモリ11の復号画像は、後述するインター符号化を行うための動きベクトルの検出に使用される。
【0007】
以下、インター符号化の動作について説明する。復号画像メモリ11から出力される復号画像、および符号化しようとする入力画像は動き検出回路14に与えられる。動き検出回路14は、両画像に基づいて、入力画像の各マクロブロックについて動きベクトル14aの検出を行う。動きベクトル14aは、複合画像の中で、入力画像の各マクロブロックに最も近い画像が現れる位置を示すものである。動き検出回路14は、検出した動きベクトル14aを予測画像作成回路12に出力する。
【0008】
ここで、復号画像との誤差が大きいマクロブロックについては、イントラ符号化により符号化される。動き検出回路14は、複号画像と入力マクロブロックとの誤差に基づき、各マクロブロックについて、インター符号化とイントラ符号化のいずれを用いるかを決定し、決定結果を予測モード信号14bとして出力する。
【0009】
予測画像作成回路12は、予測モード信号14bがインター符号化を指定する場合、動きベクトル14aに基づいて予測画像を作成する。作成された予測画像は減算器1に出力され、減算器1の出力はDCT入力選択回路2に出力される。このときDCT入力選択回路2は、インター符号化を指定する予測モード信号14bにより減算器1の出力を選択するよう制御される。これにより、予測画像と実際の入力画像との差分信号がDCT回路2に入力され、DCT変換、およびDCT係数の量子化が行われる。量子化器4により量子化された、差分信号のDCT係数は、1次元配列に変換され、動きベクトルおよび量子化パラメータなどの付加情報とともに可変長符号化される。このようにインター符号化の場合は、入力画像と予測画像との差分、および動きベクトルに関する情報が符号化される。
【0010】
また、このとき量子化器4から逆量子化器8に入力されたDCT係数は、逆DCT回路9により逆DCT変換され、加算器9に出力される。加算器9において、復号された差分信号と予測画像と加算することにより、復号画像が形成され、復号画像選択回路10に出力される。このとき、複合画像選択回路10は、予測モード信号14bがインター符号化を指定している場合は加算器9の出力、イントラ符号化を指定している場合は逆DCT回路8の出力を選択して複合画像メモリ11に出力するよう制御される。
【0011】
インター符号化には、表示順で時間的に前にある画像のみから予測画像を作成する片方向予測と、時間的に前と後ろの画像の両方から予測する両方向予測とがある。片方向予測で符号化されたフレームをP−VOP(Predictive Video Object Plane)と呼び、両方向予測で符号化されたフレームをB−VOP(Bidirectionally predictive Video Object Plane)と呼ぶ。
【0012】
【発明が解決しようとする課題】
上述のように従来の符号化装置においては、I−VOP以外のVOPでは、イントラ符号化を適用するか、インター符号化を適用するかを決定するために、全てのマクロブロックに対して動き検出が行われる。
【0013】
しかしながら、画像の性質に係わらず、全てのマクロブロックに対して動き検出を行うことにより、符号化装置の消費電力や処理時間の効率が悪くなるという問題がある。例えば画面全体が急激に変化するシーンチェンジが頻繁に起こった場合、入力画像と復号画像との相関は殆どなく、両者の誤差は大きくなるため、動き検出回路では多くのマクロブロックの符号化方法をイントラ符号化と判定する。イントラ符号化では動きベクトルを検出する必要がないにもかかわらず、従来の符号化装置においては、全てのマクロブロックについて動きベクトルの検出を行うため、動き検出回路を不要に駆動することにより、消費電力や処理時間が浪費されるという問題があった。
【0014】
この発明は、上述のような課題を解消するためになされたもので、不要な動き検出を行うことなく符号化を行うことが可能な画像符号化装置を提示することを目的とする。
【0015】
【課題を解決するための手段】
本発明による画像符号化装置は、複数のブロックにより構成される1画面の画像を、前記ブロック毎にイントラ符号化、またはインター符号化のいずれかを適用して符号化する画像符号化装置において、
前記1画面の画像と、当該1画面より前の画面の画像との誤差を、前記画像を構成する各ブロック毎に検出し、検出された前記誤差に基づいて前記各ブロックに適用する符号化方法を決定する手段と、
符号化方法が決定した前記各ブロックのうち、イントラ符号化が適用されるブロックのカウント値Nintraを出力する手段と、
符号化方法が決定したブロックのカウント値Nを出力する手段とを備え、
前記各ブロックに適用する符号化方法を決定する手段は、符号化方法が決定したブロックのカウント値Nが予め設定されたブロック数を上回り、かつ、以下の条件
Nintra≧N×k
(0<k≦1)
が成立した時点で、強制イントラ予測信号を有効にして、残りの各ブロック全てにイントラ符号化を適用するものである。
【0016】
また、各ブロックに適用する符号化方法を決定する手段は、前記強制イントラ予測信号が有効になった時点で、前記画像を構成するブロックのうち、符号化方法が決定されていない残りの各ブロックにおいて、動きベクトルの検出を行うことなく、当該残りの各ブロック全ての符号化方法をイントラ符号化とするものである。
【0020】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。尚、図において、従来のものと同一、または相当のものについては同一符号を付して説明を省略する。
【0021】
実施の形態1.
図1は本発明の実施の形態1による符号化装置を示すブロック図である。13は、動き検出回路14によって出力される第1の予測モード信号14bと、マクロブロック単位で入力される入力画像信号とに基づく強制イントラ予測信号13a、および第2の予測モード信号13bを出力する予測モード判定回路である。
【0022】
動き検出回路14は、入力画像、および復号画像メモリ11から読み出される復号画像に基づいて、マクロブロック毎に動きベクトル14aを検出する。動きベクトル14aは、複合画像の中で入力画像の各マクロブロックに最も近い画像が現れる位置を示すものである。動きベクトル14aの検出は、復号画像において、当該複号画像と各マクロブロックとの誤差が小さくなる位置を検出することにより行われる。動き検出回路14は、検出した動きベクトル14aを予測画像作成回路12に出力する。
【0023】
検出された動きベクトルは、減算器1、および加算器9に送られる。このとき、動き検出回路14は、マクロブロック単位で入力される入力画像と、複合画像との誤差に基づいて、各マクロブロックの符号化方法を決定する。動き検出回路14は、複号画像と符号化対象となるマクロブロックとの誤差が大きい場合は、当該マクロブロックにイントラ符号化を適用することを示し、前記誤差が小さい場合は当該マクロブロックにインター符号化を適用することを示す第1の予測モード信号14bを出力する。つまり、第1の予測モード信号は、イントラ符号化モード、またはインター符号化モードのいずれかを示す。このように、マクロブロックの符号化方法が決定する毎に、第1の予測モード信号14bは、モード判定回路13に送られる。
【0024】
モード判定回路13は、第1の予測モード信号14bに基づいてイントラ符号化が適用されるマクロブロックをカウントし、また、マクロブロック単位で入力される入力画像信号に基づいて、動き検出回路14において符号化方法が決定したマクロブロックの数をカウントし、両者のカウント値に基づいて、強制イントラ信号13a、および後述する第2の予測モード信号13bを出力する。強制イントラ信号13aは動き検出回路14に入力され、第2の予測モード信号13bは、DCT入力選択回路2、DC/AC予測器5、復号画像選択回路10、予測画像作成回路12、および動きベクトル予測器15にそれぞれ入力される。
【0025】
以下、予測モード判定回路13の動作を詳しく説明する。図2に予測モード判定回路13の内部構成を表すブロック図を示す。イントラマクロブロックカウンタ19は、第一の予測モード信号14bに基づいて、イントラ符号化が適用されるマクロブロックの数をカウントし、カウント値Nintraを大小比較回路18に送る。一方、マクロブロックカウンタ16は、マクロブロック単位で入力される入力画像信号に基づいて、既に符号化方法が決定しているマクロブロックの数をカウントし、カウント値Nを乗算器17に送る。乗算器17は、カウント値Nに係数k(0<k≦1)を乗じた値を大小比較回路18に送る。kは、0<k≦1の係数であり任意に決定される。大小比較回路18は、NintraとN×kとを比較し、比較結果が以下の条件を満たしたときに真となり、論理和回路20に1を出力する。
Nintra≧N×k
【0026】
ここで、係数kを1とした場合、動き検出回路14により符号化方法が決定したマクロブロックが、全てイントラ符号化モードであったときに、大小比較回路18から1が出力される。大小比較回路18の出力は、論理和回路20を介して記憶回路21に出力される。大小比較回路18の出力は、記憶回路21にてVOPが更新されるまでの期間(1フレームに相当する期間)記憶される。これにより、大小比較回路18の出力が1となった場合、記憶回路21から出力される強制イントラ予測信号13aは、VOPが更新されるまでの期間1となる。
【0027】
強制イントラ予測信号13aが1となった場合、符号化中の入力画像と復号画像との相関が少ないと判断され、符号化中のVOPの、残りのマクロブロックは全て、強制的にイントラ符号化により符号化される。強制イントラ予測信号13aは、図1に示すように、動き検出回路に送られる。強制イントラ予測信号が1の場合、符号化中のVOPの、残りのマクロブロックの符号化が終了するまで、動き検出回路14は不要な動き検出を行わないよう制御される。
【0028】
強制イントラ予測信号13aはまた、予測モード選択回路22にも出力される。予測モード選択回路22は、強制イントラ予測信号13aに基づいて、第一の予測モード信号を強制的にイントラ符号化モードに切替える。つまり、強制イントラ予測信号が0の場合、動き検出回路14により出力される第一の予測モード信号14bがそのまま第二の予測モード信号13bとして出力され、強制イントラ予測信号が1となった場合は、第二の予測モード信号13bはイントラ符号化モードに強制的に切替えられて出力される。図1に示すように、第二の予測モード信号13bは、DCT入力選択回路2、DC/AC予測器5、復号画像選択回路10、予測画像作成回路12、動きベクトル予測回路15にそれぞれ出力される。
【0029】
第二の予測モード信号13bがインター符号化モードの場合、予測画像作成回路12は、動きベクトル14aに基づいて予測画像を作成する。このときDCT入力選択回路2は、減算器1の出力を選択するよう制御される。これにより、DCT回路3において、入力画像のマクロブロックと、その予測画像との差分信号に対してDCT変換が施される。DCT回路3により出力されるDCT係数は量子化器4により量子化され、AC/DC予測器5に送られる。AC/DC予測器5は、量子化されたDCT係数に対してDC係数およびAC係数の予測を行い、2次元配列から1次元配列に変換し、可変長符号化回路6に出力する。量子化されたDCT係数はまた、逆量子化器7に送られ、逆量子化を行った後、逆DCT回路8に送られる。逆DCT回路8の出力は、加算器9において、予測画像作成器12からの予測画像と加算されて、復号画像選択回路10に送られる。
【0030】
これに対し、第二の予測モード信号13bがイントラ符号化モードの場合、DCT入力選択回路2は、入力画像信号を選択してDCT回路3に出力する。これにより、入力画像信号のマクロブロックに対してDCT変換が施される。DCT回路3により出力されるDCT係数は量子化器4により量子化され、量子化されたDCT係数は、AC/DC予測器5に送られる。AC/DC予測器5は、量子化されたDCT係数に対してDC係数およびAC係数の予測を行い、2次元配列から1次元配列に変換し、可変長符号化回路6に出力する。量子化されたDCT係数はまた、逆量子化器7に送られ、逆量子化を行った後、逆DCT回路8に送られる。逆DCT回路8により出力される複合画像は、加算器9、および復号画像選択回路10に送られる。このとき、予測画像作成器12は、予測画像の作成は行われていないので、復号画像選択回路10は第二の予測モード信号13bにより、逆量子化器8の出力を選択するよう制御される
【0031】
このように、入力マクロブロックと複号画像との誤差に基づいて、各マクロブロック毎に符号化方法を決定するとともに、符号化方法が決定したマクロブロックのうちイントラ符号化が適用されるマクロブロックをカウントすることにより、符号化中の入力画像と復号画像との相関性を判定し、相関性が少ないと判断された場合は、符号化中のVOPの、残りのマクロブロック全てに対して強制的にイントラ符号化を適用することにより、不要な動きベクトルの検出を省略し、消費電力および処理時間を削減することができる。
【0032】
実施の形態2.
実施の形態1においては、符号化中のVOPのうち、符号化方法が決定したマクロブロックの数と、このうちイントラ符号化モードと判定されたマクロブロックの数を比較することにより、強制イントラ予測信号13aを決定した。この場合、最初に入力されるマクロブロックに、イントラ符号化モードのマクロブロックが集中した場合、後に符号化されるマクロブロックの大半がインター符号化モードであっても、強制的にイントラ符号化により符号化されるため、データ圧縮効率が低下する。
【0033】
本実施の形態2は、実施の形態1において、強制的にイントラ符号化を用いる際、符号化方法の判定が所定数のマクロブロックについて行われていることをさらなる条件とするものである。
【0034】
図3は本実施の形態による予測モード判定回路13の内部構成を表すブロック図である。イントラマクロブロックカウンタ19は、実施の形態1と同様に、第一の予測モード信号14bに基づいて、イントラ符号化モードと判定されたマクロブロックの数をカウントし、カウント値Nintraを第1の大小比較回路18に送る。また、マクロブロックカウンタ16は、マクロブロック単位で入力される入力画像信号に基づいて、符号化方法が決定したマクロブロックをカウントし、カウント値Nを第2の大小比較回路23、および乗算器17に送る。乗算器17は、既に符号化方法が決定しているマクロブロック数Nに係数k(0<k≦1)を乗じた値を第1の大小比較回路18に送る。
【0035】
第1の大小比較回路18は、NintraとN×kとを比較し、比較結果が実施の形態1と同様に、以下の条件を満たしたときに真となり、1を論理積回路24に出力する。
Nintra≧N×k
【0036】
第2の大小比較回路23は、符号化方法が決定したマクロブロックの数Nと、所定の閾値Nthrとを比較し、比較結果が以下の条件を満たしたときに真となり、論理回路24に1を出力する。
N≧Nthr
【0037】
ここで、Nthrは、1VOPを構成するマクロブロックの数をMとした場合、1<Nthr<Mを満たす整数であり、任意に設定できる閾値である。Nthrの値を、1VOPを構成するマクロブロックの総数Mに近い値に設定した場合、強制イントラ予測信号13aが1となるまでに動き検出されるマクロブロックの数は増える。
【0038】
論理積回路24は、第一の大小比較回路18の出力と、第二の大小比較回路23の出力との論理積を算出し、上記の2つの条件がともに満たされた場合に1を出力する。論理積回路24の出力は、論理和回路20を介して記憶回路21に送られる。記憶回路21は、VOPが更新されるまでの期間記憶される。これにより、論理積回路24の出力が1となった場合、記憶回路21から出力される強制イントラ予測信号13aは、VOPが更新されるまでの期間1となる。
【0039】
強制イントラ予測信号13aが1となった場合、実施の形態1と同様の動作により、符号化中のVOPの、残りのマクロブロックは全て、強制的にイントラ符号化により符号化される。強制イントラ予測信号13aは、図1に示すように、動き検出回路14に送られる。強制イントラ予測信号が1の場合、符号化中のVOPの、残りのマクロブロックの符号化が終了するまで、動き検出回路14は動き検出を行わないよう制御される。
【0040】
上記実施の形態においては、MPEG4のデータパーティションを有する画像信号を対象とする場合について説明したが、データパーティションでない場合や、H.263の場合などでも、同様の構成で、符号化中のVOPにおけるイントラ符号化マクロブロック数による制御を行うことができる。さらに、入力信号が4:2:0以外の場合、VOPが矩形でない場合にも適用できる。
【0041】
【発明の効果】
本発明による画像符号化装置は、複数のブロックにより構成される画像と、当該画像より前の画像との誤差を各ブロック毎に検出することにより、各ブロック毎に符号化方法を決定するとともに、符号化方法が決定したブロックのうち、イントラ符号化が適用されるブロックのカウント値に基づいて、残りのブロックの符号化方法を決定するので不要な動きベクトルの検出を省略し、消費電力、および処理時間を削減することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1を示すブロック図である。
【図2】 この発明の実施の形態1における予測モード判定回路を示す図である。
【図3】 この発明の実施の形態2における予測モード判定回路を示す図である。
【図4】 従来の符号化装置を示すブロック図である。
【図5】 従来の符号化装置への入力信号を示す図である。
【図6】 従来の符号化装置におけるDC/AC予測の概念を示す図である。
【符号の説明】
1 減算器,2 DCT入力選択回路,3 DCT回路,4 量子化器,5 DC/AC予測器,6 可変長符号化回路,7 逆量子化器,8 逆DCT回路,9 加算器,10 復号画像選択回路,11 復号画像メモリ,12 予測画像作成回路,13 予測モード判定回路,14 動き検出回路,15 動きベクトル予測器,16 マクロブロック計数回路,17 乗算器,18 大小比較回路
19 イントラマクロブロック計数回路,20 論理和回路,21 記憶回路
22 予測モード選択回路,23 第二の大小比較回路,24 論理積回路
Claims (2)
- 複数のブロックにより構成される1画面の画像を、前記ブロック毎にイントラ符号化、またはインター符号化のいずれかを適用して符号化する画像符号化装置において、
前記1画面の画像と、当該1画面より前の画面の画像との誤差を、前記画像を構成する各ブロック毎に検出し、検出された前記誤差に基づいて前記各ブロックに適用する符号化方法を決定する手段と、
符号化方法が決定した前記各ブロックのうち、イントラ符号化が適用されるブロックのカウント値Nintraを出力する手段と、
符号化方法が決定したブロックのカウント値Nを出力する手段とを備え、
前記各ブロックに適用する符号化方法を決定する手段は、符号化方法が決定したブロックのカウント値Nが予め設定されたブロック数を上回り、かつ、以下の条件
Nintra≧N×k
(0<k≦1)
が成立した時点で、強制イントラ予測信号を有効にして、残りの各ブロック全てにイントラ符号化を適用する画像符号化装置。 - 前記各ブロックに適用する符号化方法を決定する手段は、前記強制イントラ予測信号が有効になった時点で、前記画像を構成するブロックのうち、符号化方法が決定されていない残りの各ブロックにおいて、動きベクトルの検出を行うことなく、当該残りの各ブロック全ての符号化方法をイントラ符号化とする請求項1に記載の画像符号化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001318918A JP3773435B2 (ja) | 2001-10-17 | 2001-10-17 | 画像符号化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001318918A JP3773435B2 (ja) | 2001-10-17 | 2001-10-17 | 画像符号化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003125412A JP2003125412A (ja) | 2003-04-25 |
JP3773435B2 true JP3773435B2 (ja) | 2006-05-10 |
Family
ID=19136541
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3773435B2 (ja) |
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Publication number | Publication date |
---|---|
JP2003125412A (ja) | 2003-04-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050719 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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