JP3766691B2 - マルチプレクスされてオーバサンプリングされるアナログ−デジタル変調のための方法および装置 - Google Patents
マルチプレクスされてオーバサンプリングされるアナログ−デジタル変調のための方法および装置 Download PDFInfo
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Description
発明の分野
この発明は一般にアナログ−デジタル（Ａ／Ｄ）変換に関し、より特定的には、たとえば光学撮像装置におけるアナログ入力のアレイを処理してデジタル出力を生成するのに適した、マルチプレクスされてオーバサンプリングされたアナログ−デジタル変調器に関する。
発明の背景
焦点面ビデオ撮像システムにおける現在のアプローチでは、画像情報を読出すためにピクセルデータのアナログマルチプレクシングのある形態を用いる。いわゆるビデオデータレートを規定するのはこのマルチプレクシングである。放送用テレビでは、たとえば、３０ヘルツのピクセルデータレートが４メガヘルツビデオデータレートにマルチプレクスされる。この同じ状況が、ピクセルレートが通常３キロヘルツを下回りアナログマルチプレクシングが結果として生じるメガヘルツビデオレートと用いられる産業用および軍事用ビデオシステムにも存在する。
これらのマルチプレクシングのアプローチは、実際には焦点面センサと簡単には統合できない高速の回路を用いるアナログ−デジタル変換処理の使用を必要とする。さらに、これらのアプリケーションにおける典型的なＡ／Ｄコンバータは、消費者用のアプリケーションで用いるには高価すぎると一般に考えられている高速ビデオフラッシュコンバータを含む。
ニューヨーク、ＩＥＥＥプレス（IEEE Press）、１９９２年、ジェームス・シー・キャンディおよびゲーバー・シー・テムズ（James C.Candy and Gabor C.Temes）編集の「オーバサンプリングデルタ−シグマデータコンバータ」（Oversampling Delta−Sigma Data Converters）に議論されているように、より低いサンプリングレートで増大した解像度を達成するために負のフィードバックおよびデジタルフィルタ処理と組合されて高いサンプリングレートでの粗い量子化を用いる、オーバサンプリングされたアナログ−デジタル（Ａ／Ｄ）コンバータが既知である。このようなコンバータは、したがって最新の超大規模集積回路（ＶＬＳＩ）の速度および密度の利点を用い、同時に構成要素の精度に対する要件を低減することができる。
一般にデルタ−シグマ変調器として知られる１種のオーバサンプリングされるＡ／Ｄコンバータでは、アナログ入力はナイキスト周波数をはるかに上回るレートでサンプリングされ、積分器を介して量子化器に供給される。量子化された出力はフィードバックされ、入力から減じられる。このフィードバックによって、量子化された出力の平均値が平均のアナログ入力値を追従することとなる。
発明の概要
この発明は、ビデオカメラで用いれる光学撮像装置等のエネルギ撮像装置から導出されたアナログ入力のアレイを処理するのに適した低コストアナログ−デジタル（Ａ／Ｄ）変換装置に向けられる。図１から図７に対応する実施例は、親出願連続番号第０７／８８５，４７４号、現在の米国特許第５，２４８，９７１号に初めに開示される。さらなる実施例は、一部継続出願連続番号第０８／２１１，０４７号、現在の米国特許第５，５１５，０４６号における図８から図１１Ｂに対応して開示される。図１２Ａから図１８はこの出願で開示される新しい実施例に対応する。
より特定的には、この発明は、光学撮像装置の焦点面センサ上に、またはそれに隣接して置かれることが可能であり、かつタイムマルチプレクスされてオーバサンプリングされる変換技術の使用に特徴付けられるＡ／Ｄ変換装置に向けられる。
好ましい実施例に従えば、エネルギ収集エレメントのアレイはオーバサンプリングされるＡ／Ｄ変調器によってサンプリングされるアナログ信号を発生し、この変調器は各入力についてナイキストレート（ナイキストレートは対象の最高信号周波数の２倍である）をはるかに上回るレートで入力の真の値のあたりで発振する単一ビット出力を生成する。好ましくは各エネルギ収集エレメントの近くに装着された複数個のピクセル処理装置が、複数個のフィードバックループを形成するために変換論理の共通ブロックを周期的に共有する。したがって、変換論理の共通ブロックは、エネルギ収集エレメントのすべてを表わす単一ビットストリームをその出力で生成する。
好ましい実施例に従えば、撮像装置は、１）入射するエネルギの量に関連するアナログピクセル信号を各々生成できるｍ個のエネルギ収集エレメントを含み、上述のｍ個のエネルギ収集エレメントは上述の焦点面の異なった区域からエネルギをそれぞれ収集するために装着され、さらに、２）上述のピクセル信号の異なった１つを各々積分するためのｍ個の積分器と、３）上述のｍ個の積分されたピクセル信号の各々に周期的に関連づけられ、上述の積分されたピクセル信号の各々が予め定められたしきい値を超えるかどうかを示す１ビット比較信号を発生するための共通比較器と、４）上述の１ビット比較信号を周期的にサンプリングするためのタイミング回路と、５）関連する上述の１ビット比較信号のサンプルに従って上述のアナログピクセル信号の各々から電荷を周期的に除去するための電荷除去回路と、６）上述の積分されたピクセル信号の各々に関連したＮビット値を周期的に発生するための単一のＮビットＡ／Ｄコンバータと、７）上述のビットストリーム出力を発生するために上述のアナログピクセル信号の各々に関連した複数個の上述のＮビット値を生成するためのデシメータとを含む。
代替的な実施例において、単一の比較器は単一のＮビットＡ／Ｄコンバータと置き換えられ、このコンバータの最上位ビットは比較信号として用いられる。
さらなるシステムの実施例に従えば、オーバサンプリングされる変調と関連する積分機能および各アナログ残余をストアするためのアナログ記憶エレメントは、感光性アレイと密な物理的関係で配置される積分エレメント（たとえば、ＣＣＤ、ＣＩＤ、ＦＥＴ、電荷ウェル）のアレイで実現される。
この発明の新規な特徴は、添付の請求の範囲に特定的に述べられる。この発明は、添付の図面と関連して読まれれば以下の説明から最もよく理解されるであろう。
【図面の簡単な説明】
図１はアナログ信号とデシメータとの間に接続されるデルタ−シグマ変調器のブロック図である。
図２Ａは、この発明に従うマルチプレクスされてオーバサンプリングされるアナログ−デジタル変調器の好ましい実施例を示すブロック図である。
図２Ｂは、図２Ａの変調器に関連するタイミング図である。
図３Ａは、この発明に従う好ましい光学撮像装置の実施例のブロック図である。
図３Ｂは、図３Ａの撮像装置の概略図である。
図３Ｃは、図３Ｂのスイッチの別の位置を示す。
図３Ｄは、図３Ａ、３Ｂおよび３Ｃの変調器に関連するタイミング図である。
図４Ａは、別の好ましい光学撮像装置の実施例のブロック図である。
図４Ｂは、図４Ａの撮像装置の概略図である。
図５は、別の好ましい光学撮像装置の実施例の概略図である。
図６は、この発明に従う光学撮像装置およびモニタシステムのブロック図である。
図７は、別の好ましいマルチ入力アナログ−デジタルオーバサンプリング変調器の実施例のブロック図である。
図８は、典型的な焦点面アナログ読出システムの概略図である。
図９は、この発明に従うアナログ−デジタル変調器のブロック図である。
図１０Ａは、図９の変調器を組込むマルチプレクスされてオーバサンプリングされるアナログ−デジタル変換システムの概略図である。
図１０Ｂは、図１０Ａのシステムのタイミング図である。
図１１Ａは、図９の変調器を組込む別のマルチプレクスされてオーバサンプリングされるアナログ−デジタル変換システムの概略図である。さらに
図１１Ｂは、図１１Ａのセンサ回路のＣＣＤ構造の上面図である。
図１２Ａは、この発明のデルタ−シグマ変調器を用いて実施される光学撮像装置の実施例のブロック図である。
図１２Ｂは、図１２Ａの撮像装置のタイミング図である。
図１３は、ＦＥＴ回路を用いる図１２Ａの撮像装置の概略図である。
図１４は、図１２Ａの光学撮像装置の実施例の代替的な構成のブロック図である。
図１５は、ＦＥＴ回路で実現されたカウンティングＡ／Ｄを用いる図１４の撮像装置の概略図である。
図１６は、ＦＥＴ回路を用いる第２の積分ループを有した代替的な光学撮像装置の実施例の概略図である。
図１７は、積分器として用いられるＦＥＴで実現されるトランスインピーダンス増幅器と、電荷ウェルで実現される残余シンクとからなる光学撮像装置の実施例の概略図である。
図１８は、フォトゲートのアレイからの入力を単一の２進ビットストリームへとマルチプレクスするためのＣＩＤ構造を用いる光学撮像器の実施例の複数個のチャネルを示す。
好ましい実施例の説明
図１は、ニューヨーク、ＩＥＥＥプレス、１９９２年、ジェームス・シー・キャンディおよびゲーバー・シー・テムズ編集の「オーバサンプリングデルタ−シグマデータコンバータ」で説明されるタイプの先行技術のオーバサンプリングＡ／Ｄ変調器２０のブロック図である。変調器２０は信号源２２からのアナログ入力に応答してビットストリーム出力２４を生成する。変調器２０は、それにアナログ入力が与えられる＋入力端子を有する減算器２８を含む。減算器２８の出力は、積分器３０を介してＮビットＡ／Ｄコンバータ３２に接続され、これが出力ビットストリーム２４を生成する。コンバータ３２の出力から減算器２８の−入力端子へのフィードバックループ３３は、ＮビットＤ／Ａコンバータ３４を含む。単一ビットコンバータ３２、３４、すなわちＮ＝１であるものを用いる変調器２０の構成は、一般にデルタ−シグマ変調器と称する。コンバータ３２および３４を含む変調器２０の部分は、量子化器２６と称することが多い。
動作において、コンバータ３２は積分器３０の出力４２に応答してビットストリーム出力２４を生成する。コンバータ３４は、出力４２のいくぶん粗いアナログ推定を含むアナログ出力４０を生成する。出力４０は減算器２８でアナログ入力２２から減算され、量子化器誤差４４を形成する。積分器３０はこの誤差４４を積分してその出力４２で時間的に積分された量子化器誤差を形成する。ループの負のフィードバックは、変調器出力２４での符号化された信号の表現の平均値が源２２からの平均アナログ入力を追従するように、時間的に積分された量子化器誤差を最小にするように作用する。
デシメータ／ローパスフィルタ５０は、変調器の粗い量子化によって生成されたノイズを除去し、ビットストリーム２４を処理してその出力５２でより低いレート（たとえばナイキストレート）での入力信号２２のより細かい概算を生成する。上述の引用文献で述べられているように、オーバサンプリング変調器は、単純で比較的許容範囲の広いアナログ構成要素を用いることができ、最新の超大型集積回路（ＶＬＳＩ）技術でのその実現を容易にしている。
この発明は、基本的なデルタ−シグマ変調器の原理がアナログ信号入力のアレイを処理するためのタイムマルチプレクスされるシステムで利用できるという認識に基づいている。この認識は、コスト、信頼性およびサイズの多大な利点を有する最新の集積回路技術で実現できるビデオ撮像装置等の種々の装置の実現の改良につながる。
ここで、タイムマルチプレクスされるアナログ−デジタル変調器６０におけるこの発明の最初の実施例を示す図２Ａに注目する。変調器６０は、変調器２０のフィードバックループ３３に類似した構成で、ＮビットＡ／Ｄコンバータ６２、ＮビットＤ／Ａコンバータ６４および減算器６６を含む。しかしながら、変調器６０の積分器はアナログメモリ７０、デマルチプレクサ７２、マルチプレクサ７４および加算器７６を含む２次フィードバックループ６８を含み、これらが併わせてサンプリングデータ積分器を形成する。
複数のアナログ信号８０は、チャネル選択およびタイミング回路８４のコマンドの下に入力マルチプレクサ８２を介して減算器６６にタイムマルチプレクスされる。チャネル選択およびタイミング８４は、デマルチプレクサ７２およびマルチプレクサ７４に、各入力信号８０についてメモリ７０内の対応する記憶位置（たとえば信号８０ａは対応する記憶位置７０ａを有する）にアクセスするように命令できる。変調器２０に類似した態様で、変調器６０の出力はデシメータ／ローパスフィルタ８６を介して処理される。
変調器６０の概念は、図２Ａと図２Ｂの変調器タイミング図とを参照して説明できる。図２Ａに示されるチャネル選択ライン９０を介して、チャネル選択およびタイミング８４は、繰返す時間シーケンスで、入力マルチプレクサ８２に信号８０ａ、８０ｂ…および８０ｍを減算器６６に送るように、かつ対応する時間シーケンスでデマルチプレクサ７２およびマルチプレクサ７４にメモリ位置７０ａ、７０ｂ…および７０ｍにアクセスするように命令できる。チャネル選択シーケンスは、図２Ｂのハイのチャネル選択信号状況９２ａ、９２ｂ…および９２ｍによって示される。
ハイの信号状況９２ａの第１の部分の間に、チャネル選択およびタイミング８４は、読出ライン９４を介して、現在メモリ位置７０ａにストアされているアナログ残余（図１の変調器２０の積分された量子化器誤差）がマルチプレクサ７４を介して加算器７６およびＡ／Ｄコンバータ６２に読出されるように命令する。Ａ／Ｄコンバータ６２およびＤ／Ａコンバータ６４は、この現在の残余の量子化された推定値を減算器６６に置き、デジタル的に符号化された表現をデシメータ８６の入力９５に置く。現在の推定値は、減算器６６で入力信号８０ａの現在の値からの差を求められて（減算されて）、現在の誤差を形成し、これが加算器７６で現在の残余と加算されて新しいアナログ残余を形成する。
ハイの信号状況９２ａの残りの部分の間、チャネル選択およびタイミング８４は、書込ライン９６を介してデマルチプレクサ７２に新しいアナログ残余をメモリ位置７０ａに書込むように命令する。図２Ｂのタイミング図において、ハイのチャネル選択信号状況９２ａの読出および書込時間部分は、図２Ａにおいて読出ライン９４および書込ライン９６に現れる読出／書込選択信号のハイ９７およびロー９８状況によって示される。新しいアナログ残余を形成して書込むためのこのプロセスは、図１の変調器２０の粗い推定減算および積分に類似している。
メモリ７０からの現在ストアされている残余の読出および新しい残余のメモリ７０への書込みを含むこの処理は、他の入力信号８０の各々についてその対応するハイチャネル選択状況９２ｂ…９２ｍの間に繰返され、その後シーケンスが繰返される。したがって、各入力信号について、変調は結果として現在のアナログ残余が新しいアナログ残余に代えられ、量子化器誤差積分の履歴をそのまま維持する。これによって、複数のアナログ入力信号８０のタイムマルチプレクスされてオーバサンプリングされるアナログ−デジタル変調が可能になる。
図２Ｂは図２Ａの変調器６０の一般的な残余読出／書込タイミング関係を示し、変調器６０によって各入力信号８０に充てられる接続時間または順序を、図示される特定のシーケンスに制限するように意図されるものではないことを理解されたい。
上述の引用文献で述べられるように、オーバサンプリングされる変調理論は、ＮビットＡ／Ｄコンバータ６２およびＤ／Ａコンバータ６４の値Ｎを高い数で選択すると所与のオーバサンプリングレートでの変調器６０によって達成される信号対ノイズ比（つまり解像度のビット数）が増大することを示す。逆に、この値を低い数（たとえば１）に選択すると、変調器６０の構造が簡略化される。
図３Ａおよび３Ｂはそれぞれ、この発明に従う、ビデオカメラ等の光学撮像装置１００の焦点面１０１と一致して設けられるように意図される別の好ましい実施例のブロック図および概略図である。図２Ａの変調器６０とは対照的に、撮像装置１００は感光性（可視、赤外および紫外を含む）画像コレクションアレイ１０２によって発生されたそのアナログ入力信号を有する。インターライン転送アレイ１０４は、これらの信号をマルチプレクスし、残余記憶アレイ１０８のカラムと関連する変調器１０６に転送する。（図示を明瞭にするために、図３Ｂの変調器１０６は図３Ａの単一変調器１０６′として図示されている）。
図３Ｂの実施例において、インターライン転送アレイ１０４は、図２Ａのマルチプレクサ８２のｍ対１マルチプレクス機能を実行するように機能する。残余記憶アレイ１０８も同様にデマルチプレクサ７２の１対ｍデマルチプレクス機能およびマルチプレクサ７４のｍ対１マルチプレクス機能を実行する。より特定的には、アレイ１０２、１０４および１０８は各々１ないしｘカラム（アレイ１０２、１０４に関しては焦点面１０１の上部に、およびアレイ１０８のカラムに沿って示される）と各カラム内のｍ要素、すなわちｍロウとが直交した関係で配置される。変調器１０６は、転送アレイ１０４の各カラムと残余記憶アレイ１０８の関連したカラムとの間に配置される。
変調器１０６を介する電荷の流れを簡単にするために、各変調器の加算器１１０および減算器１１２は、図２Ａの変調器６０のそれらの対応する位置から移されている（数学的に等価な動作）。さらに、メモリ１０８のカラムは変調器６０のように変調器フィードバックループのフィードフォワードレッグではなくフィードバックレッグに配置され、別個の記憶ウェル１０９が各変調器と関連付けられる。
アレイ１０２、１０４、および１０８ならびに記憶ウェル１０９は、好ましくは電荷制御素子（ＣＣＤ）構造に製造される。このような構造、およびそのＣＣＤウェルに沿って電荷を動かす方法は、撮像装置の分野では周知である。撮像装置１００において変調された信号は、コレクションアレイ１０２によって焦点面１０１の画素（ピクセル）に関して集められた電荷電位である。コレクションアレイ１０２は、感光性コレクションウェル１２２（コレクションの文字Ｃによっても示される）を含み、各々が異なるピクセルと関連付けられる。各ＣＣＤコレクションウェル１２２のシリコンゲート表面に現れるフォトンは、ゲート下の半導体基板におけるデプレションウェルで集められた信号電荷を発生する。
これらの光誘起された電荷は予め定められた光学フレーム時間期間（たとえば典型的なテレビシステムでは１秒の１／３０）にわたってコレクションウェル１２２に集められ、その後電荷の各カラムは隣接する転送カラムの転送ウェル１２８ａ、１２８ｂ、…１２８ｍにパラレルシフトされる。各転送カラムを形成するＣＣＤレジスタは集められた電荷電位をシリアルに下に変調器１０６へと転送する。インターライン転送アレイ１０４およびコレクションアレイ１０２のカラムは、その間での電荷のパラレルな転送を容易にするように介挿された関係で配置される。ピクセル選択およびタイミング回路１３８は、変調器１０６における変調に要求されるようにアレイ１０２、１０４および１０８のＣＣＤ構造に沿った電荷の流れを制御し、焦点面１０１からのビットストリームのエレメントのピクセル識別のためにデシメータ／ローパスフィルタ１４０にタイミングを与える。
記憶ウェル１０９および関連する記憶アレイカラム１５６に接続される変調器スイッチ１３５、１３６が図３Ｂの位置１３５′、１３６′にあるとき、転送アレイ１０４のカラム１２８からの電荷電位は、残余記憶アレイ１０８の関連するカラム１５６の出力記憶エレメント１５６ｍからの対応する現在の残余値とともに加算器１１０にシーケンシャルに与えられ得る。加算された電荷はＡ／Ｄコンバータ１４４およびＤ／Ａコンバータ１４６によって形成されるアナログ量子化器において量子化され、結果として生じる推定値は加算された電荷から減算器１１２において差を求められて、新しい残余を形成し、これは残余記憶アレイ１０８のカラム１５６の入力記憶エレメント１５６ａに移される。量子化が行なわれたとき、Ａ／Ｄコンバータ１４４は推定値をデジタル的に符号化し、焦点面１０１からデシメータ１４０に転送されるようにそれをＣＣＤレジスタ１４５に置いた。
転送アレイ１０４のカラム１２８からのｍ個の電荷電位すべてが対応する変調器１０６を介してシーケンシャルに処理された後、新しい残余値は、そこから電荷が転送された転送アレイカラム１２８のウェルに対応する残余記憶アレイカラム１５６のＣＣＤウェルにあることが明らかである。最も最近のフレーム期間の間にコレクションアレイ１０２において集められた電荷電位は、別の変調サイクルを始めるように転送アレイ１０４を介して変調器１０６へともう転送されていてもよい。
上述の変調サイクルの代替例として、転送アレイ１０４のカラム１２８からの各電荷電位が、記憶アレイ１０８の対応するカラム１５６から現在の残余とともに、対応する変調器１０６に与えられた後、スイッチ１３５、１３６は図３Ｃ（変調器１０６の１つおよび関連する残余記憶アレイカラムの概略）の位置１３５″、１３６″に置かれ得る。各電荷電位が加算器１１０に与えられたままである一方で、これは変調器を介して複数回変調され得て、その度ごとに加算器１１０に記憶ウェル１０９から現在の残余値を読出し、結果として生じる新しい残余を減算器１１２から記憶ウェル１０９に書込む。その後、この処理の最終残余が残余記憶アレイカラム１５６に置かれ得て、その際スイッチは図３Ａの位置１３５′、１３６′にあり、これは次の現在の残余を記憶アレイカラム１５６から加算器１１０にシフトする。同時に転送アレイ１０４からの次の電荷電位が変調器１０６に与えられ、スイッチは位置１３５″、１３６″に戻り、プロセスを繰返す。
これは、転送アレイ１０４のカラム１２８からの各電荷電位が複数回変調され、かつその最終残余が残余記憶アレイ１０８のカラム１５６の対応するウェルにストアされるまで続く。この態様で、より高いオーバサンプリングレートが達成されて電荷電位のデジタル表現の解像度を増す。
変調をコレクションアレイ１０２のフレーム期間に依存せずにピクセル電荷電位に関連することを可能にする上述のプロセスは、図３Ｄのタイミング図で簡単に視覚化することができ、これは図３Ｂ、図３Ｃとともに特定の電荷電位変調例を示す。図３Ｄにおいて、ピクセル選択ハイ信号状況１５０ｍ、１５０ｍ−１、…１５０ａは、フレーム期間の終わりに転送アレイウェル１２８ｍ、１２８ｍ−１、…１２８ａにコレクションアレイ１０２からパラレルシフトされた電荷電位の各々が加算器１１０に与えられる時間を示す。
スイッチ１３５、１３６のコマンド信号の信号状態１５２、１５３はそれぞれ、図３Ｃのスイッチの位置１３５″、１３６″および図３Ｂのスイッチの位置１３５′、１３６′が確立される時間を示している。さらに、読取／書込コマンドのハイの信号状態１５４およびローの信号状態１５５はそれぞれ、（記憶ウェル１０９または関連する記憶アレイカラム１５６からの）スイッチ１３６を介する加算器１１０への現在の残余の読取り、および減算器１１２からのスイッチ１３５を介する（記憶ウェル１０９または関連するカラム１５６への）新しい残余の書込みを示している。
最初は転送ウェル１２８ｍにあった電荷電位が加算器１１０に与えられ（ハイの信号状態１５０ｍ）、残余記憶アレイのウェル１５６ｍにストアされた残余が加算器１１０に書込まれると（読取信号１５４）、スイッチ１３５、１３６はそれぞれ位置１３５′、１３６′から位置１３５″、１３６″に移動し、新しい残余が記憶セル１０９に書込まれる（書込信号１５５）。
この例では、その後に残余の読取りおよび書込みのサイクルがさらに３回続く。これらのサイクルの最後の書込コマンド（書込信号１５５′）の前に、スイッチコマンドは、最後の残余が記憶ウェル１５６ａにストアされるように、スイッチを図３Ｂの１３５′、１３６′の位置に配置する状態１５３に移る。読取コマンド１５４′が終了し、これにより今述べたような変調サイクルのために記憶カラム１５６のその次の残余（最初はウェルｍ−１にあった）を加算器１１０に配置するまで、スイッチコマンドは状態１５３のままである。
図３Ｄのハイの信号状態１５０のシーケンスが続くと、ハイのピクセル選択信号１５０ａの終了時に、フレーム期間の終わりにコレクションアレイカラムから転送アレイカラム１２８にシフトされた電荷電位の各々は、残余記憶アレイカラム１５６からのその対応する残余から始まり最後の残余が記憶アレイカラム１５６の対応するウェルに戻される４つの変調サイクルを循環することが明らかであるはずである。
変調器１０６がアレイ１０２、１０４の１つのカラムに当てられる図３Ｂの構成は本発明の一実施例であって、多数の均等な構成を考案することができる（たとえば、いくつかのＣＣＤアレイカラムを１つの変調器に結合することができる）。撮像装置１００の回路を単純化するために、Ａ／Ｄコンバータ１４４およびＤ／Ａコンバータ１４６を１ビットコンバータとして構成してもよい。
焦点面１６１上に構成される別の好ましい光学撮像装置の実施例１６０は、図４Ａにブロック図で、図４Ｂに概略図で示されている。撮像装置１６０は、インターライン積分アレイ１６２が撮像装置１００のインターライン転送アレイ１０４、記憶アレイ１０８、記憶ウェル１０９および加算器１１０とそれぞれ関連する転送機能、記憶機能、および積分機能を果たすという点において主に撮像装置１００と異なっている。
撮像装置１００と同様の態様で、インターライン積分アレイ１６２および感光性コレクションアレイ１６４は、ｘ個のカラムの各々におけるｍ個のエレメントと直交して配列される。しかしながら、撮像装置１６０では、積分ウェル１６６の電荷は別の位置に送られるのではなく、その電荷に変調サイクルが行なわれ、結果として得られる新しい残余が、関連する積分ウェルに戻される。
したがって、連続するフレーム期間が終わりごとに、コレクションウェル１６８からの電荷は、空の転送ウェルからシフトされるのではなく対応する積分ウェル１６６の既存の電荷に加えられる。したがって、積分アレイ１６２は、変調残余の記憶装置としてだけではなく変調積分器としての役割をも果たす。
コレクションアレイ１６４および積分アレイ１６２のカラムは変調サイクルを介する積分アレイ１６２の電荷の循環を促進するために対によってインタリーブされる。したがって、図４Ｂからわかるように、電荷は矢印１７０によって示されるように２つの積分カラム１６９の頂部を横切り、底部にある変調器の残りを介して送られることができる。したがって、撮像装置１６０では、積分カラム１６９の対の各々と、ＮビットＡ／Ｄコンバータ１７４、ＮビットＤ／Ａコンバータ１７６および減算器１７８を含む関連する変調器部分１７２とが、変調器の各々を形成する（明瞭に図示するために図４Ａのブロック図には変調部分１７２′１つしか示していない）。
関連する対の積分アレイカラム１６９の積分された電荷が変調器部分１７２を介して処理されると、その電荷はそれぞれＮビットＡ／Ｄコンバータ１７４およびＮビットＤ／Ａコンバータ１７６において量子化され、推定値が形成され、この推定値と減算器１７８において最初の電荷との差が求められ、新しい残余が形成され、この残余が関連する積分ウェルに戻される。感光性ＣＣＤウェル１６８から集められた電荷がそれぞれ対応する積分ウェル１６６における残余と加算される連続するフレーム期間の終わりごとにこの処理は継続され、新しい残余を形成しかつそれをストアするために変調が繰返される。１対の積分カラム１６９のすべての残余の変調は、フレーム期間ごとに１回、またはアナログ−デジタル変換プロセスの解像度を向上させるためにはフレーム期間ごとに複数回終了し得る。必要なのは、電荷がコレクションアレイ１６４からシフトされる前に新しい残余がその対応する積分ウェル１６６に戻されることだけである。
撮像装置１００に関して上で述べたように、Ａ／Ｄコンバータ１７４およびＤ／Ａコンバータ１７６のビット数を所与のオーバサンプリングレートに関する信号対ノイズ比を向上させるために増加してもよく、または構造をより単純にするために減らしてもよい。ピクセル選択／タイミングエレクトロニクス１８０は、電荷をそのＣＣＤ構造に沿って移動させるためのインターライン積分アレイ１６２にタイミング信号を与え、かつ焦点面１６１からのビットストリームのエレメントを識別するためのデシメータ／ローパスフィルタ１８２にタイミング信号を与える。Ａ／Ｄコンバータ１７４からの変調されたビットストリームは、ＣＣＤレジスタ１８４によって焦点面１６１のエッジに送られる。
焦点面２０１における別の好ましい撮像装置の実施例２００は、図５に概略的に示されている。撮像装置２００は、フレーム転送／積分アレイ２０２が、図４Ｂのインターライン積分アレイ１６２の場合のようにコレクションアレイとインタリーブされるのではなく、コレクションアレイ２０４から間隔が開けられているという点において撮像装置１６０と異なる。変調サイクルの間に電荷がカラム２０６にわたって通過するのを促進するために、フレーム転送／積分アレイ２０２のカラム２０６の各々は、その一方の端部が加算器２０８を介して関連するコレクションカラム２１０に折り重ねられ接続される。
フレーム／転送アレイ２０２のウェルの現在の残余は循環され、フレーム期間の終わりごとにコレクションアレイ２０４から下方向にシフトされる対応する電荷と積分され、変調サイクルの間に、折り重ねられたカラムにわたって通過するたびに新しい残余に変調される。アナログ−デジタルコンバータ２１２からの符号化されたビットストリームは、ＣＣＤレジスタ２１４を介して焦点面２０１のエッジに送られ、その後デシメータ／ローパスフィルタ２１６に送られる。
撮像装置２００の焦点面２０１はまた、アレイ２０４にフォーカスされる画像に関連する他の信号入力を集めるための非感光性ＣＣＤウェル２２２のカラム２２０を有する（たとえば、マルチチャネルオーディオ、光強度制御）。これらの信号は、変調され、コレクションアレイ２０４の感光性ウェルからの変調とともにＣＣＤ出力レジスタ２１４にマルチプレクスされる。
これにより、焦点面２０１は、焦点面２０１に入射するエネルギパターンに応答するアナログ信号収集装置の構造を含み、撮像装置２００によってエネルギパターンがそれを表わすマルチプレクスされたビットストリームに変調される。エネルギ検出機構は、焦点面にフォーカスされる画像を受取るための感光性装置と、画像に関連する信号を受取るためのアナログ信号検出装置との組合せによって規定される。
図６は、本発明に従った（たとえば、光学撮像装置の実施例１００、１６０、２００）撮像装置２６４からのビットストリーム２６２によって表わされる画像がディスプレイ２６６においてモニタされる光学撮像装置／モニタシステム２６０をブロック図で示している。ディスプレイ２６６は、オンまたはオフに駆動でき（たとえば、エレクトロ−イルミネッセンス、液晶）かつ撮像装置２６４の焦点スクリーンの画素に従って配列される可視ディスプレイエレメントを有する如何なるディスプレイであってもよい。
ピクセルドライバ２６８はビットストリーム２６２をデコードし（撮像装置２６４における符号化と反対のプロセスである）、ディスプレイ２６６のディスプレイエレメントのタイプに適切な対応する信号２７０を与える。クロック２７２、ロウ選択回路２７４およびカラム選択回路２７６は、撮像装置２６４の焦点面の画素の電荷電位がビットストリーム２６２にマルチプレクスされた態様に従って、信号２７０をディスプレイ２６６のディスプレイエレメントにデマルチプレクスする。
各々のディスプレイエレメントの平均輝度は、ピクセルの各々に関する撮像装置のデジタル出力信号のオンおよびオフの持続時間の平均である。人間の目では６０ヘルツを上回る速さで変化する如何なるものも完全なものとして認識することができるため、（撮像装置２６４が６０ヘルツを上回る変調速度で動作していると考えると）変調されたディスプレイエレメントは一定のレベルであるようにみえる。ビットストリーム２６２は、撮像装置２６４の焦点面の画素ごとの光の強度の独自のアナログスペクトルを含む。ナイキストサンプル間隔にわたるディスプレイエレメントの平均パルス密度は、サンプリングの解像度内の撮像装置２６４の焦点面の対応の画素における平均光強度と同じである。同様の態様で、後にディスプレイモニタに適用するためにビットストリーム２６２を磁気テープに記録することができるであろう。
所与のサンプリングレートに関して信号対ノイズ比を向上させる（ビット数の解像度を向上させる）ために、本発明の教示を上述の引用例に記載されるより高次の変調フィードバックループに拡張してもよい。しかしながら、より高次のループを用いると回路がより複雑となる。
これらのループの使用法を示している本発明の一実施例は、図７のマルチプレクスされたアナログ−デジタル変調器３００のブロック図に示されている。図２Ａおよび図２Ｂの変調器６０と比較すると、変調器３００は、量子化器の推定値がＤ／Ａコンバータ３０４から減算器３０６にフィードバックされる第２のフィードバックループ３０２を有する。デマルチプレクサ３１０、メモリ３１２およびマルチプレクサ３１４は、ローカルフィードバックを加算器３１６に結合するこの第２のループのフィードフォワードレッグに配置される。タイミングの目的のために、第１のフィードバックループのデマルチプレクサ、メモリおよびマルチプレクサはフィードバックレッグに配置されている。
光学撮像装置１００の実施例の上述の説明では、アレイ１０２、１０４、１０８および記憶ウェル１０９は好ましくは電荷制御素子（ＣＣＤ）構造で製造されると述べた。次に、他の集積回路技術ではマルチプレクスされオーバサンプリングされたアナログ−デジタル変調の実施例が実現され得ることを示す。
図８は、撮像技術において典型的には焦点面アナログ読出として用いられるシステム４００の概略図である。このシステムでは、積分／ダンプ回路４０２ａは、キャパシタ４０６のバッファ処理されたソース４０４ａからの光学信号を蓄積する。キャパシタ４０６にわたって発生した電圧は、ＦＥＴソースフォロワ４０８のゲートに与えられる。
ソースフォロワ４０８は、ＦＥＴのゲート４１２に与えられるサンプリング信号４１０およびバス４１４にマルチプレクスされるサンプリングされた電圧に応答して周期的にサンプリングされる。その後キャパシタ４０６は、その次の電荷およびサンプルサイクルのためにキャパシタ４０６をクリアするリセット信号４１５をＦＥＴ４１６に与えることによって放電される。キャパシタ４０６がその次の電荷を蓄積している間に、他の信号源、たとえばソース４０４ｍがサンプリングされかつバス４１４にマルチプレクスされる。したがって、システム４００は焦点面からマルチプレクスされたアナログ出力４１８を生成する。
図８の焦点面読出装置等のマルチプレクスされたアナログサンプリング回路を、本発明に従って、図９のブロック図に示されるマルチプレクスされオーバサンプリングされたアナログ−デジタル変調器４５０と置換えることが可能である。変調器４５０では、アナログ信号４５２ａは、加算器４５６においてそれ自身と加算されるべき遅延４５４を介して信号をフィードバックすることによって積分される。積分された信号（現在の残余）は、読取信号４６５に応答してゲート４６４を介してバス４６２にその積分された信号を配置することによって周期的にＮビットＡ／Ｄ４６０にマルチプレクスされる。ＮビットＡ／Ｄ４６０は、積分された信号を表わすデジタルビットストリーム出力４６８を生成し、ＮビットＤ／Ａ４７０はフリップフロップ４６９で捕らえたビットストリーム４６８に応答してその量子化された推定値をバス４７２に置く。
量子化された推定値は、減算器４８２で、現在の残余から減算されるべき書込信号４８０によってゲート４７８を介してクロック処理され、アナログ信号４５２ａの現在の値と加算され、加算器４５６の出力において新しいアナログ残余を形成する。積分、減算およびゲーティング機能は、他のアナログ信号の各々のために設けられる回路４９０、たとえばアナログ信号４５２ｍのための回路４９０ｍを含む。これらの回路４９０の各々は、回路４９０ａに関して上で述べたようにバス４６２、４７２にタイムマルチプレクスされる。
したがって、アナログ信号４５２の各々に関して、回路４９０は、ＮビットＡ／Ｄの出力においてそれを表わすビットストリーム４６８を生成しかつ加算器４５６からの更新された残余値を生成する変調のために、ＮビットＡ／Ｄ４６０およびＮビットＤ／Ａ４７０を含むフィードバックループに周期的に接続される。
図９のマルチプレクスされオーバサンプリングされたアナログ−デジタル変調器は、たとえば、電荷変調装置（ＣＭＤ）、バルクチャージ変調装置（ＢＣＭＤ）、ベース記憶画像センサ（ＢＡＳＩＳ）、静電誘導トランジスタ（ＳＩＴ）、横（lateral）ＡＰＳ、縦（vertical）ＡＰＳ、ダブルゲートフローティングサーフィストランジスタ等の種々の集積回路技術において実現され得る。相補型金属酸化物半導体（ＣＭＯＳ）技術およびＣＣＤ／トランジスタ混合技術において実現するための特定の実施例は図１０および図１１にそれぞれ示されている。
図１０Ａは、ＮビットＡ／Ｄ５０４およびＮビットＤ／Ａ５０６を含むフィードバックループにマルチプレクスされる複数の積分／減算／ゲーティング回路５０２ａ〜５０２ｍを有するマルチプレクスされオーバサンプリングされたアナログ／デジタル変換システム５００を示している。図１０Ａに加えて、システム５００に関する以下の説明は図１０Ｂのタイミング図を参照している。回路５０２ａにおいて、アナログ信号５０８ａは、ソースフォロワ５１２によってバッファ処理される積分キャパシタ５１０に集められる。チャネル選択信号ａ〜ｍは、回路５０２に連続的に与えられる。チャネルａ選択期間の第１の部分の間、読取ａ信号５１４はハイになり、ＦＥＴ５１６を切換えて回路５０２ａをバス５１８を介してＮビットＡ／Ｄ５０４に接続する。
したがって、ＮビットＡ／Ｄ５０４は、キャパシタ５１０における電荷（現在のアナログ残余）を表わすビットストリームを出力５２２に配置する。フリップフロップ５０５によって捕らえられたビットストリームに応答して、ＮビットＡ／Ｄ５０６は、電圧Ｖｅｓｔ（量子化された推定値）をバス５２０に配置し、これにより減算キャパシタ５２４の下方の端部でこの電圧Ｖｅｓｔが利用可能となる。減算キャパシタ５２４は、ＦＥＴ５２５によって積分キャパシタ５１０に接続される。
チャネルａ選択期間の最後の部分で、書込ａ信号５２６はハイになり、これにより基準電圧ＶｒｅｆはＦＥＴ５２５のゲートに配置される。その結果、量（Ｖｅｓｔ−Ｖｒｅｆ）／Ｃ（ここで、Ｃはキャパシタ５２４のキャパシタンスである）に等しい電荷が積分キャパシタ５１０から減算される（ここで、ＦＥＴ５２５はゲートとソースとの間に電圧降下がない理想的なトランジスタであると仮定する）。パルス５２６を書込む前に、短く明瞭なパルス５２８が、減算キャパシタ５２４と並列であるゲート５３２に配置される。これにより、減算キャパシタ５２４からすべての電荷が取除かれ、それを書込パルスのために準備する。
書込ａ信号５２６および読取ａ信号５１４がともにローであれば、アナログ信号５０８ａは再びキャパシタ５１０において積分される。これにより、現在のアナログ残余の量子化された推定値が減算され、現在のアナログ信号が加えられ、キャパシタ５１０に新しいアナログ残余がストアされる。同様に、他のアナログ信号５０８ｍの各々がＮビットＡ／Ｄ５０４およびＮビットＤ／Ａコンバータ５０６にマルチプレクスされる。図１０Ａ、図１０Ｂにおいて、明瞭な信号５２８が書込信号５２６の各々が発生する前にハイとなるように、この明瞭な信号５２８は各々の回路５０２に共通であると仮定する。
図１１Ａは、マルチプレクスされオーバサンプリングされるアナログ−デジタル変調モードにおいて複数のセンサ回路６０２を組合せる活性ピクセルセンサ（ＡＰＳ）６００を示している。実施例６００は、ＣＣＤ積分および減算をＣＭＯＳサンプリング、読取およびマルチプレクシングと組合せている。
代表的なセンサ回路６０２ａでは、画像光線６０４によって生成されるアナログ信号は、充電サイクルの間にフォトゲート６０７および６０８の下のＣＣＤウェル６０５および６０６において積分される。これらのウェルは、破線で示される電位６０９によって規定される。これらの２つのウェルの積分された電荷はその後転送ゲート６１０、６１１を介して送られ、加算されてＣＣＤウェル６１２に送られ、このＣＣＤウェル６１２から、加算された電荷に比例する電圧が感知ゲート６１４およびソースフォロワ６１５を介して利用可能である（ＦＥＴ６１７のゲートを介して与えられるタイミングプリチャージ６１６はウェル６１２を作り出すために必要である）。周期的に、この電圧はマルチプレクスされ、ＦＥＴ６２０に与えられる読取コマンドによってバス６１８を介してＮビットＡ／Ｄ６１９に送られる。
図１０Ａのシステム５００と同様に、ＮビットＡ／Ｄ６１９は、加算された電荷を表わすビットストリームを出力６２６に配置する。ＮビットＤ／Ａ６２２は、フリップフロップ６２７で捕らえられたデジタル出力６２６に応答して、電圧Ｖｅｓｔをバス６２８上に置き、ＣＣＤウェル６１２において加算された電荷からの量子化された推定値の減算を可能にする。
この減算を行なうために、ＣＣＤウェル６０５、６０６は、センサ回路６０２ａのＣＣＤ構造の平面図である図１１Ｂに示されるポテンシャル障壁６３０によって分割される。ポテンシャル障壁６３０の高さは、電圧Ｖｅｓｔに比例する。信号はまた転送ゲート６１０、６１１に与えられ、この転送ゲート６１０．６１１はＣＣＤウェル６１２における加算された電荷をＣＣＤウェル６０５に流れさせ、ポテンシャル障壁にわたって流れる余分な電荷をＣＣＤウェル６０６に流れさせる。０でないデジタル出力の場合、ＣＣＤウェル６０５はその後空にされ、ドレインゲート６３４に与えられる信号によって拡散部６３２に入る。したがって、減算された（空になった）電荷は、ＮビットＡ／Ｄ６２２の出力電圧に比例する。
したがって、量子化された推定値が減算され、その次の積分サイクルの間に入力信号６０４が積分されてＣＣＤウェル６０５、６０６に送られ、新しい残余電荷が形成される。上述のようなウェル６０５、６０６および６１２の形成とそれらのウェル間の電荷の移動はＣＣＤ技術分野において周知である。
上述の説明から、マルチプレクスされオーサンプリングされたアナログ／デジタル交換に関する実施例は、ここでは、アナログ入力信号のアレイの各々（ここで用いられるようなアレイは一般に複数のもののことを指し、より特定的には、具体的にいうと、物理的な関係で配列される複数のもの、たとえば図３Ａのアレイ１０２、１０４および１０８のような直交して配列される複数のもののことを指す）のための変調積分の履歴をそのまま維持するための手段を用いるものとして開示されていることが認識されるべきである。
説明された実施例はＣＣＤ、ＣＩＤ、ＦＥＴ、電荷ウェル等を含むさまざまな回路実現例を用いて実現され得る。したがって、以下の実施例は例示的な実現例であると意図され、この発明は示される特定の回路実現例に制限されない。
図１２Ａは、光学撮像装置７００として用いられるデルタ−シグマ変調器の好ましい実施例のブロック図を示す。光学撮像装置７００は、ピクセルセンサ信号７０２を各々発生する複数個のエネルギ収集エレメント（図示せず）と、別個の各エネルギ収集エレメントに対応する各ピクセルセンサ信号７０２を処理するための複数個のピクセル処理装置７０４と、各ピクセル処理装置７０４からの信号を連続的に処理するための変換論理７０６の共通ブロックとを含む。エネルギ収集エレメントは、焦点面に入射するエネルギパターンに対応するピクセルセンサ信号７０２ａ−７０２ｍを発生するために、たとえば直交して配列されたアレイとして形成される。
撮像装置の実施例７００では、別個のピクセル処理装置、たとえば７０４ａが各エネルギ収集エレメントと関連づけられ、関連のピクセルセンサ信号、たとえば７０２ａを受信する。各ピクセル処理装置７０４は変換論理７０６の共通ブロックを時分割して、上述されたような、単一積分ループを各々有する複数個のデルタ−シグマ変調器を形成する。この時分割態様で積分ループを形成することによって、各ピクセル処理装置７０４がたとえば単一チップまたはハイブリッドとしてエネルギ収集エレメントの近くに装着されることができ、こうして撮像装置７００のコストおよびサイズを最小にする。
共通のサンプリングバス７０８がピクセル処理装置７０４の各々からのサンプリングされた信号を周期的に受信し、変換論理７０６による処理の後、１ビットデジタル信号を共通の変換信号バス７１０に戻す。付加的に、変換論理７０６は入射するエネルギパターンを表わす２進出力ビットストリーム７１２を発生する。上述されたように、各サンプルの解像度、すなわち、各ピクセルセンサ信号７０２に関連したビットの数は変換論理７０６における信号をタイミングすることによって決定されるようなオーバサンプリングの量の関数である。
各ピクセル処理装置７０４は積分器７１４、サンプラ７１６および残余シンク７１８から主としてなる。各ピクセル処理装置７０４は共通バス７０８、７１０を介して変換論理７０６の単一ブロックと通信する。変換論理７０６は主として１ビットＡ／Ｄ記憶エレメント７２０、ＮビットＡ／Ｄコンバータ７２２、デシメータ７２４、ならびにチャネル選択およびタイミングエレメント７２６からなる。
周期的に、受信されたアナログピクセルセンサ信号７０２ａは（図１２Ｂに示されるようなチャネル選択およびタイミングエレメント７２６によって発生される書込信号Ｗ1の制御のもと）残余シンク７１８によって調節されて残余信号を発生する。この残余信号は積分器７１４によって連続的に積分されて積分された残余信号７２８を形成する。チャネル選択およびタイミングエレメント７２６によって発生された選択信号Ｓ1（図１２Ｂを参照）の制御のもと、サンプラ７１６は積分された残余信号７２８とアナログ信号とを周期的に共通のサンプリングバス７０８を介して１ビットＡ／Ｄ記憶エレメント７２０にわたす。次に、チャネル選択およびタイミングエレメント７２６の制御のもと、１ビットＡ／Ｄ記憶エレメント７２０は共通のサンプリングバス７０８からのサンプリングされた積分された残余信号を予め定められたしきい値と比較し、単一ビットデジタル信号を発生する。この信号は次に残余シンク７１８への共通のコンバータ信号バス７１０上でラッチされ、与えられる。残余シンク７１８はチャネル選択およびタイミングエレメント７２６から発生したクリア信号（図１２Ｂを参照）によって既知の状態に周期的にクリアされる。その後、共通のコンバータ信号バス７１０上のデジタル信号と周期的書込信号Ｗ1とが所与のピクセルセンサ信号７０２に対して（残余シンク７１８のＡＮＤゲートによって表わされるように）一致するときは必ず、ある量の電荷が積分器７１４に蓄積されている残余値から残余シンク経路７３０を介して残余シンク７１８によって除去される。
１ビットＡ／Ｄ記憶エレメント７２０によるサンプリングと本質的に同時に、ＮビットＡ／Ｄコンバータ７２２は共通のサンプリングバス７０８上のアナログ信号をサンプリングする。次に、ＮビットＡ／Ｄコンバータ７２２はデシメータ７２４に与えられるＮビットデジタル出力７３２を発生する。処理の後、デシメータ７２４は、２進出力ビットストリーム７１２を発生する。
チャネル選択およびタイミングエレメント７２６の制御のもと、各ピクセル処理装置、すなわち、７０４ａ−７０４ｍに含まれる残余が１ビットＡ／Ｄ記憶エレメント７２０の出力に従って周期的にサンプリングされ、更新される。したがって、各々が１つのピクセルセンサ信号７０２ａ−７０２ｍに対応する複数個の積分ループが変換論理７０６の共有されるブロックを用いて形成され、結果として生じる２進出力ビットストリーム７１２はすべてのピクセルセンサ信号、すなわち７０２ａ−７０２ｍを表わす。
エレメント７２０は１ビットＡ／Ｄコンバータ記憶エレメントと称されている。しかしながら、１ビットＡ／Ｄコンバータは比較器とも説明されることができ、かつ記憶機能がフリップフロップ等で行なわれ得ることを認識されるべきである。また、図１２Ａが各サンプリングサイクルが始まる前にすべての残余シンク７１８ａ−７１８ｍをクリアする共通のクリア信号を示すが、タイミング図図１２Ｂに示されるように、別個のクリア信号が各残余シンク７１８に与えられてもよい。
図１２Ａの実施例の等価ビット解像度は、１）オーバサンプリングレートと２）ＮビットＡ／Ｄコンバータ７２２の解像度Ｎ2との２つの係数に依存する。デルタ−シグマ変調器の当業者には周知であるように、１ビットコンバータでのオーバサンプリングは等価解像度Ｎ1ビットに増大させる。たとえば、周知の方式を用いると、１６の係数によるオーバサンプリングが６ビットの解像度、すなわちＮ1＝６を発生する。このデルタ−シグマ変調器の全体の解像度はオーバサンプリング解像度とＮビットＡ／Ｄコンバータ７２２の解像度との和であり、すなわちＮ1＋Ｎ2である。たとえば、１６の係数によってオーバサンプリングされる積分ループで用いられる６ビットＡ／Ｄコンバータは１２ビットの解像度を生じる。したがって、相対的に高い精度のコンバータが相対的に低い精度のコンポーネントから形成できる。
図１３は、ＦＥＴ回路を用いる図１２Ａの光学撮像装置７００の例示的実施例を示す。この図では、概略図がこれまでに説明されたエレメント、特定的には積分器７１４、残余シンク７１８、サンプラ７１６、および１ビットＡ／Ｄ記憶エレメント７２０のために示される。当業者はこの回路がこれまでに規定された機能をいかに行なうのか理解しているので、短い説明が各回路ブロックに対して行なわれるだけである。
積分器７１４は好ましくはフィードバックループに積分キャパシタＣ1を有するトランス−インピーダンス増幅器７３４から形成される。基準電圧ＶRが既知のバイアスをピクセルセンサ信号７０２の信号ソースに与えるために選択される。残余値に対応するノード７３６がトランスインピーダンス増幅器７３４への入力で形成され、トランスインピーダンス増幅器７３４では、ピクセルセンサ信号７０２からの入力と、積分キャパシタＣ1の第１の端部と、残余シンク経路７３０が合う。
残余シンク７１８は、これまでに説明されたＡＮＤ機能を行なう二重ゲートＦＥＴ７３８、すなわち、直列の２つのＦＥＴからなり、両方のゲートＧ1およびＧ2は残余シンク７１８を能動化するために能動化されなければならない。残余シンク７１８が能動化されると、残余値ノード７３６からの電荷が予め定められた大きさのＣ2と電圧Ｖ1とによって調整されるようにキャパシタＣ2へと流れ込む。上述のように、残余シンク７１８はクリア信号の制御のもとで周期的にクリアされる。図１３に示されるように、この機能は、クリア信号を与えられるとキャパシタＣ2の電荷をシャントするクリアＦＥＴ７４０で達成される。
サンプラ７１６はサンプリングＦＥＴ７４２で形成される。サンプリングＦＥＴ７４２は、サンプリング信号、たとえばＳ1が能動化されるときは必ず、積分された残余信号７２８をトランスインピーダンス増幅器７３４から共通のサンプリングバス７０８へとわたす。
１ビットＡ／Ｄ記憶エレメント７２０は比較器７４４およびフリップフロップ７４６からなる。サンプリング信号Ｓ1が能動化されるとき、積分された残余信号７２８を表わす、共通のサンプリングバス７０８上の信号はしきい値ＶCと比較される。この比較は、チャネル選択およびタイミングエレメント７２６の制御のもとでフリップフロップ７４６によってサンプリングされる単一ビットデジタル信号７４８を生じる。したがって、このサンプリングされた比較結果はフリップフロップ７４６に記憶され、フリップフロップ７４６の出力が共通のコンバータ信号バス７１０に出力される。
図１４は、図１２Ａにこれまでに示された光学撮像装置の代替的な構成のブロック図を示す。光学撮像装置７５０において、１ビットＡ／Ｄ記憶エレメント７２０およびＮビットＡ／Ｄコンバータ７２２のこれまでに説明された機能が単一ＮビットＡ／Ｄ記憶エレメント７５２に置換わる。この構成では、（ＮビットＡ／Ｄ記憶エレメント７５２または別個のフリップフロップ等によって代替的にラッチされる）Ｎビットデジタル出力７３２からのラッチされた最上位ビット（ＭＳＢ）が共通のコンバータ信号バス７１０上のデジタル信号として用いられる。当業者は、ＮビットＡ／ＤコンバータからのＭＳＢ出力値が信号範囲の中央に設定されたしきい値を有する比較器の出力と本質的に等価であることを認識すべきである。あらゆる他の局面において、撮像装置７５０の性能および動作は撮像装置７００のそれと本質的に等価である。
図１５は、ＦＥＴ回路を用いる図１４の光学撮像装置の概略図である。図１５の回路は図１３に示されるこれまでに説明された回路として主に作用する。相違点は、各ピクセル処理装置７０４を形成する図示されたものに類似したＦＥＴ回路からのカウンティングＡ／ＤコンバータとしてのＮビットＡ／Ｄ記憶エレメント７５２の実現に向けられる。ピクセル処理装置７０４を形成する回路からのカウンティングＡ／Ｄコンバータ７５２の主な回路上の相違点は積分キャパシタＣ3にかけてリセットＦＥＴ７５４が付加された点である。リセットＦＥＴ７５４はＮビットＡ／Ｄ記憶エレメント７５２、すなわち、カウンティングＡ／Ｄコンバータのための各変換サイクルの初めで能動化される。カウントは、変換サイクルの終わりにＮビット値がカウンタ７５８に蓄積されているように、比較器７５６からカウンタ７５８に蓄積される。上述のように、このＮビット値のＭＳＢは共通のコンバータ信号バス７１０に出力され、そこで関連の残余シンク７１８によって周期的にサンプリングされる。他の局面では、カウンティングＡ／Ｄコンバータ７５２の動作は当業者には馴染み深いはずである。
カウンティングＡ／Ｄコンバータ７５２の解像度はカウンタ７５８がフルスケールのアナログ入力に対応するフルスケールデジタル値に達するのに必要なカウント数、たとえばクロックパルスに依存する。たとえば、６４カウントがフルスケール値に相当するならば、６ビットの解像度が達成される（Ｎ＝６である場合２N＝６４）。このように、多数のクロックまたはサンプルがピクセル処理装置７０４の各調節に続いてカウンティングＡ／Ｄコンバータ７５２内に存在する。したがって、図示される概略図では、６４サンプルが、残余シンク７１８を用いる残余の各調節に引続いて、Ｓ1の制御のもと、カウンティングＡ／Ｄ７５２に与えられる。上述のように、このデルタ−シグマコンバータの解像度はこれまでにＮ2と称されたこの解像度と、これまでにＮ1と称されたオーバサンプリングから生じる解像度との和によって決定される。
図１６は、ＦＥＴ回路と用いる第２の積分ループを有した代替的な光学撮像装置の実施例７６０の概略図である。具体的に、選択されたオーバサンプリングレートを動作する第２の積分ループを用いたデルタ−シグマ変調器の場合、より高い精度のデジタル値が各アナログ入力ごとに決定され得る。
図１６に示される実施例の多くが図１３を参照して既に説明されたものに非常に似通っている。しかしながら、この実施例では、第２の積分ループ処理装置７６２が、第１の積分ループ処理装置７６４、すなわち、図１３のピクセル処理装置の出力で動作するように付加されている。この実施例では、第１および第２の積分ループ処理装置７６４、７６２の両方が時分割で上述されたような共通のサンプリングバス７０８および共通のコンバータ信号バス７１０を介して変換論理７０６の共通ブロックを共有する。
図１７は、積分器７７２として用いられる、ＦＥＴで実現されるトランスインピーダンス増幅器と、チャージウェルで実現される残余シンク７７４とからなる光学撮像装置７７０を示す。撮像装置７７０において、積分器７７２はＦＥＴ７７６、７７８とＦＥＴ７７６のまわりのフィードバックループにおいて用いられる積分キャパシタＣ1とからなる。動作において、このＦＥＴで実現される積分器７７２は上述した積分器７１４として動作する。
この実施例では、電荷ウェルは残余シンク７７４を実現するために用いられる。この実施例は各ピクセル処理装置７０４に対する回路の量を最小にする傾向を有すると判断されている。電荷ウェル残余シンク７７４は、書込信号Ｗ1が転送ゲート７８４に周期的に供給されるときに電荷ウェル７８０、７８２の間で電荷を転送する。転送される電荷の量は電荷ウェル７８０、７８２の大きさに依存する。書込信号Ｗ1が転送ゲート７８４に周期的に供給されるとき、残余値ノード７３６から受取られる一定量の電荷が共通のコンバータ信号バス７１０上のデジタルフィードバック値に従って電荷ウェル７８０を介して電荷ウェル７８２へと流れる。この構成では、上述の実施例で説明されたようなクリア信号が必要とされない。代わりに、共通の信号バス７１０が０値を１ビットＡ／Ｄ記憶エレメント７２０からわたすときは必ず、転送される電荷が電荷ウェル７８２から自動的にダンプされる。したがって、チャネル選択およびタイミングエレメント７２６はこの実現例で簡略化される。
図１８は、フォトゲートのアレイからの入力を単一２進ビットストリームへとマルチプレクスするのに適合されたＣＩＤ（電荷注入装置）構造を用いる光学撮像装置８００の複数個のチャネルの１つを示す。この構成では、変換論理８０２の共通ブロックが単一の半導体チップ上に直交アレイとして好ましくは形成される複数個のＣＩＤで実施されるピクセル処理装置８０４で共有される。変換論理８０２は主として単一の共通比較器８０６、（機能が以下にさらに説明される）リセットＦＥＴ８０８、ならびにチャネル選択およびタイミングエレメント８１０からなる。
ピクセル処理装置８０４は主として、共通のサンプリングバス７０８と共通のコンバータ信号バス７１０とを介して変換論理８０２に結合された、電荷ウェルが下に形成された複数個の直列に接続されたゲートからなる。これらのゲート各々の機能は、ピクセル処理装置の各々、たとえば、８０４ａのためにチャネル選択およびタイミングエレメント８１０によって発生されるタイミング信号を示す表Ｉと関連して説明されると最もよく理解できる。
最初に、ステップ０で、バイアス信号ＰＧ１および制御信号ＰＧ２が能動化される間、フォトゲート８１２、８１４がフォトゲート８１２の下の電荷ウェル８１６とフォトゲート８１４の下の電荷ウェル８１８とにおいて光子を収集する。蓄積期間の後、ＰＧ２がステップ１で不能化され、電荷ウェル８１８から蓄積された電荷を電荷ウェル８１６へと転送させる。超過電荷がポテンシャル障壁８２０で溢れてゲート８２４の下の読出ウェル８２２に入る。ゲート８２４は、共通の比較器８０６に入力される共通のサンプリングバス７０８に結合される。共通の比較器８０６は、今まで共通のサンプリングバス７０８上にある電圧をしきい値、たとえば接地電位と比較し、比較された値ＤＯを共通のコンバータ信号バス７１０上に出力する。共通のコンバータ信号バス７１０は第１の転送ゲート８２６に直接結合される。付加的に、共通の比較器８０６の出力、すなわちＤＯは、複数個のピクセル処理装置８０４内でサンプリングされたフォトゲート８１２、８１４の各々によって受取られたエネルギの量を表わす２進出力ビットストリーム７１２を形成する。電荷ウェル８１６、８１８に初めに蓄積された電荷量に依存して、変換はステップ２（しきい値の上の蓄積された電荷）かまたはステップ２Ａ（しきい値の下の蓄積された電荷）のいずれかを続行する。蓄積された電荷がしきい値を超えない場合、処理はステップ２Ａ−６Ａを続行し、収集された光子から電荷が蓄積するのにより多くの時間を与える。
蓄積された電荷がしきい値を超え、信号ＤＯを発生する場合、処理はステップ３に進み、第２の転送ゲート８２８が信号ＴＸで能動化される。ＴＸおよびＤＯが今や能動化されているので、電荷はここで電荷ウェル８１６および８１８から基板８３０にダンプされ得る。この電荷ダンピングはＰＧ２制御信号が電荷ウェル８１６からの電荷のダンピングを能動化するときにステップ４で始まる。電荷ダンピングはＴＸが不能化されるときにステップ５で終了する。こうして、電荷ウェル８１６の容量に等しい電荷の一定量が、蓄積した残余がしきい値を超えるときにステップ５の終了によって除去されている。読出ウェル８２２の電荷は、読出ウェル８２２がリセットされるときにポテンシャル障壁７２０にかけて電荷ウェル８１６に戻される残余である。しかしながら、ステップ２Ａ−５Ａに示されるようにしきい値を超えないならば、電荷はさらに蓄積させられる。これは第１の転送ゲート８２６に対する制御信号であるＤＯが不能化されるためである。
最終ステップ、すなわちステップ６では、リセット信号がリセットＦＥＴ８０８に与えられて、各読出ウェル８２２に蓄積された電荷をウェル８１６に戻し、共通のサンプリングバス７０８をクリアする。プロセスは次のピクセル処理装置、たとえば８０４ｂに付いてステップ０を続行する。各ピクセル処理装置、すなわち８０４ａ−８０４ｍとその関連のフォトゲート８１２、８１４がサンプリングされた後、サンプリングプロセスが繰返する。したがって、出力７１２は、フォトゲートのアレイによって受取られるエネルギを表わす２進ビットストリームである。
本発明の教示によって、優れた画像品質かつ低コストであらゆるデジタルビデオカメラ／レコーダを製造することができるようになる。この教示により、ビデオ／音声検出において従来用いられてきたあらゆるアナログエレクトロニクスを、２進出力を有するモノリシックな焦点面上の撮像装置と置換えることができるようになる。
好ましい実現例では、本質的にノイズを排除して記録およびディスプレイするための画像、音声およびカメラ制御を検出しかつそれとデジタル方式で処理するためにＣＣＤ（電荷結合素子）エレクトロニクスを用いることができる。２進出力は、変調されたフラットパネルディスプレイを直接駆動するために用いることができ、またはラスタスキャンアナログディスプレイをインタフェースさせるために従来のフィルタ処理とともに用いることができる。種々の集積回路技術で他の好ましい実施例を実現することもできる。
ここに記載した本発明の好ましい実施例は例示的なものであって、均等な結果を生み出すために種々の変形例および変更例が可能であり、これらはすべて添付の請求の範囲の範囲内に含まれるものとする。
この発明は一般にアナログ−デジタル（Ａ／Ｄ）変換に関し、より特定的には、たとえば光学撮像装置におけるアナログ入力のアレイを処理してデジタル出力を生成するのに適した、マルチプレクスされてオーバサンプリングされたアナログ−デジタル変調器に関する。
発明の背景
焦点面ビデオ撮像システムにおける現在のアプローチでは、画像情報を読出すためにピクセルデータのアナログマルチプレクシングのある形態を用いる。いわゆるビデオデータレートを規定するのはこのマルチプレクシングである。放送用テレビでは、たとえば、３０ヘルツのピクセルデータレートが４メガヘルツビデオデータレートにマルチプレクスされる。この同じ状況が、ピクセルレートが通常３キロヘルツを下回りアナログマルチプレクシングが結果として生じるメガヘルツビデオレートと用いられる産業用および軍事用ビデオシステムにも存在する。
これらのマルチプレクシングのアプローチは、実際には焦点面センサと簡単には統合できない高速の回路を用いるアナログ−デジタル変換処理の使用を必要とする。さらに、これらのアプリケーションにおける典型的なＡ／Ｄコンバータは、消費者用のアプリケーションで用いるには高価すぎると一般に考えられている高速ビデオフラッシュコンバータを含む。
ニューヨーク、ＩＥＥＥプレス（IEEE Press）、１９９２年、ジェームス・シー・キャンディおよびゲーバー・シー・テムズ（James C.Candy and Gabor C.Temes）編集の「オーバサンプリングデルタ−シグマデータコンバータ」（Oversampling Delta−Sigma Data Converters）に議論されているように、より低いサンプリングレートで増大した解像度を達成するために負のフィードバックおよびデジタルフィルタ処理と組合されて高いサンプリングレートでの粗い量子化を用いる、オーバサンプリングされたアナログ−デジタル（Ａ／Ｄ）コンバータが既知である。このようなコンバータは、したがって最新の超大規模集積回路（ＶＬＳＩ）の速度および密度の利点を用い、同時に構成要素の精度に対する要件を低減することができる。
一般にデルタ−シグマ変調器として知られる１種のオーバサンプリングされるＡ／Ｄコンバータでは、アナログ入力はナイキスト周波数をはるかに上回るレートでサンプリングされ、積分器を介して量子化器に供給される。量子化された出力はフィードバックされ、入力から減じられる。このフィードバックによって、量子化された出力の平均値が平均のアナログ入力値を追従することとなる。
発明の概要
この発明は、ビデオカメラで用いれる光学撮像装置等のエネルギ撮像装置から導出されたアナログ入力のアレイを処理するのに適した低コストアナログ−デジタル（Ａ／Ｄ）変換装置に向けられる。図１から図７に対応する実施例は、親出願連続番号第０７／８８５，４７４号、現在の米国特許第５，２４８，９７１号に初めに開示される。さらなる実施例は、一部継続出願連続番号第０８／２１１，０４７号、現在の米国特許第５，５１５，０４６号における図８から図１１Ｂに対応して開示される。図１２Ａから図１８はこの出願で開示される新しい実施例に対応する。
より特定的には、この発明は、光学撮像装置の焦点面センサ上に、またはそれに隣接して置かれることが可能であり、かつタイムマルチプレクスされてオーバサンプリングされる変換技術の使用に特徴付けられるＡ／Ｄ変換装置に向けられる。
好ましい実施例に従えば、エネルギ収集エレメントのアレイはオーバサンプリングされるＡ／Ｄ変調器によってサンプリングされるアナログ信号を発生し、この変調器は各入力についてナイキストレート（ナイキストレートは対象の最高信号周波数の２倍である）をはるかに上回るレートで入力の真の値のあたりで発振する単一ビット出力を生成する。好ましくは各エネルギ収集エレメントの近くに装着された複数個のピクセル処理装置が、複数個のフィードバックループを形成するために変換論理の共通ブロックを周期的に共有する。したがって、変換論理の共通ブロックは、エネルギ収集エレメントのすべてを表わす単一ビットストリームをその出力で生成する。
好ましい実施例に従えば、撮像装置は、１）入射するエネルギの量に関連するアナログピクセル信号を各々生成できるｍ個のエネルギ収集エレメントを含み、上述のｍ個のエネルギ収集エレメントは上述の焦点面の異なった区域からエネルギをそれぞれ収集するために装着され、さらに、２）上述のピクセル信号の異なった１つを各々積分するためのｍ個の積分器と、３）上述のｍ個の積分されたピクセル信号の各々に周期的に関連づけられ、上述の積分されたピクセル信号の各々が予め定められたしきい値を超えるかどうかを示す１ビット比較信号を発生するための共通比較器と、４）上述の１ビット比較信号を周期的にサンプリングするためのタイミング回路と、５）関連する上述の１ビット比較信号のサンプルに従って上述のアナログピクセル信号の各々から電荷を周期的に除去するための電荷除去回路と、６）上述の積分されたピクセル信号の各々に関連したＮビット値を周期的に発生するための単一のＮビットＡ／Ｄコンバータと、７）上述のビットストリーム出力を発生するために上述のアナログピクセル信号の各々に関連した複数個の上述のＮビット値を生成するためのデシメータとを含む。
代替的な実施例において、単一の比較器は単一のＮビットＡ／Ｄコンバータと置き換えられ、このコンバータの最上位ビットは比較信号として用いられる。
さらなるシステムの実施例に従えば、オーバサンプリングされる変調と関連する積分機能および各アナログ残余をストアするためのアナログ記憶エレメントは、感光性アレイと密な物理的関係で配置される積分エレメント（たとえば、ＣＣＤ、ＣＩＤ、ＦＥＴ、電荷ウェル）のアレイで実現される。
この発明の新規な特徴は、添付の請求の範囲に特定的に述べられる。この発明は、添付の図面と関連して読まれれば以下の説明から最もよく理解されるであろう。
【図面の簡単な説明】
図１はアナログ信号とデシメータとの間に接続されるデルタ−シグマ変調器のブロック図である。
図２Ａは、この発明に従うマルチプレクスされてオーバサンプリングされるアナログ−デジタル変調器の好ましい実施例を示すブロック図である。
図２Ｂは、図２Ａの変調器に関連するタイミング図である。
図３Ａは、この発明に従う好ましい光学撮像装置の実施例のブロック図である。
図３Ｂは、図３Ａの撮像装置の概略図である。
図３Ｃは、図３Ｂのスイッチの別の位置を示す。
図３Ｄは、図３Ａ、３Ｂおよび３Ｃの変調器に関連するタイミング図である。
図４Ａは、別の好ましい光学撮像装置の実施例のブロック図である。
図４Ｂは、図４Ａの撮像装置の概略図である。
図５は、別の好ましい光学撮像装置の実施例の概略図である。
図６は、この発明に従う光学撮像装置およびモニタシステムのブロック図である。
図７は、別の好ましいマルチ入力アナログ−デジタルオーバサンプリング変調器の実施例のブロック図である。
図８は、典型的な焦点面アナログ読出システムの概略図である。
図９は、この発明に従うアナログ−デジタル変調器のブロック図である。
図１０Ａは、図９の変調器を組込むマルチプレクスされてオーバサンプリングされるアナログ−デジタル変換システムの概略図である。
図１０Ｂは、図１０Ａのシステムのタイミング図である。
図１１Ａは、図９の変調器を組込む別のマルチプレクスされてオーバサンプリングされるアナログ−デジタル変換システムの概略図である。さらに
図１１Ｂは、図１１Ａのセンサ回路のＣＣＤ構造の上面図である。
図１２Ａは、この発明のデルタ−シグマ変調器を用いて実施される光学撮像装置の実施例のブロック図である。
図１２Ｂは、図１２Ａの撮像装置のタイミング図である。
図１３は、ＦＥＴ回路を用いる図１２Ａの撮像装置の概略図である。
図１４は、図１２Ａの光学撮像装置の実施例の代替的な構成のブロック図である。
図１５は、ＦＥＴ回路で実現されたカウンティングＡ／Ｄを用いる図１４の撮像装置の概略図である。
図１６は、ＦＥＴ回路を用いる第２の積分ループを有した代替的な光学撮像装置の実施例の概略図である。
図１７は、積分器として用いられるＦＥＴで実現されるトランスインピーダンス増幅器と、電荷ウェルで実現される残余シンクとからなる光学撮像装置の実施例の概略図である。
図１８は、フォトゲートのアレイからの入力を単一の２進ビットストリームへとマルチプレクスするためのＣＩＤ構造を用いる光学撮像器の実施例の複数個のチャネルを示す。
好ましい実施例の説明
図１は、ニューヨーク、ＩＥＥＥプレス、１９９２年、ジェームス・シー・キャンディおよびゲーバー・シー・テムズ編集の「オーバサンプリングデルタ−シグマデータコンバータ」で説明されるタイプの先行技術のオーバサンプリングＡ／Ｄ変調器２０のブロック図である。変調器２０は信号源２２からのアナログ入力に応答してビットストリーム出力２４を生成する。変調器２０は、それにアナログ入力が与えられる＋入力端子を有する減算器２８を含む。減算器２８の出力は、積分器３０を介してＮビットＡ／Ｄコンバータ３２に接続され、これが出力ビットストリーム２４を生成する。コンバータ３２の出力から減算器２８の−入力端子へのフィードバックループ３３は、ＮビットＤ／Ａコンバータ３４を含む。単一ビットコンバータ３２、３４、すなわちＮ＝１であるものを用いる変調器２０の構成は、一般にデルタ−シグマ変調器と称する。コンバータ３２および３４を含む変調器２０の部分は、量子化器２６と称することが多い。
動作において、コンバータ３２は積分器３０の出力４２に応答してビットストリーム出力２４を生成する。コンバータ３４は、出力４２のいくぶん粗いアナログ推定を含むアナログ出力４０を生成する。出力４０は減算器２８でアナログ入力２２から減算され、量子化器誤差４４を形成する。積分器３０はこの誤差４４を積分してその出力４２で時間的に積分された量子化器誤差を形成する。ループの負のフィードバックは、変調器出力２４での符号化された信号の表現の平均値が源２２からの平均アナログ入力を追従するように、時間的に積分された量子化器誤差を最小にするように作用する。
デシメータ／ローパスフィルタ５０は、変調器の粗い量子化によって生成されたノイズを除去し、ビットストリーム２４を処理してその出力５２でより低いレート（たとえばナイキストレート）での入力信号２２のより細かい概算を生成する。上述の引用文献で述べられているように、オーバサンプリング変調器は、単純で比較的許容範囲の広いアナログ構成要素を用いることができ、最新の超大型集積回路（ＶＬＳＩ）技術でのその実現を容易にしている。
この発明は、基本的なデルタ−シグマ変調器の原理がアナログ信号入力のアレイを処理するためのタイムマルチプレクスされるシステムで利用できるという認識に基づいている。この認識は、コスト、信頼性およびサイズの多大な利点を有する最新の集積回路技術で実現できるビデオ撮像装置等の種々の装置の実現の改良につながる。
ここで、タイムマルチプレクスされるアナログ−デジタル変調器６０におけるこの発明の最初の実施例を示す図２Ａに注目する。変調器６０は、変調器２０のフィードバックループ３３に類似した構成で、ＮビットＡ／Ｄコンバータ６２、ＮビットＤ／Ａコンバータ６４および減算器６６を含む。しかしながら、変調器６０の積分器はアナログメモリ７０、デマルチプレクサ７２、マルチプレクサ７４および加算器７６を含む２次フィードバックループ６８を含み、これらが併わせてサンプリングデータ積分器を形成する。
複数のアナログ信号８０は、チャネル選択およびタイミング回路８４のコマンドの下に入力マルチプレクサ８２を介して減算器６６にタイムマルチプレクスされる。チャネル選択およびタイミング８４は、デマルチプレクサ７２およびマルチプレクサ７４に、各入力信号８０についてメモリ７０内の対応する記憶位置（たとえば信号８０ａは対応する記憶位置７０ａを有する）にアクセスするように命令できる。変調器２０に類似した態様で、変調器６０の出力はデシメータ／ローパスフィルタ８６を介して処理される。
変調器６０の概念は、図２Ａと図２Ｂの変調器タイミング図とを参照して説明できる。図２Ａに示されるチャネル選択ライン９０を介して、チャネル選択およびタイミング８４は、繰返す時間シーケンスで、入力マルチプレクサ８２に信号８０ａ、８０ｂ…および８０ｍを減算器６６に送るように、かつ対応する時間シーケンスでデマルチプレクサ７２およびマルチプレクサ７４にメモリ位置７０ａ、７０ｂ…および７０ｍにアクセスするように命令できる。チャネル選択シーケンスは、図２Ｂのハイのチャネル選択信号状況９２ａ、９２ｂ…および９２ｍによって示される。
ハイの信号状況９２ａの第１の部分の間に、チャネル選択およびタイミング８４は、読出ライン９４を介して、現在メモリ位置７０ａにストアされているアナログ残余（図１の変調器２０の積分された量子化器誤差）がマルチプレクサ７４を介して加算器７６およびＡ／Ｄコンバータ６２に読出されるように命令する。Ａ／Ｄコンバータ６２およびＤ／Ａコンバータ６４は、この現在の残余の量子化された推定値を減算器６６に置き、デジタル的に符号化された表現をデシメータ８６の入力９５に置く。現在の推定値は、減算器６６で入力信号８０ａの現在の値からの差を求められて（減算されて）、現在の誤差を形成し、これが加算器７６で現在の残余と加算されて新しいアナログ残余を形成する。
ハイの信号状況９２ａの残りの部分の間、チャネル選択およびタイミング８４は、書込ライン９６を介してデマルチプレクサ７２に新しいアナログ残余をメモリ位置７０ａに書込むように命令する。図２Ｂのタイミング図において、ハイのチャネル選択信号状況９２ａの読出および書込時間部分は、図２Ａにおいて読出ライン９４および書込ライン９６に現れる読出／書込選択信号のハイ９７およびロー９８状況によって示される。新しいアナログ残余を形成して書込むためのこのプロセスは、図１の変調器２０の粗い推定減算および積分に類似している。
メモリ７０からの現在ストアされている残余の読出および新しい残余のメモリ７０への書込みを含むこの処理は、他の入力信号８０の各々についてその対応するハイチャネル選択状況９２ｂ…９２ｍの間に繰返され、その後シーケンスが繰返される。したがって、各入力信号について、変調は結果として現在のアナログ残余が新しいアナログ残余に代えられ、量子化器誤差積分の履歴をそのまま維持する。これによって、複数のアナログ入力信号８０のタイムマルチプレクスされてオーバサンプリングされるアナログ−デジタル変調が可能になる。
図２Ｂは図２Ａの変調器６０の一般的な残余読出／書込タイミング関係を示し、変調器６０によって各入力信号８０に充てられる接続時間または順序を、図示される特定のシーケンスに制限するように意図されるものではないことを理解されたい。
上述の引用文献で述べられるように、オーバサンプリングされる変調理論は、ＮビットＡ／Ｄコンバータ６２およびＤ／Ａコンバータ６４の値Ｎを高い数で選択すると所与のオーバサンプリングレートでの変調器６０によって達成される信号対ノイズ比（つまり解像度のビット数）が増大することを示す。逆に、この値を低い数（たとえば１）に選択すると、変調器６０の構造が簡略化される。
図３Ａおよび３Ｂはそれぞれ、この発明に従う、ビデオカメラ等の光学撮像装置１００の焦点面１０１と一致して設けられるように意図される別の好ましい実施例のブロック図および概略図である。図２Ａの変調器６０とは対照的に、撮像装置１００は感光性（可視、赤外および紫外を含む）画像コレクションアレイ１０２によって発生されたそのアナログ入力信号を有する。インターライン転送アレイ１０４は、これらの信号をマルチプレクスし、残余記憶アレイ１０８のカラムと関連する変調器１０６に転送する。（図示を明瞭にするために、図３Ｂの変調器１０６は図３Ａの単一変調器１０６′として図示されている）。
図３Ｂの実施例において、インターライン転送アレイ１０４は、図２Ａのマルチプレクサ８２のｍ対１マルチプレクス機能を実行するように機能する。残余記憶アレイ１０８も同様にデマルチプレクサ７２の１対ｍデマルチプレクス機能およびマルチプレクサ７４のｍ対１マルチプレクス機能を実行する。より特定的には、アレイ１０２、１０４および１０８は各々１ないしｘカラム（アレイ１０２、１０４に関しては焦点面１０１の上部に、およびアレイ１０８のカラムに沿って示される）と各カラム内のｍ要素、すなわちｍロウとが直交した関係で配置される。変調器１０６は、転送アレイ１０４の各カラムと残余記憶アレイ１０８の関連したカラムとの間に配置される。
変調器１０６を介する電荷の流れを簡単にするために、各変調器の加算器１１０および減算器１１２は、図２Ａの変調器６０のそれらの対応する位置から移されている（数学的に等価な動作）。さらに、メモリ１０８のカラムは変調器６０のように変調器フィードバックループのフィードフォワードレッグではなくフィードバックレッグに配置され、別個の記憶ウェル１０９が各変調器と関連付けられる。
アレイ１０２、１０４、および１０８ならびに記憶ウェル１０９は、好ましくは電荷制御素子（ＣＣＤ）構造に製造される。このような構造、およびそのＣＣＤウェルに沿って電荷を動かす方法は、撮像装置の分野では周知である。撮像装置１００において変調された信号は、コレクションアレイ１０２によって焦点面１０１の画素（ピクセル）に関して集められた電荷電位である。コレクションアレイ１０２は、感光性コレクションウェル１２２（コレクションの文字Ｃによっても示される）を含み、各々が異なるピクセルと関連付けられる。各ＣＣＤコレクションウェル１２２のシリコンゲート表面に現れるフォトンは、ゲート下の半導体基板におけるデプレションウェルで集められた信号電荷を発生する。
これらの光誘起された電荷は予め定められた光学フレーム時間期間（たとえば典型的なテレビシステムでは１秒の１／３０）にわたってコレクションウェル１２２に集められ、その後電荷の各カラムは隣接する転送カラムの転送ウェル１２８ａ、１２８ｂ、…１２８ｍにパラレルシフトされる。各転送カラムを形成するＣＣＤレジスタは集められた電荷電位をシリアルに下に変調器１０６へと転送する。インターライン転送アレイ１０４およびコレクションアレイ１０２のカラムは、その間での電荷のパラレルな転送を容易にするように介挿された関係で配置される。ピクセル選択およびタイミング回路１３８は、変調器１０６における変調に要求されるようにアレイ１０２、１０４および１０８のＣＣＤ構造に沿った電荷の流れを制御し、焦点面１０１からのビットストリームのエレメントのピクセル識別のためにデシメータ／ローパスフィルタ１４０にタイミングを与える。
記憶ウェル１０９および関連する記憶アレイカラム１５６に接続される変調器スイッチ１３５、１３６が図３Ｂの位置１３５′、１３６′にあるとき、転送アレイ１０４のカラム１２８からの電荷電位は、残余記憶アレイ１０８の関連するカラム１５６の出力記憶エレメント１５６ｍからの対応する現在の残余値とともに加算器１１０にシーケンシャルに与えられ得る。加算された電荷はＡ／Ｄコンバータ１４４およびＤ／Ａコンバータ１４６によって形成されるアナログ量子化器において量子化され、結果として生じる推定値は加算された電荷から減算器１１２において差を求められて、新しい残余を形成し、これは残余記憶アレイ１０８のカラム１５６の入力記憶エレメント１５６ａに移される。量子化が行なわれたとき、Ａ／Ｄコンバータ１４４は推定値をデジタル的に符号化し、焦点面１０１からデシメータ１４０に転送されるようにそれをＣＣＤレジスタ１４５に置いた。
転送アレイ１０４のカラム１２８からのｍ個の電荷電位すべてが対応する変調器１０６を介してシーケンシャルに処理された後、新しい残余値は、そこから電荷が転送された転送アレイカラム１２８のウェルに対応する残余記憶アレイカラム１５６のＣＣＤウェルにあることが明らかである。最も最近のフレーム期間の間にコレクションアレイ１０２において集められた電荷電位は、別の変調サイクルを始めるように転送アレイ１０４を介して変調器１０６へともう転送されていてもよい。
上述の変調サイクルの代替例として、転送アレイ１０４のカラム１２８からの各電荷電位が、記憶アレイ１０８の対応するカラム１５６から現在の残余とともに、対応する変調器１０６に与えられた後、スイッチ１３５、１３６は図３Ｃ（変調器１０６の１つおよび関連する残余記憶アレイカラムの概略）の位置１３５″、１３６″に置かれ得る。各電荷電位が加算器１１０に与えられたままである一方で、これは変調器を介して複数回変調され得て、その度ごとに加算器１１０に記憶ウェル１０９から現在の残余値を読出し、結果として生じる新しい残余を減算器１１２から記憶ウェル１０９に書込む。その後、この処理の最終残余が残余記憶アレイカラム１５６に置かれ得て、その際スイッチは図３Ａの位置１３５′、１３６′にあり、これは次の現在の残余を記憶アレイカラム１５６から加算器１１０にシフトする。同時に転送アレイ１０４からの次の電荷電位が変調器１０６に与えられ、スイッチは位置１３５″、１３６″に戻り、プロセスを繰返す。
これは、転送アレイ１０４のカラム１２８からの各電荷電位が複数回変調され、かつその最終残余が残余記憶アレイ１０８のカラム１５６の対応するウェルにストアされるまで続く。この態様で、より高いオーバサンプリングレートが達成されて電荷電位のデジタル表現の解像度を増す。
変調をコレクションアレイ１０２のフレーム期間に依存せずにピクセル電荷電位に関連することを可能にする上述のプロセスは、図３Ｄのタイミング図で簡単に視覚化することができ、これは図３Ｂ、図３Ｃとともに特定の電荷電位変調例を示す。図３Ｄにおいて、ピクセル選択ハイ信号状況１５０ｍ、１５０ｍ−１、…１５０ａは、フレーム期間の終わりに転送アレイウェル１２８ｍ、１２８ｍ−１、…１２８ａにコレクションアレイ１０２からパラレルシフトされた電荷電位の各々が加算器１１０に与えられる時間を示す。
スイッチ１３５、１３６のコマンド信号の信号状態１５２、１５３はそれぞれ、図３Ｃのスイッチの位置１３５″、１３６″および図３Ｂのスイッチの位置１３５′、１３６′が確立される時間を示している。さらに、読取／書込コマンドのハイの信号状態１５４およびローの信号状態１５５はそれぞれ、（記憶ウェル１０９または関連する記憶アレイカラム１５６からの）スイッチ１３６を介する加算器１１０への現在の残余の読取り、および減算器１１２からのスイッチ１３５を介する（記憶ウェル１０９または関連するカラム１５６への）新しい残余の書込みを示している。
最初は転送ウェル１２８ｍにあった電荷電位が加算器１１０に与えられ（ハイの信号状態１５０ｍ）、残余記憶アレイのウェル１５６ｍにストアされた残余が加算器１１０に書込まれると（読取信号１５４）、スイッチ１３５、１３６はそれぞれ位置１３５′、１３６′から位置１３５″、１３６″に移動し、新しい残余が記憶セル１０９に書込まれる（書込信号１５５）。
この例では、その後に残余の読取りおよび書込みのサイクルがさらに３回続く。これらのサイクルの最後の書込コマンド（書込信号１５５′）の前に、スイッチコマンドは、最後の残余が記憶ウェル１５６ａにストアされるように、スイッチを図３Ｂの１３５′、１３６′の位置に配置する状態１５３に移る。読取コマンド１５４′が終了し、これにより今述べたような変調サイクルのために記憶カラム１５６のその次の残余（最初はウェルｍ−１にあった）を加算器１１０に配置するまで、スイッチコマンドは状態１５３のままである。
図３Ｄのハイの信号状態１５０のシーケンスが続くと、ハイのピクセル選択信号１５０ａの終了時に、フレーム期間の終わりにコレクションアレイカラムから転送アレイカラム１２８にシフトされた電荷電位の各々は、残余記憶アレイカラム１５６からのその対応する残余から始まり最後の残余が記憶アレイカラム１５６の対応するウェルに戻される４つの変調サイクルを循環することが明らかであるはずである。
変調器１０６がアレイ１０２、１０４の１つのカラムに当てられる図３Ｂの構成は本発明の一実施例であって、多数の均等な構成を考案することができる（たとえば、いくつかのＣＣＤアレイカラムを１つの変調器に結合することができる）。撮像装置１００の回路を単純化するために、Ａ／Ｄコンバータ１４４およびＤ／Ａコンバータ１４６を１ビットコンバータとして構成してもよい。
焦点面１６１上に構成される別の好ましい光学撮像装置の実施例１６０は、図４Ａにブロック図で、図４Ｂに概略図で示されている。撮像装置１６０は、インターライン積分アレイ１６２が撮像装置１００のインターライン転送アレイ１０４、記憶アレイ１０８、記憶ウェル１０９および加算器１１０とそれぞれ関連する転送機能、記憶機能、および積分機能を果たすという点において主に撮像装置１００と異なっている。
撮像装置１００と同様の態様で、インターライン積分アレイ１６２および感光性コレクションアレイ１６４は、ｘ個のカラムの各々におけるｍ個のエレメントと直交して配列される。しかしながら、撮像装置１６０では、積分ウェル１６６の電荷は別の位置に送られるのではなく、その電荷に変調サイクルが行なわれ、結果として得られる新しい残余が、関連する積分ウェルに戻される。
したがって、連続するフレーム期間が終わりごとに、コレクションウェル１６８からの電荷は、空の転送ウェルからシフトされるのではなく対応する積分ウェル１６６の既存の電荷に加えられる。したがって、積分アレイ１６２は、変調残余の記憶装置としてだけではなく変調積分器としての役割をも果たす。
コレクションアレイ１６４および積分アレイ１６２のカラムは変調サイクルを介する積分アレイ１６２の電荷の循環を促進するために対によってインタリーブされる。したがって、図４Ｂからわかるように、電荷は矢印１７０によって示されるように２つの積分カラム１６９の頂部を横切り、底部にある変調器の残りを介して送られることができる。したがって、撮像装置１６０では、積分カラム１６９の対の各々と、ＮビットＡ／Ｄコンバータ１７４、ＮビットＤ／Ａコンバータ１７６および減算器１７８を含む関連する変調器部分１７２とが、変調器の各々を形成する（明瞭に図示するために図４Ａのブロック図には変調部分１７２′１つしか示していない）。
関連する対の積分アレイカラム１６９の積分された電荷が変調器部分１７２を介して処理されると、その電荷はそれぞれＮビットＡ／Ｄコンバータ１７４およびＮビットＤ／Ａコンバータ１７６において量子化され、推定値が形成され、この推定値と減算器１７８において最初の電荷との差が求められ、新しい残余が形成され、この残余が関連する積分ウェルに戻される。感光性ＣＣＤウェル１６８から集められた電荷がそれぞれ対応する積分ウェル１６６における残余と加算される連続するフレーム期間の終わりごとにこの処理は継続され、新しい残余を形成しかつそれをストアするために変調が繰返される。１対の積分カラム１６９のすべての残余の変調は、フレーム期間ごとに１回、またはアナログ−デジタル変換プロセスの解像度を向上させるためにはフレーム期間ごとに複数回終了し得る。必要なのは、電荷がコレクションアレイ１６４からシフトされる前に新しい残余がその対応する積分ウェル１６６に戻されることだけである。
撮像装置１００に関して上で述べたように、Ａ／Ｄコンバータ１７４およびＤ／Ａコンバータ１７６のビット数を所与のオーバサンプリングレートに関する信号対ノイズ比を向上させるために増加してもよく、または構造をより単純にするために減らしてもよい。ピクセル選択／タイミングエレクトロニクス１８０は、電荷をそのＣＣＤ構造に沿って移動させるためのインターライン積分アレイ１６２にタイミング信号を与え、かつ焦点面１６１からのビットストリームのエレメントを識別するためのデシメータ／ローパスフィルタ１８２にタイミング信号を与える。Ａ／Ｄコンバータ１７４からの変調されたビットストリームは、ＣＣＤレジスタ１８４によって焦点面１６１のエッジに送られる。
焦点面２０１における別の好ましい撮像装置の実施例２００は、図５に概略的に示されている。撮像装置２００は、フレーム転送／積分アレイ２０２が、図４Ｂのインターライン積分アレイ１６２の場合のようにコレクションアレイとインタリーブされるのではなく、コレクションアレイ２０４から間隔が開けられているという点において撮像装置１６０と異なる。変調サイクルの間に電荷がカラム２０６にわたって通過するのを促進するために、フレーム転送／積分アレイ２０２のカラム２０６の各々は、その一方の端部が加算器２０８を介して関連するコレクションカラム２１０に折り重ねられ接続される。
フレーム／転送アレイ２０２のウェルの現在の残余は循環され、フレーム期間の終わりごとにコレクションアレイ２０４から下方向にシフトされる対応する電荷と積分され、変調サイクルの間に、折り重ねられたカラムにわたって通過するたびに新しい残余に変調される。アナログ−デジタルコンバータ２１２からの符号化されたビットストリームは、ＣＣＤレジスタ２１４を介して焦点面２０１のエッジに送られ、その後デシメータ／ローパスフィルタ２１６に送られる。
撮像装置２００の焦点面２０１はまた、アレイ２０４にフォーカスされる画像に関連する他の信号入力を集めるための非感光性ＣＣＤウェル２２２のカラム２２０を有する（たとえば、マルチチャネルオーディオ、光強度制御）。これらの信号は、変調され、コレクションアレイ２０４の感光性ウェルからの変調とともにＣＣＤ出力レジスタ２１４にマルチプレクスされる。
これにより、焦点面２０１は、焦点面２０１に入射するエネルギパターンに応答するアナログ信号収集装置の構造を含み、撮像装置２００によってエネルギパターンがそれを表わすマルチプレクスされたビットストリームに変調される。エネルギ検出機構は、焦点面にフォーカスされる画像を受取るための感光性装置と、画像に関連する信号を受取るためのアナログ信号検出装置との組合せによって規定される。
図６は、本発明に従った（たとえば、光学撮像装置の実施例１００、１６０、２００）撮像装置２６４からのビットストリーム２６２によって表わされる画像がディスプレイ２６６においてモニタされる光学撮像装置／モニタシステム２６０をブロック図で示している。ディスプレイ２６６は、オンまたはオフに駆動でき（たとえば、エレクトロ−イルミネッセンス、液晶）かつ撮像装置２６４の焦点スクリーンの画素に従って配列される可視ディスプレイエレメントを有する如何なるディスプレイであってもよい。
ピクセルドライバ２６８はビットストリーム２６２をデコードし（撮像装置２６４における符号化と反対のプロセスである）、ディスプレイ２６６のディスプレイエレメントのタイプに適切な対応する信号２７０を与える。クロック２７２、ロウ選択回路２７４およびカラム選択回路２７６は、撮像装置２６４の焦点面の画素の電荷電位がビットストリーム２６２にマルチプレクスされた態様に従って、信号２７０をディスプレイ２６６のディスプレイエレメントにデマルチプレクスする。
各々のディスプレイエレメントの平均輝度は、ピクセルの各々に関する撮像装置のデジタル出力信号のオンおよびオフの持続時間の平均である。人間の目では６０ヘルツを上回る速さで変化する如何なるものも完全なものとして認識することができるため、（撮像装置２６４が６０ヘルツを上回る変調速度で動作していると考えると）変調されたディスプレイエレメントは一定のレベルであるようにみえる。ビットストリーム２６２は、撮像装置２６４の焦点面の画素ごとの光の強度の独自のアナログスペクトルを含む。ナイキストサンプル間隔にわたるディスプレイエレメントの平均パルス密度は、サンプリングの解像度内の撮像装置２６４の焦点面の対応の画素における平均光強度と同じである。同様の態様で、後にディスプレイモニタに適用するためにビットストリーム２６２を磁気テープに記録することができるであろう。
所与のサンプリングレートに関して信号対ノイズ比を向上させる（ビット数の解像度を向上させる）ために、本発明の教示を上述の引用例に記載されるより高次の変調フィードバックループに拡張してもよい。しかしながら、より高次のループを用いると回路がより複雑となる。
これらのループの使用法を示している本発明の一実施例は、図７のマルチプレクスされたアナログ−デジタル変調器３００のブロック図に示されている。図２Ａおよび図２Ｂの変調器６０と比較すると、変調器３００は、量子化器の推定値がＤ／Ａコンバータ３０４から減算器３０６にフィードバックされる第２のフィードバックループ３０２を有する。デマルチプレクサ３１０、メモリ３１２およびマルチプレクサ３１４は、ローカルフィードバックを加算器３１６に結合するこの第２のループのフィードフォワードレッグに配置される。タイミングの目的のために、第１のフィードバックループのデマルチプレクサ、メモリおよびマルチプレクサはフィードバックレッグに配置されている。
光学撮像装置１００の実施例の上述の説明では、アレイ１０２、１０４、１０８および記憶ウェル１０９は好ましくは電荷制御素子（ＣＣＤ）構造で製造されると述べた。次に、他の集積回路技術ではマルチプレクスされオーバサンプリングされたアナログ−デジタル変調の実施例が実現され得ることを示す。
図８は、撮像技術において典型的には焦点面アナログ読出として用いられるシステム４００の概略図である。このシステムでは、積分／ダンプ回路４０２ａは、キャパシタ４０６のバッファ処理されたソース４０４ａからの光学信号を蓄積する。キャパシタ４０６にわたって発生した電圧は、ＦＥＴソースフォロワ４０８のゲートに与えられる。
ソースフォロワ４０８は、ＦＥＴのゲート４１２に与えられるサンプリング信号４１０およびバス４１４にマルチプレクスされるサンプリングされた電圧に応答して周期的にサンプリングされる。その後キャパシタ４０６は、その次の電荷およびサンプルサイクルのためにキャパシタ４０６をクリアするリセット信号４１５をＦＥＴ４１６に与えることによって放電される。キャパシタ４０６がその次の電荷を蓄積している間に、他の信号源、たとえばソース４０４ｍがサンプリングされかつバス４１４にマルチプレクスされる。したがって、システム４００は焦点面からマルチプレクスされたアナログ出力４１８を生成する。
図８の焦点面読出装置等のマルチプレクスされたアナログサンプリング回路を、本発明に従って、図９のブロック図に示されるマルチプレクスされオーバサンプリングされたアナログ−デジタル変調器４５０と置換えることが可能である。変調器４５０では、アナログ信号４５２ａは、加算器４５６においてそれ自身と加算されるべき遅延４５４を介して信号をフィードバックすることによって積分される。積分された信号（現在の残余）は、読取信号４６５に応答してゲート４６４を介してバス４６２にその積分された信号を配置することによって周期的にＮビットＡ／Ｄ４６０にマルチプレクスされる。ＮビットＡ／Ｄ４６０は、積分された信号を表わすデジタルビットストリーム出力４６８を生成し、ＮビットＤ／Ａ４７０はフリップフロップ４６９で捕らえたビットストリーム４６８に応答してその量子化された推定値をバス４７２に置く。
量子化された推定値は、減算器４８２で、現在の残余から減算されるべき書込信号４８０によってゲート４７８を介してクロック処理され、アナログ信号４５２ａの現在の値と加算され、加算器４５６の出力において新しいアナログ残余を形成する。積分、減算およびゲーティング機能は、他のアナログ信号の各々のために設けられる回路４９０、たとえばアナログ信号４５２ｍのための回路４９０ｍを含む。これらの回路４９０の各々は、回路４９０ａに関して上で述べたようにバス４６２、４７２にタイムマルチプレクスされる。
したがって、アナログ信号４５２の各々に関して、回路４９０は、ＮビットＡ／Ｄの出力においてそれを表わすビットストリーム４６８を生成しかつ加算器４５６からの更新された残余値を生成する変調のために、ＮビットＡ／Ｄ４６０およびＮビットＤ／Ａ４７０を含むフィードバックループに周期的に接続される。
図９のマルチプレクスされオーバサンプリングされたアナログ−デジタル変調器は、たとえば、電荷変調装置（ＣＭＤ）、バルクチャージ変調装置（ＢＣＭＤ）、ベース記憶画像センサ（ＢＡＳＩＳ）、静電誘導トランジスタ（ＳＩＴ）、横（lateral）ＡＰＳ、縦（vertical）ＡＰＳ、ダブルゲートフローティングサーフィストランジスタ等の種々の集積回路技術において実現され得る。相補型金属酸化物半導体（ＣＭＯＳ）技術およびＣＣＤ／トランジスタ混合技術において実現するための特定の実施例は図１０および図１１にそれぞれ示されている。
図１０Ａは、ＮビットＡ／Ｄ５０４およびＮビットＤ／Ａ５０６を含むフィードバックループにマルチプレクスされる複数の積分／減算／ゲーティング回路５０２ａ〜５０２ｍを有するマルチプレクスされオーバサンプリングされたアナログ／デジタル変換システム５００を示している。図１０Ａに加えて、システム５００に関する以下の説明は図１０Ｂのタイミング図を参照している。回路５０２ａにおいて、アナログ信号５０８ａは、ソースフォロワ５１２によってバッファ処理される積分キャパシタ５１０に集められる。チャネル選択信号ａ〜ｍは、回路５０２に連続的に与えられる。チャネルａ選択期間の第１の部分の間、読取ａ信号５１４はハイになり、ＦＥＴ５１６を切換えて回路５０２ａをバス５１８を介してＮビットＡ／Ｄ５０４に接続する。
したがって、ＮビットＡ／Ｄ５０４は、キャパシタ５１０における電荷（現在のアナログ残余）を表わすビットストリームを出力５２２に配置する。フリップフロップ５０５によって捕らえられたビットストリームに応答して、ＮビットＡ／Ｄ５０６は、電圧Ｖｅｓｔ（量子化された推定値）をバス５２０に配置し、これにより減算キャパシタ５２４の下方の端部でこの電圧Ｖｅｓｔが利用可能となる。減算キャパシタ５２４は、ＦＥＴ５２５によって積分キャパシタ５１０に接続される。
チャネルａ選択期間の最後の部分で、書込ａ信号５２６はハイになり、これにより基準電圧ＶｒｅｆはＦＥＴ５２５のゲートに配置される。その結果、量（Ｖｅｓｔ−Ｖｒｅｆ）／Ｃ（ここで、Ｃはキャパシタ５２４のキャパシタンスである）に等しい電荷が積分キャパシタ５１０から減算される（ここで、ＦＥＴ５２５はゲートとソースとの間に電圧降下がない理想的なトランジスタであると仮定する）。パルス５２６を書込む前に、短く明瞭なパルス５２８が、減算キャパシタ５２４と並列であるゲート５３２に配置される。これにより、減算キャパシタ５２４からすべての電荷が取除かれ、それを書込パルスのために準備する。
書込ａ信号５２６および読取ａ信号５１４がともにローであれば、アナログ信号５０８ａは再びキャパシタ５１０において積分される。これにより、現在のアナログ残余の量子化された推定値が減算され、現在のアナログ信号が加えられ、キャパシタ５１０に新しいアナログ残余がストアされる。同様に、他のアナログ信号５０８ｍの各々がＮビットＡ／Ｄ５０４およびＮビットＤ／Ａコンバータ５０６にマルチプレクスされる。図１０Ａ、図１０Ｂにおいて、明瞭な信号５２８が書込信号５２６の各々が発生する前にハイとなるように、この明瞭な信号５２８は各々の回路５０２に共通であると仮定する。
図１１Ａは、マルチプレクスされオーバサンプリングされるアナログ−デジタル変調モードにおいて複数のセンサ回路６０２を組合せる活性ピクセルセンサ（ＡＰＳ）６００を示している。実施例６００は、ＣＣＤ積分および減算をＣＭＯＳサンプリング、読取およびマルチプレクシングと組合せている。
代表的なセンサ回路６０２ａでは、画像光線６０４によって生成されるアナログ信号は、充電サイクルの間にフォトゲート６０７および６０８の下のＣＣＤウェル６０５および６０６において積分される。これらのウェルは、破線で示される電位６０９によって規定される。これらの２つのウェルの積分された電荷はその後転送ゲート６１０、６１１を介して送られ、加算されてＣＣＤウェル６１２に送られ、このＣＣＤウェル６１２から、加算された電荷に比例する電圧が感知ゲート６１４およびソースフォロワ６１５を介して利用可能である（ＦＥＴ６１７のゲートを介して与えられるタイミングプリチャージ６１６はウェル６１２を作り出すために必要である）。周期的に、この電圧はマルチプレクスされ、ＦＥＴ６２０に与えられる読取コマンドによってバス６１８を介してＮビットＡ／Ｄ６１９に送られる。
図１０Ａのシステム５００と同様に、ＮビットＡ／Ｄ６１９は、加算された電荷を表わすビットストリームを出力６２６に配置する。ＮビットＤ／Ａ６２２は、フリップフロップ６２７で捕らえられたデジタル出力６２６に応答して、電圧Ｖｅｓｔをバス６２８上に置き、ＣＣＤウェル６１２において加算された電荷からの量子化された推定値の減算を可能にする。
この減算を行なうために、ＣＣＤウェル６０５、６０６は、センサ回路６０２ａのＣＣＤ構造の平面図である図１１Ｂに示されるポテンシャル障壁６３０によって分割される。ポテンシャル障壁６３０の高さは、電圧Ｖｅｓｔに比例する。信号はまた転送ゲート６１０、６１１に与えられ、この転送ゲート６１０．６１１はＣＣＤウェル６１２における加算された電荷をＣＣＤウェル６０５に流れさせ、ポテンシャル障壁にわたって流れる余分な電荷をＣＣＤウェル６０６に流れさせる。０でないデジタル出力の場合、ＣＣＤウェル６０５はその後空にされ、ドレインゲート６３４に与えられる信号によって拡散部６３２に入る。したがって、減算された（空になった）電荷は、ＮビットＡ／Ｄ６２２の出力電圧に比例する。
したがって、量子化された推定値が減算され、その次の積分サイクルの間に入力信号６０４が積分されてＣＣＤウェル６０５、６０６に送られ、新しい残余電荷が形成される。上述のようなウェル６０５、６０６および６１２の形成とそれらのウェル間の電荷の移動はＣＣＤ技術分野において周知である。
上述の説明から、マルチプレクスされオーサンプリングされたアナログ／デジタル交換に関する実施例は、ここでは、アナログ入力信号のアレイの各々（ここで用いられるようなアレイは一般に複数のもののことを指し、より特定的には、具体的にいうと、物理的な関係で配列される複数のもの、たとえば図３Ａのアレイ１０２、１０４および１０８のような直交して配列される複数のもののことを指す）のための変調積分の履歴をそのまま維持するための手段を用いるものとして開示されていることが認識されるべきである。
説明された実施例はＣＣＤ、ＣＩＤ、ＦＥＴ、電荷ウェル等を含むさまざまな回路実現例を用いて実現され得る。したがって、以下の実施例は例示的な実現例であると意図され、この発明は示される特定の回路実現例に制限されない。
図１２Ａは、光学撮像装置７００として用いられるデルタ−シグマ変調器の好ましい実施例のブロック図を示す。光学撮像装置７００は、ピクセルセンサ信号７０２を各々発生する複数個のエネルギ収集エレメント（図示せず）と、別個の各エネルギ収集エレメントに対応する各ピクセルセンサ信号７０２を処理するための複数個のピクセル処理装置７０４と、各ピクセル処理装置７０４からの信号を連続的に処理するための変換論理７０６の共通ブロックとを含む。エネルギ収集エレメントは、焦点面に入射するエネルギパターンに対応するピクセルセンサ信号７０２ａ−７０２ｍを発生するために、たとえば直交して配列されたアレイとして形成される。
撮像装置の実施例７００では、別個のピクセル処理装置、たとえば７０４ａが各エネルギ収集エレメントと関連づけられ、関連のピクセルセンサ信号、たとえば７０２ａを受信する。各ピクセル処理装置７０４は変換論理７０６の共通ブロックを時分割して、上述されたような、単一積分ループを各々有する複数個のデルタ−シグマ変調器を形成する。この時分割態様で積分ループを形成することによって、各ピクセル処理装置７０４がたとえば単一チップまたはハイブリッドとしてエネルギ収集エレメントの近くに装着されることができ、こうして撮像装置７００のコストおよびサイズを最小にする。
共通のサンプリングバス７０８がピクセル処理装置７０４の各々からのサンプリングされた信号を周期的に受信し、変換論理７０６による処理の後、１ビットデジタル信号を共通の変換信号バス７１０に戻す。付加的に、変換論理７０６は入射するエネルギパターンを表わす２進出力ビットストリーム７１２を発生する。上述されたように、各サンプルの解像度、すなわち、各ピクセルセンサ信号７０２に関連したビットの数は変換論理７０６における信号をタイミングすることによって決定されるようなオーバサンプリングの量の関数である。
各ピクセル処理装置７０４は積分器７１４、サンプラ７１６および残余シンク７１８から主としてなる。各ピクセル処理装置７０４は共通バス７０８、７１０を介して変換論理７０６の単一ブロックと通信する。変換論理７０６は主として１ビットＡ／Ｄ記憶エレメント７２０、ＮビットＡ／Ｄコンバータ７２２、デシメータ７２４、ならびにチャネル選択およびタイミングエレメント７２６からなる。
周期的に、受信されたアナログピクセルセンサ信号７０２ａは（図１２Ｂに示されるようなチャネル選択およびタイミングエレメント７２６によって発生される書込信号Ｗ1の制御のもと）残余シンク７１８によって調節されて残余信号を発生する。この残余信号は積分器７１４によって連続的に積分されて積分された残余信号７２８を形成する。チャネル選択およびタイミングエレメント７２６によって発生された選択信号Ｓ1（図１２Ｂを参照）の制御のもと、サンプラ７１６は積分された残余信号７２８とアナログ信号とを周期的に共通のサンプリングバス７０８を介して１ビットＡ／Ｄ記憶エレメント７２０にわたす。次に、チャネル選択およびタイミングエレメント７２６の制御のもと、１ビットＡ／Ｄ記憶エレメント７２０は共通のサンプリングバス７０８からのサンプリングされた積分された残余信号を予め定められたしきい値と比較し、単一ビットデジタル信号を発生する。この信号は次に残余シンク７１８への共通のコンバータ信号バス７１０上でラッチされ、与えられる。残余シンク７１８はチャネル選択およびタイミングエレメント７２６から発生したクリア信号（図１２Ｂを参照）によって既知の状態に周期的にクリアされる。その後、共通のコンバータ信号バス７１０上のデジタル信号と周期的書込信号Ｗ1とが所与のピクセルセンサ信号７０２に対して（残余シンク７１８のＡＮＤゲートによって表わされるように）一致するときは必ず、ある量の電荷が積分器７１４に蓄積されている残余値から残余シンク経路７３０を介して残余シンク７１８によって除去される。
１ビットＡ／Ｄ記憶エレメント７２０によるサンプリングと本質的に同時に、ＮビットＡ／Ｄコンバータ７２２は共通のサンプリングバス７０８上のアナログ信号をサンプリングする。次に、ＮビットＡ／Ｄコンバータ７２２はデシメータ７２４に与えられるＮビットデジタル出力７３２を発生する。処理の後、デシメータ７２４は、２進出力ビットストリーム７１２を発生する。
チャネル選択およびタイミングエレメント７２６の制御のもと、各ピクセル処理装置、すなわち、７０４ａ−７０４ｍに含まれる残余が１ビットＡ／Ｄ記憶エレメント７２０の出力に従って周期的にサンプリングされ、更新される。したがって、各々が１つのピクセルセンサ信号７０２ａ−７０２ｍに対応する複数個の積分ループが変換論理７０６の共有されるブロックを用いて形成され、結果として生じる２進出力ビットストリーム７１２はすべてのピクセルセンサ信号、すなわち７０２ａ−７０２ｍを表わす。
エレメント７２０は１ビットＡ／Ｄコンバータ記憶エレメントと称されている。しかしながら、１ビットＡ／Ｄコンバータは比較器とも説明されることができ、かつ記憶機能がフリップフロップ等で行なわれ得ることを認識されるべきである。また、図１２Ａが各サンプリングサイクルが始まる前にすべての残余シンク７１８ａ−７１８ｍをクリアする共通のクリア信号を示すが、タイミング図図１２Ｂに示されるように、別個のクリア信号が各残余シンク７１８に与えられてもよい。
図１２Ａの実施例の等価ビット解像度は、１）オーバサンプリングレートと２）ＮビットＡ／Ｄコンバータ７２２の解像度Ｎ2との２つの係数に依存する。デルタ−シグマ変調器の当業者には周知であるように、１ビットコンバータでのオーバサンプリングは等価解像度Ｎ1ビットに増大させる。たとえば、周知の方式を用いると、１６の係数によるオーバサンプリングが６ビットの解像度、すなわちＮ1＝６を発生する。このデルタ−シグマ変調器の全体の解像度はオーバサンプリング解像度とＮビットＡ／Ｄコンバータ７２２の解像度との和であり、すなわちＮ1＋Ｎ2である。たとえば、１６の係数によってオーバサンプリングされる積分ループで用いられる６ビットＡ／Ｄコンバータは１２ビットの解像度を生じる。したがって、相対的に高い精度のコンバータが相対的に低い精度のコンポーネントから形成できる。
図１３は、ＦＥＴ回路を用いる図１２Ａの光学撮像装置７００の例示的実施例を示す。この図では、概略図がこれまでに説明されたエレメント、特定的には積分器７１４、残余シンク７１８、サンプラ７１６、および１ビットＡ／Ｄ記憶エレメント７２０のために示される。当業者はこの回路がこれまでに規定された機能をいかに行なうのか理解しているので、短い説明が各回路ブロックに対して行なわれるだけである。
積分器７１４は好ましくはフィードバックループに積分キャパシタＣ1を有するトランス−インピーダンス増幅器７３４から形成される。基準電圧ＶRが既知のバイアスをピクセルセンサ信号７０２の信号ソースに与えるために選択される。残余値に対応するノード７３６がトランスインピーダンス増幅器７３４への入力で形成され、トランスインピーダンス増幅器７３４では、ピクセルセンサ信号７０２からの入力と、積分キャパシタＣ1の第１の端部と、残余シンク経路７３０が合う。
残余シンク７１８は、これまでに説明されたＡＮＤ機能を行なう二重ゲートＦＥＴ７３８、すなわち、直列の２つのＦＥＴからなり、両方のゲートＧ1およびＧ2は残余シンク７１８を能動化するために能動化されなければならない。残余シンク７１８が能動化されると、残余値ノード７３６からの電荷が予め定められた大きさのＣ2と電圧Ｖ1とによって調整されるようにキャパシタＣ2へと流れ込む。上述のように、残余シンク７１８はクリア信号の制御のもとで周期的にクリアされる。図１３に示されるように、この機能は、クリア信号を与えられるとキャパシタＣ2の電荷をシャントするクリアＦＥＴ７４０で達成される。
サンプラ７１６はサンプリングＦＥＴ７４２で形成される。サンプリングＦＥＴ７４２は、サンプリング信号、たとえばＳ1が能動化されるときは必ず、積分された残余信号７２８をトランスインピーダンス増幅器７３４から共通のサンプリングバス７０８へとわたす。
１ビットＡ／Ｄ記憶エレメント７２０は比較器７４４およびフリップフロップ７４６からなる。サンプリング信号Ｓ1が能動化されるとき、積分された残余信号７２８を表わす、共通のサンプリングバス７０８上の信号はしきい値ＶCと比較される。この比較は、チャネル選択およびタイミングエレメント７２６の制御のもとでフリップフロップ７４６によってサンプリングされる単一ビットデジタル信号７４８を生じる。したがって、このサンプリングされた比較結果はフリップフロップ７４６に記憶され、フリップフロップ７４６の出力が共通のコンバータ信号バス７１０に出力される。
図１４は、図１２Ａにこれまでに示された光学撮像装置の代替的な構成のブロック図を示す。光学撮像装置７５０において、１ビットＡ／Ｄ記憶エレメント７２０およびＮビットＡ／Ｄコンバータ７２２のこれまでに説明された機能が単一ＮビットＡ／Ｄ記憶エレメント７５２に置換わる。この構成では、（ＮビットＡ／Ｄ記憶エレメント７５２または別個のフリップフロップ等によって代替的にラッチされる）Ｎビットデジタル出力７３２からのラッチされた最上位ビット（ＭＳＢ）が共通のコンバータ信号バス７１０上のデジタル信号として用いられる。当業者は、ＮビットＡ／ＤコンバータからのＭＳＢ出力値が信号範囲の中央に設定されたしきい値を有する比較器の出力と本質的に等価であることを認識すべきである。あらゆる他の局面において、撮像装置７５０の性能および動作は撮像装置７００のそれと本質的に等価である。
図１５は、ＦＥＴ回路を用いる図１４の光学撮像装置の概略図である。図１５の回路は図１３に示されるこれまでに説明された回路として主に作用する。相違点は、各ピクセル処理装置７０４を形成する図示されたものに類似したＦＥＴ回路からのカウンティングＡ／ＤコンバータとしてのＮビットＡ／Ｄ記憶エレメント７５２の実現に向けられる。ピクセル処理装置７０４を形成する回路からのカウンティングＡ／Ｄコンバータ７５２の主な回路上の相違点は積分キャパシタＣ3にかけてリセットＦＥＴ７５４が付加された点である。リセットＦＥＴ７５４はＮビットＡ／Ｄ記憶エレメント７５２、すなわち、カウンティングＡ／Ｄコンバータのための各変換サイクルの初めで能動化される。カウントは、変換サイクルの終わりにＮビット値がカウンタ７５８に蓄積されているように、比較器７５６からカウンタ７５８に蓄積される。上述のように、このＮビット値のＭＳＢは共通のコンバータ信号バス７１０に出力され、そこで関連の残余シンク７１８によって周期的にサンプリングされる。他の局面では、カウンティングＡ／Ｄコンバータ７５２の動作は当業者には馴染み深いはずである。
カウンティングＡ／Ｄコンバータ７５２の解像度はカウンタ７５８がフルスケールのアナログ入力に対応するフルスケールデジタル値に達するのに必要なカウント数、たとえばクロックパルスに依存する。たとえば、６４カウントがフルスケール値に相当するならば、６ビットの解像度が達成される（Ｎ＝６である場合２N＝６４）。このように、多数のクロックまたはサンプルがピクセル処理装置７０４の各調節に続いてカウンティングＡ／Ｄコンバータ７５２内に存在する。したがって、図示される概略図では、６４サンプルが、残余シンク７１８を用いる残余の各調節に引続いて、Ｓ1の制御のもと、カウンティングＡ／Ｄ７５２に与えられる。上述のように、このデルタ−シグマコンバータの解像度はこれまでにＮ2と称されたこの解像度と、これまでにＮ1と称されたオーバサンプリングから生じる解像度との和によって決定される。
図１６は、ＦＥＴ回路と用いる第２の積分ループを有した代替的な光学撮像装置の実施例７６０の概略図である。具体的に、選択されたオーバサンプリングレートを動作する第２の積分ループを用いたデルタ−シグマ変調器の場合、より高い精度のデジタル値が各アナログ入力ごとに決定され得る。
図１６に示される実施例の多くが図１３を参照して既に説明されたものに非常に似通っている。しかしながら、この実施例では、第２の積分ループ処理装置７６２が、第１の積分ループ処理装置７６４、すなわち、図１３のピクセル処理装置の出力で動作するように付加されている。この実施例では、第１および第２の積分ループ処理装置７６４、７６２の両方が時分割で上述されたような共通のサンプリングバス７０８および共通のコンバータ信号バス７１０を介して変換論理７０６の共通ブロックを共有する。
図１７は、積分器７７２として用いられる、ＦＥＴで実現されるトランスインピーダンス増幅器と、チャージウェルで実現される残余シンク７７４とからなる光学撮像装置７７０を示す。撮像装置７７０において、積分器７７２はＦＥＴ７７６、７７８とＦＥＴ７７６のまわりのフィードバックループにおいて用いられる積分キャパシタＣ1とからなる。動作において、このＦＥＴで実現される積分器７７２は上述した積分器７１４として動作する。
この実施例では、電荷ウェルは残余シンク７７４を実現するために用いられる。この実施例は各ピクセル処理装置７０４に対する回路の量を最小にする傾向を有すると判断されている。電荷ウェル残余シンク７７４は、書込信号Ｗ1が転送ゲート７８４に周期的に供給されるときに電荷ウェル７８０、７８２の間で電荷を転送する。転送される電荷の量は電荷ウェル７８０、７８２の大きさに依存する。書込信号Ｗ1が転送ゲート７８４に周期的に供給されるとき、残余値ノード７３６から受取られる一定量の電荷が共通のコンバータ信号バス７１０上のデジタルフィードバック値に従って電荷ウェル７８０を介して電荷ウェル７８２へと流れる。この構成では、上述の実施例で説明されたようなクリア信号が必要とされない。代わりに、共通の信号バス７１０が０値を１ビットＡ／Ｄ記憶エレメント７２０からわたすときは必ず、転送される電荷が電荷ウェル７８２から自動的にダンプされる。したがって、チャネル選択およびタイミングエレメント７２６はこの実現例で簡略化される。
図１８は、フォトゲートのアレイからの入力を単一２進ビットストリームへとマルチプレクスするのに適合されたＣＩＤ（電荷注入装置）構造を用いる光学撮像装置８００の複数個のチャネルの１つを示す。この構成では、変換論理８０２の共通ブロックが単一の半導体チップ上に直交アレイとして好ましくは形成される複数個のＣＩＤで実施されるピクセル処理装置８０４で共有される。変換論理８０２は主として単一の共通比較器８０６、（機能が以下にさらに説明される）リセットＦＥＴ８０８、ならびにチャネル選択およびタイミングエレメント８１０からなる。
ピクセル処理装置８０４は主として、共通のサンプリングバス７０８と共通のコンバータ信号バス７１０とを介して変換論理８０２に結合された、電荷ウェルが下に形成された複数個の直列に接続されたゲートからなる。これらのゲート各々の機能は、ピクセル処理装置の各々、たとえば、８０４ａのためにチャネル選択およびタイミングエレメント８１０によって発生されるタイミング信号を示す表Ｉと関連して説明されると最もよく理解できる。
蓄積された電荷がしきい値を超え、信号ＤＯを発生する場合、処理はステップ３に進み、第２の転送ゲート８２８が信号ＴＸで能動化される。ＴＸおよびＤＯが今や能動化されているので、電荷はここで電荷ウェル８１６および８１８から基板８３０にダンプされ得る。この電荷ダンピングはＰＧ２制御信号が電荷ウェル８１６からの電荷のダンピングを能動化するときにステップ４で始まる。電荷ダンピングはＴＸが不能化されるときにステップ５で終了する。こうして、電荷ウェル８１６の容量に等しい電荷の一定量が、蓄積した残余がしきい値を超えるときにステップ５の終了によって除去されている。読出ウェル８２２の電荷は、読出ウェル８２２がリセットされるときにポテンシャル障壁７２０にかけて電荷ウェル８１６に戻される残余である。しかしながら、ステップ２Ａ−５Ａに示されるようにしきい値を超えないならば、電荷はさらに蓄積させられる。これは第１の転送ゲート８２６に対する制御信号であるＤＯが不能化されるためである。
最終ステップ、すなわちステップ６では、リセット信号がリセットＦＥＴ８０８に与えられて、各読出ウェル８２２に蓄積された電荷をウェル８１６に戻し、共通のサンプリングバス７０８をクリアする。プロセスは次のピクセル処理装置、たとえば８０４ｂに付いてステップ０を続行する。各ピクセル処理装置、すなわち８０４ａ−８０４ｍとその関連のフォトゲート８１２、８１４がサンプリングされた後、サンプリングプロセスが繰返する。したがって、出力７１２は、フォトゲートのアレイによって受取られるエネルギを表わす２進ビットストリームである。
本発明の教示によって、優れた画像品質かつ低コストであらゆるデジタルビデオカメラ／レコーダを製造することができるようになる。この教示により、ビデオ／音声検出において従来用いられてきたあらゆるアナログエレクトロニクスを、２進出力を有するモノリシックな焦点面上の撮像装置と置換えることができるようになる。
好ましい実現例では、本質的にノイズを排除して記録およびディスプレイするための画像、音声およびカメラ制御を検出しかつそれとデジタル方式で処理するためにＣＣＤ（電荷結合素子）エレクトロニクスを用いることができる。２進出力は、変調されたフラットパネルディスプレイを直接駆動するために用いることができ、またはラスタスキャンアナログディスプレイをインタフェースさせるために従来のフィルタ処理とともに用いることができる。種々の集積回路技術で他の好ましい実施例を実現することもできる。
ここに記載した本発明の好ましい実施例は例示的なものであって、均等な結果を生み出すために種々の変形例および変更例が可能であり、これらはすべて添付の請求の範囲の範囲内に含まれるものとする。
Claims (7)
- アナログ信号のアレイを入力して、ビットストリームを発生して出力するための装置であって、
前記アナログ信号の異なった１つを各々積分するためのｍ個の積分器と、
前記ｍ個の積分された信号の各々に周期的に関連づけられ、前記積分された信号の各々が予め定められたしきい値を超えるかどうかを示す１ビット比較信号を発生するための共通の比較器と、
前記１ビット比較信号を周期的にサンプリングするためのタイミング回路と、
関連づけられた前記１ビット比較信号のサンプルに従って前記アナログ信号の各々から電荷を周期的に除去するための電荷除去回路と、
前記積分された信号の各々に関連したＮビット値を周期的に発生するための共通のＮビットＡ／Ｄコンバータと、
前記ビットストリームを発生するために、前記積分された信号の各々に関連した複数個の前記Ｎビット値を処理するためのデシメータとを含む、装置。 - 入射するエネルギの量に関連したアナログ信号を各々生成できる、前記アナログ信号のアレイを生成するためのｍ個のエネルギ収集エレメントをさらに含み、前記ｍ個のエネルギ収集エレメントは焦点面の異なった区域からエネルギをそれぞれ収集するために装着される、請求項１に記載の装置。
- 前記積分器および前記電荷除去回路は前記共通の比較器と結合して第１の積分ループを形成し、前記装置はさらに、前記共通の比較器と結合して第２の積分ループを形成する第２の組の積分器と第２の組の電荷除去回路とを含む、請求項１に記載の装置。
- アナログ信号のアレイを入力して、ビットストリームを発生して出力するための装置であって、
前記アナログ信号の異なった１つを各々積分するためのｍ個の積分器と、
前記ｍ個の積分された信号の各々を周期的にサンプリングするためのタイミング回路と、
前記積分された信号の各々のサンプルに関連したＮビット値を周期的に発生し、ストアするための共通のＮビットＡ／Ｄコンバータと、
関連した前記ストアされたＮビット値の各々の最上位ビットに従って前記アナログ信号の各々から電荷を周期的に除去するための電荷除去回路と、
前記ビットストリームを発生するために、前記積分された信号の各々と
関連した複数個の前記Ｎビット値を処理するためのデシメータとを含む、装置。 - 入射するエネルギの量に関連したアナログ信号を各々生成できる、前記アナログ信号のアレイを生成するためのｍ個のエネルギ収集エレメントをさらに含み、
前記ｍ個のエネルギ収集エレメントは焦点面の異なった区域からエネルギをそれぞれ収集するために装着される、請求項４に記載の装置。 - 前記積分器および前記電荷除去回路は前記共通のＮビットＡ／Ｄコンバータと結合して第１の積分ループを形成し、前記装置はさらに、前記共通のＮビットＡ／Ｄコンバータと結合して第２の積分ループを形成する第２の組の積分器と第２の組の電荷除去回路とを含む、請求項４に記載の装置。
- アナログ信号のアレイを入力して、ビットストリームを発生して出力するための方法であって、
前記アナログ信号の各々を積分するステップと、
共通の回路で前記ｍ個の積分された信号の各々を周期的にサンプリングして、前記積分された信号の各々が予め定められたしきい値を超えるかどうかを示す１ビット比較信号を発生するステップと、
関連した前記１ビット比較信号の周期的なサンプルに従って前記アナログ信号の各々から電荷を周期的に除去するステップと、
前記ビットストリームを発生するために、共通の回路で前記ｍ個の積分された信号の各々に周期的に関連づけられるデジタル信号をデシメータに与えるステップとを含む、方法。
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