JP3762556B2 - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特にBIP−ICの中に接合型電解効果トランジスタ(以下J−FETと呼ぶ)を形成した半導体集積回路装置に関するものである。
【0002】
【従来の技術】
J−FETは、BIP型素子に比べて入力インピーダンスが高く、MOS型FET素子に比較して静電破壊耐量が高いことから、コンデンサマイクロホン用途などに用いられている。この他にも小信号増幅用として低周波雑音が少ない事、高周波特性が良い事等の特性を有している。そして、ディスクリート型だけでなくBIP−ICに集積化されたJ−FETが開発されている。
【0003】
例えば特開昭58−197885号公報がその一例であり、図5に示す。まずP型の半導体基板1には、N型のエピタキシャル層2が積層され、この間には、N+型の埋込層3が形成されている。この埋込層3を囲むようにP+型の分離領域4がエピタキシャル層2表面から半導体基板1に貫通して形成され、島領域5を形成している。
【0004】
また島領域5の表面には、N+型のトップゲート領域6が形成され、このトップゲート領域6の下層には、P型のチャネル領域7が形成されている。前記チャネル領域の両端には、P型のソース領域8、P型のドレイン領域9が形成され、外側には高濃度のゲートコンタクト領域10が形成されている。
【0005】
更に、絶縁膜を介して、ソース電極、ドレイン電極およびゲート電極がけいせいされて、Pチャネル型のJ−FETとして構成される。
【0006】
ゲート領域にPN接合が形成されているためここを逆バイアスし、空乏層の大小によりドレイン電流の制御を行っている。
【0007】
【発明が解決しようとする課題】
しかしながら、Pチャネル型J−FETは、キャリア(ホール)のモビリティの問題から、SN比が悪い問題があった。そのため、集積回路装置であっても、SN比の良いNチャネル型のJ−FETを集積化することが望まれた。
【0008】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、第1に、島領域に形成され、ボトムゲート領域となる一導電型のウェル領域内にNチャネル型J−FETを形成することで解決するものである。
【0009】
またウェル領域の形成で、Nチャネル型J−FETが形成でき、しかもBIP−ICの中に作り込むことができる。
【0010】
更には、ウェル領域と前記ウェル領域の下層に設けられた前記逆導電型の埋込層との間に一導電型の埋込層を設けることで、逆バイアスにより発生する空乏層の形成部分を、ウェル領域と島領域との間から、逆導電型の埋込層と一導電型の埋込層との間に下降させることができ、空乏層のパンチスルーを発生しにくくしている。
【0011】
更には、NPNトランジスタのベース拡散によってJ−FETのゲート導出領域を形成し、エミッタ拡散によってソース・ドレイン領域を形成するプロセスとすることにより、簡略化した製造プロセスを確立している。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【0013】
第1工程:図1(A)参照
P型の半導体基板20を用意する。表面を熱酸化して酸化膜を形成し、ホトエッチング手法によって酸化膜に開口部分を形成する。該開口部分に露出する半導体基板20表面に、アンチモン(Sb)を拡散してN+型の埋め込み層21、22を形成する。続いて、酸化膜を形成し直し、再度ホトエッチング手法によって酸化膜に開口部分を形成し、基板20表面にボロン(B)をイオン注入してP+型の埋込層23および分離領域24を形成する。
【0014】
第2工程:図1(B)参照
続いて、前記イオン注入用の酸化膜マスクを取り除いた後、N型のエピタキシャル層25を気相成長法によって形成する。膜厚は5〜12μmとし、比抵抗ρ=5〜20Ω・cmとする。
【0015】
エピタキシャル層を形成した後、エピタキシャル層25の表面にSi酸化膜を形成し、ホトエッチング手法によって該Si酸化膜に開口部を形成する。この開口部を通してボロン(B、BF2)をイオン注入してP型のウェル領域26を形成する。そして、全体に1100℃、1〜3時間程度の熱処理を与えることにより、下側の分離領域24をエピタキシャル層25の上方に拡散させる。
【0016】
第3工程:図2(A)参照
続いて、この熱処理によりエピタキシャル層25表面に成長したSi酸化膜の上にイオン注入用のレジストマスクを形成し、上側の分離領域27に対応する部分の開口部を介してP型の不純物、ここではボロンをイオン注入する。そして前記レジストマスクを除去した後、上側と下側の分離領域24、27が結合するまで、そしてP型埋め込み層23とP型ウェル領域26とが結合するまで、同じく1100℃、1〜3時間程度の熱拡散する。分離領域24、27によって、エピタキシャル層25が接合型FET(J−FET)を形成すべき第1の領域と、NPNトランジスタを形成すべき第2の領域とに接合分離される。
【0017】
第4工程:図2(B)参照
先の熱処理によってエピタキシャル層25表面に成長したSiO2膜を除去した後、再度500Å程度のSiO2膜を付け直す。SiO2膜上にホトレジスト膜によりイオン注入用マスクを付け、NPNトランジスタのベース領域28とゲートコンタクト領域29に対応する部分を開口し、ここにベースの不純物であるボロンをイオン注入する。そしてレジストマスク除去の後、1100℃、1〜2時間の熱処理によりベース拡散を行う。ベース領域28とゲートコンタクト領域29はP型ウェル領域26よりは浅い拡散領域とし、ゲートコンタクト領域29はP型ウェル領域26とN型エピタキシャル層25とのPN接合の上部を覆うようにして配置されている。即ち、ゲートコンタクト領域29はウェル領域26の周辺部分を環状に取り囲んでいる。そして、再度イオン注入用マスクを付け直し、形成予定のエミッタ領域30、ソース領域31、ドレイン領域32およびコンタクト領域35に対応する部分を開口し、ここにN型の不純物であるヒ素またはリンをイオン注入する。
【0018】
第5工程:図3(A)参照
更に、イオン注入用レジストマスクを付け直し、形成予定のチャネル領域33に対応する部分を開口し、ここにN型の不純物であるヒ素またはリンをイオン注入し、続いて同一マスクを使ってトップゲート領域34の不純物であるP型の不純物であるボロンまたはBF2をイオン注入する。
【0019】
その後前記イオン注入用マスクを取り除き、1000℃、30〜1時間のエミッタ拡散を行ってエミッタ領域30、ソース領域31、ドレイン領域32を熱拡散すると共に、チャネル領域33とトップゲート領域34を熱拡散する。尚、エミッタ拡散の後にチャネル領域33とトップゲート領域34のイオン注入と熱処理を行っても良い。
【0020】
第6工程:図3(B)参照
最後に、エピタキシャル層表面のSiO2膜にコンタクト孔を開口し、ドレイン電極、ソース電極、ゲート電極、VCC印加用電極、エミッタ電極、ベース電極およびコレクタ電極を形成する。
【0021】
これらの工程によって製造された半導体集積回路は、分離領域24、27で分離された第1と第2の領域に、各々NPNトランジスタとJ−FET素子が形成される。J−FET素子は、ウェル領域26をボトムゲートとして構成された素子であり、ゲートコンタクト領域29はウェル領域26まで達してボトムゲートとトップゲートにゲート電位を与え、ソース・ドレイン領域31、32はチャネル領域33を貫通する深さで形成されている。
【0022】
図4にJ−FET素子の平面図を示した。ゲートコンタクト領域33は、環状の形状を有し、トップゲート領域34、チャネル領域33およびウェル領域26の周辺部分に重畳し且つウェル領域26、チャネル領域33及びトップゲート領域34よりは高不純物濃度に設計されている。これにより、各領域のPN接合がエピタキシャル層25表面に露出することを回避している。環状のゲートコンタクト領域29で囲まれた部分に、ソース領域31とドレイン領域32とが、帯状の形状で形成される。そして、ゲートコンタクト領域29を介して印加される電圧に応じて、ウェル領域26とチャネル領域33とのPN接合に形成される空乏層及びトップゲート領域34とチャネル領域33とのPN接合に形成される空乏層を制御し、もってソース領域31とドレイン領域32との間に流れるチャネル電流を制御する。また、ウェル領域26周囲のエピタキシャル層25には、N+型のコンタクト領域35により、ゲート電極に印加される電圧以上の電圧(例えば、電源電圧Vcc)を印加するか、ゲートコンタクト領域29と短絡してゲートと同電位を印加するか、接地電位(GND)を印加するか、もしくは何の電位も印加しないフローティング状態とする。ゲート電位はソース電位よりも低い電位が与えられるような回路設計がなされる。ゲート信号として例えば振幅が1V以上程度の大振幅信号が印加される場合は、VCC電位を与えて、ウェル領域26、エピタキシャル層25および分離領域24、27から成る寄生PNPトランジスタの動作を防止するのが良い。反対にゲート信号として例えば振幅がプラスマイナス0.01〜0.5V程度の微弱振幅信号が印加される場合は、エピタキシャル層25とウェル領域26との間に大電位差の逆バイアスを与えるとPN接合の暗電流によって前記微弱信号が認識できなくなる可能性がある。この場合には、エピタキシャル層25を何の電位も印加しないフローティング状態とする等の手法が好ましい。
【0023】
本発明の第1の特徴は、ウェル領域26にある。P型のウェル領域26の形成により、この領域にN型のチャネル領域33の形成が可能となり、BIP−ICの中にNチャネル型J−FETを形成できる。従って、従来ディスクリート型でしか製品化されていなかったSN比の高いNチャネル型J−FETを、1チップ集積化でき、これを使用したセット等の組立易さが向上し、コストメリットも増す。
【0024】
また第2の特徴は、P+型の埋込層23にある。例えばコンタクト領域35によってエピタキシャル層25をVCCバイアスし、ボトム/トップゲートにはVCCより低い電位を印加して逆バイアスを与えることになるが、該逆バイアスによる空乏層がエピタキシャル層25とウェル領域26との間に広がる。仮にP+型の埋込層23が省略されると、ウェル領域26の残り膜厚が少ないので、前記空乏層がチャネル領域33に到達してパンチスルーしやすくなる。本発明では、P+埋込層23を設けたことによって、空乏層がP+埋込層23とN+型の埋込層22とのPN接合に発生し、チャネル領域33からは遠くなり、パンチスルーしにくくなるので、チャネル領域33とボトムゲート(ウェル領域)26間の耐電圧特性を向上させることができる。
【0025】
加えて、NPNトランジスタのベース領域28の形成と同時的にゲートコンタクト領域29を形成することによって、製造工程の共用化を測ることが可能である。そして、ゲートコンタクト領域29を、ウェル領域26、チャネル領域33、およびトップゲート領域34が形成するPN接合の端部に重畳させることによって、エピタキシャル層25表面(Si酸化膜との界面)にこれらのPN接合を露出させることが無く、該Si酸化膜との界面に起因するリーク電流の発生を防止できる。
【0026】
更に、エミッタ領域30の形成と同時的にソース・ドレイン領域31、32をも形成する事によって、更なる製造工程の簡素化をも図ることができる。
【0027】
【発明の効果】
本発明によれば、ボトムゲートとなる一導電型のウェル領域内にNチャネル型J−FETを形成することにより、SN比の優れたNチャネル型のJ−FETを、BIP−ICの中に作り込むことができる利点を有する。
【0028】
更には、ウェル領域の下層に一導電型の埋込層を設けることで、逆バイアスにより発生する空乏層の形成部分をチャネル領域33から遠方に遠ざけることができ、空乏層のパンチスルーが発生しにくく、チャネルとボトムゲート間の耐電圧特性を向上させることができる。
【0029】
更に、NPNトランジスタの各領域の形成によってゲートコンタクト領域29とソース・ドレイン領域31、32を形成することにより、製造工程の簡素化を図ることができる利点を有するものである。
【図面の簡単な説明】
【図1】本発明を説明する為の断面図である。
【図2】本発明を説明する為の断面図である。
【図3】本発明を説明する為の断面図である。
【図4】本発明を説明する為の平面図である。
【図5】従来の半導体集積回路装置を説明する断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device in which a junction field effect transistor (hereinafter referred to as J-FET) is formed in a BIP-IC.
[0002]
[Prior art]
J-FETs have high input impedance compared to BIP type elements and high electrostatic breakdown resistance compared to MOS type FET elements, and are therefore used for condenser microphone applications and the like. In addition, it has characteristics such as low low frequency noise and good high frequency characteristics for small signal amplification. In addition to the discrete type, a J-FET integrated in a BIP-IC has been developed.
[0003]
For example, Japanese Patent Laid-Open No. 58-197885 is an example, which is shown in FIG. First, an N type
[0004]
Further, an N + type top gate region 6 is formed on the surface of the
[0005]
Further, the source electrode, the drain electrode, and the gate electrode are connected via the insulating film, so that a P-channel J-FET is configured.
[0006]
Since a PN junction is formed in the gate region, this is reverse-biased and the drain current is controlled by the size of the depletion layer.
[0007]
[Problems to be solved by the invention]
However, the P-channel J-FET has a problem in that the S / N ratio is poor due to the problem of carrier (hole) mobility. Therefore, it has been desired to integrate N-channel J-FETs having a good SN ratio even in an integrated circuit device.
[0008]
[Means for Solving the Problems]
The present invention has been made in view of the above-mentioned problems. First, the problem is solved by forming an N-channel type J-FET in a well region of one conductivity type formed in an island region and serving as a bottom gate region. is there.
[0009]
Further, by forming the well region, an N-channel J-FET can be formed and can be formed in the BIP-IC.
[0010]
Furthermore, by providing a one conductivity type buried layer between the well region and the reverse conductivity type buried layer provided in the lower layer of the well region, a depletion layer forming portion generated by a reverse bias is reduced. In addition, it can be lowered between the reverse conductivity type buried layer and the one conductivity type buried layer from between the well region and the island region, thereby making it difficult for punch-through of the depletion layer to occur.
[0011]
Further, a simplified manufacturing process is established by forming a gate lead-out region of the J-FET by base diffusion of an NPN transistor and forming a source / drain region by emitter diffusion.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0013]
First step: A P-
[0014]
Second Step: See FIG. 1 (B) Subsequently, after removing the oxide film mask for ion implantation, an N-type epitaxial layer 25 is formed by vapor phase growth. The film thickness is 5 to 12 μm and the specific resistance ρ is 5 to 20 Ω · cm.
[0015]
After forming the epitaxial layer, a Si oxide film is formed on the surface of the epitaxial layer 25, and an opening is formed in the Si oxide film by a photoetching technique. Boron (B, BF2) is ion-implanted through this opening to form a P-
[0016]
Third Step: See FIG. 2A. Subsequently, a resist mask for ion implantation is formed on the Si oxide film grown on the surface of the epitaxial layer 25 by this heat treatment, and a portion corresponding to the
[0017]
Fourth step: After removing the
[0018]
Fifth step: see FIG. 3 (A) Further, a resist mask for ion implantation is reattached, a portion corresponding to the
[0019]
Thereafter, the mask for ion implantation is removed, and emitter diffusion is performed at 1000 ° C. for 30 to 1 hour to thermally diffuse the
[0020]
Step 6: See FIG. 3B. Finally, a contact hole is opened in the SiO2 film on the surface of the epitaxial layer, and a drain electrode, a source electrode, a gate electrode, a VCC application electrode, an emitter electrode, a base electrode, and a collector electrode are formed. To do.
[0021]
In the semiconductor integrated circuit manufactured by these steps, an NPN transistor and a J-FET element are formed in the first and second regions separated by the
[0022]
FIG. 4 shows a plan view of the J-FET element. The
[0023]
The first feature of the present invention is in the
[0024]
The second feature is in the P + type buried layer 23. For example, the epitaxial layer 25 is VCC biased by the
[0025]
In addition, by forming the
[0026]
Further, by forming the source /
[0027]
【The invention's effect】
According to the present invention, an N-channel J-FET having an excellent S / N ratio is formed in a BIP-IC by forming an N-channel J-FET in a well region of one conductivity type serving as a bottom gate. Has the advantage of being built in.
[0028]
Furthermore, by providing a buried layer of one conductivity type in the lower layer of the well region, the portion where the depletion layer is formed due to the reverse bias can be moved away from the
[0029]
Further, by forming the
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining the present invention.
FIG. 2 is a cross-sectional view for explaining the present invention.
FIG. 3 is a cross-sectional view for explaining the present invention.
FIG. 4 is a plan view for explaining the present invention.
FIG. 5 is a cross-sectional view illustrating a conventional semiconductor integrated circuit device.
Claims (2)
前記N型の埋込層上にP型の埋込層を形成する工程と、
前記P型の半導体基板にN型のエピタキシャル層を形成する工程と、
前記エピタキシャル層にP型のウェル領域を形成する工程と、
前記ウェル領域の表面に、前記ゲートコンタクト領域を前記ウェル領域と前記エピタキシャル層との境界部に重畳するように環状のP型の前記ゲートコンタクト領域を形成する工程と、
前記ウェル領域の表面で、前記ゲートコンタクト領域で囲まれる領域内にN型のソース・ドレイン領域を形成する工程と、
前記ウェル領域の表面に、N型のチャネル領域を、前N型のチャネル領域端部が前記ゲートコンタクト領域に重畳するように形成する工程と、
前記チャネル領域の表面に、P型のトップゲート領域を、前記P型のトップゲート領域の端部が前記ゲートコンタクト領域に重畳するように形成する工程と、を具備することを特徴とする半導体集積回路装置の製造方法。Forming an N-type buried layer on the surface of a P-type semiconductor substrate;
Forming a P-type buried layer on the N-type buried layer;
Forming an N-type epitaxial layer on the P-type semiconductor substrate;
Forming a P-type well region in the epitaxial layer;
Forming an annular P-type gate contact region on the surface of the well region so as to overlap the gate contact region on the boundary between the well region and the epitaxial layer;
Forming an N-type source / drain region in a region surrounded by the gate contact region on the surface of the well region;
Forming an N-type channel region on the surface of the well region such that an end of the previous N-type channel region overlaps the gate contact region;
Forming a P-type top gate region on the surface of the channel region so that an end of the P-type top gate region overlaps the gate contact region. A method of manufacturing a circuit device.
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