JP3753069B2 - ボールグリッドアレイ及びその端子構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はボールグリッドアレイ及びその端子構造に関し、特にボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に搭載された半導体チップの高速化に適した端子構造に関する。
【０００２】
【従来の技術】
従来、ボールグリッドアレイにおいては、一般に、セラミックまたはプラスチックのプリント配線基板に半導体チップを搭載して封止し、そのプリント配線基板の裏面に、外部端子となる金属ボール（はんだボール）を格子状に配置している。
【０００３】
上記のボールグリッドアレイについては、はんだ寿命を長くすることを目的とした技術が、特開平７−３２１２４７号公報や特開２０００−５８７００号公報等に開示されている。
【０００４】
【発明が解決しようとする課題】
上述した従来のボールグリッドアレイでは、それに搭載された半導体チップの高速化、つまり外部に対する信号伝達の高速化を図るのに、はんだボールのボール径を小型にするのが有利であるが、全てのはんだボールを小型化すると、はんだボールの機械的強度が低下するという問題がある。この問題は上記の公報に記載された技術でも生ずる問題である。
【０００５】
そこで、本発明の目的は上記の問題点を解消し、機械的強度を低下させることなく、良好な高周波伝達特性を得ることができるボールグリッドアレイ及びその端子構造を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるボールグリッドアレイは、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイであって、
各々ボール径の異なる第１及び第２のはんだボールを混在させて配置し、
前記第１及び第２のはんだボールのボール径の差による段差を吸収する突出部を含み、
前記ボール径の大きい前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第１のはんだボールよりも前記ボール径の小さい前記第２のはんだボールを配置している。
【０００７】
本発明によるボールグリッドアレイの端子構造は、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイの端子構造であって、
第１のはんだボールと、前記第１のはんだボールよりもボール径の小さい第２のはんだボールとを混在させて配置し、
前記第１及び第２のはんだボールの前記ボール径の差による段差を吸収する突出部を含み、
前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第２のはんだボールを配置している。
【０００８】
すなわち、本発明のボールグリッドアレイは、ボールグリッドアレイの外部端子となるはんだボールの一部にそのボール径の小さいはんだボールを混在させることを特徴としている。
【０００９】
また、本発明のボールグリッドアレイでは、ボール径の大きいはんだボールとボール径の小さいはんだボールとの差によるアレイ裏面に対向する融着面の段差を吸収するための形状をとっている。つまり、ボール径の小さいはんだボールの配置位置に突出部を設けたり、あるいはボール径の大きいはんだボールの配置位置に凹部を設けることで、ボール径の違いによるアレイ裏面に対向する融着面の段差をなくしている。
【００１０】
このような端子構造とすることで、ボール径の小さいはんだボールによって、良好な高周波伝達特性を得ることが可能となる。この場合、はんだボールの機械的強度はボール径の大きいはんだボールによって保証されることとなる。
【００１１】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるボールグリッドアレイの底面図であり、図２は本発明の一実施例によるボールグリッドアレイの断面図である。これら図１及び図２において、ボールグリッドアレイ１の裏面には外部端子となる第１のはんだボール２と第２のはんだボール３とが格子状に配置されている。
【００１２】
すなわち、ボールグリッドアレイ１の裏面には、その外周から２列にわたって配置された第１のはんだボール２と、第１のはんだボール２よりもボール径の小さくかつ第１のはんだボール２の内側に配置された第２のはんだボール３とが配設されている。この場合、第１のはんだボール２のピッチ（ボール相互の中心間距離）に比べ、第２のはんだボール３のピッチは小さくとっている。
【００１３】
また、ボールグリッドアレイ１の裏面には第１のはんだボール２と第２のはんだボール３とのボール径の違いによる段差を吸収するための突出部４が第２のはんだボール３の配設位置に設けられている。これによって、ボールグリッドアレイ１の裏面に対向する第１のはんだボール２及び第２のはんだボール３の融着面（図示せず）に対する高低差が吸収されることとなる。
【００１４】
図３は本発明の一実施例によるボールグリッドアレイ１のプリント基板への搭載例を示す断面図であり、図４は図３のＡ部の拡大図である。これら図３及び図４を参照して本発明の一実施例によるボールグリッドアレイ１の動作について説明する。
【００１５】
ボールグリッドアレイ１を搭載するプリント基板５上の部品パッドの大きさははんだボールの大きさに追従するため、第１のはんだボール２と接続される第１の部品パッド６に比べ、第２のはんだボール３と接続される第２の部品パッド７の大きさは小さくすることができる。
【００１６】
第１の部品パッド６及び第２の部品パッド７には面積に比例した寄生容量が付くため、第１の部品パッド６に付いた第１の寄生容量８に比べ、第２の部品パッド７に付いた第２の寄生容量９は面積の少ない分だけその容量が小さくなる。
【００１７】
したがって、第２の部品パッド７はその寄生容量が小さい分だけ、高周波信号の伝達に有利となるので、第２のはんだボール３によって良好な高周波伝達特性が得られるという効果が得られる。
【００１８】
また、本実施例では、第２のはんだボール３に比べて屈強な第１のはんだボール２で力の掛かりやすい外周部を囲っているため、はんだボール全てを小型化した場合に比べて機械的強度の信頼性が増すという効果も得られる。
【００１９】
図５は本発明の他の実施例によるボールグリッドアレイの底面図である。図５において、本発明の他の実施例によるボールグリッドアレイ１は第２のはんだボール３のピッチ（ボール相互の中心間距離）を第１のはんだボール２のピッチと同寸にとっている以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２０】
この場合、本発明の他の実施例によるボールグリッドアレイ１は、第２のはんだボール３のピッチが異なる以外、同様の配置構成となっているので、上述した本発明の一実施例による効果と同様の効果が得られる。
【００２１】
図６は本発明の別の実施例によるボールグリッドアレイの底面図である。図６において、本発明の別の実施例によるボールグリッドアレイ１は第２のはんだボール３を外周部に割り付けた以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２２】
この場合、本発明の別の実施例によるボールグリッドアレイ１では、第２のはんだボール３に比べて屈強な第１のはんだボール２がエの字状に配置され、第１のはんだボール２が配置されない部分に第２のはんだボール３が配置されるので、その効果は本発明の一実施例と同様である。
【００２３】
図７は本発明のさらに別の実施例によるボールグリッドアレイの底面図であり、図８は本発明のさらに別の実施例によるボールグリッドアレイの断面図である。これら図７及び図８において、本発明のさらに別の実施例によるボールグリッドアレイ１は第１のはんだボール２をへこませた凹部１０に取り付けた以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２４】
この場合、第１のはんだボール２は第２のボール３を挟み込むように配置され、つまり第２のはんだボール３の配置領域の長手方向と平行にかつ当該配置領域の両側に第１のはんだボール２が配置され、２か所の凹部１０にそれぞれ取り付けられている。また、凹部１０はボールグリッドアレイ１の裏面において、第１のはんだボール２と第２のはんだボール３とのボール径の違いによる段差を吸収するために第１のはんだボール２の配設位置に設けられている。
【００２５】
これによって、ボールグリッドアレイ１の裏面に対向する第１のはんだボール２及び第２のはんだボール３の融着面（図示せず）に対する高低差が吸収されることとなり、本発明の一実施例と同様の効果が得られる。
【００２６】
【発明の効果】
以上説明したように本発明は、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイにおいて、各々ボール径の異なる第１及び第２のはんだボールを混在させて配置することによって、機械的強度を低下させることなく、良好な高周波伝達特性を得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるボールグリッドアレイの底面図である。
【図２】本発明の一実施例によるボールグリッドアレイの断面図である。
【図３】本発明の一実施例によるボールグリッドアレイのプリント基板への搭載例を示す断面図である。
【図４】図３のＡ部の拡大図である。
【図５】本発明の他の実施例によるボールグリッドアレイの底面図である。
【図６】本発明の別の実施例によるボールグリッドアレイの底面図である。
【図７】本発明のさらに別の実施例によるボールグリッドアレイの底面図である。
【図８】本発明のさらに別の実施例によるボールグリッドアレイの断面図である。
【符号の説明】
１ ボールグリッドアレイ
２ 第１のはんだボール
３ 第２のはんだボール
４ 突出部
５ プリント基板
６ 第１の部品パッド
７ 第２の部品パッド
８ 第１の寄生容量
９ 第２の寄生容量
１０ 凹部
【発明の属する技術分野】
本発明はボールグリッドアレイ及びその端子構造に関し、特にボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に搭載された半導体チップの高速化に適した端子構造に関する。
【０００２】
【従来の技術】
従来、ボールグリッドアレイにおいては、一般に、セラミックまたはプラスチックのプリント配線基板に半導体チップを搭載して封止し、そのプリント配線基板の裏面に、外部端子となる金属ボール（はんだボール）を格子状に配置している。
【０００３】
上記のボールグリッドアレイについては、はんだ寿命を長くすることを目的とした技術が、特開平７−３２１２４７号公報や特開２０００−５８７００号公報等に開示されている。
【０００４】
【発明が解決しようとする課題】
上述した従来のボールグリッドアレイでは、それに搭載された半導体チップの高速化、つまり外部に対する信号伝達の高速化を図るのに、はんだボールのボール径を小型にするのが有利であるが、全てのはんだボールを小型化すると、はんだボールの機械的強度が低下するという問題がある。この問題は上記の公報に記載された技術でも生ずる問題である。
【０００５】
そこで、本発明の目的は上記の問題点を解消し、機械的強度を低下させることなく、良好な高周波伝達特性を得ることができるボールグリッドアレイ及びその端子構造を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるボールグリッドアレイは、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイであって、
各々ボール径の異なる第１及び第２のはんだボールを混在させて配置し、
前記第１及び第２のはんだボールのボール径の差による段差を吸収する突出部を含み、
前記ボール径の大きい前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第１のはんだボールよりも前記ボール径の小さい前記第２のはんだボールを配置している。
【０００７】
本発明によるボールグリッドアレイの端子構造は、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイの端子構造であって、
第１のはんだボールと、前記第１のはんだボールよりもボール径の小さい第２のはんだボールとを混在させて配置し、
前記第１及び第２のはんだボールの前記ボール径の差による段差を吸収する突出部を含み、
前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第２のはんだボールを配置している。
【０００８】
すなわち、本発明のボールグリッドアレイは、ボールグリッドアレイの外部端子となるはんだボールの一部にそのボール径の小さいはんだボールを混在させることを特徴としている。
【０００９】
また、本発明のボールグリッドアレイでは、ボール径の大きいはんだボールとボール径の小さいはんだボールとの差によるアレイ裏面に対向する融着面の段差を吸収するための形状をとっている。つまり、ボール径の小さいはんだボールの配置位置に突出部を設けたり、あるいはボール径の大きいはんだボールの配置位置に凹部を設けることで、ボール径の違いによるアレイ裏面に対向する融着面の段差をなくしている。
【００１０】
このような端子構造とすることで、ボール径の小さいはんだボールによって、良好な高周波伝達特性を得ることが可能となる。この場合、はんだボールの機械的強度はボール径の大きいはんだボールによって保証されることとなる。
【００１１】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるボールグリッドアレイの底面図であり、図２は本発明の一実施例によるボールグリッドアレイの断面図である。これら図１及び図２において、ボールグリッドアレイ１の裏面には外部端子となる第１のはんだボール２と第２のはんだボール３とが格子状に配置されている。
【００１２】
すなわち、ボールグリッドアレイ１の裏面には、その外周から２列にわたって配置された第１のはんだボール２と、第１のはんだボール２よりもボール径の小さくかつ第１のはんだボール２の内側に配置された第２のはんだボール３とが配設されている。この場合、第１のはんだボール２のピッチ（ボール相互の中心間距離）に比べ、第２のはんだボール３のピッチは小さくとっている。
【００１３】
また、ボールグリッドアレイ１の裏面には第１のはんだボール２と第２のはんだボール３とのボール径の違いによる段差を吸収するための突出部４が第２のはんだボール３の配設位置に設けられている。これによって、ボールグリッドアレイ１の裏面に対向する第１のはんだボール２及び第２のはんだボール３の融着面（図示せず）に対する高低差が吸収されることとなる。
【００１４】
図３は本発明の一実施例によるボールグリッドアレイ１のプリント基板への搭載例を示す断面図であり、図４は図３のＡ部の拡大図である。これら図３及び図４を参照して本発明の一実施例によるボールグリッドアレイ１の動作について説明する。
【００１５】
ボールグリッドアレイ１を搭載するプリント基板５上の部品パッドの大きさははんだボールの大きさに追従するため、第１のはんだボール２と接続される第１の部品パッド６に比べ、第２のはんだボール３と接続される第２の部品パッド７の大きさは小さくすることができる。
【００１６】
第１の部品パッド６及び第２の部品パッド７には面積に比例した寄生容量が付くため、第１の部品パッド６に付いた第１の寄生容量８に比べ、第２の部品パッド７に付いた第２の寄生容量９は面積の少ない分だけその容量が小さくなる。
【００１７】
したがって、第２の部品パッド７はその寄生容量が小さい分だけ、高周波信号の伝達に有利となるので、第２のはんだボール３によって良好な高周波伝達特性が得られるという効果が得られる。
【００１８】
また、本実施例では、第２のはんだボール３に比べて屈強な第１のはんだボール２で力の掛かりやすい外周部を囲っているため、はんだボール全てを小型化した場合に比べて機械的強度の信頼性が増すという効果も得られる。
【００１９】
図５は本発明の他の実施例によるボールグリッドアレイの底面図である。図５において、本発明の他の実施例によるボールグリッドアレイ１は第２のはんだボール３のピッチ（ボール相互の中心間距離）を第１のはんだボール２のピッチと同寸にとっている以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２０】
この場合、本発明の他の実施例によるボールグリッドアレイ１は、第２のはんだボール３のピッチが異なる以外、同様の配置構成となっているので、上述した本発明の一実施例による効果と同様の効果が得られる。
【００２１】
図６は本発明の別の実施例によるボールグリッドアレイの底面図である。図６において、本発明の別の実施例によるボールグリッドアレイ１は第２のはんだボール３を外周部に割り付けた以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２２】
この場合、本発明の別の実施例によるボールグリッドアレイ１では、第２のはんだボール３に比べて屈強な第１のはんだボール２がエの字状に配置され、第１のはんだボール２が配置されない部分に第２のはんだボール３が配置されるので、その効果は本発明の一実施例と同様である。
【００２３】
図７は本発明のさらに別の実施例によるボールグリッドアレイの底面図であり、図８は本発明のさらに別の実施例によるボールグリッドアレイの断面図である。これら図７及び図８において、本発明のさらに別の実施例によるボールグリッドアレイ１は第１のはんだボール２をへこませた凹部１０に取り付けた以外は図１に示す本発明の一実施例によるボールグリッドアレイ１と同様の構成となっており、同一構成要素には同一符号を付してある。
【００２４】
この場合、第１のはんだボール２は第２のボール３を挟み込むように配置され、つまり第２のはんだボール３の配置領域の長手方向と平行にかつ当該配置領域の両側に第１のはんだボール２が配置され、２か所の凹部１０にそれぞれ取り付けられている。また、凹部１０はボールグリッドアレイ１の裏面において、第１のはんだボール２と第２のはんだボール３とのボール径の違いによる段差を吸収するために第１のはんだボール２の配設位置に設けられている。
【００２５】
これによって、ボールグリッドアレイ１の裏面に対向する第１のはんだボール２及び第２のはんだボール３の融着面（図示せず）に対する高低差が吸収されることとなり、本発明の一実施例と同様の効果が得られる。
【００２６】
【発明の効果】
以上説明したように本発明は、外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイにおいて、各々ボール径の異なる第１及び第２のはんだボールを混在させて配置することによって、機械的強度を低下させることなく、良好な高周波伝達特性を得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるボールグリッドアレイの底面図である。
【図２】本発明の一実施例によるボールグリッドアレイの断面図である。
【図３】本発明の一実施例によるボールグリッドアレイのプリント基板への搭載例を示す断面図である。
【図４】図３のＡ部の拡大図である。
【図５】本発明の他の実施例によるボールグリッドアレイの底面図である。
【図６】本発明の別の実施例によるボールグリッドアレイの底面図である。
【図７】本発明のさらに別の実施例によるボールグリッドアレイの底面図である。
【図８】本発明のさらに別の実施例によるボールグリッドアレイの断面図である。
【符号の説明】
１ ボールグリッドアレイ
２ 第１のはんだボール
３ 第２のはんだボール
４ 突出部
５ プリント基板
６ 第１の部品パッド
７ 第２の部品パッド
８ 第１の寄生容量
９ 第２の寄生容量
１０ 凹部
Claims (4)
- 外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイであって、
各々ボール径の異なる第１及び第２のはんだボールを混在させて配置し、
前記第１及び第２のはんだボールのボール径の差による段差を吸収する突出部を含み、
前記ボール径の大きい前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第１のはんだボールよりも前記ボール径の小さい前記第２のはんだボールを配置したことを特徴とするボールグリッドアレイ。 - 外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイであって、
各々ボール径の異なる第１及び第２のはんだボールを混在させて配置し、
前記第１及び第２のはんだボールのボール径の差による段差を吸収する凹部を含み、
前記ボール径の大きい前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第１のはんだボールよりも前記ボール径の小さい前記第２のはんだボールを配置したことを特徴とするボールグリッドアレイ。 - 外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイの端子構造であって、
第１のはんだボールと、前記第１のはんだボールよりもボール径の小さい第２のはんだボールとを混在させて配置し、
前記第１及び第２のはんだボールの前記ボール径の差による段差を吸収する突出部を含み、
前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第２のはんだボールを配置したことを特徴とする端子構造。 - 外部端子となるはんだボールを格子状に配置してなるボールグリッドアレイの端子構造であって、
第１のはんだボールと、前記第１のはんだボールよりもボール径の小さい第２のはんだボールとを混在させて配置し、
前記第１及び第２のはんだボールのボール径の差による段差を吸収する凹部を含み、
前記第１のはんだボールをエの字状に配置し、前記第１のはんだボールが配置されない部分に前記第２のはんだボールを配置したことを特徴とする端子構造。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001398721A JP3753069B2 (ja) | 2001-12-28 | 2001-12-28 | ボールグリッドアレイ及びその端子構造 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398721A JP3753069B2 (ja) | 2001-12-28 | 2001-12-28 | ボールグリッドアレイ及びその端子構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197820A JP2003197820A (ja) | 2003-07-11 |
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|---|---|
| JP (1) | JP3753069B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4667154B2 (ja) * | 2005-08-03 | 2011-04-06 | 京セラ株式会社 | 配線基板、電気素子装置並びに複合基板 |
| JP2012209796A (ja) * | 2011-03-30 | 2012-10-25 | Nec Corp | 高周波モジュール、プリント配線板、プリント回路板、及びアンテナ装置 |
| JP5942273B2 (ja) * | 2013-01-29 | 2016-06-29 | パナソニックＩｐマネジメント株式会社 | 無線モジュール及び無線モジュールの製造方法 |
| EP3190946B1 (en) | 2014-09-10 | 2019-05-08 | Cook Medical Technologies LLC | Low profile circuit board connectors for imaging systems |
-
2001
- 2001-12-28 JP JP2001398721A patent/JP3753069B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003197820A (ja) | 2003-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051205 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 7 |
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