JP3753021B2 - エミュレータ記述自動生成システムおよびエミュレータ記述自動生成プログラム - Google Patents
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Description
【発明の属する技術分野】
本発明は、電子回路の論理動作をエミュレータ上で検証させるために必要なエミュレータ記述を電子回路の回路図から自動生成するエミュレータ記述自動生成システムおよびエミュレータ記述自動生成プログラムに関する。
【0002】
【従来の技術】
電子回路の論理動作の検証をエミュレータ上で行う場合には、エミュレータが使用することができる論理情報データであるエミュレータ記述を事前に生成する必要がある。そして、そのようなエミュレータ記述を電子回路の回路図から生成することができるエミュレータ記述自動生成システムがある。
【0003】
そのようなエミュレータ記述自動生成システムでは、回路図上にFPGA等のプログラム可能なプログラマブル部品が配置された場合には、エミュレータ記述を生成するに先だって、回路図上で、プログラマブル部品とそのプログラマブル部品の機能を実現するための下位の論理情報とのインタフェース整合を行う必要がある。具体的には、プログラマブル部品のピン名を下位の論理情報に対応して読み替える必要がある。下位の論理情報は、例えば、プログラマブル部品の機能を実現するための論理回路を示す情報で構成される。
【0004】
例えば、図11(a)に示すように、ピン番号が001〜005のピンを有するFPGAが回路図に配置され、そのFPGAに対応した下位の論理回路が、図11(b)に示すように、入力ポートA〜D(インタフェース名)および出力ポートE(インタフェース名)を有している場合には、図11(c)に示すように、001番のピン名をAに、002番のピン名をBに、003番のピン名をCに、004番のピン名をDに、005番のピン名をEにといったように、FPGAの各ピン名を下位の論理情報に対応して読み替えることによって、インタフェース整合を行う必要がある。
【0005】
【発明が解決しようとする課題】
しかしながら、従来のエミュレータ記述自動生成システムでは、プログラマブル部品におけるインタフェース整合は、手動で行う必要があるので、開発者等における負担が増すとともに、整合結果に誤りが生じやすいという課題がある。特に、回路図に、複数のプログラマブル部品が配置される場合には、それぞれのプログラマブル部品においてインタフェース整合を行う必要があるので、その可能性がより高くなる。
【0008】
そこで、本発明は、エミュレータ記述を生成するに先だって、回路図上で、プログラマブル部品におけるインタフェース整合を自動的に行うことができるエミュレータ記述自動生成システムおよびエミュレータ記述自動生成システムを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明によるエミュレータ記述自動生成システムは、エミュレータ上で電子回路の論理動作を検証するのに必要なエミュレータ記述を前記電子回路の回路図データに基づいて生成するエミュレータ記述自動生成システムであって、回路図に配置されたプログラム可能なプログラマブル部品毎に、少なくとも前記プログラマブル部品が論理回路を実装することにより実現される電子回路の機能を示す情報と、プログラマブル部品の端子に対応する前記論理回路の情報を示す下位の論理情報に用いられる入出力ポートを示す情報とを含むプログラマブル部品情報データを記憶するデータ記憶装置と、演算処理装置による処理によって実現され、前記データ記憶装置に記憶されるプログラマブル部品情報データに基づいて、前記回路図データにおいて、プログラマブル部品と下位の論理情報とを対応づけ、ブログラマブル部品の端子を示す情報を、前記端子に対応する下位の論理情報に用いられる入出力ポートを示す情報に置き換える部品情報変更手段と、演算処理装置による処理によって実現され、前記部品情報変更手段によって置き換えられた回路図データに基づいて、プログラマブル部品の各端子の入出力動作を、該プログラマブル部品に対応する下位の論理情報が示す各入出力ポートの入出力動作に変換して、エミュレータ記述を生成するエミュレータ記述生成手段とを備えたことを特徴とする。
【0010】
また、データ記憶装置は、下位の論理情報に用いられる入出力ポートを示す情報としてのピン名がプログラマブル部品の端子番号に対応して定義されたプログラマブル部品情報データを記憶し、部品情報変更手段は、前記プログラマブル部品情報データに基づいて、ブログラマブル部品の端子番号をピン名に置き換えてもよい。このようにすれば、エミュレータ記述自動生成システムは、回路図上で、プログラマブル部品におけるインタフェース整合を自動的に行うことができる。下位の論理情報は、例えば、プログラマブル部品の機能を実現するための論理回路を示す情報である。
【0013】
本発明によるエミュレータ記述自動生成プログラムは、エミュレータ上で電子回路の論理動作を検証するのに必要なエミュレータ記述を前記電子回路の回路図データに基づいて生成するエミュレータ記述自動生成プログラムであって、回路図に配置されたプログラム可能なプログラマブル部品毎に、少なくとも前記プログラマブル部品が論理回路を実装することにより実現される電子回路の機能を示す情報と、プログラマブル部品の端子に対応する前記論理回路の情報を示す下位の論理情報に用いられる入出力ポートを示す情報とを含むプログラマブル部品情報データを記憶するコンピュータに搭載されるエミュレータ記述自動生成プログラムにおいて、前記コンピュータに、前記プログラマブル部品情報データに基づいて、前記回路図データにおいて、プログラマブル部品と下位の論理情報とを対応づけ、ブログラマブル部品の端子を示す情報を、前記端子に対応する下位の論理情報に用いられる入出力ポートを示す情報に置き換える処理、および前記置き換えられた回路図データに基づいて、プログラマブル部品の各端子の入出力動作を、該プログラマブル部品に対応する下位の論理情報が示す各入出力ポートの入出力動作に変換して、エミュレータ記述を生成する処理を実行させることを特徴とする。
【0014】
【発明の実施の形態】
以下、本発明による実施の形態について図面を参照して説明する。図1は、本発明によるエミュレータ記述自動生成システムの一構成例を示すブロック図である。
【0015】
図1に示すエミュレータ記述自動生成システムは、入出力装置10、演算処理装置11、データ記憶装置12およびエミュレータ記述変換手段17を備えている。入出力装置10、データ記憶装置12およびエミュレータ記述変換手段17は、演算処理装置11に接続されている。エミュレータ記述自動生成システムは、例えば、EWS(エンジニアリングワークステーション)上で実現される。
【0016】
エミュレータ記述変換手段17は、論理接続抽出手段18、部品情報変更手段19、電源追加手段20、電源信号名変換手段21およびエミュレータ記述生成手段22を備えている。エミュレータ記述変換手段17は、演算処理装置11による処理によって実現される。エミュレータ記述変換手段17は、例えば、ソフトウェアプログラムによって実現される。データ記憶装置12は、回路図データ13、FPGA部品情報データ14、電源信号名データ15およびエミュレータ記述データ16を格納している。
【0017】
回路図データ13は、電子回路の回路図を構成するデータである。例えば、図2に示すような電子回路の回路図を構成するデータが回路図データ13としてデータ記憶装置12内に格納される。
【0018】
図2に示す回路図には、FPGA部品(A1)が2つ、部品C1が一つ示されている。A1およびC1は、部品名である。各部品には、A001〜A003のうち何れかの部品番号が割り当てられている。即ち、2つあるFPGA部品のうち、一方にはA001の部品番号が割り当てられ、他方にはA002の部品番号が割り当てられている。また、部品C1には、A003の部品番号が割り当てられている。部品C1には、電源信号名Xの信号線と電源信号名Yの信号線の一端が接続されている。電源信号名Xの信号線および電源信号名Yの信号線の他端は、未接続である。なお、図2には図示していないが、各FPGA部品には、電源信号名Yの信号線および電源信号名Zの信号線が接続されている。また、回路上には、種々の配線が為されている。
【0019】
FPGA部品情報データ14には、FPGA部品に関する情報として、FPGA部品の機能を示す機能名が定義されるとともに、FPGA部品に対応する下位の論理情報とのインタフェースとしてのピン名がFPGA部品の端子番号に対応して定義されている。FPGA部品情報データ14は、例えば、開発者等によって事前に定義される。ピン名は、FPGA部品の各端子毎にそれぞれ定義される。FPGA部品情報データ14は、FPGA部品の部品番号毎に定義される。下位の論理情報は、FPGA部品の機能を実現するための論理回路を示す情報で構成される。なお、FPGA部品情報データ14における各ピン名は、そのFPGA部品に対応する下位の論理情報とのインタフェースとして用いられている。
【0020】
FPGA部品情報データ14の一例を図3に示す。図3には、図2に示す部品番号A001とA002のFPGA部品に関するFPGA部品情報データ14が示されている。部品番号がA001のFPGA部品については、機能名がB1に定義され、001番のピン名がA、002番のピン名がB、003番のピン名がC、005番のピン名がDに定義されている。また、部品番号がA002のFPGA部品については、機能名がB2に定義され、001番のピン名がE、002番のピン名がF、003番のピン名がG、004番のピン名がH、005番のピン名がIに定義されている。
【0021】
電源信号名データ15には、電源信号線名とその電源信号線の種類名が定義されている。電源信号名データ15は、例えば、図4に示すように定義される。図4に示す例では、図2に示す回路中の電源信号線名に対する種類名が定義され、電源信号名XおよびYがVcc(電源)に定義され、電源信号線名ZがGnd(グランド)に定義されている。
【0022】
なお、エミュレータ記述自動生成システムには、エミュレータ記述を自動生成するためのエミュレータ記述自動生成プログラムが組み込まれている。エミュレータ記述自動生成システムは、エミュレータ記述自動生成プログラムに基づいて、回路図に配置されたプログラム可能なプログラマブル部品とそのプログラマブル部品の機能を実現するための下位の論理情報とのインタフェース整合に使用される情報に基づいて、回路図上で、プログラマブル部品と下位の論理情報とのインタフェース整合し、回路図上に、電源部品を配置する。
【0023】
次に、図1に示すエミュレータ記述自動生成システムの動作について説明する。図5は、エミュレータ記述自動生成システムの動作を説明するためのフローチャートである。回路図データ13が図2に示す回路図を構成するデータであり、FPGA部品情報データ14が図3に示すようなデータであり、電源信号名データ15が図4に示すようなデータである場合を例に説明する。
【0024】
論理接続抽出手段18は、回路図データ13から回路の接続状態を抽出する(ステップS1)。即ち、論理接続抽出手段18は、回路中の部品や接続点等に関する情報を抽出する。例えば、論理情報抽出手段18は、部品番号等の情報を抽出する。
【0025】
部品情報変更手段19は、論理接続抽出手段18によって抽出された論理接続情報およびFPGA部品情報データ14に基づいて、回路図中の各FPGA部品を認識し、各FPGA部品の部品名を対応する機能名に変換する(ステップS2)。即ち、部品番号がA001のFPGA部品については、図6に示すように、その部品名をB1に変換する。同様に、部品番号がA002のFPGA部品については、その部品名をB2に変換する。
【0026】
部品情報変更手段19は、FPGA部品情報データ14に基づいて、回路中のFPGA部品の各ピン名の読み替えおよび未使用のピンのピン名を削除する(ステップS3)。即ち、部品名がB1のFPGA部品については、図7に示すように、001番のピン名をAに、002番のピン名をBに、003番のピン名をCに、005番のピン名をDに置き換える。なお、FPGA部品情報データ14では、004番のピンのピン名については、定義されていないので、004番のピンについてはピン名の置き換えを行わない(未使用ピンの削除)。また、部品名がB2のFPGA部品についても、同様に、001番のピン名をEに、002番のピン名をFに、003番のピン名をGに、004番のピン名をHに、005番のピン名をIに置き換える。
【0027】
このように、部品情報変更手段19は、FPGA部品情報データ14に基づいて、FPGA部品の各端子のピン名を読み替えることによって、回路図上で、FPGA部品とそのFPGA部品に対応した下位の論理情報とのインタフェース整合を行うことができる。
【0028】
電源追加手段20は、回路中にエミュレータ検証に必要な論理値を出力するための電源部品が省略されている場合には、回路中に電源部品を追加する(ステップS5)。即ち、電源追加手段20は、電源部品を示す情報を回路図データ13に追加する。図2に示す回路では、部品C1に電源部品が接続されていないので、電源追加手段20は、図8に示すように、部品C1に電源部品を接続させる。即ち、電源追加手段20は、電源部品が接続されていない電源信号線に対して電源部品を追加する。
【0029】
電源信号名変換手段21は、電源信号名データ15に基づいて、回路中の各電源信号名を対応する信号名に変換する(ステップS6)。即ち、電源信号名変換手段21は、図9に示すように、電源信号名XをVccに変換し、電源信号名ZをGndに変換する。
【0031】
エミュレータ記述生成手段22は、ステップS1〜S6のプロセスにより修正された回路図に基づいてエミュレータ記述を生成する(ステップS7)。即ち、エミュレータ記述生成手段22は、図10に示す回路図に基づいてエミュレータ記述を生成する。そして、エミュレータ記述生成手段22は、生成したエミュレータ記述をエミュレータ記述データ16としてデータ記憶装置12内に格納する。図10は、エミュレータ記述生成の過程で修正された回路図の一例を示す説明図である。エミュレータ記述は、例えば、EDIF(Electronic Design Interchange Format)の形式で生成される。
【0032】
以上のように、本実施の形態によれば、エミュレータ記述自動生成システムは、FPGA部品情報データ14に基づいて、自動的に、回路図上に配置されているFPGA部品のインタフェース整合を行うので、開発者等における負担を軽減させることができる。また、自動的にインタフェース整合が為されるので、整合結果に誤りが発生することがない。
【0035】
なお、上記の実施の形態では、エミュレータ記述変換手段17が演算処理装置11によって実現される場合を例に説明したが、エミュレータ記述変換手段17は、別個独立な装置によって実現されてもよい。また、プログラマブルなデバイスは、FPGAに限定されない。例えば、PLD(Programmable Logic Device)であってもよい。
【0036】
【発明の効果】
本発明によれば、エミュレータ記述自動生成システムは、電子回路中のプログラム可能なプログラマブル部品とその部品の機能を実現するための下位の論理情報とのインタフェース整合に用いられるプログラマブル部品情報データに基づいて、プログラマブル部品と下位の論理情報とのインタフェース整合を行う部品情報変更手段を備えた構成にしたので、自動的に、プログラマブル部品におけるインタフェース整合を行うことができる。
【図面の簡単な説明】
【図1】 本発明によるエミュレータ記述自動生成システムの一構成例を示すブロック図である。
【図2】 回路図の一例を示す説明図である。
【図3】 FPGA部品情報データ14の一例を示す説明図である。
【図4】 電源信号名データ15の一例を示す説明図である。
【図5】 エミュレータ記述自動生成システムの動作を説明するためのフローチャートである。
【図6】 エミュレータ記述自動生成システムの動作を説明するための説明図である。
【図7】 エミュレータ記述自動生成システムの動作を説明するための説明図である。
【図8】 エミュレータ記述自動生成システムの動作を説明するための説明図である。
【図9】 エミュレータ記述自動生成システムの動作を説明するための説明図である。
【図10】 エミュレータ記述作成の過程で修正された回路図の一例を示す説明図である。
【図11】 従来のエミュレータ記述自動生成システムの動作を説明するための説明図である。
【符号の説明】
10 入出力装置
11 演算処理装置
12 データ記憶装置
13 回路図データ
14 FPGA部品情報データ
15 電源信号名データ
16 エミュレータ記述データ
17 エミュレータ記述変換手段
18 論理接続抽出手段
19 部品情報変更手段
20 電源追加手段
21 電源信号名変換手段
22 エミュレータ記述生成手段
Claims (3)
- エミュレータ上で電子回路の論理動作を検証するのに必要なエミュレータ記述を前記電子回路の回路図データに基づいて生成するエミュレータ記述自動生成システムであって、
回路図に配置されたプログラム可能なプログラマブル部品毎に、少なくとも前記プログラマブル部品が論理回路を実装することにより実現される電子回路の機能を示す情報と、プログラマブル部品の端子に対応する前記論理回路の情報を示す下位の論理情報に用いられる入出力ポートを示す情報とを含むプログラマブル部品情報データを記憶するデータ記憶装置と、
演算処理装置による処理によって実現され、前記データ記憶装置に記憶されるプログラマブル部品情報データに基づいて、前記回路図データにおいて、プログラマブル部品と下位の論理情報とを対応づけ、ブログラマブル部品の端子を示す情報を、前記端子に対応する下位の論理情報に用いられる入出力ポートを示す情報に置き換える部品情報変更手段と、
演算処理装置による処理によって実現され、前記部品情報変更手段によって置き換えられた回路図データに基づいて、プログラマブル部品の各端子の入出力動作を、該プログラマブル部品に対応する下位の論理情報が示す各入出力ポートの入出力動作に変換して、エミュレータ記述を生成するエミュレータ記述生成手段とを
備えたことを特徴とするエミュレータ記述自動生成システム。 - データ記憶装置は、下位の論理情報に用いられる入出力ポートを示す情報としてのピン名がプログラマブル部品の端子番号に対応して定義されたプログラマブル部品情報データを記憶し、
部品情報変更手段は、前記プログラマブル部品情報データに基づいて、ブログラマブル部品の端子番号をピン名に置き換える
請求項1記載のエミュレータ記述自動作成システム。 - エミュレータ上で電子回路の論理動作を検証するのに必要なエミュレータ記述を前記電子回路の回路図データに基づいて生成するエミュレータ記述自動生成プログラムであって、
回路図に配置されたプログラム可能なプログラマブル部品毎に、少なくとも前記プログラマブル部品が論理回路を実装することにより実現される電子回路の機能を示す情報と、プログラマブル部品の端子に対応する前記論理回路の情報を示す下位の論理情報に用いられる入出力ポートを示す情報とを含むプログラマブル部品情報データを記憶するコンピュータに搭載されるエミュレータ記述自動生成プログラムにおいて、
前記コンピュータに、
前記プログラマブル部品情報データに基づいて、前記回路図データにおいて、プログラマブル部品と下位の論理情報とを対応づけ、ブログラマブル部品の端子を示す情報を、前記端子に対応する下位の論理情報に用いられる入出力ポートを示す情報に置き換える処理、および
前記置き換えられた回路図データに基づいて、プログラマブル部品の各端子の入出力動作を、該プログラマブル部品に対応する下位の論理情報が示す各入出力ポートの入出力動作に変換して、エミュレータ記述を生成する処理を
実行させるためのエミュレータ記述自動生成プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050721 |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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