JP3751931B2 - Area image sensor - Google Patents

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Description

【0001】
【発明の属する技術分野】
本願発明は、たとえばデジタルカメラなどに組み込まれたCMOS(Complementary Metal Oxide Semiconductor)型のエリアイメージセンサに関する。
【0002】
【従来の技術】
従来のCMOS型エリアイメージセンサは、一般的には、撮像素子の各列に平行して1本ずつ信号線を有するとともに、各行に平行して1本ずつアドレス線を有する。各信号線には、該当する列の撮像素子が共通に接続され、各アドレス線には、該当する行の撮像素子が共通に接続されている。各信号線の出力端には、アナログ/デジタルコンバータが接続され、さらにアナログ/デジタルコンバータの出力端には、シフトレジスタが接続されている(たとえば、特許文献1参照)。
【0003】
このようなエリアイメージセンサでは、全てのアドレス線を走査するフルサンプリングスキャンを行う場合、アドレス線が1本ずつ順に選択走査され、それに応じて1行ごとに撮像素子からの信号電圧がアナログ/デジタルコンバータに入力される。アナログ/デジタルコンバータは、1本のアドレス線走査時間内に入力された信号電圧と、同時間内に動作クロックに応じて変化する基準電圧とを逐次比較し、両電圧が一致したときのカウント数をデジタル信号としてシフトレジスタに出力する。シフトレジスタは、各アナログ/デジタルコンバータからのデジタル信号をシフトパルスに同期して順次出力する。これにより、行ごとに連続する画素データがデジタル信号として得られる。
【0004】
ところで、フルサンプリングスキャンでは、全行数に及ぶ1フレーム分の画像データを得るのにある程度の時間を要し、高フレームレート化などが困難とされる。そのため、たとえばデジタルカメラの液晶モニタにプレビュー用の動画像を表示させる場合などには、たとえば2行2列の4ピクセル(4個の撮像素子)から1ピクセル分の信号のみを抽出することにより、1フレーム分のデータ量がフルサンプリングスキャンの1/4となるようなサブサンプリングスキャンを行っている。
【0005】
このサブサンプリングスキャンによれば、アドレス線が1行(1本)おきに選択走査され、2本に1本の割合で不必要なアドレス線が間引かれる。そして、1列おきに不必要な信号が破棄されることにより、4ピクセルから1ピクセル分の信号のみが抽出される。このようなサブサンプリングスキャンにおいて、仮にフレームレートをフルサンプリングスキャンと同一とすれば、1本当たりのアドレス線走査時間を2倍程度まで引き延ばすことができる。その結果、アナログ/デジタルコンバータの動作クロック(クロック周波数)を1/2程度まで引き下げることができる。なお、上記のようにアドレス線を2本に1本の割合で選択走査するサブサンプリングスキャンは、特に1/2サブサンプリングスキャンと呼ばれる。
【0006】
【特許文献1】
特開2001−036816号公報
【0007】
【発明が解決しようとする課題】
しかしながら、従来のエリアイメージセンサでは、たとえば1/2サブサンプリングスキャンを行った場合、データ量が減少する割合(1/4)と比べてみてもアナログ/デジタルコンバータの動作クロックが半減する程度とされ、飛躍的に動作クロックを低減させることができない。つまり、動作クロックと消費電力との比例的関係からしても、サブサンプリングスキャン時に消費電力を大幅に低減させることができなかった。
【0008】
【発明の開示】
本願発明は、このような事情のもとで考え出されたものであって、サブサンプリングスキャン時に動作クロックや消費電力を大幅に低減させることができるエリアイメージセンサを提供することを、その課題としている。
【0009】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0010】
すなわち、本願発明によれば、多数の撮像素子が多行多列に配列されたエリアイメージセンサであって、撮像素子の各列あるいは2列単位に複数本ずつ割り当てられた信号線と、各信号線の出力端にそれぞれ接続されたアナログ/デジタルコンバータとを備え、撮像素子の各列においては、1列当たりの信号線の割り当て本数と同数にわたり連続して並ぶ撮像素子ごとに小グループが形成されているとともに、小グループ内では、各撮像素子がそれぞれ異なる信号線に接続され、さらに、撮像素子の各列においては、2以上にわたり連続して並ぶ小グループごとに大グループが形成されているとともに、この大グループ内では、小グループ単位の信号線に対する接続パターンが2種類以上存在することを特徴とする、エリアイメージセンサが提供される。
【0011】
好ましい実施の形態としては、上記撮像素子の各列に信号線が所定の複数本ずつ割り当てられている場合、撮像素子の各列は、全て同一のグループ構成ならびに信号線に対する接続パターンをなす構成とすることができる。
【0012】
他の好ましい実施の形態としては、上記撮像素子の2列単位に信号線が所定の複数本ずつ割り当てられている場合、撮像素子の各列は、全て同一のグループ構成をなす一方、信号線に対する接続パターンが1列おきに同一パターンをなす構成とすることができる。
【0013】
また、上記撮像素子の各列においては、2を累乗した数の小グループごとに大グループが形成されている構成とすることができる。
【0014】
上記撮像素子の各列には、小グループの数が異なる2種類以上の大グループが存在する構成とすることができる。
【0015】
上記大グループ内においては、1列当たりの信号線の割り当て本数と同数の撮像素子であって、所定の規則的な順に位置する撮像素子がそれぞれ異なる信号線に接続されている構成とすることができる。
【0016】
また、上記撮像素子の各行に1本ずつ割り当てられ、1本につき当該行内の撮像素子全てが接続されたアドレス線と、上記アドレス線を大グループ単位に区切りながら選択する際、1列当たりの信号線の割り当て本数と同数の本数からなり、所定の規則的な順に位置する撮像素子の行に対応するアドレス線を同時に選択するアドレス線選択回路と、上記アドレス線選択回路がアドレス線を選択するごとにアナログ/デジタルコンバータの各々から出力されてきたデジタル信号を取り込むとともに、これらのデジタル信号を複数の転送ラインにのせて出力するシフトレジスタと、上記シフトレジスタの転送ラインを切り替えてデジタル信号を出力させるデュプレクサ回路あるいはマルチプレクサ回路とを有する構成とすることができる。
【0017】
上記アナログ/デジタルコンバータは、上記アドレス線選択回路がアドレス線を選択するごとに信号線から入力される信号電圧と当該アドレス線の選択時間内に変化する基準電圧とを逐次比較し、両電圧が一致したときの電圧値そのものあるいはカウント値をデジタル信号として上記シフトレジスタに出力する構成とすることができる。
【0018】
本願発明によれば、たとえば撮像素子の各列に2本ずつ信号線を割り当てた場合、その信号線の割り当て本数と同数(2個)の撮像素子ごとに小グループが形成され、たとえば2を1乗した数、すなわち2つの小グループごとに大グループが形成される。個々の小グループ内では、2個の撮像素子がそれぞれ異なる信号線に接続されるとともに、個々の大グループ内では、信号線に対する接続パターンが小グループ単位に異なる。さらに、大グループ内では、1行おきに位置する2個の撮像素子がそれぞれ異なる信号線に接続される。このようなグループ構成ならびに接続パターンは、撮像素子の全列にわたって同一とされる。
【0019】
フルサンプリングスキャンを行う場合には、小グループ単位にアドレス線を2本(2行分)ずつ同時に選択走査することができ、それに応じて連続2行分の信号電圧をアナログ/デジタルコンバータに対して入力させることができる。つまり、アナログ/デジタルコンバータ全体からは、アドレス線を選択走査するごとに連続2行分のデジタル信号が出力され、シフトレジスタからは、連続2行分のデジタル信号(画素データ)がデュプレクサ回路を通じて出力される。このようなフルサンプリングスキャンによれば、2行分の画素データをほぼ同時に得ることができるので、従来のように1行ずつアドレス線を選択走査する場合と比較すると、アナログ/デジタルコンバータの動作クロック(クロック周波数)を1/2程度まで引き下げることができる。
【0020】
一方、1/2サブサンプリングスキャンを行う場合には、大グループ単位に区切ってアドレス線を4本(4行分)ずつまとめながらも1行おきに位置する2本のアドレス線を同時に選択走査できる。それに応じて1行おきに位置する2行分の撮像素子からは、信号線を通じて各アナログ/デジタルコンバータに信号電圧が伝えられる。そして、アナログ/デジタルコンバータ全体からは、アドレス線を2本同時に選択走査するごとに2行分のデジタル信号が出力され、シフトレジスタからは、2行に1行の割合で間引かれた総計2行分の画素データがデュプレクサ回路を通じて出力される。このとき、1列おきに不必要な画素データを破棄することで、2行2列の4素子から1素子分の画素データのみが抽出される。このような1/2サブサンプリングスキャンによれば、1フレーム分のデータ量がフルサンプリングスキャンの1/4とされる。また、アナログ/デジタルコンバータの動作クロックは、従来と比べて1/4程度まで引き下げられる。
【0021】
なお、撮像素子の各列には、2つの小グループからなる大グループとともに、たとえば4、8、16などの小グループからなる別の大グループを同時に存在させることができる。そうした場合、1/4、1/8、1/16のサブサンプリングスキャンにも対応することができる。
【0022】
また、たとえば撮像素子の2列単位に4本ずつ信号線を割り当てた場合でも、1列当たりの信号線の割り当て本数が上記と同じ2本になるため、撮像素子の全列にわたり上記と同様のグループ構成とすることができる。このとき、信号線に対する接続パターンについては、1列おきに同一とすることができる。
【0023】
したがって、本願発明によれば、フルサンプリングスキャンの時点でアナログ/デジタルコンバータの動作クロックを従来より低減することができるので、サブサンプリングスキャン時には、さらに動作クロックを低減させることができ、動作クロックと消費電力との比例的関係から消費電力を大幅に低減させることができる。
【0024】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う発明の実施の形態の説明から、より明らかになるであろう。
【0025】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【0026】
図1は、本願発明の第1実施形態に係るエリアイメージセンサの構成図である。エリアイメージセンサ1は、たとえばデジタルカメラ用のCMOS型イメージセンサであって、横長長方形状の撮像部1Aを備える。撮像部1Aとその周辺回路は、多数のフォトダイオード10…、多数のスイッチング素子20…、多数のアナログ/デジタルコンバータ(以下、「ADコンバータ」と呼ぶ)30…、シフトレジスタ40、アドレス線選択回路50、デュプレクサ回路60、縦方向に延びる信号線L…、および横方向に延びるアドレス線A…などで概略構成される。
【0027】
フォトダイオード10とスイッチング素子20とは、互いに接続されて対をなし、撮像素子として機能する。この撮像素子を1つずつ区切る単位区画が1ピクセル(画素)に相当し、撮像部1Aは、多数の撮像素子を多行多列に配列したピクセルアレイ構造からなる。信号線L…は、撮像素子の列ごとに一例として2本ずつ引かれている。これらの信号線L…には、所定の規則的パターンに従ってスイッチング素子20…の出力端20A…が接続されている。この規則的パターンについては、後述する。信号線L…の出力端には、ADコンバータ30…が接続され、ADコンバータ30…の出力端は、シフトレジスタ40に接続され、シフトレジスタ40の出力端は、デュプレクサ回路60に接続されている。アドレス線A…は、撮像素子の行ごとに1本ずつ引かれている。各行のアドレス線A…には、1行全てのスイッチング素子20…の入出力ゲート20B…が接続されている。これら全てのアドレス線A…は、アドレス線選択回路50に接続されている。
【0028】
なお、撮像素子などの並び具合については、横方向に並ぶ一まとまりの撮像素子(ピクセル)群を「行」と呼び、「行」に直交して縦方向に並ぶ一まとまりの撮像素子群を「列」と呼ぶ。たとえば、上から順に「第1行,第2行,…」とし、左から順に「第1列,第2列,…」とする。信号線L…については、第1列目の左から順に「La1,La2」、第2列目の左から順に「Lb1,Lb2」などとなるように符号を付す。アドレス線A…については、上から順に第1行目,第2行目,…が「A1,A2,…」などとなるように符号を付す。
【0029】
また、この実施形態に係るエリアイメージセンサ1は、モノクロ入力方式によるものとする。したがって、1ピクセルごとには、白黒の濃淡をデジタル量で表現したデジタル画素信号が得られ、全ピクセルにわたっては、モノクロイメージからなる1フレーム分の画像データが得られる。
【0030】
図2は、1つの撮像素子についての回路図である。スイッチング素子20は、リセット用トランジスタTR1、スイッチング用トランジスタTR2、およびソースフォロワアンプ用トランジスタTR3を組み合わせてなる。リセット用トランジスタTR1とスイッチング用トランジスタTR2とは、CMOS構造により実現される。また、図1では省略したが、行ごとにリセット線R(第1行目については符号R1)が引かれ、列ごとにコモン線C(第1列目については符号C1)が引かれている。リセット用トランジスタTR1のソース、ゲート、ドレインは、フォトダイオード10の出力端、リセット線R1、コモン線C1にそれぞれ接続され、スイッチング用トランジスタTR2のソース、ゲート、ドレインは、コモン線C1、アドレス線A1、ソースフォロワアンプ用トランジスタTR3のソースにそれぞれ接続されている。ソースフォロワアンプ用トランジスタTR3のゲートは、フォトダイオード10の出力端に接続され、ドレインが信号線L11に接続されている。これらのうち、ソースフォロワアンプ用トランジスタTR3のドレインと信号線L11との接点がスイッチング素子20の出力端20Aに相当し、スイッチング用トランジスタTR2のゲートとアドレス線A1との接点がスイッチング素子20の入出力ゲート20Bに相当する。簡単に言うと、各ピクセルでは、入出力ゲート20Bを通電状態としてスイッチング素子20…がオンされると、フォトダイオード10…から光電変換された信号電荷が信号線L…に流れ込み、これらの信号線L…を通じてADコンバータ30…に信号電圧が入力される。
【0031】
次に、一例として第1列目の撮像素子と信号線L1,L2とに着目し、これらの規則的パターンについて詳述する。なお、第1列目以外の各列についても、第1列目と全く同じ規則的パターンが適用される。
【0032】
図3は、第1列目の規則的パターンを説明するための説明図である。この図に示すように、第1列目に並ぶ撮像素子P1,P2,…は、連続した2つごとに1つの小グループg1,g2,g3,…をなすとともに、1つの小グループg1,g2,g3,…内では、隣り合う2つの撮像素子(P1とP2),(P3とP4),…がそれぞれ異なる信号線L1,L2に接続されている。また、小グループg1,g2,g3,…は、連続した2つごとに1つの大グループG1,G2,…をなすように構成されている。
【0033】
ここで、たとえば1つの大グループG1について見ると、これに含まれる小グループg1の信号線L1,L2に対する接続パターンと、小グループg2の信号線L1,L2に対する接続パターンとは、それぞれ異なる。他の大グループG2,G3,…でも異なるように構成されている。そして、個々の大グループG1,G2,…内で第2n+1(n=0,1)番目の規則的な順に位置する2つの撮像素子(P1とP3),(P5,P7),…については、それぞれ異なる信号線L1,L2に接続されている。
【0034】
また、小グループg1,g2,g3,…は、2を2乗した4、2を3乗した8、2を4乗した16ごととしても、それぞれ符号G#1、G%1、G&1などで示す大グループをなすように構成される。たとえば、連続した4つの小グループ(g1〜g4),(g5〜g8),…ごとに構成される個々の大グループG#1,G#2,…では、小グループ(g1〜g4),(g5〜g8),…単位の接続パターンが異なる2種類に分けられ、全て同一パターンになることはない。そして、個々の大グループG#1,G#2,…内で第4n+1(n=0,1)番目の規則的な順に位置する2つの撮像素子(P1とP5),(P9,P13),…については、それぞれ異なる信号線L1,L2に接続されている。
【0035】
これは、8の小グループ(g1〜g8),(g9〜g16),…ごとに構成される大グループG%1,G%2,…や、16の小グループ(g1〜g16),…ごとに構成される大グループG&1,…としても同様とされる。つまり、個々の大グループG%1,G%2,…内で第8n+1(n=0,1)番目の規則的な順に位置する2つの撮像素子(P1とP9),(P17,P25),…については、それぞれ異なる信号線L1,L2に接続されている。また、個々の大グループG&1,…内で第16n+1(n=0,1)番目の規則的な順に位置する2つの撮像素子(P1とP17),…については、それぞれ異なる信号線L1,L2に接続されている。
【0036】
このような接続パターンは、最も大きい大グループG&1,…単位に繰り返され、撮像素子P1,P2,…の数で言えば32個ごとに繰り返し構成される。規則的パターンとしては、以上説明したようなグループ構成および接続パターンをなすように決められている。
【0037】
このような規則的パターンによれば、全てのピクセル(撮像素子)から信号を抽出するためのフルサンプリングスキャンを行う場合、小グループg1,g2,g3,…単位に撮像素子(P1とP2),(P3とP4),…を同時にオンさせ、連続する2行分の信号電圧を信号線L…を通じてADコンバータ30…に一斉に入力させることができる。一方、アドレス線A,…を2本に1本の割合で選択走査するといった1/2サブサンプリングスキャンを行う場合、大グループG1,G2,…単位に撮像素子(P1〜P4),(P5〜P8),…を区切りながらも、個々の大グループG1,G2,…内で第1,第3番目に位置する撮像素子(P1とP3),(P5とP7),…を同時にオンさせることができる。つまり、1/2サブサンプリングスキャンでも、2行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0038】
また、1/4サブサンプリングスキャンを行う場合には、大グループG#1,G#2,…単位に撮像素子(P1〜P8),(P9〜P16),…を区切りながらも、個々の大グループG#1,G#2,…内で第1,第5番目に位置する撮像素子(P1とP5),(P9とP13),…を同時にオンさせることができる。
【0039】
1/8サブサンプリングスキャンを行う場合には、大グループG%1,G%2,…単位に撮像素子(P1〜P16),(P17〜P32),…を区切りながらも、個々の大グループG%1,G%2,…内で第1,第9番目に位置する撮像素子(P1とP9),(P17とP25),…を同時にオンさせることができる。
【0040】
1/16サブサンプリングスキャンを行う場合には、大グループG&1,…単位に撮像素子(P1〜P32),…を区切りながらも、個々の大グループG&1,…内で第1,第17番目に位置する撮像素子(P1とP17),…を同時にオンさせることができる。つまり、1/2、1/4、1/8、1/16サブサンプリングスキャンでも、2行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0041】
次に、図4は、1つのADコンバータ30についてのブロック図、図5は、ADコンバータ30の動作を説明するための説明図である。ADコンバータ30は、図4に示すように、比較器31およびカウンタ32などで構成される。比較器31には、図5に示すように、アナログ信号としてサンプルホールドされた信号電圧(図中にプロットで示す)が信号線Lを通じて入力されるとともに、動作クロックに同期してスロープ状に変化する基準電圧が入力される。この基準電圧は、アドレス線選択回路50の1回のアドレス線走査時間(これを、「ライン走査周期」と呼ぶ)ごとに入力される。比較器31は、ライン走査周期ごとに入力された信号電圧と基準電圧とを同時間内に逐次比較し、両電圧が一致した時点でカウンタ32にラッチ信号を出力する。カウンタ32は、ライン走査周期ごとにクロック数をカウントしており、比較器31からラッチ信号を受けると、その時点のクロックカウント数をデジタル画素信号としてシフトレジスタ40に出力する。つまり、ADコンバータ30…は、各列2本ずつの信号線L…に対応して2個ずつ設けられており、1つのADコンバータ30は、ライン走査周期ごとに1ピクセル分のアナログ信号電圧をデジタル画素信号に変換して出力する。
【0042】
シフトレジスタ40は、図1に示すようにフリップフロップ回路などで個別に構成されたレジスタ41,…を備える。各レジスタ41は、ADコンバータ30の出力端に接続されている。レジスタ41…は、各列2個ずつのADコンバータ30…に対応して2段をなすように設けられており、信号線L1に対応する一群が第1の転送ライン42Aに、信号線L2に対応する一群が第2の転送ライン42Bに接続されている。このようなシフトレジスタ40は、各ADコンバータ30からのデジタル画素信号を各レジスタ41に一時的に取り込んだ後、シフトパルスに同期しながら2本の転送ライン42A,42Bを通じて1つずつデジタル画素信号を転送する。このとき、デュプレクサ回路60は、シフトレジスタ40の動作に連動して転送ライン42A,42Bを適当なタイミングで切り替える。たとえば、デュプレクサ回路60は、第1の転送ライン42Aに接続された状態で第1の転送ライン42A上のデジタル画素信号を順次出力し、その出力完了後、第2の転送ライン42Bに接続を切り替え、第2の転送ライン42B上のデジタル画素信号を順次出力する。これにより、シフトレジスタ40で行ごとにシリアル化された2行分のデジタル画素信号が出力される。
【0043】
アドレス線選択回路50は、フルサンプリングスキャンの場合、小グループg1,g2,…単位に連続した2本のアドレス線(A1とA2),(A3とA4),…を同時に選択して通電状態とする。一方、1/2サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG1,G2,…単位に区切りながらも大グループG1,G2,…内の第2n+1(n=0,1)番目に対応する2本のアドレス線(A1とA3),…を同時に選択して通電状態とする。また、1/4サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG#1,G#2,…単位に区切りながらも、その大グループG#1,G#2,…内の第4n+1(n=0,1)番目に対応する2本のアドレス線(符号省略)を同時に選択して通電状態とする。さらに、1/8、1/16サブサンプリングスキャンの場合、アドレス線選択回路50は、それぞれ8、16の小グループ(符号省略)で構成される符号G%1,G%2,…の大グループ、符号G&2,…の大グループ単位に区切りながらも、それぞれの大グループ内において第8n+1(n=0,1)番目、第16n+1(n=0,1)番目に対応する2本のアドレス線(符号省略)を同時に選択して通電状態とする。このようなアドレス線選択回路50の動作は、選択走査と呼ばれ、フルサンプリングスキャンあるいは1/2、1/4、1/8、1/16サブサンプリングスキャンのいずれにしても、1回の選択走査ごとにアドレス線A,…を2本同時にオンにできる。また、1回の選択走査に要する時間がライン走査周期とされ、その時間内にADコンバータ30のAD変換処理が行われる。
【0044】
次に、エリアイメージセンサ1の動作について説明する。なお、動作原理をわかりやすくするために、撮像部1Aは、4行4列の総計16ピクセルのみからなり、ADコンバータ30…やシフトレジスタ40などの周辺回路も、それに応じた構成とする。
【0045】
図6ないし図8は、信号の処理手順を説明するための説明図である。特に、図6は、動作モードとしてアドレス線A1〜A4を1本ずつ選択走査するフルサンプリングスキャン、図7は、同時に2本ずつ選択走査するフルサンプリングスキャン、図8は、2本に1本の割合で同時に2本ずつ選択走査する1/2サブサンプリングスキャンに対応した図である。各図中の上段には、タイミングチャートを示し、下段には、シフトレジスタ40の動作を模式的に示す。なお、図6は、あくまでも比較参考用にすぎず、実際には、アドレス線A,…を1本ずつ選択走査するといった動作モードはない。
【0046】
仮に、アドレス線A1〜A4を1本ずつ順に選択走査するといったフルサンプリングスキャンを行う場合、アドレス線選択回路50は、図6に示すように、フレーム信号F1,F2,…をアサートするごとにアドレス線A1〜A4を1本ずつ順に選択走査する。ここで、フレーム信号F1,F2,…とは、1フレームの画像データを周期的に取り込むタイミングを与えるためのものである。つまり、フレーム信号F1,F2,…の周波数がフレームレートに一致する。
【0047】
1本のアドレス線A1を選択走査すると、このアドレス線A1に接続された第1行目のスイッチング素子20,…がオンになる。同時に、オンしたスイッチング素子20,…と対をなすフォトダイオード10,…からは、光電変換による信号電圧が信号線La1,Lb1,…を通じてADコンバータ30,…に供給される。
【0048】
ADコンバータ30,…は、先の図5に示したように、1回の選択走査ごとにスロープ状の基準電圧とアナログ入力の信号電圧とを逐次比較する。そして、ADコンバータ30…は、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでにデジタル画像信号を出力する。その後、同様にしてアドレス線A2,A3,A4が順に選択走査され、シフトレジスタ40からは、1回の選択走査ごとに各行のデジタル画像信号が出力される。つまり、図6に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当し、4ライン走査周期で1フレームの処理が完結する。要するに、アドレス線A1〜A4を1本ずつ順に選択走査するフルサンプリングスキャンによれば、ADコンバータ30は、1フレーム当たり4回のAD変換処理を行わなければならず、動作クロック(クロック周波数)もそれに応じてある程度高い周波数とされる。このときのクロック周波数を「f」とする。
【0049】
次に、フレームレートは上記と同一条件としつつも、アドレス線A1〜A4を2本ずつ選択走査するといった実際のフルサンプリングスキャンに考える。この場合、アドレス線選択回路50は、図7に示すように、フレーム信号F1,F2,…をアサートするごとに小グループg1,g2に対応した2本のアドレス線(A1とA2),(A3とA4)を同時に選択走査する。
【0050】
最初に、2本のアドレス線A1,A2を同時に選択走査すると、これらのアドレス線A1,A2に接続された第1,第2行目のスイッチング素子20,…がオンになる。同時に、オンしたスイッチング素子20,…と対をなす2行分のフォトダイオード10,…からは、光電変換による信号電圧が信号線L1,L2を通じてADコンバータ30,…に供給される。
【0051】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでに2行分のデジタル画像信号を出力する。その後、同様にしてアドレス線A3,A4が同時に選択走査され、シフトレジスタ40からは、2行分のデジタル画像信号が出力される。この場合、図7に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当し、2ライン走査周期で1フレームの処理が完結する。
【0052】
ここで、先述したフルサンプリングスキャンと異なる点は、1回の選択走査で2行分のデジタル画像信号が得られる点にある。また、シフトレジスタ40は、図7に示すように、ライン走査周期内にデュプレクサ回路60により転送ライン42A,42Bが切り替えられるため、このデュプレクサ回路60を通じて2行分のデジタル画素信号がシリアル出力される点も異なる。このとき、デュプレクサ回路60は、シフトレジスタ40からのデジタル画素信号を行順に出力するように転送ライン42A,42Bを切り替える。
【0053】
つまり、実際のフルサンプリングスキャンによれば、ADコンバータ30によるAD変換処理は、1フレーム当たり2回とされる。その結果、ライン走査周期を長く設定してクロック周波数を先のフルサンプリングスキャンより低いf/2程度とすることができる。
【0054】
さらに、フレームレートは上記と同一条件とした上で、1/2サブフルサンプリングスキャンについて考える。この場合、アドレス線選択回路50は、図8に示すように、フレーム信号F1,F2,…をアサートするごとに大グループG1内の第2n+1(n=0,1)番目に対応したアドレス線A1,A3を同時に選択走査する。
【0055】
2本のアドレス線A1,A3を同時に選択走査すると、これらのアドレス線A1,A3に接続された第1,第3行目のスイッチング素子20,…がオンになる。同時に、オンしたスイッチング素子20,…と対をなす2行分のフォトダイオード10,…からは、光電変換による信号電圧が信号線L1,L2を通じてADコンバータ30,…に供給される。
【0056】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでに2行分のデジタル画像信号を出力する。この場合、図8に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当するので、1ライン走査周期で1フレームの処理が完結してしまう。
【0057】
このような1/2サブサンプリングスキャンでは、1回の選択走査で2行分のデジタル画像信号が得られるも、1行おきに隔てたデジタル画像信号が得られる。つまり、シフトレジスタ40は、図8に示すように、ライン走査周期内にデュプレクサ回路60により転送ライン42A,42Bが切り替えられるので、このデュプレクサ回路60を通じて1行おきのデジタル画素信号がシリアル出力される。このとき、1行おきのデジタル画素信号の中でも、図8にハッチングで示すように、第2,4列目のデジタル画素信号が不要として破棄される。そのため、最終的には、4行4列の16ピクセルから4ピクセル分のデジタル画素信号が抽出され、1フレーム分のデータ量がフルサンプリングスキャンの1/4とされる。
【0058】
よって、1/2サブサンプリングスキャンによれば、ADコンバータ30によるAD変換処理は、1フレーム当たり1回で済み、ライン走査周期をさらに長く設定してクロック周波数をf/4程度にすることができる。このようなクロック周波数の低減率は、ピクセル数がどれだけ多くなってもサブサンプリングスキャンのレベルを変えない限り一定とされ、1/2サブサンプリングスキャンでは常にf/4程度となる。また、同様の動作原理に基づき、1/4、1/8、1/16サブサンプリングスキャンとすれば、それぞれクロック周波数をf/8、f/16、f/32程度にすることができる。
【0059】
つまり、再び図3を参照して説明すると、フルサンプリングスキャン時には、図中の網掛け部分で示すように、小グループg1,g2,…を構成するP1,P2の2行、P3,P4の2行、…ごとに画素データが得られるので、クロック周波数をf/2程度にすることができる。
【0060】
また、1/2サブサンプリングスキャン時には、大グループG1,G2,…ごとに区切りながらも、それぞれ異なる信号線L1,L2に接続されて規則的に位置するP1,P3の2行、P5,P7の2行、…ごとに画素データが得られるので、クロック周波数をf/4程度にすることができる。
【0061】
さらに、1/4サブサンプリングスキャン時には、大グループG#1,G#2,…ごとに区切りながらも、それぞれ異なる信号線L1,L2に接続されて規則的に位置するP1,P5の2行、P9,P13の2行、…ごとに画素データが得られるので、クロック周波数をf/8程度にすることができる。
【0062】
さらに進み、1/8サブサンプリングスキャン時には、大グループG%1,G%2,…ごとに区切りながらも、それぞれ異なる信号線L1,L2に接続されて規則的に位置するP1,P9の2行、P17,P25の2行、…ごとに画素データが得られるので、クロック周波数をf/16程度にすることができる。
【0063】
最もサンプリング率の小さい1/16サブサンプリングスキャン時には、大グループG&1,G&2(G&2以降は図示省略),…ごとに区切りながらも、それぞれ異なる信号線L1,L2に接続されて規則的に位置するP1,P17の2行、P33,P49(P33以降は図示省略)の2行、…ごとに画素データが得られるので、クロック周波数をf/32程度にすることができる。
【0064】
したがって、この実施形態によれば、たとえば1/2サブサンプリングスキャン時には、アドレス線A,…を1本ずつ選択走査する場合のADコンバータ30の動作クロック(クロック周波数)fに比べ、その動作クロックをf/4まで低減させることができ、ひいては動作クロックと消費電力との比例的関係から消費電力を大幅に低減させることができる。
【0065】
また、1/4サブサンプリングスキャンの場合、動作クロックをf/8まで低減させることができ、消費電力をさらに大幅に低減させることができる。もっとも、1/8、1/16サブサンプリングスキャンとすれば、消費電力の点でさらに大きな効果が得られる。
【0066】
また、サブサンプリングスキャン時におけるADコンバータ30の動作クロック、あるいはアドレス線選択回路50のライン走査周期などをバランス良く調整すれば、高フレームレート化と省電力化とを両立させることができる。
【0067】
次に、第2の実施形態について説明する。なお、先述した第1の実施形態と同様の点については、説明を省略する。
【0068】
図9は、第2実施形態に係るエリアイメージセンサの構成図である。第2実施形態では、撮像素子P,…の列ごとに4本ずつ信号線L,…が引かれている。これらの信号線L,…には、以下に説明する規則的パターンに従って撮像素子P,…が接続されている。
【0069】
図10は、第2実施形態における第1列目の規則的パターンを説明するための説明図である。この図に示すように、第1列目に並ぶ撮像素子P1,P2,…は、連続した4つごとに1つの小グループg1,g2,g3,…をなすとともに、1つの小グループg1,g2,g3,…内では、4つの撮像素子(P1〜P4),(P5〜P8),…がそれぞれ異なる信号線L1〜L4に接続されている。また、小グループg1,g2,g3,…は、連続した2つごとに1つの大グループG1,G2,…をなすように構成されている。
【0070】
たとえば1つの大グループG1について見ると、これに含まれる小グループg1の信号線L1〜L4に対する接続パターンと、小グループg2の信号線L1〜L4に対する接続パターンとは、それぞれ異なる。他の大グループG2,G3,…でも異なるように構成されている。そして、個々の大グループG1,G2,…内で第2n+1(n=0,1,2,3)番目の規則的な順に位置する4つの撮像素子(P1,P3,P5,P7),(P9,P11,P13,P15),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0071】
また、小グループg1,g2,g3,…は、2を2乗した4、2を3乗した8ごととしても、それぞれ符号G#1、G%1などで示す大グループをなすように構成される。たとえば、連続した4つの小グループ(g1〜g4),(g5〜g8),…ごとに構成される個々の大グループG#1,G#2,…では、小グループ(g1〜g4),(g5〜g8),…単位の接続パターンがそれぞれ異なり、全て同一パターンになることはない。そして、個々の大グループG#1,G#2,…内で第4n+1(n=0,1,2,3)番目の規則的な順に位置する4つの撮像素子(P1,P5,P9,P13),(P17,P21,P25,P29),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0072】
さらに、8の小グループ(g1〜g8),(g9〜g16),…ごとに構成される大グループG%1,…でも同様とされ、個々の大グループG%1,…内で第8n+1(n=0,1,2,3)番目の規則的な順に位置する4つの撮像素子(P1,P9,P17,P25),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0073】
このような接続パターンは、最も大きい大グループG%1,…単位に繰り返され、撮像素子P1,P2,…の数で言えば32個ごとに繰り返し構成される。第2実施形態の規則的パターンとしては、以上説明したようなグループ構成および接続パターンをなすように決められている。
【0074】
このような規則的パターンによれば、全てのピクセル(撮像素子)から信号を抽出するためのフルサンプリングスキャンを行う場合、小グループg1,g2,g3,…単位に撮像素子(P1〜P4),(P5〜P8),…を同時にオンさせ、連続する4行分の信号電圧を信号線L,…を通じてADコンバータ30…に一斉に入力させることができる。一方、アドレス線A,…を2本に1本の割合で選択走査するといった1/2サブサンプリングスキャンを行う場合、大グループG1,G2,…単位に撮像素子(P1〜P8),(P9〜P16),…を区切りながらも、個々の大グループG1,G2,…内で第1,第3,第5,第7番目に位置する撮像素子(P1,P3,P5,P7),(P9,P11,P13,P15),…を同時にオンさせることができる。つまり、1/2サブサンプリングスキャンでも、4行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0075】
また、1/4サブサンプリングスキャンを行う場合には、大グループG#1,G#2,…単位に撮像素子(P1〜P16),(P17〜P32),…を区切りながらも、個々の大グループG#1,G#2,…内で第1,第5,第9,第13番目に位置する撮像素子(P1,P5,P9,P13),(P17,P21,P25,P29),…を同時にオンさせることができる。
【0076】
1/8サブサンプリングスキャンを行う場合には、大グループG%1,…単位に撮像素子(P1〜P32),…を区切りながらも、個々の大グループG%1,…内で第1,第9,第17,第25番目に位置する撮像素子(P1,P9,P17,P25),…を同時にオンさせることができる。つまり、1/2、1/4、1/8サブサンプリングスキャンでも、4行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0077】
シフトレジスタ40のレジスタ41,…は、図9に示すように、信号線L1に対応する一群が第1の転送ライン42Aに、信号線L2に対応する一群が第2の転送ライン42Bに、信号線L3に対応する一群が第3の転送ライン42Cに、信号線L4に対応する一群が第4の転送ライン42Dに接続されている。つまり、シフトレジスタ40は、シフトパルスに同期しながら4本の転送ライン42A,42B,42C,42Dを通じて1つずつデジタル画素信号を転送する。このとき、マルチプレクサ回路61は、シフトレジスタ40の動作に連動して4本の転送ライン42A,42B,42C,42Dを適当なタイミングで切り替える。たとえば、マルチプレクサ回路61は、第1の転送ライン42A上のデジタル画素信号を1つずつ順に出力した後、第2の転送ライン42Bに接続を切り替えてデジタル画素信号を出力し、さらに第3の転送ライン42C、最後に第4の転送ライン42Dに接続を切り替えてデジタル画素信号を出力する。これにより、シフトレジスタ40で行ごとにシリアル化された4行分のデジタル画素信号が出力される。
【0078】
アドレス線選択回路50は、フルサンプリングスキャンの場合、小グループg1,g2,…単位に連続した4本のアドレス線(A1〜A4),(A5〜A8),…を同時に選択走査して通電状態とする。一方、1/2サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG1,G2,…単位に区切りながらも大グループG1,G2,…内の第2n+1(n=0,1,2,3)番目に対応する4本のアドレス線(A1,A3,A5,A7),…を同時に選択走査して通電状態とする。また、1/4サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG#1,G#2,…単位に区切りながらも、その大グループG#1,G#2,…内の第4n+1(n=0,1,2,3)番目に対応する4本のアドレス線(符号省略)を同時に選択走査して通電状態とする。さらに、1/8サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG%1,…単位に区切りながらも、その大グループG%1,…内において第8n+1(n=0,1,2,3)番目に対応する4本のアドレス線(符号省略)を同時に選択走査して通電状態とする。すなわち、フルサンプリングスキャンあるいは1/2、1/4、1/8サブサンプリングスキャンのいずれにしても、1回の選択走査ごとにアドレス線A,…を4本同時にオンにできる。
【0079】
次に、第2実施形態の動作について説明する。なお、動作原理をわかりやすくするために、撮像素子P,…は、図9にちょうど示される8行6列の総計48ピクセルのみからなり、ADコンバータ30…やシフトレジスタ40などの周辺回路も、それに応じた構成とする。
【0080】
図11および図12は、信号の処理手順を説明するための説明図である。特に、図11の(a)は、動作モードとしてアドレス線A1〜A8を1本ずつ選択走査するフルサンプリングスキャン、図11の(b)は、同時に4本ずつ選択走査するフルサンプリングスキャン、図12は、2本に1本の割合で同時に4本ずつ選択走査する1/2サブサンプリングスキャンに対応したタイミングチャートである。なお、図11の(a)は、あくまでも比較参考用にすぎず、実際には、アドレス線A,…を1本ずつ選択走査するといった動作モードはない。
【0081】
仮に、アドレス線A1〜A8を1本ずつ順に選択走査するといったフルサンプリングスキャンを行う場合、アドレス線選択回路50は、図11の(a)に示すように、フレーム信号F1,F2,…をアサートするごとにアドレス線A1〜A8を1本ずつ順に選択走査する。このとき、フレーム信号F1,F2,…の周波数がフレームレートに一致する。
【0082】
1本のアドレス線A1を選択走査すると、このアドレス線A1に接続された第1行目の撮像素子P,…がオンになる。同時に、オンした撮像素子P,…からは、信号電圧が信号線La1,Lb1,…を通じてADコンバータ30,…に供給される。
【0083】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでにデジタル画像信号を出力する。その後、同様にしてアドレス線A2,A3,…が順に選択走査され、シフトレジスタ40からは、1回の選択走査ごとに各行のデジタル画像信号が出力される。つまり、図11の(a)に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当し、8ライン走査周期で1フレームの処理が完結する。要するに、アドレス線A1〜A8を1本ずつ順に選択走査するフルサンプリングスキャンによれば、ADコンバータ30は、1フレーム当たり8回のAD変換処理を行わなければならず、動作クロック(クロック周波数)もそれに応じてある程度高い周波数とされる。このときのクロック周波数を「f」とする。
【0084】
次に、フレームレートは上記と同一条件としつつも、アドレス線A1〜A8を4本ずつ選択走査するといった実際のフルサンプリングスキャンについて考える。この場合、アドレス線選択回路50は、図11の(b)に示すように、フレーム信号F1,F2,…をアサートするごとに小グループg1,g2に対応した4本のアドレス線(A1〜A4),(A5〜A8)を同時に選択走査する。
【0085】
最初に、4本のアドレス線A1〜A4を同時に選択走査すると、これらのアドレス線A1〜A4に接続された第1〜第4行目の撮像素子P,…がオンになる。同時に、オンした撮像素子P,…からは、信号電圧が信号線L1〜L4を通じてADコンバータ30,…に供給される。
【0086】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでに4行分のデジタル画像信号を出力する。その後、同様にしてアドレス線A5〜A8が同時に選択走査され、シフトレジスタ40からは、4行分のデジタル画像信号が出力される。この場合、図11の(b)に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当し、2ライン走査周期で1フレームの処理が完結する。
【0087】
ここで、先述したフルサンプリングスキャンと異なる点は、1回の選択走査で4行分のデジタル画像信号が得られる点にある。また、シフトレジスタ40は、ライン走査周期内にマルチプレクサ回路61により転送ライン42A,42B,42C,42Dが切り替えられるため、このマルチプレクサ回路61を通じて4行分のデジタル画素信号がシリアル出力される点も異なる。なお、マルチプレクサ回路61は、シフトレジスタ40からのデジタル画素信号を行順に出力するように、転送ライン42A,42B,42C,42Dを切り替える。たとえば、最初の4行分を出力する段階(アドレス線A1〜A4の選択走査段階)では、符号42A,42B,42C,42Dの順に転送ラインが切り替えられ、次の4行分を出力する段階(アドレス線A5〜A8の選択走査段階)では、符号42B,42C,42D,42Aの順に切り替えられる。
【0088】
つまり、実際のフルサンプリングスキャンによれば、ADコンバータ30によるAD変換処理は、1フレーム当たり2回とされる。その結果、ライン走査周期を長く設定してクロック周波数を先のフルサンプリングスキャンより低いf/4程度とすることができる。
【0089】
さらに、フレームレートは上記と同一条件とした上で、1/2サブフルサンプリングスキャンについて考える。この場合、アドレス線選択回路50は、図12に示すように、フレーム信号F1,F2,…をアサートするごとに大グループG1内の第2n+1(n=0,1,2,3)番目に対応したアドレス線A1,A3,A5,A7を同時に選択走査する。
【0090】
4本のアドレス線A1,A3,A5,A7を同時に選択走査すると、これらのアドレス線A1,A3,A5,A7に接続された第1,第3,第5,第7行目の撮像素子P,…がオンになる。同時に、オンした撮像素子P,…からは、信号電圧が信号線L1〜L4を通じてADコンバータ30,…に供給される。
【0091】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでに4行分のデジタル画像信号を出力する。この場合、図12に示すアドレス線選択信号や出力データの1周期分がライン走査周期に相当するので、1ライン走査周期で1フレームの処理が完結してしまう。
【0092】
このような1/2サブサンプリングスキャンでは、1回の選択走査で4行分のデジタル画像信号が得られるも、1行おきに隔てたデジタル画像信号が得られる。つまり、シフトレジスタ40は、ライン走査周期内にマルチプレクサ回路61により転送ラインが符号42A,42C,42B,42Dの順に切り替えられるので、このマルチプレクサ回路61を通じて1行おきのデジタル画素信号がシリアル出力される。このとき、1行おきのデジタル画素信号の中でも、第2,第4,第6列目のデジタル画素信号が不要として破棄される。そのため、最終的には、8行6列の48ピクセルから12ピクセル分のデジタル画素信号が抽出され、1フレーム分のデータ量がフルサンプリングスキャンの1/4とされる。
【0093】
よって、第2実施形態の1/2サブサンプリングスキャンによれば、ADコンバータ30によるAD変換処理は、1フレーム当たり1回で済み、ライン走査周期をさらに長く設定してクロック周波数をf/8程度にすることができる。このようなクロック周波数の低減率は、ピクセル数がどれだけ多くなってもサブサンプリングスキャンのレベルを変えない限り一定とされ、1/2サブサンプリングスキャンでは常にf/8程度となる。また、同様の動作原理に基づき、1/4、1/8サブサンプリングスキャンとすれば、それぞれクロック周波数をf/16、f/32程度にすることができる。
【0094】
つまり、再び図10を参照して説明すると、フルサンプリングスキャン時には、図中の網掛け部分で示すように、小グループg1,g2,…を構成するP1〜P4の4行、P5〜P8の4行、…ごとに画素データが得られるので、クロック周波数をf/4程度にすることができる。
【0095】
また、1/2サブサンプリングスキャン時には、大グループG1,G2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P3,P5,P7の4行、P9,P11,P13,P15の4行、…ごとに画素データが得られるので、クロック周波数をf/8程度にすることができる。
【0096】
さらに、1/4サブサンプリングスキャン時には、大グループG#1,G#2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P5,P9,P13の4行、P17,P21,P25,P29の4行、…ごとに画素データが得られるので、クロック周波数をf/16程度にすることができる。
【0097】
最もサンプリング率の小さい1/8サブサンプリングスキャン時には、大グループG%1,G%2(G&2以降は図示省略),…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P9,P17,P25の4行、P33,P41,P49,P57(P33以降は図示省略)の4行、…ごとに画素データが得られるので、クロック周波数をf/32程度にすることができる。
【0098】
したがって、第2実施形態によれば、たとえば1/2サブサンプリングスキャン時には、アドレス線A,…を1本ずつ選択走査する場合のADコンバータ30の動作クロック(クロック周波数)fに比べ、その動作クロックをf/8まで低減させることができ、ひいては動作クロックと消費電力との比例的関係から消費電力を大幅に低減させることができる。
【0099】
また、1/4サブサンプリングスキャンの場合、動作クロックをf/16まで低減させることができ、消費電力をさらに大幅に低減させることができる。さらに、1/8サブサンプリングスキャンとすれば、消費電力の点でさらに大きな効果が得られる。
【0100】
また、第2実施形態でも、サブサンプリングスキャン時におけるADコンバータ30の動作クロック、あるいはアドレス線選択回路50のライン走査周期などをバランス良く調整すれば、高フレームレート化と省電力化とを両立させることができる。
【0101】
次に、第3の実施形態について説明する。なお、先述した第1あるいは第2の実施形態と同様の点については、説明を省略する。
【0102】
図13は、第3実施形態に係るエリアイメージセンサの構成図である。第3実施形態に係るエリアイメージセンサは、カラー入力方式に適したものである。撮像素子P,…のそれぞれには、RGB3原色のうちのいずれか1色のフィルタがかけられている。具体的に言うと、仮想線で示す2行2列の撮像素子P,…が1ピクセルとされ、色フィルタは、一例として1ピクセルごとに左上がG、右上がR、左下がB、右下がGとなるように配列されている。このようなピクセル構造では、1つの撮像素子Pが1サブピクセルに相当する。したがって、1ピクセルのカラー画素信号は、2行2列をなす4サブピクセル(撮像素子)分のデジタル画素信号からなる。
【0103】
また、第3実施形態では、1列当たりの信号線L,…の本数(4本)については第2実施形態と同様とされる一方で、信号線L,…と撮像素子P,…との規則的パターンが第2実施形態とは若干異なる。
【0104】
図14は、第3実施形態における第1列目の規則的パターンを説明するための説明図である。第3実施形態でも、グループ構成や、個々の大グループG1,G2,…内において小グループg1,g2単位の接続パターンが異なるように構成されている点は、第2実施形態と同様である。一方、列全体について見ると、小グループg1,g2,…単位の信号線L1〜L4に対する接続パターンが2種類しかない。そのため、個々の大グループG1,G2,…内で第4n+1と第4n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P5,P6),(P9,P10,P13,P14),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0105】
また、符号G#1,G#2,…で示す大グループとしても、個々の大グループG#1,G#2,…内で第8n+1と第8n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P9,P10),(P17,P18,P25,P26),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0106】
さらに、符号G%1,…で示す大グループとしても、個々の大グループG%1,…内で第16n+1と第16n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P17,P18),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0107】
このような接続パターンは、最も大きい大グループG%1,…単位に繰り返され、撮像素子P1,P2,…の数で言えば32個ごとに繰り返し構成される。第3実施形態の規則的パターンとしては、以上説明したようなグループ構成および接続パターンをなすように決められている。
【0108】
このような規則的パターンによれば、全てのピクセル(撮像素子)から信号を抽出するためのフルサンプリングスキャンを行う場合の動作は、小グループg1,g2,g3,…単位として第2実施形態と同様である。一方、アドレス線A,…を2本に1本の割合で選択走査するといった1/2サブサンプリングスキャンを行う場合、大グループG1,G2,…単位に撮像素子(P1〜P8),(P9〜P16),…を区切りながらも、個々の大グループG1,G2,…内で第1,第2,第5,第6番目に位置する撮像素子(P1,P2,P5,P6),(P9,P10,P13,P14),…を同時にオンさせることができる。つまり、1/2サブサンプリングスキャンでも、4行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0109】
また、1/4サブサンプリングスキャンを行う場合には、大グループG#1,G#2,…単位に撮像素子(P1〜P16),(P17〜P32),…を区切りながらも、個々の大グループG#1,G#2,…内で第1,第2,第9,第10番目に位置する撮像素子(P1,P2,P9,P10),(P17,P18,P25,P26),…を同時にオンさせることができる。
【0110】
1/8サブサンプリングスキャンを行う場合には、大グループG%1,…単位に撮像素子(P1〜P32),…を区切りながらも、個々の大グループG%1,…内で第1,第2,第17,第18番目に位置する撮像素子(P1,P2,P17,P18),…を同時にオンさせることができる。つまり、1/2、1/4、1/8サブサンプリングスキャンでも、4行分の信号電圧を信号線L,…を通じてADコンバータ30,…に一斉に入力させることができる。
【0111】
アドレス線選択回路50は、フルサンプリングスキャンの場合、小グループg1,g2,…単位に連続した4本のアドレス線(A1〜A4),(A5〜A8),…を同時に選択走査して通電状態とする。一方、1/2サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG1,G2,…単位に区切りながらも大グループG1,G2,…内の第4n+1と第4n+2(n=0,1)番目に対応する4本のアドレス線(A1,A2,A5,A6),…を同時に選択走査して通電状態とする。また、1/4サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG#1,G#2,…単位に区切りながらも、その大グループG#1,G#2,…内の第8n+1と第8n+2(n=0,1)番目に対応する4本のアドレス線(符号省略)を同時に選択走査して通電状態とする。さらに、1/8サブサンプリングスキャンの場合、アドレス線選択回路50は、大グループG%1,…単位に区切りながらも、その大グループG%1,…内において第16n+1と第16n+2(n=0,1)番目に対応する4本のアドレス線(符号省略)を同時に選択走査して通電状態とする。すなわち、フルサンプリングスキャンあるいは1/2、1/4、1/8サブサンプリングスキャンのいずれにしても、1回の選択走査ごとにアドレス線A,…を4本同時にオンにできる。
【0112】
次に、第3実施形態の動作について説明する。なお、動作タイミングについては、第2実施形態に対応する図11や図12の内容と同様となるため図示省略する。
【0113】
第3実施形態の動作モードとして、フレームレートはフルサンプリングスキャンと同一条件とした1/2サブフルサンプリングスキャンについて考える。この場合、アドレス線選択回路50は、フレーム信号をアサートするごとに大グループG1内の第4n+1と第4n+2(n=0,1)番目に対応したアドレス線A1,A2,A5,A6を同時に選択走査する。
【0114】
4本のアドレス線A1,A2,A5,A6を同時に選択走査すると、これらのアドレス線A1,A2,A5,A6に接続された第1,第2,第5,第6行目の撮像素子P,…がオンになる。同時に、オンした撮像素子P,…からは、信号電圧が信号線L1〜L4を通じてADコンバータ30,…に供給される。
【0115】
ADコンバータ30,…は、1回の選択走査ごとに基準電圧と信号電圧とを逐次比較し、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ40に出力する。シフトレジスタ40は、1回の選択走査を終えるまでに4行分のデジタル画像信号を出力する。その後、大グループG2,…単位に同様の動作が繰り返し行われる。したがって、このような1/2サブサンプリングスキャンとしても、先の第2実施形態と同様に、1ライン走査周期で1フレームの処理が完結してしまう。また、1フレーム分のデータ量がフルサンプリングスキャンの1/4になる。そして、ADコンバータ30の動作クロック(クロック周波数)については、f/8程度にすることができる。
【0116】
また、第2実施形態と同様の動作原理から、1/4、1/8サブサンプリングスキャンとすれば、それぞれクロック周波数をf/16、f/32程度にすることができる。
【0117】
つまり、再び図14を参照して説明すると、フルサンプリングスキャン時には、図中の網掛け部分で示すように、小グループg1,g2,…を構成するP1〜P4の4行、P5〜P8の4行、…ごとに画素データが得られるので、クロック周波数をf/4程度にすることができる。
【0118】
また、1/2サブサンプリングスキャン時には、大グループG1,G2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P2,P5,P6の4行、P9,P10,P13,P14の4行、…ごとに画素データが得られるので、クロック周波数をf/8程度にすることができる。
【0119】
さらに、1/4サブサンプリングスキャン時には、大グループG#1,G#2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P2,P9,P10の4行、P17,P18,P25,P26の4行、…ごとに画素データが得られるので、クロック周波数をf/16程度にすることができる。
【0120】
最もサンプリング率の小さい1/8サブサンプリングスキャン時には、大グループG%1,G%2(G&2以降は図示省略),…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P2,P17,P18の4行、P33,P34,P49,P50(P33以降は図示省略)の4行、…ごとに画素データが得られるので、クロック周波数をf/32程度にすることができる。
【0121】
したがって、第3実施形態によれば、サブサンプリングスキャン時に1つのピクセルがサブピクセル単位に分解されないような規則的パターンとされているので、カラー入力方式としても第2実施形態と同様の効果を得ることができる。
【0122】
さらに、第4の実施形態について説明する。なお、先述した第1ないし第3の実施形態と同様の点については、説明を省略する。
【0123】
図15は、第4実施形態に係るエリアイメージセンサの構成図である。第4実施形態に係るエリアイメージセンサも、第3実施形態と同様にカラー入力方式に適したものである。RGB3原色の色フィルタは、図13と同様のパターンをなすように配列されており、仮想線で示す2行2列の撮像素子(サブピクセル)P,…が1ピクセルをなす。
【0124】
第4実施形態では、2列につき8本の信号線L1〜L8が割り当てられている。つまり、8本の信号線L1〜L8は、2列の撮像素子P,…に共用されるように接続されている。そのため、1列当たりの信号線L,…の本数は4本とされ、第3実施形態などと同様とされる。
【0125】
図16は、第4実施形態における第1列目の規則的パターンを説明するための説明図である。第4実施形態でも、グループ構成の点では第3実施形態などと同様とされる。一方、第1列目に限って列全体について見ると、小グループg1,g2,…単位の信号線L1〜L8に対する接続パターンが4種類あるものの、そのうちの2種類は、信号線L1〜L4のみを対象としたものであり、他の2種類は、信号線L5〜L8のみを対象としたものである。そのため、個々の大グループG1,G2,…内で第4n+1と第4n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P5,P6),(P9,P10,P13,P14),…については、信号線L1〜L4あるいは信号線L5〜L8のいずれの一群に対応しつつ、それぞれ異なる信号線(L1〜L4),(L5〜L8)に接続されている。
【0126】
また、符号G#1,G#2,…で示す大グループについて見ると、個々の大グループG#1,G#2,…内で第8n+1と第8n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P9,P10),(P17,P18,P25,P26),…については、それぞれ異なる信号線L1〜L8に接続されている。
【0127】
さらに、符号G%1,…で示す大グループとしても、個々の大グループG%1,…内で第16n+1と第16n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P17,P18),…については、それぞれ異なる信号線L1〜L4に接続されている。
【0128】
また、図15に示すように、列全体の接続パターンは、奇数列の第1列目と第3列目とが同一パターンからなり、偶数列の第2列目と第4列目とが同一パターンからなる。そして、隣り合う第1列目と第2列目、第3列目と第4列目とでは、接続パターンが対象的に形成されている。これから明らかなように、1列おきに同一の配線パターンが形成されている。このような接続パターンは、最も大きい大グループG%1,…単位に繰り返され、撮像素子P1,P2,…の数で言えば32個ごとに繰り返し構成される。第4実施形態の規則的パターンとしては、以上説明したようなグループ構成および接続パターンをなすように決められている。
【0129】
このような規則的パターンによっても、第3実施形態と同様の動作を実現することができる。したがって、1/2、1/4、1/8サブサンプリングスキャンを行う場合、それぞれのサブサンプリングスキャンに対応して4行分の信号電圧を、8本の信号線L1〜L8のうちの4本を通じてADコンバータ30,…に一斉に入力させることができる。
【0130】
つまり、再び図16を参照して説明すると、フルサンプリングスキャン時には、図中の網掛け部分で示すように、小グループg1,g2,…を構成するP1〜P4の4行、P5〜P8の4行、…ごとに画素データが得られるので、クロック周波数をf/4程度にすることができる。
【0131】
また、1/2サブサンプリングスキャン時には、大グループG1,G2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L8に接続されて規則的に位置するP1,P2,P5,P6の4行、P9,P10,P13,P14の4行、…ごとに画素データが得られるので、クロック周波数をf/8程度にすることができる。
【0132】
さらに、1/4サブサンプリングスキャン時には、大グループG#1,G#2,…ごとに区切りながらも、それぞれ異なる信号線L1〜L8に接続されて規則的に位置するP1,P2,P9,P10の4行、P17,P18,P25,P26の4行、…ごとに画素データが得られるので、クロック周波数をf/16程度にすることができる。
【0133】
最もサンプリング率の小さい1/8サブサンプリングスキャン時には、大グループG%1,G%2(G&2以降は図示省略),…ごとに区切りながらも、それぞれ異なる信号線L1〜L4に接続されて規則的に位置するP1,P2,P17,P18の4行、P33,P34,P49,P50(P33以降は図示省略)の4行、…ごとに画素データが得られるので、クロック周波数をf/32程度にすることができる。
【0134】
したがって、第4実施形態によっても、カラー入力方式に適して先の第3実施形態と同様の効果を得ることができる。
【0135】
なお、第4実施形態の変形例としては、図17および図18に示すような構成としても良い。
【0136】
このような変形例でも、2列につき8本の信号線L1〜L8が割り当てられ、1列当たりの信号線L,…の本数は4本とされる。先の第4実施形態と異なる点としては、相対する2つの撮像素子P,Pが常に隣り合う信号線L,Lに対して接続されている点にある。そのため、個々の大グループG1,G2,…内で第4n+1と第4n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P5,P6),(P9,P10,P13,P14),…については、奇数列に当たる信号線L1,L3,L5,L7、あるいは偶数列に当たる信号線L2,L4,L6,L8のいずれかの一群に対応しつつ、それぞれ異なる信号線(L1,L3,L5,L7),(L2,L4,L6,L8)に接続されている。
【0137】
また、符号G#1,G#2,…で示す大グループについて見ると、個々の大グループG#1,G#2,…内で第8n+1と第8n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P9,P10),(P17,P18,P25,P26),…については、それぞれ異なる信号線L1〜L8に接続されている。
【0138】
さらに、符号G%1,…で示す大グループとしても、個々の大グループG%1,…内で第16n+1と第16n+2(n=0,1)番目の規則的な順に位置する4つの撮像素子(P1,P2,P17,P18),…については、それぞれ異なる信号線L1,L3,L5,L7に接続されている。
【0139】
このような接続パターンによっても、先の第4実施形態と同様の動作を実現することができる。図18からも明らかなように、フルサンプリングスキャン時には、クロック周波数をf/4程度にすることができる。また、1/2サブサンプリングスキャン時には、クロック周波数をf/8程度にすることができる。さらに、1/4サブサンプリングスキャン時には、クロック周波数をf/16程度にすることができる。最もサンプリング率の小さい1/8サブサンプリングスキャン時には、クロック周波数をf/32程度にすることができる。
【0140】
したがって、第4実施形態の変形例によっても、カラー入力方式に適して先の第3実施形態と同様の効果を得ることができる。
【0141】
上記の各実施形態による効果は、たとえば液晶モニタに動画像を表示させる際や、記録用メモリなどに動画像データを取り込む際に特に有効とされる。
【0142】
なお、本願発明は、上記の各実施形態に限定されるものではない。
【0143】
エリアイメージセンサ1は、デジタルカメラに限らず、たとえばデジタルビデオカメラや撮影機能付きの携帯型電話機などにも適用することができ、さらには工業用の検査装置などにも広く適用できる。
【0144】
撮像部1Aは、厳密に撮像素子を多行多列に配列した構造でなくても良く、たとえばハニカム構造などであっても良い。
【0145】
図2には、1フォトダイオードおよび3トランジスタからなる撮像素子の一例を示したが、たとえばスイッチング素子20については、4トランジスタ構造などとしても良い。
【0146】
各列に割り当てる信号線Lの本数は、好ましくは4〜8本程度であるが、少なくとも2本以上であれば良い。
【0147】
ADコンバータ30は、スロープ状の基準電圧を用いる方式に限らない。たとえば動作クロックを基にデジタル量としての基準電圧を発生し、この基準電圧と信号電圧とを逐次比較して両電圧が一致したときの電圧値そのものをデジタル画素信号として出力する方式でも良い。
【0148】
カラー入力方式の場合、撮像素子ごとにかけられる色フィルタは、YMCとGに色分解する補色系のフィルタとしても良い。
【0149】
また、1つの撮像素子が入力感度に応じてRGB3原色に色分解可能な特性を有する場合には、第1や第2の実施形態をカラー入力方式としても適用することができる。
【0150】
上記の各実施形態では、複数種類のサブサンプリングスキャンに対応させるために、大グループの中でも最も小さい大グループG1,G2,…単位に同一の接続パターンを繰り返さないように構成したが、たとえば、1/2サブサンプリングスキャンしか行わないのであれば、大グループG1,G2,…単位に同一の接続パターンを繰り返すように構成しても良い。
【0151】
その他の点については、本願発明の範囲内で種々の変更が可能である。たとえば、1列当たりの信号線の本数を6本とした場合には、6個の撮像素子で1つの小グループを構成し、1/2サブサンプリングスキャン時には、適当な順に位置する6本のアドレス線を1回の選択走査で同時にオンするとしても良い。
【図面の簡単な説明】
【図1】本願発明の第1実施形態に係るエリアイメージセンサの構成図である。
【図2】1つの撮像素子についての回路図である。
【図3】第1列目の規則的パターンを説明するための説明図である。
【図4】1つのADコンバータについてのブロック図である。
【図5】ADコンバータの動作を説明するための説明図である。
【図6】信号の処理手順を説明するための説明図である。
【図7】信号の処理手順を説明するための説明図である。
【図8】信号の処理手順を説明するための説明図である。
【図9】第2実施形態に係るエリアイメージセンサの構成図である。
【図10】第2実施形態における第1列目の規則的パターンを説明するための説明図である。
【図11】信号の処理手順を説明するための説明図である。
【図12】信号の処理手順を説明するための説明図である。
【図13】第3実施形態に係るエリアイメージセンサの構成図である。
【図14】第3実施形態における第1列目の規則的パターンを説明するための説明図である。
【図15】第4実施形態に係るエリアイメージセンサの構成図である。
【図16】第4実施形態における第1列目の規則的パターンを説明するための説明図である。
【図17】第4実施形態の変形例を示す構成図である。
【図18】変形例における第1列目の規則的パターンを説明するための説明図である。
【符号の説明】
1 エリアイメージセンサ
1A 撮像部
10 フォトダイオード
20 スイッチング素子
30 ADコンバータ
40 シフトレジスタ
41 レジスタ
42 転送ライン
50 アドレス線選択回路
60 デュプレクサ回路
61 マルチプレクサ回路
A アドレス線
L 信号線
P 撮像素子
g 小グループ
G 大グループ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS (Complementary Metal Oxide Semiconductor) type area image sensor incorporated in, for example, a digital camera.
[0002]
[Prior art]
Conventional CMOS area image sensors generally have one signal line parallel to each column of the image sensor and one address line parallel to each row. Each signal line is commonly connected to the image sensor in the corresponding column, and each address line is commonly connected to the image sensor in the corresponding row. An analog / digital converter is connected to the output end of each signal line, and a shift register is connected to the output end of the analog / digital converter (see, for example, Patent Document 1).
[0003]
In such an area image sensor, when a full sampling scan for scanning all address lines is performed, the address lines are selectively scanned one by one in order, and the signal voltage from the image sensor is analog / digital for each row accordingly. Input to the converter. The analog / digital converter sequentially compares a signal voltage input within one address line scanning time with a reference voltage that changes according to the operation clock within the same time, and counts when both voltages match. Is output to the shift register as a digital signal. The shift register sequentially outputs a digital signal from each analog / digital converter in synchronization with the shift pulse. Thereby, continuous pixel data for each row is obtained as a digital signal.
[0004]
By the way, in the full sampling scan, it takes a certain amount of time to obtain image data for one frame that covers the total number of rows, and it is difficult to increase the frame rate. Therefore, for example, when displaying a moving image for preview on a liquid crystal monitor of a digital camera, for example, by extracting only a signal for one pixel from four pixels (four image sensors) in two rows and two columns, A sub-sampling scan is performed so that the data amount for one frame is 1/4 of the full sampling scan.
[0005]
According to this sub-sampling scan, address lines are selectively scanned every other row (one line), and unnecessary address lines are thinned out at a rate of one out of every two lines. Then, unnecessary signals are discarded every other column, so that only signals from 4 pixels to 1 pixel are extracted. In such a sub-sampling scan, if the frame rate is the same as that of the full sampling scan, the address line scanning time per line can be extended to about twice. As a result, the operation clock (clock frequency) of the analog / digital converter can be lowered to about ½. Note that, as described above, the sub-sampling scan that selectively scans the address lines at a ratio of one to two is called a ½ sub-sampling scan.
[0006]
[Patent Document 1]
JP 2001-036816 A
[0007]
[Problems to be solved by the invention]
However, in the conventional area image sensor, for example, when a 1/2 sub-sampling scan is performed, the operation clock of the analog / digital converter is reduced to half by comparison with the rate of reducing the data amount (1/4). The operating clock cannot be reduced dramatically. That is, even from the proportional relationship between the operation clock and power consumption, the power consumption cannot be significantly reduced during the sub-sampling scan.
[0008]
DISCLOSURE OF THE INVENTION
The present invention has been conceived under such circumstances, and it is an object of the present invention to provide an area image sensor that can greatly reduce the operation clock and power consumption during sub-sampling scanning. Yes.
[0009]
In order to solve the above problems, the present invention takes the following technical means.
[0010]
That is, according to the present invention, an area image sensor in which a large number of image sensors are arranged in multiple rows and multiple columns, a plurality of signal lines assigned to each column or two columns of the image sensor, and each signal Each line of the image sensor, and a small group is formed for each image sensor continuously arranged in the same number as the number of signal lines allocated per column. In addition, in the small group, each image sensor is connected to a different signal line, and in each row of the image sensor, a large group is formed for each small group continuously arranged over two or more. In this large group, there are two or more types of connection patterns for signal lines in small group units. It is subjected.
[0011]
As a preferred embodiment, when a predetermined number of signal lines are assigned to each column of the image pickup device, each column of the image pickup device has the same group configuration and a configuration that forms a connection pattern for the signal line. can do.
[0012]
In another preferred embodiment, when a plurality of predetermined signal lines are assigned to each two-column unit of the image sensor, all the columns of the image sensor have the same group configuration, while The connection pattern can be configured to be the same pattern every other column.
[0013]
In each row of the imaging elements, a large group can be formed for each small group that is a power of 2.
[0014]
Each column of the image sensor can be configured to include two or more types of large groups having different numbers of small groups.
[0015]
Within the large group, the same number of image pickup devices as the number of signal lines per column, and image pickup devices positioned in a predetermined regular order may be connected to different signal lines. it can.
[0016]
In addition, an address line that is assigned to each row of the image pickup device and is connected to all the image pickup devices in the row for each line, and the address line are selected while being divided into large groups, a signal per column. An address line selection circuit that simultaneously selects an address line corresponding to a row of imaging elements located in a predetermined regular order, the number of which is equal to the number of lines allocated, and each time the address line selection circuit selects an address line The digital signal output from each of the analog / digital converters is taken in, and the digital signal is output by switching the shift register that outputs these digital signals on a plurality of transfer lines and the transfer line of the shift register. A configuration having a duplexer circuit or a multiplexer circuit may be employed.
[0017]
Each time the address line selection circuit selects an address line, the analog / digital converter sequentially compares a signal voltage input from the signal line with a reference voltage that changes within the selection time of the address line, and the two voltages are The voltage value itself or the count value when they coincide can be output to the shift register as a digital signal.
[0018]
According to the present invention, for example, when two signal lines are allocated to each column of the image sensor, a small group is formed for each image sensor as many as the number of signal lines allocated (two). A large group is formed by the multiplied number, that is, every two small groups. Within each small group, the two image sensors are connected to different signal lines, and within each large group, the connection pattern for the signal line is different for each small group. Further, in the large group, two image sensors located every other row are connected to different signal lines. Such a group configuration and connection pattern are the same over all rows of the image sensor.
[0019]
When performing full sampling scan, two address lines (two rows) can be selected and scanned simultaneously in small group units, and the signal voltage for two consecutive rows is sent to the analog / digital converter accordingly. Can be entered. That is, every time an address line is selectively scanned, the analog / digital converter outputs a digital signal for two consecutive rows, and the shift register outputs a digital signal (pixel data) for two consecutive rows through a duplexer circuit. Is done. According to such a full sampling scan, pixel data for two rows can be obtained almost simultaneously, so that the operation clock of the analog / digital converter is compared with the case where the address lines are selectively scanned one row at a time as in the prior art. (Clock frequency) can be reduced to about ½.
[0020]
On the other hand, when 1/2 sub-sampling scan is performed, two address lines located every other row can be simultaneously selected and scanned while four address lines (for four rows) are grouped into large groups. . In response to this, a signal voltage is transmitted from the image sensor for two rows located every other row to each analog / digital converter through a signal line. The analog / digital converter as a whole outputs two rows of digital signals each time two address lines are selected and scanned simultaneously, and the shift register outputs a total of 2 thinned out at a rate of one row per two rows. Rows of pixel data are output through a duplexer circuit. At this time, by discarding unnecessary pixel data every other column, only pixel data for one element is extracted from four elements in two rows and two columns. According to such a 1/2 sub-sampling scan, the data amount for one frame is set to 1/4 of the full sampling scan. Further, the operation clock of the analog / digital converter is lowered to about ¼ compared with the conventional one.
[0021]
In addition, in each column of the image sensor, a large group composed of two small groups and another large group composed of small groups such as 4, 8, 16 and the like can simultaneously exist. In such a case, 1/4, 1/8, and 1/16 sub-sampling scans can be handled.
[0022]
In addition, for example, even when four signal lines are assigned to each two-row unit of the image sensor, the number of signal lines assigned to one row is the same two as described above. It can be a group structure. At this time, the connection pattern for the signal line can be the same every other column.
[0023]
Therefore, according to the present invention, the operation clock of the analog / digital converter can be reduced at the time of the full sampling scan, so that the operation clock can be further reduced during the sub-sampling scan. Power consumption can be significantly reduced from the proportional relationship with power.
[0024]
Other features and advantages of the present invention will become more apparent from the following description of embodiments of the invention with reference to the accompanying drawings.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.
[0026]
FIG. 1 is a configuration diagram of an area image sensor according to a first embodiment of the present invention. The area image sensor 1 is a CMOS image sensor for a digital camera, for example, and includes a horizontally-long rectangular imaging unit 1A. The imaging unit 1A and its peripheral circuits include a large number of photodiodes 10, a large number of switching elements 20, a large number of analog / digital converters (hereinafter referred to as “AD converters”) 30, a shift register 40, and an address line selection circuit. 50, a duplexer circuit 60, signal lines L extending in the vertical direction, address lines A extending in the horizontal direction, and the like.
[0027]
The photodiode 10 and the switching element 20 are connected to each other to form a pair and function as an imaging element. A unit section that divides the image sensors one by one corresponds to one pixel (pixel), and the imaging unit 1A has a pixel array structure in which a large number of image sensors are arranged in multiple rows and multiple columns. As an example, two signal lines L are drawn for each column of the imaging elements. The output ends 20A of the switching elements 20 are connected to these signal lines L in accordance with a predetermined regular pattern. This regular pattern will be described later. The AD converters 30 are connected to the output ends of the signal lines L, the output ends of the AD converters 30 are connected to the shift register 40, and the output ends of the shift register 40 are connected to the duplexer circuit 60. . One address line A is drawn for each row of the image sensor. The input / output gates 20B of the switching elements 20 in all rows are connected to the address lines A in each row. All of these address lines A are connected to an address line selection circuit 50.
[0028]
As for the arrangement of the image sensors and the like, a group of image sensors (pixels) arranged in the horizontal direction is called a “row”, and a group of image sensors arranged in the vertical direction perpendicular to the “row” is expressed as “ This is called a “column”. For example, “first row, second row,...” In order from the top, and “first column, second column,. The signal lines L... Are labeled so as to be “La1, La2” sequentially from the left in the first column, “Lb1, Lb2”, etc. sequentially from the left in the second column. The address lines A are numbered so that the first row, the second row,... Become “A1, A2,.
[0029]
The area image sensor 1 according to this embodiment is based on a monochrome input method. Therefore, for each pixel, a digital pixel signal expressing black and white shading with a digital amount is obtained, and image data for one frame consisting of a monochrome image is obtained for all pixels.
[0030]
FIG. 2 is a circuit diagram of one image sensor. The switching element 20 is formed by combining a reset transistor TR1, a switching transistor TR2, and a source follower amplifier transistor TR3. The reset transistor TR1 and the switching transistor TR2 are realized by a CMOS structure. Although omitted in FIG. 1, a reset line R (reference number R1 for the first row) is drawn for each row, and a common line C (reference number C1 for the first column) is drawn for each column. . The source, gate, and drain of the reset transistor TR1 are connected to the output terminal of the photodiode 10, the reset line R1, and the common line C1, respectively. The source, gate, and drain of the switching transistor TR2 are the common line C1 and address line A1. The source follower amplifier transistor TR3 is connected to the source of the source follower amplifier transistor TR3. The gate of the source follower amplifier transistor TR3 is connected to the output terminal of the photodiode 10, and the drain is connected to the signal line L11. Of these, the contact between the drain of the source follower amplifier transistor TR3 and the signal line L11 corresponds to the output terminal 20A of the switching element 20, and the contact between the gate of the switching transistor TR2 and the address line A1 is the input of the switching element 20. This corresponds to the output gate 20B. In brief, in each pixel, when the input / output gate 20B is turned on and the switching elements 20 are turned on, the signal charges photoelectrically converted from the photodiodes 10 flow into the signal lines L, and these signal lines. A signal voltage is input to the AD converters 30 through L.
[0031]
Next, focusing on the image sensor in the first column and the signal lines L1 and L2 as an example, these regular patterns will be described in detail. Note that the same regular pattern as in the first column is applied to each column other than the first column.
[0032]
FIG. 3 is an explanatory diagram for explaining a regular pattern in the first column. As shown in this figure, the image pickup devices P1, P2,... Arranged in the first column form one small group g1, g2, g3,. , G3,..., Two adjacent image sensors (P1 and P2), (P3 and P4),... Are connected to different signal lines L1, L2. Further, the small groups g1, g2, g3,... Are configured so as to form one large group G1, G2,.
[0033]
Here, for example, when one large group G1 is viewed, the connection pattern of the small group g1 to the signal lines L1 and L2 and the connection pattern of the small group g2 to the signal lines L1 and L2 are different. The other large groups G2, G3,... And about two image pick-up elements (P1 and P3), (P5, P7), ... which are located in 2n + 1 (n = 0, 1) order regular order in each large group G1, G2, ... They are connected to different signal lines L1 and L2.
[0034]
In addition, the small groups g1, g2, g3,..., 2 squared 4, 2 cubed 8, 2 squared 16, and so on, are G # 1, G% 1, G & 1, respectively. Configured to form a large group. For example, in each of the large groups G # 1, G # 2,... Configured for four consecutive small groups (g1 to g4), (g5 to g8),..., The small groups (g1 to g4), ( g5 to g8),... unit connection patterns are divided into two different types, and they do not all become the same pattern. In the large groups G # 1, G # 2,..., Two image pickup devices (P1 and P5), (P9, P13), (Pn and P5) positioned in the 4n + 1 (n = 0, 1) th regular order. Are connected to different signal lines L1 and L2.
[0035]
This is a large group G% 1, G% 2,... Composed of 8 small groups (g1 to g8), (g9 to g16),..., And 16 small groups (g1 to g16),. The same applies to the large group G & 1,. That is, two image pickup devices (P1 and P9), (P17, P25) positioned in the 8n + 1 (n = 0, 1) th regular order in each large group G% 1, G% 2,. Are connected to different signal lines L1 and L2. Further, two image pickup devices (P1 and P17),... Positioned in the 16n + 1 (n = 0, 1) th regular order in each large group G & 1,... Are respectively connected to different signal lines L1, L2. It is connected.
[0036]
Such a connection pattern is repeated for the largest large group G & 1,..., And is repeated for every 32 imaging elements P1, P2,. The regular pattern is determined so as to form the group configuration and connection pattern as described above.
[0037]
According to such a regular pattern, when a full sampling scan for extracting signals from all pixels (imaging elements) is performed, the imaging elements (P1 and P2) in units of small groups g1, g2, g3,. (P3 and P4),... Can be turned on simultaneously, and signal voltages for two consecutive rows can be simultaneously input to the AD converters 30 through the signal lines L. On the other hand, when performing a 1/2 sub-sampling scan in which the address lines A,... Are selectively scanned at a ratio of one to two, the image pickup elements (P1-P4), (P5- .., While separating P8),..., Simultaneously turn on the first and third imaging elements (P1 and P3), (P5 and P7),... Within each large group G1, G2,. it can. That is, the signal voltages for two rows can be input to the AD converters 30 through the signal lines L,.
[0038]
Further, in the case of performing the 1/4 sub-sampling scan, the large groups G # 1, G # 2,..., The image sensors (P1 to P8), (P9 to P16),. The first and fifth imaging elements (P1 and P5), (P9 and P13),... In the groups G # 1, G # 2,.
[0039]
When the 1/8 sub-sampling scan is performed, the large groups G% 1, G% 2,..., While separating the image pickup devices (P1 to P16), (P17 to P32),. The image sensors (P1 and P9), (P17 and P25),... Positioned in the first and ninth positions in% 1, G% 2,.
[0040]
When a 1/16 sub-sampling scan is performed, the image pickup devices (P1 to P32),... Are separated into large groups G & 1,. The imaging devices (P1 and P17) to be turned on can be turned on simultaneously. That is, signal voltages for two rows can be input to the AD converters 30 through the signal lines L,... Even in the 1/2, 1/4, 1/8, and 1/16 subsampling scans.
[0041]
Next, FIG. 4 is a block diagram of one AD converter 30, and FIG. 5 is an explanatory diagram for explaining the operation of the AD converter 30. As shown in FIG. 4, the AD converter 30 includes a comparator 31 and a counter 32. As shown in FIG. 5, a signal voltage sampled and held as an analog signal (shown by a plot in the figure) is input to the comparator 31 through the signal line L and changes in a slope shape in synchronization with the operation clock. The reference voltage to be input is input. This reference voltage is input every address line scanning time (referred to as “line scanning period”) of the address line selection circuit 50. The comparator 31 sequentially compares the signal voltage input for each line scanning period and the reference voltage within the same time, and outputs a latch signal to the counter 32 when the two voltages match. The counter 32 counts the number of clocks for each line scanning cycle. When the counter 32 receives a latch signal from the comparator 31, the counter 32 outputs the clock count number at that time to the shift register 40 as a digital pixel signal. That is, two AD converters 30 are provided corresponding to two signal lines L in each column, and one AD converter 30 outputs an analog signal voltage for one pixel for each line scanning period. Convert to digital pixel signal and output.
[0042]
As shown in FIG. 1, the shift register 40 includes registers 41,... Individually configured by flip-flop circuits or the like. Each register 41 is connected to the output terminal of the AD converter 30. The registers 41 are provided in two stages corresponding to two AD converters 30 in each column, and a group corresponding to the signal line L1 is connected to the first transfer line 42A and the signal line L2. A corresponding group is connected to the second transfer line 42B. In such a shift register 40, the digital pixel signal from each AD converter 30 is temporarily taken into each register 41, and then one digital pixel signal is passed through the two transfer lines 42A and 42B in synchronization with the shift pulse. Forward. At this time, the duplexer circuit 60 switches the transfer lines 42A and 42B at an appropriate timing in conjunction with the operation of the shift register 40. For example, the duplexer circuit 60 sequentially outputs the digital pixel signals on the first transfer line 42A while being connected to the first transfer line 42A, and switches the connection to the second transfer line 42B after the output is completed. The digital pixel signals on the second transfer line 42B are sequentially output. As a result, two rows of digital pixel signals serialized for each row by the shift register 40 are output.
[0043]
In the case of full sampling scan, the address line selection circuit 50 selects two address lines (A1 and A2), (A3 and A4),... Consecutive in small groups g1, g2,. To do. On the other hand, in the case of ½ sub-sampling scan, the address line selection circuit 50 is divided into the 2n + 1 (n = 0, 1) th of the large groups G1, G2,. Two corresponding address lines (A1 and A3),... Are simultaneously selected to be energized. In the case of 1/4 sub-sampling scan, the address line selection circuit 50 is divided into large groups G # 1, G # 2,. Two address lines (reference numerals omitted) corresponding to the 4n + 1 (n = 0, 1) th are simultaneously selected to be in an energized state. Further, in the case of 1/8 and 1/16 sub-sampling scans, the address line selection circuit 50 has a large group of codes G% 1, G% 2,. , Two address lines corresponding to the 8n + 1 (n = 0, 1) th and 16n + 1 (n = 0, 1) th in each large group, while being divided into large groups of symbols G & 2,. At the same time, the energized state is selected. Such an operation of the address line selection circuit 50 is called a selection scan, and is selected once in any of a full sampling scan or a 1/2, 1/4, 1/8, or 1/16 subsampling scan. Two address lines A,... Can be turned on simultaneously for each scan. Further, the time required for one selective scanning is set as a line scanning cycle, and AD conversion processing of the AD converter 30 is performed within that time.
[0044]
Next, the operation of the area image sensor 1 will be described. In order to make the operation principle easy to understand, the imaging unit 1A is composed of only 16 pixels in total of 4 rows and 4 columns, and peripheral circuits such as the AD converter 30... And the shift register 40 are configured accordingly.
[0045]
6 to 8 are explanatory diagrams for explaining a signal processing procedure. 6 is a full sampling scan in which the address lines A1 to A4 are selectively scanned one by one as an operation mode, FIG. 7 is a full sampling scan in which two of the address lines A1 to A4 are selectively scanned simultaneously, and FIG. 8 is one in two. It is a figure corresponding to the 1/2 subsampling scan which carries out selective scanning of 2 pieces simultaneously at a rate. The upper part of each figure shows a timing chart, and the lower part schematically shows the operation of the shift register 40. Note that FIG. 6 is merely for reference and there is actually no operation mode in which the address lines A,... Are selectively scanned one by one.
[0046]
If a full sampling scan is performed in which the address lines A1 to A4 are selectively scanned one by one in sequence, the address line selection circuit 50 performs an address every time the frame signals F1, F2,. The lines A1 to A4 are selectively scanned one by one. Here, the frame signals F1, F2,... Are for giving a timing for periodically capturing one frame of image data. That is, the frequency of the frame signals F1, F2,... Matches the frame rate.
[0047]
When one address line A1 is selectively scanned, the switching elements 20 in the first row connected to the address line A1 are turned on. At the same time, from the photodiodes 10,... Paired with the switching elements 20,... That are turned on, a signal voltage by photoelectric conversion is supplied to the AD converters 30,.
[0048]
As shown in FIG. 5, the AD converters 30 sequentially compare the slope-shaped reference voltage with the analog input signal voltage for each selected scan. Then, the AD converters 30 ... output the clock count number when the two voltages coincide with each other to the shift register 40 as a digital image signal. The shift register 40 outputs a digital image signal until one selection scan is completed. Thereafter, the address lines A2, A3, and A4 are selected and scanned in order in the same manner, and the digital image signal of each row is output from the shift register 40 for each selected scan. That is, one cycle of the address line selection signal and output data shown in FIG. 6 corresponds to a line scanning cycle, and processing of one frame is completed in four line scanning cycles. In short, according to the full sampling scan in which the address lines A1 to A4 are selectively scanned one by one in sequence, the AD converter 30 must perform AD conversion processing four times per frame, and the operation clock (clock frequency) is also increased. Accordingly, the frequency is set to be somewhat high. The clock frequency at this time is “f”.
[0049]
Next, consider an actual full sampling scan in which the address rates A1 to A4 are selectively scanned two by two while the frame rate is the same as described above. In this case, as shown in FIG. 7, the address line selection circuit 50 has two address lines (A1 and A2), (A3) corresponding to the small groups g1, g2, each time the frame signals F1, F2,. And A4) are simultaneously selected and scanned.
[0050]
First, when the two address lines A1, A2 are selected and scanned simultaneously, the switching elements 20,... Connected to the address lines A1, A2 are turned on. At the same time, the signal voltage by photoelectric conversion is supplied to the AD converters 30 through the signal lines L1 and L2 from the photodiodes 10 through the pairs of the switching elements 20 that are turned on.
[0051]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs the digital image signals for two rows before completing one selection scan. Thereafter, the address lines A3 and A4 are simultaneously selected and scanned in the same manner, and the digital image signals for two rows are output from the shift register 40. In this case, one cycle of the address line selection signal and output data shown in FIG. 7 corresponds to a line scanning cycle, and processing of one frame is completed in two line scanning cycles.
[0052]
Here, a difference from the above-described full sampling scan is that a digital image signal for two rows can be obtained by one selection scan. In addition, as shown in FIG. 7, since the transfer lines 42 </ b> A and 42 </ b> B are switched by the duplexer circuit 60 within the line scanning period, the shift register 40 serially outputs digital pixel signals for two rows through the duplexer circuit 60. The point is also different. At this time, the duplexer circuit 60 switches the transfer lines 42A and 42B so as to output the digital pixel signals from the shift register 40 in the row order.
[0053]
That is, according to the actual full sampling scan, the AD conversion process by the AD converter 30 is performed twice per frame. As a result, it is possible to set the line scanning period to be long and set the clock frequency to about f / 2 lower than the previous full sampling scan.
[0054]
Further, a half-full sampling scan is considered with the frame rate set to the same condition as above. In this case, the address line selection circuit 50, as shown in FIG. 8, whenever the frame signals F1, F2,... Are asserted, the address line A1 corresponding to the 2n + 1 (n = 0, 1) th in the large group G1. , A3 are simultaneously selected and scanned.
[0055]
When the two address lines A1 and A3 are selected and scanned simultaneously, the switching elements 20 in the first and third rows connected to the address lines A1 and A3 are turned on. At the same time, the signal voltage by photoelectric conversion is supplied to the AD converters 30 through the signal lines L1 and L2 from the photodiodes 10 through the pairs of the switching elements 20 that are turned on.
[0056]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs the digital image signals for two rows before completing one selection scan. In this case, since one cycle of the address line selection signal and output data shown in FIG. 8 corresponds to the line scanning cycle, the processing of one frame is completed in one line scanning cycle.
[0057]
In such a 1/2 sub-sampling scan, digital image signals for two rows can be obtained by one selection scan, but digital image signals separated every other row can be obtained. That is, as shown in FIG. 8, in the shift register 40, the transfer lines 42A and 42B are switched by the duplexer circuit 60 within the line scanning period, so that every other row of digital pixel signals is serially output through the duplexer circuit 60. . At this time, among the digital pixel signals in every other row, as shown by hatching in FIG. 8, the digital pixel signals in the second and fourth columns are discarded as unnecessary. Therefore, finally, digital pixel signals for 4 pixels are extracted from 16 pixels in 4 rows and 4 columns, and the data amount for one frame is set to 1/4 of the full sampling scan.
[0058]
Therefore, according to the 1/2 sub-sampling scan, the AD conversion process by the AD converter 30 may be performed once per frame, and the clock frequency can be set to about f / 4 by setting the line scanning cycle longer. . Such a reduction rate of the clock frequency is constant as long as the number of pixels is increased as long as the level of the sub-sampling scan is not changed, and is always about f / 4 in the 1/2 sub-sampling scan. Further, if the 1/4, 1/8, and 1/16 sub-sampling scans are performed based on the same operation principle, the clock frequencies can be set to about f / 8, f / 16, and f / 32, respectively.
[0059]
That is, referring again to FIG. 3, at the time of a full sampling scan, as shown by the shaded portion in the figure, two rows of P1, P2 constituting the small groups g1, g2,. Since pixel data is obtained for each row,..., The clock frequency can be set to about f / 2.
[0060]
Further, at the time of 1/2 sub-sampling scan, two rows of P1 and P3 regularly connected to different signal lines L1 and L2 and divided into large groups G1, G2,. Since pixel data is obtained every two rows,..., The clock frequency can be set to about f / 4.
[0061]
Furthermore, at the time of 1/4 sub-sampling scan, two rows of P1 and P5 regularly connected to different signal lines L1 and L2 while being divided into large groups G # 1, G # 2,. Since pixel data is obtained for each of the two rows P9, P13,..., The clock frequency can be reduced to about f / 8.
[0062]
Further, at the time of 1/8 sub-sampling scan, two rows of P1 and P9 regularly connected to different signal lines L1 and L2 are separated while being divided into large groups G% 1, G% 2,. , P17, P25, and so on, pixel data can be obtained for each row, so that the clock frequency can be set to about f / 16.
[0063]
During the 1/16 sub-sampling scan with the smallest sampling rate, P1 is regularly connected to different signal lines L1 and L2 while being divided into large groups G & 1, G & 2 (G & 2 and subsequent figures are not shown),. , P17, P33, P49 (not shown after P33),..., And pixel data can be obtained, so that the clock frequency can be set to about f / 32.
[0064]
Therefore, according to this embodiment, for example, in the 1/2 sub-sampling scan, the operation clock is compared with the operation clock (clock frequency) f of the AD converter 30 when the address lines A,... Are selectively scanned one by one. The power consumption can be reduced to f / 4, and the power consumption can be significantly reduced from the proportional relationship between the operation clock and the power consumption.
[0065]
In the case of 1/4 sub-sampling scan, the operation clock can be reduced to f / 8, and the power consumption can be further greatly reduced. However, if 1/8 and 1/16 subsampling scans are used, a greater effect can be obtained in terms of power consumption.
[0066]
Further, if the operation clock of the AD converter 30 during the sub-sampling scan or the line scanning cycle of the address line selection circuit 50 is adjusted in a well-balanced manner, both high frame rate and low power consumption can be achieved.
[0067]
Next, a second embodiment will be described. Note that the description of the same points as in the first embodiment described above will be omitted.
[0068]
FIG. 9 is a configuration diagram of an area image sensor according to the second embodiment. In the second embodiment, four signal lines L,... Are drawn for each column of the image sensors P,. These signal lines L,... Are connected to image sensors P,... According to a regular pattern described below.
[0069]
FIG. 10 is an explanatory diagram for explaining a regular pattern in the first column in the second embodiment. As shown in this figure, the image pickup devices P1, P2,... Arranged in the first column form one small group g1, g2, g3,. , G3,..., Four image sensors (P1 to P4), (P5 to P8),... Are connected to different signal lines L1 to L4, respectively. Further, the small groups g1, g2, g3,... Are configured so as to form one large group G1, G2,.
[0070]
For example, when one large group G1 is viewed, the connection patterns for the signal lines L1 to L4 of the small group g1 included therein are different from the connection patterns for the signal lines L1 to L4 of the small group g2. The other large groups G2, G3,... In the large groups G1, G2,..., Four image sensors (P1, P3, P5, P7), (P9) positioned in the 2n + 1 (n = 0, 1, 2, 3) th regular order. , P11, P13, P15),... Are connected to different signal lines L1 to L4, respectively.
[0071]
Further, the small groups g1, g2, g3,... Are configured so as to form large groups indicated by symbols G # 1, G% 1, etc., even when every 4 is a square of 2 and every 8 is a cube of 2. The For example, in each of the large groups G # 1, G # 2,... Configured for four consecutive small groups (g1 to g4), (g5 to g8),..., The small groups (g1 to g4), ( g5 to g8),... unit connection patterns are different from each other, and they are not all the same pattern. .., And four imaging elements (P1, P5, P9, P13) positioned in the 4n + 1 (n = 0, 1, 2, 3) th regular order in each large group G # 1, G # 2,. ), (P17, P21, P25, P29),... Are connected to different signal lines L1 to L4, respectively.
[0072]
Further, the same applies to the large groups G% 1,... Configured for each of the eight small groups (g1 to g8), (g9 to g16),. The four image pickup devices (P1, P9, P17, P25),... positioned in the n = 0, 1, 2, 3) regular order are connected to different signal lines L1 to L4, respectively.
[0073]
Such a connection pattern is repeated for each unit of the largest large group G% 1,..., And is repeated for every 32 imaging elements P1, P2,. The regular pattern of the second embodiment is determined to have the group configuration and the connection pattern as described above.
[0074]
According to such a regular pattern, when a full sampling scan for extracting signals from all pixels (imaging devices) is performed, the imaging devices (P1 to P4) in units of small groups g1, g2, g3,. (P5 to P8),... Are simultaneously turned on, and signal voltages for four consecutive rows can be input to the AD converters 30 through the signal lines L,. On the other hand, when 1/2 sub-sampling scanning is performed such that the address lines A,... Are selectively scanned at a ratio of one to two, the image pickup elements (P1-P8), (P9- P16),..., But the image sensors (P1, P3, P5, P7), (P9, P7) located in the first, third, fifth, and seventh positions within each large group G1, G2,. P11, P13, P15),... Can be turned on simultaneously. That is, the signal voltages for four rows can be input to the AD converters 30 through the signal lines L,.
[0075]
In addition, when performing the 1/4 sub-sampling scan, the large groups G # 1, G # 2,..., While separating the image pickup devices (P1 to P16), (P17 to P32),. Image sensors (P1, P5, P9, P13), (P17, P21, P25, P29),... Located in the first, fifth, ninth, and thirteenth positions in the groups G # 1, G # 2,. Can be turned on simultaneously.
[0076]
When the 1/8 sub-sampling scan is performed, the image pickup elements (P1 to P32),... Are divided into large groups G% 1,. 9, the 17th and 25th imaging elements (P1, P9, P17, P25),... Can be simultaneously turned on. That is, the signal voltages for four rows can be simultaneously input to the AD converters 30 through the signal lines L through the 1/2, 1/4, and 1/8 subsampling scans.
[0077]
As shown in FIG. 9, the group of registers 41 corresponding to the signal line L1 is connected to the first transfer line 42A, and the group corresponding to the signal line L2 is connected to the second transfer line 42B. A group corresponding to the line L3 is connected to the third transfer line 42C, and a group corresponding to the signal line L4 is connected to the fourth transfer line 42D. That is, the shift register 40 transfers the digital pixel signals one by one through the four transfer lines 42A, 42B, 42C, and 42D in synchronization with the shift pulse. At this time, the multiplexer circuit 61 switches the four transfer lines 42A, 42B, 42C, and 42D at an appropriate timing in conjunction with the operation of the shift register 40. For example, the multiplexer circuit 61 sequentially outputs the digital pixel signals on the first transfer line 42A one by one, then switches the connection to the second transfer line 42B, outputs the digital pixel signal, and further performs the third transfer. The connection is switched to the line 42C and finally the fourth transfer line 42D to output a digital pixel signal. As a result, four rows of digital pixel signals serialized for each row by the shift register 40 are output.
[0078]
In the case of full sampling scan, the address line selection circuit 50 selects and scans four address lines (A1 to A4), (A5 to A8),... Continuous in small groups g1, g2,. And On the other hand, in the case of ½ sub-sampling scan, the address line selection circuit 50 is divided into the second group n + 1 (n = 0, 1, 2,...) In the large group G1, G2,. 3) The four corresponding address lines (A1, A3, A5, A7),... In the case of 1/4 sub-sampling scan, the address line selection circuit 50 is divided into large groups G # 1, G # 2,. The four address lines (reference numerals omitted) corresponding to the 4n + 1 (n = 0, 1, 2, 3) th are simultaneously selected and scanned to be energized. Further, in the case of 1/8 sub-sampling scan, the address line selection circuit 50 is divided into large groups G% 1,..., But is divided into 8n + 1 (n = 0, 1, The four address lines (reference numerals omitted) corresponding to the (2) and (3) th are simultaneously selected and scanned to be energized. That is, in any of the full sampling scan and the 1/2, 1/4, and 1/8 sub-sampling scans, four address lines A,... Can be turned on simultaneously for each selected scan.
[0079]
Next, the operation of the second embodiment will be described. In order to make the operation principle easy to understand, the image pickup device P,... Consists of only 48 pixels in total of 8 rows and 6 columns as shown in FIG. 9, and peripheral circuits such as the AD converter 30. It is set up according to it.
[0080]
11 and 12 are explanatory diagrams for explaining a signal processing procedure. In particular, FIG. 11A shows a full sampling scan that selectively scans the address lines A1 to A8 one by one as an operation mode, FIG. 11B shows a full sampling scan that selectively scans four address lines at a time, and FIG. These are timing charts corresponding to ½ sub-sampling scans in which four lines are selectively scanned at a rate of one in two. Note that FIG. 11A is merely for comparison and there is actually no operation mode in which the address lines A,... Are selectively scanned one by one.
[0081]
If a full sampling scan is performed such that the address lines A1 to A8 are selectively scanned one by one in sequence, the address line selection circuit 50 asserts frame signals F1, F2,... As shown in FIG. Each time, the address lines A1 to A8 are selectively scanned one by one. At this time, the frequency of the frame signals F1, F2,... Matches the frame rate.
[0082]
When one address line A1 is selectively scanned, the image sensors P,... In the first row connected to the address line A1 are turned on. At the same time, signal voltages are supplied to the AD converters 30 through the signal lines La1, Lb1,.
[0083]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs a digital image signal until one selection scan is completed. Thereafter, the address lines A2, A3,... Are sequentially selected and scanned in the same manner, and a digital image signal for each row is output from the shift register 40 for each selected scan. That is, one cycle of the address line selection signal and output data shown in (a) of FIG. 11 corresponds to a line scanning cycle, and processing of one frame is completed in eight line scanning cycles. In short, according to the full sampling scan in which the address lines A1 to A8 are selectively scanned one by one in sequence, the AD converter 30 must perform AD conversion processing eight times per frame, and the operation clock (clock frequency) is also increased. Accordingly, the frequency is set to be somewhat high. The clock frequency at this time is “f”.
[0084]
Next, an actual full sampling scan in which four address lines A1 to A8 are selected and scanned while the frame rate is the same as described above will be considered. In this case, as shown in FIG. 11B, the address line selection circuit 50 has four address lines (A1 to A4) corresponding to the small groups g1, g2 each time the frame signals F1, F2,. ), (A5 to A8) are simultaneously selected and scanned.
[0085]
First, when the four address lines A1 to A4 are selected and scanned simultaneously, the image sensors P,... Connected to the address lines A1 to A4 are turned on. At the same time, signal voltages are supplied to the AD converters 30 through the signal lines L1 to L4 from the image pickup devices P through the turned on.
[0086]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs digital image signals for four rows before completing one selection scan. Thereafter, the address lines A5 to A8 are simultaneously selected and scanned in the same manner, and the digital image signals for four rows are output from the shift register 40. In this case, one cycle of the address line selection signal and output data shown in FIG. 11B corresponds to a line scanning cycle, and processing of one frame is completed in two line scanning cycles.
[0087]
Here, a difference from the above-described full sampling scan is that a digital image signal for four rows can be obtained by one selection scan. Also, the shift register 40 is different in that the transfer lines 42A, 42B, 42C, and 42D are switched by the multiplexer circuit 61 within the line scanning cycle, so that digital pixel signals for four rows are serially output through the multiplexer circuit 61. . The multiplexer circuit 61 switches the transfer lines 42A, 42B, 42C, and 42D so as to output the digital pixel signals from the shift register 40 in the row order. For example, in the step of outputting the first four rows (selection scanning step of the address lines A1 to A4), the transfer lines are switched in the order of reference numerals 42A, 42B, 42C, and 42D, and the next four rows are output ( In the selection scanning stage of the address lines A5 to A8), switching is performed in the order of reference numerals 42B, 42C, 42D, and 42A.
[0088]
That is, according to the actual full sampling scan, the AD conversion process by the AD converter 30 is performed twice per frame. As a result, it is possible to set the line scanning period to be long and set the clock frequency to about f / 4 lower than the previous full sampling scan.
[0089]
Further, a half-full sampling scan is considered with the frame rate set to the same condition as above. In this case, as shown in FIG. 12, the address line selection circuit 50 corresponds to the 2n + 1 (n = 0, 1, 2, 3) th in the large group G1 every time the frame signals F1, F2,. The selected address lines A1, A3, A5 and A7 are selected and scanned simultaneously.
[0090]
When four address lines A1, A3, A5, A7 are selected and scanned simultaneously, the image sensors P in the first, third, fifth, and seventh rows connected to these address lines A1, A3, A5, and A7. , ... are turned on. At the same time, signal voltages are supplied to the AD converters 30 through the signal lines L1 to L4 from the image pickup devices P through the turned on.
[0091]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs digital image signals for four rows before completing one selection scan. In this case, since one cycle of the address line selection signal and output data shown in FIG. 12 corresponds to the line scanning cycle, the processing of one frame is completed in one line scanning cycle.
[0092]
In such a 1/2 sub-sampling scan, digital image signals for four rows can be obtained by one selection scan, but digital image signals separated every other row can be obtained. That is, in the shift register 40, the transfer lines are switched in the order of reference numerals 42A, 42C, 42B, and 42D by the multiplexer circuit 61 within the line scanning cycle, so that every other row of digital pixel signals is serially output through the multiplexer circuit 61. . At this time, among the digital pixel signals in every other row, the digital pixel signals in the second, fourth, and sixth columns are discarded as unnecessary. Therefore, finally, digital pixel signals for 12 pixels are extracted from 48 pixels in 8 rows and 6 columns, and the data amount for one frame is set to 1/4 of the full sampling scan.
[0093]
Therefore, according to the 1/2 sub-sampling scan of the second embodiment, the AD conversion processing by the AD converter 30 is only once per frame, the line scanning cycle is set longer and the clock frequency is about f / 8. Can be. Such a reduction rate of the clock frequency is constant as long as the number of pixels is increased as long as the level of the sub-sampling scan is not changed, and is always about f / 8 in the 1/2 sub-sampling scan. In addition, based on the same operation principle, the clock frequency can be set to about f / 16 and f / 32, respectively, if 1/4 and 1/8 sub-sampling scans are performed.
[0094]
That is, referring again to FIG. 10, at the time of the full sampling scan, as shown by the shaded portion in the figure, four rows of P1 to P4 and 4 of P5 to P8 constituting the small groups g1, g2,. Since pixel data is obtained for each row,..., The clock frequency can be set to about f / 4.
[0095]
Further, at the time of 1/2 sub-sampling scanning, four rows of P1, P3, P5, and P7 regularly connected to different signal lines L1 to L4 while being divided into large groups G1, G2,. Since pixel data is obtained for each of the four rows P9, P11, P13, P15,..., The clock frequency can be reduced to about f / 8.
[0096]
Further, at the time of 1/4 sub-sampling scan, P1, P5, P9, and P13 regularly connected to different signal lines L1 to L4 while being divided into large groups G # 1, G # 2,. Since the pixel data is obtained for each of the four rows, P17, P21, P25, P29,..., The clock frequency can be reduced to about f / 16.
[0097]
At the time of 1/8 sub-sampling scan with the smallest sampling rate, the large groups G% 1, G% 2 (G & 2 and subsequent figures are not shown),... Are divided and regularly connected to different signal lines L1 to L4. Pixel data is obtained for each of four rows P1, P9, P17, and P25, four rows P33, P41, P49, and P57 (not shown after P33),..., So that the clock frequency is about f / 32. can do.
[0098]
Therefore, according to the second embodiment, for example, in the 1/2 sub-sampling scan, the operation clock is compared with the operation clock (clock frequency) f of the AD converter 30 when the address lines A,. Can be reduced to f / 8, and the power consumption can be greatly reduced from the proportional relationship between the operation clock and the power consumption.
[0099]
In the case of 1/4 sub-sampling scan, the operation clock can be reduced to f / 16, and the power consumption can be further greatly reduced. Further, if the 1/8 sub-sampling scan is used, a greater effect can be obtained in terms of power consumption.
[0100]
Also in the second embodiment, if the operation clock of the AD converter 30 at the time of sub-sampling scanning or the line scanning cycle of the address line selection circuit 50 is adjusted in a well-balanced manner, both high frame rate and low power consumption can be achieved. be able to.
[0101]
Next, a third embodiment will be described. Note that the description of the same points as in the first or second embodiment described above will be omitted.
[0102]
FIG. 13 is a configuration diagram of an area image sensor according to the third embodiment. The area image sensor according to the third embodiment is suitable for a color input method. Each of the image pickup devices P,... Is filtered by any one of the three primary colors RGB. More specifically, the image sensor P of 2 rows and 2 columns indicated by virtual lines is one pixel, and the color filter is, for example, G at the upper left, R at the upper right, B at the lower left, and lower right for each pixel. Are arranged to be G. In such a pixel structure, one image sensor P corresponds to one subpixel. Therefore, the color pixel signal of 1 pixel is composed of digital pixel signals for 4 sub-pixels (imaging devices) having 2 rows and 2 columns.
[0103]
In the third embodiment, the number of signal lines L,... Per row (four) is the same as in the second embodiment, while the signal lines L,. The regular pattern is slightly different from the second embodiment.
[0104]
FIG. 14 is an explanatory diagram for explaining a regular pattern in the first column in the third embodiment. The third embodiment is the same as the second embodiment in that the group configuration and the connection patterns of the small groups g1, g2,... Are different in each large group G1, G2,. On the other hand, looking at the entire column, there are only two types of connection patterns for the signal lines L1 to L4 of the small groups g1, g2,. Therefore, in each large group G1, G2,..., Four imaging elements (P1, P2, P5, P6), (P9, Pn, 4n + 1 and 4n + 2 (n = 0, 1)) are arranged in a regular order. P10, P13, P14),... Are connected to different signal lines L1 to L4, respectively.
[0105]
Also, as the large group indicated by the symbols G # 1, G # 2,..., The 8n + 1 and 8n + 2 (n = 0, 1) th regular groups in the individual large groups G # 1, G # 2,. The four image pickup elements (P1, P2, P9, P10), (P17, P18, P25, P26),... Positioned in this order are connected to different signal lines L1 to L4, respectively.
[0106]
Further, as the large group indicated by the symbol G% 1,..., Four image pickup elements positioned in the 16n + 1 and 16n + 2 (n = 0, 1) th regular order within each large group G% 1,. (P1, P2, P17, P18),... Are connected to different signal lines L1 to L4, respectively.
[0107]
Such a connection pattern is repeated for each unit of the largest large group G% 1,..., And is repeated for every 32 imaging elements P1, P2,. The regular pattern of the third embodiment is determined so as to form the group configuration and the connection pattern as described above.
[0108]
According to such a regular pattern, the operation in the case of performing a full sampling scan for extracting signals from all pixels (imaging devices) is the same as that of the second embodiment as small groups g1, g2, g3,. It is the same. On the other hand, when 1/2 sub-sampling scanning is performed such that the address lines A,... Are selectively scanned at a ratio of one to two, the image pickup elements (P1-P8), (P9- P16),..., But the image sensors (P1, P2, P5, P6), (P9, P6) located in the first, second, fifth, and sixth positions within each large group G1, G2,. P10, P13, P14),... Can be turned on simultaneously. That is, the signal voltages for four rows can be input to the AD converters 30 through the signal lines L,.
[0109]
In addition, when performing the 1/4 sub-sampling scan, the large groups G # 1, G # 2,..., While separating the image pickup devices (P1 to P16), (P17 to P32),. Imaging elements (P1, P2, P9, P10), (P17, P18, P25, P26),... Located in the first, second, ninth, and tenth positions in the groups G # 1, G # 2,. Can be turned on simultaneously.
[0110]
When the 1/8 sub-sampling scan is performed, the image pickup elements (P1 to P32),... Are divided into large groups G% 1,. The image sensors (P1, P2, P17, P18) located at the 2nd, 17th, and 18th positions can be simultaneously turned on. That is, the signal voltages for four rows can be simultaneously input to the AD converters 30 through the signal lines L through the 1/2, 1/4, and 1/8 subsampling scans.
[0111]
In the case of full sampling scan, the address line selection circuit 50 selects and scans four address lines (A1 to A4), (A5 to A8),... Continuous in small groups g1, g2,. And On the other hand, in the case of ½ sub-sampling scan, the address line selection circuit 50 is divided into the large groups G1, G2,..., But is divided into the 4n + 1 and 4n + 2 (n = 0, 1) in the large groups G1, G2,. The four corresponding address lines (A1, A2, A5, A6),... In the case of 1/4 sub-sampling scan, the address line selection circuit 50 is divided into large groups G # 1, G # 2,. The four address lines (symbol omitted) corresponding to the 8n + 1 and 8n + 2 (n = 0, 1) th are simultaneously selected and scanned to be energized. Further, in the case of 1/8 subsampling scan, the address line selection circuit 50 divides the large group G% 1,... Into units, but the 16n + 1 and 16n + 2 (n = 0) within the large group G% 1,. , 1) The four corresponding address lines (reference numeral omitted) are simultaneously selected and scanned to be energized. That is, in any of the full sampling scan and the 1/2, 1/4, and 1/8 sub-sampling scans, four address lines A,... Can be turned on simultaneously for each selected scan.
[0112]
Next, the operation of the third embodiment will be described. The operation timing is the same as that shown in FIGS. 11 and 12 corresponding to the second embodiment, and is not shown.
[0113]
As an operation mode of the third embodiment, consider a 1/2 sub-full sampling scan in which the frame rate is the same as that of the full sampling scan. In this case, each time the frame signal is asserted, the address line selection circuit 50 simultaneously selects the 4n + 1 and 4n + 2 (n = 0, 1) th address lines A1, A2, A5, and A6 in the large group G1. Scan.
[0114]
When four address lines A1, A2, A5, A6 are simultaneously selected and scanned, the image sensors P in the first, second, fifth, and sixth rows connected to these address lines A1, A2, A5, and A6. , ... are turned on. At the same time, signal voltages are supplied to the AD converters 30 through the signal lines L1 to L4 from the image pickup devices P through the turned on.
[0115]
The AD converters 30,... Sequentially compare the reference voltage and the signal voltage for each selected scan, and output the clock count number when the two voltages match to the shift register 40 as a digital image signal. The shift register 40 outputs digital image signals for four rows before completing one selection scan. Thereafter, the same operation is repeated for each large group G2,. Therefore, even with such a 1/2 sub-sampling scan, processing for one frame is completed in one line scanning cycle, as in the second embodiment. Also, the data amount for one frame is 1/4 of the full sampling scan. The operation clock (clock frequency) of the AD converter 30 can be set to about f / 8.
[0116]
Further, based on the same operating principle as in the second embodiment, the clock frequency can be set to about f / 16 and f / 32, respectively, if the 1/4 and 1/8 subsampling scans are performed.
[0117]
That is, referring to FIG. 14 again, at the time of the full sampling scan, as shown by the shaded portion in the figure, four rows of P1 to P4 constituting the small groups g1, g2,. Since pixel data is obtained for each row,..., The clock frequency can be set to about f / 4.
[0118]
Further, at the time of 1/2 sub-sampling scanning, four rows of P1, P2, P5, P6 regularly connected to different signal lines L1 to L4 while being divided into large groups G1, G2,. Since pixel data is obtained for each of the four rows P9, P10, P13, P14,..., The clock frequency can be reduced to about f / 8.
[0119]
Further, at the time of 1/4 sub-sampling scan, P1, P2, P9, and P10 regularly connected to different signal lines L1 to L4 while being divided into large groups G # 1, G # 2,. Since the pixel data is obtained for each of the four rows, P17, P18, P25, P26,..., The clock frequency can be reduced to about f / 16.
[0120]
At the time of 1/8 sub-sampling scan with the smallest sampling rate, the large groups G% 1, G% 2 (G & 2 and subsequent figures are not shown),... Are divided and regularly connected to different signal lines L1 to L4. Pixel data is obtained for each of the four rows P1, P2, P17, and P18, the four rows P33, P34, P49, and P50 (not shown after P33),..., So that the clock frequency is about f / 32. can do.
[0121]
Therefore, according to the third embodiment, since a regular pattern is set such that one pixel is not decomposed into sub-pixel units during the sub-sampling scan, the same effect as that of the second embodiment can be obtained as a color input method. be able to.
[0122]
Furthermore, a fourth embodiment will be described. The description of the same points as in the first to third embodiments described above will be omitted.
[0123]
FIG. 15 is a configuration diagram of an area image sensor according to the fourth embodiment. The area image sensor according to the fourth embodiment is also suitable for the color input method, as in the third embodiment. The RGB three primary color filters are arranged to form a pattern similar to that shown in FIG. 13, and the image sensor (subpixel) P,...
[0124]
In the fourth embodiment, eight signal lines L1 to L8 are assigned to two columns. That is, the eight signal lines L1 to L8 are connected so as to be shared by the two rows of image pickup devices P,. Therefore, the number of signal lines L,... Per column is four, which is the same as in the third embodiment.
[0125]
FIG. 16 is an explanatory diagram for explaining a regular pattern in the first column in the fourth embodiment. The fourth embodiment is the same as the third embodiment in terms of group configuration. On the other hand, when the entire column is limited to the first column, there are four types of connection patterns for the signal lines L1 to L8 of the small groups g1, g2,..., But only two of them are the signal lines L1 to L4. The other two types are for only the signal lines L5 to L8. Therefore, in each large group G1, G2,..., Four imaging elements (P1, P2, P5, P6), (P9, Pn, 4n + 1 and 4n + 2 (n = 0, 1)) are arranged in a regular order. P10, P13, P14),... Are connected to different signal lines (L1 to L4) and (L5 to L8) while corresponding to any group of the signal lines L1 to L4 or the signal lines L5 to L8. Yes.
[0126]
Further, regarding the large groups indicated by the symbols G # 1, G # 2,..., The 8n + 1 and 8n + 2 (n = 0, 1) th rules in the individual large groups G # 1, G # 2,. The four image pickup devices (P1, P2, P9, P10), (P17, P18, P25, P26),... Positioned in a specific order are connected to different signal lines L1 to L8, respectively.
[0127]
Further, as the large group indicated by the symbol G% 1,..., Four image pickup elements positioned in the 16n + 1 and 16n + 2 (n = 0, 1) th regular order within each large group G% 1,. (P1, P2, P17, P18),... Are connected to different signal lines L1 to L4, respectively.
[0128]
Further, as shown in FIG. 15, the connection pattern of the entire column is the same pattern in the first column and the third column of the odd columns, and the second column and the fourth column of the even columns are the same. Consists of patterns. And the connection pattern is formed in the 1st row | line | column and 2nd row | line | column which adjoin, and the 3rd row | line and the 4th row | line. As is clear from this, the same wiring pattern is formed every other column. Such a connection pattern is repeated for each unit of the largest large group G% 1,..., And is repeated for every 32 imaging elements P1, P2,. The regular pattern of the fourth embodiment is determined so as to form the group configuration and the connection pattern as described above.
[0129]
Even with such a regular pattern, the same operation as in the third embodiment can be realized. Therefore, when 1/2, 1/4, and 1/8 sub-sampling scans are performed, four rows of signal voltages corresponding to each sub-sampling scan are applied to four of the eight signal lines L1 to L8. Through the AD converters 30 and so on.
[0130]
That is, referring again to FIG. 16, at the time of the full sampling scan, as shown by the shaded portion in the figure, four rows of P1 to P4 constituting the small groups g1, g2,. Since pixel data is obtained for each row,..., The clock frequency can be set to about f / 4.
[0131]
Further, at the time of 1/2 sub-sampling scanning, four rows of P1, P2, P5, and P6 regularly connected to different signal lines L1 to L8 while being divided into large groups G1, G2,. Since pixel data is obtained for each of the four rows P9, P10, P13, P14,..., The clock frequency can be reduced to about f / 8.
[0132]
Further, at the time of 1/4 sub-sampling scan, P1, P2, P9, and P10 are regularly located by being connected to different signal lines L1 to L8 while being divided into large groups G # 1, G # 2,. Since the pixel data is obtained for each of the four rows, P17, P18, P25, P26,..., The clock frequency can be reduced to about f / 16.
[0133]
At the time of 1/8 sub-sampling scan with the smallest sampling rate, the large groups G% 1, G% 2 (G & 2 and subsequent figures are not shown),... Are divided and regularly connected to different signal lines L1 to L4. Pixel data is obtained for each of the four rows P1, P2, P17, and P18, the four rows P33, P34, P49, and P50 (not shown after P33),..., So that the clock frequency is about f / 32. can do.
[0134]
Therefore, according to the fourth embodiment, the same effects as those of the third embodiment can be obtained in accordance with the color input method.
[0135]
As a modification of the fourth embodiment, a configuration as shown in FIGS. 17 and 18 may be used.
[0136]
Even in such a modification, eight signal lines L1 to L8 are assigned to two columns, and the number of signal lines L,... Per column is four. The difference from the previous fourth embodiment is that two opposing image pickup devices P, P are always connected to adjacent signal lines L, L. Therefore, in each large group G1, G2,..., Four imaging elements (P1, P2, P5, P6), (P9, Pn, 4n + 1 and 4n + 2 (n = 0, 1)) are arranged in a regular order. .., P10, P13, P14),... Correspond to one group of signal lines L1, L3, L5, L7 corresponding to odd columns or signal lines L2, L4, L6, L8 corresponding to even columns, respectively. It is connected to the lines (L1, L3, L5, L7), (L2, L4, L6, L8).
[0137]
Further, regarding the large groups indicated by the symbols G # 1, G # 2,..., The 8n + 1 and 8n + 2 (n = 0, 1) th rules in the individual large groups G # 1, G # 2,. The four image pickup devices (P1, P2, P9, P10), (P17, P18, P25, P26),... Positioned in a specific order are connected to different signal lines L1 to L8, respectively.
[0138]
Further, as the large group indicated by the symbol G% 1,..., Four image pickup elements positioned in the 16n + 1 and 16n + 2 (n = 0, 1) th regular order within each large group G% 1,. (P1, P2, P17, P18),... Are connected to different signal lines L1, L3, L5, and L7, respectively.
[0139]
Even with such a connection pattern, the same operation as in the fourth embodiment can be realized. As is clear from FIG. 18, the clock frequency can be set to about f / 4 during the full sampling scan. Further, the clock frequency can be set to about f / 8 at the time of 1/2 sub-sampling scan. Further, the clock frequency can be set to about f / 16 at the 1/4 sub-sampling scan. In the 1/8 sub-sampling scan with the smallest sampling rate, the clock frequency can be set to about f / 32.
[0140]
Therefore, also by the modification of the fourth embodiment, it is possible to obtain the same effect as that of the third embodiment, which is suitable for the color input method.
[0141]
The effects of the above embodiments are particularly effective when, for example, a moving image is displayed on a liquid crystal monitor, or when moving image data is taken into a recording memory or the like.
[0142]
The present invention is not limited to the above embodiments.
[0143]
The area image sensor 1 can be applied not only to a digital camera but also to, for example, a digital video camera, a portable telephone with a photographing function, and further widely applicable to an industrial inspection apparatus.
[0144]
The imaging unit 1A may not have a structure in which imaging elements are strictly arranged in multiple rows and multiple columns, and may have a honeycomb structure, for example.
[0145]
Although FIG. 2 shows an example of an image pickup device including one photodiode and three transistors, for example, the switching device 20 may have a four-transistor structure.
[0146]
The number of signal lines L assigned to each column is preferably about 4 to 8, but may be at least 2 or more.
[0147]
The AD converter 30 is not limited to the method using the slope-shaped reference voltage. For example, a reference voltage as a digital quantity may be generated based on an operation clock, and the reference voltage and signal voltage may be sequentially compared to output the voltage value itself when the two voltages match as a digital pixel signal.
[0148]
In the case of the color input method, the color filter applied to each image sensor may be a complementary color filter that separates colors into YMC and G.
[0149]
In addition, when one image sensor has a characteristic capable of color separation into RGB three primary colors according to input sensitivity, the first and second embodiments can be applied as a color input method.
[0150]
In each of the above embodiments, in order to support a plurality of types of sub-sampling scans, the same connection pattern is not repeated for each of the largest groups G1, G2,. If only the / 2 sub-sampling scan is performed, the same connection pattern may be repeated for each large group G1, G2,.
[0151]
Other changes can be made within the scope of the present invention. For example, when the number of signal lines per column is six, six image sensors form one small group, and six addresses are arranged in an appropriate order during 1/2 sub-sampling scanning. The lines may be turned on simultaneously in one selection scan.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an area image sensor according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of one image sensor.
FIG. 3 is an explanatory diagram for explaining a regular pattern in a first column.
FIG. 4 is a block diagram of one AD converter.
FIG. 5 is an explanatory diagram for explaining the operation of an AD converter;
FIG. 6 is an explanatory diagram for explaining a signal processing procedure;
FIG. 7 is an explanatory diagram for explaining a signal processing procedure;
FIG. 8 is an explanatory diagram for explaining a signal processing procedure;
FIG. 9 is a configuration diagram of an area image sensor according to a second embodiment.
FIG. 10 is an explanatory diagram for explaining a regular pattern in the first column in the second embodiment.
FIG. 11 is an explanatory diagram for explaining a signal processing procedure;
FIG. 12 is an explanatory diagram for explaining a signal processing procedure;
FIG. 13 is a configuration diagram of an area image sensor according to a third embodiment.
FIG. 14 is an explanatory diagram for explaining a regular pattern in the first column in the third embodiment.
FIG. 15 is a configuration diagram of an area image sensor according to a fourth embodiment.
FIG. 16 is an explanatory diagram for explaining a regular pattern in the first column in the fourth embodiment.
FIG. 17 is a configuration diagram showing a modification of the fourth embodiment.
FIG. 18 is an explanatory diagram for explaining a regular pattern in the first column in a modified example;
[Explanation of symbols]
1 Area image sensor
1A Imaging unit
10 Photodiode
20 Switching element
30 AD converter
40 shift register
41 registers
42 Transfer line
50 Address line selection circuit
60 duplexer circuit
61 Multiplexer circuit
A Address line
L signal line
P Image sensor
g Small group
G large group

Claims (8)

多数の撮像素子が多行多列に配列されたエリアイメージセンサであって、
撮像素子の各列あるいは2列単位に複数本ずつ割り当てられた信号線と、
各信号線の出力端にそれぞれ接続されたアナログ/デジタルコンバータとを備え、
撮像素子の各列においては、1列当たりの信号線の割り当て本数と同数にわたり連続して並ぶ撮像素子ごとに小グループが形成されているとともに、小グループ内では、各撮像素子がそれぞれ異なる信号線に接続され、
さらに、撮像素子の各列においては、2以上にわたり連続して並ぶ小グループごとに大グループが形成されているとともに、この大グループ内では、小グループ単位の信号線に対する接続パターンが2種類以上存在することを特徴とする、エリアイメージセンサ。
An area image sensor in which a large number of image sensors are arranged in multiple rows and multiple columns,
A plurality of signal lines assigned to each column or two columns of the image sensor;
An analog / digital converter connected to the output end of each signal line,
In each column of the image pickup elements, a small group is formed for each image pickup element continuously arranged for the same number as the number of signal lines assigned to one column, and each image pickup element has a different signal line in the small group. Connected to
Furthermore, in each row of image sensors, a large group is formed for each small group that is continuously arranged over two or more, and within this large group, there are two or more types of connection patterns for signal lines in small group units. An area image sensor.
上記撮像素子の各列に信号線が所定の複数本ずつ割り当てられている場合、撮像素子の各列は、全て同一のグループ構成ならびに信号線に対する接続パターンをなす、請求項1に記載のエリアイメージセンサ。2. The area image according to claim 1, wherein when a plurality of predetermined signal lines are assigned to each column of the image pickup device, each column of the image pickup device forms a connection pattern for the same group configuration and signal line. Sensor. 上記撮像素子の2列単位に信号線が所定の複数本ずつ割り当てられている場合、撮像素子の各列は、全て同一のグループ構成をなす一方、信号線に対する接続パターンが1列おきに同一パターンをなす、請求項1に記載のエリアイメージセンサ。When a predetermined number of signal lines are assigned to each two-row unit of the image pickup device, all the rows of the image pickup device have the same group configuration, while the connection pattern for the signal line is the same pattern every other row. The area image sensor according to claim 1, wherein: 上記撮像素子の各列においては、2を累乗した数の小グループごとに大グループが形成されている、請求項1ないし3のいずれかに記載のエリアイメージセンサ。The area image sensor according to any one of claims 1 to 3, wherein a large group is formed for each small group of powers of 2 in each row of the image pickup devices. 上記撮像素子の各列には、小グループの数が異なる2種類以上の大グループが存在する、請求項4に記載のエリアイメージセンサ。The area image sensor according to claim 4, wherein each row of the image pickup device includes two or more types of large groups having different numbers of small groups. 上記大グループ内においては、1列当たりの信号線の割り当て本数と同数の撮像素子であって、所定の規則的な順に位置する撮像素子がそれぞれ異なる信号線に接続されている、請求項1ないし5のいずれかに記載のエリアイメージセンサ。In the large group, the same number of image pickup devices as the number of signal lines assigned to one column, and image pickup devices located in a predetermined regular order are connected to different signal lines, respectively. The area image sensor according to claim 5. 上記撮像素子の各行に1本ずつ割り当てられ、1本につき当該行内の撮像素子全てが接続されたアドレス線と、
上記アドレス線を大グループ単位に区切りながら選択する際、1列当たりの信号線の割り当て本数と同数の本数からなり、所定の規則的な順に位置する撮像素子の行に対応するアドレス線を同時に選択するアドレス線選択回路と、
上記アドレス線選択回路がアドレス線を選択するごとにアナログ/デジタルコンバータの各々から出力されてきたデジタル信号を取り込むとともに、これらのデジタル信号を複数の転送ラインにのせて出力するシフトレジスタと、
上記シフトレジスタの転送ラインを切り替えてデジタル信号を出力させるデュプレクサ回路あるいはマルチプレクサ回路とを有する、請求項6に記載のエリアイメージセンサ。
One address line assigned to each row of the image sensor, and an address line to which all the image sensors in the row are connected,
When selecting the address lines while separating them into large groups, simultaneously select the address lines corresponding to the rows of the imaging elements that are the same number as the number of signal lines allocated per column and are located in a predetermined regular order. An address line selection circuit to perform,
Each time the address line selection circuit selects an address line, a shift register that takes in digital signals output from each of the analog / digital converters and outputs these digital signals on a plurality of transfer lines;
The area image sensor according to claim 6, further comprising a duplexer circuit or a multiplexer circuit that switches a transfer line of the shift register and outputs a digital signal.
上記アナログ/デジタルコンバータは、上記アドレス線選択回路がアドレス線を選択するごとに信号線から入力される信号電圧と当該アドレス線の選択時間内に変化する基準電圧とを逐次比較し、両電圧が一致したときの電圧値そのものあるいはカウント値をデジタル信号として上記シフトレジスタに出力する、請求項7に記載のエリアイメージセンサ。Each time the address line selection circuit selects an address line, the analog / digital converter sequentially compares a signal voltage input from the signal line with a reference voltage that changes within the selection time of the address line, and the two voltages are The area image sensor according to claim 7, wherein the voltage value itself or the count value when they coincide with each other is output as a digital signal to the shift register.
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