JP3748993B2 - プログラマブルロード回路 - Google Patents
プログラマブルロード回路 Download PDFInfo
- Publication number
- JP3748993B2 JP3748993B2 JP21082597A JP21082597A JP3748993B2 JP 3748993 B2 JP3748993 B2 JP 3748993B2 JP 21082597 A JP21082597 A JP 21082597A JP 21082597 A JP21082597 A JP 21082597A JP 3748993 B2 JP3748993 B2 JP 3748993B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switch
- current source
- source
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の試験を行うための半導体試験装置に関し、特に被測定素子の負荷となるプログラマブルロード回路に関するものである。
【０００２】
【従来の技術】
半導体試験装置のテストヘッドに設けられる、被測定素子（以下、ＤＵＴと称す）の入出力ピン専用の電子回路はピンエレクトロニクスと呼ばれている。ピンエレクトロニクスはＤＵＴのピンに所定の信号を印加するためのドライバと、ＤＵＴから出力される信号が、ＨｉｇｈレベルまたはＬｏｗレベルにあるかを判定するためのコンパレータと、ＤＵＴから信号が出力される際に負荷となるプログラマブルロード回路とから構成される。
【０００３】
プログラマブルロード回路は半導体試験装置全体の制御を行う処理装置によって負荷条件を変更することが可能であり、ＤＵＴの仕様書に規定されている負荷を作り出すことができる。
【０００４】
従来のプログラマブルロード回路は図６に示すような回路で構成されている。図６は従来のプログラマブルロード回路の構成を示す回路図であり、図７は図６に示したプログラマブルロード回路の動作の様子を表すタイミングチャートである。
【０００５】
図６において、ピンエレクトロニクスは、ドライバ３、コンパレータ４、及びプログラマブルロード回路１００によって構成され、それらにＤＵＴ２が接続されて試験が実施される。
【０００６】
プログラマブルロード回路１００は、４つのダイオードＤ２１〜Ｄ２４からなるダイオードブリッジ１０７と、ＤＵＴ２の負荷となる第１の電流源１０４及び第２の電流源１０５と、負荷である第１の電流源１０４または第２の電流源１０５のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ１０７に印加するプログラマブル電圧源１０６と、第１の電流源１０４及び第２の電流源１０５をダイオードブリッジ１０７または接地電位に接続するスイッチとなるトランジスタＱ２５〜Ｑ２８と、プログラマブルロード回路１００のＯＮ／ＯＦＦを制御するための信号を出力するＯＮ／ＯＦＦ信号源１０１と、ＯＮ／ＯＦＦ信号源１０１の出力信号にしたがってトランジスタＱ２５〜Ｑ２８を駆動する第１のレベルシフト回路１０２及び第２のレベルシフト回路１０３とによって構成されている。
【０００７】
なお、プログラマブルロード回路１００のＯＮとは、ＤＵＴ２に負荷である第１の電流源１０４及び第２の電流源１０５が接続されている状態であり、プログラマブルロード回路１００のＯＦＦとは、第１の電流源１０４及び第２の電流源１０５がそれぞれ接地電位に接続され、ＤＵＴ２に負荷が接続されていない状態を指す。
【０００８】
ここで、プログラマブル電圧源１０６の出力電圧Ｖｔｈ、第１の電流源１０４の出力電流Ｉ11、及び第２の電流源１０５の出力電流Ｉ12は、各々変更することが可能であり、プログラミング処理によって所定の値に設定される。
【０００９】
このような構成において、次に図６を参照しつつ図７を用いて従来のプログラマブルロード回路の動作について説明する。
【００１０】
なお、動作の説明にあたって、予め下記のような条件を設定する。
１：ＤＵＴ２の出力電圧；Ｌｏｗレベル＝０Ｖ、Ｈｉｇｈレベル＝３Ｖ
２：ドライバ３の出力電圧；Ｌｏｗレベル＝０Ｖ、Ｈｉｇｈレベル＝３Ｖ
３：スレショルド電圧Ｖｔｈ＝１．５Ｖ
４：ダイオードＤ２１〜Ｄ２４の順方向電圧ＶF ＝０．７Ｖ
【００１１】
以上の条件下で、まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路１００はＯＮに設定される。プログラマブルロード回路１００のＯＮ／ＯＦＦは、ＯＮ／ＯＦＦ信号源１０１の出力信号によって制御され、プログラマブルロード回路１００はＯＮ／ＯＦＦ信号源１０１からＨｉｇｈレベル信号が出力されている場合にＯＮになる。
【００１２】
ＯＮ／ＯＦＦ信号源１０１からＨｉｇｈレベル信号が出力されると、第１のレベルシフト回路１０２はトランジスタＱ２６にのみベース電流を供給し、第２のレベルシフト回路１０３はトランジスタＱ２８にのみベース電流を供給する。このときトランジスタＱ２６、Ｑ２８はそれぞれＯＮになり、トランジスタＱ２５、Ｑ２７はそれぞれＯＦＦになる。
【００１３】
このような状態で、ＤＵＴ２からＨｉｇｈレベル（３Ｖ）が出力されると、ＤＵＴ２の出力電圧がしきい値電圧Ｖｔｈ（１．５Ｖ）よりも高い電圧であるため、ダイオードＤ２４を経由してＤＵＴ２から第２の電流源１０５に電流Ｉ12が流れる。また、ＤＵＴ２からＬｏｗレベル（０Ｖ）が出力されると、ＤＵＴ２の出力電圧がしきい値電圧Ｖｔｈ（１．５Ｖ）よりも低い電圧であるため、ダイオードＤ２２を経由して第１の電流源１０４からＤＵＴ２に電流Ｉ11が流れる。
【００１４】
このように、ＤＵＴ２の出力に接続される負荷がその出力電圧に応じて切り替わり、負荷の値は第１の電流源１０４の電流値Ｉ11、及び第２の電流源１０５の電流値Ｉ12によって決まる。
【００１５】
なお、上述したようにプログラマブル電圧源１０６、第１の電流源１０４、及び第２の電流源１０５はそれぞれプログラミング処理によってその出力値を変えることができるため、ＤＵＴ２の仕様に合わせて負荷となる電流値Ｉ11、Ｉ12を変更することができる。
【００１６】
一方、ＤＵＴ２から信号が出力されない場合、すなわち、ＤＵＴ２が信号入力状態の場合は、ドライバ３からＤＵＴ２に対して信号が出力され、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路１００はＯＦＦに設定される。
【００１７】
プログラマブルロード回路１００はＯＮ／ＯＦＦ信号源１０１からＬｏｗレベル信号が出力された場合にＯＦＦになる。ＯＮ／ＯＦＦ信号源１０１からＬｏｗレベル信号が出力されると、第１のレベルシフト回路１０２はトランジスタＱ２５にのみベース電流を供給し、第２のレベルシフト回路１０３はトランジスタＱ２７にのみベース電流を供給する。このときトランジスタＱ２５、Ｑ２７はそれぞれＯＮになり、トランジスタＱ２６、Ｑ２８はそれぞれＯＦＦになる。
【００１８】
トランジスタＱ２５、Ｑ２７がそれぞれＯＮになると、第１の電流源１０４はトランジスタＱ２５を介して接地電位と接続され、第２の電流源１０５はトランジスタＱ２７を介して接地電位と接続される。したがって、第１の電流源１０４及び第２の電流源１０５がＤＵＴ２の負荷として働くことがない。
【００１９】
ところで、プログラマブルロード回路１００がＯＮからＯＦＦに切り替わる際には、トランジスタＱ２６及びＱ２８がＯＮからＯＦＦになるため、図７に示すように、ノードＡの電圧はダイオードＤ２１、Ｄ２２、及びトランジスタＱ２６の有する寄生容量による時定数で放電されて０Ｖに変動し、ノードＢの電圧はダイオードＤ２３、Ｄ２４、及びトランジスタＱ２８の有する寄生容量による時定数で充電されてスレショルド電圧Ｖｔｈ（１．５Ｖ）に変動する。
【００２０】
その後、ドライバ３の出力信号がＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（３Ｖ）に切り替わると、ノードＢの電圧はノードＣの電圧に引き込まれてスレショルド電圧Ｖｔｈ（１．５Ｖ）から３Ｖに変動し、ノードＡは０Ｖで保持される。
【００２１】
【発明が解決しようとする課題】
しかしながら上記したような従来のプログラマブルロード回路では、ドライバでＤＵＴを駆動するときにプログラマブルロード回路のためにその出力電圧の立上り時間が遅くなるという問題があった。
【００２２】
プログラマブルロード回路がＯＦＦであってもドライバの出力にはプログラマブルロード回路のダイオードブリッジが接続されている。ノードＡ及びノードＢにはそれぞれ寄生容量が存在するため、それらの寄生容量もドライバの負荷となる。
【００２３】
例えば、プログラマブルロード回路がＯＦＦで、ドライバ出力がＬｏｗレベル＝０ＶからＨｉｇｈレベル＝３Ｖに切り替わるときなどでは、ノードＢの寄生容量を充電することになるため、図７に示すように、ドライバの出力波形（ノードＣ）の立上り時間がΔｔだけ遅れてしまう。
【００２４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、寄生容量によるドライバ回路への影響を低減して、ドライバ回路の高速化とタイミング精度の向上を図ったプログラマブルロード回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するため本発明のプログラマブルロード回路は、半導体試験装置に設けられ、被測定素子の出力時の負荷となるプログラマブルロード回路であって、
前記被測定素子がローレベル電圧を出力しているときの負荷となる第１の電流源と、
前記被測定素子がハイレベル電圧を出力しているときの負荷となる第２の電流源と、
前記第１の電流源または前記第２の電流源のいずれか一方を負荷として選択するためのスレショルド電圧が印加され、前記被測定素子の入出力ピンに接続されるダイオードブリッジと、
前記第１の電流源と前記ダイオードブリッジを接続する第１のスイッチと、
前記第２の電流源と前記ダイオードブリッジを接続する第２のスイッチと、
前記ダイオードブリッジと前記第１のスイッチの接続部位である第１のノードの寄生容量に蓄積された電荷を放電するための第１の定電圧源と、
前記ダイオードブリッジと前記第２のスイッチの接続部位である第２のノードの寄生容量を充電するための第２の定電圧源と、
前記第１の定電圧源と前記第１のノードとを接続する第３のスイッチと、
前記第２の定電圧源と前記第２のノードとを接続する第４のスイッチと、
前記被測定素子から信号が出力されるときは、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにし、前記被測定素子が信号入力状態のときは、前記第１のスイッチ及び前記第２のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにする制御回路と、
前記制御回路を動作させるためのＯＮ／ＯＦＦ信号を出力するＯＮ／ＯＦＦ信号源と、
を有することを特徴とする。
【００２６】
このとき、前記第３のスイッチは、
前記第１のノードの電圧を前記第１の定電圧源の電圧でクランプするための第１のダイオードからなり、
前記第４のスイッチは、
前記第２のノードの電圧を前記第２の定電圧源の電圧でクランプするための第２のダイオードからなり、
前記制御回路は、
前記被測定素子が信号入力状態のときに、前記第２のノードの電圧を前記第２の定電圧源の出力電圧に引き込むための第３の電流源と、
前記被測定素子が入力状態のときに、前記第１のノードの電圧を前記第１の定電圧源の出力電圧に引き込むための第４の電流源と、
前記第３の電流源を前記第２のノードに接続する第１のトランジスタと、
前記第３の電流源を接地電位に接続する第２のトランジスタと、
前記第４の電流源を第１のノードに接続する第３のトランジスタと、
前記第４の電流源を接地電位に接続する第４のトランジスタと、
前記被測定素子から信号が出力されるときは、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第１のトランジスタをオンにし、前記第２のトランジスタをオフにする第１のレベルシフト回路と、
前記被測定素子から信号が出力されるときは、前記第３のトランジスタをオフにし、前記第４のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第３のトランジスタをオンにし、前記第４のトランジスタをオフにする第２のレベルシフト回路と、
を有していてもよい。
【００２７】
また、前記第３のスイッチは、
ソースどうし及びドレインどうしが接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタからなり、
前記第４のスイッチは、
ソースどうし及びドレインどうしが接続された第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタからなり、
前記制御回路は、
ソースが正電圧電源に接続され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｐチャネルＭＯＳトランジスタ、
および前記第３のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｎチャネルＭＯＳトランジスタ、
を備えた前記第３のスイッチを駆動するための第１のドライバ回路と、
ソースが正電圧電源に接続され、ドレインが前記第２のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｐチャネルＭＯＳトランジスタ、
および前記第４のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｎチャネルＭＯＳトランジスタ、
を備えた前記第４のスイッチを駆動するための第２のドライバ回路と、
を有していてもよく、
前記第３のスイッチは、
第１のダイオードブリッジからなり、
前記第４のスイッチは、
第２のダイオードブリッジからなり、
前記制御回路は、
第１のダイオードブリッジに流れる電流を決定する第５の電流源及び第６の電流源、
前記第５の電流源を前記第１のダイオードブリッジに接続する第５のトランジスタ、
前記第５の電流源を接地電位に接続する第６のトランジスタ、
前記第６の電流源を前記第１のダイオードブリッジに接続する第７のトランジスタ、
前記第６の電流源を接地電位に接続する第８のトランジスタ、
前記第３のスイッチをオンにするときに、前記第５のトランジスタをオンにし、前記第６のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第５のトランジスタをオフにし、前記第６のトランジスタをオンにする第３のレベルシフト回路、
および前記第３のスイッチをオンにするときに、前記第７のトランジスタをオンにし、前記第８のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第７のトランジスタをオフにし、前記第８のトランジスタをオンにする第４のレベルシフト回路、
を備えた前記第３のスイッチを駆動するための第３のドライバ回路と、
第２のダイオードブリッジに流れる電流を決定する第７の電流源及び第８の電流源、
前記第７の電流源を第２のダイオードブリッジに接続する第９のトランジスタ、
前記第７の電流源を接地電位に接続する第１０のトランジスタ、
前記第８の電流源をダイオードブリッジに接続する第１１のトランジスタ、
前記第８の電流源を接地電位に接続する第１２のトランジスタ、
前記第４のスイッチをオンにするときに、前記第９のトランジスタをオンにし、前記第１０のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第９のトランジスタをオフにし、前記第１０のトランジスタをオンにする第５のレベルシフト回路、
および前記第４のスイッチをオンにするときに、前記第１１のトランジスタをオンにし、前記第１２のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第１１のトランジスタをオフにし、前記第１２のトランジスタをオンにする第６のレベルシフト回路、
を備えた前記第４のスイッチを駆動するための第４のドライバ回路と、
を有していてもよい。
【００２８】
上記のように構成されたプログラマブルロード回路は、被測定素子が信号入力状態にあるときに、第１の定電圧源と第１のノードが第３のスイッチによって接続され、第１のノードの電圧は第１の定電圧源の電圧値まで放電される。また、第２の定電圧源と第２のノードが第４のスイッチによって接続され、第２のノードの電圧は第２の定電圧源の電圧値まで充電される。
【００２９】
したがって、ドライバは、その出力電圧を切り替えるときに、第１のノード、及び第２のノードの寄生容量を充放電する必要がなくなる。
【００３０】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３１】
図１は本発明のプログラマブルロード回路の構成を示すブロック図である。
【００３２】
図１において、ピンエレクトロニクスは、ドライバ３、コンパレータ４、及びプログラマブルロード回路１から構成され、それらにＤＵＴ２が接続されて試験が実施される。
【００３３】
プログラマブルロード回路１は、４つのダイオードＤ１〜Ｄ４からなるダイオードブリッジ２０と、ＤＵＴ２の負荷となる第１の電流源２１及び第２の電流源２２と、負荷である第１の電流源２１または第２の電流源２２のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ２０に印加するプログラマブル電圧源１９と、第１の電流源２１とダイオードブリッジ２０を接続するための第１のスイッチ１３と、第２の電流源２２とダイオードブリッジ２０を接続するための第２のスイッチ１４と、プログラマブルロード回路１のＯＦＦ時にノードＡの寄生容量に蓄積された電荷を放電するための第１の定電圧源１７（負電圧源）と、プログラマブルロード回路１のＯＦＦ時にノードＢの寄生容量を充電するための第２定電圧源１８（正電圧源）と、ノードＡと第１の定電圧源１７を接続するための第３のスイッチ１５と、ノードＢと第２の定電圧源１８を接続するための第４のスイッチ１６と、第１のスイッチ１３〜第４のスイッチ１６のＯＮ／ＯＦＦをそれぞれ制御する制御回路１２と、プログラマブルロード回路１のＯＮ／ＯＦＦを制御するための信号を出力するＯＮ／ＯＦＦ信号源１１とによって構成されている。
【００３４】
なお、プログラマブルロード回路１のＯＮとは、ＤＵＴ２に負荷である第１の電流源２１及び第２の電流源２２が接続されている状態であり、プログラマブルロード回路１のＯＦＦとは、第１の電流源２１及び第２の電流源２２がそれぞれ接地電位と接続され、ＤＵＴ２に負荷が接続されていない状態を指す。
【００３５】
このような構成において、まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路１はＯＮに設定される。プログラマブルロード回路１はＯＮ／ＯＦＦ信号源１からＨｉｇｈレベル信号が出力されたときにＯＮとなる。ＯＮ／ＯＦＦ信号源１からＨｉｇｈレベル信号が出力されると、制御回路１２は第１のスイッチ１３及び第２のスイッチ１４をそれぞれＯＮにし、第３のスイッチ及び第４のスイッチ１６をそれぞれＯＦＦにする。
【００３６】
この状態では、第１の電流源２１及び第２の電流源２２がダイオードブリッジ２０を介してＤＵＴ２に接続され、従来と同様に第１の電流源２１または第２の電流源２２のいずれか一方が、ＤＵＴ２の出力電圧に応じて負荷として適宜接続される。
【００３７】
一方、ＤＵＴ２から信号が出力されない場合、すなわちＤＵＴ２が信号入力状態の場合は、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路１はＯＦＦに設定される。
【００３８】
このとき、ＯＮ／ＯＦＦ信号源１からはＬｏｗレベル信号が出力され、制御回路１２は第１のスイッチ１３及び第２のスイッチ１４をそれぞれＯＦＦにし、第３のスイッチ及び第４のスイッチ１６をそれぞれＯＮにする。
【００３９】
第３のスイッチ及び第４のスイッチ１６をそれぞれＯＮになると、第１の定電圧源１７とノードＡとが第３のスイッチ１５を介して接続され、ノードＡの寄生容量に蓄積された電荷が第１の定電圧源１７の出力電圧Ｖｍまで放電される。また、第２の定電圧源１８とノードＢとが第４のスイッチ１６を介して接続され、ノードＢの寄生容量は第２の定電圧源１８の出力電圧Ｖｐまで充電される。
【００４０】
したがって、ドライバ３は、出力信号を切り替えるときにノードＡ及びノードＢの寄生容量を充放電する必要がなくなる。よって、ドライバ３の出力波形の立上りが速くなり、プログラマブルロード回路１がドライバの出力に接続されていることによる影響が低減され、タイミング精度を向上させることができる。
【００４１】
【実施例】
次に実施例によって本発明をさらに具体的に説明する。
【００４２】
（第１実施例）
まず、本発明の第１実施例について説明する。
【００４３】
第１実施例は上記発明の実施の形態の構成を図６に示した従来例の回路に適用した例である。
【００４４】
図２は本発明のプログラマブルロード回路の第１実施例の構成を示す回路図であり、図３は図２に示したプログラマブルロード回路の動作の様子を示すタイミングチャートである。
【００４５】
図２において、本実施例のプログラマブルロード回路３０は、４つのダイオードＤ７〜Ｄ１０からなるダイオードブリッジ４０と、ＤＵＴ２の負荷となる第１の電流源４１及び第２の電流源４２と、負荷である第１の電流源４１または第２の電流源４２のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ４０に印加するプログラマブル電圧源３９と、第１の電流源４１とダイオードブリッジ４０を接続するための第１のスイッチ３３となるトランジスタＱ５及びＱ６と、第２の電流源４２とダイオードブリッジ４０を接続するための第２のスイッチ３４となるトランジスタＱ７及びＱ８と、プログラマブルロード回路１のＯＦＦ時にノードＡの放電を行うための第１の定電圧源３７（負電圧源）と、プログラマブルロード回路１のＯＦＦ時にノードＢの充電を行うための第２定電圧源３８（正電圧源）と、ノードＡと第１の定電圧３７を接続するための第３のスイッチ３５となるダイオードＤ５と、ノードＢと第２の定電圧源３８を接続するための第４のスイッチ３６となるダイオードＤ６と、第１のスイッチ３３〜第４のスイッチ３６のＯＮ／ＯＦＦをそれぞれ制御する制御回路３２と、プログラマブルロード回路３０のＯＮ／ＯＦＦを制御するための信号を発生するＯＮ／ＯＦＦ信号源３１とによって構成されている。
【００４６】
制御回路３２は、プログラマブルロード回路３０のＯＦＦ時にノードＡの電圧を第１の定電圧源３７の出力電圧Ｖｍに引き込むための第４の電流源４６と、プログラマブルロード回路３０のＯＦＦ時にノードＢの電圧を第２の定電圧源３８の出力電圧Ｖｐに引き込むための第３の電流源４５と、第３の電流源４５及び第４の電流源４６の電流経路を切り替えるためのスイッチとなるトランジスタＱ１〜Ｑ４と、ＯＮ／ＯＦＦ信号源３１の出力信号にしたがってトランジスタＱ１〜Ｑ８を駆動する第１のレベルシフト回路４３及び第２のレベルシフト回路４４とによって構成されている。
【００４７】
このような構成において、次に図２を参照しつつ図３を用いて本実施例のプログラマブルロード回路３０の動作について説明する。
【００４８】
なお、図３に示した各波形の電圧値は１つの実施例を示すものであり、これらの電圧値に限定されるものではない。また、第１の定電圧源３７の出力電圧ＶｍはＶｍ＝−２．３Ｖとし、第２の定電圧源３８の出力電圧ＶP はＶP ＝５．３Ｖとする。
【００４９】
また、本実施例のプログラマブルロード回路３０は図６に示した従来のプログラマブルロード回路に第３の電流源４５、第４の電流源４６、トランジスタＱ１〜Ｑ４、第１の定電圧源３７、第２の定電圧源３８、及びダイオードＤ５、Ｄ６を追加した構成である。その他の構成は従来と同様であるため、その動作の説明は省略する。
【００５０】
まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路３０はＯＮ状態に設定される。プログラマブルロード回路３０のＯＮ／ＯＦＦはＯＮ／ＯＦＦ信号源３１の出力信号によって制御され、ＯＮ／ＯＦＦ信号源３１からＨｉｇｈレベル信号が出力されている場合にＯＮになる。
【００５１】
ＯＮ／ＯＦＦ信号源３１からＨｉｇｈレベル信号が出力されると、第１のレベルシフト回路４３はトランジスタＱ１にのみベース電流を供給し、第２のレベルシフト回路４４はトランジスタＱ３にのみベース電流を供給する。このとき、トランジスタＱ１、Ｑ３はＯＮになり、トランジスタＱ２、Ｑ４はＯＦＦになる。トランジスタＱ１およびＱ３がＯＮになると、第３の電流源４５及び第４の電流源４６はトランジスタＱ１及びＱ３を介してそれぞれ接地電位と接続され、プログラマブルロード回路３０は従来と同様に第１の電流源４１及び第２の電流源４２を負荷として動作する。
【００５２】
一方、ＤＵＴ２から信号が出力されない場合、すなわちＤＵＴ２が信号入力状態にある場合、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路３０はＯＦＦに設定される。
【００５３】
ここで、ＯＮ／ＯＦＦ信号源３１からはＬｏｗレベル信号が出力され、第１のレベルシフト回路４３はトランジスタＱ２にのみベース電流を供給し、第２のレベルシフト回路４４はトランジスタＱ４にのみベース電流を供給する。このとき、トランジスタＱ２、Ｑ４はＯＮになり、トランジスタＱ１、Ｑ３はＯＦＦになる。
【００５４】
トランジスタＱ２およびＱ４がＯＮになると、第３の電流源４５とノードＢとがトランジスタＱ２を介して接続され、ノードＢの寄生容量は（出力電圧ＶP ＋ダイオードＤ６の順方向電圧ＶF ＝６Ｖ）まで充電される。また、第４の電流源６とノードＡとがトランジスタＱ４を介して接続され、ノードＡの寄生容量は（出力電圧Ｖｍ−ダイオードＤ５の順方向電圧ＶF ＝−３Ｖ）に放電される。
【００５５】
よって、図３に示すようにドライバ１３の出力がＬｏｗレベルからＨｉｇｈレベルに切り替わるとき、ノードＡ、及びノードＢの寄生容量を充放電する必要がなくなる。
【００５６】
（第２実施例）
次に本発明の第２実施例について図４を参照して説明する。
【００５７】
本実施例では第３のスイッチ及び第４のスイッチの他の構成例を示す。
【００５８】
図４は本発明のプログラマブルロード回路の第２実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【００５９】
図４に示すように、第３のスイッチは、ドレイン及びソースが互いに接続されたｐチャネルＭＯＳトランジスタＱ１１及びｎチャネルＭＯＳトランジスタＱ１２によって構成することができる。
【００６０】
この場合、第３のスイッチは、ｐチャネルＭＯＳトランジスタＱ９とｎチャネルＭＯＳトランジスタＱ１０から構成されたドライバ回路によって駆動される。
【００６１】
ドライバ回路を構成するｐチャネルＭＯＳトランジスタＱ９のソースは正電圧電源Ｖ+ に接続され、ｎチャネルＭＯＳトランジスタＱ１０のソースは負電圧電源Ｖ- に接続される。また、ｐチャネルＭＯＳトランジスタＱ９のドレインとｎチャネルＭＯＳトランジスタＱ１０のドレインが接続されて第３のスイッチを構成するｎチャネルＭＯＳトランジスタＱ１２のゲートに接続される。また、第３のスイッチを構成するｐチャネルＭＯＳトランジスタＱ１１のゲートは、ｐチャネルＭＯＳトランジスタＱ９のゲート及びｎチャネルＭＯＳトランジスタＱ１０のゲートとそれぞれ接続される。
【００６２】
このような構成において、第３のスイッチをＯＮにする際には、ｐチャネルＭＯＳトランジスタＱ９及びｎチャネルＭＯＳトランジスタＱ１０のゲートに負電圧Ｖ- を印加する。このとき、図４のＸ端子に入力された電圧が正電圧（但し、Ｖ+ 以下）の場合は、ｐチャネルＭＯＳトランジスタＱ１１のゲートに負電圧Ｖ- が印加され、ｐチャネルＭＯＳトランジスタＱ１１がＯＮしてＸ端子に入力された電圧がＹ端子にそのまま出力される。また、Ｘ端子に入力された電圧が負電圧（但し、Ｖ- 以上）の場合は、ｐチャネルＭＯＳトランジスタＱ９がＯＮしてｎチャネルＭＯＳトランジスタＱ１２のゲートに正電圧Ｖ+ が印加され、ｎチャネルＭＯＳトランジスタＱ１２がＯＮしてＹ端子にＸ端子に入力された電圧がそのまま出力される。
【００６３】
逆に、第３のスイッチをＯＦＦにする際には、ｐチャネルＭＯＳトランジスタＱ９及びｎチャネルＭＯＳトランジスタＱ１０のゲートに正電圧Ｖ+ を印加する。このとき、図４のＹ端子はハイインピーダンス状態となり、図４に示したＸ端子とＹ端子間がスイッチとして動作する。
【００６４】
第４のスイッチ及びそのドライバ回路についても、図４に示した第３のスイッチと同様の回路で構成することができるため、その説明は省略する。
【００６５】
なお、制御回路には、図４に示した第３のスイッチ及び第４のスイッチをそれぞれ駆動するためのドライバ回路、及び第１のスイッチと第２のスイッチがＯＮしている間は第３のスイッチ及び第４のスイッチをＯＦＦにさせ、第１のスイッチと第２のスイッチがＯＦＦしている間は第３のスイッチ及び第４のスイッチをＯＮにさせる論理回路から構成される。
【００６６】
（第３実施例）
次に本発明の第３実施例について図５を参照して説明する。
【００６７】
本実施例でも第２の実施例と同様に第３のスイッチ及び第４のスイッチの他の構成例を示す。
【００６８】
図５は本発明のプログラマブルロード回路の第３実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【００６９】
図５に示すように、第３のスイッチは、４つのダイオードＤ１１〜Ｄ１４からなるダイオードブリッジ５０によって構成することができる。
【００７０】
この場合、第３のスイッチは、ダイオードブリッジ５０に流れる電流を決定する第５の電流源５３及び第６の電流源５４と、第５の電流源５３をダイオードブリッジ５０に接続するためのトランジスタＱ１４と、第５の電流源５３を接地電位に接続するためのトランジスタＱ１３と、第６の電流源５４をダイオードブリッジ５０に接続するためのトランジスタＱ１６と、第６の電流源５４を接地電位に接続するためのトランジスタＱ１５と、トランジスタＱ１３、Ｑ１４の制御を行う第３のレベルシフト回路５１と、トランジスタＱ１５、Ｑ１６の制御を行う第４のレベルシフト回路５２とによって構成される。
【００７１】
このような構成において、第３のスイッチをＯＮにする際には、第３のレベルシフト回路５１によってトランジスタＱ１４をＯＮにし、トランジスタＱ１３をＯＦＦにする。また、第４のレベルシフト回路５２によってトランジスタＱ１６をＯＮにし、トランジスタＱ１５をＯＦＦにする。
【００７２】
このとき、第５の電流源５３に流れる電流Ｉ5 、及び第６の電流源５４に流れる電流Ｉ6 を等しくしておけば、図５のＸ端子に入力された電圧がＹ端子にそのまま出力される。
【００７３】
逆に、第３のスイッチをＯＦＦにする際には、第３のレベルシフト回路５１によってトランジスタＱ１４をＯＦＦにし、トランジスタＱ１３をＯＮにする。また、第４のレベルシフト回路５２によってトランジスタＱ１６をＯＦＦにし、トランジスタＱ１５をＯＮにする。このとき、図５のＹ端子はハイインピーダンス状態となり、図５に示したＸ端子とＹ端子間がスイッチとして動作する。
【００７４】
第４のスイッチ及びそのドライバ回路についても、図５に示した第３のスイッチと同様の回路で構成することができるため、その説明は省略する。
【００７５】
なお、制御回路には、図５に示した第３のスイッチ及び第４のスイッチをそれぞれ駆動するためのドライバ回路、及び第１のスイッチと第２のスイッチがＯＮしている間は第３のスイッチ及び第４のスイッチをＯＦＦにさせ、第１のスイッチと第２のスイッチがＯＦＦしている間は第３のスイッチ及び第４のスイッチをＯＮにさせる論理回路から構成される。
【００７６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７７】
被測定素子がローレベル電圧を出力しているときの負荷となる第１の電流源と、被測定素子がハイレベル電圧を出力しているときの負荷となる第２の電流源と、第１の電流源または第２の電流源のいずれか一方を負荷として選択するためのスレショルド電圧が印加され、被測定素子の入出力ピンに接続されるダイオードブリッジと、第１の電流源とダイオードブリッジを接続する第１のスイッチと、第２の電流源とダイオードブリッジを接続する第２のスイッチと、ダイオードブリッジと第１のスイッチの接続部位である第１のノードの寄生容量に蓄積された電荷を放電するための第１の定電圧源と、ダイオードブリッジと第２のスイッチの接続部位である第２のノードの寄生容量を充電するための第２の定電圧源と、第１の定電圧源と第１のノードとを接続する第３のスイッチと、第２の定電圧源と第２のノードとを接続する第４のスイッチと、被測定素子から信号が出力されるときは、第１のスイッチ及び前記第２のスイッチをオンにし、第３のスイッチ及び第４のスイッチをオフにし、被測定素子が信号入力状態のときは、第１のスイッチ及び第２のスイッチをオフにし、第３のスイッチ及び第４のスイッチをオンにする制御回路と、制御回路を動作させるためのＯＮ／ＯＦＦ信号を出力するＯＮ／ＯＦＦ信号源とを有することで、ドライバの出力電圧が切り替わる際に、第１のノード、及び第２のノードの寄生容量を充放電する必要がなくなり、ドライバの出力波形の立上りが速くなり、プログラマブルロード回路がドライバの出力に接続されていることによる影響が低減されて、タイミング精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明のプログラマブルロード回路の構成を示すブロック図である。
【図２】本発明のプログラマブルロード回路の第１実施例の構成を示す回路図である。
【図３】図２に示したプログラマブルロード回路の動作の様子を示すタイミングチャートである。
【図４】本発明のプログラマブルロード回路の第２実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【図５】本発明のプログラマブルロード回路の第３実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【図６】従来のプログラマブルロード回路の構成を示す回路図である。
【図７】図６に示したプログラマブルロード回路の動作の様子を表すタイミングチャートである。
【符号の説明】
１、３０ プログラマブルロード回路
２ ＤＵＴ
３ ドライバ
４ コンパレータ
１１、３１ ＯＮ／ＯＦＦ信号源
１２、３２ 制御回路
１３、３３ 第１のスイッチ
１４、３４ 第２のスイッチ
１５、３５ 第３のスイッチ
１６、３６ 第４のスイッチ
１７、３７ 第１の定電圧源
１８、３８ 第２の定電圧源
１９、３９ プログラマブル電圧源
２０、４０、５０ ダイオードブリッジ
２１、４１ 第１の電流源
２２、４２ 第２の電流源
４３ 第１のレベルシフト回路
４４ 第２のレベルシフト回路
４５ 第３の電流源
４６ 第４の電流源
５１ 第３のレベルシフト回路
５２ 第４のレベルシフト回路
５３ 第５の電流源
５４ 第６の電流源
Ｄ１〜Ｄ１４ ダイオード
Ｑ１〜Ｑ１６ トランジスタ
【発明の属する技術分野】
本発明は半導体素子の試験を行うための半導体試験装置に関し、特に被測定素子の負荷となるプログラマブルロード回路に関するものである。
【０００２】
【従来の技術】
半導体試験装置のテストヘッドに設けられる、被測定素子（以下、ＤＵＴと称す）の入出力ピン専用の電子回路はピンエレクトロニクスと呼ばれている。ピンエレクトロニクスはＤＵＴのピンに所定の信号を印加するためのドライバと、ＤＵＴから出力される信号が、ＨｉｇｈレベルまたはＬｏｗレベルにあるかを判定するためのコンパレータと、ＤＵＴから信号が出力される際に負荷となるプログラマブルロード回路とから構成される。
【０００３】
プログラマブルロード回路は半導体試験装置全体の制御を行う処理装置によって負荷条件を変更することが可能であり、ＤＵＴの仕様書に規定されている負荷を作り出すことができる。
【０００４】
従来のプログラマブルロード回路は図６に示すような回路で構成されている。図６は従来のプログラマブルロード回路の構成を示す回路図であり、図７は図６に示したプログラマブルロード回路の動作の様子を表すタイミングチャートである。
【０００５】
図６において、ピンエレクトロニクスは、ドライバ３、コンパレータ４、及びプログラマブルロード回路１００によって構成され、それらにＤＵＴ２が接続されて試験が実施される。
【０００６】
プログラマブルロード回路１００は、４つのダイオードＤ２１〜Ｄ２４からなるダイオードブリッジ１０７と、ＤＵＴ２の負荷となる第１の電流源１０４及び第２の電流源１０５と、負荷である第１の電流源１０４または第２の電流源１０５のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ１０７に印加するプログラマブル電圧源１０６と、第１の電流源１０４及び第２の電流源１０５をダイオードブリッジ１０７または接地電位に接続するスイッチとなるトランジスタＱ２５〜Ｑ２８と、プログラマブルロード回路１００のＯＮ／ＯＦＦを制御するための信号を出力するＯＮ／ＯＦＦ信号源１０１と、ＯＮ／ＯＦＦ信号源１０１の出力信号にしたがってトランジスタＱ２５〜Ｑ２８を駆動する第１のレベルシフト回路１０２及び第２のレベルシフト回路１０３とによって構成されている。
【０００７】
なお、プログラマブルロード回路１００のＯＮとは、ＤＵＴ２に負荷である第１の電流源１０４及び第２の電流源１０５が接続されている状態であり、プログラマブルロード回路１００のＯＦＦとは、第１の電流源１０４及び第２の電流源１０５がそれぞれ接地電位に接続され、ＤＵＴ２に負荷が接続されていない状態を指す。
【０００８】
ここで、プログラマブル電圧源１０６の出力電圧Ｖｔｈ、第１の電流源１０４の出力電流Ｉ11、及び第２の電流源１０５の出力電流Ｉ12は、各々変更することが可能であり、プログラミング処理によって所定の値に設定される。
【０００９】
このような構成において、次に図６を参照しつつ図７を用いて従来のプログラマブルロード回路の動作について説明する。
【００１０】
なお、動作の説明にあたって、予め下記のような条件を設定する。
１：ＤＵＴ２の出力電圧；Ｌｏｗレベル＝０Ｖ、Ｈｉｇｈレベル＝３Ｖ
２：ドライバ３の出力電圧；Ｌｏｗレベル＝０Ｖ、Ｈｉｇｈレベル＝３Ｖ
３：スレショルド電圧Ｖｔｈ＝１．５Ｖ
４：ダイオードＤ２１〜Ｄ２４の順方向電圧ＶF ＝０．７Ｖ
【００１１】
以上の条件下で、まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路１００はＯＮに設定される。プログラマブルロード回路１００のＯＮ／ＯＦＦは、ＯＮ／ＯＦＦ信号源１０１の出力信号によって制御され、プログラマブルロード回路１００はＯＮ／ＯＦＦ信号源１０１からＨｉｇｈレベル信号が出力されている場合にＯＮになる。
【００１２】
ＯＮ／ＯＦＦ信号源１０１からＨｉｇｈレベル信号が出力されると、第１のレベルシフト回路１０２はトランジスタＱ２６にのみベース電流を供給し、第２のレベルシフト回路１０３はトランジスタＱ２８にのみベース電流を供給する。このときトランジスタＱ２６、Ｑ２８はそれぞれＯＮになり、トランジスタＱ２５、Ｑ２７はそれぞれＯＦＦになる。
【００１３】
このような状態で、ＤＵＴ２からＨｉｇｈレベル（３Ｖ）が出力されると、ＤＵＴ２の出力電圧がしきい値電圧Ｖｔｈ（１．５Ｖ）よりも高い電圧であるため、ダイオードＤ２４を経由してＤＵＴ２から第２の電流源１０５に電流Ｉ12が流れる。また、ＤＵＴ２からＬｏｗレベル（０Ｖ）が出力されると、ＤＵＴ２の出力電圧がしきい値電圧Ｖｔｈ（１．５Ｖ）よりも低い電圧であるため、ダイオードＤ２２を経由して第１の電流源１０４からＤＵＴ２に電流Ｉ11が流れる。
【００１４】
このように、ＤＵＴ２の出力に接続される負荷がその出力電圧に応じて切り替わり、負荷の値は第１の電流源１０４の電流値Ｉ11、及び第２の電流源１０５の電流値Ｉ12によって決まる。
【００１５】
なお、上述したようにプログラマブル電圧源１０６、第１の電流源１０４、及び第２の電流源１０５はそれぞれプログラミング処理によってその出力値を変えることができるため、ＤＵＴ２の仕様に合わせて負荷となる電流値Ｉ11、Ｉ12を変更することができる。
【００１６】
一方、ＤＵＴ２から信号が出力されない場合、すなわち、ＤＵＴ２が信号入力状態の場合は、ドライバ３からＤＵＴ２に対して信号が出力され、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路１００はＯＦＦに設定される。
【００１７】
プログラマブルロード回路１００はＯＮ／ＯＦＦ信号源１０１からＬｏｗレベル信号が出力された場合にＯＦＦになる。ＯＮ／ＯＦＦ信号源１０１からＬｏｗレベル信号が出力されると、第１のレベルシフト回路１０２はトランジスタＱ２５にのみベース電流を供給し、第２のレベルシフト回路１０３はトランジスタＱ２７にのみベース電流を供給する。このときトランジスタＱ２５、Ｑ２７はそれぞれＯＮになり、トランジスタＱ２６、Ｑ２８はそれぞれＯＦＦになる。
【００１８】
トランジスタＱ２５、Ｑ２７がそれぞれＯＮになると、第１の電流源１０４はトランジスタＱ２５を介して接地電位と接続され、第２の電流源１０５はトランジスタＱ２７を介して接地電位と接続される。したがって、第１の電流源１０４及び第２の電流源１０５がＤＵＴ２の負荷として働くことがない。
【００１９】
ところで、プログラマブルロード回路１００がＯＮからＯＦＦに切り替わる際には、トランジスタＱ２６及びＱ２８がＯＮからＯＦＦになるため、図７に示すように、ノードＡの電圧はダイオードＤ２１、Ｄ２２、及びトランジスタＱ２６の有する寄生容量による時定数で放電されて０Ｖに変動し、ノードＢの電圧はダイオードＤ２３、Ｄ２４、及びトランジスタＱ２８の有する寄生容量による時定数で充電されてスレショルド電圧Ｖｔｈ（１．５Ｖ）に変動する。
【００２０】
その後、ドライバ３の出力信号がＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（３Ｖ）に切り替わると、ノードＢの電圧はノードＣの電圧に引き込まれてスレショルド電圧Ｖｔｈ（１．５Ｖ）から３Ｖに変動し、ノードＡは０Ｖで保持される。
【００２１】
【発明が解決しようとする課題】
しかしながら上記したような従来のプログラマブルロード回路では、ドライバでＤＵＴを駆動するときにプログラマブルロード回路のためにその出力電圧の立上り時間が遅くなるという問題があった。
【００２２】
プログラマブルロード回路がＯＦＦであってもドライバの出力にはプログラマブルロード回路のダイオードブリッジが接続されている。ノードＡ及びノードＢにはそれぞれ寄生容量が存在するため、それらの寄生容量もドライバの負荷となる。
【００２３】
例えば、プログラマブルロード回路がＯＦＦで、ドライバ出力がＬｏｗレベル＝０ＶからＨｉｇｈレベル＝３Ｖに切り替わるときなどでは、ノードＢの寄生容量を充電することになるため、図７に示すように、ドライバの出力波形（ノードＣ）の立上り時間がΔｔだけ遅れてしまう。
【００２４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、寄生容量によるドライバ回路への影響を低減して、ドライバ回路の高速化とタイミング精度の向上を図ったプログラマブルロード回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するため本発明のプログラマブルロード回路は、半導体試験装置に設けられ、被測定素子の出力時の負荷となるプログラマブルロード回路であって、
前記被測定素子がローレベル電圧を出力しているときの負荷となる第１の電流源と、
前記被測定素子がハイレベル電圧を出力しているときの負荷となる第２の電流源と、
前記第１の電流源または前記第２の電流源のいずれか一方を負荷として選択するためのスレショルド電圧が印加され、前記被測定素子の入出力ピンに接続されるダイオードブリッジと、
前記第１の電流源と前記ダイオードブリッジを接続する第１のスイッチと、
前記第２の電流源と前記ダイオードブリッジを接続する第２のスイッチと、
前記ダイオードブリッジと前記第１のスイッチの接続部位である第１のノードの寄生容量に蓄積された電荷を放電するための第１の定電圧源と、
前記ダイオードブリッジと前記第２のスイッチの接続部位である第２のノードの寄生容量を充電するための第２の定電圧源と、
前記第１の定電圧源と前記第１のノードとを接続する第３のスイッチと、
前記第２の定電圧源と前記第２のノードとを接続する第４のスイッチと、
前記被測定素子から信号が出力されるときは、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにし、前記被測定素子が信号入力状態のときは、前記第１のスイッチ及び前記第２のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにする制御回路と、
前記制御回路を動作させるためのＯＮ／ＯＦＦ信号を出力するＯＮ／ＯＦＦ信号源と、
を有することを特徴とする。
【００２６】
このとき、前記第３のスイッチは、
前記第１のノードの電圧を前記第１の定電圧源の電圧でクランプするための第１のダイオードからなり、
前記第４のスイッチは、
前記第２のノードの電圧を前記第２の定電圧源の電圧でクランプするための第２のダイオードからなり、
前記制御回路は、
前記被測定素子が信号入力状態のときに、前記第２のノードの電圧を前記第２の定電圧源の出力電圧に引き込むための第３の電流源と、
前記被測定素子が入力状態のときに、前記第１のノードの電圧を前記第１の定電圧源の出力電圧に引き込むための第４の電流源と、
前記第３の電流源を前記第２のノードに接続する第１のトランジスタと、
前記第３の電流源を接地電位に接続する第２のトランジスタと、
前記第４の電流源を第１のノードに接続する第３のトランジスタと、
前記第４の電流源を接地電位に接続する第４のトランジスタと、
前記被測定素子から信号が出力されるときは、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第１のトランジスタをオンにし、前記第２のトランジスタをオフにする第１のレベルシフト回路と、
前記被測定素子から信号が出力されるときは、前記第３のトランジスタをオフにし、前記第４のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第３のトランジスタをオンにし、前記第４のトランジスタをオフにする第２のレベルシフト回路と、
を有していてもよい。
【００２７】
また、前記第３のスイッチは、
ソースどうし及びドレインどうしが接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタからなり、
前記第４のスイッチは、
ソースどうし及びドレインどうしが接続された第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタからなり、
前記制御回路は、
ソースが正電圧電源に接続され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｐチャネルＭＯＳトランジスタ、
および前記第３のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｎチャネルＭＯＳトランジスタ、
を備えた前記第３のスイッチを駆動するための第１のドライバ回路と、
ソースが正電圧電源に接続され、ドレインが前記第２のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｐチャネルＭＯＳトランジスタ、
および前記第４のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｎチャネルＭＯＳトランジスタ、
を備えた前記第４のスイッチを駆動するための第２のドライバ回路と、
を有していてもよく、
前記第３のスイッチは、
第１のダイオードブリッジからなり、
前記第４のスイッチは、
第２のダイオードブリッジからなり、
前記制御回路は、
第１のダイオードブリッジに流れる電流を決定する第５の電流源及び第６の電流源、
前記第５の電流源を前記第１のダイオードブリッジに接続する第５のトランジスタ、
前記第５の電流源を接地電位に接続する第６のトランジスタ、
前記第６の電流源を前記第１のダイオードブリッジに接続する第７のトランジスタ、
前記第６の電流源を接地電位に接続する第８のトランジスタ、
前記第３のスイッチをオンにするときに、前記第５のトランジスタをオンにし、前記第６のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第５のトランジスタをオフにし、前記第６のトランジスタをオンにする第３のレベルシフト回路、
および前記第３のスイッチをオンにするときに、前記第７のトランジスタをオンにし、前記第８のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第７のトランジスタをオフにし、前記第８のトランジスタをオンにする第４のレベルシフト回路、
を備えた前記第３のスイッチを駆動するための第３のドライバ回路と、
第２のダイオードブリッジに流れる電流を決定する第７の電流源及び第８の電流源、
前記第７の電流源を第２のダイオードブリッジに接続する第９のトランジスタ、
前記第７の電流源を接地電位に接続する第１０のトランジスタ、
前記第８の電流源をダイオードブリッジに接続する第１１のトランジスタ、
前記第８の電流源を接地電位に接続する第１２のトランジスタ、
前記第４のスイッチをオンにするときに、前記第９のトランジスタをオンにし、前記第１０のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第９のトランジスタをオフにし、前記第１０のトランジスタをオンにする第５のレベルシフト回路、
および前記第４のスイッチをオンにするときに、前記第１１のトランジスタをオンにし、前記第１２のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第１１のトランジスタをオフにし、前記第１２のトランジスタをオンにする第６のレベルシフト回路、
を備えた前記第４のスイッチを駆動するための第４のドライバ回路と、
を有していてもよい。
【００２８】
上記のように構成されたプログラマブルロード回路は、被測定素子が信号入力状態にあるときに、第１の定電圧源と第１のノードが第３のスイッチによって接続され、第１のノードの電圧は第１の定電圧源の電圧値まで放電される。また、第２の定電圧源と第２のノードが第４のスイッチによって接続され、第２のノードの電圧は第２の定電圧源の電圧値まで充電される。
【００２９】
したがって、ドライバは、その出力電圧を切り替えるときに、第１のノード、及び第２のノードの寄生容量を充放電する必要がなくなる。
【００３０】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３１】
図１は本発明のプログラマブルロード回路の構成を示すブロック図である。
【００３２】
図１において、ピンエレクトロニクスは、ドライバ３、コンパレータ４、及びプログラマブルロード回路１から構成され、それらにＤＵＴ２が接続されて試験が実施される。
【００３３】
プログラマブルロード回路１は、４つのダイオードＤ１〜Ｄ４からなるダイオードブリッジ２０と、ＤＵＴ２の負荷となる第１の電流源２１及び第２の電流源２２と、負荷である第１の電流源２１または第２の電流源２２のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ２０に印加するプログラマブル電圧源１９と、第１の電流源２１とダイオードブリッジ２０を接続するための第１のスイッチ１３と、第２の電流源２２とダイオードブリッジ２０を接続するための第２のスイッチ１４と、プログラマブルロード回路１のＯＦＦ時にノードＡの寄生容量に蓄積された電荷を放電するための第１の定電圧源１７（負電圧源）と、プログラマブルロード回路１のＯＦＦ時にノードＢの寄生容量を充電するための第２定電圧源１８（正電圧源）と、ノードＡと第１の定電圧源１７を接続するための第３のスイッチ１５と、ノードＢと第２の定電圧源１８を接続するための第４のスイッチ１６と、第１のスイッチ１３〜第４のスイッチ１６のＯＮ／ＯＦＦをそれぞれ制御する制御回路１２と、プログラマブルロード回路１のＯＮ／ＯＦＦを制御するための信号を出力するＯＮ／ＯＦＦ信号源１１とによって構成されている。
【００３４】
なお、プログラマブルロード回路１のＯＮとは、ＤＵＴ２に負荷である第１の電流源２１及び第２の電流源２２が接続されている状態であり、プログラマブルロード回路１のＯＦＦとは、第１の電流源２１及び第２の電流源２２がそれぞれ接地電位と接続され、ＤＵＴ２に負荷が接続されていない状態を指す。
【００３５】
このような構成において、まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路１はＯＮに設定される。プログラマブルロード回路１はＯＮ／ＯＦＦ信号源１からＨｉｇｈレベル信号が出力されたときにＯＮとなる。ＯＮ／ＯＦＦ信号源１からＨｉｇｈレベル信号が出力されると、制御回路１２は第１のスイッチ１３及び第２のスイッチ１４をそれぞれＯＮにし、第３のスイッチ及び第４のスイッチ１６をそれぞれＯＦＦにする。
【００３６】
この状態では、第１の電流源２１及び第２の電流源２２がダイオードブリッジ２０を介してＤＵＴ２に接続され、従来と同様に第１の電流源２１または第２の電流源２２のいずれか一方が、ＤＵＴ２の出力電圧に応じて負荷として適宜接続される。
【００３７】
一方、ＤＵＴ２から信号が出力されない場合、すなわちＤＵＴ２が信号入力状態の場合は、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路１はＯＦＦに設定される。
【００３８】
このとき、ＯＮ／ＯＦＦ信号源１からはＬｏｗレベル信号が出力され、制御回路１２は第１のスイッチ１３及び第２のスイッチ１４をそれぞれＯＦＦにし、第３のスイッチ及び第４のスイッチ１６をそれぞれＯＮにする。
【００３９】
第３のスイッチ及び第４のスイッチ１６をそれぞれＯＮになると、第１の定電圧源１７とノードＡとが第３のスイッチ１５を介して接続され、ノードＡの寄生容量に蓄積された電荷が第１の定電圧源１７の出力電圧Ｖｍまで放電される。また、第２の定電圧源１８とノードＢとが第４のスイッチ１６を介して接続され、ノードＢの寄生容量は第２の定電圧源１８の出力電圧Ｖｐまで充電される。
【００４０】
したがって、ドライバ３は、出力信号を切り替えるときにノードＡ及びノードＢの寄生容量を充放電する必要がなくなる。よって、ドライバ３の出力波形の立上りが速くなり、プログラマブルロード回路１がドライバの出力に接続されていることによる影響が低減され、タイミング精度を向上させることができる。
【００４１】
【実施例】
次に実施例によって本発明をさらに具体的に説明する。
【００４２】
（第１実施例）
まず、本発明の第１実施例について説明する。
【００４３】
第１実施例は上記発明の実施の形態の構成を図６に示した従来例の回路に適用した例である。
【００４４】
図２は本発明のプログラマブルロード回路の第１実施例の構成を示す回路図であり、図３は図２に示したプログラマブルロード回路の動作の様子を示すタイミングチャートである。
【００４５】
図２において、本実施例のプログラマブルロード回路３０は、４つのダイオードＤ７〜Ｄ１０からなるダイオードブリッジ４０と、ＤＵＴ２の負荷となる第１の電流源４１及び第２の電流源４２と、負荷である第１の電流源４１または第２の電流源４２のいずれか一方を選択する際の判定に用いられるスレショルド電圧Ｖｔｈをダイオードブリッジ４０に印加するプログラマブル電圧源３９と、第１の電流源４１とダイオードブリッジ４０を接続するための第１のスイッチ３３となるトランジスタＱ５及びＱ６と、第２の電流源４２とダイオードブリッジ４０を接続するための第２のスイッチ３４となるトランジスタＱ７及びＱ８と、プログラマブルロード回路１のＯＦＦ時にノードＡの放電を行うための第１の定電圧源３７（負電圧源）と、プログラマブルロード回路１のＯＦＦ時にノードＢの充電を行うための第２定電圧源３８（正電圧源）と、ノードＡと第１の定電圧３７を接続するための第３のスイッチ３５となるダイオードＤ５と、ノードＢと第２の定電圧源３８を接続するための第４のスイッチ３６となるダイオードＤ６と、第１のスイッチ３３〜第４のスイッチ３６のＯＮ／ＯＦＦをそれぞれ制御する制御回路３２と、プログラマブルロード回路３０のＯＮ／ＯＦＦを制御するための信号を発生するＯＮ／ＯＦＦ信号源３１とによって構成されている。
【００４６】
制御回路３２は、プログラマブルロード回路３０のＯＦＦ時にノードＡの電圧を第１の定電圧源３７の出力電圧Ｖｍに引き込むための第４の電流源４６と、プログラマブルロード回路３０のＯＦＦ時にノードＢの電圧を第２の定電圧源３８の出力電圧Ｖｐに引き込むための第３の電流源４５と、第３の電流源４５及び第４の電流源４６の電流経路を切り替えるためのスイッチとなるトランジスタＱ１〜Ｑ４と、ＯＮ／ＯＦＦ信号源３１の出力信号にしたがってトランジスタＱ１〜Ｑ８を駆動する第１のレベルシフト回路４３及び第２のレベルシフト回路４４とによって構成されている。
【００４７】
このような構成において、次に図２を参照しつつ図３を用いて本実施例のプログラマブルロード回路３０の動作について説明する。
【００４８】
なお、図３に示した各波形の電圧値は１つの実施例を示すものであり、これらの電圧値に限定されるものではない。また、第１の定電圧源３７の出力電圧ＶｍはＶｍ＝−２．３Ｖとし、第２の定電圧源３８の出力電圧ＶP はＶP ＝５．３Ｖとする。
【００４９】
また、本実施例のプログラマブルロード回路３０は図６に示した従来のプログラマブルロード回路に第３の電流源４５、第４の電流源４６、トランジスタＱ１〜Ｑ４、第１の定電圧源３７、第２の定電圧源３８、及びダイオードＤ５、Ｄ６を追加した構成である。その他の構成は従来と同様であるため、その動作の説明は省略する。
【００５０】
まず、ＤＵＴ２から信号が出力される場合、ドライバ３の出力はハイインピーダンス（ＨｉＺ）状態で保持され、プログラマブルロード回路３０はＯＮ状態に設定される。プログラマブルロード回路３０のＯＮ／ＯＦＦはＯＮ／ＯＦＦ信号源３１の出力信号によって制御され、ＯＮ／ＯＦＦ信号源３１からＨｉｇｈレベル信号が出力されている場合にＯＮになる。
【００５１】
ＯＮ／ＯＦＦ信号源３１からＨｉｇｈレベル信号が出力されると、第１のレベルシフト回路４３はトランジスタＱ１にのみベース電流を供給し、第２のレベルシフト回路４４はトランジスタＱ３にのみベース電流を供給する。このとき、トランジスタＱ１、Ｑ３はＯＮになり、トランジスタＱ２、Ｑ４はＯＦＦになる。トランジスタＱ１およびＱ３がＯＮになると、第３の電流源４５及び第４の電流源４６はトランジスタＱ１及びＱ３を介してそれぞれ接地電位と接続され、プログラマブルロード回路３０は従来と同様に第１の電流源４１及び第２の電流源４２を負荷として動作する。
【００５２】
一方、ＤＵＴ２から信号が出力されない場合、すなわちＤＵＴ２が信号入力状態にある場合、ＤＵＴ２の出力はハイインピーダンス（ＨｉＺ）状態に設定される。また、負荷を接続する必要がないためプログラマブルロード回路３０はＯＦＦに設定される。
【００５３】
ここで、ＯＮ／ＯＦＦ信号源３１からはＬｏｗレベル信号が出力され、第１のレベルシフト回路４３はトランジスタＱ２にのみベース電流を供給し、第２のレベルシフト回路４４はトランジスタＱ４にのみベース電流を供給する。このとき、トランジスタＱ２、Ｑ４はＯＮになり、トランジスタＱ１、Ｑ３はＯＦＦになる。
【００５４】
トランジスタＱ２およびＱ４がＯＮになると、第３の電流源４５とノードＢとがトランジスタＱ２を介して接続され、ノードＢの寄生容量は（出力電圧ＶP ＋ダイオードＤ６の順方向電圧ＶF ＝６Ｖ）まで充電される。また、第４の電流源６とノードＡとがトランジスタＱ４を介して接続され、ノードＡの寄生容量は（出力電圧Ｖｍ−ダイオードＤ５の順方向電圧ＶF ＝−３Ｖ）に放電される。
【００５５】
よって、図３に示すようにドライバ１３の出力がＬｏｗレベルからＨｉｇｈレベルに切り替わるとき、ノードＡ、及びノードＢの寄生容量を充放電する必要がなくなる。
【００５６】
（第２実施例）
次に本発明の第２実施例について図４を参照して説明する。
【００５７】
本実施例では第３のスイッチ及び第４のスイッチの他の構成例を示す。
【００５８】
図４は本発明のプログラマブルロード回路の第２実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【００５９】
図４に示すように、第３のスイッチは、ドレイン及びソースが互いに接続されたｐチャネルＭＯＳトランジスタＱ１１及びｎチャネルＭＯＳトランジスタＱ１２によって構成することができる。
【００６０】
この場合、第３のスイッチは、ｐチャネルＭＯＳトランジスタＱ９とｎチャネルＭＯＳトランジスタＱ１０から構成されたドライバ回路によって駆動される。
【００６１】
ドライバ回路を構成するｐチャネルＭＯＳトランジスタＱ９のソースは正電圧電源Ｖ+ に接続され、ｎチャネルＭＯＳトランジスタＱ１０のソースは負電圧電源Ｖ- に接続される。また、ｐチャネルＭＯＳトランジスタＱ９のドレインとｎチャネルＭＯＳトランジスタＱ１０のドレインが接続されて第３のスイッチを構成するｎチャネルＭＯＳトランジスタＱ１２のゲートに接続される。また、第３のスイッチを構成するｐチャネルＭＯＳトランジスタＱ１１のゲートは、ｐチャネルＭＯＳトランジスタＱ９のゲート及びｎチャネルＭＯＳトランジスタＱ１０のゲートとそれぞれ接続される。
【００６２】
このような構成において、第３のスイッチをＯＮにする際には、ｐチャネルＭＯＳトランジスタＱ９及びｎチャネルＭＯＳトランジスタＱ１０のゲートに負電圧Ｖ- を印加する。このとき、図４のＸ端子に入力された電圧が正電圧（但し、Ｖ+ 以下）の場合は、ｐチャネルＭＯＳトランジスタＱ１１のゲートに負電圧Ｖ- が印加され、ｐチャネルＭＯＳトランジスタＱ１１がＯＮしてＸ端子に入力された電圧がＹ端子にそのまま出力される。また、Ｘ端子に入力された電圧が負電圧（但し、Ｖ- 以上）の場合は、ｐチャネルＭＯＳトランジスタＱ９がＯＮしてｎチャネルＭＯＳトランジスタＱ１２のゲートに正電圧Ｖ+ が印加され、ｎチャネルＭＯＳトランジスタＱ１２がＯＮしてＹ端子にＸ端子に入力された電圧がそのまま出力される。
【００６３】
逆に、第３のスイッチをＯＦＦにする際には、ｐチャネルＭＯＳトランジスタＱ９及びｎチャネルＭＯＳトランジスタＱ１０のゲートに正電圧Ｖ+ を印加する。このとき、図４のＹ端子はハイインピーダンス状態となり、図４に示したＸ端子とＹ端子間がスイッチとして動作する。
【００６４】
第４のスイッチ及びそのドライバ回路についても、図４に示した第３のスイッチと同様の回路で構成することができるため、その説明は省略する。
【００６５】
なお、制御回路には、図４に示した第３のスイッチ及び第４のスイッチをそれぞれ駆動するためのドライバ回路、及び第１のスイッチと第２のスイッチがＯＮしている間は第３のスイッチ及び第４のスイッチをＯＦＦにさせ、第１のスイッチと第２のスイッチがＯＦＦしている間は第３のスイッチ及び第４のスイッチをＯＮにさせる論理回路から構成される。
【００６６】
（第３実施例）
次に本発明の第３実施例について図５を参照して説明する。
【００６７】
本実施例でも第２の実施例と同様に第３のスイッチ及び第４のスイッチの他の構成例を示す。
【００６８】
図５は本発明のプログラマブルロード回路の第３実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【００６９】
図５に示すように、第３のスイッチは、４つのダイオードＤ１１〜Ｄ１４からなるダイオードブリッジ５０によって構成することができる。
【００７０】
この場合、第３のスイッチは、ダイオードブリッジ５０に流れる電流を決定する第５の電流源５３及び第６の電流源５４と、第５の電流源５３をダイオードブリッジ５０に接続するためのトランジスタＱ１４と、第５の電流源５３を接地電位に接続するためのトランジスタＱ１３と、第６の電流源５４をダイオードブリッジ５０に接続するためのトランジスタＱ１６と、第６の電流源５４を接地電位に接続するためのトランジスタＱ１５と、トランジスタＱ１３、Ｑ１４の制御を行う第３のレベルシフト回路５１と、トランジスタＱ１５、Ｑ１６の制御を行う第４のレベルシフト回路５２とによって構成される。
【００７１】
このような構成において、第３のスイッチをＯＮにする際には、第３のレベルシフト回路５１によってトランジスタＱ１４をＯＮにし、トランジスタＱ１３をＯＦＦにする。また、第４のレベルシフト回路５２によってトランジスタＱ１６をＯＮにし、トランジスタＱ１５をＯＦＦにする。
【００７２】
このとき、第５の電流源５３に流れる電流Ｉ5 、及び第６の電流源５４に流れる電流Ｉ6 を等しくしておけば、図５のＸ端子に入力された電圧がＹ端子にそのまま出力される。
【００７３】
逆に、第３のスイッチをＯＦＦにする際には、第３のレベルシフト回路５１によってトランジスタＱ１４をＯＦＦにし、トランジスタＱ１３をＯＮにする。また、第４のレベルシフト回路５２によってトランジスタＱ１６をＯＦＦにし、トランジスタＱ１５をＯＮにする。このとき、図５のＹ端子はハイインピーダンス状態となり、図５に示したＸ端子とＹ端子間がスイッチとして動作する。
【００７４】
第４のスイッチ及びそのドライバ回路についても、図５に示した第３のスイッチと同様の回路で構成することができるため、その説明は省略する。
【００７５】
なお、制御回路には、図５に示した第３のスイッチ及び第４のスイッチをそれぞれ駆動するためのドライバ回路、及び第１のスイッチと第２のスイッチがＯＮしている間は第３のスイッチ及び第４のスイッチをＯＦＦにさせ、第１のスイッチと第２のスイッチがＯＦＦしている間は第３のスイッチ及び第４のスイッチをＯＮにさせる論理回路から構成される。
【００７６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７７】
被測定素子がローレベル電圧を出力しているときの負荷となる第１の電流源と、被測定素子がハイレベル電圧を出力しているときの負荷となる第２の電流源と、第１の電流源または第２の電流源のいずれか一方を負荷として選択するためのスレショルド電圧が印加され、被測定素子の入出力ピンに接続されるダイオードブリッジと、第１の電流源とダイオードブリッジを接続する第１のスイッチと、第２の電流源とダイオードブリッジを接続する第２のスイッチと、ダイオードブリッジと第１のスイッチの接続部位である第１のノードの寄生容量に蓄積された電荷を放電するための第１の定電圧源と、ダイオードブリッジと第２のスイッチの接続部位である第２のノードの寄生容量を充電するための第２の定電圧源と、第１の定電圧源と第１のノードとを接続する第３のスイッチと、第２の定電圧源と第２のノードとを接続する第４のスイッチと、被測定素子から信号が出力されるときは、第１のスイッチ及び前記第２のスイッチをオンにし、第３のスイッチ及び第４のスイッチをオフにし、被測定素子が信号入力状態のときは、第１のスイッチ及び第２のスイッチをオフにし、第３のスイッチ及び第４のスイッチをオンにする制御回路と、制御回路を動作させるためのＯＮ／ＯＦＦ信号を出力するＯＮ／ＯＦＦ信号源とを有することで、ドライバの出力電圧が切り替わる際に、第１のノード、及び第２のノードの寄生容量を充放電する必要がなくなり、ドライバの出力波形の立上りが速くなり、プログラマブルロード回路がドライバの出力に接続されていることによる影響が低減されて、タイミング精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明のプログラマブルロード回路の構成を示すブロック図である。
【図２】本発明のプログラマブルロード回路の第１実施例の構成を示す回路図である。
【図３】図２に示したプログラマブルロード回路の動作の様子を示すタイミングチャートである。
【図４】本発明のプログラマブルロード回路の第２実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【図５】本発明のプログラマブルロード回路の第３実施例の構成を示す図であり、図１に示した第３のスイッチの他の例を示す回路図である。
【図６】従来のプログラマブルロード回路の構成を示す回路図である。
【図７】図６に示したプログラマブルロード回路の動作の様子を表すタイミングチャートである。
【符号の説明】
１、３０ プログラマブルロード回路
２ ＤＵＴ
３ ドライバ
４ コンパレータ
１１、３１ ＯＮ／ＯＦＦ信号源
１２、３２ 制御回路
１３、３３ 第１のスイッチ
１４、３４ 第２のスイッチ
１５、３５ 第３のスイッチ
１６、３６ 第４のスイッチ
１７、３７ 第１の定電圧源
１８、３８ 第２の定電圧源
１９、３９ プログラマブル電圧源
２０、４０、５０ ダイオードブリッジ
２１、４１ 第１の電流源
２２、４２ 第２の電流源
４３ 第１のレベルシフト回路
４４ 第２のレベルシフト回路
４５ 第３の電流源
４６ 第４の電流源
５１ 第３のレベルシフト回路
５２ 第４のレベルシフト回路
５３ 第５の電流源
５４ 第６の電流源
Ｄ１〜Ｄ１４ ダイオード
Ｑ１〜Ｑ１６ トランジスタ
Claims (4)
- 半導体試験装置に設けられ、被測定素子の出力時の負荷となるプログラマブルロード回路であって、
前記被測定素子がローレベル電圧を出力しているときの負荷となる第１の電流源と、
前記被測定素子がハイレベル電圧を出力しているときの負荷となる第２の電流源と、
前記第１の電流源または前記第２の電流源のいずれか一方を負荷として選択するためのスレショルド電圧が印加され、前記被測定素子の入出力ピンに接続されるダイオードブリッジと、
前記第１の電流源と前記ダイオードブリッジを接続する第１のスイッチと、
前記第２の電流源と前記ダイオードブリッジを接続する第２のスイッチと、
前記ダイオードブリッジと前記第１のスイッチの接続部位である第１のノードの寄生容量に蓄積された電荷を放電するための第１の定電圧源と、
前記ダイオードブリッジと前記第２のスイッチの接続部位である第２のノードの寄生容量を充電するための第２の定電圧源と、
前記第１の定電圧源と前記第１のノードとを接続する第３のスイッチと、
前記第２の定電圧源と前記第２のノードとを接続する第４のスイッチと、
前記被測定素子から信号が出力されるときは、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにし、前記被測定素子が信号入力状態のときは、前記第１のスイッチ及び前記第２のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにする制御回路と、
前記制御回路を動作させるためのＯＮ／ＯＦＦ信号を出力するＯＮ／ＯＦＦ信号源と、
を有することを特徴とするプログラマブルロード回路。 - 請求項１に記載のプログラマブルロード回路において、
前記第３のスイッチは、
前記第１のノードの電圧を前記第１の定電圧源の電圧でクランプするための第１のダイオードからなり、
前記第４のスイッチは、
前記第２のノードの電圧を前記第２の定電圧源の電圧でクランプするための第２のダイオードからなり、
前記制御回路は、
前記被測定素子が信号入力状態のときに、前記第２のノードの電圧を前記第２の定電圧源の出力電圧に引き込むための第３の電流源と、
前記被測定素子が入力状態のときに、前記第１のノードの電圧を前記第１の定電圧源の出力電圧に引き込むための第４の電流源と、
前記第３の電流源を前記第２のノードに接続する第１のトランジスタと、
前記第３の電流源を接地電位に接続する第２のトランジスタと、
前記第４の電流源を第１のノードに接続する第３のトランジスタと、
前記第４の電流源を接地電位に接続する第４のトランジスタと、
前記被測定素子から信号が出力されるときは、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第１のトランジスタをオンにし、前記第２のトランジスタをオフにする第１のレベルシフト回路と、
前記被測定素子から信号が出力されるときは、前記第３のトランジスタをオフにし、前記第４のトランジスタをオンにし、前記被測定素子が信号入力状態のときは、前記第３のトランジスタをオンにし、前記第４のトランジスタをオフにする第２のレベルシフト回路と、
を有することを特徴とするプログラマブルロード回路。 - 請求項１に記載のプログラマブルロード回路において、
前記第３のスイッチは、
ソースどうし及びドレインどうしが接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタからなり、
前記第４のスイッチは、
ソースどうし及びドレインどうしが接続された第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタからなり、
前記制御回路は、
ソースが正電圧電源に接続され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｐチャネルＭＯＳトランジスタ、
および前記第３のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートと接続された第３のｎチャネルＭＯＳトランジスタ、
を備えた前記第３のスイッチを駆動するための第１のドライバ回路と、
ソースが正電圧電源に接続され、ドレインが前記第２のｎチャネルＭＯＳトランジスタのゲートに接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｐチャネルＭＯＳトランジスタ、
および前記第４のｐチャネルＭＯＳトランジスタとドレインどうしが接続され、ソースが負電圧電源に接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートと接続された第４のｎチャネルＭＯＳトランジスタ、
を備えた前記第４のスイッチを駆動するための第２のドライバ回路と、
を有することを特徴とするプログラマブルロード回路 - 請求項１に記載のプログラマブルロード回路において、
前記第３のスイッチは、
第１のダイオードブリッジからなり、
前記第４のスイッチは、
第２のダイオードブリッジからなり、
前記制御回路は、
第１のダイオードブリッジに流れる電流を決定する第５の電流源及び第６の電流源、
前記第５の電流源を前記第１のダイオードブリッジに接続する第５のトランジスタ、
前記第５の電流源を接地電位に接続する第６のトランジスタ、
前記第６の電流源を前記第１のダイオードブリッジに接続する第７のトランジスタ、
前記第６の電流源を接地電位に接続する第８のトランジスタ、
前記第３のスイッチをオンにするときに、前記第５のトランジスタをオンにし、前記第６のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第５のトランジスタをオフにし、前記第６のトランジスタをオンにする第３のレベルシフト回路、
および前記第３のスイッチをオンにするときに、前記第７のトランジスタをオンにし、前記第８のトランジスタをオフにし、前記第３のスイッチをオフにするときに、前記第７のトランジスタをオフにし、前記第８のトランジスタをオンにする第４のレベルシフト回路、
を備えた前記第３のスイッチを駆動するための第３のドライバ回路と、
第２のダイオードブリッジに流れる電流を決定する第７の電流源及び第８の電流源、
前記第７の電流源を第２のダイオードブリッジに接続する第９のトランジスタ、
前記第７の電流源を接地電位に接続する第１０のトランジスタ、
前記第８の電流源をダイオードブリッジに接続する第１１のトランジスタ、
前記第８の電流源を接地電位に接続する第１２のトランジスタ、
前記第４のスイッチをオンにするときに、前記第９のトランジスタをオンにし、前記第１０のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第９のトランジスタをオフにし、前記第１０のトランジスタをオンにする第５のレベルシフト回路、
および前記第４のスイッチをオンにするときに、前記第１１のトランジスタをオンにし、前記第１２のトランジスタをオフにし、前記第４のスイッチをオフにするときは、前記第１１のトランジスタをオフにし、前記第１２のトランジスタをオンにする第６のレベルシフト回路、
を備えた前記第４のスイッチを駆動するための第４のドライバ回路と、
を有することを特徴とするプログラマブルロード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21082597A JP3748993B2 (ja) | 1996-09-05 | 1997-08-05 | プログラマブルロード回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23529496 | 1996-09-05 | ||
| JP8-235294 | 1996-09-05 | ||
| JP21082597A JP3748993B2 (ja) | 1996-09-05 | 1997-08-05 | プログラマブルロード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10132893A JPH10132893A (ja) | 1998-05-22 |
| JP3748993B2 true JP3748993B2 (ja) | 2006-02-22 |
Family
ID=26518292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21082597A Expired - Fee Related JP3748993B2 (ja) | 1996-09-05 | 1997-08-05 | プログラマブルロード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3748993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200256914A1 (en) * | 2019-02-07 | 2020-08-13 | Nuvoton Technology Corporation | Slew Rate Programming in Automatic Test Equipment (ATE) |
-
1997
- 1997-08-05 JP JP21082597A patent/JP3748993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10132893A (ja) | 1998-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109596960B (zh) | 评估在晶体管器件中的栅极-源极漏电流 | |
| US6624672B2 (en) | Output buffer with constant switching current | |
| US20070222486A1 (en) | Driver circuit connected to pulse shaping circuitry | |
| US20190245534A1 (en) | Gate driver circuit of power transistor, and motor driver circuit | |
| US4219743A (en) | Buffer circuit | |
| KR920010984B1 (ko) | 출력버퍼회로 | |
| US6550038B2 (en) | Semiconductor integrated circuitry | |
| US7880470B2 (en) | Switching circuit, signal output device and test apparatus | |
| JPH06209252A (ja) | Ｃｍｏｓ入力段 | |
| US7388409B2 (en) | Offset independent sense circuit and method | |
| US5945822A (en) | Programmable load circuit | |
| US6242966B1 (en) | Leakage current correcting circuit | |
| US20030231033A1 (en) | Driver circuit connected to a switched capacitor and method of operating same | |
| JP3748993B2 (ja) | プログラマブルロード回路 | |
| EP0768762A1 (en) | Output circuit | |
| KR100736056B1 (ko) | 제어 발진기 시스템 및 방법 | |
| US4704551A (en) | Low voltage/high voltage field effect transistor (FET) switching circuit for printed circuit board tester | |
| US7199604B2 (en) | Driver circuit with low power termination mode | |
| JP4279683B2 (ja) | 半導体試験装置 | |
| US20030094988A1 (en) | Voltage generating circuit, level shift circuit and semiconductor device | |
| WO2024195419A1 (ja) | 半導体素子の駆動回路 | |
| KR19990037033A (ko) | 에지 신호 회복 회로 및 방법 | |
| JPH09101346A (ja) | 半導体集積回路装置 | |
| JPH0480790A (ja) | 半導体集積装置 | |
| KR970007384A (ko) | 반도체 디바이스 검사장비의 핀카드 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131209 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |