JP3747409B2

JP3747409B2 - Image display element inspection method and inspection apparatus

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Publication number: JP3747409B2
Application number: JP2002134752A
Authority: JP
Inventors: 学古立; 知幸田口
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2002-05-09
Filing date: 2002-05-09
Publication date: 2006-02-22
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Description

【０００１】
【発明の属する技術分野】
本発明は、能動素子がマトリックス状に配列された画像表示装置、特に液晶表示装置に用いられるアレイの検査方法に関するものである。
【０００２】
【従来の技術】
米国特許第５１７９３４５号（日本国特許第２６２０４０５号）は、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）液晶表示装置（ＬＣＤ）に用いられるＴＦＴアレイの検査方法を示している。
従来型のＴＦＴ―ＬＣＤにおいては、走査信号線と表示信号線とがマトリックス状に配列され、その交点にスイッチング素子としてのＴＦＴに接続され電気容量を持った画素が配置されている画像表示素子としてＴＦＴアレイを用いる。
それぞれの画素に接続されているＴＦＴは走査信号線に与えられた選択電位または非選択電位を含む走査信号によりオン・オフの制御がなされる。
このとき、従来のＴＦＴアレイは、１本の走査信号線に接続されているＴＦＴは全て同時に制御され、走査信号線に選択電位が与えられた時に、画素にはそれぞれ別の表示信号線から画素の持つ電気容量に対して電荷が書き込まれる。
アレイの検査時には、画素に電荷が書き込まれた後、所定の時間をおいて表示信号線を積分器に接続してから再び走査信号線に選択電位を与えることで画素に蓄えられた電荷を読み出し、読み出された電荷量をもって画素の良否を判定する。
米国特許第５５４６０１３号（日本国特許第２８１０８４４号）に開示されているように、電荷読み出し時の走査信号は、電荷書き込み時と同様にスキャンすればよかった。
【０００３】
ここで簡単にアレイの検査方法（アレイテスタ２０の動作）を図２に基づいて説明する。
検査時にプローブ（Probe）はアレイ基板上に設けられた各表示信号線に接続されている。検査は次の（１）から（９）の手順でなされ、画素の電気容量に蓄えられた電荷量を検出することで画素の良否を判定する。
（１）リセット・スイッチ２１を接続し、積分器２２をリセットする。コンデンサＣに充電する。
（２）スイッチ２３を電位Ｖｄに接続し、プローブ２４の先の表示信号線に電位Ｖｄを印加する。
（３）走査信号線に選択電位ＶｇＨを印加すると、画素の蓄積容量に電位Ｖｄが充電される。
（４）走査信号線に非選択電位ＶｇＬを印加する。
（５）スイッチ２３を積分器２２に接続する。そうすると、表示信号線の電位はＧＮＤ（グランド）レベルになる。
（６）リセット・スイッチ２１を開放する。
（７）走査信号線に再び選択電位ＶｇＨを印加し、画素の蓄積容量に蓄えられていた電荷が、積分器２２のコンデンサＣに移動する。それに伴い、積分器２２の出力電位が低下する。
（８）走査信号線に再び非選択電位ＶｇＬを印加する。
（９）所定の時間後、積分値の出力電位をサンプルホールドし、ＡＤコンバータ２５にてデジタル値に変換する。
【０００４】
【発明が解決しようとする課題】
ところで、近年の高精細化に対応するために、新しい画素構造が提案されている。この画素構造は、複数の走査信号線に同時に与えられる選択信号による選択論理によって、同一の表示信号線から時分割で画素に電荷を与える。この画素構造を多重画素構造と呼ぶことにする。
従来のアレイ検査方法では、このような多重画素構造は、全く考慮されていなかった。
新しい多重画素構造においては、アレイ検査時の画素への電荷書き込みおよび電荷読み出しを、ＴＦＴ−ＬＣＤの最終製品における走査信号と同様の信号入力としたのでは、正しく検査ができない。このため、多重画素構造に対しても前記米国特許の検査方法と同等の検査ができることが強く望まれる。
本発明の目的は、多重画素構造を有する画像表示素子に対する適切な検査方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明が対象とする多重画素構造の画像表示素子は、表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する表示信号線からの表示信号が供給される２以上の画素と、走査信号線の走査信号による画素の駆動を制御すると共に表示信号線の表示信号の画素への供給を制御するためのスイッチング素子と、を備え、画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、画素のうちの少なくとも他の１つがｎ＋１番目の走査信号線からの走査信号により駆動される。この画像表示素子に対して、電荷の蓄積および蓄積した電荷の検出を行うのが本発明の検査方法の基本的な要素である。
この画像表示素子の検査は、画素に電荷を蓄積し、所定時間経過した後に画素に蓄えられた電荷を検出し、検出された電荷量をもって画素の良否を判定することにより行われる。
【０００６】
本発明の検査方法においては、電荷の蓄積の過程において、まず、共通する表示信号線に選択電位を供給している間に、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。その後、ｎ＋１番目の走査信号線に選択電位の供給を維持するが、ｎ＋ｍ番目の走査信号線には非選択電位を供給する。ｎ＋１番目の走査信号線への選択電位の供給およびｎ＋ｍ番目の走査信号線への非選択電位の供給は同時に行われる。後述する実施の形態でも述べるが、ｎ＋ｍ番目の走査信号線に、ｎ＋１番目の走査信号線よりも先に非選択電位を供給することにより、当該画素に蓄積された電荷の漏洩を防止することができる。電荷の漏洩があると、電荷の検出時に正しい電荷量を検出することができなくなるためである。次いで、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線の両者に非選択電位を同時に供給する。
【０００７】
以上の電荷の蓄積を終えて所定時間後に電荷の検出を行なう。電荷の検出は、はじめに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。その後、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。電荷の検出時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線の両者に選択電位を供給した後に、前段側の走査信号線であるｎ＋１番目の走査信号線に非選択電位を供給する点で、電荷の蓄積時との相違がある。後述する実施の形態でも述べるように、電荷を適正に検出するためには、この順番で走査信号線に対して選択電位および非選択電位を供給する必要がある。
【０００８】
以上では、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線についてのみ触れたが、本発明は、画像表示素子に存在する複数の走査信号線の全てについて同様の順番で選択電位、非選択電位を供給することができる。このとき、複数の表示信号線に対して電荷の蓄積のための電位供給を走査信号線の順に順次行い、各々所定時間経過した後に、複数の表示信号線に対して電荷の検出を順次行なうと、画像表示素子全体に対する検査を迅速に実行することができる。
本発明においては、画像表示素子内の所定の画素または画素群毎に電荷を検出することができる。そして、検出された電荷量と、検出対象となった所定の画素または画素群についての正常な電荷量とを比較することにより、検出対象となった所定の画素または画素群の欠陥有無を特定することが可能となる。正常な電荷量としては、同一の表示信号線から読み出される各画素に蓄えられた電荷量の平均値とすることもできる。
【０００９】
本発明の画像表示素子の検査方法において、表示信号線へ第１の選択電位を供給して電荷の蓄積および電荷の検出を行った後に、表示信号線へ第２の選択電位を供給して電荷の蓄積および電荷の検出を行なうことができる。そして、第１の選択電位を供給して得た検出結果と、第２の選択電位を供給して得た検出結果に基づいて検査結果を求めることができる。このとき、第１の選択電位および第２の選択電位の一方を０Ｖ（ボルト）とし、他方を０Ｖ以外の電位とすることができる。
また、本発明の画像表示素子の検査方法において、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給した後に、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給することができる。
【００１０】
以上説明したように、画素に一旦蓄積された電荷を、電荷の検出までの期間に漏洩させずに保持するために、走査信号線への選択電位・非選択電位の供給順位を特定している。この観点に基づいた検査方法を本発明は提案する。この検査方法は、表示信号を供給する複数の表示信号線と走査信号を供給する複数の走査信号線とをマトリックス状に配設して画像表示素子を形成し、共通する表示信号線からの表示信号が供給されると共に走査信号線からの走査信号により駆動される２以上の画素の各々に対して、走査信号線の走査信号を用いたスイッチング素子のオン・オフ制御により、表示信号線の表示信号を時分割で供給する画像表示素子を検査の対象とする。
この検査方法は、表示信号線に電荷蓄積のための所定の電位を供給するとともに、走査信号線にスイッチング素子に対する選択電位および非選択電位を所定の順番で供給することにより画素に所定の電荷を蓄積する電荷蓄積ステップと、電荷の蓄積から所定時間経過後に、走査信号線にスイッチング素子に対する選択電位および非選択電位を供給することにより画素に蓄積された電荷を検出する電荷検出ステップとを含んである。
電荷蓄積ステップでは、複数の走査信号線の中の選択電位が供給された走査信号線に、複数の走査信号線の走査方向前段側に位置する他の走査信号線よりも先行して非選択電位が供給される。そして、電荷検出ステップにおける走査信号線への非選択電位の供給は、電荷蓄積ステップにおいて非選択電位を供給する順番とは逆の順番で行われる。
このように、電荷蓄積ステップでは、所定の電荷の、画素からの漏洩を阻止するように所定の順番を設定することが本発明の特徴の一つである。
この特徴は、所定の電荷を蓄積してから電荷の検出までの間、スイッチング素子の電位を非選択電位とすることにより実現される。そうすることにより、所定の電荷の画素からの漏洩を阻止する。逆に、スイッチング素子の電位を選択電位にする期間があると、その期間に蓄積された電荷が漏洩してしまう。
【００１１】
本発明は、ｎ（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素および第２の画素と、共通する表示信号線と前記第１の画素との間に配設され、かつ表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、そのゲート電極がｎ番目の走査信号線に接続されるとともに、第１のスイッチング素子の前記ゲート電極と前記ｎ番目の走査信号線よりも走査方向の後段に位置するｎ＋１番目の走査信号線との間に配設される第２のスイッチング素子と、所定の表示信号線に接続され、かつ第２の画素への前記表示信号の供給を制御する第３のスイッチング素子と、を備えた画像表示素子を検査対象とすることができる。この画像表示素子は、２つの画素が共通する１つの表示信号線から時分割で表示信号の供給を受けるため、２重画素構造と呼ぶことがある。
【００１２】
２重画素構造の場合、電荷蓄積ステップにおける第１の画素への電荷の蓄積は、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して選択電位を同時に供給し、次いで、ｎ＋１番目の走査信号線に対して選択電位、ｎ＋２番目の走査信号線に対して非選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
また、電荷検出ステップにおいては、第１の画素からの電荷の検出は、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して同時に選択電位を供給し、次いで、ｎ＋１番目の走査信号線に対して非選択電位、ｎ＋２番目の走査信号線に対して選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線およびｎ＋２番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
【００１３】
本発明が検査対象とする画像表示素子は、上記した構造の画素がマトリックス状に連続して形成されている。ここで、ｎ＋１番目の走査信号線とｎ＋２番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される画素を第３の画素とする。この第３の画素には、第４のスイッチング素子が接続されている。第４のスイッチング素子は、共通する表示信号線と第３の画素との間に配設され、かつそのゲート電極がｎ＋２番目の走査信号線に接続されるものとする。この画素構造を有していると、電荷検出ステップにおいて検出される電荷は、第１の画素に蓄積されていた電荷および第３の画素に蓄積されていた電荷の合計とすることができる。
【００１４】
以上では２重画素構造の画像表示素子について触れたが、本発明は３重画素構造の画像表示素子の検査を行なうこともできる。
３重画素構造の素子は、ｎ（ｎはＮ以下の正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ共通する表示信号線から表示信号が供給される第１の画素、第２の画素および第３の画素と、共通する表示信号線からの表示信号の第１の画素への供給を制御し、かつｎ＋３番目の走査信号線からの走査信号により駆動される第１のスイッチング素子と、ｎ＋１番目の走査信号線からの走査信号により駆動され、かつ第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、共通する表示信号線からの表示信号の第２の画素への供給を制御し、かつｎ＋１番目の走査信号線からの走査信号により駆動される第３のスイッチング素子と、共通する表示信号線からの表示信号の第３の画素への供給を制御し、かつｎ＋２番目の走査信号線からの走査信号により駆動される第４のスイッチング素子と、ｎ＋２番目の走査信号線からの走査信号により駆動され、かつ第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子とを備えている。
【００１５】
以上の３重画素構造の表示素子を検査対象とする場合、電荷蓄積ステップにおける第１の画素への電荷の蓄積は、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線およびｎ＋２番目またはｎ＋３番目の走査信号線に対して選択電位、ｎ＋３番目またはｎ＋２番目の走査信号線に対して非選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線に対して選択電位、ｎ＋２番目の走査信号線およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給する。一旦、ｎ＋１番目〜ｎ＋３番目の走査信号線の全てに選択電位を供給することにより、画像表示素子内の当該画素は、表示信号線からの電位の供給を受けて所定の電荷を蓄積する。その後、上記のような順番で非選択電位をｎ＋１番目〜ｎ＋３番目の走査信号線に供給することにより、各画素に接続されたスイッチング素子を順次閉じるので、各画素に蓄積された電荷の漏洩を阻止することができる。
【００１６】
電荷検出ステップにおける第１の画素からの電荷の検出は、電荷の蓄積とは異なり、以下のようにｎ＋１番目〜ｎ＋３番目の走査信号線に選択電位・非選択電位を供給する。なお、共通する表示信号線には、電荷検出ステップの間を通じて非選択電位が供給される。
はじめに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して選択電位を同時に供給する。次いで、ｎ＋１番目の走査信号線に対して非選択電位、ｎ＋２番目の走査信号線およびｎ＋３番目の走査信号線に対して選択電位を同時に供給し、次いで、ｎ＋１番目の走査信号線およびｎ＋２番目またはｎ＋３番目の走査信号線に対して非選択電位、ｎ＋３番目またはｎ＋２番目の走査信号線に対して選択電位を同時に供給し、さらに、ｎ＋１番目の走査信号線、ｎ＋２番目およびｎ＋３番目の走査信号線に対して非選択電位を同時に供給するという一連の走査過程で行われる。
【００１７】
本発明は、以上の検査方法に用いる以下の検査装置を提供する。この検査装置は、表示信号を供給する複数の表示信号線と、走査信号を供給する複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線および／またはｎ＋１番目の走査信号線からの走査信号により駆動され、かつ、共通する表示信号線からの表示信号が供給される２以上の画素と、走査信号線の走査信号による画素の駆動を制御すると共に表示信号線の表示信号の画素への供給を制御するためのスイッチング素子と、を備え、画素のうちの１つがｎ＋１番目の走査信号線からの第１の走査信号およびｎ＋ｍ（ｍは、２以上画素の数以下の整数）番目の走査信号線からの第２の走査信号に基づき駆動され、画素のうちの少なくとも他の１つがｎ＋１番目の走査信号線からの走査信号により駆動される画像表示素子を検査対象とする。本発明の検査装置は、この画像表示素子中の画素に所定の電荷を蓄積し、かつ蓄積した電荷を検査する以下の要素を含む検査装置である。
【００１８】
はじめに、本発明の検査装置は、表示信号線に電荷を蓄積するための所定の電位を供給する第１の電位供給手段を備えている。また、本発明の検査装置は、走査信号線にスイッチング素子に対する選択電位および非選択電位を所定の順番で供給する第２の電位供給手段を備えている。
この第２の電位供給手段は、電荷の蓄積時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、ｎ＋１番目の走査信号線に選択電位を、ｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。さらに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。
第２の電位供給手段は、電荷の検出時には、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に選択電位を同時に供給し、その後、ｎ＋１番目の走査信号線に非選択電位を、ｎ＋ｍ番目の走査信号線に選択電位を同時に供給する。さらに、ｎ＋１番目の走査信号線およびｎ＋ｍ番目の走査信号線に非選択電位を同時に供給する。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
図１は、本実施の形態にかかる検査方法が適用される画像表示素子としてのアレイ基板１およびアレイ検査装置１０の主要構成を示す概略図である。
本発明が適用されるアレイ基板１は、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減したところに特徴を有している。
【００２０】
図１に示すように、アレイ基板１上にはＴＦＴアレイ２が形成されている。ＴＦＴアレイ２内には、多数の表示信号線３および多数の走査信号線４がマトリックス状に配線されており、詳しくは後述するが、表示信号線３および走査信号線４の交点にＴＦＴ（図示せず）が配設される。各表示信号線３は、表示信号線電極即ち表示信号線パッド５で終端している。また、各走査信号線４は、走査信号線電極即ち走査信号線パッド６で終端している。
【００２１】
図１に示すように、アレイ検査装置１０は、テスト・プローブ１３を介して表示信号線パッド５に接続される表示信号線駆動感知回路１１と、テスト・プローブ１４を介して走査信号線パッド６に接続される走査信号線駆動回路１２と、表示信号線駆動感知回路１１および走査信号線駆動回路１２の動作を制御するコントローラ１５とを備えている。なお、表示信号線駆動感知回路１１は、前述した図２に示したアレイテスタ２０を含んでいる。
【００２２】
次に、図３に基づいて、ＴＦＴアレイ２における回路構成を説明する。なお、図３はＴＦＴアレイ２の一部についてのみ記載しており、実際のＴＦＴアレイ２には図３に示す構造の回路が連続的に形成されている。
図３において、表示信号線Ｄｍを挟んで隣接する画素ＡおよびＢについて、第１のＴＦＴＭ１、第２のＴＦＴＭ２および第３のＴＦＴＭ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴＭ１は、そのソース電極が表示信号線Ｄｍに、またそのドレイン電極が画素Ａに接続されている。また、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース電極に接続されている。ここで、ＴＦＴは３端子のスイッチング素子であり、図１に示すアレイ基板１において、表示信号線３に接続される側をソース電極と、また画素に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
【００２３】
次に、第２のＴＦＴＭ２は、そのソース／ドレイン電極が第１のＴＦＴＭ１のゲート電極に、またそのソース／ドレイン電極が走査信号線Ｇｎ＋１に接続されている。
したがって、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２を介して走査信号線Ｇｎ＋１に接続されることになる。また、第２のＴＦＴＭ２のゲート電極は走査信号線Ｇｎに接続される。したがって、隣接する２本の走査信号線ＧｎとＧｎ＋１が同時に選択電位が供給されている期間にのみ、第１のＴＦＴＭ１がＯＮになり表示信号線Ｄｍの電位が画素Ａに供給される。このことは、第２のＴＦＴＭ２が第１のＴＦＴＭ１のＯＮ・ＯＦＦを制御することを示唆している。
第３のＴＦＴＭ３は、そのソース／ドレイン電極が表示信号線Ｄｍに、またそのソース／ドレイン電極が画素Ｂに接続されている。また、第３のＴＦＴＭ３のゲート電極は走査信号線Ｇｎに接続されている。したがって、走査信号線Ｇｎに選択電位が供給されているときに、第３のＴＦＴＭ３がＯＮになり表示信号線Ｄｍの電位が画素Ｂに供給される。
なお、各画素と走査信号線との間には蓄積容量Ｃｓが配置されている。
【００２４】
次に、図４〜図７の回路図を参照しつつ、走査信号線Ｇｎ〜Ｇｎ＋２への選択電位、非選択電位の供給による画素Ａ〜画素Ｄの動作について説明する。なお、この動作は液晶表示装置としての動作である。
図４に示すように走査信号線Ｇｎと走査信号線Ｇｎ＋１の両方に選択電位が供給されてから走査信号線Ｇｎ＋１に非選択電位が供給されるまでの期間には、第１のＴＦＴＭ１〜第３のＴＦＴＭ３がＯＮされる。図４に示すように画素Ａ、画素Ｂおよび画素Ｄに、表示信号線Ｄｍから画素Ａに与えるべき電位Ｖａが書き込まれる。ここで画素Ａの電位Ｖａが決まる。なお、図４において走査信号線Ｇｎと走査信号線Ｇｎ＋１に選択電位が供給されていることを、当該線図を太線で示している。
【００２５】
走査信号線Ｇｎ＋１が非選択電位になった後に、表示信号線Ｄｍから供給される電位は画素Ｂに与えるべき電位Ｖｂに変わる。
走査信号線Ｇｎ＋１が非選択電位になった後の期間も引き続き走査信号線Ｇｎに選択電位を供給しておくことで、図５に示すように画素Ｂには電位Ｖｂが書き込まれ、画素Ｂの電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素Ａおよび画素Ｂに供給される。
走査信号線Ｇｎに非選択電位が供給された後に、表示信号線Ｄｍの電位は画素Ｃに与えるべき電位Ｖｃに変わる。
【００２６】
また、走査信号線Ｇｎが非選択電位になった後の期間に、走査信号線Ｇｎ＋１が再び選択電位になるとともに走査信号線Ｇｎ＋２が選択電位になると、図６に示すように画素Ｃ、画素Ｄおよび画素Ｆに電位Ｖｃが書き込まれる。ここで画素Ｃの電位Ｖｃが決まる。
走査信号線Ｇｎ＋２が非選択電位になった後に、表示信号線Ｄｍから供給される電位は画素Ｄに与えるべき電位Ｖｄに変わる。
走査信号線Ｇｎ＋２が非選択電位になった後の期間も引き続き走査信号線Ｇｎ＋１を選択電位にしておくことで、図７に示すように画素Ｄには電位Ｖｄが書き込まれ、画素Ｄの電位が決まる。
【００２７】
以上説明した新しい画素構造を有するアレイ基板１を検査する場合、画素からの電荷読み出し時の走査信号のタイミングは、電荷書き込み時と異なる必要があることが判った。
まず、米国特許第５５４６０１３号（日本国特許第２８１０８４４号）で言うところのインターリーブ・タイミングによる検査、すなわち、各画素へのＮ回（Ｎは走査信号線の数）の電荷書き込み動作を走査信号をスキャンすることで行い、所定の時間をおいてからそれらの画素からＮ回の電荷読み出し動作を同じ順で行なう検査に対応した方法を説明する。本実施の形態における表示信号および走査信号の供給タイミングを図８に示し、以下に動作を時間順に説明する。
【００２８】
図８は、図４に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、表示信号、走査信号の供給タイミングを示している。なお、表示信号および走査信号の供給は、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。また読み出した電荷の検知は前述のアレイテスタ２０が実行する。
はじめに、図８のＴ４のタイミングにおいて、表示信号線Ｄｍに選択電位が供給されているとともに、走査信号線Ｇｎ＋１とＧｎ＋２に同時に選択電位が供給されている。したがって、画素Ｄに付随するＴＦＴＭ６（図３）がオンになる。また、画素Ｃに付随するＴＦＴＭ４およびＴＦＴＭ５がオンになる。さらに、画素Ｆに付随するＴＦＴＭ９がオンになる。そうすると、表示信号線Ｄｍに選択電位が供給されているために、図９に示すように、画素Ｃ、ＤにはＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）の電荷量が蓄積される。なお、図９〜図１４において、選択電位が供給されている走査信号線を実線で、非選択電位が供給されている走査信号線を点線で示している。
ここで、蓄積容量Ｃｓを各画素Ａ…の蓄積容量Ｃｓの電気容量、表示信号線Ｄｍの選択電位をＶｄ、走査信号線Ｇｎ…の選択電位をＶｇＨおよび走査信号線Ｇｎ…の非選択電位をＶｇＬとする。また、各画素Ａ…の電気容量のうちＣｓ以外の寄生容量はＣｓに比べて十分に小さいものとする。
【００２９】
次に、Ｔ５のタイミングにおいては、図８および図１０に示すように、走査信号線Ｇｎ＋２に非選択電位が供給されるために、画素Ｃに付随するＴＦＴＭ４および５、ならびに画素Ｆに付随するＴＦＴＭ９がオフになる。このとき、画素Ｃに付随するＴＦＴＭ４のゲート電位がＶｇＬに確定される。電荷書き込み時には、走査信号線Ｇｎ＋２に走査信号線Ｇｎ＋１より先行して非選択電位を供給することが必要である。もし、この逆に、つまり走査信号線Ｇｎ＋１に走査信号線Ｇｎ＋２より先行して非選択電位が供給すると、画素Ｃに付随するＴＦＴＭ４のゲート電位がＶｇＨとなる。そうすると、蓄積されていた電荷がその後に漏洩してしまい、電荷の検出時に正確な値を検出できなくなる。
【００３０】
Ｔ６のタイミングにおいては、図８に示すように、走査信号線Ｇｎ＋１とＧｎ＋２がともに非選択電位となる。したがって、画素Ｄに付随するＴＦＴＭ６がオフになる。Ｔ６のタイミングにおいて各画素に蓄積されている電荷量は、画素Ｃ、ＤにＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）である。
Ｔ６の後に、走査信号線Ｇｎ＋２に選択電位が供給されるために、画素Ｆの電荷量は、図１１に示すように、従前のＣｓ（Ｖｄ−ＶｇＨ）からＣｓ（Ｖｄ−ＶｇＬ）に上書きされる。
以上が画素Ｃ、ＤおよびＦに関する電荷の書き込み、蓄積処理を示している。なお、ここでは画素Ｃ、ＤおよびＦについて説明したが、実際には、ＴＦＴアレイ２に存在する全ての画素について同様の手順による電荷の書き込みが実行されることは言うまでもない。
【００３１】
以上のように電荷を書き込んでから所定の時間だけ蓄積した後に、電荷の読み出し処理に移行する。ここでも、画素Ｃ、ＤおよびＦを対象として説明する。
Ｔ７のタイミングにおいて走査信号線ＧｎおよびＧｎ＋１に選択電位が供給され、また、Ｔ８のタイミングにおいて走査信号線Ｇｎに非選択電位が供給されるので、この間に画素Ｄの電荷は読み出される。したがって、Ｔ９のタイミングにおいて画素Ｄに蓄積されている電荷量は、図１２に示すように、Ｃｓ（ＧＮＤ−ＶｇＬ）となる。一方、画素Ｃ、Ｆについては、それが正常な画素であれば、Ｔ９のタイミングにおいてもＴ６のタイミングと蓄積されている電荷量はほぼ同じである。したがって、Ｔ９で蓄積される電荷量は、画素Ｄにおける電荷量と、画素Ｃおよび画素Ｆの電荷量の和である、Ｃｓ（ＧＮＤ−ＶｇＬ）＋Ｃｓ（Ｖｄ−ＶｇＬ）×２となる。
【００３２】
次に、Ｔ１０のタイミングでは、走査信号線Ｇｎ＋１およびＧｎ＋２に選択電位が供給されているから、画素Ｃ、ＤおよびＦの各々に付随するＴＦＴＭ４，Ｍ５，Ｍ６およびＭ９が再びオンになり、この間に各画素に蓄積される電荷量は、図１３に示すように画素Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣｓ(ＧＮＤ−ＶｇＨ)となる。
このとき検出される電荷量は、（Ｔ９での電荷量−Ｔ１０での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。なお、Ｃｘは走査信号線と表示信号線との交差部１つあたりの電気容量とする。
ここで、（Ｔ９での電荷量−Ｔ１０での電荷量）は、下記式により求められる。

したがって、Ｔ１０のタイミングで検出される電荷量Ｑ₁₀は、
Ｑ₁₀＝２ＣｓＶｄ＋Ｃｓ（ＶｇＨ−ＶｇＬ）＋２Ｃｘ（ＶｇＨ−ＶｇＬ）
となる。
【００３３】
図８のＴ１１のタイミングでは、走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、図１４に示すように、画素Ｃおよび画素Ｄに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＬ）で変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ１１で検出される電荷量Ｑ₁₁は、以下のとおりである。

【００３４】
本実施の形態において、Ｔ１１のタイミングにおいて、電荷の書き込み時と違い、走査信号線Ｇｎ＋１を走査信号線Ｇｎ＋２よりも先に非選択電位に落とすことが重要である。つまり、電荷の書き込み時は、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選択電位とした後、まずＧｎ＋２を非選択電位とし、次いで走査信号線Ｇｎ＋１を非選択電位としていた。ところが、電荷の読み出し時において、電荷の書き込み時と同様の順序で走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２を選択電位とした後、まず走査信号線Ｇｎ＋２を非選択電位とし、次いで走査信号線Ｇｎ＋１を非選択電位とすると、電荷の読み出しを行うことができない。
【００３５】
次に、図８のＴ１２のタイミングにおいて、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ１２のタイミングで検出される電荷量Ｑ₁₂は、以下のとおりである。

結果として、Ｔ１０〜１２の間に、画素Ｃ、Ｆの電荷量の和である２ＣｓＶｄが検出されることになる。なお、ＣｓＶｄは、画素Ｃ、Ｆが正常な場合の値であって、検出される電荷量がＣｓＶｄでないときは、画素Ｃ、Ｄ、Ｆのいずれかに欠陥があることを示唆している。
【００３６】
なお、以上の結果は、次の考え方によっても導出される。
Ｔ１０〜１２の間に検出される電荷量Ｑｃｆは（Ｔ９で画素に蓄積されている電荷量）−（Ｔ１２で画素に蓄積されている電荷量）である。したがって、

となる。
【００３７】
以上説明したように、図３のような画素構造のアレイ基板１の検査においても、走査信号を図８に示したようなタイミングで検査対象のＴＦＴアレイ２に与えることで、アレイ全体に配列された画素から、それぞれに蓄えられた電荷量を毎回２画素ずつ同時に読み出すことができる。
【００３８】
次に、以上説明した方法で、電荷量が正常でないと判断、つまりＱ₁₂として２ＣｓＶｄと異なる値が検出された場合に、どの画素が欠陥画素であるかを特定する手法について説明する。
走査信号線Ｇｎ＋１、Ｇｎ＋２に選択電位を与えたときの測定に際して、画素Ｃ、Ｄ、Ｆがその動作に関与してくる。
それらが全て正常な画素であれば画素Ｃ、Ｆの２画素分の電荷量が読み出されるが、これらの３画素のいずれかが正常でない場合は、読み出される電荷量が何であるか不明確であるため、欠陥画素を特定するための工夫が必要となる。
【００３９】
欠陥画素を含む画素群から欠陥画素を特定する方法の例を、次に図１５に基づいて説明する。
第１の実施の形態において、走査信号線Ｇｎ＋１、Ｇｎ＋２に選択電位を与えたときの測定に際して、読み出された電荷量が正常でない（２ＣｓＶｄでない）と判断された場合には、画素Ｃ、ＤおよびＦのいずれかに欠陥がある。そこで、まず、走査信号線Ｇｎ＋２に選択電位を与えて画素Ｆに電荷を蓄積し、所定時間後にその電荷を検出する（図１５Ｓ１０１）。検出された電荷がＣｓＶｄに一致しなければ（図１５Ｓ１０３）、画素Ｆに欠陥があるものと判断する（図１５Ｓ１１１）。検出された電荷がＣｓＶｄに一致すれば（図１５Ｓ１０３）、画素Ｆは正常と判断する。次いで、走査信号線Ｇｎ＋１に選択電位を供給して画素Ｄに電荷を蓄積するとともに、所定時間後に蓄積された電荷を検出する（図１５Ｓ１０５）。検出された電荷がＣｓＶｄに一致しなければ（図１５Ｓ１０７）、画素Ｄに欠陥があるものと判断する（図１５Ｓ１１３）。検出された電荷がＣｓＶｄに一致すれば（図１５Ｓ１０７）、画素Ｄを正常と判断する。そうすると、残る画素Ｃに欠陥があるものと判断する（図１５Ｓ１０９）。画素ＦやＤに欠陥があると判断される場合も、画素Ｃが正常であるとは限らないので、読み出される電荷量などから判断する必要がある（図１５Ｓ１１５）。
【００４０】
（第２の実施の形態）
第１の実施の形態では、ＴＦＴアレイ２全体の高速な検査に適したインターリーブ・タイミングによる検査に対応した、図３に示す画素構造を持つアレイ基板１に対する新しい走査信号タイミングの動作を説明した。本発明は、ＴＦＴアレイ２全体の検査のみならず、ＴＦＴアレイ２内の特定の画素群の選択的な検査に対応することも可能である。そこで第２の実施の形態では、この特定の画素群の選択的な検査を実施する例について説明する。
図１６は、図３に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、データ信号、走査信号の供給タイミングを示している。なお、電荷の書き込みおよび読み出しは、第１の実施の形態と同様に、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。
【００４１】
はじめに、Ｔ２１のタイミングにおいて、表示信号線Ｄｍが選択電位になっているとともに、走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位となっている。したがって、画素Ｃに付随するＴＦＴＭ４およびＭ５がオンになる。また、画素Ｄに付随するＴＦＴＭ６がオンになる。さらに、画素Ｆに付随するＴＦＴＭ９がオンになる。そうすると、表示信号線Ｄｍに選択電位が供給されているために、画素Ｃ、ＤにはＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）の電荷量が蓄積される。ここで、Ｃｓ、Ｖｄ、ＶｇＨ、ＶｇＬは第１の実施の形態と同様に定義され、また各画素Ａ…の電気容量のうちＣｓ以外の寄生容量がＣｓに比べて十分に小さいという前提も第１の実施の形態と同様とする。
【００４２】
次に、Ｔ２２のタイミングにおいては、図１６に示すように、走査信号線Ｇｎ＋２が非選択電位となるために、画素Ｃに付随するＴＦＴＭ４および画素Ｆに付随するＴＦＴＭ９がオフになる。このとき画素Ｃに付随するＴＦＴＭ４のゲート電位がＶｇＬに確定する。電荷書込み時には、走査信号線Ｇｎ＋２を走査信号線Ｇｎ＋１に先行して非選択電位にすることが必要である。
【００４３】
次に、Ｔ２３のタイミングにおいては、図１６に示すように、走査信号線Ｇｎ＋１とＧｎ＋２がともに非選択電位となる。したがって、画素Ｃに付随するＴＦＴＭ６がオフになる。Ｔ２３のタイミングにおいて各画素に蓄積されている電荷量は、画素Ｃ、ＤにＣｓ（Ｖｄ−ＶｇＬ）、画素ＦにＣｓ（Ｖｄ−ＶｇＨ）である。
しかし、このときの画素Ｆの電位に注目すると、Ｖｄ−（ＶｇＨ−ＶｇＬ）程度になっており、この電位はそのときの走査信号線Ｇｎ＋２の電位ＶｇＬよりも十分に低いため、画素Ｆに付随するＴＦＴＭ９には電流が流れ、画素Ｆの電荷量は漏れ出してしまう。
そして、画素電位はＶｇＬ−Ｖｔｈ程度に収束する。
これは、画素の保持する電荷量としては、Ｃｓ（（ＶｇＬ−Ｖｔｈ）−ＶｇＬ）＝−ＣｓＶｔｈとなることを示している。ここで、ＶｔｈはＴＦＴのしきい電位である。
【００４４】
以上の電荷を所定の時間保持した後に、Ｔ２４以降の電荷読み出し処理に移行する。ここでも、画素Ｃ、ＤおよびＦを対象として説明する。
Ｔ２４のタイミングにおいて、走査信号線Ｇｎ＋１およびＧｎ＋２が選択電位となり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴＭ４〜６，９が再びオンになる。
この間、各画素に蓄積される電荷量は、画素Ｃ、ＤがＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦがＣｓ（ＧＮＤ−ＶｇＨ）となる。
このとき検出される電荷量はＱ₂₄は、（Ｔ２４直前の電荷量−Ｔ２４での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。ここで、Ｃｘは走査信号線と表示信号線との交差部１つあたりの電荷容量である。結局、Ｑ₂₄は、以下のとおりとなる。

【００４５】
図１６のＴ２５のタイミングでは、走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、画素Ｃおよび画素Ｄに蓄積される電荷量は変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部における電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ２５で検出される電荷量Ｑ₂₅は、以下のとおりである。

【００４６】
次に、Ｔ２６のタイミングにおいて、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部における電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ２６のタイミングで検出される電荷量Ｑ₂₆は、以下のとおりである。

結果として、Ｔ２４〜２６の間に、２ＣｓＶｄ＋Ｃｓ（ＶｇＬ−Ｖｔｈ）の電荷量が検出されることになる。
【００４７】
以上の結果は、次の考え方によっても導出される。
Ｔ２４〜２６の間に検出される電荷量Ｑｃｄ* は（Ｔ２４直前に画素に蓄積されている電荷量）−（Ｔ２６で画素に蓄積されている電荷量）である。したがって、

となる。
【００４８】
さて、以上のようにして読み出された電荷量は、画素Ｃ、Ｄに蓄えられた電荷量の和よりも小さい値になっている。
本実施の形態では、この電荷測定のベースラインをＶｄ＝０とすることで、正しく画素Ｃ、Ｄの２画素分の電荷量を測定することが可能となる。すなわち、（電荷書き込み時の表示信号線電位Ｖｄのときの検出電荷量）−（電荷書き込み時の表示信号線電位０Ｖのときの検出電荷量）を測定値とすることで、画素Ｃ、Ｄの２画素の電荷量の和を測定することができる。
【００４９】
（第３の実施の形態）
第２の実施の形態では、特定の画素群の選択的な検査に対応する走査信号タイミングの動作の一例を説明した。この第３の実施の形態では、特定の画素群の選択的な検査に対応する走査信号タイミングの他の例を説明する。
図１７は、図３に示すＴＦＴアレイ２のなかで、画素Ｃ、ＤおよびＦを対象として電荷の書き込みおよび電荷の読み出しを行う場合の、データ信号、走査信号の供給タイミングを示している。なお、電荷の書き込みおよび読み出しは、第１の実施の形態と同様に、コントローラ１５の指示により表示信号線駆動感知回路１１および走査信号線駆動回路１２が実行する。
図１７において、Ｔ３１〜Ｔ３３までの動作、処理は、第２の実施の形態Ｔ２１〜Ｔ２３と同様である。そこで、ここではＴ３４以降の処理について説明する。
【００５０】
第２の実施の形態で述べたように、画素Ｆの電荷量が漏れ出してしまう。そこで、第３の実施の形態では、図１７に示すように、Ｔ３３の後、Ｔ３４のタイミングで走査信号線Ｇｎ＋２に再度選択電位を与える。そうすると、画素Ｆに付随するＴＦＴＭ９が再びオンになる。このとき、画素Ｆには、画素Ｃ、Ｄに蓄えられている電荷量Ｃｓ（Ｖｄ−ＶｇＬ）と同じ電荷量が蓄えられる。
【００５１】
以上の電荷を所定の時間保持した後に、図１７に示すように、Ｔ３６以降の電荷読み出し処理に移行する。
Ｔ３６のタイミングにおいて、図１７に示すように、走査信号線Ｇｎ＋１およびＧｎ＋２が選択電位となり、画素Ｃ、Ｄ、Ｆに付随するＴＦＴＭ４〜６，９が再びオンになる。この間、各画素に蓄積される電荷量は、画素Ｃ、ＤにＣｓ（ＧＮＤ−ＶｇＬ）、画素ＦにＣｓ（ＧＮＤ−ＶｇＨ）である。
このとき検出される電荷量Ｑ₃₆は、（Ｔ５での電荷量−Ｔ６での電荷量）＋Ｃｘ（ＶｇＨ−ＶｇＬ）×２となる。ここにＣｘは走査信号線と表示信号線との交差部１つあたりの電気容量である。結局、Ｑ₃₆は、以下のとおりとなる。

【００５２】
図１７に示すように、Ｔ３７のタイミングで走査信号線Ｇｎ＋１を非選択電位に落とす。そうすると、画素Ｃおよび画素Ｄに蓄積される電荷量は変わらないが、画素Ｆに蓄積される電荷量は、Ｃｓ（ＧＮＤ−ＶｇＨ）からＣｓ（ＧＮＤ−ＶｇＬ）に変動する。また、走査信号線Ｇｎ＋１と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ３７で検出される電荷量Ｑ₃₇は、以下のとおりとなる。

【００５３】
次に、図１７に示すように、Ｔ３８のタイミングでは、走査信号線Ｇｎ＋２を非選択電位に落とす。そうすると、走査信号線Ｇｎ＋２と表示信号線Ｄｍとの交差部に蓄えられている電荷量が、Ｃｘ（ＶｇＨ−ＶｇＬ）だけ変動する。したがって、Ｔ３８のタイミングで検出される電荷量Ｑ₃₈は、以下のとおりである。

結果として、Ｔ３６〜Ｔ３８の間に、電荷量３ＣｓＶｄが検出されることになる。この電荷量は、画素Ｃ、ＤおよびＦの３画素分の値である。
【００５４】
以上の結果は、次の考え方によっても導出される。
Ｔ３６〜３８の間に画素Ｃ、ＤおよびＦについて検出される電荷量Ｑｃｄｆは、（Ｔ５で画素に蓄積されている電荷量）−（Ｔ８で画素に蓄積されている電荷量）である。したがって、

となる。
なお、以上では画素Ｃ、ＤおよびＦの３画素分について電荷量を検出したが、表示信号線Ｄｍの電位を、Ｔ３４の前に非選択電位０Ｖ（ＧＮＤ）に落としておくことで、Ｔ３６〜３８の間に検出される電荷量を、画素Ｃ、Ｄの和である２ＣｓＶｄとすることもできる。
【００５５】
（第４の実施の形態）
第１〜第３の実施の形態では、図３に示す画素構造、つまり２つの画素に１つの共通する表示信号線Ｄｍから表示信号を供給するＴＦＴアレイ２の検査について説明した。
第４の実施の形態では、図１８に示す画素構造、つまり３つの画素に１つの共通する表示信号線Ｄｍから表示信号を供給するＴＦＴアレイの検査について、アレイ全体の高速な検査に適した従来のインターリーブ・タイミングによる検査に対応した、新規な走査信号タイミングの動作を時間順に説明する。
【００５６】
ＴＦＴアレイの検査についての説明に入る前に、図１８に示した画素構造を有するＴＦＴアレイ４０について説明する。なお、図１８はＴＦＴアレイ４０の一部についてのみ記載しており、実際のＴＦＴアレイ４０には図１８に示す構造の回路が連続的に形成されている。
図１８に示すように、ＴＦＴアレイ４０においては、表示信号線Ｄｍを画素Ａ（画素Ｄ、…）、画素Ｂ（画素Ｅ、…）および画素Ｃ（画素Ｆ、…）の３つの画素が共有している。そして、画素電極Ａには、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋３の両者が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。また、画素電極Ｂには、走査信号線Ｇｎ＋１および走査信号線Ｇｎ＋２が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。また、画素電極Ｃには、走査信号線Ｇｎ＋１が選択電位となったときに、表示信号線Ｄｍのデータ電位が書き込まれる。
【００５７】
以上のような動作を行うために、ＴＦＴアレイ４０ではスイッチング素子としての第１のＴＦＴＭ２１〜第５のＴＦＴＭ２５の配置を以下に説明するように設定している。
すなわち、図１８に示すように、第１のＴＦＴＭ２１は、その一方のソース／ドレイン電極が画素電極Ａに、また他方のソース／ドレイン電極が表示信号線Ｄｍに接続される。また、第１のＴＦＴＭ２１のゲート電極は第２のＴＦＴＭ２２のソース／ドレイン電極に接続されている。
第２のＴＦＴＭ２２は、その一方のソース／ドレイン電極が走査信号線Ｇｎ＋３に、またその他方のソース／ドレイン電極が第１のＴＦＴＭ２１のゲート電極に接続されている。したがって、第１のＴＦＴＭ２１のゲート電極は第２のＴＦＴＭ２２を介して走査信号線Ｇｎ＋３に接続されることになる。また、第２のＴＦＴＭ２２のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、２本の走査信号線Ｇｎ＋１とＧｎ＋３が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ２１がＯＮになり表示信号線Ｄｍの電位が画素電極Ａに書き込まれる。
第３のＴＦＴＭ２３は、その一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｃに接続されている。また、第３のＴＦＴＭ２３のゲート電極は走査信号線Ｇｎ＋１に接続されている。
第４のＴＦＴＭ２４は、その一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂに接続されている。また、第４のＴＦＴＭ２４のゲート電極は第５のＴＦＴＭ２５のソース／ドレイン電極に接続されている。
また、第５のＴＦＴＭ２５は、その一方のソース／ドレイン電極が走査信号線Ｇｎ＋２に、また他方のソース／ドレイン電極が第４のＴＦＴＭ２４のゲート電極に接続されている。したがって、第４のＴＦＴＭ２４のゲート電極は第５のＴＦＴＭ２５を介して走査信号線Ｇｎ＋２に接続されることになる。また、第５のＴＦＴＭ２５のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第４のＴＦＴＭ２４がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂに供給される。
以上では、画素Ａ、ＢおよびＣについて第１〜第５のＴＦＴＭ２１〜Ｍ２５について説明したが、画素Ｄ、ＥおよびＦについても同様に第１〜第５のＴＦＴＭ３１〜Ｍ３５が、また、画素ａ、ｂおよびｃについても同様に第１〜第５のＴＦＴＭ４１〜Ｍ４５が接続されている。
【００５８】
以上のＴＦＴアレイ４０について検査を行う場合、まず、電荷の書き込みを行い、所定時間経過後に電荷の読み出しを行う。図１９は、電荷の書き込みを行う際の走査信号線の選択・非選択のタイミングを示している。
図１９において、Ｔ４１〜Ｔ４４の期間に、画素Ａ、ＢおよびＣに検査用の電荷を書き込む。また、Ｔ４５〜Ｔ４８の期間に画素Ｄ、ＥおよびＦに検査用の電荷を書きこむ。以下、この書き込みの処理の具体的な内容を説明する。
はじめに、画素Ａ、ＢおよびＣへの電荷の書き込み処理を説明する。
Ｔ４１においては、走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３が選択電位となっている。
したがって、画素Ａに付随する第１のＴＦＴＭ２１および第２のＴＦＴＭ２２、画素Ｂに付随する第４のＴＦＴＭ２４および第５のＴＦＴＭ２５、画素Ｃに付随する第３のＴＦＴＭ２３がオンになる。したがって、図２１に示すように、画素Ａ、ＢおよびＣには、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。
また、画素Ｅに付随する第４のＴＦＴＭ３４および第５のＴＦＴＭ３５、画素Ｆに付随する第３のＴＦＴＭ３３、画素ｃに付随する第３のＴＦＴＭ４３がオンになる。したがって、図２１に示すように、画素Ｅ、Ｆおよびｃには、各々、Ｃｓ（Ｖｄ−ＶｇＨ）の電荷が蓄積される。なお、Ｖｄ、ＶｇＨおよびＶｇＬは、第１の実施の形態と同様に定義される。
【００５９】
次に、図１９および図２２に示すように、Ｔ４２では走査信号線Ｇｎ＋３を非選択電位に落とす。そうすると、画素Ａに付随する第１のＴＦＴＭ２１がオフになり、そのゲート電位はＶｇＬに確定される。各画素に蓄積される電荷量は、図２２に示すとおり、Ｔ４１の状態を維持する。
図１９および図２３に示すように、Ｔ４３では走査信号線Ｇｎ＋２も非選択電位に落とす。そうすると、画素Ｂに付随する第４のＴＦＴＭ２４がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２３に示すとおり、Ｔ４１の状態を維持する。
さらに、図１９および図２４に示すように、Ｔ４４では走査信号線Ｇｎも非選択電位に落とす。そうすると、画素Ｃに付随する第３のＴＦＴＭ２３がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２４に示すとおり、Ｔ４１の状態を維持する。
【００６０】
以上の一連の処理により画素Ａ、ＢおよびＣに検査用の電荷が書き込まれた。次に画素Ｄ、ＥおよびＦに対する電荷の書き込み処理について説明する。
図１９および図２５に示すように、Ｔ４５のタイミングでは、走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧｎ＋４が選択電位となる。
走査信号線Ｇｎ＋２、Ｇｎ＋３およびＧｎ＋４が選択電位となるので、画素Ｄに付随する第１のＴＦＴＭ３１および第２のＴＦＴＭ３２、画素Ｅに付随する第４のＴＦＴＭ３４および第５のＴＦＴＭ３５、画素Ｆに付随する第３のＴＦＴＭ３３がオンになる。したがって、図２５に示すように、画素Ｄ、ＥおよびＦには、各々、Ｃｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。また、画素ｂ、ｃおよびｆには、各々、Ｃｓ（Ｖｄ−ＶｇＨ）の電荷が蓄積される。
【００６１】
図１９および図２６に示すように、Ｔ４６のタイミングでは走査信号線Ｇｎ＋４を非選択電位に落とす。そうすると、画素Ｄに付随する第１のＴＦＴＭ３１がオフになり、そのゲート電位はＶｇＬに確定される。各画素に蓄積される電荷量は、図２６に示すとおり、Ｔ４５の状態を維持する。
図１９および図２７に示すように、Ｔ４７では走査信号線Ｇｎ＋３も非選択電位に落とす。そうすると、画素Ｅに付随する第４のＴＦＴＭ３４がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２７に示すとおり、Ｔ４５の状態を維持する。
さらに、図１９および図２８に示すように、Ｔ４８では走査信号線Ｇｎ＋２も非選択電位に落とす。そうすると、画素Ｆに付随する第３のＴＦＴＭ３３がオフになり、そのゲート電位はＶｇＬに確定する。各画素に蓄積される電荷量は、図２８に示すとおり、Ｔ４５の状態を維持する。
以上の一連の処理により、画素Ｄ、ＥおよびＦにＣｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積される。結局、Ｔ４８の時点では、図２８に示すように、画素Ａ〜Ｆの各々にＣｓ（Ｖｄ−ＶｇＬ）の電荷が蓄積されることになる。
【００６２】
次に、画素からの電荷読み出し時の動作を、図２０に示すタイミング・チャートおよび図２９に基づいて説明する。
図２０のＴ５１、つまり走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋３に選択電位を与えた際に、選択される画素は、図２９において実線で囲まれる画素Ａ、Ｂ、Ｃ、Ｅ、Ｆおよびｃである。ところが、画素Ｂ、ＣおよびＦについては、図２９において点線で示される前段または一点鎖線で示される前々段の選択時に、電荷が読み出されている。したがって、Ｔ５１の際に読み出される電荷量は、画素Ａ、Ｅおよびｃの３画素分である。
このとき、Ｔ５１〜Ｔ５４の間に検出される電荷量ＱＡＥｃは、第１の実施の形態でも示したように、（Ｔ５１直前に画素（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、ｃ）に蓄積されている電荷量）−（Ｔ５４で画素（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、ｃ）に蓄積されている電荷量）である。
したがって、

となる。
以上説明したように、図１８に示す画素構造のアレイの検査においても、走査信号を図１９、図２０に示したようなタイミングで検査対象のアレイに与えることで、アレイ全体に配列された画素から、それぞれに蓄えられた電荷量を毎回３画素ずつ同時に読み出してゆくことで、高速で正しい検査が実現できる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、多重画素構造のアレイ基板の検査を適切に、さらには迅速に行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるアレイ検査方法が適用されるアレイ基板およびアレイ検査装置の主要構成を示す図である。
【図２】第１の実施の形態に用いるアレイテスタの構成を示す図である。
【図３】第１の実施の形態における表示素子の回路構成を示す図である。
【図４】第１の実施の形態における表示素子の動作を説明するための図である。
【図５】第１の実施の形態における表示素子の動作を説明するための図であって、図４の次の状態を示す図である。
【図６】第１の実施の形態における表示素子の動作を説明するための図であって、図５の次の状態を示す図である。
【図７】第１の実施の形態における表示素子の動作を説明するための図であって、図６の次の状態を示す図である。
【図８】第１の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図９】図８のＴ４のタイミングにおける電荷の書き込み状況を示す図である。
【図１０】図８のＴ５のタイミングにおける電荷の書き込み状況を示す図である。
【図１１】図８のＴ６後のタイミングにおける電荷の書き込み状況を示す図である。
【図１２】図８のＴ９のタイミングにおける電荷の書き込み状況を示す図である。
【図１３】図８のＴ１０のタイミングにおける電荷の書き込み状況を示す図である。
【図１４】図８のＴ１１のタイミングにおける電荷の書き込み状況を示す図である。
【図１５】第１の実施の形態において、欠陥画素を含む画素群から欠陥画素を特定する手順を示すフローチャートである。
【図１６】第２の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図１７】第３の実施の形態における、表示信号線、走査信号線への選択・非選択電位の供給タイミングを示す図である。
【図１８】第４の実施の形態における表示素子の回路構成を示す図である。
【図１９】第４の実施の形態において、電荷の書き込みを行なう際の走査信号線の選択・非選択のタイミングを示している。
【図２０】第４の実施の形態において、電荷の読み出しを行う際の走査信号線の選択・非選択のタイミングを示している。
【図２１】図１９のＴ４１のタイミングにおける電荷の書き込み状況を示す図である。
【図２２】図１９のＴ４２のタイミングにおける電荷の書き込み状況を示す図である。
【図２３】図１９のＴ４３のタイミングにおける電荷の書き込み状況を示す図である。
【図２４】図１９のＴ４４のタイミングにおける電荷の書き込み状況を示す図である。
【図２５】図１９のＴ４５のタイミングにおける電荷の書き込み状況を示す図である。
【図２６】図１９のＴ４６のタイミングにおける電荷の書き込み状況を示す図である。
【図２７】図１９のＴ４７のタイミングにおける電荷の書き込み状況を示す図である。
【図２８】図１９のＴ４８のタイミングにおける電荷の書き込み状況を示す図である。
【図２９】第４の実施の形態において、電荷が読み出される画素を示す図である。
【符号の説明】
１…アレイ基板、２，４０…ＴＦＴアレイ、３…表示信号線、４…走査信号線、５…表示信号線パッド、６…走査信号線パッド、１０…アレイ検査装置、１１…表示信号線駆動感知回路、１２…走査信号線駆動回路、１３…テスト・プローブ、１４…テスト・プローブ、１５…コントローラ、Ｄｍ、Ｄｍ＋１…表示信号線、Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４…走査信号線、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，ａ，ｂ，ｃ…画素、Ｍ１，Ｍ２，Ｍ３…ＴＦＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device in which active elements are arranged in a matrix, and more particularly to an array inspection method used in a liquid crystal display device.
[0002]
[Prior art]
US Pat. No. 5,179,345 (Japanese Patent No. 2620405) shows a method for inspecting a TFT array used in a thin film transistor (TFT) liquid crystal display (LCD).
In a conventional TFT-LCD, an image display element in which scanning signal lines and display signal lines are arranged in a matrix and a pixel having an electric capacity connected to a TFT as a switching element is arranged at the intersection. A TFT array is used.
The TFT connected to each pixel is controlled to be turned on / off by a scanning signal including a selection potential or a non-selection potential applied to the scanning signal line.
At this time, in the conventional TFT array, all the TFTs connected to one scanning signal line are controlled at the same time. When a selection potential is applied to the scanning signal line, each pixel is supplied with a pixel from another display signal line. Charge is written to the electric capacity of the.
At the time of array inspection, after the charge is written to the pixel, the display signal line is connected to the integrator after a predetermined time, and then the selected potential is applied to the scanning signal line again to read the charge stored in the pixel. The quality of the pixel is determined based on the read charge amount.
As disclosed in US Pat. No. 5,546,014 (Japanese Patent No. 2810844), the scanning signal at the time of charge reading may be scanned in the same manner as at the time of charge writing.
[0003]
Here, an array inspection method (operation of the array tester 20) will be briefly described with reference to FIG.
At the time of inspection, a probe is connected to each display signal line provided on the array substrate. The inspection is performed by the following procedures (1) to (9), and the quality of the pixel is determined by detecting the amount of charge stored in the electric capacity of the pixel.
(1) The reset switch 21 is connected and the integrator 22 is reset. Charge the capacitor C.
(2) The switch 23 is connected to the potential Vd, and the potential Vd is applied to the display signal line ahead of the probe 24.
(3) When the selection potential VgH is applied to the scanning signal line, the potential Vd is charged in the storage capacitor of the pixel.
(4) A non-selection potential VgL is applied to the scanning signal line.
(5) Connect the switch 23 to the integrator 22. Then, the potential of the display signal line becomes the GND (ground) level.
(6) Open the reset switch 21.
(7) The selection potential VgH is applied again to the scanning signal line, and the charge stored in the storage capacitor of the pixel moves to the capacitor C of the integrator 22. Along with this, the output potential of the integrator 22 decreases.
(8) The non-selection potential VgL is applied to the scanning signal line again.
(9) After a predetermined time, the output potential of the integral value is sampled and held, and converted into a digital value by the AD converter 25.
[0004]
[Problems to be solved by the invention]
Incidentally, a new pixel structure has been proposed in order to cope with recent high definition. In this pixel structure, charges are applied to the pixels in a time-sharing manner from the same display signal line by selection logic based on selection signals simultaneously applied to a plurality of scanning signal lines. This pixel structure is called a multiple pixel structure.
In the conventional array inspection method, such a multi-pixel structure is not considered at all.
In the new multiple pixel structure, if the charge writing to and reading from the pixels at the time of the array inspection are made the same signal input as the scanning signal in the final TFT-LCD product, the inspection cannot be performed correctly. For this reason, it is strongly desired that a multi-pixel structure can be inspected in the same way as the inspection method of the aforementioned US patent.
An object of the present invention is to provide an appropriate inspection method for an image display element having a multiple pixel structure.
[0005]
[Means for Solving the Problems]
An image display element having a multi-pixel structure targeted by the present invention includes a plurality of display signal lines for supplying a display signal, a plurality of scanning signal lines for supplying a scanning signal, and an nth (n is a positive integer) scan. Signal line And / or n + 1th scanning signal line Driven by the scanning signal from And common display signal lines 2 or more supplied with display signal from Pixels of For controlling the driving of the pixel by the scanning signal of the scanning signal line and for controlling the supply of the display signal of the display signal line to the pixel A switching element, and one of the pixels includes a first scanning signal from the (n + 1) th scanning signal line and n + m (m is 2 or more). Less than the number of pixels It is driven based on the second scanning signal from the (integer) th scanning signal line, and at least the other one of the pixels is driven by the scanning signal from the (n + 1) th scanning signal line. It is a basic element of the inspection method of the present invention to perform charge accumulation and detection of the accumulated charge on the image display element.
This inspection of the image display element is performed by accumulating charges in the pixel, detecting the charge accumulated in the pixel after a predetermined time has elapsed, and determining whether the pixel is good or bad based on the detected charge amount.
[0006]
In the inspection method of the present invention, in the charge accumulation process, first, while supplying the selection potential to the common display signal line, the selection potential is applied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. Supply at the same time. Thereafter, supply of the selection potential to the (n + 1) th scanning signal line is maintained, but a non-selection potential is supplied to the (n + m) th scanning signal line. The selection potential is supplied to the (n + 1) th scanning signal line and the non-selection potential is supplied to the (n + m) th scanning signal line at the same time. As will be described later in an embodiment, by supplying a non-selection potential to the (n + m) th scanning signal line before the (n + 1) th scanning signal line, leakage of charges accumulated in the pixel can be prevented. it can. This is because if there is a charge leakage, the correct charge amount cannot be detected when the charge is detected. Next, a non-selection potential is supplied simultaneously to both the (n + 1) th scanning signal line and the (n + m) th scanning signal line.
[0007]
The charge is detected after a predetermined time after the above charge accumulation. In the detection of electric charges, first, a selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. Thereafter, a non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line, and a selection potential is simultaneously supplied to the (n + m) th scanning signal line. Next, a non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. At the time of charge detection, a selection potential is supplied to both the (n + 1) th scanning signal line and the (n + m) th scanning signal line, and then a non-selection potential is supplied to the (n + 1) th scanning signal line which is the scanning signal line on the preceding stage. Thus, there is a difference from the charge accumulation. As will be described in the embodiments described later, in order to detect charges appropriately, it is necessary to supply the selection potential and the non-selection potential to the scanning signal lines in this order.
[0008]
In the above description, only the (n + 1) th scanning signal line and the (n + m) th scanning signal line have been described. However, the present invention applies a selection potential and a non-selection potential in the same order for all of the plurality of scanning signal lines existing in the image display element. Can be supplied. At this time, potential supply for storing charges is sequentially performed on the plurality of display signal lines in the order of the scanning signal lines, and after a predetermined time has elapsed, the detection of charges is sequentially performed on the plurality of display signal lines. Thus, it is possible to quickly perform the inspection on the entire image display element.
In the present invention, charge can be detected for each predetermined pixel or pixel group in the image display element. Then, by comparing the detected charge amount with the normal charge amount for the predetermined pixel or pixel group that is the detection target, the presence or absence of a defect in the predetermined pixel or pixel group that is the detection target is specified. It becomes possible. The normal charge amount may be an average value of the charge amount stored in each pixel read from the same display signal line.
[0009]
In the method for inspecting an image display element of the present invention, after a first selection potential is supplied to the display signal line to accumulate and detect charges, the second selection potential is supplied to the display signal line to charge. Accumulation and charge detection. An inspection result can be obtained based on the detection result obtained by supplying the first selection potential and the detection result obtained by supplying the second selection potential. At this time, one of the first selection potential and the second selection potential can be set to 0 V (volt), and the other can be set to a potential other than 0 V.
In the image display element inspection method of the present invention, after the non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line, the non-selection potential is applied to the (n + 1) th scanning signal line. The selection potential can be simultaneously supplied to the scanning signal lines.
[0010]
As described above, the order of supply of the selection potential and the non-selection potential to the scanning signal line is specified in order to hold the charge once accumulated in the pixel without leaking in the period until the detection of the charge. . The present invention proposes an inspection method based on this viewpoint. In this inspection method, a plurality of display signal lines for supplying display signals and a plurality of scanning signal lines for supplying scanning signals are arranged in a matrix. To form an image display element. Common display signal line 2 or more driven by a scanning signal from a scanning signal line For each of the pixels Using the scanning signal of the scanning signal line The image display element that supplies the display signal of the display signal line in a time-sharing manner by the on / off control of the switching element is an inspection target.
In this inspection method, a predetermined potential for charge accumulation is supplied to the display signal line, and a predetermined potential and a non-selection potential for the switching element are supplied to the scanning signal line in a predetermined order, whereby a predetermined charge is supplied to the pixel. A charge accumulation step for accumulating, and a charge detection step for detecting the charge accumulated in the pixel by supplying a selection potential and a non-selection potential for the switching element to the scanning signal line after a predetermined time has elapsed since the accumulation of the charge. is there.
In the charge accumulation step, the non-selection potential is preceded by the scanning signal line to which the selection potential among the plurality of scanning signal lines is supplied before the other scanning signal lines positioned on the preceding stage in the scanning direction of the plurality of scanning signal lines. Is supplied. The supply of the non-selection potential to the scanning signal line in the charge detection step is performed in the reverse order to the order in which the non-selection potential is supplied in the charge accumulation step.
Thus, in the charge accumulation step, it is one of the features of the present invention that a predetermined order is set so as to prevent leakage of predetermined charges from the pixels.
This feature is realized by setting the potential of the switching element to a non-selection potential between the accumulation of a predetermined charge and the detection of the charge. By doing so, leakage of a predetermined charge from the pixel is prevented. On the contrary, if there is a period in which the potential of the switching element is set to the selection potential, the charge accumulated in that period leaks.
[0011]
In the first aspect of the present invention, a display signal is supplied from a common display signal line that is disposed between the nth (n is a positive integer less than or equal to N) scanning signal line and the (n + 1) th scanning signal line. And a second switching element, a first switching element provided between a common display signal line and the first pixel, and having a gate electrode for controlling supply of a display signal, and its gate An electrode is connected to the n-th scanning signal line, and between the gate electrode of the first switching element and the (n + 1) -th scanning signal line located at a later stage in the scanning direction than the n-th scanning signal line. An image display element comprising: a second switching element disposed; and a third switching element connected to a predetermined display signal line and controlling the supply of the display signal to the second pixel is inspected. Can be targeted. This image display element is sometimes referred to as a double pixel structure because the display signal is supplied in a time division manner from one display signal line in which two pixels are common.
[0012]
In the case of the double pixel structure, the charge is accumulated in the first pixel in the charge accumulation step by simultaneously supplying a selection potential to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line, and then the (n + 1) th scanning signal line. A selection potential is simultaneously supplied to the scanning signal line and a non-selection potential is simultaneously supplied to the n + 2th scanning signal line, and a non-selection potential is simultaneously supplied to the n + 1th scanning signal line and the n + 2th scanning signal line. This is performed in a series of scanning processes.
In the charge detection step, the charge from the first pixel is detected by simultaneously supplying a selection potential to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line, and then the (n + 1) th scanning signal line. A non-selection potential is simultaneously supplied to the (n + 2) th scanning signal line, and a non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line. This is done in the scanning process.
[0013]
An image display element to be inspected by the present invention has pixels having the above-described structure formed continuously in a matrix. Here, a pixel which is provided between the (n + 1) th scanning signal line and the (n + 2) th scanning signal line and to which a display signal is supplied from a common display signal line is a third pixel. A fourth switching element is connected to the third pixel. The fourth switching element is disposed between the common display signal line and the third pixel, and its gate electrode is connected to the (n + 2) th scanning signal line. With this pixel structure, the charge detected in the charge detection step can be the sum of the charge accumulated in the first pixel and the charge accumulated in the third pixel.
[0014]
Although the image display element having a double pixel structure has been described above, the present invention can also inspect an image display element having a triple pixel structure.
The element having a triple pixel structure is arranged between the nth (n is a positive integer less than or equal to N) scanning signal line and the (n + 1) th scanning signal line, and a display signal is supplied from a common display signal line. The first pixel, the second pixel, and the third pixel that are used to control the supply of the display signal from the common display signal line to the first pixel and the scanning signal from the (n + 3) th scanning signal line Display signal line shared by the first switching element driven by the second switching element driven by the scanning signal from the (n + 1) th scanning signal line and controlling on / off of the first switching element The third switching element that controls the supply of the display signal from the second pixel to the second pixel and is driven by the scanning signal from the (n + 1) th scanning signal line, and the third display signal from the common display signal line Control the supply of pixels And a fourth switching element driven by a scanning signal from the (n + 2) th scanning signal line and an on / off control of the fourth switching element driven by a scanning signal from the (n + 2) th scanning signal line. And a fifth switching element.
[0015]
In the case where the display element having the above triple pixel structure is an inspection target, the charge accumulation in the first pixel in the charge accumulation step is performed for the n + 1th scan signal line, the n + 2th scan signal line, and the n + 3th scan signal line. A selection potential is supplied simultaneously. Next, a selection potential is supplied simultaneously to the (n + 1) th scanning signal line and the (n + 2) th or (n + 3) th scanning signal line, and a non-selection potential is supplied to the (n + 3) th or n + 2th scanning signal line. Next, a selection potential is simultaneously supplied to the (n + 1) th scanning signal line, a non-selection potential is simultaneously supplied to the (n + 2) th scanning signal line and the (n + 3) th scanning signal line, and the (n + 1) th scanning signal line, the (n + 2) th scanning signal line, A non-selection potential is simultaneously supplied to the (n + 3) th scanning signal line. Once the selection potential is supplied to all of the (n + 1) th to n + 3th scanning signal lines, the pixel in the image display element is supplied with the potential from the display signal line and accumulates predetermined charges. After that, by supplying the non-selection potential to the (n + 1) th to n + 3th scanning signal lines in the order as described above, the switching elements connected to each pixel are sequentially closed. Can be blocked.
[0016]
In the charge detection step, the detection of the charge from the first pixel is different from the charge accumulation, and the selection potential and the non-selection potential are supplied to the (n + 1) th to n + 3th scanning signal lines as follows. Note that the non-selection potential is supplied to the common display signal lines throughout the charge detection step.
First, the selection potential is simultaneously supplied to the (n + 1) th scanning signal line, the (n + 2) th scanning signal line, and the (n + 3) th scanning signal line. Next, a non-selection potential is supplied to the (n + 1) th scanning signal line and a selection potential is simultaneously supplied to the (n + 2) th scanning signal line and the (n + 3) th scanning signal line, and then the (n + 1) th scanning signal line and the (n + 2) th or A non-selection potential is simultaneously supplied to the n + 3th scanning signal line, and a selection potential is simultaneously supplied to the n + 3th or n + 2th scanning signal line. Furthermore, the (n + 1) th scanning signal line, the (n + 2) th scanning signal line, and the (n + 3) th scanning signal line. Are performed in a series of scanning processes in which non-selection potentials are supplied simultaneously.
[0017]
The present invention provides the following inspection apparatus used in the above inspection method. The inspection apparatus includes a plurality of display signal lines for supplying a display signal, a plurality of scanning signal lines for supplying a scanning signal, and an nth (n is a positive integer) scanning signal line. And / or n + 1th scanning signal line Driven by the scanning signal from And common display signal lines Display signal from is supplied Two or more pixels; For controlling the driving of the pixel by the scanning signal of the scanning signal line and for controlling the supply of the display signal of the display signal line to the pixel A switching element, and one of the pixels includes a first scanning signal from the (n + 1) th scanning signal line and n + m (m is 2 or more). Less than the number of pixels The inspection target is an image display element that is driven based on the second scanning signal from the (integer) th scanning signal line and in which at least another one of the pixels is driven by the scanning signal from the n + 1th scanning signal line. . The inspection apparatus of the present invention is an inspection apparatus including the following elements for accumulating predetermined charges in the pixels in the image display element and inspecting the accumulated charges.
[0018]
First, the inspection apparatus of the present invention includes first potential supply means for supplying a predetermined potential for accumulating charges on the display signal lines. The inspection apparatus of the present invention further includes second potential supply means for supplying a selection potential and a non-selection potential for the switching element to the scanning signal line in a predetermined order.
The second potential supply means simultaneously supplies the selection potential to the (n + 1) th scanning signal line and the (n + m) th scanning signal line during charge accumulation, and then supplies the selection potential to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. A non-selection potential is simultaneously supplied to the scanning signal lines. Further, the non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line.
The second potential supply means simultaneously supplies a selection potential to the (n + 1) th scanning signal line and the (n + m) th scanning signal line at the time of charge detection, and then applies a non-selection potential to the (n + 1) th scanning signal line. The selection potential is simultaneously supplied to the scanning signal lines. Further, the non-selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a schematic diagram showing the main configuration of an array substrate 1 and an array inspection apparatus 10 as image display elements to which the inspection method according to the present embodiment is applied.
The array substrate 1 to which the present invention is applied is characterized in that the number of display signal lines is halved by sharing the display signal lines between two adjacent pixels across one common display signal line. is doing.
[0020]
As shown in FIG. 1, a TFT array 2 is formed on an array substrate 1. In the TFT array 2, a large number of display signal lines 3 and a large number of scanning signal lines 4 are wired in a matrix. As will be described in detail later, TFTs (see FIG. Not shown). Each display signal line 3 is terminated by a display signal line electrode, that is, a display signal line pad 5. Each scanning signal line 4 is terminated by a scanning signal line electrode, that is, a scanning signal line pad 6.
[0021]
As shown in FIG. 1, the array inspection apparatus 10 includes a display signal line drive sensing circuit 11 connected to the display signal line pad 5 via a test probe 13 and a scanning signal line pad 6 via a test probe 14. And a controller 15 for controlling the operation of the display signal line drive sensing circuit 11 and the scan signal line drive circuit 12. The display signal line drive sensing circuit 11 includes the array tester 20 shown in FIG.
[0022]
Next, a circuit configuration in the TFT array 2 will be described with reference to FIG. 3 shows only a part of the TFT array 2, and the actual TFT array 2 is continuously formed with a circuit having the structure shown in FIG.
In FIG. 3, for the pixels A and B adjacent to each other with the display signal line Dm interposed therebetween, the first TFT M1, the second TFT M2, the third TFT M3, and three TFTs are arranged as follows.
First, the first TFT M1 has its source electrode connected to the display signal line Dm and its drain electrode connected to the pixel A. The gate electrode of the first TFT M1 is connected to the source electrode of the second TFT M2. Here, the TFT is a three-terminal switching element, As shown in FIG. In the array substrate 1, there is an example in which the side connected to the display signal line 3 is called a source electrode, and the side connected to the pixel is called a drain electrode, but there is also an opposite example. That is, it is not uniquely determined which of the two electrodes excluding the gate electrode is called a source electrode or a drain electrode. Therefore, in the following, the two electrodes excluding the gate electrode are both referred to as source / drain electrodes.
[0023]
Next, the second TFT M2 has its source / drain electrode connected to the gate electrode of the first TFT M1, and its source / drain electrode connected to the scanning signal line Gn + 1.
Therefore, the gate electrode of the first TFT M1 is connected to the scanning signal line Gn + 1 via the second TFT M2. The gate electrode of the second TFT M2 is connected to the scanning signal line Gn. Accordingly, the first TFT M1 is turned on and the potential of the display signal line Dm is supplied to the pixel A only during the period when the selection potential is supplied to the two adjacent scanning signal lines Gn and Gn + 1 at the same time. This suggests that the second TFT M2 controls ON / OFF of the first TFT M1.
The third TFT M3 has its source / drain electrode connected to the display signal line Dm and its source / drain electrode connected to the pixel B. The gate electrode of the third TFT M3 is connected to the scanning signal line Gn. Therefore, when the selection potential is supplied to the scanning signal line Gn, the third TFT M3 is turned on and the potential of the display signal line Dm is supplied to the pixel B.
A storage capacitor Cs is arranged between each pixel and the scanning signal line.
[0024]
Next, the operation of the pixels A to D by supplying the selection potential and the non-selection potential to the scanning signal lines Gn to Gn + 2 will be described with reference to the circuit diagrams of FIGS. This operation is an operation as a liquid crystal display device.
As shown in FIG. 4, in the period from when the selection potential is supplied to both the scanning signal line Gn and the scanning signal line Gn + 1 to when the non-selection potential is supplied to the scanning signal line Gn + 1, the first TFT M1 to the third TFT TFT M3 is turned on. As shown in FIG. 4, the potential to be applied to the pixel A from the display signal line Dm to the pixel A, the pixel B, and the pixel D. Va Is written. Here, the potential of the pixel A Va Is decided. In FIG. 4, the diagram is indicated by a bold line that the selection potential is supplied to the scanning signal line Gn and the scanning signal line Gn + 1.
[0025]
After the scanning signal line Gn + 1 becomes the non-selection potential, the potential supplied from the display signal line Dm is the potential to be applied to the pixel B. Vb Changes to.
By continuously supplying the selection potential to the scanning signal line Gn even during the period after the scanning signal line Gn + 1 becomes the non-selection potential, the potential is applied to the pixel B as shown in FIG. Vb Is written, and the potential of the pixel B is determined. Thus, the potential of the display signal line Dm is supplied to the pixel A and the pixel B in a time division manner.
After the non-selection potential is supplied to the scanning signal line Gn, the potential of the display signal line Dm is the potential to be applied to the pixel C. Vc Changes to.
[0026]
Further, when the scanning signal line Gn + 1 becomes the selection potential again and the scanning signal line Gn + 2 becomes the selection potential in the period after the scanning signal line Gn becomes the non-selection potential, the pixel C and the pixel D as shown in FIG. And potential on pixel F Vc Is written. Here, the potential of the pixel C Vc Is decided.
After the scanning signal line Gn + 2 becomes the non-selection potential, the potential supplied from the display signal line Dm is a potential to be applied to the pixel D. Vd Changes to.
By continuously setting the scanning signal line Gn + 1 to the selection potential during the period after the scanning signal line Gn + 2 becomes the non-selection potential, the potential of the pixel D is set as shown in FIG. Vd Is written, and the potential of the pixel D is determined.
[0027]
When the array substrate 1 having the new pixel structure described above is inspected, it has been found that the timing of the scanning signal at the time of reading out charges from the pixel needs to be different from that at the time of writing charges.
First, inspection by interleave timing as described in US Pat. No. 5,546,014 (Japanese Patent No. 2810844), that is, N times (N is the number of scanning signal lines) charge writing operation to each pixel, A method corresponding to an inspection performed by scanning and performing N charge reading operations from these pixels in the same order after a predetermined time will be described. The supply timing of the display signal and the scanning signal in this embodiment mode is shown in FIG. 8, and the operation will be described below in order of time.
[0028]
FIG. 8 shows the supply timing of the display signal and the scanning signal when charge writing and charge reading are performed on the pixels C, D, and F in the TFT array 2 shown in FIG. The supply of the display signal and the scanning signal is executed by the display signal line drive sensing circuit 11 and the scanning signal line drive circuit 12 according to an instruction from the controller 15. The above-described array tester 20 executes the detection of the read charge.
First, at the timing of T4 in FIG. 8, the selection potential is supplied to the display signal line Dm and the selection potential is simultaneously supplied to the scanning signal lines Gn + 1 and Gn + 2. Accordingly, the TFT M6 (FIG. 3) associated with the pixel D is turned on. Also, the TFT M4 and the TFT M5 associated with the pixel C are turned on. Further, the TFT M9 associated with the pixel F is turned on. Then, since the selection potential is supplied to the display signal line Dm, the charge amount of Cs (Vd−VgL) is applied to the pixels C and D, and the charge amount of Cs (Vd−VgH) is applied to the pixel F, as illustrated in FIG. Accumulated. 9 to 14, the scanning signal line to which the selection potential is supplied is indicated by a solid line, and the scanning signal line to which the non-selection potential is supplied is indicated by a dotted line.
Here, the storage capacitor Cs is the electric capacity of the storage capacitor Cs of each pixel A, the selection potential of the display signal line Dm is Vd, the selection potential of the scanning signal line Gn is VgH, and the non-selection potential of the scanning signal line Gn is set. VgL. In addition, it is assumed that parasitic capacitances other than Cs among the electric capacitances of the respective pixels A are sufficiently smaller than Cs.
[0029]
Next, at the timing of T5, as shown in FIGS. 8 and 10, since the non-selection potential is supplied to the scanning signal line Gn + 2, the TFTs M4 and 5 attached to the pixel C and the pixel F are attached. TFT M9 turns off. At this time, the gate potential of the TFT M4 associated with the pixel C is fixed at VgL. At the time of charge writing, it is necessary to supply a non-selection potential prior to the scanning signal line Gn + 1 to the scanning signal line Gn + 2. Conversely, if a non-selection potential is supplied to the scanning signal line Gn + 1 before the scanning signal line Gn + 2, the gate potential of the TFT M4 associated with the pixel C becomes VgH. Then, the accumulated charge leaks after that, and an accurate value cannot be detected when the charge is detected.
[0030]
At the timing of T6, as shown in FIG. 8, both the scanning signal lines Gn + 1 and Gn + 2 are at the non-selection potential. Accordingly, the TFT M6 associated with the pixel D is turned off. The amount of charge accumulated in each pixel at the timing of T6 is Cs (Vd−VgL) for the pixels C and D, and Cs (Vd−VgH) for the pixel F.
Since the selection potential is supplied to the scanning signal line Gn + 2 after T6, the charge amount of the pixel F is overwritten from Cs (Vd−VgH) to Cs (Vd−VgL) as shown in FIG. The
The above shows the charge writing and accumulation processing for the pixels C, D, and F. Although the pixels C, D, and F have been described here, it is needless to say that charge writing is executed in the same procedure for all the pixels existing in the TFT array 2 in practice.
[0031]
After the charge is written as described above and accumulated for a predetermined time, the process proceeds to the charge reading process. Here, the description will be made on the pixels C, D, and F as well.
Since the selection potential is supplied to the scanning signal lines Gn and Gn + 1 at the timing T7 and the non-selection potential is supplied to the scanning signal line Gn at the timing T8, the charge of the pixel D is read out during this time. Therefore, the charge amount accumulated in the pixel D at the timing of T9 is Cs (GND−VgL) as shown in FIG. Meanwhile, pixel C , F, if it is a normal pixel, the accumulated charge amount is substantially the same as the timing of T6 at the timing of T9. Therefore, the amount of charge accumulated at T9 is Cs (GND−VgL) + Cs (Vd−VgL) × 2, which is the sum of the amount of charges in the pixel D and the amounts of charges in the pixels C and F.
[0032]
Next, at the timing of T10, since the selection potential is supplied to the scanning signal lines Gn + 1 and Gn + 2, the TFTs M4, M5, M6, and M9 associated with the pixels C, D, and F are turned on again. The amount of charge accumulated in each pixel is Cs (GND-VgL) for the pixels C and D and Cs (GND-VgH) for the pixel F as shown in FIG.
The amount of charge detected at this time is (charge amount at T9−charge amount at T10) + Cx (VgH−VgL) × 2. Note that Cx is the electric capacity per intersection of the scanning signal line and the display signal line.
Here, (amount of charge at T9−amount of charge at T10) is obtained by the following equation.

Therefore, the charge amount Q detected at the timing of T10 _Ten Is
Q _Ten = 2CsVd + Cs (VgH−VgL) + 2Cx (VgH−VgL)
It becomes.
[0033]
At the timing of T11 in FIG. 8, the scanning signal line Gn + 1 is dropped to the non-selection potential. Then, as shown in FIG. 14, the charge amount accumulated in the pixel C and the pixel D is not changed by Cs (GND−VgL), but the charge amount accumulated in the pixel F is calculated from Cs (GND−VgH). It fluctuates to Cs (GND-VgL). Further, the amount of charge stored at the intersection of the scanning signal line Gn + 1 and the display signal line Dm varies by Cx (VgH−VgL). Therefore, the charge amount Q detected at T11 ₁₁ Is as follows.

[0034]
In the present embodiment, it is important that the scanning signal line Gn + 1 is dropped to the non-selection potential before the scanning signal line Gn + 2 at the timing of T11 unlike the charge writing. That is, at the time of charge writing, after the scanning signal line Gn + 1 and the scanning signal line Gn + 2 are set to the selection potential, Gn + 2 is first set to the non-selection potential, and then the scanning signal line Gn + 1 is set to the non-selection potential. However, at the time of reading the charge, after the scanning signal line Gn + 1 and the scanning signal line Gn + 2 are set to the selection potential in the same order as the charge writing, the scanning signal line Gn + 2 is first set to the non-selection potential, and then the scanning signal line Gn + 1 is set. When the non-selection potential is used, the charge cannot be read.
[0035]
Next, at the timing of T12 in FIG. 8, the scanning signal line Gn + 2 is dropped to a non-selection potential. Then, the charge amount stored at the intersection of the scanning signal line Gn + 2 and the display signal line Dm varies by Cx (VgH−VgL). Therefore, the charge amount Q detected at the timing of T12 ₁₂ Is as follows.

As a result, 2CsVd, which is the sum of the charge amounts of the pixels C and F, is detected between T10 and T12. CsVd is a value when the pixels C and F are normal, and when the detected charge amount is not CsVd, it indicates that any of the pixels C, D, and F is defective.
[0036]
The above results are also derived from the following concept.
The amount of charge Qcf detected between T10 and T12 is (the amount of charge accumulated in the pixel at T9) − (the amount of charge accumulated in the pixel at T12). Therefore,

It becomes.
[0037]
As described above, even in the inspection of the array substrate 1 having the pixel structure as shown in FIG. 3, the scanning signal is applied to the TFT array 2 to be inspected at the timing shown in FIG. The amount of charge stored in each pixel can be read out simultaneously by two pixels each time.
[0038]
Next, it is determined that the charge amount is not normal by the method described above, that is, Q ₁₂ A method for specifying which pixel is a defective pixel when a value different from 2CsVd is detected will be described.
In the measurement when the selection potential is applied to the scanning signal lines Gn + 1 and Gn + 2, the pixels C, D, and F are involved in the operation.
If they are all normal pixels, the charge amount for two pixels C and F is read out. If any of these three pixels is not normal, it is unclear what the read charge amount is. Therefore, a device for identifying the defective pixel is required.
[0039]
Next, an example of a method for identifying a defective pixel from a pixel group including the defective pixel will be described with reference to FIG.
In the first embodiment, when it is determined that the read charge amount is not normal (not 2CsVd) in the measurement when the selection potential is applied to the scanning signal lines Gn + 1 and Gn + 2, the pixels C and D And F are defective. Therefore, first, a selection potential is applied to the scanning signal line Gn + 2 to accumulate charges in the pixel F, and the charges are detected after a predetermined time (S101 in FIG. 15). If the detected charge does not coincide with CsVd (S103 in FIG. 15), it is determined that the pixel F has a defect (S111 in FIG. 15). If the detected charge matches CsVd (S103 in FIG. 15), the pixel F is determined to be normal. Next, a selection potential is supplied to the scanning signal line Gn + 1 to accumulate charges in the pixel D, and the accumulated charges are detected after a predetermined time (S105 in FIG. 15). If the detected charge does not coincide with CsVd (S107 in FIG. 15), it is determined that the pixel D has a defect (S113 in FIG. 15). If the detected charge matches CsVd (S107 in FIG. 15), the pixel D is determined to be normal. Then, it is determined that the remaining pixel C has a defect (S109 in FIG. 15). Even when it is determined that the pixels F and D are defective, the pixel C is not necessarily normal, and it is necessary to determine from the amount of charge to be read (S115 in FIG. 15).
[0040]
(Second Embodiment)
In the first embodiment, the operation of the new scanning signal timing for the array substrate 1 having the pixel structure shown in FIG. 3 corresponding to the inspection by the interleave timing suitable for the high-speed inspection of the entire TFT array 2 has been described. The present invention can cope with not only the inspection of the entire TFT array 2 but also the selective inspection of a specific pixel group in the TFT array 2. Accordingly, in the second embodiment, an example in which the selective inspection of this specific pixel group is performed will be described.
FIG. 16 shows data signal and scanning signal supply timings when charge writing and charge reading are performed on the pixels C, D, and F in the TFT array 2 shown in FIG. Note that the writing and reading of charges are performed by the display signal line drive sensing circuit 11 and the scanning signal line drive circuit 12 in accordance with instructions from the controller 15 as in the first embodiment.
[0041]
First, at the timing of T21, the display signal line Dm is at the selection potential, and the scanning signal lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. Accordingly, the TFTs M4 and M5 associated with the pixel C are turned on. In addition, the TFT M6 associated with the pixel D is turned on. Further, the TFT M9 associated with the pixel F is turned on. Then, since the selection potential is supplied to the display signal line Dm, the charge amount of Cs (Vd−VgL) is accumulated in the pixels C and D, and the charge amount of Cs (Vd−VgH) is accumulated in the pixel F. Here, Cs, Vd, VgH, and VgL are defined in the same manner as in the first embodiment, and it is also assumed that the parasitic capacitance other than Cs among the electric capacitances of each pixel A is sufficiently smaller than Cs. The same as in the first embodiment.
[0042]
Next, at the timing of T22, as shown in FIG. 16, since the scanning signal line Gn + 2 becomes a non-selection potential, the TFT M4 associated with the pixel C and the TFT M9 associated with the pixel F are turned off. At this time, the gate potential of the TFT M4 associated with the pixel C is fixed at VgL. At the time of charge writing, it is necessary to set the scanning signal line Gn + 2 to the non-selection potential before the scanning signal line Gn + 1.
[0043]
Next, at the timing of T23, as shown in FIG. 16, both the scanning signal lines Gn + 1 and Gn + 2 are at the non-selection potential. Accordingly, the TFT M6 associated with the pixel C is turned off. The amount of charge accumulated in each pixel at the timing of T23 is Cs (Vd−VgL) for the pixels C and D, and Cs (Vd−VgH) for the pixel F.
However, paying attention to the potential of the pixel F at this time, it is about Vd− (VgH−VgL), and this potential is sufficiently lower than the potential VgL of the scanning signal line Gn + 2 at that time. A current flows through the TFT M9, and the charge amount of the pixel F leaks out.
Then, the pixel potential converges to about VgL−Vth.
This indicates that the amount of charge held by the pixel is Cs ((VgL−Vth) −VgL) = − CsVth. Here, Vth is a threshold potential of the TFT.
[0044]
After holding the above charges for a predetermined time, the process proceeds to a charge reading process after T24. Here, the description will be made on the pixels C, D, and F as well.
At the timing T24, the scanning signal lines Gn + 1 and Gn + 2 become the selection potential, and the TFTs M4 to 6, 9 associated with the pixels C, D, and F are turned on again.
During this time, the amount of charge accumulated in each pixel is Cs (GND-VgL) for the pixels C and D, and Cs (GND-VgH) for the pixel F.
The amount of charge detected at this time is Q _{twenty four} Is (charge amount immediately before T24−charge amount at T24) + Cx (VgH−VgL) × 2. Here, Cx is the charge capacity per intersection of the scanning signal line and the display signal line. After all, Q _{twenty four} Is as follows.

[0045]
At the timing of T25 in FIG. 16, the scanning signal line Gn + 1 is dropped to the non-selection potential. Then, the amount of charge accumulated in the pixel C and the pixel D does not change, but the amount of charge accumulated in the pixel F varies from Cs (GND−VgH) to Cs (GND−VgL). Further, the charge amount at the intersection of the scanning signal line Gn + 1 and the display signal line Dm varies by Cx (VgH−VgL). Therefore, the charge amount Q detected at T25 _{twenty five} Is as follows.

[0046]
Next, at the timing of T26, the scanning signal line Gn + 2 is dropped to a non-selection potential. Then, the charge amount at the intersection of the scanning signal line Gn + 2 and the display signal line Dm varies by Cx (VgH−VgL). Accordingly, the charge amount Q detected at the timing of T26. ₂₆ Is as follows.

As a result, a charge amount of 2CsVd + Cs (VgL−Vth) is detected during T24-26.
[0047]
The above results are also derived by the following concept.
The amount of charge Qcd * detected between T24 and T26 is (the amount of charge accumulated in the pixel immediately before T24) − (the amount of charge accumulated in the pixel at T26). Therefore,

It becomes.
[0048]
Now, the charge amount read out as described above is smaller than the sum of the charge amounts stored in the pixels C and D.
In the present embodiment, by setting Vd = 0 as the base line for this charge measurement, it is possible to correctly measure the charge amount for the two pixels C and D. That is, by using (measured charge amount at display signal line potential Vd at charge writing) − (detected charge amount at display signal line potential 0 V at charge write) as a measurement value, pixels C and D The sum of the charge amounts of the two pixels can be measured.
[0049]
(Third embodiment)
In the second embodiment, an example of the scanning signal timing operation corresponding to the selective inspection of a specific pixel group has been described. In the third embodiment, another example of the scanning signal timing corresponding to the selective inspection of a specific pixel group will be described.
FIG. 17 shows the supply timing of data signals and scanning signals when charge writing and charge reading are performed on the pixels C, D, and F in the TFT array 2 shown in FIG. Note that the writing and reading of charges are performed by the display signal line drive sensing circuit 11 and the scanning signal line drive circuit 12 in accordance with instructions from the controller 15 as in the first embodiment.
In FIG. 17, the operations and processes from T31 to T33 are the same as those in the second embodiment T21 to T23. Therefore, here, processing after T34 will be described.
[0050]
As described in the second embodiment, the charge amount of the pixel F leaks out. Therefore, in the third embodiment, as shown in FIG. 17, after T33, the selection potential is again applied to the scanning signal line Gn + 2 at the timing of T34. Then, the TFT M9 associated with the pixel F is turned on again. At this time, the same charge amount as the charge amount Cs (Vd−VgL) stored in the pixels C and D is stored in the pixel F.
[0051]
After holding the above charges for a predetermined time, as shown in FIG. 17, the process proceeds to a charge reading process after T36.
At the timing of T36, as shown in FIG. 17, the scanning signal lines Gn + 1 and Gn + 2 become the selection potential, and the TFTs M4 to 6, 9 associated with the pixels C, D, and F are turned on again. During this period, the amount of charge accumulated in each pixel is Cs (GND-VgL) for the pixels C and D, and Cs (GND-VgH) for the pixel F.
Charge amount Q detected at this time ₃₆ Is (charge amount at T5−charge amount at T6) + Cx (VgH−VgL) × 2. Here, Cx is an electric capacity per intersection of the scanning signal line and the display signal line. After all, Q ₃₆ Is as follows.

[0052]
As shown in FIG. 17, the scanning signal line Gn + 1 is dropped to the non-selection potential at the timing of T37. Then, the amount of charge accumulated in the pixel C and the pixel D does not change, but the amount of charge accumulated in the pixel F varies from Cs (GND−VgH) to Cs (GND−VgL). Further, the amount of charge stored at the intersection of the scanning signal line Gn + 1 and the display signal line Dm varies by Cx (VgH−VgL). Therefore, the charge amount Q detected at T37 ₃₇ Is as follows.

[0053]
Next, as shown in FIG. 17, at the timing T38, the scanning signal line Gn + 2 is dropped to a non-selection potential. Then, the charge amount stored at the intersection of the scanning signal line Gn + 2 and the display signal line Dm varies by Cx (VgH−VgL). Accordingly, the charge amount Q detected at the timing of T38. ₃₈ Is as follows.

As a result, the charge amount 3CsVd is detected between T36 and T38. This amount of charge is a value for three pixels of pixels C, D and F.
[0054]
The above results are also derived by the following concept.
The amount of charge Qcdf detected for the pixels C, D, and F during T36 to T38 is (the amount of charge accumulated in the pixel at T5) − (the amount of charge accumulated in the pixel at T8). Therefore,

It becomes.
In the above description, the charge amount is detected for the three pixels C, D, and F. However, by reducing the potential of the display signal line Dm to the non-selection potential 0 V (GND) before T34, T36 to The amount of charge detected during 38 can also be 2CsVd, which is the sum of the pixels C and D.
[0055]
(Fourth embodiment)
In the first to third embodiments, the pixel structure shown in FIG. 3, that is, the inspection of the TFT array 2 that supplies a display signal from one common display signal line Dm to two pixels has been described.
In the fourth embodiment, the conventional pixel structure shown in FIG. 18, that is, a TFT array that supplies a display signal from one common display signal line Dm to three pixels, is suitable for high-speed inspection of the entire array. The operation of the new scanning signal timing corresponding to the inspection by the interleave timing will be described in the order of time.
[0056]
Prior to describing the TFT array inspection, the TFT array 40 having the pixel structure shown in FIG. 18 will be described. FIG. 18 shows only a part of the TFT array 40, and a circuit having the structure shown in FIG.
As shown in FIG. 18, in the TFT array 40, the display signal line Dm is shared by three pixels, pixel A (pixel D,...), Pixel B (pixel E,...), And pixel C (pixel F,...). is doing. Then, the data potential of the display signal line Dm is written to the pixel electrode A when both the scanning signal line Gn + 1 and the scanning signal line Gn + 3 become the selection potential. Further, the data potential of the display signal line Dm is written to the pixel electrode B when the scanning signal line Gn + 1 and the scanning signal line Gn + 2 become the selection potential. Further, the data potential of the display signal line Dm is written to the pixel electrode C when the scanning signal line Gn + 1 becomes the selection potential.
[0057]
In order to perform the above operation, in the TFT array 40, the arrangement of the first TFT M21 to the fifth TFT M25 as switching elements is set as described below.
That is, as shown in FIG. 18, the first TFT M21 has one source / drain electrode connected to the pixel electrode A and the other source / drain electrode connected to the display signal line Dm. The gate electrode of the first TFT M21 is connected to the source / drain electrode of the second TFT M22.
The second TFT M22 has one source / drain electrode connected to the scanning signal line Gn + 3 and the other source / drain electrode connected to the gate electrode of the first TFT M21. Therefore, the gate electrode of the first TFT M21 is connected to the scanning signal line Gn + 3 via the second TFT M22. The gate electrode of the second TFT M22 is connected to the scanning signal line Gn + 1. Therefore, the first TFT M21 is turned on and the potential of the display signal line Dm is written to the pixel electrode A only during a period in which the two scanning signal lines Gn + 1 and Gn + 3 are simultaneously at the selection potential.
The third TFT M23 has one source / drain electrode connected to the display signal line Dm and the other source / drain electrode connected to the pixel electrode C. The gate electrode of the third TFT M23 is connected to the scanning signal line Gn + 1.
The fourth TFT M24 has one source / drain electrode connected to the display signal line Dm and the other source / drain electrode connected to the pixel electrode B. The gate electrode of the fourth TFT M24 is connected to the source / drain electrode of the fifth TFT M25.
The fifth TFT M25 has one source / drain electrode connected to the scanning signal line Gn + 2, and the other source / drain electrode connected to the gate electrode of the fourth TFT M24. Therefore, the gate electrode of the fourth TFT M24 is connected to the scanning signal line Gn + 2 via the fifth TFT M25. The gate electrode of the fifth TFT M25 is connected to the scanning signal line Gn + 1. Accordingly, the fourth TFT M24 is turned on and the potential of the display signal line Dm is supplied to the pixel electrode B only during a period in which the two scanning signal lines Gn + 1 and Gn + 2 are simultaneously at the selection potential.
In the above description, the first to fifth TFTs M21 to M25 have been described for the pixels A, B, and C. However, the first to fifth TFTs M31 to M35 are similarly replaced with the pixel a for the pixels D, E, and F. , B, and c are similarly connected to the first to fifth TFTs M41 to M45.
[0058]
When the above TFT array 40 is inspected, charge is first written, and charge is read after a predetermined time has elapsed. FIG. 19 shows the timing of selection / non-selection of the scanning signal line when writing charges.
In FIG. 19, inspection charges are written into the pixels A, B, and C during a period from T41 to T44. Further, inspection charges are written in the pixels D, E, and F during the period from T45 to T48. Hereinafter, specific contents of the writing process will be described.
First, charge writing processing to the pixels A, B, and C will be described.
At T41, the scanning signal lines Gn + 1, Gn + 2 and Gn + 3 are at the selection potential.
Therefore, the first TFT M21 and the second TFT M22 associated with the pixel A, the fourth TFT M24 and the fifth TFT M25 associated with the pixel B, and the third TFT M23 associated with the pixel C are turned on. . Accordingly, as shown in FIG. 21, the charges of Cs (Vd−VgL) are accumulated in the pixels A, B, and C, respectively.
Further, the fourth TFT M34 and the fifth TFT M35 associated with the pixel E, the third TFT M33 associated with the pixel F, and the third TFT M43 associated with the pixel c are turned on. Therefore, as shown in FIG. 21, the charges of Cs (Vd−VgH) are accumulated in the pixels E, F, and c, respectively. Vd, VgH, and VgL are defined in the same manner as in the first embodiment.
[0059]
Next, as shown in FIGS. 19 and 22, at T42, the scanning signal line Gn + 3 is dropped to the non-selection potential. Then, the first TFT M21 associated with the pixel A is turned off, and its gate potential is fixed at VgL. The charge amount accumulated in each pixel maintains the state of T41 as shown in FIG.
As shown in FIGS. 19 and 23, at T43, the scanning signal line Gn + 2 is also dropped to the non-selection potential. Then, the fourth TFT M24 associated with the pixel B is turned off, and its gate potential is fixed at VgL. The amount of charge accumulated in each pixel maintains the state of T41 as shown in FIG.
Further, as shown in FIGS. 19 and 24, at T44, the scanning signal line Gn is also dropped to the non-selection potential. Then, the third TFT M23 associated with the pixel C is turned off, and its gate potential is fixed at VgL. As shown in FIG. 24, the charge amount accumulated in each pixel maintains the state of T41.
[0060]
Test charges were written in the pixels A, B, and C through the above series of processing. Next, a charge writing process for the pixels D, E, and F will be described.
As shown in FIGS. 19 and 25, at the timing of T45, the scanning signal lines Gn + 2, Gn + 3 and Gn + 4 become the selection potential.
Since the scanning signal lines Gn + 2, Gn + 3, and Gn + 4 are selected potentials, the first TFT M31 and the second TFT M32 associated with the pixel D, the fourth TFT M34 and the fifth TFT M35 associated with the pixel E, the pixel The third TFT M33 associated with F is turned on. Therefore, as shown in FIG. 25, the charges of Cs (Vd−VgL) are accumulated in the pixels D, E, and F, respectively. Further, each of the pixels b, c, and f accumulates a charge of Cs (Vd−VgH).
[0061]
As shown in FIGS. 19 and 26, the scanning signal line Gn + 4 is dropped to the non-selection potential at the timing of T46. Then, the first TFT M31 associated with the pixel D is turned off, and its gate potential is fixed at VgL. The amount of charge accumulated in each pixel maintains the state of T45 as shown in FIG.
As shown in FIGS. 19 and 27, at T47, the scanning signal line Gn + 3 is also dropped to the non-selection potential. Then, the fourth TFT M34 associated with the pixel E is turned off, and its gate potential is fixed at VgL. The amount of charge accumulated in each pixel maintains the state of T45 as shown in FIG.
Further, as shown in FIGS. 19 and 28, at T48, the scanning signal line Gn + 2 is also dropped to the non-selection potential. Then, the third TFT M33 associated with the pixel F is turned off, and its gate potential is fixed at VgL. The amount of charge accumulated in each pixel maintains the state of T45 as shown in FIG.
Through the series of processes described above, charges of Cs (Vd−VgL) are accumulated in the pixels D, E, and F. Eventually, at time T48, as shown in FIG. 28, the charge of Cs (Vd−VgL) is accumulated in each of the pixels A to F.
[0062]
Next, the operation at the time of reading out charges from the pixel will be described with reference to the timing chart shown in FIG. 20 and FIG.
When T51 in FIG. 20, that is, the selection potential is applied to the scanning signal lines Gn + 1, Gn + 2 and Gn + 3, the pixels to be selected are the pixels A, B, C, E, F and c surrounded by the solid line in FIG. . However, for the pixels B, C, and F, the charges are read out at the time of selection at the preceding stage indicated by the dotted line or the preceding stage indicated by the alternate long and short dash line in FIG. Therefore, the amount of charge read at the time of T51 is for three pixels A, E, and c.
At this time, the charge amount QAEc detected between T51 and T54 is accumulated in the pixels (A, B, C, E, F, c) immediately before T51, as shown in the first embodiment. Charge amount) − (charge amount accumulated in the pixel (A, B, C, E, F, c) at T54).
Therefore,

It becomes.
As described above, in the inspection of the array having the pixel structure shown in FIG. 18, the pixels arranged in the entire array can be obtained by applying the scanning signal to the inspection target array at the timing shown in FIGS. 19 and 20. Therefore, the correct inspection can be realized at high speed by simultaneously reading out the charge amount stored in each of the three pixels each time.
[0063]
【The invention's effect】
As described above, according to the present invention, inspection of an array substrate having a multi-pixel structure can be performed appropriately and more quickly.
[Brief description of the drawings]
FIG. 1 is a diagram showing a main configuration of an array substrate and an array inspection apparatus to which an array inspection method according to a first embodiment is applied.
FIG. 2 is a diagram showing a configuration of an array tester used in the first embodiment.
FIG. 3 is a diagram showing a circuit configuration of a display element in the first embodiment.
FIG. 4 is a diagram for explaining the operation of the display element in the first embodiment.
5 is a diagram for explaining the operation of the display element in the first embodiment, and is a diagram showing a state next to FIG. 4. FIG.
6 is a diagram for explaining the operation of the display element in the first embodiment, and is a diagram showing a state next to FIG. 5. FIG.
7 is a diagram for explaining the operation of the display element in the first embodiment, and is a diagram showing a state next to FIG. 6. FIG.
FIG. 8 is a diagram showing the supply timings of selection / non-selection potentials to display signal lines and scanning signal lines in the first embodiment.
FIG. 9 is a diagram illustrating a charge writing state at a timing of T4 in FIG.
10 is a diagram showing a charge write state at a timing T5 in FIG. 8; FIG.
11 is a diagram showing a charge writing state at a timing after T6 in FIG. 8; FIG.
FIG. 12 is a diagram illustrating a charge writing state at a timing of T9 in FIG.
13 is a diagram showing a charge write state at the timing of T10 in FIG. 8. FIG.
FIG. 14 is a diagram illustrating a charge writing state at a timing of T11 in FIG.
FIG. 15 is a flowchart illustrating a procedure for identifying a defective pixel from a pixel group including a defective pixel in the first embodiment.
FIG. 16 is a diagram showing the supply timing of selection / non-selection potentials to display signal lines and scanning signal lines in the second embodiment.
FIG. 17 is a diagram illustrating the supply timings of selection / non-selection potentials to display signal lines and scanning signal lines in the third embodiment.
FIG. 18 is a diagram showing a circuit configuration of a display element in a fourth embodiment.
FIG. 19 shows scanning signal line selection / non-selection timing when charge is written in the fourth embodiment.
FIG. 20 shows selection / non-selection timings of scanning signal lines when charge is read in the fourth embodiment.
FIG. 21 is a diagram illustrating a charge writing state at the timing of T41 in FIG.
FIG. 22 is a diagram showing a charge write state at the timing of T42 in FIG. 19;
FIG. 23 is a diagram illustrating a charge writing state at the timing of T43 in FIG.
FIG. 24 is a diagram illustrating a charge writing state at the timing of T44 in FIG. 19;
FIG. 25 is a diagram showing a charge write state at the timing of T45 in FIG. 19;
FIG. 26 is a diagram illustrating a charge writing state at the timing of T46 in FIG.
FIG. 27 is a diagram illustrating a charge writing state at the timing of T47 in FIG. 19;
FIG. 28 is a diagram illustrating a charge writing state at the timing of T48 in FIG.
FIG. 29 is a diagram illustrating pixels from which charges are read in the fourth embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ...

Array substrate

2, 40 ... TFT array, 3 ... Display signal line, 4 ... Scan signal line, 5 ... Display signal line pad, 6 ... Scan signal line pad, 10 ... Array test | inspection apparatus, 11 ... Display signal line drive Sensing circuit, 12 ... scanning signal line drive circuit, 13 ... test probe, 14 ... test probe, 15 ... controller, Dm, Dm + 1 ... display signal line, Gn, Gn + 1, Gn + 2, Gn + 3, Gn + 4 ... scanning signal line, A , B, C, D, E, F, G, a, b, c ... pixels, M1, M2, M3 ... TFT

Claims

A plurality of display signal lines for supplying display signals, a plurality of scanning signal lines for supplying a scan signal, n (n is a positive integer) th scan signal line and / or n + 1 th scan signal from the scanning signal line Two or more pixels driven by the common display signal line and supplied with a display signal from the common display signal line, and the driving of the pixel by the scanning signal of the scanning signal line is controlled and the display signal of the display signal line is controlled. A switching element for controlling supply to the pixel, and an inspection method for an image display element,
In the image display element, one of the pixels has a first scanning signal from the (n + 1) th scanning signal line and a first scanning signal line from the (n + m) th scanning signal line (m is an integer not less than 2 and not more than the number of the pixels ). 2 is driven based on a scanning signal of 2, and at least another one of the pixels is driven by a scanning signal from the n + 1th scanning signal line,
The inspection of the image display element is performed by accumulating electric charge in the pixel, detecting the electric charge accumulated in the pixel after a predetermined time has elapsed, and determining the quality of the pixel with the detected electric charge amount,
Detection of the accumulation of the charge and the charge is performed by the switching element to supply a display signal of the display signal lines to said pixel,
The charge accumulation is
While the selection potential is supplied to the common display signal line, the selection potential for the switching element is supplied to the n + 1th scanning signal line and the n + mth scanning signal line, and then the n + 1th scanning signal line is supplied. A selection potential for the switching element is supplied to the signal line, a non-selection potential for the switching element is supplied to the n + m-th scanning signal line, and then the switching is applied to the n + 1-th scanning signal line and the n + m-th scanning signal line. An inspection method for an image display element, comprising supplying a non-selection potential to the element.

The detection of the charge is
A selection potential for the switching element is supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line, and then a non-selection potential for the switching element is supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. The selection potential for the switching element is supplied to the signal line, and then the non-selection potential for the switching element is supplied to the n + 1th scanning signal line and the n + mth scanning signal line. The inspection method of the image display element of description.

The potential supply for accumulating the charges is sequentially performed on the plurality of display signal lines, and the charge is sequentially detected on the plurality of display signal lines after a predetermined time has elapsed. Item 3. A method for inspecting an image display element according to Item 2.

The method for inspecting an image display element according to claim 1, wherein a charge amount detected from the predetermined pixel is compared with a normal charge amount for the predetermined pixel.

After the charge signal is accumulated and the charge is detected by supplying a first selection potential for the switching element to the display signal line,
2. The method for inspecting an image display element according to claim 1, wherein a second selection potential for the switching element is supplied to the display signal line to accumulate the charge and detect the charge.

After simultaneously supplying a non-selection potential to the switching element to the ( n + 1) th scanning signal line and the (n + m) th scanning signal line,
2. The image display element according to claim 1, wherein a non-selection potential for the switching element is simultaneously supplied to the n + 1th scanning signal line, and a selection potential for the switching element is simultaneously supplied to the n + mth scanning signal line. Inspection method.

A plurality of display signal lines for supplying display signals and a plurality of scanning signal lines for supplying scanning signals are arranged in a matrix to form an image display element, and display signals from the common display signal lines are supplied. In addition , for each of two or more pixels driven by the scanning signal from the scanning signal line, the display signal of the display signal line is controlled by on / off control of the switching element using the scanning signal of the scanning signal line. Is an inspection method of an image display element that supplies time-division,
A charge storage step of supplying a predetermined potential for storing charges to the display signal line and storing a predetermined charge in the pixel by supplying a selection potential and a non-selection potential for the switching element to the scanning signal line. When,
A charge detection step of detecting the charge accumulated in the pixel by supplying a selection potential and a non-selection potential to the switching element to the scanning signal line after a predetermined time has elapsed since the charge accumulation by the charge accumulation step. Prepared,
In the charge accumulation step, the scanning signal line to which the selection potential among the plurality of scanning signal lines is supplied precedes the other scanning signal lines positioned on the front side in the scanning direction of the plurality of scanning signal lines. A non-selection potential is supplied,
The method for inspecting an image display element, wherein the supply of the non-selection potential to the scanning signal line in the charge detection step is performed in an order opposite to the order in which the non-selection potential is supplied in the charge accumulation step.

The leakage of the predetermined charge from the pixel is prevented by setting the potential of the switching element to a non-selection potential between the accumulation of the predetermined charge and the detection of the charge. Item 8. The inspection method for an image display element according to Item 7.

The image display element is disposed between an nth (n is a positive integer) scanning signal line and an (n + 1) th scanning signal line, and a first display signal is supplied from a common display signal line. A first switching element including a pixel and a second pixel, a first switching element disposed between the common display signal line and the first pixel, and having a gate electrode for controlling supply of the display signal; A gate electrode connected to the (n + 1) th scanning signal line, and an (n + 2) th scanning signal line located in a later stage in the scanning direction than the gate electrode of the first switching element and the (n + 1) th scanning signal line; A second switching element disposed between the second switching element and a third switching element connected to a predetermined display signal line and controlling the supply of the display signal to the second pixel,
In the charge accumulation step, charge is accumulated in the first pixel by supplying a selection potential to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line, and then the (n + 1) th scanning signal line. , A non-selection potential is supplied to the (n + 2) th scanning signal line, and a non-selection potential is supplied to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line. The image display device inspection method according to claim 7, wherein the image display device inspection method is performed.

The detection of the charge from the first pixel in the charge detection step is:
A selection potential is supplied to the (n + 1) th scanning signal line and the (n + 2) th scanning signal line. Next, a non-selection potential is supplied to the (n + 1) th scanning signal line, and to the (n + 2) th scanning signal line. 10. The image display element according to claim 9, wherein a selection potential is supplied, and further, a non-selection potential is supplied to the n + 1th scanning signal line and the n + 2th scanning signal line. Inspection method.

The image display element is:
A third pixel disposed between the (n + 1) th scanning signal line and the (n + 2) th scanning signal line and supplied with a display signal from the common display signal line; and the common display signal line; A fourth switching element disposed between the third pixel and a gate electrode of which is connected to the n + 2 th scanning signal line,
11. The image according to claim 10, wherein the charge detected in the charge detection step is a sum of a charge accumulated in the first pixel and a charge accumulated in the third pixel. Display element inspection method.

The image display element is disposed between an nth (n is a positive integer less than or equal to N) scanning signal line and an (n + 1) th scanning signal line, and a display signal is supplied from a common display signal line. The first pixel, the second pixel, and the third pixel, and the scanning signal from the n + 3th scanning signal line that controls the supply of the display signal from the common display signal line to the first pixel. And the second switching element driven by the scanning signal from the (n + 1) th scanning signal line and controlling on / off of the first switching element. A third switching element that controls the supply of a display signal from a display signal line to the second pixel and is driven by a scanning signal from the n + 1-th scanning signal line; Display of Is controlled by the fourth switching element driven by the scanning signal from the (n + 2) th scanning signal line and driven by the scanning signal from the (n + 2) th scanning signal line. And a fifth switching element for controlling on / off of the fourth switching element,
In the charge accumulation step, charge accumulation in the first pixel is as follows:
Supplying a selection potential to the (n + 1) th scanning signal line, the (n + 2) th scanning signal line, and the (n + 3) th scanning signal line;
Next, a selection potential is supplied simultaneously to the (n + 1) th scanning signal line and the (n + 2) th or (n + 3) th scanning signal line, and a non-selection potential is supplied to the (n + 3) th or (n + 2) th scanning signal line.
Next, a selection potential is simultaneously supplied to the (n + 1) th scanning signal line, and a non-selection potential is simultaneously supplied to the (n + 2) th scanning signal line and the (n + 3) th scanning signal line.
The image according to claim 7, further comprising supplying a non-selection potential to the n + 1 th scanning signal line, the n + 2 th scanning signal line, and the n + 3 th scanning signal line. Display element inspection method.

The detection of the charge from the first pixel in the charge detection step is:
Supplying a selection potential to the (n + 1) th scanning signal line, the (n + 2) th scanning signal line, and the (n + 3) th scanning signal line;
Next, a non-selection potential is supplied to the (n + 1) th scanning signal line, a selection potential is supplied to the (n + 2) th scanning signal line and the (n + 3) th scanning signal line,
Next, a non-selection potential is supplied to the (n + 1) th scanning signal line and the (n + 2) th or (n + 3) th scanning signal line, and a selection potential is supplied to the (n + 3) th or (n + 2) th scanning signal line,
13. The image display element inspection according to claim 12, further comprising supplying a non-selection potential to the n + 1 th scanning signal line, the n + 2 th scanning and the n + 3 th scanning signal line. Method.

A plurality of display signal lines for supplying display signals, a plurality of scanning signal lines for supplying a scan signal, n (n is a positive integer) th scan signal line and / or n + 1 th scan signal from the scanning signal line Two or more pixels driven by the common display signal line and supplied with a display signal from the common display signal line, and the driving of the pixel by the scanning signal of the scanning signal line is controlled and the display signal of the display signal line is controlled. A switching element for controlling supply to the pixel, wherein one of the pixels includes a first scanning signal from the (n + 1) th scanning signal line and n + m (m is 2 or more and the number of the pixels or less) integer) th based on the second scanning signal from the scanning signal line is driven, at least the image display device and the other one is driven by a scanning signal from the n + 1 th scan signal line of the pixel Accumulating a predetermined charge to the serial pixel, and there is provided an inspection apparatus for detecting the accumulated electric charge,
First potential supply means for supplying a predetermined potential for accumulating the charge in the display signal line;
Second potential supply means for supplying the scanning signal line with a selection potential and a non-selection potential for the switching element in a predetermined order;
The second potential supply means simultaneously supplies a selection potential to the (n + 1) th scanning signal line and the (n + m) th scanning signal line when the electric charge is accumulated, and then selects a selection potential to the (n + 1) th scanning signal line. Are simultaneously supplied to the n + m-th scanning signal line, and then simultaneously supplied with the non-selection potential to the n + 1-th scanning signal line and the n + m-th scanning signal line. At the time of charge detection, a selection potential is simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line, and then a non-selection potential is applied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line. And a non-selection potential are simultaneously supplied to the (n + 1) th scanning signal line and the (n + m) th scanning signal line.