JP3745283B2

JP3745283B2 - Nonvolatile semiconductor memory

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Publication number: JP3745283B2
Application number: JP2002017144A
Authority: JP
Inventors: 亮隆木藤
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2002-01-25
Filing date: 2002-01-25
Publication date: 2006-02-15
Anticipated expiration: 2022-01-25
Also published as: JP2003223793A

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリに関し、特に、プログラム電圧を発生する昇圧回路を内蔵した不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ、フラッシュメモリなどの不揮発性半導体メモリでは、メモリセルはゲートと半導体基板表面との間にフローティングゲートを備えたセルトランジスタからなり、フローティングゲート中の電荷量を変化させてセルトランジスタのしきい値電圧を変化させることによりデータを記憶する。メモリセルへの“１”データの書込は、例えば、ゲート電圧Ｖｇ＝９Ｖ、ドレイン電圧Ｖｄ＝５Ｖ、ソース電圧＝０Ｖ（接地電位）とすることにより、ソースからドレインへ移動する電子をフローティングゲートに取り込んでセルトランジスタのしきい値電圧を高くすることで行われる。図１０（ａ）は、“１”データの書込時におけるセルトランジスタのドレイン電流の時間変化およびセルトランジスタのしきい値電圧の時間変化を示す図である。“１”データの書込時にはセルトランジスタのドレイン電流は数百μＡまで一旦上昇したのち、フローティングゲートへの電子の注入によりしきい値電圧が増大しドレイン電流が減少する。
【０００３】
ＥＥＰＲＯＭ，フラッシュメモリなどの不揮発性半導体メモリでは、このようなメモリセルがアレイ状に設けられ、外部からのアドレスにより選択されたメモリセルにデータの書込または読み出しが行われる。最近の不揮発性半導体メモリでは、書込時にセルトランジスタのドレインおよびゲートに高電圧を供給するためのプログラム電源（Ｖｐｐ電源）電圧を発生する昇圧回路を内蔵することが一般的となっている。図１０（ｂ）は、昇圧回路の一例の回路図である。周期信号ＰＡと、これと逆相の信号ＰＢとにより、外部から供給された電源電圧ＶＣＣを昇圧してＶｐｐ電源電圧を発生する。昇圧回路の電流供給能力は、ＰＡおよびＰＢの周波数と押し上げ用容量の容量値とに依存する。しかしながら、周波数をあげるためにはチャネル幅の大きいＭＯＳトランジスタを必要とし、容量値を増大させるためには押し上げ用容量のサイズを大きくする必要があるため、電流供給能力の大きな昇圧回路は占有面積が著しく大きなものとなる。昇圧回路を実用的なサイズとすると、入出力ビットが多ビット構成の不揮発性半導体メモリでは、書込時のプログラム電源（Ｖｐｐ電源）電流Ｉｐｐが昇圧回路の電流供給能力を超えてＶｐｐ電源電圧の低下を引き起こし、書込不良につながる場合が生じる。このため、例えば１ワードが１６ビット構成のフラッシュメモリでは、同時に書込するビット数を４ビットとし、４回の書込で１ワード（１６ビット）を書き込む分割書込技術が使用されている。例えば１個のセルトランジスタにデータ“１”を書き込むときに流れるドレイン電流の最大値が２５０μＡであるとすれば、１６ビット一括書込におけるＶｐｐ電源電流Ｉｐｐは０．２５ｍＡ×１６＝４ｍＡとなり、セルトランジスタの書込特性のばらつきを考慮すると昇圧回路の電流供給能力はさらに２倍の８ｍＡ程度必要であり、不揮発性半導体メモリに昇圧回路を内蔵することが困難となる。これに対して、４ビットずつの分割書込とした場合には、Ｖｐｐ電源電流Ｉｐｐは０．２５ｍＡ×４＝１ｍＡとなり、セルトランジスタの書込特性のばらつきを考慮しても昇圧回路の電流供給能力が２ｍＡ程度であればよいので、昇圧回路を不揮発性半導体メモリに内蔵することが可能である。
【０００４】
【発明が解決しようとする課題】
しかしながら、この第１の従来例の分割書込技術では、書込時間が増大するという新たな問題が生じる。１６ビットを一括して書き込みできる場合に例えば２μＳで書込を完了するとすれば、４ビットずつの分割書込では２μＳ×４＝８μＳの書込時間が必要となる。
【０００５】
書込時間を短縮する第２の従来技術が特開平１１−２６００８４号公報に開示されている。図１１（ａ）は、第２の従来技術を用いた不揮発性半導体メモリのブロック図である。なお、図１１（ａ）では、簡潔を優先して読出系を省略し書込系のみを示している。フラッシュメモリ部５１においてＸデコーダおよびＹデコーダに入力されるアドレス信号（図では省略）によりメモリセルアレイ内のメモリセルが選択される。書込時には、昇圧回路５２からフラッシュメモリ部５１に供給されるＶｐｐ電源電流ＩｐｐをＩｐｐ測定回路５３により測定する。Ｉｐｐ測定回路５３の測定値は、書込開始により急激に増大したのちにメモリセルのしきい値電圧増大にともなって減少する。測定値が判定電流値設定回路５６に予め設定している電流値よりも小さくなるとパルス停止判定回路５５がこれを検出し、書込回路５４の書込動作を停止させる。この第２の従来技術では、Ｉｐｐ電流値の変化によりしきい値電圧の変化を間接的に測定し、メモリセルが実用的なしきい値電圧にまで書き込まれたことを検出して書込を終了するので、書込時間が一定ではなく、選択されたメモリセル毎に必要最小限の書込時間で書込が行われる。
【０００６】
第２の従来技術は書込時間の短縮に有効であるが、昇圧回路が大きなＶｐｐ電源電流Ｉｐｐを供給しなければならない点では改善されていない。第２の従来技術を第１の従来技術と組み合わせることにより、昇圧回路の電流供給の負担を低減し書込時間を短縮することができる。すなわち、図１１（ｂ）に示すように４ビットずつ分割書込した場合には、４ビット同時書込の平均的な書込時間ＴＡ＝１μＳとすると１ワード（１６ビット）の書込時間を４μＳに高速化でき、昇圧回路の電流供給能力も２ｍＡに削減することができる。
【０００７】
書込時間と昇圧回路の電流供給の負担とを改善する第３の従来技術として特開平１１−１７６１７９号公報に記載の技術がある。図１２は、第３の従来技術のブロック図である。１６ビット入出力構成のフラッシュメモリ部６１には昇圧回路６２から入出力ビット毎に設けられた書込回路６３−０〜６３−１５を通してＶｐｐ電源源流Ｉｐｐが供給される。書込時間制御回路６４は、書込回路６３−０〜６３−１５を一定時間ずつずらしながら順次書込動作状態にいれる。図１２（ｂ）は、第３の従来技術による書込における電流を示した図である。Ｉｐ０〜Ｉｐ１はそれぞれの書込回路の電流を示し、Ｉｐｐはこれらの総和のＶｐｐ電源電流を示す。各書込回路の書込が一定時間ずつずれて実行されるのでＩｐｐのピーク値が低減されるため、昇圧回路の電流供給能力を削減することが可能となる。例えば、１ビットあたりの書込時間が２μＳで、ビット毎に０．２μＳずつずらして書き込みを行うとすれば書込時間は１６ビットで０．２μＳ×１５＋２μＳ＝５μＳとなる。昇圧回路の電流供給能力は、Ｉｐ５，Ｉｐ７のようなメモリセルの特性ばらつきも考慮してＩｐ０，Ｉｐ１などの平均的な特性（２５０μＡ）の４倍程度でよいとすれば１ｍＡとなる。
【０００８】
以上のように、不揮発性半導体メモリに第１の従来技術と第２の従来技術とを組み合わせて適用することにより、または、不揮発性半導体メモリに第３の従来技術を適用することにより、昇圧回路の電流供給の負担が小さく、且つ、書込時間が短縮された不揮発性半導体メモリを得ることができる。
【０００９】
しかしながら、マイクロコンピュータの命令の１ワードが１６ビットから３２ビット、６４ビットと多ビット化するにつれて不揮発性半導体メモリの入出力ビットも多ビットとなることは必然の流れであり、第１の従来技術と第２の従来技術とを組み合わせや第３の従来技術で実現できるレベルよりもさらに昇圧回路の電流供給の負担を低減することが必要となる。
【００１０】
本発明の目的は、第１の従来技術と第２の従来技術との組み合わせや第３の従来技術とほぼ同等の実用的な書込時間を維持しつつ第１の従来技術と第２の従来技術とを組み合わせや第３の従来技術で実現できるレベルよりもさらに昇圧回路の電流供給の負担を低減することができ、多ビット化したときにも昇圧回路の占有面積増大を抑制することが可能な不揮発性半導体メモリを提供することにある。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体メモリは、プログラム電源電圧を生成する昇圧回路と複数入出力ビット構成の不揮発性メモリ部とを有する不揮発性半導体メモリにおいて、前記昇圧回路が前記不揮発性メモリ部に供給するプログラム電源電流を監視し、プログラム電源電流が予め設定されたリファレンス電流値未満のときには前記複数入出力ビットのそれぞれに対応して設けられた書き込み回路の書込動作を所定の時間間隔で順次始動させ、プログラム電源電流がリファレンス電流値以上のときには再度プログラム電源電流がリファレンス電流値未満に減少するまでの期間次のビットに対応する書き込み回路の始動を停止する手段を備えて構成される。
【００１２】
また、本発明の不揮発性半導体メモリは、プログラム電源電圧を生成する昇圧回路と入出力がｎ（ｎ≧４の整数）ビット構成の不揮発性メモリ部とを有する不揮発性半導体メモリにおいて、前記昇圧回路が供給するプログラム電源電流を監視し予め設定されたリファレンス電流値以上である期間には検知信号をアクティブレベルとして出力する電流検知回路と、書込開始信号を入力して書込制御を開始し前記検知信号がインアクティブレベルのときにはｎ個の入出力ビットのそれぞれに対応する書込信号を所定の時間間隔で順次アクティブレベルとして出力し、前記検知信号がアクティブレベルのときには次の書込信号の出力を停止する書込制御回路と、ｎ個の入出力ビットに対応して設けられそれぞれに対応する書込信号のアクティブレベルを入力したときに書込動作を開始するｎ個の書込回路と、を備えて構成してもよい。
【００１３】
さらに、書込制御回路を、書込開始信号を入力して書込制御を開始しｎ個の入出力ビットに対応する書込信号のうち予め決められた減数値ｍ（ｍ≧２の整数）の個数の書込信号については書込制御の開始と同時にアクティブレベルとして出力し残りの（ｎ−ｍ）個の入出力ビットに対応する書込信号については前記検知信号がインアクティブレベルのときには入出力ビットのそれぞれに対応する書込信号を所定の時間間隔で順次アクティブレベルとして出力し、前記検知信号がアクティブレベルのときには次の書込信号の出力を停止しするように構成してもよい。
【００１４】
さらにまた、書込制御回路を、書込開始信号を入力して書込制御を開始し前記検知信号がインアクティブレベルのときにはｎ個の入出力ビットのそれぞれに対応する書込信号のうち入力データがメモリセルを高しきい値電圧状態に書き込むデータ値であるビットに対応する書込信号のみを選択し所定の時間以上の時間間隔で順次アクティブレベルとして出力し、前記検知信号がアクティブレベルのときには次の書込信号の出力を停止するように構成してもよい。
【００１５】
さらにまた、書込回路を、ｎ個の入出力ビットに対応して設けられ所定の同時書込ビット数ｐ（ｐ≧２の整数）以下の複数のグループにグループ化してそれぞれのグループに対応する書込信号のアクティブレベルを入力したときに書込動作を開始するようにし、書込制御回路を、書込開始信号を入力して書込制御を開始し、複数の書込回路グループに対し前記検知信号がインアクティブレベルのときには前記複数の書込回路グループのそれぞれに対応する書込信号を所定の時間間隔で順次アクティブレベルとして出力し、前記検知信号がアクティブレベルのときには次の書込信号の出力を停止するように構成してもよい。
【００１６】
【発明の実施の形態】
次に、本発明について図面を参照して詳細に説明する。図１は、本発明の不揮発性半導体メモリの第１実施形態のブロック図である。不揮発性半導体メモリは、入出力ビットが１６ビット構成のフラッシュメモリ部１と、昇圧回路２と、電流検知回路３と、入出力ビットと同数の書込回路４−０〜４−１５と、書込制御回路と、タイマ６と、発振器７とを有している。なお、図１では、簡潔を優先して読出系を省略し書込系のみを示している。
【００１７】
フラッシュメモリ部１は、１６の入出力ビットのそれぞれに対応する下位メモリセルアレイＢ０〜Ｂ１５を含むメモリセルアレイと、デジットラインを選択するＹデコーダおよびＹセレクタと、ワードラインを選択するＸデコーダとを備えている。アドレス信号により、１本のワードラインと各下位メモリセルアレイ内で１本ずつ計１６本のデジットラインとが選択され、選択されたワードラインと選択されたデジットラインとに接続された１６個のメモリセルがメモリセルアレイ内で選択される。
【００１８】
書込回路４−０〜４−１５のそれぞれは、書込時において、対応する入力データＤ［０］〜Ｄ［１５］のデータ値が所定の値“１”であるときに、フラッシュメモリ部１の各下位メモリセルアレイの選択されたデジットラインにＶｐｐ電源電圧を供給する。
【００１９】
昇圧回路２は、書込時にＶｐｐ電源電圧を生成してフラッシュメモリ部１および書込回路４−０〜４−１５に供給する。
【００２０】
電流検知回路３は、昇圧回路が供給するＶｐｐ電源電流Ｉｐｐの電流値を監視し、リファレンス電流値Ｉｒｅｆ以上になった場合にこれを検知して検知信号ＤＴＣＴをアクティブレベルとして出力する。
【００２１】
書込制御回路５は、クロック信号ＣＬＫに同期して書込開始信号ＷＳＴのアクティブレベルを検出して書込制御を開始し、検知信号ＤＴＣＴがインアクティブレベルのときには１６の入出力ビットに対応する書込信号ＷＴ［１５］〜ＷＴ［０］を順次に所定の時間間隔でアクティブレベルとして出力し、検知信号ＤＴＣＴがアクティブレベルのときには書込信号の出力を停止し、タイムアップ信号ＴＭ［ｉ］（ｉは０，１…１５）のアクティブレベルを入力したときには対応する書込信号ＷＴ［ｉ］をインアクティブレベルとする。
【００２２】
タイマ６は、書込信号ＷＴ［１５］〜ＷＴ［０］のそれぞれに対応する内部タイマ回路を備え、書込信号ＷＴ［ｉ］のアクティブレベルを入力すると対応する内部タイマ回路がクロック信号ＣＬＫの計数を開始するとともにタイムアップ信号ＴＭ［ｉ］をインアクティブレベルとして出力し、所定のクロック数の計数を完了するとタイムアップ信号ＴＭ［ｉ］をインアクティブレベルとして出力する。発振器７は、クロック信号ＣＬＫを生成して出力する。
【００２３】
図２は、第１実施形態における書込制御回路５の内部ブロックを示す図である。書込制御回路５は、カウントパルス生成回路１１と、カウンタ１２と、書込信号生成回路１３とを有している。
【００２４】
カウントパルス生成回路１１は、電流検知回路１からの検知信号ＤＴＣＴがインアクティブレベルであるローレベルのときに、クロック信号ＣＬＫに同期したカウントパルスＣＰを出力し、検知信号ＤＴＣＴがアクティブレベルであるハイレベルの期間にはカウントパルスＣＰの生成を停止する。カウンタ１２は、書込開始信号ＷＳＴを入力したのちに最初のカウントパルスを入力するとカウント値ＣＮＴの初期値が設定され、カウントパルスＣＰを入力する毎に１ずつカウントダウンするとともにカウント値ＣＮＴを出力する。書込信号生成回路１３は、カウント値ＣＮＴを入力する毎にカウント値ＣＮＴ（ｉ）に対応する書込信号ＷＴ［ｉ］をアクティブレベルであるハイレベルとして出力し、タイマ６からのタイムアップ信号ＴＭ［ｉ］がアクティブレベルのハイレベルになると書込信号ＷＴ［ｉ］をインアクティブレベルであるローレベルにする。
【００２５】
本発明では、電流検知回路３は、昇圧回路２から書込回路４−０〜４−１５およびフラッシュメモリ部１へ流れるＶｐｐ電源電流Ｉｐｐを監視し、Ｖｐｐ電源電流Ｉｐｐが予め設定されたリファレンス電流値Ｉｒｅｆ以上になると検知信号ＤＴＣＴをアクティブレベルであるハイレベルにする。
【００２６】
検知信号ＤＴＣＴがインアクティブレベルのローレベルであるとき（すなわちＶｐｐ電源電流Ｉｐｐがリファレンス電流Ｉｒｅｆ未満のとき）には、書込制御回路５内のカウントパルス生成回路１１は、クロック信号ＣＬＫに同期したカウントパルスＣＰを生成してカウンタ１２へ出力し、カウンタ１２ではカウントパルスＣＰを入力する毎にカウント値ＣＮＴを１だけ減算してカウント値ＣＮＴを更新し書込信号生成回路１３へ出力する。書込信号生成回路１３は入力されたカウント値ＣＮＴ（ｉ）に対応する書込信号ＷＴ［ｉ］をアクティブレベルのハイレベルとして書込回路４−ｉへ出力する。例えば、カウント値ＣＮＴ（１５）が入力されると書込信号ＷＴ［１５］がハイレベルとなる。次にカウント値ＣＮＴ（１４）が入力されると書込信号ＷＴ［１４］がハイレベルとなる。書込信号ＷＴ［ｉ］のハイレベルへの変化により書込回路４−ｉが書込動作を開始する。
【００２７】
タイマ６では、書込信号ＷＴ［ｉ］がハイレベルとなった時点で対応する内部タイマ回路が時間の計測を始め、所定の書込時間（例えば２μＳ）経ったところで対応するタイムアップ信号ＴＭ［ｉ］をアクティブレベルのハイレベルとして書込信号生成回路１６へと出力する。書込信号生成回路１３はタイムアップ信号ＴＭ［ｉ］を入力し、対応する書込信号ＷＴ［ｉ］をインアクティブレベルのローレベルに変化させる。書込信号ＷＴ［ｉ］のローレベルへの変化により書込回路４−ｉは書込動作を終了する。
【００２８】
検知信号ＤＴＣＴがアクティブレベルのハイレベルであるとき（すなわちＶｐｐ電源電流Ｉｐｐがリファレンス電流Ｉｒｅｆ以上のとき）には、カウントパルス生成回路１１は、検知信号ＤＴＣＴが再度ローレベルになるまでの間、カウントパルスＣＰの生成を停止する。カウントパルスＣＰの生成停止によりカウンタ１２もカウント動作を停止し、書込信号生成回路１３は次の書込信号の生成を停止する。例えば、書込信号ＷＴ［１２］がハイレベルになり書込回路４−１２の書込動作が始動したときにＶｐｐ電源電流Ｉｐｐがリファレンス電流値以上に増大した場合には、検知信号ＤＴＣＴがハイレベルとなってカウントパルスＣＰの生成が停止し、カウンタ１２はカウント値ＣＮＴ（１２）でカウントダウンを停止するので、書込信号生成回路１３は書込信号ＷＴ［１１］以降の書込信号の生成を一時停止する。書込信号の生成停止により書込回路が新たに動作することがないのでＶｐｐ電源電流Ｉｐｐが減少し、Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値Ｉｒｅｆ未満になると検知信号ＤＴＣＴがローレベルとなってカウントパルスの生成が再開され、書込信号生成回路１３は書込信号ＷＴ［１１］以降の書込信号の生成を再開する。
【００２９】
図３は、第１実施形態の動作タイミング図である。図１，図２および図３を参照して第１実施形態の動作を説明する。
【００３０】
フラッシュメモリ部１において、まず、アドレス信号によりＸデコーダ，Ｙセレクタを通してメモリセルアレイ内のメモリセルが選択される。メモリセルは１６ビットの入出力ビットのそれぞれに対応して各下位メモリセルアレイ毎に１個ずつ計１６個が選択され、選択されたメモリセルの端子へ電位を供給する準備がなされる。
【００３１】
次に、昇圧回路２により昇圧されたＶｐｐ電源電圧が電流検知回路３を介して書込回路４−０〜４−１５に供給され、Ｘデコーダにより選択されたワードラインにはワード電圧Ｖｇが供給される。この時点では電流検知回路１を通して流れるＶｐｐ電源電流Ｉｐｐが小さいため、検知信号ＤＴＣＴはローレベルとして出力される。検知信号ＤＴＣＴがローレベルであるので、カウントパルス生成回路１１はＣＬＫに同期したカウントパルスＣＰをカウンタ１２へ出力する。書込制御回路５に書込開始信号ＷＳＴが入力されたのちに生成された最初のカウントパルスＣＰを入力すると、カウンタ１２には初期値としてカウント値ＣＮＴ（１５）が設定されるとともにカウント値ＣＮＴ（１５）を書き込み信号生成回路１３に出力する。書込信号生成回路１３は入力されたカウント値ＣＮＴ（１５）に対応した書込信号ＷＴ［１５］を書込回路４−１５へ出力し書込動作を始動させる。同時に、書込信号生成回路１３は書込信号ＷＴ［１５］をタイマ６に送り、タイマ６では書込時間の計測が始まりタイムアップ信号ＴＭ［１５］がローレベルとなる。
【００３２】
同様にして、カウントパルス生成回路１１から２番目のカウントパルスＣＰが出力されるとカウンタ１２が１だけカウントダウンしてカウント値ＣＮＴ（１４）となり、書込信号生成回路１３は入力されたカウント値ＣＮＴ（１４）に対応した書込信号ＷＴ［１４］を書込回路４−１４へ出力し書込動作を始動させる。同時に、書込信号生成回路１３は書込信号ＷＴ［１４］をタイマ６に送り、タイマ６では書込時間の計測が始まりタイムアップ信号ＴＭ［１４］がローレベルとなる。カウントパルス生成回路１１から３番目のカウントパルスＣＰが出力されたときも同様で、カウンタ１２はカウント値ＣＮＴ（１３）を出力し、書込信号生成回路１３は書込信号ＷＴ［１３］を出力し、書込回路４−１３が書込動作を開始し、タイマ６では書込時間の計測が始まりタイムアップ信号ＴＭ［１３］がローレベルとなる。
【００３３】
Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値未満である限りカウントパルスはカウントパルス生成回路１１によりクロック信号ＣＬＫに同期して一定の周期で出力されるので、このように書込信号ＷＴ［１５］，ＷＴ［１４］，ＷＴ［１３］は一定の時間間隔で順次ハイレベルとして出力される。
【００３４】
次に、カウントパルス生成回路１１から４番目のカウントパルスＣＰが出力されると、カウンタ１２がカウント値ＣＮＴ（１２）となり、書込信号生成回路１３は入力されたカウント値ＣＮＴ（１２）に対応した書込信号ＷＴ［１２］を書込回路４−１２へ出力し書込動作を始動させる。同時に、書込信号生成回路１３は書込信号ＷＴ［１２］をタイマ６に送り、タイマ６では書込時間の計測が始まりタイムアップ信号ＴＭ［１２］がローレベルとなる。このとき、書込回路４−１２が書込動作を開始したことにより、Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値Ｉｒｅｆ以上となるので検知信号ＤＴＣＴはハイレベルとなり、カウントパルス生成回路１１はカウントパルスＣＰの生成を停止する。Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値Ｉｒｅｆ以上にあるあいだは、カウントパルス生成回路１１はカウントパルスＣＰの生成停止を継続する。
【００３５】
Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値Ｉｒｅｆ未満に減少して検知信号ＤＴＣＴがローレベルになると、カウントパルス生成回路１１から５番目のカウントパルスＣＰが出力され、カウンタ１２がカウント値ＣＮＴ（１１）となり、書込信号生成回路１３は入力されたカウント値ＣＮＴ（１１）に対応した書込信号ＷＴ［１１］を書込回路４−１１へ出力し書込動作を始動させる。同時に、書込信号生成回路１３は書込信号ＷＴ［１１］をタイマ６に送り、タイマ６では書込時間の計測が始まりタイムアップ信号ＴＭ［１１］がローレベルとなる。６番目のカウントパルス生成以降の動作については同様であるので説明を省略する。
【００３６】
なお、タイマ６は書込信号ＷＴ［１５］のハイレベルを入力すると対応する内部カウント回路の計時を開始するとともにタイムアップ信号ＴＭ［１５］をローレベルとして出力し所定の書込時間Ｔｗｒｉが経過したときにタイムアップ信号ＴＭ［１５］をハイレベルとして出力する。書込信号生成回路１３はタイムアップ信号ＴＭ［１５］のハイレベルを入力すると書込信号ＷＴ［１５］をローレベルに変化させて書込回路４−１５の書込動作を終了させる。書込信号ＷＴ［０］〜ＷＴ［１４］とタイムアップ信号ＴＭ［０］〜ＷＴ［１４］についても同様である。
【００３７】
図４は、第１実施形態の効果を説明する図であり、図１２（ａ）の第３の従来技術の効果を示す図１２（ｂ）に対応する図である。図中Ｉｐ０，ＩＰ１…ＩＰ１５はそれぞれ書込回路４−０，４−１…４−１５に流れる電流を示す。図４と図１２（ｂ）ではメモリセルの電流特性が同じとして図示している。図１２（ｂ）では時刻Ｔ６から時刻Ｔ９にかけて連続的にＶｐｐ電源電流Ｉｐｐが増大したレベルにあるので、昇圧回路にはこのレベルのＩｐｐを継続的に供給する能力が要求され、電流供給能力が満たされない場合にはＶｐｐ電源電圧が低下してセルトランジスタを十分に高いしきい値電圧に書き込みできなくなる。
【００３８】
これに対して図４では、Ｖｐｐ電源電流Ｉｐｐがリファレンス電流値Ｉｒｅｆ以上になると次のビットに対応する書込回路の始動を停止するので、Ｉｐｐが一時的に増大してＶｐｐ電源電圧が低下したとしても、次のビットの書込回路が始動するときにはＶｐｐは正常な電圧に回復できているためにセルトランジスタの書込不良の発生が防止される。第３の従来技術の場合と同様に１ビットの書込時間を２μＳとし、カウントパルスＣＰの周期を０．２μＳとすると、図４の場合の１ワード（１６ビット）の書込時間は０．２μＳ×１７＋２μＳ＝５．４μＳとなる。昇圧回路の電流供給能力は、Ｉｐ５，Ｉｐ７のようなメモリセルの特性ばらつきを考慮してもＩｐ０，Ｉｐ１などの平均的な特性（２５０μＡ）の約２倍に余裕をみて３倍程度とすれば十分であり７５０μＡ程度となる。リファレンス電流値Ｉｒｅｆは、平均的なＩｐｐ（例では５００μＡ）と昇圧回路の電流供給能力（例では７５０μＡ）の間の値に設定されることが望ましい。
【００３９】
前に述べたように、第１の従来技術と第２の従来技術とを組み合わせた場合には、４ビット当たりの平均的な書込時間を１μＳに短縮できたとして１６ビットの書込時間が４μＳとなり本実施形態に対して２６％短い時間で書込できるが、昇圧回路の電流供給能力が２ｍＡ程度必要であり、本実施形態の２．７倍となる。第３の従来技術では、１６ビットの書込時間が５μＳで本実施形態に対して８％短い時間で書込ができるが、昇圧回路の電流供給能力が１ｍＡ程度必要であり、本実施形態より３３％大きい。このように、本実施形態を適用した不揮発性半導体メモリでは、第１の従来技術と第２の従来技術との組み合わせや第３の従来技術に近い実用的な書込時間を維持しつつ第１の従来技術と第２の従来技術とを組み合わせや第３の従来技術で実現できるレベルよりもさらに昇圧回路の電流供給の負担を低減することができる。
【００４０】
次に、本発明の不揮発性半導体メモリの他の実施形態について説明する。図５は、第２実施形態における書込制御回路の内部ブロックを示す図である。第２実施形態では、書込の開始時に複数の書込回路を同時に始動する点が第１実施形態とは異なり、図１の書込制御回路５を書込制御回路５ａに置き換えて構成される。書込制御回路５ａは、クロック信号ＣＬＫに同期して書込開始信号ＷＳＴのアクティブレベルを検出して書込制御を開始し、１６ビットの入出力ビットに対応する書込信号ＷＴ［１５］〜ＷＴ［０］のうち予め決められた減数値ｍ（ｍ≧２の整数）の個数の書込信号ＷＴ［１５］〜ＷＴ［１５−ｍ＋１］については書込制御の開始と同時にアクティブレベルとして出力し、残りの書込信号ＷＴ［１５−ｍ］〜ＷＴ［０］については検知信号ＤＴＣＴがインアクティブレベルのときには順次所定の時間間隔でアクティブレベルとして出力し、検知信号ＤＴＣＴがアクティブレベルのときには書込信号の出力を停止し、タイムアップ信号ＴＭ［ｉ］のアクティブレベルを入力したときには対応する書込信号ＷＴ［ｉ］をインアクティブレベルとする。
【００４１】
図５を参照すると、第２実施形態の書込制御回路５ａは、カウントパルス生成回路１１と、カウンタ１２と、カウント値シフト回路２１と、開始時信号生成回路２２と、書込信号生成回路２３とを有して構成されている。
【００４２】
カウントパルス生成回路１１は、電流検知回路１からの検知信号ＤＴＣＴがインアクティブレベルであるローレベルのときに、クロック信号ＣＬＫに同期したカウントパルスＣＰを出力し、検知信号ＤＴＣＴがアクティブレベルであるハイレベルの期間にはカウントパルスＣＰの生成を停止する。カウンタ１２は、書込開始信号ＷＳＴを入力したのちに最初のカウントパルスＣＰを入力するとカウント値ＣＮＴの初期値が設定され、カウントパルスＣＰを入力する毎に１ずつカウントダウンするとともにカウント値ＣＮＴを出力する。カウント値シフト回路２１は、カウント値ＣＮＴを入力して予め決められた減数値ｍをカウント値ＣＮＴから減算してシフト済カウント値ＣＮＴＳとして出力する。開始信号生成回路２２は、書込開始信号ＷＳＴが入力されるとカウンタ１２に設定される初期値から数えて減数値ｍの個数の書込信号を同時にアクティブレベルのハイレベルとして出力し、対応するタイムアップ信号がアクティブレベルであるハイレベルになると前記減数値分の個数の書込信号を同時にローレベルとする。書込信号生成回路２３は、シフト済カウント値ＣＮＴＳを入力する毎にシフト済カウント値ＣＮＴＳ（ｉ）に対応する書込信号ＷＴ［ｉ］をアクティブレベルであるハイレベルとして出力し、タイマ６からのタイムアップ信号ＴＭ［ｉ］がアクティブレベルのハイレベルになると書込信号ＷＴ［ｉ］をインアクティブレベルであるローレベルにする。
【００４３】
図６は、減数値ｍ＝２として構成された第２実施形態の不揮発性半導体メモリの動作タイミング図である。以下、図１、図５および図６を参照して第２実施形態の動作を説明する。
【００４４】
書込開始信号ＷＳＴが入力されるとカウンタ１２の初期値（１５）から数えて減数値（２）分の書込信号ＷＴ［１５］，ＷＴ［１４］を同時にハイレベルとして出力し、書込回路４−１５，４−１４の書込動作を開始する。タイマ６は書込信号ＷＴ［１５］，ＷＴ［１４］のハイレベルを入力すると計時を開始するとともにタイムアップ信号ＴＭ［１５］，ＴＭ［１４］をローレベルとして出力する。次に、カウントパルス生成回路１１からカウントパルスＣＰが出力され、カウンタ１２にカウント値ＣＮＴ（１５）が実際に設定されて出力され、カウント値シフト回路２１により２だけ減算されてシフト済カウント値ＣＮＴＳ（１３）が出力される。書込制御回路２３は、シフト済カウント値ＣＮＴＳ（１３）を入力して、シフト済カウント値ＣＮＴＳ（１３）に対応する書込信号ＷＴ［１３］をハイレベルとして出力し、書込回路４−１３の書込動作を開始する。タイマ６は書込信号ＷＴ［１３］のハイレベルを入力すると計時を開始するとともにタイムアップ信号ＴＭ［１３］をローレベルとして出力する。
【００４５】
以降の動作は第１実施形態と同様であり、Ｖｐｐ電源電流Ｉｐｐがリファレンス電流Ｉｒｅｆ以上に増大すると検知信号ＤＴＣＴがハイレベルとなり、カウントパルス生成回路１１が検知信号ＤＴＣＴが再度ローレベルになるまでの間、カウントパルスＣＰの生成を停止する。開始信号生成回路２２は、タイマ６からのタイムアップ信号ＴＭ［１５］，ＴＭ［１４］のハイレベルを入力すると書込信号ＷＴ［１５］，ＷＴ［１４］を同時にローレベルにし、書込回路４−１５，４−１４の書込動作を終了させる。また、書込制御回路２３は、タイマ６からのタイムアップ信号ＴＭ［ｉ］のハイレベルを入力すると書込信号ＷＴ［ｉ］をローレベルとして書込回路４−ｉの書込動作を終了させる。
【００４６】
本実施形態では書込開始時に減数値分の個数の書込回路を同時に始動させるので、第１実施形態よりも書込時間を短縮できるという新たな効果が生じる。
【００４７】
図７は、本発明の不揮発性半導体メモリの第３実施形態のブロック図である。第３実施形態では、入力データが“１”でデータ“１”の書込が必要な入出力ビットに対応する書込回路のみを動作させる点が図１の第１実施形態とは異なり、第１実施形態における書込制御回路５に換えて入力データＤ［１５］〜Ｄ［０］をも入力する書込制御回路５ｂとしている。書込制御回路５ｂは、クロック信号ＣＬＫに同期して書込開始信号ＷＳＴのアクティブレベルを検出して書込制御を開始し、検知信号ＤＴＣＴがインアクティブレベルのときには１６ビットの入出力ビットに対応する書込信号ＷＴ［１５］〜ＷＴ［０］のうち入力データがデータ“１”であるビットに対応する書込信号ＷＴ［ｋ］のみを順次に所定の時間以上の時間間隔でアクティブレベルとして出力し、検知信号ＤＴＣＴがアクティブレベルのときには書込信号の出力を停止し、タイムアップ信号ＴＭ［ｋ］のアクティブレベルを入力したときには対応する書込信号ＷＴ［ｋ］をインアクティブレベルとする。
【００４８】
図８は、第３実施形態の書込制御回路５ｂの内部ブロックを示す図である。書込制御回路５ｂは、カウントパルス生成回路３１と、カウンタ１２と、書込カウント値判別回路３２と、書込制御回路１３とを有して構成されている。カウントパルス生成回路３１は、電流検知回路１からの検知信号ＤＴＣＴがインアクティブレベルであるローレベルのときに、クロック信号ＣＬＫに同期したカウントパルスＣＰを出力し、書込カウント値判別回路３２から次パルス生成要求信号ＮＰＲがアクティブレベルとして入力されたときには出力中のカウントパルスを中断してローレベルとした後に新規にクロック信号ＣＬＫに同期したカウントパルスＣＰを生成して出力する。またカウントパルス生成回路３１は、検知信号ＤＴＣＴがアクティブレベルであるハイレベルの期間にはカウントパルスＣＰの生成を停止する。カウンタ１２は、書込開始信号ＷＳＴを入力したのちに最初のカウントパルスＣＰを入力するとカウント値ＣＮＴの初期値が設定され、カウントパルスＣＰを入力する毎に１ずつカウントダウンするとともにカウント値ＣＮＴを出力する。書込カウント値判別回路３２は、入力データＤ［１５］〜Ｄ［０］とカウント値ＣＮＴとを入力し、カウント値ＣＮＴが書込を行わないデータ“０”の入出力ビットに対応するカウント値である場合には、次パルス生成要求信号ＮＷをアクティブレベルとしてカウントパルス生成回路３１へ出力する。書込カウント値判別回路３２は、カウント値ＣＮＴが書込を行うデータ“１”の入出力ビットに対応するカウント値である場合には、次パルス生成要求信号ＮＷをインアクティブレベルとするとともにカウント値ＣＮＴを書込カウント値ＣＮＴＣとして書込信号生成回路１３へ出力する。書込信号生成回路１３は、書込カウント値ＣＮＴＣを入力する毎に書込カウント値ＣＮＴＣ（ｋ）に対応する書込信号ＷＴ［ｋ］をアクティブレベルであるハイレベルとして出力し、タイマ６からのタイムアップ信号ＴＭ［ｋ］がアクティブレベルのハイレベルになると書込信号ＷＴ［ｋ］をインアクティブレベルであるローレベルにする。
【００４９】
第３実施形態の動作について説明する。書込制御回路５ｂ内の書込カウント値判別回路３２に入力データＤ［１５］〜Ｄ［０］が入力される。次に、カウンタ１２より順次カウントされたカウント値ＣＮＴが書込カウント値判別回路３２へ入力される。書込カウント値判別回路３２は、入力されたカウント値ＣＮＴと入力データＤ［１５］〜Ｄ［０］とを比較し、カウント値ＣＮＴがデータが“１”である入出力ビットに対応する値であれば書込カウント値ＣＮＴＣとして書込信号生成回路１３へ出力する。書込信号生成回路１３は入力された書込カウント値ＣＮＴＣ（ｋ）に対応する書込信号ＷＴ［ｋ］を出力する。
【００５０】
書込カウント値判別回路３２に入力されたカウント値ＣＮＴがデータが“０”である入出力ビットに対応する値であれば、書込カウント値判別回路３２は次パルス生成要求信号ＮＰＲをアクティブレベルとしてカウントパルス生成回路３１へ送り、カウントパルス生成回路３１は出力中のカウントパルスを中断して一旦ローレベルに戻した後に、新規にカウントパルスＣＰを生成してカウンタ１２へ出力する。カウンタ１２は、カウントパルスＣＰを入力してカウントダウンするので、書込カウント値判別回路３２に入力されたカウント値ＣＮＴがデータが“０”である入出力ビットに対応する値であった場合には、本来のカウントパルス生成タイミングまで待たずにすぐ次のクロックに同期してカウンタ１２がカウントダウンを行う。これにより、本実施形態では第１実施形態、第２実施形態と比較してさらに書込時間の短縮ができるという新たな効果を有する。本実施形態においてもＶｐｐ電源電流Ｉｐｐがリファレンス電流Ｉｒｅｆ以上に増大すると検知信号ＤＴＣＴがハイレベルとなり、カウントパルス生成回路１１は検知信号ＤＴＣＴが再度ローレベルになるまでの間、カウントパルスＣＰの生成を停止することは第１実施形態、第２実施形態と同様である。
【００５１】
図９は、本発明の不揮発性半導体メモリの第４実施形態のブロック図である。第４実施形態では１個の書込信号で複数（図９では２個）の書込回路を同時に始動する点が第１実施例とは異なり、第１実施例の書込制御回路５を書込制御回路５ｃに置き換えて構成される。書込制御回路５ｃは、クロック信号ＣＬＫに同期して書込開始信号ＷＳＴのアクティブレベルを検出して書込制御を開始し、１６の入出力ビットに対応する書込回路が分割されて構成されそれぞれが所定の同時書込ビット数ｐ（ｐ≧２の整数で、図９ではｐ＝２）以下の書込回路を含む複数の書込回路グループに対し、検知信号ＤＴＣＴがインアクティブレベルのときには書込回路グループに対応する書込信号ＷＴ［１４−１５］〜ＷＴ［０−１］を順次所定の時間間隔でアクティブレベルとして出力し、検知信号ＤＴＣＴがアクティブレベルのときには書込信号の出力を停止し、タイムアップ信号ＴＭ［ｉ−ｊ］のアクティブレベルを入力したときには対応する書込信号ＷＴ［ｉ−ｊ］をインアクティブレベルとする。
【００５２】
書込制御回路５ｃの内部ブロックは、図２の第１実施形態の書込制御回路５の内部ブロックとほぼ同様に構成でき、カウンタ１２のカウント値初期値を１５から７に変更し、書込信号生成回路１３が出力する書込信号をＷＴ［１４−１５］〜ＷＴ［０−１］の８本とし、タイマ６から入力するタイムアップ信号を書込信号をＷＴ［１４−１５］〜ＷＴ［０−１］に対応させてＴＭ［１４−１５］〜ＴＭ［０−１］の８本に変更することによって実現できる。
【００５３】
本実施形態の動作は、書込信号ＷＴ［ｉ−ｊ］がハイレベルに変化する毎にこれに対応する書込回路グループが含む２個の書込回路４−ｉ，４−ｊを同時に始動させる点のみが第１実施形態と異なる。他の動作は第１次形態と同様で、Ｖｐｐ電源電流Ｉｐｐがリファレンス電流Ｉｒｅｆ以上に増大すると検知信号ＤＴＣＴがハイレベルとなり、カウントパルス生成回路１１は検知信号ＤＴＣＴが再度ローレベルになるまでの間、カウントパルスＣＰの生成を停止する。
【００５４】
本実施形態では、ｐ個の書込回路を同時に始動して書込を行うので、不揮発性半導体メモリがｐ個の同時書込に必要なＶｐｐ電源電流Ｉｐｐを供給可能な昇圧回路を搭載している場合には第１実施形態、第２実施形態に比較して書込時間を短縮することが可能となる。
【００５５】
なお、以上の説明においては入力データＤ［１５］〜Ｄ［０］は外部入力データであるとして説明したが、例えばＥＣＣ（誤り訂正コード）を搭載した不揮発性半導体メモリにおける符号データのように内部生成された入力データであってもよい。
【００５６】
また、以上の説明では不揮発性半導体装置は１６ビットの入出力ビットを有するものとして説明したが、本発明はこれに限定されるものではなく、４ビット、８ビットまたは３２ビット等の２の累乗個の入出力ビットを有するものでもよく、さらにこれに加えてパリティビットやＥＣＣ符号ビットを余分に有する構成でも適用可能であるので、一般にｎ（ｎ≧４の整数）ビットの入出力ビットを有する半導体回路に適用可能である。
【００５７】
また、メモリセルに書込がなされてセルトランジスタのしきい値電圧が高くなった状態をデータ“１”の保持状態とし、消去がなされてセルトランジスタのしきい値電圧が低くなった状態をデータ“０”の保持状態として説明したが、これらは便宜的な定義であり、しきい値電圧の高低とデータの“１”，“０”との対応関係を逆にしてもよい。
【００５８】
また、書込開始信号ＷＳＴは、外部から入力される信号として説明したが、外部から書込コマンドが入力されこれをもとに不揮発性半導体メモリ内で生成した信号であってもよい。
【００５９】
また、書込制御回路５，５ａ，５ｂ，５ｃ内のカウンタ１２は、カウントパルスＣＰを入力する毎にカウントダウンするダウンカウンタとして説明したが、これに換えてカウントパルスＣＰを入力する毎にカウントアップするアップカウンタとしてもよい。この場合にはカウンタ１２の初期値を０とするので、書込信号ＷＴ［０］が最初にアクティブレベルとなり、カウントアップする毎にＷＴ［１］以降が順次アクティブレベルとなる。
【００６０】
【発明の効果】
以上に説明したように、本発明を適用した不揮発性半導体メモリでは、書込時に電流検知回路が昇圧回路から供給されるＶｐｐ電源電流Ｉｐｐを常時監視し、Ｉｐｐがリファレンス電流Ｉｒｅｆ以上に増大すると書込制御回路に検知信号をアクティブレベルとして送り、書込制御回路は検知信号がインアクティブレベルに戻るまで新たな書込信号の生成を停止するように動作する。これにより、第１の従来技術と第２の従来技術との組み合わせや第３の従来技術とほぼ同等の実用的な書込時間を維持しつつ第１の従来技術と第２の従来技術とを組み合わせや第３の従来技術で実現できるレベルよりもさらに昇圧回路の電流供給の負担を低減することができる。したがって、本発明を適用した不揮発性半導体メモリでは入出力ビットがさらに多ビット化したときにも昇圧回路の占有面積増大を抑制でき、小チップ面積で低コストとすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のブロック図である。
【図２】第１実施形態における書込制御回路の内部ブロックを示す図である。
【図３】第１実施形態の動作タイミング図である。
【図４】第１実施形態の効果を説明する図である。
【図５】第２実施形態における書込制御回路の内部ブロックを示す図である。
【図６】第２実施形態の動作タイミング図である。
【図７】第３実施形態のブロック図である。
【図８】第３実施形態の書込制御回路５の内部ブロックを示す図である。
【図９】第４実施形態のブロック図である。
【図１０】（ａ）は、“１”データの書込時におけるセルトランジスタのドレイン電流の時間変化およびセルトランジスタのしきい値電圧の時間変化を示す図であり、（ｂ）は、昇圧回路の一例の回路図である。
【図１１】（ａ）は、第２の従来技術を用いた不揮発性半導体メモリのブロック図であり、（ｂ）は、第２の従来技術と第１の従来技術とを組み合わせた場合のＶｐｐ電源電流を示す図である。
【図１２】（ａ）は、第３の従来技術のブロック図であり、（ｂ）は、第３の従来技術による書込における電流を示した図である。
【符号の説明】
１フラッシュメモリ部
２昇圧回路
３電流検知回路
４書込回路
５，５ａ，５ｂ，５ｃ書込制御回路
６タイマ
７発振器
１１，３１カウントパルス生成回路
１２カウンタ
１３，２３書込信号生成回路
２１カウント値シフト回路
２２開始時信号生成回路
３２書込カウント値判別回路
ＤＴＣＴ検知信号
ＷＴ書込信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory, and more particularly to a nonvolatile semiconductor memory including a booster circuit that generates a program voltage.
[0002]
[Prior art]
In a nonvolatile semiconductor memory such as an EEPROM or a flash memory, a memory cell is composed of a cell transistor having a floating gate between the gate and the surface of the semiconductor substrate, and the threshold value of the cell transistor is changed by changing the amount of charge in the floating gate. Data is stored by changing the voltage. For example, writing “1” data to the memory cell is performed by setting the gate voltage Vg = 9 V, the drain voltage Vd = 5 V, and the source voltage = 0 V (ground potential) to move electrons moving from the source to the drain to the floating gate. And the threshold voltage of the cell transistor is increased. FIG. 10A is a diagram showing the time change of the drain current of the cell transistor and the time change of the threshold voltage of the cell transistor when “1” data is written. When “1” data is written, the drain current of the cell transistor once rises to several hundred μA, and then the threshold voltage increases and the drain current decreases due to the injection of electrons into the floating gate.
[0003]
In a nonvolatile semiconductor memory such as an EEPROM or a flash memory, such memory cells are provided in an array, and data is written to or read from a memory cell selected by an external address. In recent nonvolatile semiconductor memories, it is common to incorporate a booster circuit that generates a program power supply (Vpp power supply) voltage for supplying a high voltage to the drain and gate of a cell transistor at the time of writing. FIG. 10B is a circuit diagram of an example of the booster circuit. The power supply voltage VCC supplied from the outside is boosted by the periodic signal PA and the signal PB of the opposite phase to generate the Vpp power supply voltage. The current supply capability of the booster circuit depends on the frequencies of PA and PB and the capacitance value of the boosting capacitor. However, in order to increase the frequency, a MOS transistor having a large channel width is required, and in order to increase the capacitance value, it is necessary to increase the size of the push-up capacitor. Remarkably large. Assuming that the booster circuit has a practical size, in a nonvolatile semiconductor memory having a multi-bit configuration of input / output bits, the program power supply (Vpp power supply) current Ipp at the time of writing exceeds the current supply capability of the booster circuit and the Vpp power supply voltage In some cases, this causes a drop and leads to a writing failure. For this reason, for example, in a flash memory in which one word consists of 16 bits, a divisional writing technique is used in which the number of bits to be simultaneously written is 4 bits and 1 word (16 bits) is written by four times of writing. For example, if the maximum value of the drain current that flows when data “1” is written to one cell transistor is 250 μA, the Vpp power supply current Ipp in 16-bit batch writing is 0.25 mA × 16 = 4 mA. Considering the variation in the write characteristics of the transistors, the current supply capability of the booster circuit is about twice that of 8 mA, and it is difficult to incorporate the booster circuit in the nonvolatile semiconductor memory. On the other hand, when divided writing is performed every 4 bits, the Vpp power supply current Ipp is 0.25 mA × 4 = 1 mA, and the current supply of the booster circuit is taken into consideration even when the variation in the write characteristics of the cell transistor is taken into consideration. Since the capacity is only required to be about 2 mA, the booster circuit can be incorporated in the nonvolatile semiconductor memory.
[0004]
[Problems to be solved by the invention]
However, in the divided writing technique of the first conventional example, a new problem that the writing time increases is caused. For example, if writing is completed in 2 μS when 16 bits can be written at once, a writing time of 2 μS × 4 = 8 μS is required in divided writing every 4 bits.
[0005]
A second prior art for shortening the writing time is disclosed in Japanese Patent Laid-Open No. 11-260084. FIG. 11A is a block diagram of a nonvolatile semiconductor memory using the second prior art. In FIG. 11 (a), the read system is omitted for the sake of brevity, and only the write system is shown. In the flash memory unit 51, a memory cell in the memory cell array is selected by an address signal (not shown) input to the X decoder and the Y decoder. At the time of writing, Vpp power supply current Ipp supplied from booster circuit 52 to flash memory unit 51 is measured by Ipp measurement circuit 53. The measured value of the Ipp measuring circuit 53 increases rapidly with the start of writing, and then decreases as the threshold voltage of the memory cell increases. When the measured value becomes smaller than the current value preset in the determination current value setting circuit 56, the pulse stop determination circuit 55 detects this and stops the writing operation of the writing circuit 54. In the second prior art, the change in threshold voltage is indirectly measured by the change in the Ipp current value, and it is detected that the memory cell has been written to a practical threshold voltage, and the writing is completed. Therefore, the writing time is not constant, and writing is performed with the minimum necessary writing time for each selected memory cell.
[0006]
The second prior art is effective for shortening the writing time, but it is not improved in that the booster circuit must supply a large Vpp power supply current Ipp. By combining the second prior art with the first prior art, it is possible to reduce the current supply burden of the booster circuit and shorten the writing time. That is, as shown in FIG. 11B, when 4 bits are divided and written, if the average writing time TA = 1 μS for simultaneous writing of 4 bits, the writing time of 1 word (16 bits) is reduced. The speed can be increased to 4 μS, and the current supply capability of the booster circuit can be reduced to 2 mA.
[0007]
Japanese Patent Laid-Open No. 11-176179 discloses a third conventional technique for improving the writing time and the burden of current supply of the booster circuit. FIG. 12 is a block diagram of the third prior art. The flash memory unit 61 having a 16-bit input / output configuration is supplied with the Vpp power source flow Ipp from the booster circuit 62 through the write circuits 63-0 to 63-15 provided for each input / output bit. The write time control circuit 64 sequentially enters the write operation state while shifting the write circuits 63-0 to 63-15 by a predetermined time. FIG. 12B is a diagram showing a current in writing according to the third prior art. Ip0 to Ip1 indicate currents of the respective write circuits, and Ipp indicates the total Vpp power supply current. Since the writing of each writing circuit is executed with a certain time lag, the peak value of Ipp is reduced, so that the current supply capability of the booster circuit can be reduced. For example, if the writing time per bit is 2 μS and writing is performed by shifting by 0.2 μS for each bit, the writing time is 16 bits and is 0.2 μS × 15 + 2 μS = 5 μS. The current supply capability of the booster circuit is 1 mA if it should be about four times the average characteristics (250 μA) such as Ip0 and Ip1 in consideration of the characteristics variation of memory cells such as Ip5 and Ip7.
[0008]
As described above, by applying the first conventional technique and the second conventional technique in combination to the nonvolatile semiconductor memory, or by applying the third conventional technique to the nonvolatile semiconductor memory, the booster circuit Thus, it is possible to obtain a nonvolatile semiconductor memory in which the burden of current supply is small and the writing time is shortened.
[0009]
However, as one word of instructions of a microcomputer increases from 16 bits to 32 bits and 64 bits, it is inevitable that the input / output bits of the nonvolatile semiconductor memory will also increase in number. It is necessary to further reduce the burden of current supply of the booster circuit than the level that can be realized by combining the second conventional technique and the third conventional technique.
[0010]
An object of the present invention is to provide a first conventional technique and a second conventional technique while maintaining a practical writing time substantially equal to the combination of the first conventional technique and the second conventional technique and the third conventional technique. The burden of boosting circuit current supply can be further reduced compared to the level that can be realized by combining the technology and the third prior art, and the increase in the occupied area of the boosting circuit can be suppressed even when the number of bits is increased. It is to provide a non-volatile semiconductor memory.
[0011]
[Means for Solving the Problems]
The nonvolatile semiconductor memory of the present invention is a nonvolatile semiconductor memory having a booster circuit for generating a program power supply voltage and a nonvolatile memory unit having a plurality of input / output bits, and the program supplied to the nonvolatile memory unit by the booster circuit The power supply current is monitored, and when the program power supply current is less than a preset reference current value, the write operation of the write circuit provided corresponding to each of the plurality of input / output bits is sequentially started at a predetermined time interval, When the program power supply current is equal to or higher than the reference current value, a means for stopping the start of the write circuit corresponding to the next bit during the period until the program power supply current decreases again below the reference current value is provided.
[0012]
The non-volatile semiconductor memory of the present invention is a non-volatile semiconductor memory having a booster circuit for generating a program power supply voltage and a non-volatile memory unit having an input / output of n (n ≧ 4 integer) bits. Monitors the program power supply current supplied by the current detection circuit and outputs a detection signal as an active level during a period that is equal to or higher than a preset reference current value, and inputs a write start signal to start write control. When the detection signal is at the inactive level, the write signal corresponding to each of the n input / output bits is sequentially output as the active level at a predetermined time interval, and when the detection signal is at the active level, the next write signal is output. And a write control circuit for stopping the active level of the write signal provided corresponding to each of the n input / output bits. The writing operation and the n writing circuit to start, may be configured with when you type.
[0013]
Further, the write control circuit inputs a write start signal to start the write control, and a predetermined decrement value m (an integer of m ≧ 2) among write signals corresponding to n input / output bits. The write signals of the same number are output as the active level simultaneously with the start of the write control, and the write signals corresponding to the remaining (nm) input / output bits are input when the detection signal is at the inactive level. A write signal corresponding to each of the output bits may be sequentially output as an active level at a predetermined time interval, and when the detection signal is at an active level, output of the next write signal may be stopped.
[0014]
Furthermore, the write control circuit inputs the write start signal to start the write control. When the detection signal is at the inactive level, the input data among the write signals corresponding to each of the n input / output bits. Selects only the write signal corresponding to the bit that is the data value to write the memory cell to the high threshold voltage state, and sequentially outputs it as an active level at a time interval of a predetermined time or more, and when the detection signal is at the active level The output of the next write signal may be stopped.
[0015]
Furthermore, the write circuits are provided corresponding to n input / output bits and are grouped into a plurality of groups equal to or less than a predetermined number of simultaneous write bits p (an integer of p ≧ 2) to correspond to each group. The write operation is started when the active level of the write signal is input, and the write control circuit starts the write control by inputting the write start signal. When the detection signal is at the inactive level, the write signal corresponding to each of the plurality of write circuit groups is sequentially output as the active level at a predetermined time interval, and when the detection signal is at the active level, the next write signal You may comprise so that an output may be stopped.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a first embodiment of a nonvolatile semiconductor memory of the present invention. The nonvolatile semiconductor memory includes a flash memory unit 1 having 16-bit input / output bits, a booster circuit 2, a current detection circuit 3, write circuits 4-0 to 4-15 as many as input / output bits, and a write circuit. A control circuit, a timer 6 and an oscillator 7. In FIG. 1, for simplicity, the read system is omitted and only the write system is shown.
[0017]
The flash memory unit 1 includes a memory cell array including lower memory cell arrays B0 to B15 corresponding to each of 16 input / output bits, a Y decoder and a Y selector for selecting a digit line, and an X decoder for selecting a word line. ing. A total of 16 digit lines, one word line and one in each lower memory cell array, are selected by the address signal, and 16 memories connected to the selected word line and the selected digit line. A cell is selected in the memory cell array.
[0018]
Each of the write circuits 4-0 to 4-15 has a flash memory portion when the data value of the corresponding input data D [0] to D [15] is a predetermined value “1” at the time of writing. The Vpp power supply voltage is supplied to the selected digit line of each of the lower memory cell arrays.
[0019]
Booster circuit 2 generates a Vpp power supply voltage during writing and supplies it to flash memory unit 1 and write circuits 4-0 to 4-15.
[0020]
The current detection circuit 3 monitors the current value of the Vpp power supply current Ipp supplied from the booster circuit, detects this when the current value exceeds the reference current value Iref, and outputs the detection signal DTCT as an active level.
[0021]
Write control circuit 5 detects the active level of write start signal WST in synchronization with clock signal CLK and starts write control. When detection signal DTCT is at the inactive level, it corresponds to 16 input / output bits. Write signals WT [15] to WT [0] are sequentially output as active levels at predetermined time intervals. When the detection signal DTCT is at the active level, the output of the write signal is stopped and the time-up signal TM [i] is output. When an active level (i is 0, 1... 15) is input, the corresponding write signal WT [i] is set to the inactive level.
[0022]
The timer 6 includes an internal timer circuit corresponding to each of the write signals WT [15] to WT [0]. When an active level of the write signal WT [i] is input, the corresponding internal timer circuit receives the clock signal CLK. When counting is started, the time-up signal TM [i] is output as an inactive level, and when the counting of a predetermined number of clocks is completed, the time-up signal TM [i] is output as an inactive level. The oscillator 7 generates and outputs a clock signal CLK.
[0023]
FIG. 2 is a diagram showing an internal block of the write control circuit 5 in the first embodiment. The write control circuit 5 includes a count pulse generation circuit 11, a counter 12, and a write signal generation circuit 13.
[0024]
The count pulse generation circuit 11 outputs a count pulse CP synchronized with the clock signal CLK when the detection signal DTCT from the current detection circuit 1 is at the inactive level, and the detection signal DTCT is at the active level. The generation of the count pulse CP is stopped during the level period. When the first count pulse is input after inputting the write start signal WST, the counter 12 sets the initial value of the count value CNT. The counter 12 counts down one by one and outputs the count value CNT each time the count pulse CP is input. . Each time the count value CNT is input, the write signal generation circuit 13 outputs the write signal WT [i] corresponding to the count value CNT (i) as a high level which is an active level, and a time-up signal from the timer 6 When TM [i] becomes the high level of the active level, the write signal WT [i] is set to the low level which is the inactive level.
[0025]
In the present invention, the current detection circuit 3 monitors the Vpp power supply current Ipp flowing from the booster circuit 2 to the write circuits 4-0 to 4-15 and the flash memory unit 1, and the Vpp power supply current Ipp is a preset reference current. When the value is equal to or greater than the value Iref, the detection signal DTCT is set to a high level which is an active level.
[0026]
When detection signal DTCT is at an inactive low level (that is, when Vpp power supply current Ipp is less than reference current Iref), count pulse generation circuit 11 in write control circuit 5 is synchronized with clock signal CLK. A count pulse CP is generated and output to the counter 12. The counter 12 decrements the count value CNT by 1 every time the count pulse CP is input, updates the count value CNT, and outputs it to the write signal generation circuit 13. The write signal generation circuit 13 outputs the write signal WT [i] corresponding to the input count value CNT (i) to the write circuit 4-i as an active level high level. For example, when the count value CNT (15) is input, the write signal WT [15] becomes high level. Next, when the count value CNT (14) is input, the write signal WT [14] becomes high level. The write circuit 4-i starts the write operation by the change of the write signal WT [i] to the high level.
[0027]
In the timer 6, when the write signal WT [i] becomes high level, the corresponding internal timer circuit starts measuring time, and when the predetermined write time (for example, 2 μS) has passed, the corresponding time-up signal TM [ i] is output to the write signal generation circuit 16 as an active high level. The write signal generation circuit 13 receives the time-up signal TM [i] and changes the corresponding write signal WT [i] to the inactive level low level. The write circuit 4-i ends the write operation due to the change of the write signal WT [i] to the low level.
[0028]
When detection signal DTCT is at the high level of the active level (that is, when Vpp power supply current Ipp is greater than or equal to reference current Iref), count pulse generation circuit 11 counts until detection signal DTCT goes low again. The generation of the pulse CP is stopped. When the generation of the count pulse CP is stopped, the counter 12 also stops the count operation, and the write signal generation circuit 13 stops generating the next write signal. For example, if Vpp power supply current Ipp increases to a reference current value or higher when write signal WT [12] goes high and the write operation of write circuit 4-12 starts, detection signal DTCT is high. Since the generation of the count pulse CP is stopped at the level, and the counter 12 stops counting down with the count value CNT (12), the write signal generation circuit 13 generates the write signal after the write signal WT [11]. Pause. Since the write circuit does not newly operate due to the stop of the generation of the write signal, the Vpp power supply current Ipp decreases, and when the Vpp power supply current Ipp becomes less than the reference current value Iref, the detection signal DTCT becomes low level and the count pulse Generation is resumed, and the write signal generation circuit 13 resumes the generation of the write signal after the write signal WT [11].
[0029]
FIG. 3 is an operation timing chart of the first embodiment. The operation of the first embodiment will be described with reference to FIGS.
[0030]
In the flash memory unit 1, first, a memory cell in a memory cell array is selected through an X decoder and a Y selector by an address signal. A total of 16 memory cells are selected for each lower memory cell array corresponding to each of the 16 input / output bits, and preparations are made to supply potential to the terminals of the selected memory cells.
[0031]
Next, the Vpp power supply voltage boosted by the booster circuit 2 is supplied to the write circuits 4-0 to 4-15 via the current detection circuit 3, and the word voltage Vg is supplied to the word line selected by the X decoder. Is done. At this time, since the Vpp power supply current Ipp flowing through the current detection circuit 1 is small, the detection signal DTCT is output as a low level. Since the detection signal DTCT is at a low level, the count pulse generation circuit 11 outputs a count pulse CP synchronized with CLK to the counter 12. When the first count pulse CP generated after the write start signal WST is input to the write control circuit 5 is input, the counter 12 is set with the count value CNT (15) as an initial value and the count value CNT. (15) is output to the write signal generation circuit 13. The write signal generation circuit 13 outputs a write signal WT [15] corresponding to the input count value CNT (15) to the write circuit 4-15 to start the write operation. At the same time, the write signal generation circuit 13 sends the write signal WT [15] to the timer 6, where the timer 6 starts measuring the write time and the time-up signal TM [15] goes low.
[0032]
Similarly, when the second count pulse CP is output from the count pulse generation circuit 11, the counter 12 counts down by 1 to become the count value CNT (14), and the write signal generation circuit 13 receives the input count value CNT. The write signal WT [14] corresponding to (14) is output to the write circuit 4-14 to start the write operation. At the same time, the write signal generation circuit 13 sends the write signal WT [14] to the timer 6, where the timer 6 starts measuring the write time and the time-up signal TM [14] goes low. Similarly, when the third count pulse CP is output from the count pulse generation circuit 11, the counter 12 outputs the count value CNT (13), and the write signal generation circuit 13 outputs the write signal WT [13]. Then, the writing circuit 4-13 starts the writing operation, the timer 6 starts measuring the writing time, and the time-up signal TM [13] becomes the low level.
[0033]
As long as the Vpp power supply current Ipp is less than the reference current value, the count pulse is output by the count pulse generation circuit 11 in a constant cycle in synchronization with the clock signal CLK. Thus, the write signals WT [15], WT [ 14] and WT [13] are sequentially output as a high level at regular time intervals.
[0034]
Next, when the fourth count pulse CP is output from the count pulse generation circuit 11, the counter 12 becomes the count value CNT (12), and the write signal generation circuit 13 corresponds to the input count value CNT (12). The written signal WT [12] is output to the writing circuit 4-12 to start the writing operation. At the same time, the write signal generation circuit 13 sends the write signal WT [12] to the timer 6, where the timer 6 starts measuring the write time and the time-up signal TM [12] goes low. At this time, since the write circuit 4-12 starts the write operation, the Vpp power supply current Ipp becomes equal to or higher than the reference current value Iref, so that the detection signal DTCT becomes high level, and the count pulse generation circuit 11 detects the count pulse CP. Stop generation. While Vpp power supply current Ipp is greater than or equal to reference current value Iref, count pulse generation circuit 11 continues to stop generating count pulse CP.
[0035]
When the Vpp power supply current Ipp decreases below the reference current value Iref and the detection signal DTCT becomes low level, the fifth count pulse CP is output from the count pulse generation circuit 11, the counter 12 becomes the count value CNT (11), The write signal generation circuit 13 outputs a write signal WT [11] corresponding to the input count value CNT (11) to the write circuit 4-11 to start the write operation. At the same time, the write signal generation circuit 13 sends the write signal WT [11] to the timer 6, where the timer 6 starts measuring the write time and the time-up signal TM [11] goes low. Since the operation after the sixth count pulse generation is the same, the description is omitted.
[0036]
When the timer 6 receives the high level of the write signal WT [15], the timer 6 starts measuring the corresponding internal count circuit and outputs the time-up signal TM [15] as the low level to elapse the predetermined write time Twri. The time-up signal TM [15] is output as a high level. When the high level of the time-up signal TM [15] is input, the write signal generation circuit 13 changes the write signal WT [15] to the low level and ends the write operation of the write circuit 4-15. The same applies to the write signals WT [0] to WT [14] and the time-up signals TM [0] to WT [14].
[0037]
FIG. 4 is a diagram for explaining the effect of the first embodiment, and corresponds to FIG. 12B showing the effect of the third prior art in FIG. In the figure, Ip0, IP1,..., IP15 indicate currents flowing through the write circuits 4-0, 4-1,. In FIG. 4 and FIG. 12B, the current characteristics of the memory cells are assumed to be the same. In FIG. 12B, since the Vpp power supply current Ipp is continuously increased from the time T6 to the time T9, the booster circuit is required to have the ability to continuously supply this level of Ipp. If not satisfied, the Vpp power supply voltage is lowered and the cell transistor cannot be written to a sufficiently high threshold voltage.
[0038]
On the other hand, in FIG. 4, when the Vpp power supply current Ipp is equal to or higher than the reference current value Iref, the start of the writing circuit corresponding to the next bit is stopped, so that Ipp temporarily increases and the Vpp power supply voltage decreases. However, when the write circuit for the next bit is started, Vpp can be recovered to a normal voltage, so that the writing failure of the cell transistor is prevented. As in the case of the third prior art, if the write time for 1 bit is 2 μS and the period of the count pulse CP is 0.2 μS, the write time for 1 word (16 bits) in FIG. 2 μS × 17 + 2 μS = 5.4 μS. The current supply capability of the booster circuit should be about 3 times with a margin of about 2 times the average characteristics (250 μA) such as Ip0 and Ip1 even if variations in characteristics of memory cells such as Ip5 and Ip7 are taken into account. This is sufficient and is about 750 μA. The reference current value Iref is preferably set to a value between the average Ipp (in the example, 500 μA) and the current supply capability of the booster circuit (in the example, 750 μA).
[0039]
As described above, when the first prior art and the second prior art are combined, the average write time per 4 bits can be shortened to 1 μS, and the 16 bit write time can be reduced. Although it is 4 μS and writing can be performed in 26% shorter time than the present embodiment, the current supply capability of the booster circuit is required to be about 2 mA, which is 2.7 times that of the present embodiment. In the third prior art, the 16-bit writing time is 5 μS, and writing can be performed in 8% shorter time than the present embodiment. However, the current supply capability of the booster circuit is required to be about 1 mA. 33% larger. As described above, in the nonvolatile semiconductor memory to which the present embodiment is applied, the combination of the first conventional technique and the second conventional technique or the practical writing time close to the third conventional technique is maintained. The current supply burden of the booster circuit can be further reduced as compared with the level that can be realized by combining the prior art and the second prior art or the third prior art.
[0040]
Next, another embodiment of the nonvolatile semiconductor memory of the present invention will be described. FIG. 5 is a diagram showing an internal block of the write control circuit in the second embodiment. Unlike the first embodiment, the second embodiment is configured by replacing the write control circuit 5 in FIG. 1 with a write control circuit 5a, in that a plurality of write circuits are started simultaneously at the start of writing. . Write control circuit 5a detects the active level of write start signal WST in synchronization with clock signal CLK to start write control, and write signals WT [15] to 15 corresponding to 16 input / output bits. Write signals WT [15] to WT [15-m + 1] of a predetermined number of decrement values m (m ≧ 2) of WT [0] are output as active levels simultaneously with the start of write control. The remaining write signals WT [15-m] to WT [0] are sequentially output as active levels at predetermined time intervals when the detection signal DTCT is at the inactive level, and written when the detection signal DTCT is at the active level. When the active level of the time-up signal TM [i] is input, the corresponding write signal WT [i] is set to the inactive level. .
[0041]
Referring to FIG. 5, the write control circuit 5a according to the second embodiment includes a count pulse generation circuit 11, a counter 12, a count value shift circuit 21, a start signal generation circuit 22, and a write signal generation circuit 23. And is configured.
[0042]
The count pulse generation circuit 11 outputs a count pulse CP synchronized with the clock signal CLK when the detection signal DTCT from the current detection circuit 1 is at the inactive level, and the detection signal DTCT is at the active level. The generation of the count pulse CP is stopped during the level period. When the first count pulse CP is input after the write start signal WST is input, the counter 12 sets the initial value of the count value CNT. Each time the count pulse CP is input, the counter 12 counts down by 1 and outputs the count value CNT. To do. The count value shift circuit 21 receives the count value CNT, subtracts a predetermined decrement value m from the count value CNT, and outputs the result as a shifted count value CNTS. When the write start signal WST is input, the start signal generation circuit 22 simultaneously outputs the write signals of the decrement value m counted from the initial value set in the counter 12 as the active level high level. When the time-up signal becomes a high level which is an active level, the write signals corresponding to the decrement value are simultaneously set to a low level. The write signal generation circuit 23 outputs the write signal WT [i] corresponding to the shifted count value CNTS (i) as a high level which is an active level every time the shifted count value CNTS is input. When the time-up signal TM [i] becomes the high level of the active level, the write signal WT [i] is set to the low level which is the inactive level.
[0043]
FIG. 6 is an operation timing chart of the non-volatile semiconductor memory according to the second embodiment configured with a reduced value m = 2. Hereinafter, the operation of the second embodiment will be described with reference to FIG. 1, FIG. 5, and FIG.
[0044]
When the write start signal WST is input, the write signals WT [15] and WT [14] corresponding to the decrement value (2) counted from the initial value (15) of the counter 12 are simultaneously output as a high level and written. The write operation of the circuits 4-15 and 4-14 is started. When the timer 6 receives the high level of the write signals WT [15] and WT [14], the timer 6 starts timing and outputs the time-up signals TM [15] and TM [14] as low levels. Next, the count pulse CP is output from the count pulse generation circuit 11, the count value CNT (15) is actually set and output to the counter 12, and is subtracted by 2 by the count value shift circuit 21, and the shifted count value CNTS is output. (13) is output. The write control circuit 23 receives the shifted count value CNTS (13) and outputs the write signal WT [13] corresponding to the shifted count value CNTS (13) as a high level. 13 writing operation is started. When the high level of the write signal WT [13] is input, the timer 6 starts timing and outputs the time-up signal TM [13] as a low level.
[0045]
The subsequent operation is the same as that of the first embodiment. When the Vpp power supply current Ipp increases to the reference current Iref or more, the detection signal DTCT becomes a high level, and the count pulse generation circuit 11 starts until the detection signal DTCT becomes a low level again. Meanwhile, the generation of the count pulse CP is stopped. When the start signal generation circuit 22 inputs the high level of the time-up signals TM [15] and TM [14] from the timer 6, the start signal generation circuit 22 simultaneously sets the write signals WT [15] and WT [14] to the low level. The write operations 4-15 and 4-14 are terminated. Further, when the high level of the time-up signal TM [i] from the timer 6 is input, the write control circuit 23 sets the write signal WT [i] to the low level and ends the write operation of the write circuit 4-i. .
[0046]
In the present embodiment, since the number of write circuits corresponding to the decrement value are simultaneously started when writing is started, a new effect that the writing time can be shortened as compared with the first embodiment occurs.
[0047]
FIG. 7 is a block diagram of a third embodiment of the nonvolatile semiconductor memory of the present invention. The third embodiment differs from the first embodiment of FIG. 1 in that only the write circuit corresponding to the input / output bit for which input data is “1” and data “1” needs to be written is operated. Instead of the write control circuit 5 in one embodiment, a write control circuit 5b that also inputs input data D [15] to D [0] is used. Write control circuit 5b detects the active level of write start signal WST in synchronization with clock signal CLK and starts write control. When detection signal DTCT is at the inactive level, it corresponds to 16-bit input / output bits. Of the write signals WT [15] to WT [0] to be executed, only the write signal WT [k] corresponding to the bit whose input data is data “1” is sequentially set to the active level at a time interval of a predetermined time or more. When the detection signal DTCT is at the active level, the output of the write signal is stopped, and when the active level of the time-up signal TM [k] is input, the corresponding write signal WT [k] is set to the inactive level.
[0048]
FIG. 8 is a diagram showing an internal block of the write control circuit 5b of the third embodiment. The write control circuit 5 b includes a count pulse generation circuit 31, a counter 12, a write count value determination circuit 32, and a write control circuit 13. The count pulse generation circuit 31 outputs a count pulse CP synchronized with the clock signal CLK when the detection signal DTCT from the current detection circuit 1 is at an inactive level, ie, a low level. When the pulse generation request signal NPR is input as an active level, the count pulse CP being output is interrupted and set to a low level, and then a new count pulse CP synchronized with the clock signal CLK is generated and output. The count pulse generation circuit 31 stops generating the count pulse CP during the high level period in which the detection signal DTCT is the active level. When the first count pulse CP is input after the write start signal WST is input, the counter 12 sets the initial value of the count value CNT. Each time the count pulse CP is input, the counter 12 counts down by 1 and outputs the count value CNT. To do. The write count value discriminating circuit 32 inputs the input data D [15] to D [0] and the count value CNT, and the count value CNT counts corresponding to the input / output bits of the data “0” that is not written. If it is a value, the next pulse generation request signal NW is output to the count pulse generation circuit 31 as an active level. When the count value CNT is a count value corresponding to the input / output bit of the data “1” to be written, the write count value determination circuit 32 sets the next pulse generation request signal NW to the inactive level and counts it. The value CNT is output to the write signal generation circuit 13 as the write count value CNTC. Every time the write count value CNTC is input, the write signal generation circuit 13 outputs the write signal WT [k] corresponding to the write count value CNTC (k) as an active high level. When the time-up signal TM [k] becomes the high level of the active level, the write signal WT [k] is set to the low level which is the inactive level.
[0049]
The operation of the third embodiment will be described. Input data D [15] to D [0] are input to the write count value determination circuit 32 in the write control circuit 5b. Next, the count value CNT sequentially counted by the counter 12 is input to the write count value determination circuit 32. The write count value determination circuit 32 compares the input count value CNT with the input data D [15] to D [0], and the count value CNT is a value corresponding to an input / output bit whose data is “1”. If so, the write count value CNTC is output to the write signal generation circuit 13. The write signal generation circuit 13 outputs a write signal WT [k] corresponding to the input write count value CNTC (k).
[0050]
If the count value CNT input to the write count value determination circuit 32 is a value corresponding to an input / output bit whose data is “0”, the write count value determination circuit 32 sets the next pulse generation request signal NPR to the active level. To the count pulse generation circuit 31. The count pulse generation circuit 31 interrupts the output count pulse and returns it to the low level, and then generates a new count pulse CP and outputs it to the counter 12. The counter 12 receives the count pulse CP and counts down. Therefore, when the count value CNT input to the write count value determination circuit 32 is a value corresponding to an input / output bit whose data is “0”. The counter 12 counts down immediately in synchronization with the next clock without waiting for the original count pulse generation timing. As a result, the present embodiment has a new effect that the writing time can be further reduced as compared with the first embodiment and the second embodiment. Also in the present embodiment, when the Vpp power supply current Ipp increases to the reference current Iref or more, the detection signal DTCT becomes high level, and the count pulse generation circuit 11 generates the count pulse CP until the detection signal DTCT becomes low level again. Stopping is the same as in the first and second embodiments.
[0051]
FIG. 9 is a block diagram of a nonvolatile semiconductor memory according to a fourth embodiment of the present invention. The fourth embodiment is different from the first embodiment in that a plurality of (two in FIG. 9) write circuits are simultaneously started by one write signal, and the write control circuit 5 of the first embodiment is written. Embedded control circuit 5c. Write control circuit 5c is configured by detecting the active level of write start signal WST in synchronization with clock signal CLK and starting write control, and the write circuit corresponding to 16 input / output bits is divided. When the detection signal DTCT is in an inactive level for a plurality of write circuit groups each including a write circuit having a predetermined number of simultaneous write bits p (p ≧ 2 and p = 2 in FIG. 9). Write signals WT [14-15] to WT [0-1] corresponding to the write circuit group are sequentially output as active levels at predetermined time intervals. When the detection signal DTCT is at the active level, the write signal is output. When the operation is stopped and the active level of the time-up signal TM [ij] is input, the corresponding write signal WT [ij] is set to the inactive level.
[0052]
The internal block of the write control circuit 5c can be configured almost the same as the internal block of the write control circuit 5 of the first embodiment of FIG. 2, and the initial value of the counter 12 is changed from 15 to 7 to The write signal output from the signal generation circuit 13 is eight signals WT [14-15] to WT [0-1], and the time-up signal input from the timer 6 is the write signal WT [14-15] to WT. This can be realized by changing the number to TM [14-15] to TM [0-1] corresponding to [0-1].
[0053]
In the operation of this embodiment, every time the write signal WT [i-j] changes to high level, the two write circuits 4-i and 4-j included in the corresponding write circuit group are started simultaneously. Only the point which makes it differ from 1st Embodiment. The other operations are the same as in the first embodiment. When the Vpp power supply current Ipp increases to the reference current Iref or more, the detection signal DTCT becomes high level, and the count pulse generation circuit 11 is in the period until the detection signal DTCT becomes low level again. The generation of the count pulse CP is stopped.
[0054]
In the present embodiment, p write circuits are simultaneously started and writing is performed. Therefore, the non-volatile semiconductor memory is equipped with a booster circuit capable of supplying the Vpp power supply current Ipp necessary for p simultaneous write operations. If it is, the writing time can be shortened as compared with the first embodiment and the second embodiment.
[0055]
In the above description, the input data D [15] to D [0] are described as external input data. However, for example, internal data such as code data in a nonvolatile semiconductor memory equipped with ECC (error correction code) is used. It may be generated input data.
[0056]
In the above description, the nonvolatile semiconductor device has been described as having 16 input / output bits. However, the present invention is not limited to this, and is a power of 2 such as 4 bits, 8 bits, or 32 bits. Since it may be applicable to a configuration having extra parity bits and ECC code bits in addition to this, it has generally n (n ≧ 4) integer input / output bits. It can be applied to semiconductor circuits.
[0057]
The state in which the memory cell is written and the threshold voltage of the cell transistor is increased is defined as the data “1” holding state, and the state in which the memory transistor is erased and the threshold voltage of the cell transistor is decreased. Although described as the holding state of “0”, these are definitions for convenience, and the correspondence relationship between the level of the threshold voltage and the data “1” and “0” may be reversed.
[0058]
Further, although the write start signal WST has been described as a signal input from the outside, the write start signal WST may be a signal generated in the nonvolatile semiconductor memory based on a write command input from the outside.
[0059]
Further, the counter 12 in the write control circuits 5, 5a, 5b, and 5c has been described as a down counter that counts down every time the count pulse CP is input. Instead, the counter 12 counts up every time the count pulse CP is input. An up counter may be used. In this case, since the initial value of the counter 12 is set to 0, the write signal WT [0] is first set to the active level, and WT [1] and subsequent levels are sequentially set to the active level each time counting up.
[0060]
【The invention's effect】
As described above, in the nonvolatile semiconductor memory to which the present invention is applied, the current detection circuit constantly monitors the Vpp power supply current Ipp supplied from the booster circuit at the time of writing, and it is written that Ipp increases to the reference current Iref or more. The detection signal is sent to the write control circuit as an active level, and the write control circuit operates to stop generating a new write signal until the detection signal returns to the inactive level. Thus, the first conventional technique and the second conventional technique are maintained while maintaining a practical writing time substantially equal to the combination of the first conventional technique and the second conventional technique or the third conventional technique. The burden of current supply of the booster circuit can be further reduced than the level that can be realized by the combination or the third prior art. Therefore, in the nonvolatile semiconductor memory to which the present invention is applied, an increase in the area occupied by the booster circuit can be suppressed even when the number of input / output bits is further increased, and the cost can be reduced with a small chip area.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of the present invention.
FIG. 2 is a diagram showing an internal block of a write control circuit in the first embodiment.
FIG. 3 is an operation timing chart of the first embodiment.
FIG. 4 is a diagram illustrating the effect of the first embodiment.
FIG. 5 is a diagram showing an internal block of a write control circuit in a second embodiment.
FIG. 6 is an operation timing chart of the second embodiment.
FIG. 7 is a block diagram of a third embodiment.
FIG. 8 is a diagram showing an internal block of a write control circuit 5 of a third embodiment.
FIG. 9 is a block diagram of a fourth embodiment.
FIG. 10A is a diagram showing the time change of the drain current of the cell transistor and the time change of the threshold voltage of the cell transistor at the time of writing “1” data, and FIG. It is a circuit diagram of an example.
FIG. 11A is a block diagram of a non-volatile semiconductor memory using the second prior art, and FIG. 11B is a diagram showing Vpp when the second prior art and the first prior art are combined. It is a figure which shows a power supply current.
FIG. 12A is a block diagram of a third prior art, and FIG. 12B is a diagram showing a current in writing according to the third prior art.
[Explanation of symbols]
1 Flash memory
2 Booster circuit
3 Current detection circuit
4 Write circuit
5, 5a, 5b, 5c Write control circuit
6 Timer
7 Oscillator
11, 31 Count pulse generation circuit
12 counters
13, 23 Write signal generation circuit
21 Count value shift circuit
22 Start signal generation circuit
32 Write count value discrimination circuit
DTCT detection signal
WT write signal

Claims

In a non-volatile semiconductor memory having a booster circuit that generates a program power supply voltage and a non-volatile memory unit having a plurality of input / output bits,
The booster circuit monitors a program power supply current supplied to the nonvolatile memory unit, and when the program power supply current is less than a preset reference current value, a write circuit provided corresponding to each of the plurality of input / output bits The write operation is sequentially started at a predetermined time interval, and when the program power supply current is equal to or higher than the reference current value, the write circuit corresponding to the next bit is started again until the program power supply current decreases below the reference current value again. A non-volatile semiconductor memory comprising means for stopping.

In a non-volatile semiconductor memory having a booster circuit for generating a program power supply voltage and a non-volatile memory unit having an input / output n (n ≧ 4) integer configuration,
A current detection circuit that monitors a program power supply current supplied by the booster circuit and outputs a detection signal as an active level in a period that is equal to or greater than a preset reference current value;
A write start signal is input to start write control, and when the detection signal is in an inactive level, a write signal corresponding to each of n input / output bits is sequentially output as an active level at a predetermined time interval, A write control circuit for stopping the output of the next write signal when the detection signal is at an active level;
a non-volatile circuit comprising n write circuits provided corresponding to n input / output bits and starting a write operation when an active level of a write signal corresponding to each of the input / output bits is input. Semiconductor memory.

The write control circuit includes:
A count pulse generation circuit that outputs a count pulse synchronized with a clock signal when the detection signal is at an inactive level and stops generating a count pulse when the detection signal is at an active level;
(N-1) is set as the initial value of the count value at the first count pulse after inputting the write start signal, and each time the count pulse is input, the counter counts down by 1 and outputs the count value;
3. The nonvolatile semiconductor memory according to claim 2, further comprising a write signal generation circuit that outputs a write signal corresponding to the count value as an active level each time the count value is input.

In a non-volatile semiconductor memory having a booster circuit for generating a program power supply voltage and a non-volatile memory unit having an input / output n (n ≧ 4) integer configuration,
A current detection circuit that monitors a program power supply current supplied by the booster circuit and outputs a detection signal as an active level in a period that is equal to or greater than a preset reference current value;
With respect to the number of write signals corresponding to a predetermined decrement value m (m ≧ 2) among the write signals corresponding to n input / output bits, the write control is started by inputting the write start signal. The write signal corresponding to the remaining (nm) input / output bits that are output at the same time as the start of the write control and corresponding to the remaining (n−m) input / output bits are written corresponding to the input / output bits when the detection signal is at the inactive level. A write control circuit that sequentially outputs an active signal at a predetermined time interval as an active level, and stops output of a next write signal when the detection signal is at an active level;
a non-volatile circuit comprising n write circuits provided corresponding to n input / output bits and starting a write operation when an active level of a write signal corresponding to each of the input / output bits is input. Semiconductor memory.

The write control circuit includes:
A count pulse generation circuit that outputs a count pulse synchronized with a clock signal when the detection signal is at an inactive level and stops generating a count pulse when the detection signal is at an active level;
(N-1) is set as the initial value of the count value at the first count pulse after inputting the write start signal, and each time the count pulse is input, the counter counts down by 1 and outputs the count value;
A count value shift circuit that inputs the count value and subtracts a predetermined decrement value m (an integer of m ≧ 2) from the count value and outputs it as a shifted count value;
A start signal generation circuit for simultaneously outputting as many active signals as the decrement value m counted from the initial value set in the counter when the write start signal is input;
5. The nonvolatile semiconductor memory according to claim 4, further comprising: a write signal generation circuit that outputs a write signal corresponding to the shifted count value as an active level each time the shifted count value is input.

In a non-volatile semiconductor memory having a booster circuit for generating a program power supply voltage and a non-volatile memory unit having an input / output n (n ≧ 4) integer configuration,
A current detection circuit that monitors a program power supply current supplied by the booster circuit and outputs a detection signal as an active level in a period that is equal to or greater than a preset reference current value;
When a write start signal is input to start write control and the detection signal is in an inactive level, the input data among the write signals corresponding to each of the n input / output bits causes the memory cell to have a high threshold voltage. Only a write signal corresponding to a bit that is a data value to be written in a state is selected and sequentially output as an active level at a predetermined time interval. When the detection signal is at an active level, the output of the next write signal is stopped A control circuit; and n write circuits that are provided corresponding to n input / output bits and start a write operation when an active level of a write signal corresponding to each of the control circuits is input. A non-volatile semiconductor memory.

The write control circuit includes:
When the detection signal is in the inactive level, a count pulse synchronized with the clock signal is output, and when the active level of the next pulse generation request signal is input, the output count pulse is interrupted and a new count pulse is generated and output. A count pulse generation circuit that stops generating the count pulse when the detection signal is at an active level;
(N-1) is set as the initial value of the count value at the first count pulse after inputting the write start signal, and each time the count pulse is input, the counter counts down by 1 and outputs the count value;
When the count value is input and the data value for writing the memory cell to the high threshold voltage state as input data is matched with the count value corresponding to the input bit, the next pulse generation request signal is input when they match. A write count value determination circuit that sets the active level and outputs the count value as a write count value and outputs the next pulse generation request signal as an active level when the count value does not match the bit value;
7. The nonvolatile semiconductor memory according to claim 6, further comprising a write signal generation circuit that outputs a write signal corresponding to the write count value as an active level each time the write count value is input.

In a non-volatile semiconductor memory having a booster circuit for generating a program power supply voltage and a non-volatile memory unit having an input / output of n (n ≧ 4 integer) bits, the program power supply current supplied by the booster circuit is monitored and preset. By dividing a current detection circuit that outputs a detection signal as an active level during a period that is equal to or greater than a reference current value and n write circuits provided corresponding to n input / output bits, Grouping is performed so as to include p (an integer of p ≧ 2) write circuits having a predetermined number of simultaneous write bits, and a write operation is performed when an active level of a write signal corresponding to each group is input. When a write circuit group to start and a write start signal are input to start write control, and the detection signal is in an inactive level for a plurality of write circuit groups The write signal corresponding to each of the plurality of write circuit groups is sequentially output as an active level at a predetermined time interval, and when the detection signal is at the active level, the output of the next write signal is stopped. A non-volatile semiconductor memory comprising: a control circuit;