JP3739690B2 - 半導体集積回路のストレス試験回路、及びこの回路を用いたストレス試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のストレス試験回路、及び半導体集積回路のストレス試験回路を用いたストレス試験方法に関する。
【０００２】
【従来の技術】
近年、液晶パネルの大型化・高精細化に伴い、液晶駆動用半導体集積回路では、液晶駆動用出力端子の端子数増加や、出力端子から出力する多値電圧の多階調化が進められている。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能で５００個程度の出力端子数を有しているが、１０００個以上の出力端子を有する液晶駆動用半導体集積回路の開発が行われている。また、階調出力電圧は液晶パネルの多色化に伴い、１０２４階調を出力することが可能な液晶駆動用半導体集積回路の開発が行われている。
【０００３】
また、上記のような傾向の液晶駆動用半導体集積回路では、他の半導体集積回路と同様に小型化の要求は強い。そのため、液晶駆動用半導体集積回路では微細化が進められており、それに伴って内部回路を構成するトランジスタのゲート酸化膜破壊などゲート酸化膜欠陥による不良が顕著になってきている。
【０００４】
まず、従来の液晶駆動用半導体集積回路の構成について説明する。図５は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶駆動用半導体集積回路の概念図である。液晶駆動用半導体集積回路１は、外部にクロック入力端子２、複数の信号入力端子を備えた階調データ入力端子３、ＬＯＡＤ信号入力端子４、基準電源端子であるＶ０端子５・Ｖ１端子６・Ｖ２端子７・Ｖ３端子８・Ｖ４端子９、及びオペアンプ電源制御端子１０を備えている。また、ｎ個の液晶駆動用信号出力端子１１−１〜１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１−１〜１１−ｎを総称する場合は、信号出力端子１１と称する。）を備えている。加えて、液晶駆動用半導体集積回路１は、基準電源補正回路２１、階調電圧用オペアンプ回路２２、ポインタ用シフトレジスタ回路２３、ラッチ回路部２４、Ｄ／Ａコンバータ（Digital Analog Converter：以下、ＤＡＣと称する。）回路２５を備えている。
【０００５】
階調電圧用オペアンプ回路２２は、ｍ個の階調電圧用オペアンプ２２−１〜２２−ｍにより構成される。また、ポインタ用シフトレジスタ回路２３は、ｎ個のシフトレジスタ２３−１〜２３−ｎにより構成される。さらに、ラッチ回路部２４は、ｎ個のラッチ回路２４−１〜２４−ｎにより構成される。加えて、ＤＡＣ回路２５は、ＤＡＣ２５−１〜２５−ｎにより構成される。
【０００６】
ポインタ用シフトレジスタ回路２３は、クロック入力端子２から入力されたクロック入力信号に応じて、ラッチ回路２４−１〜２４−ｎのうち１つのラッチ回路を選択する。そして、階調データ入力端子３から入力された階調出力データが、選択されたラッチ回路２４に格納される。
【０００７】
また、ポインタ用シフトレジスタ回路２３から出力されるラッチ回路選択信号は、クロック入力端子２から入力されるクロック入力信号により１個目のラッチ回路２４−１からｎ個目のラッチ回路２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路２４−１〜２４−ｎにデータを記憶させることができる。また、ラッチ回路２４−１〜２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路２４−１〜２４−ｎに記憶されたデータは、それぞれ対応するｎ個のＤＡＣ２５−１〜２５−ｎのディジタル入力データとなる。
【０００８】
なお、ＤＡＣ回路２５−１〜２５−ｎは後述するように、それぞれＬＯＡＤレジスタ、ｎ個のデコーダ回路、ｍ本の階調電圧用配線、及びｍ個のトランジスタスイッチを備えた構成である。ここで、階調データ入力端子３からはディジタルデータを入力するため、その本数は階調数に依存する。例えば、６４階調の階調出力電圧を出力可能な液晶駆動用半導体集積回路では、階調数６４＝２6 であるから、６本の階調データ入力端子３が用意される。また、各ラッチ回路及び各ＬＯＡＤレジスタは、階調データ入力端子数と同じ数のビット構成である。
【０００９】
基準電源端子Ｖ０端子５〜Ｖ４端子９から入力された電圧は、基準電源補正回路２１によってｍ種類の階調電圧値に変換されて出力される。そして、階調電圧用オペアンプ回路２２の階調電圧用オペアンプ２２−１〜２２−ｍで増幅されて、ｍ本の階調電圧用配線４７を介してＤＡＣ回路２５を構成するＤＡＣ２５−１〜２５−ｎに供給される。ＤＡＣ２５−１〜２５−ｎは、それぞれラッチ回路２４−１〜２４−ｎから出力されたディジタルデータに応じて、ｍ種類の階調電圧値のうちの１値を選択して出力する。
【００１０】
図５に示した階調電圧用オペアンプ回路２２は、オペアンプ電源制御端子１０からの入力信号に応じて高抵抗出力状態に設定可能であり、また、階調電圧用オペアンプ回路２２の各階調電圧用オペアンプ２２−１〜２２−ｎを低消費電力状態に設定することができる。また、液晶駆動用半導体集積回路１では、１個の信号出力端子に１個のＤＡＣが接続されている。
【００１１】
図６は、液晶駆動用半導体集積回路の階調電圧値の例である。ＤＡＣ２５−１〜２５−ｎからは、図６に示したように、ｍ種類のそれぞれ異なる電圧値のｍ階調出力電圧が、出力される。ｍ階調出力電圧は、基準電源電圧Ｖ０端子５〜Ｖ４端子９に入力した電圧のうち、Ｖ０端子から入力する最大入力電圧をＶ０、Ｖ４端子から入力する最小入力電圧をＶ４とした場合、（Ｖ０−Ｖ４）をｍ分割したものである。
【００１２】
次に、液晶駆動用半導体集積回路が備えるＤＡＣ回路の構成について説明する。図７は、液晶駆動用半導体集積回路のＤＡＣ及び周辺回路の構成図である。図７には、図５に示した液晶駆動用半導体集積回路１が、ｍ＝６４である場合におけるのＤＡＣ回路の１つのＤＡＣ２５−１ａ、及び周辺回路を図示している。前記のように、図７に示した液晶駆動用半導体集積回路は、６４階調の階調出力電圧を出力可能であるため、前記のように６本の階調データ入力端子３を備えており、ＤＡＣ２５−１ａは、６個のレジスタ４１−１〜４１−６からなるＬＯＡＤレジスタ回路４１、６個のインバータ４２−１〜４２−６からなる第１インバータ回路４２を備えている。また、ＤＡＣ２５−１ａは、６４個の６入力ＡＮＤゲート４３−１〜４３−６４からなるＡＮＤ回路４３、６４個のインバータ４４−１〜４４−６４からなる第２インバータ回路４４、６４個のトランジスタスイッチ４５−１〜４５−６４からなるスイッチ回路４５、オペアンプ４６、及び６４本の階調電圧用配線４７である階調電圧用配線４７−１〜４７−６４を備えている。なお、トランジスタスイッチ４５−１〜４５−６４は、それぞれ１個のＰＭＯＳトランジスタ及び１個のＮＭＯＳトランジスタからなる。また、階調電圧用配線４７−１〜４７−６４は、階調電圧用オペアンプ２２−１〜２２−６４、並びにトランジスタスイッチ４５−１〜４５−６４の一方の端子であるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにそれぞれ接続されている。さらに、トランジスタスイッチ４５−１〜４５−６４の他方の端子であるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインは、オペアンプ４６の一方の入力端子に接続されている。
【００１３】
ポインタ用シフトレジスタ回路２３のシフトレジスタ２３−１から出力されたラッチ回路選択信号は、ラッチ回路２４−１で記憶される。そして、ラッチ回路２４−１からＬＯＡＤレジスタ回路４１に出力され、ＬＯＡＤレジスタ回路４１から出力された信号に応じて、６４個の階調電圧用オペアンプ２２−１〜２２−６４からなる階調電圧用オペアンプ回路２２で増幅された階調電圧の１値をトランジスタスイッチ４５−１〜４５−６４により選択する。さらに、オペアンプ４６で増幅されて、信号出力端子１１−１から液晶パネル駆動用信号として階調電圧が出力される。
【００１４】
図８は、液晶駆動用半導体集積回路におけるＤＡＣ回路の別の構成図である。図８に示したＤＡＣ２５−１ｂは、図７に示したＤＡＣ回路２５−１ａが備えるオペアンプ４６を削除した構成であり、他の構成は同様である。但し、階調出力電圧を選択するトランジスタスイッチ４５−１〜４５−６４を構成する各トランジスタの面積は、従来の数倍の大きさである。ＤＡＣ回路２５−１ａは、オペアンプ４６で階調出力電圧を増幅することにより、信号出力端子１１−１の電流駆動能力を大きくしている。しかしながら、オペアンプ４６を設けたことで消費電流が多くなるという欠点を有している。そのため、消費電流の低減が要求される携帯電話用などの液晶駆動用半導体集積回路では、ＤＡＣ回路２５−１ｂのように、出力信号を増幅するオペアンプを内蔵しない構成が実用化され始めている。すなわち、ＤＡＣ回路２５−１ｂでは、出力信号増幅用のオペアンプを内蔵しない構成であるため、階調出力電圧を選択するトランジスタスイッチ４５−１〜４５−６４を構成する各トランジスタの面積を、上記のように従来の数倍の大きさにすることで、液晶パネルの駆動能力の低下を防止している。
【００１５】
しかしながら、微細加工された液晶駆動用半導体集積回路では、トランジスタの面積（ゲート面積）に比例してゲート酸化膜欠陥の発生する頻度が高くなるという問題がある。また、半導体集積回路の製造工程では高度な薄膜化技術を用いており、ゲート酸化膜は厚さ３０〜４０ｎｍと非常に薄く形成されるので、欠陥を含むことが多い。そのため、液晶駆動用半導体集積回路の出荷検査時でのストレス試験の重要性が高まってきている。
【００１６】
従来、被測定半導体集積回路にゲート酸化膜欠陥が存在することによりトランジスタが縮退故障に至る場合、半導体集積回路の出荷検査工程において、ファンクション機能テストにより不良品をスクリーニングすることが可能であった。また、電源端子のあるリーク電流試験で電源端子のリーク電流が増加した半導体集積回路を検出することも可能であった。
【００１７】
しかし、トランジスタが縮退故障に至らない程度の微細なゲート酸化膜欠陥が、半導体集積回路に存在すると多くの場合、機能試験でスクリーニングすることができない。なお、縮退故障とは、信号の論理値がある値に固定される故障である。このようなトランジスタに縮退故障に至らない程度のゲート酸化膜欠陥が半導体集積回路に存在した場合は、ユーザでの使用工程においても機能不良とならないこともある。しかしながら、ゲート酸化膜欠陥は、時間の経過に伴い劣化することが多いので、エージング不良や経時劣化による不良の主要な原因となっている。
【００１８】
そこで、半導体集積回路の製造メーカでの出荷検査段階で、ゲート酸化膜欠陥を含む不良デバイスを除去して、半導体集積回路の出荷品質を向上させるためのスクリーニング試験として、ストレス試験を行うことの重要性が高まってきている。
【００１９】
次に、ストレス試験の概要について説明する。図９は、ストレス試験を説明するためのＮＭＯＳトランジスタの概略構成図である。図１０は、ストレス試験を説明するためのＰＭＯＳトランジスタの概略構成図である。図９（Ａ）に示したように、一般的な構成のＮＭＯＳトランジスタ７１は、Ｐ型基板７３に設けられたソース７４及びドレイン７５の間のバルク７６と、ゲート７２と、の間にゲート酸化膜７７を有する構造である。このＮＭＯＳトランジスタ７１のゲート７２及びソース７４に接地電位を供給した場合、チャネル構造は発生しない。
【００２０】
しかし、図９（Ｂ）に示したように、ＮＭＯＳトランジスタ７１において、ゲート７２の電位として電源電位を供給した場合、ソース７４及びドレイン７５の間のバルク７６にチャネル構造７９が発生する。このチャネル７９の電位は、ドレイン７５側の負荷が高抵抗状態であれば、ソース７４の電位と等しくなる。ソース７４の電位として接地電位を与えている場合、ゲート７２とバルク７６（チャネル構造部）との電位差は電源電圧と等しくなり、絶縁体であるゲート酸化膜７７に電源電圧と等価な電位差のストレス電圧を印加することができる。
【００２１】
また、図９（Ｃ）に示したように、ＮＭＯＳトランジスタ７１のゲート酸化膜７７に欠陥が存在する場合、ストレス電圧を印加することによりゲート７２及びバルク７６の間のゲート酸化膜７７が破壊され、短絡状態又は高抵抗接続状態となる。絶縁層であるゲート酸化膜７７が破壊されて短絡状態になったＮＭＯＳトランジスタ７１は、多くの場合縮退故障となることは周知のことである。また、ゲート７２及びバルク７６の間が高抵抗接続状態となった場合、電源端子のリーク電流が増加する。
【００２２】
一方、ＰＭＯＳトランジスタ８１の場合、図１０に示したようにゲート８２に接地電位を与えると、ソース８４及びドレイン８５の間のバルク８６にチャネル構造８９が発生する。このチャネル８９の電位は、ドレイン８５側の負荷が高抵抗状態であれば、ソース８４の電位と等しくなる。ソース８４の電位として電源電位を与えた場合、ゲート８２とバルク８６（チャネル構造部）との電位差は、電源電位と等しくなる。よって、絶縁体であるゲート酸化膜８７に電源電圧と等価な電位差のストレス電圧を印加することができる。また、ゲート酸化膜８７に欠陥があった場合は、ＮＭＯＳトランジスタ７１と同様に縮退故障が発生する。
【００２３】
ストレス試験によって顕著になったＮＭＯＳトランジスタの微細なゲート酸化膜欠陥は、一般的に、半導体集積回路の出荷試験においてストレス試験の次に行う試験で検出・除去することができる。すなわち、前記のようにファンクション機能試験では、トランジスタの縮退故障を検出することができる。また、電源端子のリーク電流試験では、電源端子のリーク電流が増加した半導体集積回路を検出することができる。
【００２４】
なお、ストレス試験では、ゲート酸化膜欠陥を短時間で検出するために、ストレス電圧としてデバイスの仕様で許される限りの高電圧に設定するのが普通である。また、ストレス電圧の印加時間は、長時間であるほど微細なゲート酸化膜欠陥の発見率がアップする。
【００２５】
図１１は、図５に示したＤＡＣ内のトランジスタスイッチに対するストレス試験を実施する際のタイミングチャートである。液晶駆動用半導体集積回路１のストレス試験時には、クロック入力端子２から所定のクロック信号を入力する。また、ＤＡＣ２５−１〜２５−ｎが階調電圧１を選択するデータを、それぞれ所定のタイミングで階調データ入力端子３から入力して、ラッチ回路２４−１〜２４−ｎに記憶させる。
【００２６】
ラッチ回路部２４に記憶させたデータは、ＬＯＡＤ信号入力端子４から所定のパルス信号を入力することにより、ＤＡＣ回路２５に転送される。ＤＡＣ回路２５に転送されたデータにより、図外のトランジスタスイッチ回路４５を構成するｍ個のトランジスタスイッチ４５−１〜４５−ｍのうち、階調電圧１に対応する１個のトランジスタスイッチが選択されてオン状態（導通状態）になる。これにより、ｍ種類の階調出力電圧から階調電圧１を選択して出力端子１１から出力する。また、ＤＡＣ回路２５のトランジスタスイッチ回路４５において、階調電圧１を選択するトランジスタスイッチを構成するトランジスタのゲート酸化膜には、ストレス電圧が印加される。この時、半導体集積回路の電源電圧としては、ストレス試験用の最大電圧を所定時間供給する。
【００２７】
続いて、所定時間経過後、クロック入力端子２からクロック信号を入力して、それぞれ所定のタイミングで階調データ入力端子３からＤＡＣ回路２５が階調電圧２を選択するデータを入力する。そして、ラッチ回路部２４に階調電圧２を選択するデータを記憶させる。ラッチ回路部２４に記憶されたデータは、ＬＯＡＤ信号入力端子４からパルス信号を入力することにより、ＤＡＣ回路２５に転送される。ＤＡＣ回路２５に転送されたデータは、トランジスタスイッチ回路４５の階調電圧２に対応する１個のトランジスタスイッチのみを選択してオン状態にする。これにより、ｍ種類の階調出力電圧から階調電圧２を選択して出力端子から出力させることができる。また、階調電圧２を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのゲート酸化膜には、ストレス電圧が印加される。
【００２８】
このように、ＤＡＣ回路２５の階調電圧１を選択するトランジスタスイッチを構成するトランジスタから、階調電圧ｍを選択するトランジスタスイッチを構成するトランジスタまで、順次切り替えながらストレス電圧を印加することにより、ＤＡＣ回路２５の階調電圧を選択するトランジスタスイッチを構成するトランジスタのストレス試験を実施できる。
【００２９】
【発明が解決しようとする課題】
上記のストレス試験において、ｍ階調出力電圧を切り替えるｍ個のトランジスタスイッチへのストレス印加時間がｋ秒の場合、ストレス試験時間は、（ｋ×ｍ）と、階調データ入力端子からのデータの入力時間ｐと、の和となる。例えば、６４階調の階調出力が可能な液晶駆動用半導体集積回路において、１回当たりのストレス印加時間を１００ミリ秒とした場合、ストレス印加時間は（６４×１００）ミリ秒＝６．４秒となる。この時、階調データ入力端子からのデータの入力時間ｐは数１０μ秒であり十分小さな値となるため、約６．４秒のストレス試験時間が必要になる。
【００３０】
このように、従来のストレス試験方法では、階調出力電圧を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタを個別に選択してテストするため、液晶駆動用半導体集積回路において出力電圧の階調数が増加すれば、それに比例してストレス試験時間が増加すると問題があった。
【００３１】
図１２は、液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに印加されるストレス電圧を説明するためのグラフである。図８に示したＤＡＣ回路２５−１ｂにおいては、階調出力電圧を選択するトランジスタスイッチ回路４５を構成する各トランジスタのストレス試験を実施する場合、ストレス電圧を印加されるトランジスタのチャネル電位はソース電位に等しい。また、ソース電位としては、各階調電圧用オペアンプ２２−１〜２２−６４の出力電圧値となる。ここで、前述した通り、ゲート酸化膜に印加するストレス電圧は、ゲートとバルク（チャネル）との間の電位差である。そのため、ストレス試験の際には、図１２に示したように、電源電圧に対して十分なストレス電圧がゲート酸化膜に印加されない。例えば、電源電圧を５．０Ｖに設定し場合、階調出力電圧１．０Ｖを選択して出力するトランジスタスイッチを構成するトランジスタに印加されるストレス実効電圧は、ＰＭＯＳトランジスタではゲート電位（接地電位）０．０Ｖとチャネル電位１．０Ｖとの電位差である１．０Ｖである。また、ＮＭＯＳトランジスタでは、ゲート電位５．０Ｖとチャネル電位１．０Ｖとの電位差である４．０Ｖである。このように、従来のストレス試験では、液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに、効果的なストレス電圧を印加することができないという問題があった。
【００３２】
そこで、特開平−３２６６４８号公報の半導体装置の試験方法には、一度に多くのＭＯＳトランジスタにストレス電圧を印加して、ストレス試験時間を短縮する方法が開示されている。この方法を図１３に基づいて説明する。図１３は、従来技術の概要図である。この方法では、ＭＯＳトランジスタのバルクに直接電源を供給可能な端子２０８を設け、ストレス試験における被測定対象トランジスタのバルク２０４にストレス電圧を印加する。この時、ゲート電極２０１、ドレイン領域２０２、及びソース領域２０３の電位は、接地電位に固定しておく。また、ＰＭＯＳトランジスタのバルクには正電圧を供給し、ＮＭＯＳトランジスタの場合にはバルクに負電圧を供給する。このように、被測定半導体集積回路の全ての電源端子、全ての入力端子、全ての出力端子、及び全ての入出力端子を接地電位に固定しておけば、半導体集積回路の内部のトランジスタに対して、同時にストレス電圧を印加することができる。
【００３３】
しかしながら、上記公報の半導体装置の試験方法では、被測定トランジスタのバルク部にチャネルが発生し、チャネル電位はソースと同電位となるため、ゲート酸化膜に十分なストレス実効電圧を印加することができないという問題がある。
【００３４】
そこで、本発明は上記の問題を解決するためになされたものであり、その目的は、多値のアナログ階調電圧を複数のトランジスタスイッチで選択して出力する半導体集積回路において、トランジスタスイッチのストレス試験を短時間且つ容易に実施できる半導体集積回路のストレス試験回路、及びストレス試験方法を提供することにある。
【００３５】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００３６】
（１）それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路のストレス試験回路であって、
該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、
該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、
全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えたことを特徴とする。
【００３７】
この構成において、それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路は、ストレス試験回路として、該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えている。
【００３８】
したがって、ストレス試験の際には、階調電圧供給手段から各階調電圧供給ラインへの階調電圧の供給を遮断して、トランジスタスイッチの全てを導通制御回路で同時に導通状態にするとともに、トランジスタスイッチの階調電圧供給ラインに接続された端子電位を、接地電位又は電源電位に制御した状態を所定時間継続することができる。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することが可能となる。また、ストレス試験を実施する階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのソース電位を、電源電位又は接地電位に設定してストレス試験を行うことができるため、ストレス実行電圧を最大値に制御することが可能となる。さらに、ストレス試験によるストレス不良のスクリーニング効率を著しく向上させることができ、品質の高い半導体集積回路を提供することが可能となる。
【００３９】
（２）前記トランジスタスイッチは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、前記階調電圧供給ラインに接続された端子は、両トランジスタのソースであることを特徴とする。
【００４０】
この構成において、前記調電圧供給ラインに接続された端子が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースであるトランジスタスイッチを備えている。したがって、トランジスタスイッチに対して、確実にストレス試験を実施することが可能となる。
【００４１】
（３）（１）に記載の半導体集積回路のストレス試験回路を用いたストレス試験方法であって、
前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、
前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、
前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することを特徴とする。
【００４２】
この構成において、前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することで、（１）に記載の半導体集積回路のストレス試験回路を用いて、トランジスタスイッチに対してストレス試験を実施する。したがって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することが可能となるとともに、半導体集積回路の製造コストを低減することが可能となる。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の構成について説明する。本発明では、図５に示した液晶駆動用半導体集積回路１のＤＡＣ回路２５を構成するＤＡＣ２５−１〜２５−ｎに、それぞれ液晶駆動用半導体集積回路のストレス試験回路の一部を追加するとともに、階調電圧用オペアンプ回路２２とＤＡＣ回路２５との間に液晶駆動用半導体集積回路のストレス試験回路の一部を追加したものである。なお、本発明の液晶駆動用半導体集積回路のストレス試験回路を追加したＤＡＣ回路２５をＤＡＣ回路３５とし、ＤＡＣ２５−１〜２５−ｎをＤＡＣ３５−１〜３５−ｎとする。また、ＤＡＣ３５−１〜３５−ｎはそれぞれ同じ構成であるため、図７に示したＤＡＣ２５−１ａ及び図８に示したＤＡＣ２５−１ｂと同様に、ＤＡＣ３５−１及びその周辺回路について説明する。
【００４４】
図１は、本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の概略構成図である。なお、図８と同一部分には、同一符号を付している。図１には、６４階調（ｍ＝６４）の出力電圧を出力する構成の液晶駆動用半導体集積回路におけるＤＡＣ回路３５を構成するＤＡＣ３５−１、及び周辺回路を図示している。
【００４５】
液晶駆動用半導体集積回路は、６４階調の階調出力電圧を出力可能であるため、前記のように６本の階調データ入力端子３を備えている。また、ＤＡＣ３５−１は、６個のレジスタ４１−１〜４１−６からなるＬＯＡＤレジスタ回路４１、６個のインバータ４２−１〜４２−６からなる第１インバータ回路４２、６４個の６入力ＡＮＤゲート４３−１〜４３−６４からなるＡＮＤ回路４３、６４個のインバータ４４−１〜４４−６４からなる第２インバータ回路４４、６４個のトランジスタスイッチ４５−１〜４５−６４からなるスイッチ回路４５、及び階調電圧供給ラインである階調電圧用配線４７として６４本の階調電圧用配線４７−１〜４７−６４を備えている。また、液晶駆動用半導体集積回路１のストレス試験回路の導通制御手段として、全スイッチ選択用レジスタ５５、及び６４個の２入力ＯＲゲート５６−１〜５６−６４からなるＯＲ回路５６を備えている。なお、トランジスタスイッチ４５−１〜４５−６４は、それぞれ１個のＰＭＯＳトランジスタ及び１個のＮＭＯＳトランジスタからなる。
【００４６】
レジスタ４１−１〜４１−６には、それぞれインバータ４２−１〜４２−６の入力端子が接続されている。また、６入力ＡＮＤゲート４３−１の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，０，０，０，０，０）が出力された際に、１（ｈｉｇｈ）を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−１の各入力端子は、インバータ４２−１〜４２−６の各出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−２の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，０，０，０，０，０）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−１の各入力端子は、レジスタ４１−１の出力端子及びインバータ４２−２〜４２−６の各出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−６３の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，１，１，１，１，１）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−６３の各入力端子は、レジスタ４１−２〜４１−６の各出力端子及びインバータ４２−１の出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−６４の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−６４の各入力端子は、レジスタ４１−１〜４１−６の各出力端子にそれぞれ接続されている。このように、レジスタ４１−１〜４１−６に６ビットの２進数データを入力した際に、６入力ＡＮＤゲート４３−１〜４３−６４のいずれか１つだけが１（ｈｉｇｈ）を出力するように接続されている。
【００４７】
６入力ＡＮＤゲート４３−１の出力端子は、２入力ＯＲゲート５６−１の一方の入力端子に接続されている。６入力ＡＮＤゲート４３−２の出力端子は、２入力ＯＲゲート５６−２の一方の入力端子に接続されている。同様に、６入力ＡＮＤゲート４３−３〜４３−６４の出力端子は、それぞれ２入力ＯＲゲート５６−３〜５６−６４の一方の入力端子に接続されている。２入力ＯＲゲート５６−１〜５６−６４の他方の入力端子は、全スイッチ選択用レジスタ５５の出力端子に接続されている。
【００４８】
２入力ＯＲゲート５６−１の出力端子は、インバータ４４−１を介してトランジスタスイッチ４５−１のＰＭＯＳトランジスタ４５−１ｐのゲートに接続されるとともに、トランジスタスイッチ４５−１のＮＭＯＳトランジスタ４５−１ｎのゲートに接続されている。２入力ＯＲゲート５６−２の出力端子は、それぞれインバータ４４−２を介してトランジスタスイッチ４５−２のＰＭＯＳトランジスタ４５−２ｐのゲートに接続されるとともに、トランジスタスイッチ４５−２のＮＭＯＳトランジスタ４５−２ｎのゲートに接続されている。同様に、２入力ＯＲゲート５６−３〜５６−６４の出力端子は、それぞれインバータ４４−２〜４４−６４を介して、及び直接トランジスタスイッチ４５−３〜４５−６４のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに接続されている。
【００４９】
トランジスタスイッチ４５−１〜４５−６４を構成するＮＭＯＳトランジスタ４５−１ｎ〜４５−６４ｎ及びＰＭＯＳトランジスタ４５−１ｐ〜４５−６４ｐの各ドレインは出力端子１１−１に接続されている。トランジスタスイッチ４５−１〜４５−６４を構成するＮＭＯＳトランジスタ４５−１ｎ〜４５−６４ｎ及びＰＭＯＳトランジスタ４５−１ｐ〜４５−６４ｐの各ソースは、それぞれ階調電圧供給ラインである階調電圧用配線４７−１〜４７−６４に接続されている。
【００５０】
また、ＤＡＣ３５−１には、ラッチ回路部２４を構成するラッチ回路２４−１の各出力端子がＬＯＡＤレジスタ回路４１の各入力端子に接続され、ラッチ回路２４−１の各入力端子にはポインタ用シフトレジスタ回路２３を構成するシフトレジスタ２３−１の各出力端子が接続されている。
【００５１】
さらに、階調電圧用配線４７−１〜４７−６４の端部には、遮断手段である階調電圧用オペアンプ回路２２を構成する階調電圧用オペアンプ２２−１〜２２−６４がそれぞれ接続されている。また、階調電圧用配線４７−１〜４７−６４には、階調電圧用オペアンプ回路２２とＤＡＣ３５−１との間に、液晶駆動用半導体集積回路１のストレス試験回路の電圧制御手段として、電源電圧供給用トランジスタ回路部５１を構成する電源電圧供給用トランジスタ回路５１−１〜５１−６４が接続されている。すなわち、電源電圧供給用トランジスタ回路５１−１は、トランジスタ５１−１ｐ及びトランジスタ５１−１ｎで構成され、トランジスタ５１−１ｐは、ソースが電源端子に接続され、ドレインが階調電圧用配線４７−１に接続され、ゲートがインバータ５４の出力端子に接続されている。また、トランジスタ５１−１ｎは、ソースが接地端子に接続され、ドレインが階調電圧用配線４７−１に接続され、ゲートが階調電圧用制御レジスタ５２に接続されている。同様に、電源電圧供給用トランジスタ回路５１−２〜５１−６４は、それぞれ電源電圧供給用トランジスタ５１−１と同様に階調電圧用配線円４７−２〜４７−６４、電源端子、接地端子、インバータ５４、及び階調電圧用制御レジスタ５２に接続されている。また、インバータ５４の入力端子は、階調電圧用制御レジスタ５３の出力端子に接続されている。なお、階調電圧用制御レジスタ５２，５３及びインバータ５４は、電源電圧供給用トランジスタ回路部５１とともに液晶駆動用半導体集積回路１のストレス試験回路を構成している。また、階調電圧用制御レジスタ５２，５３は、図外の入力端子からデータを設定する構成にすると良い。
【００５２】
階調電圧用オペアンプ回路２２の各階調電圧用オペアンプ２２−１〜２２−６４は、それぞれ一方の入力端子が階調電圧供給手段である図外の基準電源補正回路２１に接続され、他方の入力端子は階調電圧用オペアンプの各々の出力端子に接続されている。また、アウトプットイネーブル端子がオペアンプ電源制御端子１０に接続されている。
【００５３】
このような構成の液晶駆動用半導体集積回路１のＤＡＣ３５−１は、従来のＤＡＣ２５−１ｂと同様に、以下のように動作する。すなわち、階調データを入力端子３から入力されて、ポインタ用シフトレジスタ回路２３のシフトレジスタ２３−１から出力されたラッチ回路選択信号は、ラッチ回路２４−１で記憶される。そして、ラッチ回路２４−１からＬＯＡＤレジスタ回路４１に出力され、ＬＯＡＤレジスタ回路４１から出力された信号に応じて、６４個の階調電圧用オペアンプ２２−１〜２２−６４からなる階調電圧用オペアンプ回路２２で増幅された階調電圧の１値をトランジスタスイッチ４５−１〜４５−６４により選択する。そして、選択した階調電圧を液晶駆動用信号として出力する。
【００５４】
ＤＡＣ３５−１において、ストレス試験の対象は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成される階調出力電圧選択用のトランジスタスイッチ４５−１〜４５−６４である。したがって、液晶駆動用半導体集積回路１がｎ本の液晶駆動用出力端子１１−１〜１１−ｎを有する場合、ストレス試験の対象は、（６４×ｎ×２）個のトランジスタとなる。
【００５５】
ストレス試験を行う際には、オペアンプ電源制御端子１０からオペアンプ電源制御信号を入力して、各階調電圧値を増幅する階調電圧用オペアンプ２２−１〜２２−６４を高抵抗出力状態に設定する。これにより、基準電源補正回路２１から階調電圧用配線への階調電圧供給は遮断される。そして、全スイッチ選択用レジスタ５５の出力がハイレベルとなるデータを図外の入力端子から入力して、全スイッチ選択用レジスタ５５に記憶させることで、トランジスタスイッチ４５−１〜４５−６４を構成する全トランジスタをオン状態（導通状態）に設定する。
【００５６】
続いて、階調電圧用制御レジスタ５２、５３を順次設定することにより、トランジスタスイッチ回路４５を構成する全トランジスタの階調電圧用配線４７に接続された端子であるソースの電位として、電源電圧供給用トランジスタ回路５１から電源電位又は接地電位を供給することによりストレス試験を実施する。
【００５７】
ここで、図１に示したＤＡＣ３５−１に対して１個の全スイッチ選択用レジスタ５５を設けた構成としており、液晶駆動用半導体集積回路１全体では、ｎ個の全スイッチ選択用レジスタを設けることとなるが、ＤＡＣ回路３５全体で１個の全スイッチ選択用レジスタを設けた構成としても良い。
【００５８】
図２は、導通制御手段として全ＳＷ選択信号入力端子１２を設けたＤＡＣ回路３５の構成図である。また、図２に示したように、液晶駆動用半導体集積回路１の各ＤＡＣに設けられたストレス試験回路の一部であるＯＲ回路５６全体を制御可能なスイッチ選択信号入力端子１２を設けても良い。
【００５９】
さらに、図１では、階調電圧用制御レジスタ５２，５３を用いて電源電圧供給用トランジスタ回路部５１を制御することで、階調電圧用配線４７−１〜４７−６４に接地電位及び電源電位を供給する構成としている。しかし、この構成に限るものではなく、例えば、階調電圧用配線４７に接地電位及び電源電位を供給する電源電圧供給用トランジスタ５１−１〜５１−６４の制御用に、信号入力端子を設けて、この信号入力端子から入力した信号によって電源電圧供給用トランジスタ回路部５１を制御するように構成しても良い。
【００６０】
加えて、オペアンプ制御用信号は、液晶駆動用半導体集積回路１に内蔵されるオペアンプ電源制御端子１０から入力される入力信号であるが、液晶駆動用半導体集積回路１にオペアンプ電源制御用端子１０が内蔵されていない場合は、階調電圧用オペアンプ２２−１〜２２−６４の出力を高抵抗出力状態に制御する信号を入力する入力端子を追加しても良い。また、階調電圧用オペアンプ回路２２の各階調電圧オペアンプの出力を高抵抗出力状態に制御するレジスタ又はフラグを追加しても良い。
【００６１】
図３は、本発明の液晶駆動用半導体集積回路のストレス試験回路でストレス試験を実施した際のタイミングチャートである。また、図４は、ストレス試験の手順を説明するためのフローチャートである。本発明の液晶駆動用半導体集積回路のストレス試験手順は、以下の通りである。まず、オペアンプ電源制御端子１０から入力するオペアンプ電源制御用信号２６を、ハイレベルに設定する（ｓ１）。これにより、階調電圧用オペアンプ回路２２の全階調電圧オペアンプの出力を高抵抗出力状態に設定して、基準電源補正回路２１からの階調電圧の供給を遮断する。
【００６２】
続いて、全スイッチ選択用レジスタ５５の出力をハイレベルに設定する（ｓ２）。これにより、階調出力電圧値を選択するＤＡＣ回路３５の全てのトランジスタスイッチ４５−１〜４５−６４をオン状態に設定する。
【００６３】
また、階調電圧用制御レジスタ５２，５３の初期値をローレベルに設定して、接地電位及び電源電位を階調電圧用配線４７−１〜４７−６４に供給する電源電圧供給用トランジスタ５１−１〜５１−６４をオフ状態に設定する（ｓ３）。
【００６４】
次に、階調電圧用制御レジスタ５２をハイレベルに設定する（ｓ４）。この時、階調電圧用制御レジスタ５３は、ローレベルのままにしておく。これにより、階調出力電圧値を選択するＤＡＣ回路３５−１のトランジスタスイッチ回路４５を構成する全トランジスタのソース電位は、接地電位となる。この時、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全ＮＭＯＳトランジスタのゲート酸化膜には、ゲート電位である電源電位と、ソース電位と同等なチャネル電位である接地電位と、の差である電源電位と同じ電圧値のストレス電圧が印加される。一方、トランジスタスイッチ回路４５を構成する各ＰＭＯＳトランジスタでは、ゲート電位が接地電位であり、又チャネルの電位も接地電位である。そのため、各ＰＭＯＳトランジスタのゲート酸化膜には、ストレス電圧が印加されない。
【００６５】
所定時間が経過すると（ｓ５）、階調電圧用制御レジスタ５２をローレベルに設定するとともに、階調電圧用制御レジスタ５３をハイレベルに設定する（ｓ６）。これにより、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全トランジスタのソース電位は、電源電位となる。この時、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全ＰＭＯＳトランジスタのゲート酸化膜には、ゲート電位である接地電位と、ソース電位と同等なチャネル電位である電源電位と、の差である電源電位と同じ電圧値のストレス電圧が印加される。一方、トランジスタスイッチ回路４５を構成する各ＮＭＯＳトランジスタでは、ゲート電位が電源電位であり、又チャネルの電位も電源電位である。そのため、各ＮＭＯＳトランジスタのゲート酸化膜には、ストレス電圧が印加されない。
【００６６】
そして、所定時間が経過すると（ｓ７）、階調電圧用制御レジスタ５２及び階調電圧用制御レジスタ５３をローレベルに設定する（ｓ８）。これにより、階調電圧用配線４７−１〜４７−６４に供給する電源電圧供給用トランジスタ５１−１〜５１−６４をオフ状態となるので、ストレス試験を終了する。
【００６７】
このように、階調出力電圧値を選択するＤＡＣ回路３５のトランジスタスイッチ回路４５を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを交互に選択して、ストレス電圧を所定時間印加することにより、２回のストレス印加サイクル時間でＤＡＣ回路３５のトランジスタスイッチを構成する全てのトランジスタに対してストレス試験を実施することができる。
【００６８】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６９】
（１）それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路は、ストレス試験回路として、該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えているので、ストレス試験の際には、階調電圧供給手段から各階調電圧供給ラインへの階調電圧の供給を遮断して、トランジスタスイッチの全てを導通制御回路で同時に導通状態にするとともに、トランジスタスイッチの階調電圧供給ラインに接続された端子電位を、接地電位又は電源電位に制御した状態を所定時間継続することができる。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することができる。また、ストレス試験を実施する階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのソース電位を、電源電位又は接地電位に設定してストレス試験を行うことができるため、ストレス実行電圧を最大値に制御することができる。さらに、ストレス試験によるストレス不良のスクリーニング効率を著しく向上させることができ、品質の高い半導体集積回路を提供することができる。
【００７０】
（２）前記調電圧供給ラインに接続された端子が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースであるトランジスタスイッチを備えていることにより、トランジスタスイッチに対して、確実にストレス試験を実施できる。
【００７１】
（３）前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することで、（１）に記載の半導体集積回路のストレス試験回路を用いて、トランジスタスイッチに対してストレス試験を実施する。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の概略構成図である。
【図２】導通制御手段として全ＳＷ選択信号入力端子１２を設けたＤＡＣ回路３５の構成図である。
【図３】本発明の液晶駆動用半導体集積回路のストレス試験回路でストレス試験を実施した際のタイミングチャートである。
【図４】ストレス試験の手順を説明するためのフローチャートである。
【図５】ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶駆動用半導体集積回路の概念図である。
【図６】液晶駆動用半導体集積回路の階調電圧値の例である。
【図７】液晶駆動用半導体集積回路のＤＡＣ及び周辺回路の構成図である。
【図８】液晶駆動用半導体集積回路におけるＤＡＣ回路の別の構成図である。
【図９】ストレス試験を説明するためのＮＭＯＳトランジスタの概略構成図である。
【図１０】ストレス試験を説明するためのＰＭＯＳトランジスタの概略構成図である。
【図１１】図５に示したＤＡＣ内のトランジスタスイッチに対するストレス試験を実施する際のタイミングチャートである。
【図１２】液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに印加されるストレス電圧を説明するためのグラフである。
【図１３】従来技術の概要図である。
【符号の説明】
１−液晶駆動用半導体集積回路
２１−基準電源補正回路（階調電圧供給手段）
２２−階調電圧用オペアンプ回路（遮断手段）
４５−トランジスタスイッチ回路
４７−階調電圧用配線（階調電圧供給ライン）
５１−電源電圧供給用トランジスタ回路部（電位制御手段）
５５−全スイッチ選択用レジスタ（導通制御手段）
５６−ＯＲ回路（導通制御手段）
【発明の属する技術分野】
本発明は、半導体集積回路のストレス試験回路、及び半導体集積回路のストレス試験回路を用いたストレス試験方法に関する。
【０００２】
【従来の技術】
近年、液晶パネルの大型化・高精細化に伴い、液晶駆動用半導体集積回路では、液晶駆動用出力端子の端子数増加や、出力端子から出力する多値電圧の多階調化が進められている。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能で５００個程度の出力端子数を有しているが、１０００個以上の出力端子を有する液晶駆動用半導体集積回路の開発が行われている。また、階調出力電圧は液晶パネルの多色化に伴い、１０２４階調を出力することが可能な液晶駆動用半導体集積回路の開発が行われている。
【０００３】
また、上記のような傾向の液晶駆動用半導体集積回路では、他の半導体集積回路と同様に小型化の要求は強い。そのため、液晶駆動用半導体集積回路では微細化が進められており、それに伴って内部回路を構成するトランジスタのゲート酸化膜破壊などゲート酸化膜欠陥による不良が顕著になってきている。
【０００４】
まず、従来の液晶駆動用半導体集積回路の構成について説明する。図５は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶駆動用半導体集積回路の概念図である。液晶駆動用半導体集積回路１は、外部にクロック入力端子２、複数の信号入力端子を備えた階調データ入力端子３、ＬＯＡＤ信号入力端子４、基準電源端子であるＶ０端子５・Ｖ１端子６・Ｖ２端子７・Ｖ３端子８・Ｖ４端子９、及びオペアンプ電源制御端子１０を備えている。また、ｎ個の液晶駆動用信号出力端子１１−１〜１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１−１〜１１−ｎを総称する場合は、信号出力端子１１と称する。）を備えている。加えて、液晶駆動用半導体集積回路１は、基準電源補正回路２１、階調電圧用オペアンプ回路２２、ポインタ用シフトレジスタ回路２３、ラッチ回路部２４、Ｄ／Ａコンバータ（Digital Analog Converter：以下、ＤＡＣと称する。）回路２５を備えている。
【０００５】
階調電圧用オペアンプ回路２２は、ｍ個の階調電圧用オペアンプ２２−１〜２２−ｍにより構成される。また、ポインタ用シフトレジスタ回路２３は、ｎ個のシフトレジスタ２３−１〜２３−ｎにより構成される。さらに、ラッチ回路部２４は、ｎ個のラッチ回路２４−１〜２４−ｎにより構成される。加えて、ＤＡＣ回路２５は、ＤＡＣ２５−１〜２５−ｎにより構成される。
【０００６】
ポインタ用シフトレジスタ回路２３は、クロック入力端子２から入力されたクロック入力信号に応じて、ラッチ回路２４−１〜２４−ｎのうち１つのラッチ回路を選択する。そして、階調データ入力端子３から入力された階調出力データが、選択されたラッチ回路２４に格納される。
【０００７】
また、ポインタ用シフトレジスタ回路２３から出力されるラッチ回路選択信号は、クロック入力端子２から入力されるクロック入力信号により１個目のラッチ回路２４−１からｎ個目のラッチ回路２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路２４−１〜２４−ｎにデータを記憶させることができる。また、ラッチ回路２４−１〜２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路２４−１〜２４−ｎに記憶されたデータは、それぞれ対応するｎ個のＤＡＣ２５−１〜２５−ｎのディジタル入力データとなる。
【０００８】
なお、ＤＡＣ回路２５−１〜２５−ｎは後述するように、それぞれＬＯＡＤレジスタ、ｎ個のデコーダ回路、ｍ本の階調電圧用配線、及びｍ個のトランジスタスイッチを備えた構成である。ここで、階調データ入力端子３からはディジタルデータを入力するため、その本数は階調数に依存する。例えば、６４階調の階調出力電圧を出力可能な液晶駆動用半導体集積回路では、階調数６４＝２6 であるから、６本の階調データ入力端子３が用意される。また、各ラッチ回路及び各ＬＯＡＤレジスタは、階調データ入力端子数と同じ数のビット構成である。
【０００９】
基準電源端子Ｖ０端子５〜Ｖ４端子９から入力された電圧は、基準電源補正回路２１によってｍ種類の階調電圧値に変換されて出力される。そして、階調電圧用オペアンプ回路２２の階調電圧用オペアンプ２２−１〜２２−ｍで増幅されて、ｍ本の階調電圧用配線４７を介してＤＡＣ回路２５を構成するＤＡＣ２５−１〜２５−ｎに供給される。ＤＡＣ２５−１〜２５−ｎは、それぞれラッチ回路２４−１〜２４−ｎから出力されたディジタルデータに応じて、ｍ種類の階調電圧値のうちの１値を選択して出力する。
【００１０】
図５に示した階調電圧用オペアンプ回路２２は、オペアンプ電源制御端子１０からの入力信号に応じて高抵抗出力状態に設定可能であり、また、階調電圧用オペアンプ回路２２の各階調電圧用オペアンプ２２−１〜２２−ｎを低消費電力状態に設定することができる。また、液晶駆動用半導体集積回路１では、１個の信号出力端子に１個のＤＡＣが接続されている。
【００１１】
図６は、液晶駆動用半導体集積回路の階調電圧値の例である。ＤＡＣ２５−１〜２５−ｎからは、図６に示したように、ｍ種類のそれぞれ異なる電圧値のｍ階調出力電圧が、出力される。ｍ階調出力電圧は、基準電源電圧Ｖ０端子５〜Ｖ４端子９に入力した電圧のうち、Ｖ０端子から入力する最大入力電圧をＶ０、Ｖ４端子から入力する最小入力電圧をＶ４とした場合、（Ｖ０−Ｖ４）をｍ分割したものである。
【００１２】
次に、液晶駆動用半導体集積回路が備えるＤＡＣ回路の構成について説明する。図７は、液晶駆動用半導体集積回路のＤＡＣ及び周辺回路の構成図である。図７には、図５に示した液晶駆動用半導体集積回路１が、ｍ＝６４である場合におけるのＤＡＣ回路の１つのＤＡＣ２５−１ａ、及び周辺回路を図示している。前記のように、図７に示した液晶駆動用半導体集積回路は、６４階調の階調出力電圧を出力可能であるため、前記のように６本の階調データ入力端子３を備えており、ＤＡＣ２５−１ａは、６個のレジスタ４１−１〜４１−６からなるＬＯＡＤレジスタ回路４１、６個のインバータ４２−１〜４２−６からなる第１インバータ回路４２を備えている。また、ＤＡＣ２５−１ａは、６４個の６入力ＡＮＤゲート４３−１〜４３−６４からなるＡＮＤ回路４３、６４個のインバータ４４−１〜４４−６４からなる第２インバータ回路４４、６４個のトランジスタスイッチ４５−１〜４５−６４からなるスイッチ回路４５、オペアンプ４６、及び６４本の階調電圧用配線４７である階調電圧用配線４７−１〜４７−６４を備えている。なお、トランジスタスイッチ４５−１〜４５−６４は、それぞれ１個のＰＭＯＳトランジスタ及び１個のＮＭＯＳトランジスタからなる。また、階調電圧用配線４７−１〜４７−６４は、階調電圧用オペアンプ２２−１〜２２−６４、並びにトランジスタスイッチ４５−１〜４５−６４の一方の端子であるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソースにそれぞれ接続されている。さらに、トランジスタスイッチ４５−１〜４５−６４の他方の端子であるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインは、オペアンプ４６の一方の入力端子に接続されている。
【００１３】
ポインタ用シフトレジスタ回路２３のシフトレジスタ２３−１から出力されたラッチ回路選択信号は、ラッチ回路２４−１で記憶される。そして、ラッチ回路２４−１からＬＯＡＤレジスタ回路４１に出力され、ＬＯＡＤレジスタ回路４１から出力された信号に応じて、６４個の階調電圧用オペアンプ２２−１〜２２−６４からなる階調電圧用オペアンプ回路２２で増幅された階調電圧の１値をトランジスタスイッチ４５−１〜４５−６４により選択する。さらに、オペアンプ４６で増幅されて、信号出力端子１１−１から液晶パネル駆動用信号として階調電圧が出力される。
【００１４】
図８は、液晶駆動用半導体集積回路におけるＤＡＣ回路の別の構成図である。図８に示したＤＡＣ２５−１ｂは、図７に示したＤＡＣ回路２５−１ａが備えるオペアンプ４６を削除した構成であり、他の構成は同様である。但し、階調出力電圧を選択するトランジスタスイッチ４５−１〜４５−６４を構成する各トランジスタの面積は、従来の数倍の大きさである。ＤＡＣ回路２５−１ａは、オペアンプ４６で階調出力電圧を増幅することにより、信号出力端子１１−１の電流駆動能力を大きくしている。しかしながら、オペアンプ４６を設けたことで消費電流が多くなるという欠点を有している。そのため、消費電流の低減が要求される携帯電話用などの液晶駆動用半導体集積回路では、ＤＡＣ回路２５−１ｂのように、出力信号を増幅するオペアンプを内蔵しない構成が実用化され始めている。すなわち、ＤＡＣ回路２５−１ｂでは、出力信号増幅用のオペアンプを内蔵しない構成であるため、階調出力電圧を選択するトランジスタスイッチ４５−１〜４５−６４を構成する各トランジスタの面積を、上記のように従来の数倍の大きさにすることで、液晶パネルの駆動能力の低下を防止している。
【００１５】
しかしながら、微細加工された液晶駆動用半導体集積回路では、トランジスタの面積（ゲート面積）に比例してゲート酸化膜欠陥の発生する頻度が高くなるという問題がある。また、半導体集積回路の製造工程では高度な薄膜化技術を用いており、ゲート酸化膜は厚さ３０〜４０ｎｍと非常に薄く形成されるので、欠陥を含むことが多い。そのため、液晶駆動用半導体集積回路の出荷検査時でのストレス試験の重要性が高まってきている。
【００１６】
従来、被測定半導体集積回路にゲート酸化膜欠陥が存在することによりトランジスタが縮退故障に至る場合、半導体集積回路の出荷検査工程において、ファンクション機能テストにより不良品をスクリーニングすることが可能であった。また、電源端子のあるリーク電流試験で電源端子のリーク電流が増加した半導体集積回路を検出することも可能であった。
【００１７】
しかし、トランジスタが縮退故障に至らない程度の微細なゲート酸化膜欠陥が、半導体集積回路に存在すると多くの場合、機能試験でスクリーニングすることができない。なお、縮退故障とは、信号の論理値がある値に固定される故障である。このようなトランジスタに縮退故障に至らない程度のゲート酸化膜欠陥が半導体集積回路に存在した場合は、ユーザでの使用工程においても機能不良とならないこともある。しかしながら、ゲート酸化膜欠陥は、時間の経過に伴い劣化することが多いので、エージング不良や経時劣化による不良の主要な原因となっている。
【００１８】
そこで、半導体集積回路の製造メーカでの出荷検査段階で、ゲート酸化膜欠陥を含む不良デバイスを除去して、半導体集積回路の出荷品質を向上させるためのスクリーニング試験として、ストレス試験を行うことの重要性が高まってきている。
【００１９】
次に、ストレス試験の概要について説明する。図９は、ストレス試験を説明するためのＮＭＯＳトランジスタの概略構成図である。図１０は、ストレス試験を説明するためのＰＭＯＳトランジスタの概略構成図である。図９（Ａ）に示したように、一般的な構成のＮＭＯＳトランジスタ７１は、Ｐ型基板７３に設けられたソース７４及びドレイン７５の間のバルク７６と、ゲート７２と、の間にゲート酸化膜７７を有する構造である。このＮＭＯＳトランジスタ７１のゲート７２及びソース７４に接地電位を供給した場合、チャネル構造は発生しない。
【００２０】
しかし、図９（Ｂ）に示したように、ＮＭＯＳトランジスタ７１において、ゲート７２の電位として電源電位を供給した場合、ソース７４及びドレイン７５の間のバルク７６にチャネル構造７９が発生する。このチャネル７９の電位は、ドレイン７５側の負荷が高抵抗状態であれば、ソース７４の電位と等しくなる。ソース７４の電位として接地電位を与えている場合、ゲート７２とバルク７６（チャネル構造部）との電位差は電源電圧と等しくなり、絶縁体であるゲート酸化膜７７に電源電圧と等価な電位差のストレス電圧を印加することができる。
【００２１】
また、図９（Ｃ）に示したように、ＮＭＯＳトランジスタ７１のゲート酸化膜７７に欠陥が存在する場合、ストレス電圧を印加することによりゲート７２及びバルク７６の間のゲート酸化膜７７が破壊され、短絡状態又は高抵抗接続状態となる。絶縁層であるゲート酸化膜７７が破壊されて短絡状態になったＮＭＯＳトランジスタ７１は、多くの場合縮退故障となることは周知のことである。また、ゲート７２及びバルク７６の間が高抵抗接続状態となった場合、電源端子のリーク電流が増加する。
【００２２】
一方、ＰＭＯＳトランジスタ８１の場合、図１０に示したようにゲート８２に接地電位を与えると、ソース８４及びドレイン８５の間のバルク８６にチャネル構造８９が発生する。このチャネル８９の電位は、ドレイン８５側の負荷が高抵抗状態であれば、ソース８４の電位と等しくなる。ソース８４の電位として電源電位を与えた場合、ゲート８２とバルク８６（チャネル構造部）との電位差は、電源電位と等しくなる。よって、絶縁体であるゲート酸化膜８７に電源電圧と等価な電位差のストレス電圧を印加することができる。また、ゲート酸化膜８７に欠陥があった場合は、ＮＭＯＳトランジスタ７１と同様に縮退故障が発生する。
【００２３】
ストレス試験によって顕著になったＮＭＯＳトランジスタの微細なゲート酸化膜欠陥は、一般的に、半導体集積回路の出荷試験においてストレス試験の次に行う試験で検出・除去することができる。すなわち、前記のようにファンクション機能試験では、トランジスタの縮退故障を検出することができる。また、電源端子のリーク電流試験では、電源端子のリーク電流が増加した半導体集積回路を検出することができる。
【００２４】
なお、ストレス試験では、ゲート酸化膜欠陥を短時間で検出するために、ストレス電圧としてデバイスの仕様で許される限りの高電圧に設定するのが普通である。また、ストレス電圧の印加時間は、長時間であるほど微細なゲート酸化膜欠陥の発見率がアップする。
【００２５】
図１１は、図５に示したＤＡＣ内のトランジスタスイッチに対するストレス試験を実施する際のタイミングチャートである。液晶駆動用半導体集積回路１のストレス試験時には、クロック入力端子２から所定のクロック信号を入力する。また、ＤＡＣ２５−１〜２５−ｎが階調電圧１を選択するデータを、それぞれ所定のタイミングで階調データ入力端子３から入力して、ラッチ回路２４−１〜２４−ｎに記憶させる。
【００２６】
ラッチ回路部２４に記憶させたデータは、ＬＯＡＤ信号入力端子４から所定のパルス信号を入力することにより、ＤＡＣ回路２５に転送される。ＤＡＣ回路２５に転送されたデータにより、図外のトランジスタスイッチ回路４５を構成するｍ個のトランジスタスイッチ４５−１〜４５−ｍのうち、階調電圧１に対応する１個のトランジスタスイッチが選択されてオン状態（導通状態）になる。これにより、ｍ種類の階調出力電圧から階調電圧１を選択して出力端子１１から出力する。また、ＤＡＣ回路２５のトランジスタスイッチ回路４５において、階調電圧１を選択するトランジスタスイッチを構成するトランジスタのゲート酸化膜には、ストレス電圧が印加される。この時、半導体集積回路の電源電圧としては、ストレス試験用の最大電圧を所定時間供給する。
【００２７】
続いて、所定時間経過後、クロック入力端子２からクロック信号を入力して、それぞれ所定のタイミングで階調データ入力端子３からＤＡＣ回路２５が階調電圧２を選択するデータを入力する。そして、ラッチ回路部２４に階調電圧２を選択するデータを記憶させる。ラッチ回路部２４に記憶されたデータは、ＬＯＡＤ信号入力端子４からパルス信号を入力することにより、ＤＡＣ回路２５に転送される。ＤＡＣ回路２５に転送されたデータは、トランジスタスイッチ回路４５の階調電圧２に対応する１個のトランジスタスイッチのみを選択してオン状態にする。これにより、ｍ種類の階調出力電圧から階調電圧２を選択して出力端子から出力させることができる。また、階調電圧２を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのゲート酸化膜には、ストレス電圧が印加される。
【００２８】
このように、ＤＡＣ回路２５の階調電圧１を選択するトランジスタスイッチを構成するトランジスタから、階調電圧ｍを選択するトランジスタスイッチを構成するトランジスタまで、順次切り替えながらストレス電圧を印加することにより、ＤＡＣ回路２５の階調電圧を選択するトランジスタスイッチを構成するトランジスタのストレス試験を実施できる。
【００２９】
【発明が解決しようとする課題】
上記のストレス試験において、ｍ階調出力電圧を切り替えるｍ個のトランジスタスイッチへのストレス印加時間がｋ秒の場合、ストレス試験時間は、（ｋ×ｍ）と、階調データ入力端子からのデータの入力時間ｐと、の和となる。例えば、６４階調の階調出力が可能な液晶駆動用半導体集積回路において、１回当たりのストレス印加時間を１００ミリ秒とした場合、ストレス印加時間は（６４×１００）ミリ秒＝６．４秒となる。この時、階調データ入力端子からのデータの入力時間ｐは数１０μ秒であり十分小さな値となるため、約６．４秒のストレス試験時間が必要になる。
【００３０】
このように、従来のストレス試験方法では、階調出力電圧を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタを個別に選択してテストするため、液晶駆動用半導体集積回路において出力電圧の階調数が増加すれば、それに比例してストレス試験時間が増加すると問題があった。
【００３１】
図１２は、液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに印加されるストレス電圧を説明するためのグラフである。図８に示したＤＡＣ回路２５−１ｂにおいては、階調出力電圧を選択するトランジスタスイッチ回路４５を構成する各トランジスタのストレス試験を実施する場合、ストレス電圧を印加されるトランジスタのチャネル電位はソース電位に等しい。また、ソース電位としては、各階調電圧用オペアンプ２２−１〜２２−６４の出力電圧値となる。ここで、前述した通り、ゲート酸化膜に印加するストレス電圧は、ゲートとバルク（チャネル）との間の電位差である。そのため、ストレス試験の際には、図１２に示したように、電源電圧に対して十分なストレス電圧がゲート酸化膜に印加されない。例えば、電源電圧を５．０Ｖに設定し場合、階調出力電圧１．０Ｖを選択して出力するトランジスタスイッチを構成するトランジスタに印加されるストレス実効電圧は、ＰＭＯＳトランジスタではゲート電位（接地電位）０．０Ｖとチャネル電位１．０Ｖとの電位差である１．０Ｖである。また、ＮＭＯＳトランジスタでは、ゲート電位５．０Ｖとチャネル電位１．０Ｖとの電位差である４．０Ｖである。このように、従来のストレス試験では、液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに、効果的なストレス電圧を印加することができないという問題があった。
【００３２】
そこで、特開平−３２６６４８号公報の半導体装置の試験方法には、一度に多くのＭＯＳトランジスタにストレス電圧を印加して、ストレス試験時間を短縮する方法が開示されている。この方法を図１３に基づいて説明する。図１３は、従来技術の概要図である。この方法では、ＭＯＳトランジスタのバルクに直接電源を供給可能な端子２０８を設け、ストレス試験における被測定対象トランジスタのバルク２０４にストレス電圧を印加する。この時、ゲート電極２０１、ドレイン領域２０２、及びソース領域２０３の電位は、接地電位に固定しておく。また、ＰＭＯＳトランジスタのバルクには正電圧を供給し、ＮＭＯＳトランジスタの場合にはバルクに負電圧を供給する。このように、被測定半導体集積回路の全ての電源端子、全ての入力端子、全ての出力端子、及び全ての入出力端子を接地電位に固定しておけば、半導体集積回路の内部のトランジスタに対して、同時にストレス電圧を印加することができる。
【００３３】
しかしながら、上記公報の半導体装置の試験方法では、被測定トランジスタのバルク部にチャネルが発生し、チャネル電位はソースと同電位となるため、ゲート酸化膜に十分なストレス実効電圧を印加することができないという問題がある。
【００３４】
そこで、本発明は上記の問題を解決するためになされたものであり、その目的は、多値のアナログ階調電圧を複数のトランジスタスイッチで選択して出力する半導体集積回路において、トランジスタスイッチのストレス試験を短時間且つ容易に実施できる半導体集積回路のストレス試験回路、及びストレス試験方法を提供することにある。
【００３５】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００３６】
（１）それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路のストレス試験回路であって、
該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、
該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、
全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えたことを特徴とする。
【００３７】
この構成において、それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路は、ストレス試験回路として、該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えている。
【００３８】
したがって、ストレス試験の際には、階調電圧供給手段から各階調電圧供給ラインへの階調電圧の供給を遮断して、トランジスタスイッチの全てを導通制御回路で同時に導通状態にするとともに、トランジスタスイッチの階調電圧供給ラインに接続された端子電位を、接地電位又は電源電位に制御した状態を所定時間継続することができる。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することが可能となる。また、ストレス試験を実施する階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのソース電位を、電源電位又は接地電位に設定してストレス試験を行うことができるため、ストレス実行電圧を最大値に制御することが可能となる。さらに、ストレス試験によるストレス不良のスクリーニング効率を著しく向上させることができ、品質の高い半導体集積回路を提供することが可能となる。
【００３９】
（２）前記トランジスタスイッチは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、前記階調電圧供給ラインに接続された端子は、両トランジスタのソースであることを特徴とする。
【００４０】
この構成において、前記調電圧供給ラインに接続された端子が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースであるトランジスタスイッチを備えている。したがって、トランジスタスイッチに対して、確実にストレス試験を実施することが可能となる。
【００４１】
（３）（１）に記載の半導体集積回路のストレス試験回路を用いたストレス試験方法であって、
前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、
前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、
前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することを特徴とする。
【００４２】
この構成において、前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することで、（１）に記載の半導体集積回路のストレス試験回路を用いて、トランジスタスイッチに対してストレス試験を実施する。したがって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することが可能となるとともに、半導体集積回路の製造コストを低減することが可能となる。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の構成について説明する。本発明では、図５に示した液晶駆動用半導体集積回路１のＤＡＣ回路２５を構成するＤＡＣ２５−１〜２５−ｎに、それぞれ液晶駆動用半導体集積回路のストレス試験回路の一部を追加するとともに、階調電圧用オペアンプ回路２２とＤＡＣ回路２５との間に液晶駆動用半導体集積回路のストレス試験回路の一部を追加したものである。なお、本発明の液晶駆動用半導体集積回路のストレス試験回路を追加したＤＡＣ回路２５をＤＡＣ回路３５とし、ＤＡＣ２５−１〜２５−ｎをＤＡＣ３５−１〜３５−ｎとする。また、ＤＡＣ３５−１〜３５−ｎはそれぞれ同じ構成であるため、図７に示したＤＡＣ２５−１ａ及び図８に示したＤＡＣ２５−１ｂと同様に、ＤＡＣ３５−１及びその周辺回路について説明する。
【００４４】
図１は、本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の概略構成図である。なお、図８と同一部分には、同一符号を付している。図１には、６４階調（ｍ＝６４）の出力電圧を出力する構成の液晶駆動用半導体集積回路におけるＤＡＣ回路３５を構成するＤＡＣ３５−１、及び周辺回路を図示している。
【００４５】
液晶駆動用半導体集積回路は、６４階調の階調出力電圧を出力可能であるため、前記のように６本の階調データ入力端子３を備えている。また、ＤＡＣ３５−１は、６個のレジスタ４１−１〜４１−６からなるＬＯＡＤレジスタ回路４１、６個のインバータ４２−１〜４２−６からなる第１インバータ回路４２、６４個の６入力ＡＮＤゲート４３−１〜４３−６４からなるＡＮＤ回路４３、６４個のインバータ４４−１〜４４−６４からなる第２インバータ回路４４、６４個のトランジスタスイッチ４５−１〜４５−６４からなるスイッチ回路４５、及び階調電圧供給ラインである階調電圧用配線４７として６４本の階調電圧用配線４７−１〜４７−６４を備えている。また、液晶駆動用半導体集積回路１のストレス試験回路の導通制御手段として、全スイッチ選択用レジスタ５５、及び６４個の２入力ＯＲゲート５６−１〜５６−６４からなるＯＲ回路５６を備えている。なお、トランジスタスイッチ４５−１〜４５−６４は、それぞれ１個のＰＭＯＳトランジスタ及び１個のＮＭＯＳトランジスタからなる。
【００４６】
レジスタ４１−１〜４１−６には、それぞれインバータ４２−１〜４２−６の入力端子が接続されている。また、６入力ＡＮＤゲート４３−１の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，０，０，０，０，０）が出力された際に、１（ｈｉｇｈ）を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−１の各入力端子は、インバータ４２−１〜４２−６の各出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−２の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，０，０，０，０，０）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−１の各入力端子は、レジスタ４１−１の出力端子及びインバータ４２−２〜４２−６の各出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−６３の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，１，１，１，１，１）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−６３の各入力端子は、レジスタ４１−２〜４１−６の各出力端子及びインバータ４２−１の出力端子にそれぞれ接続されている。６入力ＡＮＤゲート４３−６４の入力端子は、レジスタ４１−１〜４１−６から（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）が出力された際に、１を出力するように接続されている。すなわち、６入力ＡＮＤゲート４３−６４の各入力端子は、レジスタ４１−１〜４１−６の各出力端子にそれぞれ接続されている。このように、レジスタ４１−１〜４１−６に６ビットの２進数データを入力した際に、６入力ＡＮＤゲート４３−１〜４３−６４のいずれか１つだけが１（ｈｉｇｈ）を出力するように接続されている。
【００４７】
６入力ＡＮＤゲート４３−１の出力端子は、２入力ＯＲゲート５６−１の一方の入力端子に接続されている。６入力ＡＮＤゲート４３−２の出力端子は、２入力ＯＲゲート５６−２の一方の入力端子に接続されている。同様に、６入力ＡＮＤゲート４３−３〜４３−６４の出力端子は、それぞれ２入力ＯＲゲート５６−３〜５６−６４の一方の入力端子に接続されている。２入力ＯＲゲート５６−１〜５６−６４の他方の入力端子は、全スイッチ選択用レジスタ５５の出力端子に接続されている。
【００４８】
２入力ＯＲゲート５６−１の出力端子は、インバータ４４−１を介してトランジスタスイッチ４５−１のＰＭＯＳトランジスタ４５−１ｐのゲートに接続されるとともに、トランジスタスイッチ４５−１のＮＭＯＳトランジスタ４５−１ｎのゲートに接続されている。２入力ＯＲゲート５６−２の出力端子は、それぞれインバータ４４−２を介してトランジスタスイッチ４５−２のＰＭＯＳトランジスタ４５−２ｐのゲートに接続されるとともに、トランジスタスイッチ４５−２のＮＭＯＳトランジスタ４５−２ｎのゲートに接続されている。同様に、２入力ＯＲゲート５６−３〜５６−６４の出力端子は、それぞれインバータ４４−２〜４４−６４を介して、及び直接トランジスタスイッチ４５−３〜４５−６４のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに接続されている。
【００４９】
トランジスタスイッチ４５−１〜４５−６４を構成するＮＭＯＳトランジスタ４５−１ｎ〜４５−６４ｎ及びＰＭＯＳトランジスタ４５−１ｐ〜４５−６４ｐの各ドレインは出力端子１１−１に接続されている。トランジスタスイッチ４５−１〜４５−６４を構成するＮＭＯＳトランジスタ４５−１ｎ〜４５−６４ｎ及びＰＭＯＳトランジスタ４５−１ｐ〜４５−６４ｐの各ソースは、それぞれ階調電圧供給ラインである階調電圧用配線４７−１〜４７−６４に接続されている。
【００５０】
また、ＤＡＣ３５−１には、ラッチ回路部２４を構成するラッチ回路２４−１の各出力端子がＬＯＡＤレジスタ回路４１の各入力端子に接続され、ラッチ回路２４−１の各入力端子にはポインタ用シフトレジスタ回路２３を構成するシフトレジスタ２３−１の各出力端子が接続されている。
【００５１】
さらに、階調電圧用配線４７−１〜４７−６４の端部には、遮断手段である階調電圧用オペアンプ回路２２を構成する階調電圧用オペアンプ２２−１〜２２−６４がそれぞれ接続されている。また、階調電圧用配線４７−１〜４７−６４には、階調電圧用オペアンプ回路２２とＤＡＣ３５−１との間に、液晶駆動用半導体集積回路１のストレス試験回路の電圧制御手段として、電源電圧供給用トランジスタ回路部５１を構成する電源電圧供給用トランジスタ回路５１−１〜５１−６４が接続されている。すなわち、電源電圧供給用トランジスタ回路５１−１は、トランジスタ５１−１ｐ及びトランジスタ５１−１ｎで構成され、トランジスタ５１−１ｐは、ソースが電源端子に接続され、ドレインが階調電圧用配線４７−１に接続され、ゲートがインバータ５４の出力端子に接続されている。また、トランジスタ５１−１ｎは、ソースが接地端子に接続され、ドレインが階調電圧用配線４７−１に接続され、ゲートが階調電圧用制御レジスタ５２に接続されている。同様に、電源電圧供給用トランジスタ回路５１−２〜５１−６４は、それぞれ電源電圧供給用トランジスタ５１−１と同様に階調電圧用配線円４７−２〜４７−６４、電源端子、接地端子、インバータ５４、及び階調電圧用制御レジスタ５２に接続されている。また、インバータ５４の入力端子は、階調電圧用制御レジスタ５３の出力端子に接続されている。なお、階調電圧用制御レジスタ５２，５３及びインバータ５４は、電源電圧供給用トランジスタ回路部５１とともに液晶駆動用半導体集積回路１のストレス試験回路を構成している。また、階調電圧用制御レジスタ５２，５３は、図外の入力端子からデータを設定する構成にすると良い。
【００５２】
階調電圧用オペアンプ回路２２の各階調電圧用オペアンプ２２−１〜２２−６４は、それぞれ一方の入力端子が階調電圧供給手段である図外の基準電源補正回路２１に接続され、他方の入力端子は階調電圧用オペアンプの各々の出力端子に接続されている。また、アウトプットイネーブル端子がオペアンプ電源制御端子１０に接続されている。
【００５３】
このような構成の液晶駆動用半導体集積回路１のＤＡＣ３５−１は、従来のＤＡＣ２５−１ｂと同様に、以下のように動作する。すなわち、階調データを入力端子３から入力されて、ポインタ用シフトレジスタ回路２３のシフトレジスタ２３−１から出力されたラッチ回路選択信号は、ラッチ回路２４−１で記憶される。そして、ラッチ回路２４−１からＬＯＡＤレジスタ回路４１に出力され、ＬＯＡＤレジスタ回路４１から出力された信号に応じて、６４個の階調電圧用オペアンプ２２−１〜２２−６４からなる階調電圧用オペアンプ回路２２で増幅された階調電圧の１値をトランジスタスイッチ４５−１〜４５−６４により選択する。そして、選択した階調電圧を液晶駆動用信号として出力する。
【００５４】
ＤＡＣ３５−１において、ストレス試験の対象は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成される階調出力電圧選択用のトランジスタスイッチ４５−１〜４５−６４である。したがって、液晶駆動用半導体集積回路１がｎ本の液晶駆動用出力端子１１−１〜１１−ｎを有する場合、ストレス試験の対象は、（６４×ｎ×２）個のトランジスタとなる。
【００５５】
ストレス試験を行う際には、オペアンプ電源制御端子１０からオペアンプ電源制御信号を入力して、各階調電圧値を増幅する階調電圧用オペアンプ２２−１〜２２−６４を高抵抗出力状態に設定する。これにより、基準電源補正回路２１から階調電圧用配線への階調電圧供給は遮断される。そして、全スイッチ選択用レジスタ５５の出力がハイレベルとなるデータを図外の入力端子から入力して、全スイッチ選択用レジスタ５５に記憶させることで、トランジスタスイッチ４５−１〜４５−６４を構成する全トランジスタをオン状態（導通状態）に設定する。
【００５６】
続いて、階調電圧用制御レジスタ５２、５３を順次設定することにより、トランジスタスイッチ回路４５を構成する全トランジスタの階調電圧用配線４７に接続された端子であるソースの電位として、電源電圧供給用トランジスタ回路５１から電源電位又は接地電位を供給することによりストレス試験を実施する。
【００５７】
ここで、図１に示したＤＡＣ３５−１に対して１個の全スイッチ選択用レジスタ５５を設けた構成としており、液晶駆動用半導体集積回路１全体では、ｎ個の全スイッチ選択用レジスタを設けることとなるが、ＤＡＣ回路３５全体で１個の全スイッチ選択用レジスタを設けた構成としても良い。
【００５８】
図２は、導通制御手段として全ＳＷ選択信号入力端子１２を設けたＤＡＣ回路３５の構成図である。また、図２に示したように、液晶駆動用半導体集積回路１の各ＤＡＣに設けられたストレス試験回路の一部であるＯＲ回路５６全体を制御可能なスイッチ選択信号入力端子１２を設けても良い。
【００５９】
さらに、図１では、階調電圧用制御レジスタ５２，５３を用いて電源電圧供給用トランジスタ回路部５１を制御することで、階調電圧用配線４７−１〜４７−６４に接地電位及び電源電位を供給する構成としている。しかし、この構成に限るものではなく、例えば、階調電圧用配線４７に接地電位及び電源電位を供給する電源電圧供給用トランジスタ５１−１〜５１−６４の制御用に、信号入力端子を設けて、この信号入力端子から入力した信号によって電源電圧供給用トランジスタ回路部５１を制御するように構成しても良い。
【００６０】
加えて、オペアンプ制御用信号は、液晶駆動用半導体集積回路１に内蔵されるオペアンプ電源制御端子１０から入力される入力信号であるが、液晶駆動用半導体集積回路１にオペアンプ電源制御用端子１０が内蔵されていない場合は、階調電圧用オペアンプ２２−１〜２２−６４の出力を高抵抗出力状態に制御する信号を入力する入力端子を追加しても良い。また、階調電圧用オペアンプ回路２２の各階調電圧オペアンプの出力を高抵抗出力状態に制御するレジスタ又はフラグを追加しても良い。
【００６１】
図３は、本発明の液晶駆動用半導体集積回路のストレス試験回路でストレス試験を実施した際のタイミングチャートである。また、図４は、ストレス試験の手順を説明するためのフローチャートである。本発明の液晶駆動用半導体集積回路のストレス試験手順は、以下の通りである。まず、オペアンプ電源制御端子１０から入力するオペアンプ電源制御用信号２６を、ハイレベルに設定する（ｓ１）。これにより、階調電圧用オペアンプ回路２２の全階調電圧オペアンプの出力を高抵抗出力状態に設定して、基準電源補正回路２１からの階調電圧の供給を遮断する。
【００６２】
続いて、全スイッチ選択用レジスタ５５の出力をハイレベルに設定する（ｓ２）。これにより、階調出力電圧値を選択するＤＡＣ回路３５の全てのトランジスタスイッチ４５−１〜４５−６４をオン状態に設定する。
【００６３】
また、階調電圧用制御レジスタ５２，５３の初期値をローレベルに設定して、接地電位及び電源電位を階調電圧用配線４７−１〜４７−６４に供給する電源電圧供給用トランジスタ５１−１〜５１−６４をオフ状態に設定する（ｓ３）。
【００６４】
次に、階調電圧用制御レジスタ５２をハイレベルに設定する（ｓ４）。この時、階調電圧用制御レジスタ５３は、ローレベルのままにしておく。これにより、階調出力電圧値を選択するＤＡＣ回路３５−１のトランジスタスイッチ回路４５を構成する全トランジスタのソース電位は、接地電位となる。この時、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全ＮＭＯＳトランジスタのゲート酸化膜には、ゲート電位である電源電位と、ソース電位と同等なチャネル電位である接地電位と、の差である電源電位と同じ電圧値のストレス電圧が印加される。一方、トランジスタスイッチ回路４５を構成する各ＰＭＯＳトランジスタでは、ゲート電位が接地電位であり、又チャネルの電位も接地電位である。そのため、各ＰＭＯＳトランジスタのゲート酸化膜には、ストレス電圧が印加されない。
【００６５】
所定時間が経過すると（ｓ５）、階調電圧用制御レジスタ５２をローレベルに設定するとともに、階調電圧用制御レジスタ５３をハイレベルに設定する（ｓ６）。これにより、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全トランジスタのソース電位は、電源電位となる。この時、階調出力電圧値を選択するトランジスタスイッチ回路４５を構成する全ＰＭＯＳトランジスタのゲート酸化膜には、ゲート電位である接地電位と、ソース電位と同等なチャネル電位である電源電位と、の差である電源電位と同じ電圧値のストレス電圧が印加される。一方、トランジスタスイッチ回路４５を構成する各ＮＭＯＳトランジスタでは、ゲート電位が電源電位であり、又チャネルの電位も電源電位である。そのため、各ＮＭＯＳトランジスタのゲート酸化膜には、ストレス電圧が印加されない。
【００６６】
そして、所定時間が経過すると（ｓ７）、階調電圧用制御レジスタ５２及び階調電圧用制御レジスタ５３をローレベルに設定する（ｓ８）。これにより、階調電圧用配線４７−１〜４７−６４に供給する電源電圧供給用トランジスタ５１−１〜５１−６４をオフ状態となるので、ストレス試験を終了する。
【００６７】
このように、階調出力電圧値を選択するＤＡＣ回路３５のトランジスタスイッチ回路４５を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを交互に選択して、ストレス電圧を所定時間印加することにより、２回のストレス印加サイクル時間でＤＡＣ回路３５のトランジスタスイッチを構成する全てのトランジスタに対してストレス試験を実施することができる。
【００６８】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６９】
（１）それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路は、ストレス試験回路として、該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えているので、ストレス試験の際には、階調電圧供給手段から各階調電圧供給ラインへの階調電圧の供給を遮断して、トランジスタスイッチの全てを導通制御回路で同時に導通状態にするとともに、トランジスタスイッチの階調電圧供給ラインに接続された端子電位を、接地電位又は電源電位に制御した状態を所定時間継続することができる。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することができる。また、ストレス試験を実施する階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成するトランジスタのソース電位を、電源電位又は接地電位に設定してストレス試験を行うことができるため、ストレス実行電圧を最大値に制御することができる。さらに、ストレス試験によるストレス不良のスクリーニング効率を著しく向上させることができ、品質の高い半導体集積回路を提供することができる。
【００７０】
（２）前記調電圧供給ラインに接続された端子が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースであるトランジスタスイッチを備えていることにより、トランジスタスイッチに対して、確実にストレス試験を実施できる。
【００７１】
（３）前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することで、（１）に記載の半導体集積回路のストレス試験回路を用いて、トランジスタスイッチに対してストレス試験を実施する。よって、階調出力電圧値を選択するＤＡＣ回路のトランジスタスイッチを構成する全てのトランジスタに、同時にストレス電圧を印加することができ、ストレス試験時間を大幅に短縮することができるとともに、半導体集積回路の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶駆動用半導体集積回路のストレス試験回路の概略構成図である。
【図２】導通制御手段として全ＳＷ選択信号入力端子１２を設けたＤＡＣ回路３５の構成図である。
【図３】本発明の液晶駆動用半導体集積回路のストレス試験回路でストレス試験を実施した際のタイミングチャートである。
【図４】ストレス試験の手順を説明するためのフローチャートである。
【図５】ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能な液晶駆動用半導体集積回路の概念図である。
【図６】液晶駆動用半導体集積回路の階調電圧値の例である。
【図７】液晶駆動用半導体集積回路のＤＡＣ及び周辺回路の構成図である。
【図８】液晶駆動用半導体集積回路におけるＤＡＣ回路の別の構成図である。
【図９】ストレス試験を説明するためのＮＭＯＳトランジスタの概略構成図である。
【図１０】ストレス試験を説明するためのＰＭＯＳトランジスタの概略構成図である。
【図１１】図５に示したＤＡＣ内のトランジスタスイッチに対するストレス試験を実施する際のタイミングチャートである。
【図１２】液晶駆動用半導体集積回路のＤＡＣ回路のトランジスタスイッチに印加されるストレス電圧を説明するためのグラフである。
【図１３】従来技術の概要図である。
【符号の説明】
１−液晶駆動用半導体集積回路
２１−基準電源補正回路（階調電圧供給手段）
２２−階調電圧用オペアンプ回路（遮断手段）
４５−トランジスタスイッチ回路
４７−階調電圧用配線（階調電圧供給ライン）
５１−電源電圧供給用トランジスタ回路部（電位制御手段）
５５−全スイッチ選択用レジスタ（導通制御手段）
５６−ＯＲ回路（導通制御手段）
Claims (3)
- それぞれ異なった値の階調電圧を出力する階調電圧供給手段と、該階調電圧供給手段に接続され、各階調電圧を供給するための複数の階調電圧供給ラインと、該各階調電圧供給ラインにそれぞれ接続され、階調データ入力端子から入力されたデータに応じて選択的に導通状態となる複数のトランジスタスイッチと、を備えた半導体集積回路のストレス試験回路であって、
該階調電圧供給手段から該階調電圧供給ラインへの階調電圧の供給を遮断する遮断手段と、
該トランジスタスイッチの全てを同時に導通状態にする導通制御手段と、
全トランジスタスイッチの該階調電圧供給ラインに接続された端子の電位を接地電位又は電源電位に制御する電位制御手段と、を備えたことを特徴とする半導体集積回路のストレス試験回路。 - 前記トランジスタスイッチは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、前記階調電圧供給ラインに接続された端子は、両トランジスタのソースであることを特徴とする請求項１に記載の半導体集積回路のストレス試験回路。
- 請求項１に記載の半導体集積回路のストレス試験回路を用いたストレス試験方法であって、
前記階調電圧供給手段から前記各階調電圧供給ラインへの階調電圧の供給を前記遮断手段で遮断して、
前記トランジスタスイッチの全てを前記導通制御回路で同時に導通状態にするとともに、
前記トランジスタスイッチの前記階調電圧供給ラインに接続された端子電位を、前記電位制御手段で接地電位又は電源電位に制御した状態を所定時間継続することを特徴とする半導体集積回路のストレス試験回路を用いたストレス試験方法。
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