JP3721067B2 - Semiconductor integrated circuit - Google Patents

Description

【０００６】
ただし、ＷはＭＯＳトランジスタのチャネル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾きの逆数）である。したがって、Ｖ_GS＝０でもサブスレッショルド電流
【０００７】
【数２】

【０００８】
が流れる。図６のＣＭＯＳインバータでオフ状態のトランジスタはＶ_GS＝０であるから、非動作時において高電源電圧Ｖ_CCから接地電位である低電源電圧Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。
このサブスレッショルド電流は、図７に示すように、しきい電圧をＶ_TからＶ_T'に低下させると、Ｉ_LからＩ_L'に指数関数的に大きくなる。
数２の上式から明らかなように、サブスレッショルド電流を低減するためには、Ｖ_Tを大きくするかＳを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
テーリング係数Ｓは、ゲート絶縁膜の容量Ｃ_OXとゲート下の空乏層の容量Ｃ_Dにより、次のように表される。
【０００９】
【数３】

【００１０】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。上式から明らかなように、Ｃ_OXおよびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであり、室温では６０ｍＶ以下にすることは困難である。
【００１１】
【発明が解決しようとする課題】
以上述べた現象のために、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、Ｖ_Tが低くＳが大きくなるため、この問題はさらに深刻になる。低電圧動作・低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、あるいは携帯用機器に必須である電池動作の時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【００１２】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリＬＳＩ、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では図８に示すように、メモリアレーＭＡ内の任意のメモリセルＭＣを選択するために、行線（ワード線ＷＬ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）とワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ（ＹＤＥＣ）から構成される。さらにこれらの回路を制御するための周辺回路（ＰＲ）が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時などでの低消費電力化のために、上述のＣＭＯＳ論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧Ｖ_T（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は等しく、Ｖ_Tと仮定する。）が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。Ｖ_Tが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはＶ_Tが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択（待機状態）の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリＬＳＩに限らず、メモリを内蔵するＣＭＯＳ論理回路を基本にした全ての半導体集積回路で共通である。
【００１３】
従って本発明の目的とするところは、ＭＯＳトランジスタを微細化しても高速・低電力の半導体集積回路装置を提供すること、特にメモリあるいはメモリを内蔵する半導体集積回路装置において問題となるワードドライバ，デコーダなどの貫通電流を低減することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、所望の時間帯には少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を少なくとも１個以上のブロックとし、該ブロックに対応して給電線を設け、この給電線に選択的に所望の動作電圧を与える。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【００１５】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【００１６】
【発明の実施の形態】
まず、本発明をＤＲＡＭのワードドライバ（図８中ＷＤ）に適用した例について説明する。ワード線が選択され所要のワード電圧Ｖ_CHがワード線に印加された後の状態を例にとると、図９に示す従来の構成では、Ｖ_Tが十分高くありさえすれば、すべてのＣＭＯＳドライバには貫通電流が流れない。しかし、Ｖ_Tが０．４Ｖ程度以下と低くなると、ワードドライバに貫通電流が流れるようになり、大容量化しワードドライバ数（ｒ）が増加すると共にこの大きさは無視できなくなる。この貫通電流の合計Ｉ_Aは、
【００１７】
【数４】

【００１８】
と表せる。ここで、図２に示すようにＶ_Tは電流値Ｉ₀で定義したしきい値電圧、Ｓはテーリング係数である。ワードドライバ電源Ｖ_CHは通常、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、Ｉ_Aが大きくなると処理できなくなる。
これを解決する方法として、（１）ワードドライバの給電線に所要の電圧を所望の期間だけ印加する方法、（２）ワードドライバ群を複数のドライバからなる多数のブロックに分けて、所要の電圧を選択したい特定ブロックにのみ印加する方法、（３）両者を組み合わせた方法、がある。
【００１９】
図１０は、ワードドライバの給電線に所要の電圧を所望の期間だけ印加し、サブスレッショルド電流が流れる時間を限定した実施例である。ドライバの論理入力が確定した後にブロックの共通給電線に所要のワード電圧を供給することに特長がある。図１１に示す動作タイミングに従い、ワードドライバを構成するＰＭＯＳトランジスタの電圧関係に着目して、動作を説明する。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）からなる周知のＤＲＡＭ用メモリセルの場合、非選択状態のすべてのワード線の電圧はＶ_SS（０Ｖ）でなければならないために、選択しようとするワードドライバを含む全てのワードドライバ内の該ＰＭＯＳトランジスタのゲート電圧はＶ_CHである。次に選択動作が始まると選択ドライバ（＃１）のＰＭＯＳトランジスタのゲートＮ_X1だけが０Ｖとなる。このとき、その他のワードドライバ（＃２〜＃ｒ）ではＶ_CHのままであり、これですべてのワードドライバのＰＭＯＳトランジスタのゲート電圧が確定する。今、ＰＭＯＳトランジスタのソースが接続された共通給電線Ｐ_Bの電圧を、上述したＰＭＯＳトランジスタのゲート電圧が確定する前までは、該ＰＭＯＳトランジスタのサブスレッショルド電流が無視できる程度に、Ｖ_CHよりも低いある電圧以下、極端な場合には０Ｖに設定しておく。ここで、ある電圧とは、ＰＭＯＳトランジスタのＶ_Tに対して、Ｖ_CH−（０．４Ｖ−Ｖ_T）程度である。なぜなら、ＰＭＯＳトランジスタのサブスレッショルド電流を無視できる程度に小さくするためには、ゲート−ソース間の電圧からＶ_Tを引いた実効ゲート電圧が、前述したように０．４Ｖ程度必要だからである。例えば、１６ギガビットＤＲＡＭでは、前述したようにＶ_CH＝１．７５Ｖ，Ｖ_T＝−０．０４Ｖ程度なので、ここでいうある電圧は、１．３１Ｖ程度である。ゲート電圧確定後に共通給電線Ｐ_BをＶ_CHに上げると、選択ワード線には対応したＰＭＯＳトランジスタからＶ_CHの電圧が印加される。所望の期間印加した後、すべてのワードドライバでＰＭＯＳトランジスタのゲート電圧をＶ_CHにすると、選択ワード線は対応するＮＭＯＳトランジスタによって０Ｖに放電する。その後に、共通給電線Ｐ_Bの電圧を再び上述したある電圧以下に降下させる。このような駆動法によって、共通駆動線にＶ_CHが印加されている期間中には非選択ワードドライバのＰＭＯＳトランジスタにはサブスレッショルド電流は依然として流れ続けるという問題点があるが、それ以外の時間帯には外電流が流れることはない。なお、共通給電線に所要のワード電圧を印加した後にドライバの論理入力が確定しても、ワード線には正常な電圧が得られる。この場合には、給電線にワード電圧を印加してからドライバの論理入力が確定するまでの期間は、すべてのワードドライバにサブスレッショルド電流が無駄に流れる。これに対して、論理入力が確定してから共通給電線にワード電圧を印加する方法では、この期間の無駄な電流は削減できる。ただし、やや低速な動作となる。共通給電線の寄生容量が大きいために、この部分での立ち上がり時間が長く必要となり、その分だけアクセス時間が遅くなるためである。
【００２０】
図１２ならびに図１３は、上述した問題点を解決する概念的実施例で、ワードドライバ群を複数のドライバからなる多数のブロックに分割し、サブスレッショルド電流を選択されたブロックだけに限定したことに特長がある。すなわち、分割数に逆比例して該電流を低減できる。図１２は、ｎ個のワードドライバからなるブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝ｒ）で、図１０に示した実施例に比べて１／ｍだけサブスレッショルド電流を小さくできる。図１３は、ｌ（小文字のエル）個のワードドライバからなるブロックをｋ（以下ではボルツマン定数ではない）個だけ行方向に、またｊ個だけ列方向に２次元（マトリクス）配置したもの（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブスレッショルド電流を小さくできる。図１２の１次元配置は図１３の２次元配置についての説明から自明となるので、以下では２次元配置を例にさらにいくつかの実施例をもとに詳細に説明する。
【００２１】
図１４は２次元配置の代表的選択方式の実施例で、図１５はその動作タイミング図である。選択したいブロック、例えばＢ_1,1に対応する行線（Ｐ_S1）に所要のワード電圧Ｖ_CHを印加し、対応する列線（Φ_B1）には０Ｖを印加する。ブロック選択ＰＭＯＳトランジスタＱ_1,1はオンとなり、Ｂ_1,1に属する給電線（Ｐ_1,1）はＶ_CHに充電される。Ｂ_1,1に属するワードドライバを構成するＰＭＯＳトランジスタのゲート電圧は既に確定しているので、それに応じて選択されたワード線にＶ_CHが印加される。もちろん前述したように、Ｐ_1,1にＶ_CHを印加した後に上述のゲート電圧が確定してもワード線を正常に駆動できる。所望の期間だけ印加した後、Ｐ₁₁はそれに接続されているＮＭＯＳトランジスタで０Ｖに放電される。非選択ブロックに属する給電線は０Ｖのままである。ここで簡単のために、ブロック選択ＰＭＯＳトランジスタならびに給電線放電用ＮＭＯＳトランジスタのＶ_Tを充分高く（０．４Ｖ程度）選んだ場合を考える。非選択ブロックの給電線は常に０Ｖなので、非選択ブロック中のワードドライバにはサブスレッショルド電流は流れない。したがって、全体の貫通電流を、ほぼ選択ブロック内のｌ個のワードドライバの貫通電流だけと大幅に低減できる。また、給電線が分割され、分割された寄生容量の小さい給電線を駆動すれば良いので、図１０に示した実施例に比べて高速に動作できる。
【００２２】
図１は、２次元配置の選択方式の他の実施例である。図１４に示した実施例と同様に、行の給電線（例えばＰ_S1）と列の制御線（例えばΦ_B1）で交点のブロックだけを選択する。図４に示した実施例と異なる点は以下の通りである。図４では、選択されていない状態における各ブロックの給電線の電圧は０Ｖで、ブロックの選択動作が開始されてからも非選択ブロックの給電線は全て０Ｖである。いずれかひとつのブロックを選択するとき、その給電線の電圧を０ＶからＶ_CHまで充電しなければならないため、低速でかつ過渡電流が大きくなる欠点がある。これを解決するためには、あるブロックが非選択状態から選択状態になるとき、その給電線の電圧変化ができるだけ小さく、なおかつ他の非選択ブロックのサブスレッショルド電流が無視できるほど小さく抑えられていることが望ましい。
図１に示す実施例は、これを実現するもので、以下の二つの特長を持つ。
（１）ドライバをブロックに分けた階層型給電線：それぞれｌ個のワードドライバからなるブロックをｊ・ｋ個設けて、マトリクス状に配置する。それらをｋ個ずつに分け、ｊ個のセクタとする。各ブロックの給電線Ｐ_B1〜Ｐ_Bkを、ブロック選択トランジスタＱ_B1〜Ｑ_Bkを介して、セクタの給電線（例えばＰ_S1）に接続する。また、各セクタの給電線Ｐ_S1〜Ｐ_Sjを、セクタ選択トランジスタＱ_S1〜Ｑ_Sjを介して、給電線Ｐに接続する。さらに、Ｐを動作モードと待機モードを選択するトランジスタＱを介して、ワード電圧Ｖ_CHの給電線に接続する。
（２）階層的なゲート幅の設定：ブロック選択トランジスタのゲート幅（ｄ・Ｗ）を、ブロック内のワードドライバトランジスタのゲート幅の合計（ｌ・Ｗ）よりも十分小さく選んでおく（ｄ≪ｌ）。また、セクタ選択トランジスタのゲート幅（ｅ・Ｗ）を、セクタ内のブロック選択トランジスタのゲート幅の合計（ｋ・ｄ・Ｗ）よりも十分小さく選んでおく（ｅ≪ｋ・ｄ）。さらに、Ｑのゲート幅（ｆ・Ｗ）を、全セクタ選択トランジスタのゲート幅の合計（ｊ・ｅ・Ｗ）よりも十分小さく選んでおく（ｆ≪ｊ・ｅ）。
【００２３】
動作時には、ＱとＱ_S1及びＱ_B1をオンにして、選択ワードドライバ（＃１）を含むブロックＢ₁及びＢ₁を含むセクタＳ₁に対応した給電線Ｐ_B1及びＰ_S1にＶ_CHを供給する。ここで、すべてのトランジスタのＶ_Tは、同じ低い値と仮定する。この構成により、非選択セクタ（Ｓ₂〜Ｓ_j）のそれぞれ全体の貫通電流は、対応したセクタ選択トランジスタ（Ｑ_S2〜Ｑ_Sj）１個のサブスレッショルド電流に等しくなる。また、選択セクタ（Ｓ₁）内の非選択ブロック（Ｂ₂〜Ｂ_k）の各々の貫通電流は、対応したブロック選択トランジスタ（Ｑ_B2〜Ｑ_Bk）１個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、例えばＳ₁内の非選択ブロックで仮にｌ・ｉの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流（ｄ・ｉ）に制限されるためである。したがって、全貫通電流Ｉ_Aは、表１に示すようにほぼ（ｌ＋ｋ・ｄ＋ｊ・ｅ）ｉとなる。Ｉ_Aを小さくするためには、ｌと（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのがよい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列トランジスタ（Ｑ，Ｑ_S1，Ｑ_B1）の速度並びにチップ面積に与える影響は小さくできる。
【００２４】
例えば待機時には、Ｑ，Ｑ₁〜Ｑ_kをすべてほとんどオフの状態にする。全体の貫通電流Ｉ_SはＱのサブスレッショルド電流と等しくなり、従来に比べｆ／ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電線の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング係数によって定まるΔＶだけＶ_CHから下がり、図２に示すようになる。
【００２５】
表１には、数値例として１６ギガビットＤＲＡＭを想定して得られた電流値も示している。そこで用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧Ｖ_Tが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌ_effが０．１５μｍ，ゲート酸化膜厚Ｔ_OXが４ｎｍ，ワード電圧Ｖ_CHが１．７５Ｖ，電源電圧Ｖ_CCが１Ｖである。本発明により、サブスレッショルド電流が従来の約７００ｍＡから、動作時では約３５０分の１の約２ｍＡに、待機時では約３３０００分の１の約２０μＡに低減できる。
【００２６】
【表１】

【００２７】
図３は、動作波形の模式図である。待機時（Φ，Φ_S1〜Φ_Sj，Φ_B1〜Φ_Bk：Ｖ_CH）には、ＱとＱ_S1〜Ｑ_Sj及びＱ_B1〜Ｑ_Bkがほとんどオフになっているので、ＰはＶ_CHよりも低い電圧Ｖ_CH−ΔＶ"になっており、Ｐ_S1〜Ｐ_Sjはより低い電圧Ｖ_CH−ΔＶ'に、Ｐ_B1〜Ｐ_Bkはそれよりもさらに低い電圧Ｖ_CH−ΔＶになっている。すべてのワード線は、Ｐ_B1〜Ｐ_Bkの電圧と無関係にＶ_SSに固定されている。外部クロック信号／ＲＡＳ（ここで「／」はバー信号を示す）がオンになると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ₁時間充電しＶ_CHにする。次に、Φ_S1でＱ_S1がオンになり、Ｐ_S1の寄生容量Ｃ_S1をｔ₂時間充電しＶ_CHにする。また、Φ_B1でＱ_B1がオンになり、Ｐ_B1の寄生容量Ｃ_B1をｔ₃時間充電しＶ_CHにする。このとき、Ｑ_S2〜Ｑ_Sj及びＱ_B2〜Ｑ_Bkはほとんどオフのままである。その後、Ｘデコーダ出力信号Ｘ₁によりワードドライバ＃１が選択され、ワード線が駆動される。／ＲＡＳがオフになると、ＱとＱ_S1及びＱ_B1はオフになる。Ｐ，Ｐ_S1，Ｐ_B1は、長時間が経過すると、それぞれＶ_CH−ΔＶ"，Ｖ_CH−ΔＶ'，Ｖ_CH−ΔＶとなる。ここで、アクセス時間を損なうことなく、給電線（Ｐ，Ｐ₁）をＶ_CHに充電できる。なぜなら、Ｃが大きくてもΔＶ"は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直後からＰの充電時間（ｔ₁）を十分とれるからである。また、セクタやブロックに分割されているのでＣ_S1，Ｃ_B1が比較的小さいため、Ｐ_S1，Ｐ_B1の充電時間（ｔ₂，ｔ₃）は短くできるからである。
【００２８】
以上の説明では、トランジスタのサブストレート（基板）の接続に触れなかったが、ＰＭＯＳトランジスタのサブストレートを全てＶ_CHに接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。前述のように非選択ブロックの給電線はＶ_CHからΔＶだけ低下したときに、基板バイアス効果により非選択ブロック内のＰＭＯＳトランジスタのしきい電圧が高くなるためである。ソースがゲートよりも低い電圧になる上に、しきい電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔＶで同じ電流低減効果が得られる。
【００２９】
なお、ワード電圧Ｖ_CHは電源電圧Ｖ_CCから昇圧されているので、ワードドライバのＭＯＳトランジスタには他の回路よりも大きな振幅の電圧がゲートに入力される。そこで、その分だけＶ_Tを高くしてさらに低電流化することもできる。ただし、動作速度がやや遅くなるという欠点がある。
【００３０】
この欠点は、ワードドライバ内のトランジスタのしきい電圧を低くし、スイッチとして用いるトランジスタのしきい電圧をそれよりも高くすることにより、緩和される。例えば、図１のＱとＱ_S1〜Ｑ_Sj及びＱ_B1〜Ｑ_Bkのしきい電圧をワードドライバ内のトランジスタよりも高くし、ｄ，ｅ，ｆを大きく設定することにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのに対し、オン抵抗には１次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図３での充電時間ｔ₁，ｔ₂，ｔ₃が確保できれば、動作速度の点で問題ない。したがって、動作速度を劣化させることなく貫通電流をさらに低減できる。レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Ｑだけにしきい電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【００３１】
本実施例では、スイッチとして１個のＰＭＯＳトランジスタを用いているが、その他にも次の二つの条件を満たす範囲で種々の素子もしくは回路が考えられる。（１）スイッチが選択された場合：該スイッチを短絡したと仮定したときに該スイッチの負荷（例えばブロック選択用スイッチでは、ｌ個のワードドライバ）で流れる動作電流（サブスレッショルド電流及び選択されたワード線の充電電流）よりも、該スイッチの電流駆動能力が大きい。（２）スイッチが非選択の場合：該スイッチを短絡したと仮定したときに負荷で流れる待機電流（サブスレッショルド電流）よりも、該スイッチの電流供給能力が小さい。この二つの条件を満たすように、選択時と非選択時とでインピーダンスをそれぞれ小と大というように可変にできればよい。
【００３２】
図３に示した動作では、／ＲＡＳが０Ｖとなっている活性期間中は、Φ，Φ_S1，Φ_B1を下げたままにして、Ｑ，Ｑ_S1，Ｑ_B1をオンに保っていた。これは、／ＲＡＳにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦ_S1，Φ_B1を制御することにより実現される。さらに、／ＲＡＳの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ，Φ_S1，Φ_B1をＶ_CHにしてＱ，Ｑ_S1，Ｑ_B1をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流Ｉ_Sと同程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、／ＲＡＳの立上りから一定期間、Φ，Φ_S1，Φ_B1を下げてＱ，Ｑ_S1，Ｑ_B1をオンにする必要がある。
【００３３】
図４は、５１２個のワードドライバを４個のブロックに分けた例である。データ線対あたり５１２個のメモリセル（ＭＣ₁〜ＭＣ₅₁₂）が設けられ、５１２本のワード線により選択される。メモリセルを高密度に配置するために、このワード線の線幅と間隔は最小加工寸法と同程度である。そのため、ワードドライバをワード線と同ピッチでレイアウトすることはできず、一般に４段程度に分けてレイアウトされる。レイアウト上の各段をそのままワードドライバのブロック（Ｂ₁〜Ｂ₄）としたのが図４であり、各ブロックの給電線を別にすることにより、レイアウト面積が増加することはない。このように、ｌの値を、データ対線あたりのメモリセル数よりも小さくできる。逆に大きくすることが可能なのは自明であり、ｌの値の自由度は大きい。したがって、動作時の貫通電流Ｉ_Aが最も小さくなるようにｌと（ｋ・ｄ）及び（ｊ・ｅ）を設定することができる。
【００３４】
以上本発明をワードドライバに適用した実施例を説明したが、本発明の趣旨を逸脱しないかぎり、これに限定されるものではない。以下に示すような変形も可能である。
【００３５】
図５に、図１の階層型給電線方式をデコーダに適用した例を示す。ＮＡＮＤ回路とインバータのＣＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例で、Ｖ_CCとＶ_SSの両側に階層型給電線を用いることが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶ_CCを出力し、動作時に少数が０Ｖを出力する。貫通電流はＶ_SS側のＮＭＯＳトランジスタで定まるので、Ｖ_SS側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて０Ｖを出力し、動作時に少数がＶ_CCを出力する。貫通電流はＰＭＯＳトランジスタで定まるので、Ｖ_CC側に階層型給電線を用いる。このように、Ｖ_CCとＶ_SSの両側に階層型給電線を用いることにより、多段の論理回路であっても、動作を不安定にすること無く、貫通電流を低減できる。なお、図１０から図１５に示したような方式のいずれも、同様にデコーダなどの多段の回路に適用できる。
【００３６】
センスアンプ駆動回路のようにＶ_CC／２を中心に動作を行う回路でも、Ｖ_CCとＶ_SSの両側に本発明を適用することにより、貫通電流を低減できる。待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていても良い。また、ブロック内の回路数やセクタ内のブロック数が異なっていても良い。
【００３７】
複数の回路が同時に動作する場合、１個のブロック内で複数の回路を動作させるか、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタは複数に分割して配置しても良い。その場合、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線を短時間で充電できる。
【００３８】
本発明は、ＤＲＡＭだけでなく、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリード・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメモリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の論理回路にも適用できる。本発明は、しきい電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳＩでは、効果が著しい。特に、動作電圧２Ｖ程度以下では動作速度の点から０．２Ｖ程度のしきい電圧が必要になり、あるいはゲート長０．２μｍ程度以下ではスケーリング則により０．２Ｖ程度のしきい電圧となるので、そのようなＬＳＩでは非常に効果が大きく、電池動作なども始めて可能となる。
【００３９】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図１】ワードドライバに適用した実施例を示す図である。
【図２】ワードドライバのＰＭＯＳトランジスタの動作点を示す図である。
【図３】図１に示した実施例の動作タイミング図である。
【図４】５１２個のワードドライバを４個のブロックに分けた例を示す図である。
【図５】デコーダに適用した実施例である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す図である。
【図８】メモリのブロック図である。
【図９】ワードドライバの従来の給電線を示す図である。
【図１０】サブスレッショルド電流の流れる時間を限定した実施例を示す図である。
【図１１】図１０に示した実施例の制御タイミング図である。
【図１２】ブロックを１次元配置した実施例を示す図である。
【図１３】ブロックを２次元配置した実施例を示す図である。
【図１４】２次元配置の代表的選択方式の実施例である。
【図１５】図１４に示した実施例の制御タイミング図である。
【符号の説明】
ＷＤ…ワードドライバ、ＷＬ…ワード線、ＸＤＥＣ…Ｘデコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、Ｖ_CH…ワード電圧、Ｖ_CC…電源電圧、Ｖ_SS…接地電圧（０Ｖ）、Ｓ₁〜Ｓ_j…セクタ、Ｂ₁〜Ｂ_k…ブロック、ｊ…セクタ数、ｋ…セクタ１個あたりのブロック数、ｌ…ブロック１個あたりの回路数、Ｐ…給電線、Ｑ…動作モードと待機モードを選択するトランジスタ、Ｐ_S1〜Ｐ_Sk…セクタの給電線、Ｑ_S1〜Ｑ_Sj…セクタ選択トランジスタ、Ｐ_B1〜Ｐ_Bk…ブロックの給電線、Ｑ_B1〜Ｑ_Bk…ブロック選択トランジスタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit composed of fine MOS transistors, and more particularly to a circuit suitable for high speed and low power operation.
[0002]
[Prior art]
1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings, 1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings of Technical Papers, pp.188-192 (May 1989)), the withstand voltage of the MOS transistor is reduced as the MOS transistor is miniaturized, and thus the operating voltage must be lowered.
In this case, in order to maintain high-speed operation, the threshold voltage (V _T ) Also needs to be reduced. This is because the operating speed depends on the effective gate voltage of the MOS transistor, that is, the operating voltage is V _T This is because the higher the value, the higher the speed.
For example, in a 16 gigabit DRAM in which the effective channel length is 0.15 μm or less, the standard operating voltage inside the chip is expected to be 1 V, and the boosted word line voltage is expected to be about 1.75 V, the transistor V _T (Defined with channel width μm, drain current 10 nA, standard condition of junction temperature 25 ° C., PMOS transistor V for simplicity _T (Inverted sign) is −0.04V.
However, the operating voltage becomes about 2V or less, and V _T If it is unavoidable to be about 0.4 V or less, the sub-threshold characteristic (tailing characteristic) of the MOS transistor can no longer completely turn off the transistor, and a phenomenon in which a direct current flows occurs as described below. Arise.
[0003]
A conventional CMOS inverter shown in FIG. 6 will be described. Ideally, the input signal IN is at a low level (= V _SS ) N channel MOS transistor M _N Is off and IN is high (= V _CC ) When P channel MOS transistor M _P In any case, no current flows when the output voltage is fixed. However, MOS transistor V _T When becomes low, the subthreshold characteristic cannot be ignored.
[0004]
As shown in FIG. 7, the drain current I in the subthreshold region _DS Is the gate-source voltage V _GS It is proportional to the exponential function of and is expressed by the following equation.
[0005]
[Expression 1]

[0006]
Where W is the channel width of the MOS transistor and I ₀ , W ₀ Is V _T Current value and channel width, and S is the tailing coefficient (V _GS -log I _DS The reciprocal of the slope of the characteristic). Therefore, V _GS Subthreshold current even if = 0
[0007]
[Expression 2]

[0008]
Flows. In the CMOS inverter of FIG. _GS = 0, so that the high power supply voltage V during non-operation _CC To the low power supply voltage V which is the ground potential _SS Towards the current I _L Will flow.
As shown in FIG. 7, the subthreshold current is a threshold voltage V. _T To V _T When it is lowered to 'I _L To I _L 'Grows exponentially.
As apparent from the above equation, in order to reduce the subthreshold current, V _T Can be increased or S can be decreased. However, the former causes a decrease in speed due to a decrease in effective gate voltage. In particular, if the operating voltage is lowered along with miniaturization from the point of withstand voltage, the speed drop becomes remarkable, and the advantage of miniaturization cannot be utilized, which is not preferable. The latter is difficult for the following reasons as long as room temperature operation is assumed.
The tailing coefficient S is the capacitance C of the gate insulating film. _OX And the capacitance C of the depletion layer under the gate _D Is expressed as follows.
[0009]
[Equation 3]

[0010]
Here, k is a Boltzmann constant, T is an absolute temperature, and q is an elementary charge. As is clear from the above equation, C _OX And C _D Regardless of the case, S ≧ kT ln 10 / q, and it is difficult to make it 60 mV or less at room temperature.
[0011]
[Problems to be solved by the invention]
Due to the phenomenon described above, the substantial direct current of a semiconductor integrated circuit composed of a large number of MOS transistors increases remarkably. Especially during high temperature operation, V _T This problem becomes even more serious because S is low and S is large. In the era of downsizing of computers and the like where low voltage operation and low power are important in the future, or in the era of battery operation that is essential for portable devices, this increase in subthreshold current is an essential problem. .
[0012]
This problem will be further described using a memory which is a typical semiconductor integrated circuit. In a memory LSI such as a dynamic random access memory (DRAM), as shown in FIG. 8, a row line (word line WL) is selected and driven in order to select an arbitrary memory cell MC in the memory array MA. X decoder (XDEC), word driver (WD), sense amplifier (SA) for amplifying the signal of column line (data line D), sense amplifier drive circuit (SAD) for driving the sense amplifier, and column line are selected It consists of a Y decoder (YDEC). Further, a peripheral circuit (PR) for controlling these circuits is incorporated. The main part of these circuits has a circuit configuration based on the above-described CMOS logic circuit in order to reduce power consumption during operation, standby, or battery backup. However, the threshold voltage V of the transistor _T (Hereinafter, for the sake of simplicity, the absolute values of the PMOS transistor and the NMOS transistor are equal and V _T Assume that ) Decreases, the through current increases drastically for the reasons described above. This is particularly noticeable in decoders and drivers or peripheral circuit sections. This is because the number of circuits constituting these is overwhelmingly large and has a special function.
For example, in the case of a decoder or driver, a small number of specific circuits are selected and driven from among a large number of circuits of the same type by an address signal. V _T Is sufficiently large, a large number of non-selection circuits are completely cut, that is, this selection / drive is performed while the through current is substantially zero. In general, when the storage capacity of the memory increases, the number of decoders and drivers increases. However, as long as the through current does not flow through the non-selection circuit, the overall current does not increase even if the storage capacity increases. But this is only possible with V _T Only when the current is large, the through current drastically increases when it becomes low as described above. Similarly, when the entire chip is not selected (standby state), most of the circuits in the chip are conventionally turned off to reduce the power supply current as much as possible, but this is no longer possible. This problem is not limited to memory LSIs, but is common to all semiconductor integrated circuits based on CMOS logic circuits with built-in memories.
[0013]
Accordingly, an object of the present invention is to provide a high-speed and low-power semiconductor integrated circuit device even if the MOS transistor is miniaturized, and in particular, a word driver and decoder which are problematic in a memory or a semiconductor integrated circuit device incorporating a memory. It is to reduce the through current.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, in a semiconductor integrated circuit composed of a large number of the same types of circuits, only a small number of circuits selectively operate in a desired time zone, and the rest remain in a non-selected state. The multiple circuits are made into at least one block, a power supply line is provided corresponding to the block, and a desired operating voltage is selectively given to the power supply line. The selection function is realized by an address signal, a signal designating an operation mode such as active time and standby time, a signal designating a specific time zone within the active time zone, or a combination signal thereof.
[0015]
Even if the threshold voltage of the transistor is low, the through current flowing in the non-selection circuit can be minimized.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
First, an example in which the present invention is applied to a DRAM word driver (WD in FIG. 8) will be described. The word line is selected and the required word voltage V _CH Taking the state after being applied to the word line as an example, in the conventional configuration shown in FIG. _T As long as is sufficiently high, no through current flows in all CMOS drivers. But V _T When the voltage becomes as low as about 0.4 V or less, a through current flows through the word driver, the capacity is increased, the number of word drivers (r) is increased, and this size cannot be ignored. Total I of this through current _A Is
[0017]
[Expression 4]

[0018]
It can be expressed. Here, as shown in FIG. _T Is the current value I ₀ , S is a tailing coefficient. Word driver power supply V _CH In general, the external power supply is boosted and supplied inside the chip, so there is a limit to the current drive capability, and I _A It becomes impossible to process when becomes large.
As a method for solving this, (1) a method of applying a required voltage to a power supply line of a word driver for a desired period, and (2) dividing a word driver group into a large number of blocks composed of a plurality of drivers, the required voltage There is a method of applying only to a specific block to be selected, and (3) a method of combining both.
[0019]
FIG. 10 shows an embodiment in which a required voltage is applied to a power supply line of a word driver only for a desired period and a time during which a subthreshold current flows is limited. It is characterized in that a required word voltage is supplied to the common power supply line of the block after the logic input of the driver is determined. In accordance with the operation timing shown in FIG. 11, the operation will be described by paying attention to the voltage relationship of the PMOS transistors constituting the word driver. In the case of a well-known DRAM memory cell composed of an NMOS transistor and a capacitor (storage capacitor), the voltages of all unselected word lines are V _SS Since it must be (0V), the gate voltage of the PMOS transistor in all word drivers including the word driver to be selected is V _CH It is. Next, when the selection operation starts, the gate N of the PMOS transistor of the selection driver (# 1) _X1 Only becomes 0V. At this time, in other word drivers (# 2 to #r), V _CH This establishes the gate voltages of the PMOS transistors of all word drivers. Now, the common feed line P to which the source of the PMOS transistor is connected _B Until the gate voltage of the PMOS transistor described above is determined, the sub-threshold current of the PMOS transistor is negligible. _CH If the voltage is lower than a certain voltage or in extreme cases, it is set to 0V. Here, the certain voltage means the V of the PMOS transistor. _T V _CH -(0.4V-V _T ) This is because, in order to make the subthreshold current of the PMOS transistor small enough to be ignored, the voltage between the gate and the source is reduced to V _T This is because the effective gate voltage minus is required to be about 0.4 V as described above. For example, in a 16 gigabit DRAM, as described above, V _CH = 1.75V, V _T Since it is about -0.04V, a certain voltage here is about 1.31V. Common feed line P after gate voltage is determined _B V _CH To the selected word line from the corresponding PMOS transistor to V _CH Is applied. After applying for a desired period, the gate voltage of the PMOS transistor is set to V in all word drivers. _CH Then, the selected word line is discharged to 0 V by the corresponding NMOS transistor. After that, the common feeder P _B Is again lowered below the certain voltage described above. By such a driving method, V _CH Although there is a problem that the subthreshold current continues to flow in the PMOS transistor of the non-selected word driver during the period in which is applied, external current does not flow in other time zones. Even if the logic input of the driver is determined after applying a required word voltage to the common power supply line, a normal voltage can be obtained on the word line. In this case, the subthreshold current flows unnecessarily through all the word drivers during the period from when the word voltage is applied to the power supply line until the logic input of the driver is determined. On the other hand, in the method in which the word voltage is applied to the common power supply line after the logic input is determined, the wasteful current during this period can be reduced. However, the operation is slightly slower. This is because, since the parasitic capacitance of the common power supply line is large, a long rise time is necessary in this portion, and the access time is delayed accordingly.
[0020]
FIG. 12 and FIG. 13 are conceptual embodiments for solving the above-described problem, in which the word driver group is divided into a large number of blocks including a plurality of drivers, and the subthreshold current is limited to only selected blocks. There are features. That is, the current can be reduced in inverse proportion to the number of divisions. FIG. 12 is a one-dimensional arrangement of m blocks of n word drivers (where m · n = r), and the subthreshold current is reduced by 1 / m compared to the embodiment shown in FIG. it can. FIG. 13 shows two (two-dimensional) (matrix) arrangements of blocks of l (lowercase L) word drivers in the row direction and k (not Boltzmann constants) in the row direction and j in the column direction. J · k · l = r). In this configuration, the subthreshold current can be reduced by 1 / (j · k) compared to the embodiment shown in FIG. The one-dimensional arrangement in FIG. 12 is self-evident from the description of the two-dimensional arrangement in FIG. 13, and will be described in detail below based on some examples with the two-dimensional arrangement as an example.
[0021]
FIG. 14 shows an example of a typical selection method of a two-dimensional arrangement, and FIG. 15 is an operation timing chart thereof. Block to select, for example B _1,1 The row line corresponding to (P _S1 ) Required word voltage V _CH And the corresponding column line (Φ _B1 ) Is applied with 0V. Block selection PMOS transistor Q _1,1 Is on and B _1,1 Power supply line (P _1,1 ) Is V _CH Is charged. B _1,1 Since the gate voltage of the PMOS transistor constituting the word driver belonging to is already determined, V _CH Is applied. Of course, as mentioned above, P _1,1 V _CH The word line can be driven normally even if the above gate voltage is determined after applying. After applying for a desired period, P ₁₁ Is discharged to 0V by the NMOS transistor connected to it. The power supply line belonging to the non-selected block remains at 0V. For simplicity, the block selection PMOS transistor and the power supply line discharging NMOS transistor V _T Is selected sufficiently high (about 0.4 V). Since the power supply line of the unselected block is always 0V, no subthreshold current flows through the word driver in the unselected block. Therefore, the overall through current can be greatly reduced to only the through current of one word driver in the selected block. Further, since the feeder line is divided and the divided feeder line having a small parasitic capacitance may be driven, it can operate at a higher speed than the embodiment shown in FIG.
[0022]
FIG. 1 shows another embodiment of a two-dimensional arrangement selection method. Similar to the embodiment shown in FIG. 14, the row feeders (eg P _S1 ) And column control lines (eg Φ _B1 ) To select only the block at the intersection. Differences from the embodiment shown in FIG. 4 are as follows. In FIG. 4, the voltage of the power supply line of each block in the unselected state is 0V, and all the power supply lines of the non-selected blocks are 0V even after the block selection operation is started. When any one block is selected, the voltage of the feeder line is changed from 0V to V _CH Has a disadvantage that the transient current becomes large at a low speed. In order to solve this, when a certain block changes from the non-selected state to the selected state, the voltage change of the power supply line is as small as possible, and the subthreshold current of the other non-selected blocks is suppressed to a negligible level. It is desirable.
The embodiment shown in FIG. 1 realizes this and has the following two features.
(1) Hierarchical power supply line in which drivers are divided into blocks: j · k blocks each consisting of l word drivers are provided and arranged in a matrix. Divide them into k pieces to make j sectors. Feed line P of each block _B1 ~ P _Bk Block select transistor Q _B1 ~ Q _Bk Through the sector feed line (eg P _S1 ). In addition, the feeder P of each sector _S1 ~ P _Sj , Sector select transistor Q _S1 ~ Q _Sj Is connected to the power supply line P. Further, P is connected to a word voltage V through a transistor Q that selects an operation mode and a standby mode. _CH Connect to the feeder line.
(2) Hierarchical gate width setting: The gate width (d · W) of the block selection transistor is selected sufficiently smaller than the total gate width (l · W) of the word driver transistors in the block (d << l). Further, the gate width (e · W) of the sector selection transistor is selected sufficiently smaller than the total gate width (k · d · W) of the block selection transistors in the sector (e << k · d). Further, the gate width (f · W) of Q is selected sufficiently smaller than the total gate width (j · e · W) of all sector selection transistors (f << j · e).
[0023]
In operation, Q and Q _S1 And Q _B1 And block B containing the selected word driver (# 1) ₁ And B ₁ Including sector S ₁ Power supply line P corresponding to _B1 And P _S1 V _CH Supply. Where V of all transistors _T Are assumed to be the same low value. With this configuration, an unselected sector (S ₂ ~ S _j ) Through the entire through current of the corresponding sector select transistor (Q _S2 ~ Q _Sj ) Equal to one subthreshold current. In addition, the selected sector (S ₁ ) Unselected block (B) ₂ ~ B _k Each through current of the corresponding block select transistor (Q _B2 ~ Q _Bk ) Equal to one subthreshold current. Because the subthreshold current is proportional to the gate width of the transistor, for example, S ₁ This is because even if a current of l · i flows in the non-selected block, the entire through current is eventually limited to the subthreshold current (d · i) of the block selection transistor. Therefore, the total through current I _A Is substantially (l + k · d + j · e) i as shown in Table 1. I _A In order to reduce the value, it is preferable to set l and (k · d) and (j · e) to the same value. Here, if d, e, and f are set to about 4, a series transistor (Q, Q _S1 , Q _B1 ) Can have a small influence on the speed and chip area.
[0024]
For example, when waiting, Q, Q ₁ ~ Q _k Almost all off. Overall through current I _S Becomes equal to the sub-threshold current of Q and can be reduced by f / j · k · l as compared with the conventional case. In addition, the voltage of the power supply line of the block is V by ΔV determined by the ratio of j · k · l · W and f · W and the tailing coefficient. _CH 2 as shown in FIG.
[0025]
Table 1 also shows current values obtained assuming a 16-Gigabit DRAM as a numerical example. The parameter used there is a threshold voltage V defined by the voltage at which the gate width is 5 μm and the current 10 nA flows. _T Is -0.12 V, tailing coefficient S is 97 mV / dec. , Junction temperature T is 75 ° C, effective gate length L _eff 0.15μm, gate oxide film thickness T _OX Is 4nm, word voltage V _CH 1.75V, power supply voltage V _CC Is 1V. According to the present invention, the subthreshold current can be reduced from about 700 mA in the prior art to about 2 mA of about 350 times during operation, and to about 20 μA of about 1/33000 in standby mode.
[0026]
[Table 1]

[0027]
FIG. 3 is a schematic diagram of operation waveforms. During standby (Φ, Φ _S1 ~ Φ _Sj , Φ _B1 ~ Φ _Bk : V _CH ) Q and Q _S1 ~ Q _Sj And Q _B1 ~ Q _Bk Is almost off, so P is V _CH Lower voltage V _CH −ΔV ”and P _S1 ~ P _Sj Is the lower voltage V _CH −ΔV ′, P _B1 ~ P _Bk Is a lower voltage V _CH -ΔV. All word lines are P _B1 ~ P _Bk V regardless of the voltage of _SS It is fixed to. When the external clock signal / RAS (“/” indicates a bar signal) is turned on, Q is first turned on at Φ, and the parasitic capacitance C of P is set to t ₁ Charge for hours V _CH To. Next, Φ _S1 Q _S1 Turns on and P _S1 Parasitic capacitance C _S1 T ₂ Charge for hours V _CH To. Φ _B1 Q _B1 Turns on and P _B1 Parasitic capacitance C _B1 T _Three Charge for hours V _CH To. At this time, Q _S2 ~ Q _Sj And Q _B2 ~ Q _Bk Remains almost off. After that, the X decoder output signal X ₁ As a result, the word driver # 1 is selected and the word line is driven. When Q / RAS is off, Q and Q _S1 And Q _B1 Turns off. P, P _S1 , P _B1 V _CH -ΔV ", V _CH -ΔV ', V _CH −ΔV. Here, the feeder lines (P, P ₁ ) V _CH Can be charged. This is because even if C is large, ΔV ″ is as small as several hundred mV, and the charging time of P (t ₁ ) Is sufficient. Also, since it is divided into sectors and blocks, C _S1 , C _B1 Is relatively small, P _S1 , P _B1 Charging time (t ₂ , T _Three ) Can be shortened.
[0028]
In the above description, the connection of the substrate (substrate) of the transistor was not touched. _CH It is desirable to connect to. In this case, the charge required for charging the power supply line is smaller and the charging time is shorter than connecting the substrate to the power supply line connecting the drain. As described above, the power supply line of the non-selected block is V _CH This is because the threshold voltage of the PMOS transistor in the non-selected block is increased due to the substrate bias effect when the voltage is decreased by ΔV. Since the source has a lower voltage than the gate and the threshold voltage becomes higher, the same current reduction effect can be obtained with a smaller ΔV compared to the case where the substrate has the same voltage as the drain.
[0029]
The word voltage V _CH Is the power supply voltage V _CC Therefore, a voltage having a larger amplitude than that of other circuits is input to the gate of the MOS transistor of the word driver. So, that much V _T Can be increased to further reduce the current. However, there is a drawback that the operation speed becomes slightly slow.
[0030]
This disadvantage is mitigated by lowering the threshold voltage of the transistors in the word driver and increasing the threshold voltage of the transistors used as switches. For example, Q and Q in FIG. _S1 ~ Q _Sj And Q _B1 ~ Q _Bk By making the threshold voltage higher than that of the transistor in the word driver and setting d, e, and f large, the through current can be further reduced while preventing deterioration of the operation speed due to the on-resistance of the switch. This is because the sub-threshold current in the off state is affected exponentially while the on-resistance is affected only by a linear function. Even if the gate capacitance increases with the gate width, the charging time t in FIG. ₁ , T ₂ , T _Three Can be secured, there is no problem in terms of operating speed. Therefore, the through current can be further reduced without deteriorating the operation speed. There is no problem in terms of layout area because the number is relatively small. In some cases, using only a transistor having a high threshold voltage only for Q is effective in reducing standby current.
[0031]
In the present embodiment, one PMOS transistor is used as a switch, but various other elements or circuits are conceivable as long as the following two conditions are satisfied. (1) When a switch is selected: When it is assumed that the switch is short-circuited, an operating current (sub-threshold current and The current driving capability of the switch is larger than the charging current of the word line. (2) When the switch is not selected: The current supply capability of the switch is smaller than the standby current (subthreshold current) that flows in the load when it is assumed that the switch is short-circuited. In order to satisfy these two conditions, it is sufficient that the impedance can be made variable as small and large when selected and when not selected.
[0032]
In the operation shown in FIG. 3, during the active period when / RAS is 0 V, Φ, Φ _S1 , Φ _B1 Q, Q _S1 , Q _B1 Was kept on. This is because Φ is controlled by a signal that designates the active and standby operation modes generated by / RAS, and Φ is controlled by a combination signal of the signal and the address signal. _S1 , Φ _B1 This is realized by controlling Further, after driving the word line, Φ, Φ after driving the word line using a signal for specifying a period from the fall of / RAS to the end of the driving of the word line. _S1 , Φ _B1 V _CH Q, Q _S1 , Q _B1 It is also possible to turn off. As a result, the through current after driving the word line is changed to the standby current I even when active. _S Can be reduced to the same extent. This effect is greater as the active period in which / RAS is 0 V is longer. However, in this case, Φ, Φ are used for a certain period from the rise of / RAS for rewriting the memory cell. _S1 , Φ _B1 Lower Q and Q _S1 , Q _B1 Need to turn on.
[0033]
FIG. 4 shows an example in which 512 word drivers are divided into four blocks. 512 memory cells per data line pair (MC ₁ ~ MC ₅₁₂ ) Are provided and are selected by 512 word lines. In order to arrange memory cells at a high density, the line width and interval of the word lines are about the same as the minimum processing size. Therefore, the word drivers cannot be laid out at the same pitch as the word lines, and are generally laid out in about four stages. The word driver block (B ₁ ~ B _Four FIG. 4 shows that the layout area is not increased by separately providing the power supply lines of the respective blocks. In this way, the value of l can be made smaller than the number of memory cells per data pair. On the contrary, it is obvious that it can be increased, and the degree of freedom of the value of l is large. Therefore, the through current I during operation _A 1 and (k · d) and (j · e) can be set so that becomes the smallest.
[0034]
Although the embodiment in which the present invention is applied to the word driver has been described above, the present invention is not limited to this without departing from the spirit of the present invention. The following modifications are also possible.
[0035]
FIG. 5 shows an example in which the hierarchical feed line system of FIG. 1 is applied to a decoder. In an example composed of an AND circuit composed of two stages of NAND logic and an inverter CMOS logic circuit, V _CC And V _SS It is a feature that a hierarchical power supply line is used on both sides. NAND circuits are all V in standby _CC And a small number outputs 0V during operation. Through current is V _SS V is determined by the NMOS transistor on the side. _SS A hierarchical feed line is used on the side. On the other hand, the inverter outputs all 0V during standby and a small number during operation. _CC Is output. Since the through current is determined by the PMOS transistor, V _CC A hierarchical feed line is used on the side. Thus, V _CC And V _SS By using the hierarchical power supply lines on both sides of the circuit, even in a multi-stage logic circuit, the through current can be reduced without destabilizing the operation. Any of the systems shown in FIGS. 10 to 15 can be similarly applied to a multistage circuit such as a decoder.
[0036]
V like a sense amplifier drive circuit _CC Even in a circuit that operates around / 2, V _CC And V _SS By applying the present invention to both sides, the through current can be reduced. The present invention can be applied to any circuit group that outputs the same voltage during standby and operates a small number during operation. At that time, it is not necessary that all the circuits have the same transistor size, and the configurations may be different. Further, the number of circuits in the block and the number of blocks in the sector may be different.
[0037]
In the case where a plurality of circuits operate simultaneously, a plurality of circuits may be operated in one block or a plurality of blocks may be selected simultaneously. Further, the transistor operating as a switch may be divided into a plurality of parts. In this case, the influence of the wiring resistance can be reduced by shortening the feeder line, and the feeder line of the selected block can be charged in a short time.
[0038]
The present invention can be applied not only to a DRAM but also to a memory such as a static random access memory (SRAM), a read-only memory (ROM), or a flash memory, and a logic LSI with a built-in memory. The present invention can also be applied to logic circuits other than CMOS, such as NMOS logic circuits. The present invention is more effective as the threshold voltage becomes smaller, and the effect is remarkable in an LSI having a threshold voltage of about 0.4 V or less in which the through current is dominant in the operating current. In particular, a threshold voltage of about 0.2 V is required from the viewpoint of operation speed when the operating voltage is about 2 V or less, or a threshold voltage of about 0.2 V is required due to the scaling law when the gate length is about 0.2 μm or less. Such an LSI is very effective, and battery operation is possible for the first time.
[0039]
【The invention's effect】
As is apparent from the embodiments described above, according to the present invention, a through current can be reduced without impairing the operation speed, and a semiconductor device that operates at high speed with low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment applied to a word driver.
FIG. 2 is a diagram illustrating an operating point of a PMOS transistor of a word driver.
3 is an operation timing chart of the embodiment shown in FIG. 1. FIG.
FIG. 4 is a diagram illustrating an example in which 512 word drivers are divided into four blocks.
FIG. 5 is an embodiment applied to a decoder.
FIG. 6 is a circuit diagram of a conventional CMOS inverter.
FIG. 7 is a diagram illustrating sub-threshold characteristics of a transistor.
FIG. 8 is a block diagram of a memory.
FIG. 9 is a diagram showing a conventional power supply line of a word driver.
FIG. 10 is a diagram showing an embodiment in which a time during which a subthreshold current flows is limited.
FIG. 11 is a control timing chart of the embodiment shown in FIG.
FIG. 12 is a diagram illustrating an example in which blocks are arranged one-dimensionally.
FIG. 13 is a diagram showing an embodiment in which blocks are two-dimensionally arranged.
FIG. 14 is an example of a representative selection method of a two-dimensional arrangement.
FIG. 15 is a control timing chart of the embodiment shown in FIG. 14;
[Explanation of symbols]
WD ... word driver, WL ... word line, XDEC ... X decoder, D ... data line, SA ... sense amplifier, YDEC ... Y decoder, SAD ... sense amplifier drive circuit, MC ... memory cell, MA ... memory array, PR ... peripheral Circuit, V _CH ... Word voltage, V _CC ... Power supply voltage, V _SS ... Ground voltage (0V), S ₁ ~ S _j ... Sector, B ₁ ~ B _k ... block, j ... number of sectors, k ... number of blocks per sector, l ... number of circuits per block, P ... feed line, Q ... transistor for selecting operation mode and standby mode, P _S1 ~ P _Sk ... Sector feed line, Q _S1 ~ Q _Sj ... Sector selection transistor, P _B1 ~ P _Bk ... Block feed line, Q _B1 ~ Q _Bk ... Block selection transistor.

Claims (3)

The plurality of word lines including the first word line group and the second word line group, the data lines intersecting with the plurality of word lines, and the intersections of the plurality of word lines and the plurality of data lines. A semiconductor integrated circuit having a plurality of memory cells,
A first block including a first word driver group arranged in the first region in a direction in which the data lines extend;
A second block including a second word driver group arranged in the second region in the direction in which the data lines extend;
Each of the first word line groups connected to the first word driver group is disposed adjacent to each of the second word line groups connected to the second word driver group,
The first region and the second region are respectively disposed at positions shifted in the extending direction of the word line,
The first block includes a first feed line that supplies an operating voltage to the first word driver group, and the first feed line is controlled by a first current limiting unit,
The second block includes a second feed line that supplies an operating voltage to the second word driver group, and the second feed line is controlled by a second current limiting unit,
When the first block has a sub-threshold current of a MOS transistor included in the first word driver group limited by the first current limiting means, the second feed line of the second block includes A semiconductor integrated circuit in which an operating voltage is supplied via a second current limiting means so that the second word driver group is operable.   When the sub-threshold current of the MOS transistor included in the second word driver group is limited by the second current limiting unit in the second block, the first power supply line of the first block includes 2. The semiconductor integrated circuit according to claim 1, wherein an operating voltage is supplied through the first current limiting means so that the first word driver group is operable.   3. The semiconductor integrated circuit according to claim 1, wherein the first region and the second region are disposed adjacent to each other.

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