JPH0786916A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH0786916A
JPH0786916A JP5231234A JP23123493A JPH0786916A JP H0786916 A JPH0786916 A JP H0786916A JP 5231234 A JP5231234 A JP 5231234A JP 23123493 A JP23123493 A JP 23123493A JP H0786916 A JPH0786916 A JP H0786916A
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JP
Japan
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semiconductor integrated
integrated circuit
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logic
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JP5231234A
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Japanese (ja)
Inventor
Takayuki Kawahara
尊之 河原
Ryoichi Hori
陵一 堀
Shinji Horiguchi
真志 堀口
Ryoichi Kurihara
良一 栗原
Kiyoo Ito
清男 伊藤
Masakazu Aoki
正和 青木
Takeshi Sakata
健 阪田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0214Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0016Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Abstract

PURPOSE:To provide the high-speed and low power consumption semiconductor integrated circuit. CONSTITUTION:Between a MOS transistor circuit (LGn) and power sources (VCC and VSS), a means (SWHn) for controlling the power supply of large and small currents is inserted. The control of this SWHn is performed along the flow of signals from an input IN, and the current is supplied to the MOS transistor circuit (LGn) while being switched large and small. At the time of standby, the small current is supplied so as to provide low power consumption and at the time of operations, the large current is supplied so as to provide high speed. Further, even at the time of the switching operation, the high speed is not lost.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は微細MOSトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit composed of fine MOS transistors, and more particularly to a circuit suitable for high speed / low power operation.

【0002】[0002]

【従来の技術】1989 インターナショナル シンポ
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー,システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ(1989年
5月)第188頁から第192頁(1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989))に述べられているように、MOSトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。この場合に、
高速動作を維持するためには、動作電圧の低下に見合っ
てMOSトランジスタのしきい電圧(VT)も低下させ
る必要がある。これは、動作速度は、MOSトランジス
タの実効ゲート電圧、すなわち動作電圧からVTを差し
引いた値で支配され、この値が大きいほど高速だからで
ある。しかし、VTを0.4V程度以下にすると、以下
に述べるように、MOSトランジスタのサブスレッショ
ルド特性(テーリング特性)によって、トランジスタを
完全にオフすることはもはやできなくなり、直流電流が
流れるという現象が生ずる。
[Prior Art] 1989 International Symposium on VLS Technology, Systems and Applications, Proceedings of Technical Papers (1989
May) Pages 188 to 192 (1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)), the breakdown voltage of a MOS transistor decreases as it is miniaturized, so that the operating voltage must be lowered. In this case,
In order to maintain high-speed operation, it is necessary to reduce the threshold voltage (V T ) of the MOS transistor in proportion to the decrease in operating voltage. This is because the operating speed is governed by the effective gate voltage of the MOS transistor, that is, the value obtained by subtracting V T from the operating voltage, and the higher this value, the higher the speed. However, when V T is set to about 0.4 V or less, as described below, due to the subthreshold characteristic (tailing characteristic) of the MOS transistor, it is no longer possible to completely turn off the transistor, and a direct current flows. Occurs.

【0003】図49に示す従来のCMOSインバータに
ついて説明する。理想的には、入力信号INが低レベル
(=VSS)の時はNチャネルMOSトランジスタMN
オフ、INが高レベル(=VCC)の時はPチャネルMO
SトランジスタMPがオフになり、いずれにしても電流
が流れることはない。しかし、MOSトランジスタのV
Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。
A conventional CMOS inverter shown in FIG. 49 will be described. Ideally, the N-channel MOS transistor M N is turned off when the input signal IN is at a low level (= V SS ), and the P-channel MO transistor is when the input signal IN is at a high level (= V CC ).
The S-transistor M P is turned off and no current flows in any case. However, V of MOS transistor
When T becomes low, the subthreshold characteristic cannot be ignored.

【0004】図50に示すように、サブスレッショルド
領域におけるドレイン電流IDSは、ゲート・ソース間電
圧VGSの指数関数に比例し、次式で表される。
As shown in FIG. 50, the drain current I DS in the subthreshold region is proportional to the exponential function of the gate-source voltage V GS and is represented by the following equation.

【0005】[0005]

【数1】 [Equation 1]

【0006】ただし、WはMOSトランジスタのチャネ
ル幅、I0、W0はVTを定義する際の電流値およびチャ
ネル幅、Sはテーリング係数(VGS-log IDS特性の傾
きの逆数)である。したがって、VGS=0でもサブスレ
ッショルド電流
However, W is the channel width of the MOS transistor, I 0 and W 0 are the current value and channel width when defining V T , and S is the tailing coefficient (the reciprocal of the slope of the V GS -log I DS characteristic). is there. Therefore, even if V GS = 0, the subthreshold current

【0007】[0007]

【数2】 [Equation 2]

【0008】が流れる。図49のCMOSインバータで
オフ状態のトランジスタはVGS=0であるから、非動作
時において高電源電圧VCCから接地電位である低電源電
圧VSSに向かって上記の電流ILが流れることになる。
このサブスレッショルド電流は、図50に示すように、
しきい電圧をVTからVT'に低下させると、ILからIL'
に指数関数的に大きくなる。数2の上式から明らかなよ
うに、サブスレッショルド電流を低減するためには、V
Tを大きくするかSを小さくすればよい。しかし、前者
は実効ゲート電圧の低下による速度の低下を招く。特
に、耐圧の点から微細化とともに動作電圧を低くしてい
くと、速度低下は顕著になり、微細化の利点を生かせな
くなるので好ましくない。また後者は、室温動作を前提
とする限り、次の理由により困難である。テーリング係
数Sは、ゲート絶縁膜の容量COXとゲート下の空乏層の
容量CDにより、次のように表される。
Flows. Since the transistor in the off state in the CMOS inverter of FIG. 49 has V GS = 0, the above current I L flows from the high power supply voltage V CC toward the low power supply voltage V SS which is the ground potential in the non-operating state. Become.
This subthreshold current is, as shown in FIG.
When the threshold voltage is reduced from V T to V T ', I L to I L '
It grows exponentially. As is clear from the above equation of Equation 2, in order to reduce the subthreshold current, V
Either increase T or decrease S. However, the former causes a decrease in speed due to a decrease in effective gate voltage. In particular, from the viewpoint of breakdown voltage, if the operating voltage is lowered along with the miniaturization, the speed decrease becomes remarkable, and the advantage of miniaturization cannot be utilized, which is not preferable. In addition, the latter is difficult for the following reasons as long as it is assumed to operate at room temperature. The tailing coefficient S is expressed as follows by the capacitance C OX of the gate insulating film and the capacitance C D of the depletion layer under the gate.

【0009】[0009]

【数3】 [Equation 3]

【0010】ここで、kはボルツマン定数、Tは絶対温
度、qは素電荷である。上式から明らかなように、COX
およびCDの如何にかからわずS≧kT ln 10/qであ
り、室温では60mV以下にすることは困難である。以上
述べた現象のために、多数のMOSトランジスタで構成
された半導体集積回路の実質的な直流電流は著しく増大
してしまう。特に高温動作時には、VTが低くSが大き
くなるため、この問題はさらに深刻になる。低電力化が
重要である今後のコンピュータ等のダウンサイジング時
代においては、このサブスレッショルド電流の増大は本
質的な問題である。
Here, k is the Boltzmann constant, T is the absolute temperature, and q is the elementary charge. As is clear from the above equation, C OX
S ≥ kT ln 10 / q regardless of whether C D or C D , and it is difficult to make it 60 mV or less at room temperature. Due to the phenomenon described above, the substantial direct current of the semiconductor integrated circuit composed of a large number of MOS transistors is remarkably increased. In particular, at high temperature operation, since V T is low and S is large, this problem becomes more serious. In the future downsizing era of computers and the like where low power consumption is important, the increase of the subthreshold current is an essential problem.

【0011】[0011]

【発明が解決しようとする課題】本発明の目的は、MO
Sトランジスタを微細化しても高速・低電力の半導体集
積回路を提供することにある。
The object of the present invention is to provide an MO.
An object of the present invention is to provide a semiconductor integrated circuit which has high speed and low power even if the S transistor is miniaturized.

【0012】[0012]

【課題を解決するための手段】上記目的を達成するた
め、本発明では、MOSトランジスタのソースと電源の
間に大電流と小電流との電流供給を制御する制御回路手
段を挿入し、用途に応じてこれらの電流を切り換えてM
OSトランジスタ回路に供給する。たとえば、高速動作
が要求される時は大電流を供給し、低消費電力が要求さ
れる時は小電流を供給する。
In order to achieve the above object, in the present invention, a control circuit means for controlling the supply of a large current and a small current is inserted between the source of a MOS transistor and a power supply, and the control circuit means is used. Switch these currents accordingly
Supply to the OS transistor circuit. For example, a large current is supplied when high speed operation is required, and a small current is supplied when low power consumption is required.

【0013】[0013]

【作用】通常動作時には高速動作が要求されるので、上
記電流供給手段から大電流をMOSトランジスタ回路に
供給し、高速動作を可能にする。この時、MOSトラン
ジスタ回路には前述のとおり直流電流が流れるが、動作
電流すなわち負荷の充放電電流に比べて普通十分小さい
ので差し支えない。一方、待機時には低消費電力が要求
されるので、供給される電流を小電流に切り換え、サブ
スレッショルド電流を抑える。この時、電流が制限され
ることにより、MOSトランジスタ回路の論理振幅は一
般に大電流供給時よりも小さくなるが、論理レベルを保
証できる程度であれば差し支えない。
Since a high speed operation is required in the normal operation, a large current is supplied from the current supply means to the MOS transistor circuit to enable the high speed operation. At this time, a direct current flows through the MOS transistor circuit as described above, but since it is usually sufficiently smaller than the operating current, that is, the charging / discharging current of the load, there is no problem. On the other hand, low power consumption is required during standby, so the supplied current is switched to a small current to suppress the subthreshold current. At this time, since the current is limited, the logic amplitude of the MOS transistor circuit is generally smaller than that at the time of supplying a large current, but it does not matter as long as the logic level can be guaranteed.

【0014】[0014]

【実施例】以下、まず、参考例として図1〜図35及び
図40〜図43を参照して本発明を適用する半導体集積
回路を説明し、図36〜図39及び図44〜図48を参
照して具体的な実施例を説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a semiconductor integrated circuit to which the present invention is applied will be described with reference to FIGS. 1 to 35 and 40 to 43 as reference examples, and FIGS. 36 to 39 and FIGS. A specific embodiment will be described with reference to FIG.

【0015】まず、図1は本発明を適用する半導体集積
回路の原理を説明するのに好適な参考例である。図1
(a)は参考例によるインバータの回路図である。図
中、LはCMOSインバータであり、PチャネルMOS
トランジスタMPとNチャネルMOSトランジスタMN
らなる。本発明を適用する半導体集積回路は、後述のよ
うに、インバータだけでなくNAND、NORなどの論
理ゲートあるいは論理ゲート群にも適用できるが、ここ
では簡単のためインバータの場合について説明する。S
CおよびSSはスイッチ、RCおよびRSは抵抗であり、本
参考例の特徴は、インバータLの電源端子VCL、VSL
電源VCC、VSSの間にそれぞれスイッチSC、SSと抵抗
C、RSが並列に挿入されていることであり、これによ
り以下に説明するようにサブスレッショルド電流低減が
実現される。高速動作が要求される時間帯には、スイッ
チSC、SSをオンにし、VCC、VSSを直接インバータL
に印加する(以下、高速動作モードという)。MP、MN
のしきい電圧(VT)を低く設定しておけば、高速動作
させることができる。この時、前述のようにインバータ
Lにはサブスレッショルド電流が流れるが、これは普
通、動作電流すなわち負荷の充放電電流に比べて十分小
さいので問題にならない。
First, FIG. 1 is a reference example suitable for explaining the principle of a semiconductor integrated circuit to which the present invention is applied. Figure 1
FIG. 7A is a circuit diagram of an inverter according to a reference example. In the figure, L is a CMOS inverter, and P channel MOS
It comprises a transistor M P and an N-channel MOS transistor M N. As will be described later, the semiconductor integrated circuit to which the present invention is applied can be applied not only to an inverter but also to a logic gate or a logic gate group such as NAND and NOR. However, for simplicity, the case of an inverter will be described here. S
C and S S are switches, and R C and R S are resistors. The feature of this reference example is that the switches S C and S are provided between the power supply terminals V CL and V SL of the inverter L and the power supplies V CC and V SS , respectively. The S and the resistors R C and R S are inserted in parallel, which realizes the reduction of the subthreshold current as described below. During the time period when high-speed operation is required, the switches S C and S S are turned on and V CC and V SS are directly connected to the inverter L.
(Hereinafter, referred to as high-speed operation mode). M P , M N
If the threshold voltage (V T ) is set low, high speed operation can be achieved. At this time, a subthreshold current flows through the inverter L as described above, but this is not a problem because it is usually sufficiently smaller than the operating current, that is, the load charging / discharging current.

【0016】一方、低消費電力が要求される時間帯に
は、スイッチSC、SSをオフにして、抵抗RC、RSを通
してインバータに電源を供給する(以下、低消費電力モ
ードという)。サブスレッショルド電流が抵抗を通して
流れることによる電圧降下により、VCLはVCCよりも低
下し、VSLはVSSよりも上昇する。図2に示すように、
この電圧降下により、次の2種の機構によってサブスレ
ッショルド電流が減少する。尚、入力信号INが低レベ
ル(VSS)の場合のMNについて説明するが、INが高
レベル(VCC)の場合のMPも同様である。 (i)ソース電位VSLが上昇するため、バックゲートバイ
アスVBS=VSS−VSL=−VMがかかり、しきい電圧が
T0からVT1まで上昇する。しきい電圧の上昇分は、
On the other hand, during a time period when low power consumption is required, the switches S C and S S are turned off, and power is supplied to the inverter through the resistors R C and R S (hereinafter referred to as low power consumption mode). . The voltage drop due to the subthreshold current flowing through the resistor causes V CL to fall below V CC and V SL to rise above V SS . As shown in FIG.
Due to this voltage drop, the subthreshold current is reduced by the following two mechanisms. The M N when the input signal IN is at the low level (V SS ) will be described, but the same applies to M P when the input signal IN is at the high level (V CC ). (i) Since the source potential V SL rises, it takes back gate bias V BS = V SS -V SL = -V M, the threshold voltage increases from V T0 to V T1. The increase in the threshold voltage is

【0017】[0017]

【数4】 [Equation 4]

【0018】である。これにより、サブスレッショルド
電流はIL0からIL1まで減少する。減少率は、
It is This reduces the subthreshold current from I L0 to I L1 . The rate of decrease is

【0019】[0019]

【数5】 [Equation 5]

【0020】である。ここでKは基板効果係数である。
例えば、VM=0.3V、K=0.4√V、S=100mV/deca
de、2ψ=0.64Vならば、サブスレッショルド電流は21
%に低減される。
[0020] Here, K is a substrate effect coefficient.
For example, V M = 0.3V, K = 0.4√V, S = 100mV / deca
de, if 2ψ = 0.64V, the subthreshold current is 21
%.

【0021】(ii)ソース電位VSLが上昇するため、ゲー
ト・ソース間電圧VGS=VSS−VSL=−VMが負にな
る。これにより、サブスレッショルド電流はさらにIL1
からIL2まで減少する。減少率は、
[0021] (ii) Since the source potential V SL rises, the gate-source voltage V GS = V SS -V SL = -V M is negative. As a result, the subthreshold current is further increased to I L1.
To I L2 . The rate of decrease is

【0022】[0022]

【数6】 [Equation 6]

【0023】である。例えば、VM=0.3V、S=100m
V/decadeならば、サブスレッショルド電流は0.1%
に低減される。(i)(ii)の効果を併せると、
It is For example, V M = 0.3V, S = 100m
If V / decade, the subthreshold current is 0.1%
Is reduced to. Combining the effects of (i) and (ii),

【0024】[0024]

【数7】 [Equation 7]

【0025】となる。例えば、VM=0.3Vならば0.02%
になる。ここで、VMは方程式
[0025] For example, if V M = 0.3V, 0.02%
become. Where V M is the equation

【0026】[0026]

【数8】 [Equation 8]

【0027】の解である。尚、インバータLのMOSト
ランジスタMP、MNのバックゲートはそれぞれのソース
(VCL、VSL)に接続してもよいが、(i)の効果を得る
ためには図1(a)のようにVCC、VSSに接続する方が
望ましい。
Is the solution of The back gates of the MOS transistors MP and MN of the inverter L may be connected to their respective sources ( VCL and VSL ), but in order to obtain the effect of (i), the one shown in FIG. Therefore, it is preferable to connect to V CC and V SS .

【0028】図3にサブスレッショルド電流低減効果を
示す。ここでは、将来の超低電圧動作の超高集積LSI
を想定し、バックゲートバイアスが0のときのしきい電
圧VT0=0.05〜0.15V、LSI全体のオフ状態のトラン
ジスタのチャネル幅の総和W=100mである場合につい
て計算している。抵抗を大きくするほどVMが大きくな
り、効果が大きくなる。ただし、図1(b)に示すよう
に、出力信号OUTの論理振幅は入力信号INの論理振
幅よりも小さくなるので、多段接続の際は信号の電圧レ
ベルに注意しなければならないが、これについては後述
する。
FIG. 3 shows the effect of reducing the subthreshold current. This section describes ultra-high-integrated LSI for future ultra-low voltage operation.
Assuming that, the threshold voltage V T0 when the back gate bias is 0 is 0.05 to 0.15 V, and the total channel width W of the transistors in the off state of the entire LSI is W = 100 m. The larger the resistance, the larger V M and the larger the effect. However, as shown in FIG. 1B, since the logical amplitude of the output signal OUT is smaller than the logical amplitude of the input signal IN, it is necessary to pay attention to the voltage level of the signal in the multi-stage connection. Will be described later.

【0029】また、本発明を適用する半導体集積回路に
はしきい電圧のバラツキを自動的に補償する作用があ
る。すなわち、しきい電圧が低くサブスレッショルド電
流が大きいときは、抵抗による電圧降下VMが大きくな
り、しきい電圧が高くサブスレッショルド電流が小さい
ときは、VMが小さくなる。いずれの場合も、電流の変
動が抑制される。図3から明らかなように、サブスレッ
ショルド電流の変動は抵抗値が大きいほど小さい。例え
ば、抵抗値を3kΩ以上にすれば、しきい電圧が±0.
05Vばらついても、サブスレッショルド電流ILの変
動は±20%以内に抑えられる。
Further, the semiconductor integrated circuit to which the present invention is applied has a function of automatically compensating for variations in threshold voltage. That is, when the threshold voltage subthreshold current is large low voltage drop V M due to resistance is increased, when the threshold voltage is high and the subthreshold current is small, V M becomes smaller. In either case, fluctuations in current are suppressed. As is clear from FIG. 3, the fluctuation of the subthreshold current is smaller as the resistance value is larger. For example, if the resistance value is 3 kΩ or more, the threshold voltage becomes ± 0.
Even if it varies by 05V, the fluctuation of the subthreshold current I L can be suppressed within ± 20%.

【0030】次に、参考例1で説明したスイッチと抵抗
の具体的な実現方法を示す。図4は、スイッチと抵抗と
をともにMOSトランジスタで実現した例である。スイ
ッチ用のMOSトランジスタMC1とMS1は、コンダクタ
ンスの大きいMOSトランジスタであり、それぞれ図1
のスイッチSC、SSに相当する。高速動作モードの時
は、信号φCを低レベル、φSを高レベルにすることによ
って、MC1、MS1はオンになる。φC、φSの電圧レベル
は、それぞれVSS、VCCでもよいが、MC1、MS1のコン
ダクタンスをより大きくするために、φCをVSSよりも
低く、φSをVCCよりも高くしてもよい。そのための電
圧は、チップの外部から与えるか、EEPROMやDR
AMで周知のオンチップ昇圧回路で発生させればよい。
低消費電力モードのときは逆に、φCを高レベル、φS
低レベルにすることによって、MC1、MS1はオフにな
る。この時は、電流を確実に抑止できるようにしなけれ
ばならない。そのためには、次の2通りの方法がある。
第1の方法は、外部電圧またはオンチップ昇圧回路によ
って、φCをVCCよりも高く、φSをVSSよりも低くする
ことである。第2の方法は、MC1、MS1として、インバ
ータLに用いられているものよりもしきい電圧が高い
(よりエンハンスメントの)トランジスタを用いること
である。第1の方法は、しきい電圧の異なるトランジス
タを作るための工程が不要であるという利点がある。一
方、第2の方法は、外部電圧を受ける端子あるいはオン
チップ昇圧回路が不要であるから、面積の点で有利であ
る。MOSトランジスタMC2とMS2はコンダクタンスの
小さいMOSトランジスタであり、それぞれ図1の抵抗
C、RSに相当する。これらのトランジスタは、ゲート
がそれぞれVSS、VCCに接続されており、常にオンであ
る。これらのトランジスタはオフにする必要がないの
で、そのしきい電圧は低くても差し支えない。
Next, a specific method for realizing the switch and the resistance described in Reference Example 1 will be described. FIG. 4 shows an example in which both the switch and the resistor are realized by MOS transistors. The switching MOS transistors M C1 and M S1 are high-conductance MOS transistors.
Of the switches S C and S S. In the high speed operation mode, the signal φ C is set to the low level and the signal φ S is set to the high level to turn on M C1 and M S1 . The voltage levels of φ C and φ S may be V SS and V CC , respectively. However, in order to make the conductance of M C1 and M S1 larger, φ C is lower than V SS and φ S is higher than V CC. You can raise it. The voltage for that is given from the outside of the chip, or EEPROM or DR
It may be generated by an on-chip booster circuit known in AM.
Conversely, in the low power consumption mode, by setting φ C to a high level and φ S to a low level, M C1 and M S1 are turned off. At this time, the current must be surely suppressed. For that purpose, there are the following two methods.
The first method is to make φ C higher than V CC and φ S lower than V SS by an external voltage or an on-chip boost circuit. The second method is to use, as M C1 and M S1 , transistors having a higher threshold voltage (more enhancement) than that used in the inverter L. The first method has an advantage that a step for producing transistors having different threshold voltages is unnecessary. On the other hand, the second method is advantageous in terms of area because it does not require a terminal for receiving an external voltage or an on-chip booster circuit. The MOS transistors M C2 and M S2 are MOS transistors having a small conductance and correspond to the resistors R C and R S of FIG. 1, respectively. The gates of these transistors are connected to V SS and V CC , respectively, and are always on. These transistors do not need to be turned off, so their threshold voltage can be low.

【0031】次に、本発明を適用する半導体集積回路が
適用される時間帯について述べる。図5に信号φC、φS
のタイミングの例を示す。図5(a)および(b)は、
本発明を適用する半導体集積回路をメモリLSIに適用
した場合である。メモリLSIは、チップエネーブル信
号CE ̄(補信号)が低レベルのとき動作状態、高レベ
ルのとき待機状態になる。図5(a)の場合は、信号φ
Cは、CE ̄の立下りに同期して低レベルになり、CE
 ̄の立上りからやや遅れて高レベルになる。信号φS
その逆である。従って、図中のaの時間帯は高速動作モ
ード、bの時間帯は低消費電力モードになる。一般に多
数のメモリLSIを用いたメモリ装置では、動作状態に
あるLSIは少数であり、大多数のLSIは待機状態に
ある。従って、待機状態にあるLSIを低消費電力にす
れば、メモリ装置全体の低消費電力化に大きく寄与す
る。なお、CE ̄の立上りから低消費電力モードに入る
までに遅延を設ける理由は、この間にLSIの内部回路
のリセットが行われるからである。図5(b)はさらに
低消費電力化を図った例である。ここでは、CE ̄が変
化した直後のみを高速動作モードにしている。すなわ
ち、CE ̄が低レベルになった直後はデータの読出し/
書込みが行なわれ、CE ̄が高レベルになった直後は内
部回路のリセットが行なわれるので、これらの時間帯は
高速動作モードとし、その他の時間帯は低消費電力モー
ドにしている。なお、ここには記載されていないが、ア
ドレス信号が変化したときに高速動作モードに入るよう
にしてもよい。図5(c)は本発明を適用する半導体集
積回路をマイクロプロセッサに適用した例である。通常
動作状態では、クロックCLKが印加されている。この
とき、信号φCは低レベル、φSは高レベルであり、高速
動作モードである。マイクロプロセッサが待機状態また
はデータ保持状態になると、クロックCLKが停止し、
信号BUが高レベルになる。これに同期して、φCは高
レベル、φSは低レベルになり、低消費電力モードにな
る。これにより、マイクロプロセッサの消費電力が低減
され、電池などの小容量の電源で長時間バックアップす
ることが可能になる。
Next, a time zone in which the semiconductor integrated circuit to which the present invention is applied is applied will be described. Fig. 5 shows signals φ C and φ S
The example of the timing of is shown. 5 (a) and 5 (b),
This is a case where the semiconductor integrated circuit to which the present invention is applied is applied to a memory LSI. The memory LSI is in an operating state when the chip enable signal CE (complementary signal) is at a low level, and is in a standby state when it is at a high level. In the case of FIG. 5A, the signal φ
C becomes low level in synchronization with the fall of CE, and CE
It goes to a high level slightly after the rise of  ̄. The signal φ S is the opposite. Therefore, in the figure, the time zone a is in the high-speed operation mode, and the time zone b is in the low power consumption mode. Generally, in a memory device using a large number of memory LSIs, a small number of LSIs are in an operating state, and most LSIs are in a standby state. Therefore, reducing the power consumption of the LSI in the standby state greatly contributes to the reduction of the power consumption of the entire memory device. The reason for providing the delay from the rise of CE to the low power consumption mode is that the internal circuit of the LSI is reset during this period. FIG. 5B shows an example in which the power consumption is further reduced. Here, the high speed operation mode is set only immediately after the change of CE. That is, immediately after CE goes low, data read /
Immediately after writing is performed and CE becomes high, the internal circuit is reset. Therefore, the high-speed operation mode is set in these time zones, and the low power consumption mode is set in other time zones. Although not shown here, the high-speed operation mode may be entered when the address signal changes. FIG. 5C shows an example in which the semiconductor integrated circuit to which the present invention is applied is applied to a microprocessor. In the normal operation state, the clock CLK is applied. At this time, the signal φ C is at the low level and φ S is at the high level, which is the high-speed operation mode. When the microprocessor is in the standby state or the data holding state, the clock CLK is stopped,
The signal BU goes high. In synchronization with this, φ C becomes high level and φ S becomes low level, and the low power consumption mode is set. As a result, the power consumption of the microprocessor is reduced, and it becomes possible to back up for a long time with a small capacity power source such as a battery.

【0032】図6は、図4の回路を実現するためのデバ
イス構造の一例である。この図のポリシリコン130、
131、132、133がそれぞれ図4のMC2、MP
N、MS2のゲートに相当する(MC1、MS1はここには
記載されていない)。注意すべきことは、MC2とMP
が同一のnウェル101(n+拡散層120を介してV
CCに接続されている)を共有していることである。MN
とMS2も同様にp基板(VSSに接続されている)100
を共有している。これからわかるように、MOSトラン
ジスタのバックゲートをVCC、VSSに接続する方が、ソ
ースに接続する場合に比べて、前述の(i)の効果が得ら
れるだけでなく、レイアウト面積の点でも有利である。
ここに示した例では、p基板中にnウェルを形成してい
るが、逆にn基板中にpウェルを形成してもよい。ある
いは、アイ・エス・エス・シー・シー、ダイジェスト・
オブ・テクニカル・ペーパーズ、第248頁から第24
9頁、1989年2月(ISSCC Digest of Technical Pa
pers, pp.248-249, Feb.1989)に記載されているような
三重ウェル構造を用いてもよい。
FIG. 6 is an example of a device structure for realizing the circuit of FIG. Polysilicon 130 in this figure,
131, 132, and 133 are M C2 , M P , and
Corresponds to the gates of M N and M S2 (M C1 and M S1 are not listed here). Note that M C2 and M P have the same n-well 101 (V + via n + diffusion layer 120).
Is connected to CC ). MN
And M S2 are similarly p substrate (connected to V SS ) 100
To share. As can be seen, connecting the back gate of the MOS transistor to V CC and V SS not only achieves the effect of (i) above, but also in terms of layout area, compared to connecting it to the source. It is advantageous.
In the example shown here, the n-well is formed in the p-substrate, but conversely, the p-well may be formed in the n-substrate. Alternatively, ISC SCI, digest
Of Technical Papers, pages 248 to 24
Page 9, February 1989 (ISSCC Digest of Technical Pa
pers, pp.248-249, Feb.1989) may be used.

【0033】図7にスイッチと抵抗の他の実現方法を示
す。本参考例の特徴は、カレントミラー回路を用いてい
ることである。すなわち、しきい電圧が同じMOSトラ
ンジスタMC2とMC3は、ゲートとソースを共有するいわ
ゆるカレントミラー回路を成しており、MC2には電流源
0に比例する電流が流れ、そのインピーダンスは大き
い。MS2とMS3についても同様である。したがって、M
C2、MS2は高抵抗とみなすことができる。尚、電流源I
0とMC3、MS3から成る回路CSを複数の論理ゲートで
共有してもよい。カレントミラー回路はここに示した回
路だけでなく、他の回路でもよい。例えば、MOSトラ
ンジスタの代わりにバイポーラトランジスタを用いても
よい。
FIG. 7 shows another method of realizing the switch and the resistor. The feature of this reference example is that a current mirror circuit is used. That is, the MOS transistors M C2 and M C3 having the same threshold voltage form a so-called current mirror circuit sharing a gate and a source, and a current proportional to the current source I 0 flows through M C2 , and its impedance is large. The same applies to M S2 and M S3 . Therefore, M
C2 and M S2 can be regarded as high resistance. The current source I
The circuit CS including 0 , M C3 and M S3 may be shared by a plurality of logic gates. The current mirror circuit is not limited to the circuit shown here, and may be another circuit. For example, a bipolar transistor may be used instead of the MOS transistor.

【0034】このように、スイッチと抵抗の実現方法
は、いろいろな変形がありうる。要は、高速動作が要求
される時間帯には大電流を、低消費電力が要求される時
間帯には小電流を流す手段であればよい。以下の図面で
は、簡単のため、図1のようにスイッチと抵抗で表すこ
とにする。
As described above, the method of realizing the switch and the resistor may have various modifications. In short, any means may be used as long as it allows a large current to flow during a time period when high speed operation is required and a small current during a time period when low power consumption is required. In the following drawings, for simplicity, the switches and resistors are used as shown in FIG.

【0035】インバータのMOSトランジスタのバック
ゲートは、VCC、VSSに限らず別の電源に接続してもよ
く、その電圧を可変にしてもよい。図8にその例を示
す。ここでは、MP、MNのバックゲートをそれぞれ電源
WW、VBBに接続し、それらのバックゲート電圧値を動
作時と待機時とで変えている。VBBについて言えば、高
速動作が要求される時間帯にはVBBを浅くして(あるい
は極端な場合わずかに正にして)MNのVTを低くして高
速動作を可能にする。低消費電力が要求される時間帯に
はVBBを深くしてMNのVTを高くして、サブスレッショ
ルド電流を抑える。これにより、前記(i)の効果がさら
に大きくなる。以上VBBについて述べたが、VWWも電圧
の極性が逆になるだけで同様である。なお、この種のバ
ックゲート電圧発生回路は、例えばアイ・エス・エス・
シー・シー、ダイジェスト・オブ・テクニカル・ペーパ
ーズ、第254頁から第255頁、1985年2月(IS
SCCDigest of Technical Papers, pp.254-255, Feb.198
5)に記載されている。
The back gate of the MOS transistor of the inverter is not limited to V CC and V SS , but may be connected to another power source, and its voltage may be variable. FIG. 8 shows an example thereof. Here, the back gates of M P and M N are connected to the power supplies V WW and V BB , respectively, and their back gate voltage values are changed during operation and during standby. As for V BB, the time zone in which high-speed operation is required by shallow V BB (or in extreme cases slightly positively) that enable high-speed operation by reducing the V T of M N. The time zone requiring low power consumption by increasing the V T of M N to deepen the V BB, suppress the subthreshold current. As a result, the effect of (i) above is further enhanced. Although V BB has been described above, V WW is the same except that the polarities of the voltages are reversed. A back gate voltage generating circuit of this type is, for example,
See C, Digest of Technical Papers, pages 254 to 255, February 1985 (IS
SCCDigest of Technical Papers, pp.254-255, Feb.198
It is described in 5).

【0036】図9は、図8の回路を実現するためのデバ
イス構造の一例である。ここでは、前述の三重ウェル構
造を用いており、nウェル105(PチャネルMOSト
ランジスタのバックゲート)はn+拡散層120を介し
てVWWに、pウェル103(NチャネルMOSトランジ
スタのバックゲート)はp+拡散層127を介してVBB
に接続されている。この三重ウェル構造は、Pチャネ
ル、Nチャネル共に回路ごとに独立したウェルに入れる
ことができるので、回路ごとにバックゲート電圧を設定
できるという利点がある。例えば、1つのLSI内に動
作状態にある回路と待機状態にある回路が混在する場
合、前者のバックゲート電圧を浅く、後者のバックゲー
ト電圧を深くすることができる。
FIG. 9 is an example of a device structure for realizing the circuit of FIG. Here, the above-mentioned triple well structure is used. The n-well 105 (back gate of P-channel MOS transistor) is connected to V WW via the n + diffusion layer 120, and the p-well 103 (back gate of N-channel MOS transistor) is connected to V WW. V BB via the p + diffusion layer 127
It is connected to the. This triple well structure has the advantage that the back gate voltage can be set for each circuit because both the P channel and the N channel can be placed in independent wells for each circuit. For example, when a circuit in the operating state and a circuit in the standby state coexist in one LSI, the back gate voltage of the former can be made shallow and the back gate voltage of the latter can be made deep.

【0037】次に、インバータを多段接続したインバー
タ列の場合について述べる。簡単のため、まず2段の場
合で原理を説明する。図10(a)は、CMOSインバ
ータL1、L2を接続した場合の回路図である。各段のイ
ンバータごとに、スイッチSCi、SSiと抵抗RCi、RSi
(i=1,2)が挿入されている。高速動作モードで
は、4個のスイッチをすべてオンにし、VCC、VSSを直
接インバータL1、L2に印加する。インバータのMOS
トランジスタのしきい電圧(VT)を低く設定しておけ
ば、高速動作させることができる。一方、低消費電力モ
ードでは、4個のスイッチをすべてオフにして、抵抗を
通してインバータに電源を供給する。サブスレッショル
ド電流が抵抗を通して流れることによる電圧降下によ
り、VCL1、VCL2はVCCよりも低下し、VSL1、VSL2
SSよりも上昇する。第1段のインバータL1について
は、図1の場合と同様に、前記(i)(ii)の機構によって
サブスレッショルド電流が減少する。しかし、図10
(b)に示すように、L1の出力N1の論理振幅は入力信
号INの論理振幅よりも小さい。すなわち、INが低レ
ベル(=VSS)の時はN1の電圧レベルはVCL1になり、
INが高レベル(=VCC)の時はN1の電圧レベルはV
SL1になる。これが第2段のインバータL2の入力となる
から、L2のサブスレッショルド電流低減のためには、
CC>VCL1>VCL2、VSS<VSL1<VSL2となるように
抵抗値を設定するのが望ましい。これにより、L2につ
いても前記(i)(ii)の機構によってサブスレッショルド
電流が減少する。VCL1=VCL2、VSL1=VSL2の時は、
(i)による効果は得られるが(ii)による効果は得られな
い。
Next, the case of an inverter array in which inverters are connected in multiple stages will be described. For the sake of simplicity, the principle will first be described in the case of two stages. FIG. 10A is a circuit diagram when the CMOS inverters L 1 and L 2 are connected. Switches S Ci and S Si and resistors R Ci and R Si are provided for each inverter of each stage.
(I = 1, 2) is inserted. In the high speed operation mode, all four switches are turned on and V CC and V SS are directly applied to the inverters L 1 and L 2 . Inverter MOS
If the threshold voltage (V T ) of the transistor is set low, high speed operation can be achieved. On the other hand, in the low power consumption mode, all the four switches are turned off and power is supplied to the inverter through the resistors. Due to the voltage drop caused by the subthreshold current flowing through the resistor, V CL1 and V CL2 are lower than V CC , and V SL1 and V SL2 are higher than V SS . As for the first-stage inverter L 1 , the subthreshold current is reduced by the mechanisms (i) and (ii) as in the case of FIG. However, FIG.
As shown in (b), the logical amplitude of the output N 1 of L 1 is smaller than the logical amplitude of the input signal IN. That is, when IN is at a low level (= V SS ), the voltage level of N 1 becomes V CL1 ,
When IN is at high level (= V CC ), the voltage level of N 1 is V
Become SL1 . Since this becomes the input of the second stage inverter L 2 , in order to reduce the subthreshold current of L 2 ,
It is desirable to set the resistance values such that V CC > V CL1 > V CL2 and V SS <V SL1 <V SL2 . As a result, the subthreshold current of L 2 is also reduced by the mechanisms (i) and (ii). When V CL1 = V CL2 and V SL1 = V SL2 ,
The effect of (i) can be obtained, but the effect of (ii) cannot be obtained.

【0038】図11(a)に示す多段接続の場合も上と
同様で、VCC>VCL1>VCL2>……>VCLk、VSS<V
SL1<VSL2<……<VSLkとなるようにするのがよい。
ただし、図11(b)に示すように、1段ごとに論理振
幅が小さくなるので、適宜レベル変換回路を挿入して振
幅を回復させる。この例では、k段のインバータの後に
レベル変換回路LCを付加して、出力信号OUTの論理
振幅が入力信号INと同じになるようにしている。この
種のレベル変換回路は、例えばシンポジウム・オン・ブ
イ・エル・エス・アイ・サーキッツ、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、第82頁から第83頁、
1992年6月(Symposium on VLSI Circuits, Digest
of Technical Papers, pp.82-83, June 1992)に記載
されている。レベル変換回路LCは高速動作時には不要
である。なぜなら、スイッチがすべてオンになっている
ので、VCL1=VCL2=……=VCLk=VCC、VSL1=V
SL2=……=VSLk=VSSであり、論理振幅の減少がない
からである。したがって、高速動作時には、スイッチS
LCをオンにしてレベル変換回路をバイパスさせることに
よって、遅延を避けることができる。
The same applies to the case of the multi-stage connection shown in FIG. 11A, where V CC > V CL1 > V CL2 >...> V CLk , V SS <V
It is recommended that SL1 <V SL2 <... <V SLk .
However, as shown in FIG. 11B, since the logical amplitude becomes smaller for each stage, a level conversion circuit is appropriately inserted to recover the amplitude. In this example, a level conversion circuit LC is added after the k-stage inverter so that the logical amplitude of the output signal OUT becomes the same as that of the input signal IN. This kind of level conversion circuit is disclosed, for example, in Symposium on VLS L.S.
June 1992 (Symposium on VLSI Circuits, Digest
of Technical Papers, pp.82-83, June 1992). The level conversion circuit LC is unnecessary in high speed operation. Because all the switches are on, V CL1 = V CL2 = ... = V CLk = V CC , V SL1 = V
This is because SL2 = ... = V SLk = V SS and there is no decrease in logic amplitude. Therefore, when operating at high speed, the switch S
Delays can be avoided by turning on LC and bypassing the level translation circuit.

【0039】図12(a)に多段接続インバータ列の他
の例を示す。この例では、スイッチSC、SSと抵抗
C、RSがすべてのインバータL1〜Lkにより共有され
ており、電圧VCL、VSLはL1〜Lkに共通である。それ
ゆえに、図10の説明で述べたように、前記(i)の機構
によるサブスレッショルド電流低減効果は得られるが(i
i)による効果は得られない。したがって、サブスレッシ
ョルド電流低減効果は前参考例よりも小さくなる。しか
し、その反面スイッチと抵抗のレイアウト面積が節約で
きるという利点がある。また、図12(b)に示すよう
に、すべての信号(入出力信号を含めて)の電圧レベル
が同一であり、前参考例のような論理振幅の減少がない
という特長がある。そのため、レベル変換回路は不要で
あり、また、NAND、NORなどの論理が組みやすい
という利点がある。
FIG. 12A shows another example of the multistage connected inverter array. In this example, the switches S C and S S and the resistors R C and R S are shared by all the inverters L 1 to L k, and the voltages V CL and V SL are common to L 1 to L k . Therefore, as described in the explanation of FIG. 10, the effect of reducing the subthreshold current by the mechanism of (i) is obtained (i
The effect of i) cannot be obtained. Therefore, the effect of reducing the subthreshold current is smaller than that in the previous reference example. However, on the other hand, there is an advantage that the layout area of the switch and the resistor can be saved. Further, as shown in FIG. 12B, all the signals (including the input / output signals) have the same voltage level, and there is the feature that there is no decrease in the logical amplitude as in the previous reference example. Therefore, there is an advantage that a level conversion circuit is unnecessary and logic such as NAND and NOR can be easily assembled.

【0040】次に、本発明を適用する半導体集積回路を
一般の組合せ論理回路に適用する場合について述べる。
Next, the case where the semiconductor integrated circuit to which the present invention is applied is applied to a general combinational logic circuit will be described.

【0041】例えば、図13に示す組合せ論理回路を考
える。これに本発明を適用する半導体集積回路を適用す
るには、まず論理ゲートを図13のようにグループ分け
する。この例では、15個の論理ゲートL1〜L15が3
つのグループG1、G2、G3に分けられている。グルー
プ分けに当たっては、第i番目のグループに含まれる論
理ゲートの出力信号は、第(i+1)番目以降のグルー
プの論理ゲートにのみ入力されるようにする。
For example, consider the combinational logic circuit shown in FIG. To apply the semiconductor integrated circuit to which the present invention is applied, the logic gates are first divided into groups as shown in FIG. In this example, 15 logic gates L 1 to L 15 are 3
It is divided into two groups G 1 , G 2 and G 3 . In grouping, the output signals of the logic gates included in the i-th group are input only to the logic gates of the (i + 1) th and subsequent groups.

【0042】次に、図14に示すように、各グループご
とに電源との間にスイッチと抵抗を挿入する。論理ゲー
トの出力信号の論理振幅は、図11の場合と同様に、1
段ごとに小さくなるから、図14に示すようにレベル変
換回路群GC1、GC2を挿入して振幅を回復させる。
尚、図示されていないが、高速動作時には図11の場合
と同様にレベル変換回路群GC1、GC2をパイパスさせ
てもよい。本参考例の特徴の1つは、同じグループに含
まれる論理ゲートは、スイッチと抵抗を共有しているこ
とである。図13の例で言えば、グループG1に含まれ
る3個のインバータは、スイッチSC1、SS1と抵抗
C1、RS1を共有している。本参考例のもう1つの特徴
は、レベル変換回路の前後のグループでスイッチと抵抗
を共有していることである。すなわち、グループG1
k+1はスイッチSC1、SS1および抵抗RC1、RS1を、
グループG2とGk+2はスイッチSC2、SS2および抵抗R
C2、RS2を、……、グループGkとG2kはスイッチ
Ck、SSkおよび抵抗RCk、RSkをそれぞれ共有してい
る。このように、複数の論理ゲートでスイッチと抵抗を
共有することにより、LSI全体として見ればスイッチ
と抵抗との数を低減でき、レイアウト面積を節約でき
る。
Next, as shown in FIG. 14, a switch and a resistor are inserted between each group and the power source. The logic amplitude of the output signal of the logic gate is 1 as in the case of FIG.
Since each stage becomes smaller, the level conversion circuit groups GC 1 and GC 2 are inserted to restore the amplitude as shown in FIG.
Although not shown, the level conversion circuit groups GC 1 and GC 2 may be bypassed during high speed operation as in the case of FIG. One of the characteristics of this reference example is that the logic gates included in the same group share the resistance with the switch. In the example of FIG. 13, the three inverters included in the group G 1 share the switches S C1 and S S1 and the resistors R C1 and R S1 . Another feature of this reference example is that the resistors are shared by the groups before and after the level conversion circuit. That is, the groups G 1 and G k + 1 include switches S C1 , S S1 and resistors R C1 , R S1 .
Groups G 2 and G k + 2 have switches S C2 , S S2 and a resistor R
C2 , R S2 , ..., Groups G k and G 2k share switches S Ck , S Sk and resistors R Ck , R Sk , respectively. By thus sharing the switch and the resistance with a plurality of logic gates, it is possible to reduce the number of the switch and the resistance as a whole LSI and save the layout area.

【0043】図15に本発明を適用する半導体集積回路
の他の参考例を示す。図15の参考例がこれまでの参考
例と相違するのは、電圧リミッタ(降圧回路、昇圧回
路)VC1、VC2、……、VCk、VS1、VS2、…
…、VSkを用いていることである。低消費電力が要求
される時には、スイッチTC1〜TCk、TS1〜TSkを図示
の側に切換え、電圧リミッタによって論理ゲート群に電
源を供給する。電圧リミッタVC1、VC2、……、VC
kは、電源電圧VCC側の降圧回路として動作し、VCC
りも低くほぼ安定化された内部電圧VCL1、VCL2、…
…、VCLkをそれぞれ発生する。一方、VS1、VS2
……、VSkは、接地VSS側の昇圧回路として動作し、
SSよりも高くほぼ安定化された内部電圧VSL1
SL2、……、VSLkをそれぞれ発生する。発生する電圧
は前述の参考例と同様に、VCC>VCL1>VCL2>……>
CLk、VSS<VSL1<VSL2<……<VSLkとするのがよ
い。尚、この種の電圧リミッタについては、特開平2−
246516号公報に開示されている。逆に、高速動作
が要求される時は、スイッチを図示されているのとは反
対側に切換えて、VCC、VSSを直接論理ゲート群に印加
して、高速動作を可能にする。尚、この時は電圧リミッ
タは不要になるので、その動作を停止させてもよい。
FIG. 15 shows another reference example of a semiconductor integrated circuit to which the present invention is applied. The reference example of FIG. 15 differs from the reference examples up to now in that voltage limiters (step-down circuits, step-up circuits) VC 1 , VC 2 , ..., VC k , VS 1 , VS 2 ,.
... that VS k is used. When low power consumption is required, the switches T C1 to T Ck and T S1 to T Sk are switched to the illustrated side, and power is supplied to the logic gate group by the voltage limiter. Voltage limiters VC 1 , VC 2 , ..., VC
k operates as a step-down circuit on the power supply voltage V CC side, and is lower than V CC and is substantially stabilized internal voltages V CL1 , V CL2 , ...
, V CLk are generated respectively. On the other hand, VS 1 , VS 2 ,
......, VS k operates as a booster circuit on the ground V SS side,
An internal voltage V SL1 which is higher than V SS and is almost stabilized,
V SL2 , ..., V SLk are generated respectively. The generated voltage is V CC > V CL1 > V CL2 >......> as in the above-mentioned reference example.
It is preferable that V CLk and V SS <V SL1 <V SL2 <... <V SLk . A voltage limiter of this type is disclosed in Japanese Patent Laid-Open No.
It is disclosed in Japanese Patent No. 246516. On the contrary, when high speed operation is required, the switch is switched to the side opposite to that shown in the drawing, and V CC and V SS are directly applied to the logic gate group to enable high speed operation. At this time, the voltage limiter is not necessary, so the operation may be stopped.

【0044】これまでの参考例は、インバータ列や組合
せ論理回路といったフィードバックのない回路であった
が、本発明を適用する半導体集積回路はフィードバック
のある回路にも適用できる。一例として、図16(a)
に示す2個のNANDゲートを組合せたラッチ回路の場
合について説明する。図16(b)に回路図を示す。2
個のNANDゲートL1、L2と電源Vccおよび接地Vss
との間に、それぞれスイッチSC1、SS1、SC2、SS2
よび抵抗RC1、RS1、RC2、RS2が挿入されている。V
CL1、VCL2がVCCよりも低下し、VSL1、VSL2がVSS
りも上昇し、前記(i)の機構によってサブスレッショル
ド電流が低減される。
Although the reference example up to now has been a circuit without feedback such as an inverter train or a combinational logic circuit, the semiconductor integrated circuit to which the present invention is applied can also be applied to a circuit with feedback. As an example, FIG. 16 (a)
The case of the latch circuit in which the two NAND gates shown in FIG. A circuit diagram is shown in FIG. Two
NAND gates L 1 and L 2 , power supply Vcc and ground Vss
, And switches S C1 , S S1 , S C2 , S S2 and resistors R C1 , R S1 , R C2 , R S2 are inserted between them. V
CL1 and V CL2 are lower than V CC , V SL1 and V SL2 are higher than V SS , and the mechanism (i) reduces the subthreshold current.

【0045】図17は、さらにサブスレッショルド電流
を低減するために、情報のラッチに用いられる4個のM
OSトランジスタMP12、MP22、MN12、MN22のしきい
電圧VTを他のMOSトランジスタMP11、MP21
N11、MN21のしきい電圧より高く(よりエンハンスメ
ントに)した例である。入力信号が印加される他のMO
SトランジスタMP11、MP21、MN11、MN21のしきい電
圧VTは低いままであるから、高速動作が可能である。
この場合、VSS側のスイッチと抵抗は不要である。なぜ
ならば、高しきい電圧のVSS側トランジスタMN12、M
N22によって電流を確実に抑止できるからである。
FIG. 17 shows four M's used to latch information in order to further reduce the subthreshold current.
The threshold voltage V T of the OS transistors M P12 , M P22 , M N12 , and M N22 is set to the other MOS transistors M P11 , M P21 ,
In this example, the threshold voltage is higher (more enhanced) than that of M N11 and M N21 . Another MO to which the input signal is applied
Since the threshold voltage V T of the S transistors M P11 , M P21 , M N11 and M N21 remains low, high speed operation is possible.
In this case, the switch and the resistor on the V SS side are unnecessary. This is because the high threshold voltage V SS side transistors M N12 , M
This is because the current can be reliably suppressed by N22 .

【0046】これまでの参考例は、入力信号が低レベル
でも高レベルでもサブスレッショルド電流を低減できる
ものであった。しかし実際のLSIでは、サブスレッシ
ョルド電流低減が必要な時間帯、例えば待機状態におけ
る特定の信号のレベルは予め判っていることが多い。こ
のような場合は、より簡単な回路でサブスレッショルド
電流を低減することができる。
In the reference examples up to now, the subthreshold current can be reduced regardless of whether the input signal is at a low level or a high level. However, in an actual LSI, the level of a specific signal in a time period in which the subthreshold current needs to be reduced, for example, a standby state is often known in advance. In such a case, the subthreshold current can be reduced with a simpler circuit.

【0047】図18は、待機状態における入力信号IN
は低レベル(“L”)であると判っている場合のインバ
ータ列の回路例である。INが低レベルであるから、ノ
ードN1、N3、N5、……は高レベル、N2、N4、N6
……は低レベルになり、PチャネルMOSトランジスタ
のうちMP2、MP4、……がオフ、NチャネルMOSトラ
ンジスタのうちMN1、MN3、……がオフである。スイッ
チと抵抗は、これらのオフ状態のトランジスタのソース
にのみ挿入すれば十分である。サブスレッショルド電流
が流れるのはオフ状態のトランジスタだからである。
FIG. 18 shows the input signal IN in the standby state.
Is an example of a circuit of an inverter array when it is known to be at a low level (“L”). Since IN is low, nodes N 1 , N 3 , N 5 , ... Are high, N 2 , N 4 , N 6 ,.
... becomes low level, M P2 , M P4 , ... Of the P channel MOS transistors are off, and M N1 , M N3 , ... Of the N channel MOS transistors are off. It is sufficient to insert the switches and resistors only in the sources of these off-state transistors. The subthreshold current flows because it is a transistor in the off state.

【0048】また、図19に示すように、スイッチと抵
抗を複数のインバータで共有しても差し支えない。これ
らの参考例は、入力信号のレベルが判っていなければな
らないという制約はあるが、簡単な回路でサブスレッシ
ョルド電流を低減できるという利点がある。図18、1
9を図11と比較してみれば明らかなように、スイッチ
と抵抗の数が少なくなり、レベル変換回路が不要にな
る。インバータだけでなくNAND、NORなどの論理
ゲートでも、待機状態における入力信号のレベルが判っ
ている場合は、より簡単な回路でサブスレッショルド電
流を低減することができる。
Further, as shown in FIG. 19, a switch and a resistor may be shared by a plurality of inverters. These reference examples are limited in that the level of the input signal must be known, but have the advantage that the subthreshold current can be reduced with a simple circuit. 18, 1
As is clear from the comparison of FIG. 9 with FIG. 11, the number of switches and resistors is reduced, and the level conversion circuit is unnecessary. When the level of the input signal in the standby state is known not only in the inverter but also in the logic gates such as NAND and NOR, the subthreshold current can be reduced by a simpler circuit.

【0049】図20は2入力NANDゲート、図21は
2入力NORゲートの例である。2つの入力信号IN1
とIN2がいずれも低レベル、あるいはいずれも高レベ
ルの場合は、これらのゲートは実質的にインバータと等
価であるから、図18、図19で説明した方法が適用で
きる。問題は、図のように一方の入力が低レベル
(“L”)、他方の入力が高レベル(“H”)の場合で
ある。
FIG. 20 shows an example of a 2-input NAND gate, and FIG. 21 shows an example of a 2-input NOR gate. Two input signals IN 1
When IN and IN 2 are both low level or both are high level, these gates are substantially equivalent to the inverter, and therefore the method described with reference to FIGS. 18 and 19 can be applied. The problem is when one input is low level (“L”) and the other input is high level (“H”) as shown.

【0050】図20のNANDゲートの場合は、Pチャ
ネルMOSトランジスタMP12とNチャネルMOSトラ
ンジスタMN11がオフであるが、出力OUTは高レベル
であるから、サブスレッショルド電流が流れるのはM
N11である。従って、VSS側にスイッチと抵抗を挿入す
ればよい。図21のNORゲートの場合は逆に、サブス
レッショルド電流が流れるのはPチャネルMOSトラン
ジスタMP14である。従って、VCC側にスイッチと抵抗
を挿入すればよい。図20、図21は上記方式を2入力
論理ゲートに適用した例であるが、3入力以上の論理ゲ
ートでも同様にできる。また、スイッチと抵抗は、他の
論理ゲートと共有してもよいことはもちろんである。
In the case of the NAND gate of FIG. 20, the P-channel MOS transistor M P12 and the N-channel MOS transistor M N11 are off, but the output OUT is at a high level, so that the subthreshold current flows in M.
It is N11 . Therefore, it suffices to insert a switch and a resistor on the V SS side. On the contrary, in the case of the NOR gate in FIG. 21, it is the P-channel MOS transistor M P14 that the subthreshold current flows. Therefore, it suffices to insert a switch and a resistor on the V CC side. 20 and 21 are examples in which the above method is applied to a 2-input logic gate, but the same can be applied to a 3-input or higher logic gate. Of course, the switch and the resistor may be shared with other logic gates.

【0051】図22はクロックインバータにおいて、待
機状態ではクロックCLK1は低レベル、CLK2は高レ
ベルであると判っている場合の回路例である。この場合
は、MOSトランジスタMP16、MN16が共にオフである
から、出力OUTは高インピーダンスになり、その電圧
レベルはOUTに接続されている他の回路(図示せず)
によって決まる。電圧レベルによってMOSトランジス
タMP16、MN16のいずれにサブスレッショルド電流が流
れるかが決まるから、この場合は、図のようにスイッチ
と抵抗をVCC側、VSS側の両方に挿入すればよい。一般
の組合せ論理回路の場合も、入力信号のレベルが予め判
っている場合は、より簡単な回路でサブスレッショルド
電流を低減することができる。図13に示した組合せ論
理回路を例にとりあげて説明する。
FIG. 22 shows an example of a circuit in the clock inverter when it is known that the clock CLK 1 is at a low level and the clock CLK 2 is at a high level in the standby state. In this case, since the MOS transistors M P16 and M N16 are both off, the output OUT has a high impedance and its voltage level is another circuit (not shown) connected to OUT.
Depends on Since the subthreshold current flows in which of the MOS transistors M P16 and M N16 depends on the voltage level, in this case, a switch and a resistor may be inserted on both the V CC side and the V SS side as shown in the figure. Also in the case of a general combinational logic circuit, if the level of the input signal is known in advance, the subthreshold current can be reduced by a simpler circuit. The combinational logic circuit shown in FIG. 13 will be described as an example.

【0052】図23は、この回路の入力IN1〜IN6
すべて低レベルと判っている場合の回路構成例である。
インバータL1〜L3、L5、L6については、図18、図
19と同様に、L1〜L3のVSS側とL5、L6のVCC側に
スイッチと抵抗を挿入する。NORゲートL7は、入力
信号がいずれも低レベルであるから、実質的にインバー
タと等価である。従って、VSS側にスイッチと抵抗を挿
入すればよい。NORゲートL4は、入力信号の一方が
低レベル、他方が高レベルであるから、図21と同様
に、VCC側にスイッチと抵抗を挿入する。回路グループ
G内の8個のNANDゲートのうち、L12だけは3つの
入力信号がすべて高レベルであり、インバータと等価で
あるから、VCC側にMCで示したスイッチと抵抗を挿入
する。他のNANDゲートは、入力信号に低レベルのも
のと高レベルのものが混在するから、図20と同様に、
SS側にMSで示したスイッチと抵抗を挿入すればよ
い。以上の説明から明らかなように、出力が高レベルで
ある論理ゲートにはVSS側に、出力が低レベルである論
理ゲートにはVCC側に、スイッチと抵抗を挿入すればよ
い。図23に示すように、これらのスイッチと抵抗を複
数の論理ゲートで共有することにより、レイアウト面積
を節約できる。
FIG. 23 shows an example of the circuit configuration when it is known that all the inputs IN 1 to IN 6 of this circuit are low level.
For the inverters L 1 to L 3 , L 5 and L 6 , switches and resistors are inserted on the V SS side of L 1 to L 3 and the V CC side of L 5 and L 6 as in FIGS. 18 and 19. . The NOR gate L 7 is substantially equivalent to an inverter because all the input signals are low level. Therefore, it suffices to insert a switch and a resistor on the V SS side. Since one of the input signals of the NOR gate L 4 is at a low level and the other is at a high level, a switch and a resistor are inserted on the V CC side as in the case of FIG. Of the eight NAND gates in the circuit group G, only L 12 is a three input signals are all high level, since an inverter equivalent, inserting a switch and a resistor shown in MC to V CC side. In other NAND gates, input signals of low level and high level are mixed, and therefore, as in FIG.
A switch and a resistor indicated by MS may be inserted on the V SS side. As is clear from the above description, a switch and a resistor may be inserted on the V SS side for the logic gate whose output is high level and on the V CC side for the logic gate whose output is low level. As shown in FIG. 23, the layout area can be saved by sharing these switches and resistors among a plurality of logic gates.

【0053】図24はレイアウト構成の例を示す図であ
る。この例は他に開示されておらず本明細書で初めて示
されたものである。メモリ特にダイナミック形ランダム
アクセスメモリ(DRAM)のデコーダ回路とワードド
ライバ回路を例にしている。グループG1(デコーダ回
路),G21〜G24(ワードドライバ回路)は図23
のGと同種の回路グループであり、回路グループG1と
CC側の電源であるVCC1との間にはMC1を、回路グ
ループG21〜G24とVCC側の電源であるVCC2との
間にはMC2を挿入している。MC1とMC2はpMO
Sで構成し、pMOSのオン抵抗とオフ抵抗によって、
図23のMCで示したスイッチと抵抗を実現している。
すなわち、オン抵抗は図23でスイッチを閉じた時の抵
抗であり、オフ抵抗は図23でスイッチを開いた時のR
cである。また、MAはメモリセルMCを2次元的に敷
き詰めたメモリセルアレーであり、ワードドライバ回路
の出力W1,W2のうち例えばW1が選択されるとデー
タ線対DT,DBにメモリセルの信号が読み出され、こ
れがセンスアンプSA1,SA2で増幅される。このよ
うな構成がDRAMでは多数あり、レイアウト上MAの
図24での横方向の長さとG1,G21〜G24の長さ
とはほぼ一致する。この時、MC1,MC2は多数のG
1,G21〜G24で共用し、この図24に示すよう
に、図中でセンスアンプ領域の下の領域に配置する。こ
のように配置することによりレイアウト面積を節約でき
る。
FIG. 24 is a diagram showing an example of the layout configuration. This example is not disclosed elsewhere and is presented here for the first time. An example is a decoder circuit and a word driver circuit of a memory, especially a dynamic random access memory (DRAM). The groups G1 (decoder circuit) and G21 to G24 (word driver circuit) are shown in FIG.
G is a circuit group of the same kind, MC1 is between the circuit group G1 and V CC1 which is the power supply on the V CC side, and between circuit groups G21 to G24 and V CC2 which is the power supply on the V CC side. Has inserted MC2. MC1 and MC2 are pMO
It is composed of S, and by the on resistance and off resistance of pMOS,
The switches and resistors shown by MC in FIG. 23 are realized.
That is, the on-resistance is the resistance when the switch is closed in FIG. 23, and the off-resistance is the R when the switch is open in FIG.
c. Further, MA is a memory cell array in which memory cells MC are two-dimensionally spread, and when, for example, W1 is selected from the outputs W1 and W2 of the word driver circuit, the signal of the memory cell is read to the data line pair DT and DB. It is output and amplified by the sense amplifiers SA1 and SA2. There are many such configurations in the DRAM, and the length of the layout MA in the horizontal direction in FIG. 24 and the lengths of G1 and G21 to G24 substantially match. At this time, MC1 and MC2 are many G
1, G21 to G24, and as shown in FIG. 24, they are arranged in a region below the sense amplifier region in the figure. By arranging in this way, the layout area can be saved.

【0054】フィードバックがある回路についても、信
号のレベルが予め判っている場合は、より簡単な回路で
サブスレッショルド電流を低減することができる。図2
5は、図16(a)のラッチに適用した例である。この
種のラッチは、待機状態においては普通、入力信号IN
1、IN2が共に高レベルであり、出力信号OUT1、O
UT2のうちの一方が低レベル、他方が高レベルとなっ
て1ビットの情報を保持している。図25は、OUT1
が低レベル、OUT2が高レベルであると判っている場
合の回路構成例である。NANDゲートL1は、2つの
入力信号が共に高レベルであるから、インバータと等価
であり、図18、図19と同様に、VCC側にスイッチと
抵抗を挿入する。NANDゲートL2は、入力信号の一
方が低レベル、他方が高レベルであるから、図20と同
様に、VSS側にスイッチと抵抗を挿入すればよい。これ
らのスイッチと抵抗は、他の論理ゲートと共有してもよ
いことはもちろんである。
Even for a circuit having feedback, if the signal level is known in advance, the subthreshold current can be reduced by a simpler circuit. Figure 2
5 is an example applied to the latch of FIG. In the standby state, this kind of latch normally receives the input signal IN.
Since both 1 and IN 2 are at high level, the output signals OUT 1 and O
One of the UT 2 has a low level and the other has a high level, and holds 1-bit information. FIG. 25 shows OUT 1
Is a low level and OUT 2 is a high level. The NAND gate L 1 is equivalent to an inverter because both of the two input signals are at a high level, and a switch and a resistor are inserted on the V CC side as in FIGS. 18 and 19. Since one of the input signals of the NAND gate L 2 is at a low level and the other is at a high level, a switch and a resistor may be inserted on the V SS side as in the case of FIG. Of course, these switches and resistors may be shared with other logic gates.

【0055】図26は、上記方式をメモリLSIなどで
周知のデータ出力バッファに適用した例である。待機状
態においては、出力エネーブル信号OEが低レベルであ
り、NANDゲートL21及びL22の出力は高レベル、イ
ンバータL23の出力は低レベルである。従って、出力段
24を構成する2個のMOSトランジスタMP20および
N20は共にオフであり、出力DOUTは高インピーダ
ンスである。論理ゲートL21〜L23については、図23
の説明で述べた方針に従って、VSS側もしくはVCC側に
スイッチと抵抗を挿入すればよい。出力段L24について
は、図22のクロックインバータの場合と同様に、スイ
ッチと抵抗をVCC側、VSS側の両方に挿入すればよい。
FIG. 26 shows an example in which the above method is applied to a well-known data output buffer such as a memory LSI. In the standby state, the output enable signal OE is at low level, the outputs of the NAND gates L 21 and L 22 are at high level, and the output of the inverter L 23 is at low level. Therefore, the two MOS transistors M P20 and M N20 forming the output stage L 24 are both off, and the output DOUT has a high impedance. FIG. 23 shows the logic gates L 21 to L 23 .
In accordance with the policy described in the above description, the switch and the resistor may be inserted on the V SS side or the V CC side. For the output stage L 24 , switches and resistors may be inserted on both the V CC side and the V SS side, as in the case of the clock inverter of FIG.

【0056】図27は、上記方式をメモリLSIなどで
周知のデータ入力バッファに適用した例である。図中、
SBは待機状態のときに高レベルになる信号である。イ
ンバータL31およびL32の出力は、図4および図7に示
したように、それぞれφS、φCとしてスイッチの制御に
用いることができる。L33はNANDゲートであり、そ
の入力はφSとデータ入力信号DINである。待機状態の
ときはφSは低レベルであるから、DINの如何にかかわ
らずL33の出力は高レベル、従ってインバータL34の出
力dINの出力は低レベルになる。一方、動作状態のとき
は、SBが低レベルであるから、dINはDINに追随す
る。NANDゲートL33とインバータL34については、
それぞれVSS側、VCC側にスイッチと抵抗を挿入する
ことにより、サブスレッショルド電流を低減できる。イ
ンバータL31とL32についてはこの手法は使えないが、
MOSトランジスタのしきい電圧を高くすることによ
り、サブスレッショルド電流を低減できる。待機状態と
動作状態の切り換えにはそれほど高速性は要求されない
ことが多いから、しきい電圧の高いMOSトランジスタ
を用いても差し支えない。図18〜26の参考例は、簡
単な回路でサブスレッショルド電流を低減できるという
利点がある反面、サブスレッショルド電流低減が必要な
時間帯、例えば待機状態における信号レベルが判ってい
なければ適用できないという制約がある。従って、この
ときには、LSI内のできるだけ多くのノードのレベル
が確定するようにすることが望ましい。図27の入力バ
ッファを用いることによって、このときの信号dINのレ
ベルを低レベルに確定させることができる。なお、信号
INのレベルを確定させる方法としては、この他に、例
えば「待機状態のときはデータ入力端子DINは低レベル
(または高レベル)にする」という仕様を定めておく方
法もある。以上、データ入力バッファについて述べた
が、アドレス信号その他の信号の入力バッファも同様で
ある。
FIG. 27 shows an example in which the above method is applied to a well-known data input buffer such as a memory LSI. In the figure,
SB is a signal which becomes high level in the standby state. The outputs of the inverters L 31 and L 32 can be used for controlling the switches as φ S and φ C , respectively, as shown in FIGS. 4 and 7. L 33 is a NAND gate, the inputs of which are φ S and the data input signal D IN . Since φ S is at a low level in the standby state, the output of L 33 is at a high level regardless of D IN , and thus the output of the output d IN of the inverter L 34 is at a low level. On the other hand, in the operating state, SB is at a low level, so that d IN follows D IN . Regarding the NAND gate L 33 and the inverter L 34 ,
The subthreshold current can be reduced by inserting a switch and a resistor on the V SS side and the VCC side, respectively. This method cannot be used for inverters L 31 and L 32 ,
The subthreshold current can be reduced by increasing the threshold voltage of the MOS transistor. Since switching between the standby state and the operating state does not often require high speed, a MOS transistor having a high threshold voltage may be used. The reference examples of FIGS. 18 to 26 have an advantage that the subthreshold current can be reduced with a simple circuit, but on the other hand, they cannot be applied unless the signal level in a standby period is known, for example, in a time zone in which the subthreshold current needs to be reduced. There is. Therefore, at this time, it is desirable to determine the levels of as many nodes as possible in the LSI. By using the input buffer of FIG. 27, the level of the signal d IN at this time can be fixed at a low level. As a method of determining the level of the signal d IN , other than this, for example, there is a method of defining a specification that “the data input terminal D IN is set to a low level (or a high level) in the standby state”. . Although the data input buffer has been described above, the same applies to an input buffer for an address signal and other signals.

【0057】図18〜図27の参考例は、メモリLSI
に適用するのに好適である。メモリLSIでは、待機状
態の時に高レベルであるか低レベルであるかが判ってい
るノードが比較的多く、さらに図27の入力バッファを
用いることによってほとんどのノードのレベルを確定さ
せられるからである。図26、27の参考例は、LSI
チップの外部端子に対する入出力回路としてだけでな
く、例えばマイクロプロセッサの内部バスに対するドラ
イバ/レシーバとしても用いることができる。
A reference example of FIGS. 18 to 27 is a memory LSI.
It is suitable to be applied to. This is because in the memory LSI, there are relatively many nodes whose high level or low level is known in the standby state, and the levels of most nodes can be fixed by using the input buffer of FIG. . 26 and 27 are LSIs.
It can be used not only as an input / output circuit for the external terminals of the chip but also as a driver / receiver for the internal bus of the microprocessor, for example.

【0058】これまでは本発明を用いる半導体集積回路
をCMOS回路に適用した参考例について述べてきた
が、本発明を用いる半導体集積回路は、単一極性のMO
Sトランジスタで構成された回路にも適用できる。図2
8にNチャネルMOSトランジスタのみで構成された回
路の例を示す。図中、PCはプリチャージ信号、I
1、IN2は入力信号である。待機時、すなわちプリチ
ャージ状態では、PCが高レベル、IN1とIN2は低レ
ベルであり、出力OUTは高レベル(=VCC−VT)に
プリチャージされている。動作時には、PCが低レベル
になった後、IN1とIN2は高レベルになるかあるいは
低レベルにとどまる。IN1とIN2のうち少なくとも一
方が高レベルになれば、OUTは低レベルになり、両方
共低レベルにとどまれば、OUTは高レベルのままであ
る。すなわち、この回路はIN1とIN2のNORを出力
する回路である。この回路では、待機時にオフになって
いるトランジスタは、VSS側のMN41、MN42であり、こ
れらのトランジスタにサブスレッショルド電流が流れ
る。従って、この回路に本発明を用いる半導体集積回路
を適用するには、図に示すように、VSS側にスイッチと
抵抗を挿入すればよい。VCC側には不要である。
Up to now, the reference example in which the semiconductor integrated circuit according to the present invention is applied to the CMOS circuit has been described. However, the semiconductor integrated circuit according to the present invention has a unipolar MO.
It can also be applied to a circuit composed of S transistors. Figure 2
8 shows an example of a circuit composed of only N-channel MOS transistors. In the figure, PC is a precharge signal, I
N 1 and IN 2 are input signals. In the standby state, that is, in the precharge state, PC is at a high level, IN 1 and IN 2 are at a low level, and the output OUT is precharged to a high level (= V CC −V T ). In operation, IN 1 and IN 2 either go high or stay low after the PC goes low. If at least one of IN 1 and IN 2 goes high, OUT goes low, and if both stay low, OUT remains high. That is, this circuit is a circuit that outputs NOR of IN 1 and IN 2 . In this circuit, the transistors that are turned off during standby are M N41 and M N42 on the V SS side, and a subthreshold current flows through these transistors. Therefore, in order to apply the semiconductor integrated circuit using the present invention to this circuit, a switch and a resistor may be inserted on the V SS side as shown in the figure. It is not necessary on the V CC side.

【0059】図18〜28の参考例は、簡単な回路でサ
ブスレッショルド電流を低減できるという利点がある反
面、サブスレッショルド電流低減が必要な時間帯、例え
ば待機状態における信号レベルが判っていなければ適用
できないという制約がある。従って、このときには、L
SI内のできるだけ多くのノードのレベルが確定するよ
うにすることが望ましい。このための手段としては、図
27の入力バッファのような回路を用いることによっ
て、このときの信号dINのレベルを低レベルに確定させ
ることができる。このレベルを確定させる方法として
は、この他に、例えば「待機状態のときはデータ入力端
子DINは低レベル(または高レベル)にする」という仕
様を定めておく方法もある。図18〜図28の参考例
は、メモリLSIに適用するのに好適である。メモリL
SIでは、待機状態の時に高レベルであるか低レベルで
あるかが判っているノードが比較的多く、さらに図27
の入力バッファを用いることによってほとんどのノード
のレベルを確定させられるからである。
The reference examples of FIGS. 18 to 28 have an advantage that the subthreshold current can be reduced by a simple circuit, but are applied when the signal level in the time zone where the subthreshold current reduction is required, for example, the standby state is not known. There is a constraint that you cannot do it. Therefore, at this time, L
It is desirable to have as many levels of nodes in the SI as established. As a means for this, by using a circuit such as the input buffer in FIG. 27, the level of the signal d IN at this time can be fixed at a low level. In addition to this, as a method of determining this level, there is also a method of defining a specification that "the data input terminal D IN is set to a low level (or a high level) in the standby state". The reference examples of FIGS. 18 to 28 are suitable for application to a memory LSI. Memory L
In SI, there are relatively many nodes whose high level or low level is known in the standby state.
This is because the level of most nodes can be fixed by using the input buffer of.

【0060】以上の例では、論理振幅が段数の増加とと
もに低下したり、入力信号の電圧レベルが予め判ってい
ない場合にはやや複雑な設計が必要であるといった問題
がある。図29は、これらを解決するもので、論理出力
が確定するまでの所要時間帯は、これまで述べてきたよ
うにスイッチをオンにして、通常の高速動作をさせる。
それ以外の時間帯では、スイッチをオフにすることによ
って、論理回路(図はCMOSインバータの例)のサブ
スレッショルド電流経路を遮断するものである。ただ
し、スイッチがオフになると電源電圧の供給路が断たれ
るため、論理回路の出力はフローティングとなり、論理
出力は確定しなくなる。そこで、その出力に、電圧レベ
ルを保持する一種のラッチ回路(レベルホールド回路)
を設けていることが特長である。レベルホールド回路に
しきい電圧の高いトランジスタなどを使えば、レベルホ
ールド回路のサブスレッショルド電流は無視できるほど
小さくなり、全体としてはサブスレッショルド電流は小
さくできる。遅延時間は、レベルホールド回路の影響は
小さく、論理回路により定まる。論理回路に駆動能力の
大きい高速な回路を用いても、待機状態では論理回路を
通じて電流が流れないため、消費電流はレベルホールド
回路を通じて流れる電流だけである。レベルホールド回
路は、出力を保持するだけなので駆動能力が小さくて良
く、消費電流は小さくできる。スイッチをオフにして
も、レベルホールド回路により論理回路の出力が保持さ
れるので、出力が反転する恐れが無く、安定に動作す
る。したがって、低消費電力で高速に安定動作を行う半
導体装置を実現できる。本発明を適用する半導体集積回
路によれば、電圧レベルが常にレベルホールド回路で一
定値に保証されるので、論理段数の増加とともに論理振
幅が低下することはない。また、論理入力によらず効力
を発揮する。図29を用いてさらに本参考例を説明す
る。論理回路LCが、スイッチSWH及びSWLを介し
て、高電位の電源線VHH及び低電位の電源線VLLに
接続される。ここでVHHならびにVLLは、これまで
述べてきたVCC、VSSにそれぞれ対応させることもでき
る。論理回路LCの出力端子OUTには、レベルホール
ド回路LHが接続される。スイッチSWHとSWLは、
制御パルスCKで制御され、同時にオン,オフする。論
理回路LCは、インバータ、NAND回路、NOR回路
などの論理ゲートやフリップフロップ回路、あるいはそ
れら複数個の組合せで構成される。レベルホールド回路
LHは、正帰還回路により構成できる。論理回路LCの
動作は、スイッチSWH及びSWLをオンにして行う。
論理回路LCの入力INに応じた出力OUTが確定した
後、スイッチSWH及びSWLをオフにして、論理回路
LCを介したVHHからVSSへの電流経路を遮断し、
論理回路LCの出力をレベルホールド回路LHにより保
持する。回路の遅延時間には、レベルホールド回路LH
の影響は小さく、論理回路LCにより定まる。論理回路
LCに駆動能力の大きい回路を用いて遅延時間の短い高
速な動作を行うことができる。例えば待機状態では論理
回路LCを通じて電流が流れないため、消費電流はレベ
ルホールド回路LHを通じて流れる電流だけである。レ
ベルホールド回路LHは、駆動能力が小さくて良いの
で、消費電流は小さくできる。しかも、レベルホールド
回路LHにより論理回路LCの出力OUTが維持される
ため、誤動作の恐れがない。したがって、低消費電力で
高速に安定動作を行う回路を実現できる。
In the above example, there are problems that the logical amplitude decreases with an increase in the number of stages, and that a slightly complicated design is required when the voltage level of the input signal is not known in advance. FIG. 29 shows a solution to these problems. In the required time period until the logic output is determined, the switch is turned on as described above, and normal high speed operation is performed.
In other time zones, the switch is turned off to cut off the subthreshold current path of the logic circuit (the example of the CMOS inverter is shown). However, when the switch is turned off, the supply path of the power supply voltage is cut off, so that the output of the logic circuit becomes floating and the logic output becomes uncertain. Therefore, a kind of latch circuit (level hold circuit) that holds the voltage level at its output
Is the feature. If a transistor with a high threshold voltage is used in the level hold circuit, the subthreshold current of the level hold circuit becomes so small that it can be ignored, and the subthreshold current can be made small as a whole. The delay time is less affected by the level hold circuit and is determined by the logic circuit. Even if a high-speed circuit having a large driving capability is used as the logic circuit, current does not flow through the logic circuit in the standby state, so the consumption current is only the current flowing through the level hold circuit. Since the level hold circuit only holds the output, it may have a small driving ability and a small current consumption. Even if the switch is turned off, since the output of the logic circuit is held by the level hold circuit, there is no risk of the output being inverted, and stable operation is achieved. Therefore, it is possible to realize a semiconductor device with low power consumption and stable operation at high speed. According to the semiconductor integrated circuit to which the present invention is applied, the voltage level is always guaranteed to be a constant value by the level hold circuit, so that the logic amplitude does not decrease as the number of logic stages increases. Moreover, it is effective regardless of the logic input. This reference example will be further described with reference to FIG. The logic circuit LC is connected to the high-potential power supply line VHH and the low-potential power supply line VLL via the switches SWH and SWL. Here, VHH and VLL can also correspond to V CC and V SS described above. The level hold circuit LH is connected to the output terminal OUT of the logic circuit LC. The switches SWH and SWL are
It is controlled by the control pulse CK and turned on and off at the same time. The logic circuit LC is composed of a logic gate such as an inverter, a NAND circuit, a NOR circuit, a flip-flop circuit, or a combination thereof. The level hold circuit LH can be composed of a positive feedback circuit. The operation of the logic circuit LC is performed by turning on the switches SWH and SWL.
After the output OUT corresponding to the input IN of the logic circuit LC is determined, the switches SWH and SWL are turned off to interrupt the current path from VHH to VSS via the logic circuit LC,
The output of the logic circuit LC is held by the level hold circuit LH. The delay time of the circuit depends on the level hold circuit LH
Is small, and is determined by the logic circuit LC. It is possible to perform a high-speed operation with a short delay time by using a circuit having a large driving capability for the logic circuit LC. For example, since no current flows through the logic circuit LC in the standby state, the current consumption is only the current flowing through the level hold circuit LH. Since the level hold circuit LH may have a small driving capability, the current consumption can be reduced. Moreover, since the output OUT of the logic circuit LC is maintained by the level hold circuit LH, there is no risk of malfunction. Therefore, it is possible to realize a circuit that operates stably at high speed with low power consumption.

【0061】本発明を適用する半導体集積回路をCMO
Sインバータで構成した参考例を、図30に示す。NM
OSトランジスタMN1,PMOSトランジスタMP1
が、それぞれ図29でのスイッチSWL,SWHとして
動作する。オフにしたときのリーク電流を小さくするた
め、トランジスタMN1,MP1のしきい値電圧は十分
大きくする。オン抵抗が大きくならないようにチャネル
幅/チャネル長を定める。NMOSトランジスタMN1
のゲートには制御パルスCKが、PMOSトランジスタ
MP1のゲートには制御パルスCKBが入力される。C
KBはCKの相補信号である。NMOSトランジスタM
N2とPMOSトランジスタMP2からなるCMOSイ
ンバータINVを、MN1,MP1に接続する。低電圧
動作で駆動能力を大きくするため、トランジスタMN
2,MP2のしきい値電圧は小さくする。インバータI
NVの出力端子OUTには、NMOSトランジスタMN
3,MN4とPMOSトランジスタMP3,MP4から
なるレベルホールド回路LHが接続される。出力を保持
している間の貫通電流を小さくするため、トランジスタ
MN3,MN4,MP3,MP4のしきい値電圧を十分
大きくし、チャネル幅/チャネル長を十分小さくする。
電源電圧としきい値電圧の数値例を挙げる。VLLを接
地電位0Vとし、VHHを外部電源電圧1Vとする。N
MOSトランジスタのしきい値電圧は、MN2は0.2
V,MN1とMN3及びMN4は0.4Vとする。PM
OSトランジスタのしきい値電圧は、MP2は−0.2
V,MP1とMP3及びMP4は−0.4Vとする。
A semiconductor integrated circuit to which the present invention is applied is a CMO.
FIG. 30 shows a reference example composed of an S inverter. NM
OS transistor MN1 and PMOS transistor MP1
Operate as switches SWL and SWH in FIG. 29, respectively. The threshold voltages of the transistors MN1 and MP1 are set sufficiently large in order to reduce the leakage current when turned off. Determine the channel width / channel length so that the on-resistance does not increase. NMOS transistor MN1
The control pulse CK is input to the gate of the control transistor C and the control pulse CKB is input to the gate of the PMOS transistor MP1. C
KB is a complementary signal of CK. NMOS transistor M
A CMOS inverter INV composed of N2 and a PMOS transistor MP2 is connected to MN1 and MP1. In order to increase the driving capability at low voltage operation, the transistor MN
2, the threshold voltage of MP2 is reduced. Inverter I
An NMOS transistor MN is connected to the output terminal OUT of the NV.
3, MN4 and the level hold circuit LH composed of PMOS transistors MP3 and MP4 are connected. In order to reduce the shoot-through current while holding the output, the threshold voltage of the transistors MN3, MN4, MP3, MP4 is made sufficiently large, and the channel width / channel length is made sufficiently small.
Numerical examples of power supply voltage and threshold voltage will be given. VLL is ground potential 0V and VHH is external power supply voltage 1V. N
The threshold voltage of the MOS transistor is 0.2 for MN2.
V, MN1, MN3 and MN4 are set to 0.4V. PM
The threshold voltage of the OS transistor is -0.2 for MP2.
V, MP1, MP3 and MP4 are set to -0.4V.

【0062】図31に示すタイミング図を用いて、動作
を説明する。まず、制御パルスCKをVHHに上げ、C
KBをVLLに下げて、トランジスタMN1,MP1を
オンにして、インバータINVをVHH,VLLに接続
する。入力信号INがVLLからVHHに上がることに
より、MP2がオフにMN2がオンになり、出力OUT
がVHHからVLLに放電される。トランジスタMN2
は飽和領域で導通を始め、MN2を流れる電流値はゲー
ト(入力端子IN)−ソース(ノードNL)間の電圧で
定まる。トランジスタMN1がノードNLとVLLとの
間に設けられているので、MN1のオン抵抗とMN2か
ら流れる電流によりノードNLの電位が一時的に上昇す
る。しかし、MN1のゲートはVHHとなっているの
で、しきい値電圧が大きくても、オン抵抗が十分小さく
なるように設計することができ、遅延時間に対する影響
を小さくできる。また、出力OUTがVLLに反転する
とき、レベルホールド回路LHは出力OUTをVHHに
保つように、MN4がオフにMP4がオンになってい
る。そのため、MN2がオンになることによりVHHか
らMP4,MN2を通じてVLLに貫通電流が流れる
が、MN2に比べてMP4の駆動能力を小さく設計する
ことにより、遅延時間や消費電流に対する影響は小さ
い。出力OUTが下がることにより、MN3がオフにM
P3がオンになり、レベルホールド回路内のノードNL
HがVLLからVHHに反転し、MN4がオンにMP4
がオフになって、レベルホールド回路LHは出力OUT
をVLLに保つように動作し、貫通電流は流れなくな
る。MP2はゲート,ソースが共にVHHなのでオフで
あるが、しきい値電圧が小さいため、リーク電流が大き
く貫通電流がインバータINVを通じて流れる。そし
て、制御パルスCKをVLLに下げ、CKBをVHHに
上げて、トランジスタMN1,MP1をオフにして、イ
ンバータINVをVHH,VLLから分離する。このと
き、MN1,MP1はゲート,ソースが等電位で、しき
い値電圧が大きいため完全にオフになる。レベルホール
ド回路LHの正帰還により、出力OUTはVHHに保た
れる。このとき、NMOSトランジスタMN2がオンな
ので、ノードNLはVLLに保たれる。一方、ノードN
Hから出力端子OUTへのPMOSトランジスタMP2
のリーク電流のため、ノードNHの電圧は低下し始め
る。そして、MP2はゲート電位よりもソース電位が下
がり完全にオフとなる。その結果、待機状態でインバー
タINVの貫通電流は流れない。そして、入力信号IN
が変化する前に、制御パルスCKをVHHに上げ、CK
BをVLLに下げて、トランジスタMN1,MP1をオ
ンにして、ノードNHをVHHにする。入力INがVH
HからVLLに反転することにより、出力OUTがVL
LからVHHに反転する。インバータINVとレベルホ
ールド回路LHを通じて貫通電流が流れる期間が短くな
るように、レベルホールド回路LHが出力OUTにすば
やく追従するのが望ましい。そのため、インバータIN
Vとレベルホールド回路LHは近接して配置し、配線遅
延を小さくする。本参考例から明らかなように、スイッ
チとして用いるMOSトランジスタのしきい値電圧を、
従来サブスレッショルド電流を小さくするために必要と
されている0.4V程度以上にすれば、待機状態の貫通
電流を増加させずに、論理回路中のMOSトランジスタ
のしきい値電圧を小さくすることができる。動作電圧を
1V以下に低電圧化しても、MOSトランジスタのしき
い値電圧を0.25V以下にして駆動能力を確保でき
る。したがって、低電圧化による低消費電力化が実現で
きる。また、従来のスケーリング則に基づき、素子のス
ケーリングによる性能向上が実現できる。しかも、スイ
ッチとレベルホールド回路を負荷すること以外は、従来
のCMOS論理回路と同じ構成であるので、従来と同じ
設計手法を用いることができる。
The operation will be described with reference to the timing chart shown in FIG. First, the control pulse CK is raised to VHH, and C
KB is lowered to VLL, the transistors MN1 and MP1 are turned on, and the inverter INV is connected to VHH and VLL. When the input signal IN rises from VLL to VHH, MP2 turns off and MN2 turns on, and the output OUT
Is discharged from VHH to VLL. Transistor MN2
Starts conducting in a saturation region, and the current value flowing through MN2 is determined by the voltage between the gate (input terminal IN) and the source (node NL). Since the transistor MN1 is provided between the node NL and VLL, the potential of the node NL temporarily rises due to the ON resistance of MN1 and the current flowing from MN2. However, since the gate of MN1 is at VHH, the ON resistance can be designed to be sufficiently small even if the threshold voltage is large, and the influence on the delay time can be reduced. Further, when the output OUT is inverted to VLL, the level hold circuit LH keeps the output OUT at VHH so that MN4 is turned off and MP4 is turned on. Therefore, when MN2 is turned on, a through current flows from VHH to VLL through MP4 and MN2, but by designing the driving capability of MP4 to be smaller than that of MN2, the influence on the delay time and current consumption is small. The output OUT goes down, turning off MN3.
P3 turns on, and the node NL in the level hold circuit
H reverses from VLL to VHH and MN4 turns on MP4
Is turned off, and the level hold circuit LH outputs the output OUT.
So as to keep VLL at VLL, no through current flows. MP2 is off because the gate and the source are both VHH, but the threshold voltage is small, so the leak current is large and the through current flows through the inverter INV. Then, the control pulse CK is lowered to VLL, CKB is raised to VHH, the transistors MN1 and MP1 are turned off, and the inverter INV is separated from VHH and VLL. At this time, the gates and sources of MN1 and MP1 have the same potential and the threshold voltage is large, so that they are completely turned off. The output OUT is kept at VHH by the positive feedback of the level hold circuit LH. At this time, since the NMOS transistor MN2 is on, the node NL is kept at VLL. On the other hand, node N
PMOS transistor MP2 from H to output terminal OUT
Due to the leak current of the node NH, the voltage of the node NH starts to drop. Then, MP2 has a source potential lower than the gate potential and is completely turned off. As a result, the through current of the inverter INV does not flow in the standby state. Then, the input signal IN
Control pulse CK to VHH before CK changes
B is lowered to VLL, the transistors MN1 and MP1 are turned on, and the node NH is set to VHH. Input IN is VH
By inverting from H to VLL, the output OUT becomes VL
Invert from L to VHH. It is desirable that the level hold circuit LH quickly follow the output OUT so that the period in which the through current flows through the inverter INV and the level hold circuit LH becomes short. Therefore, the inverter IN
V and the level hold circuit LH are arranged close to each other to reduce wiring delay. As is clear from this reference example, the threshold voltage of a MOS transistor used as a switch is
If the voltage is set to about 0.4 V or more, which is conventionally required to reduce the subthreshold current, the threshold voltage of the MOS transistor in the logic circuit can be reduced without increasing the through current in the standby state. it can. Even if the operating voltage is lowered to 1 V or less, the driving capability can be secured by setting the threshold voltage of the MOS transistor to 0.25 V or less. Therefore, lower power consumption can be realized by lowering the voltage. Further, based on the conventional scaling rule, performance improvement can be realized by scaling the element. Moreover, since the configuration is the same as that of the conventional CMOS logic circuit except that the switch and the level hold circuit are loaded, the same design method as the conventional one can be used.

【0063】図32は、上記方式をCMOSインバータ
チェーンに適用した参考例を示している。図30に示し
た1段のインバータにスイッチ2個とレベルホールド回
路も設けた構成を多段接続すればインバータチェーンが
実現できるが、本参考例はスイッチやレベルホールド回
路を複数のインバータで共有して、素子数及び面積を小
さくした例である。ここでは4段のインバータチェーン
の場合を例にとるが、他の段数の場合も同様に構成され
る。4個のインバータINV1,INV2,INV3,
INV4が直列接続される。最終段のインバータINV
4の出力端子OUTにレベルホールド回路LHが接続さ
れる。各インバータは、図30中のINVと同様にPM
OSトランジスタとNMOSトランジスタ1個ずつで構
成される。各インバータのトランジスタサイズは、同じ
であっても異なっていても良い。ドライバとしてよく用
いられるように、チャネル長を同じにして、一定の段間
でチャネル幅をINV1,INV2,INV3,INV
4の順に大きくしていくこともできる。各インバータの
PMOSトランジスタのソースはノードNHに、NMO
SトランジスタのソースはノードNLに接続される。ノ
ードNLと低レベルの電源VLLとの間にスイッチSW
Lが、ノードNHと高レベルの電源VHHとの間にスイ
ッチSWHが設けられる。スイッチSWLとSWHは制
御パルスCKにより制御され、同時にオン,オフする。
図30に示したように、スイッチSWLはNMOSトラ
ンジスタで、SWHはCKの相補信号をゲートに入力し
たPMOSトランジスタで実現される。インバータチェ
ーンの動作は、スイッチSWL,SWHをオンにして行
う。例えば、入力INが低レベルVLLから高レベルV
HHに反転すると、インバータINV1によりノードN
1がVHHからVLLに反転し、INV2によりノード
N2がVLLからVHHに反転し、INV3によりノー
ドN3がVHHからVLLに反転し、INV4により出
力端子OUTがVLLからVHHに反転する。OUTが
VHHに確定すると、レベルホールド回路LHはOUT
をVHHに保つように動作する。待機状態では、スイッ
チSWL,SWHをオフにすることにより、インバータ
を介したVHHからVLLへの電流経路を遮断する。イ
ンバータチェーンに上記方式を適用する場合、本参考例
の様にインバータチェーンをまとめて一つの論理回路と
して取扱うことにより、その出力端子にのみレベルホー
ルド回路を設ければ良い。また、スイッチSWL,SW
Hを複数のインバータで共有できる。スイッチSWL、
SWHの大きさは、流れるピーク電流の大きさで決定さ
れる。複数個のインバータを流れる電流和のピークは、
各インバータのピーク電流での和よりも小さくなる。例
えば、段間比を3としてインバータチェーンを構成する
場合、電流和のピークは最終段のピーク電流にほぼ同じ
になる。したがって、複数のインバータでスイッチを共
有する方が、インバータごとにスイッチを設ける場合に
比べて、スイッチの面積が小さくて済む。
FIG. 32 shows a reference example in which the above method is applied to a CMOS inverter chain. An inverter chain can be realized by connecting the configuration in which two switches and a level hold circuit are provided to the single-stage inverter shown in FIG. 30 in multiple stages. In this example, the number of elements and the area are reduced. Here, the case of a four-stage inverter chain is taken as an example, but the case of other numbers of stages is similarly configured. Four inverters INV1, INV2, INV3
INV4 is connected in series. Final stage inverter INV
The level hold circuit LH is connected to the output terminal OUT of No. 4. Each inverter has a PM like the INV in FIG.
It is composed of one OS transistor and one NMOS transistor. The transistor size of each inverter may be the same or different. As is often used as a driver, the channel length is made the same and the channel width is set to INV1, INV2, INV3, INV at certain stages.
It can be increased in the order of 4. The source of the PMOS transistor of each inverter is connected to the node NH and the NMO
The source of the S transistor is connected to the node NL. A switch SW is provided between the node NL and the low level power supply VLL.
A switch SWH is provided between the node NH and the high-level power supply VHH. The switches SWL and SWH are controlled by the control pulse CK, and are turned on and off at the same time.
As shown in FIG. 30, the switch SWL is realized by an NMOS transistor, and the SWH is realized by a PMOS transistor whose gate receives a complementary signal of CK. The operation of the inverter chain is performed by turning on the switches SWL and SWH. For example, when the input IN is low level VLL to high level V
When inverted to HH, the inverter INV1 causes the node N
1 is inverted from VHH to VLL, INV2 inverts the node N2 from VLL to VHH, INV3 inverts the node N3 from VHH to VLL, and INV4 inverts the output terminal OUT from VLL to VHH. When OUT is set to VHH, the level hold circuit LH outputs OUT.
To VHH. In the standby state, the switches SWL and SWH are turned off to cut off the current path from VHH to VLL via the inverter. When the above method is applied to the inverter chain, it is sufficient to provide the level hold circuit only at the output terminal by collectively treating the inverter chain as one logic circuit as in this reference example. Also, the switches SWL, SW
H can be shared by multiple inverters. Switch SWL,
The size of SWH is determined by the size of the peak current that flows. The peak of the sum of currents flowing through multiple inverters is
It is smaller than the sum of the peak currents of each inverter. For example, when an inverter chain is configured with an interstage ratio of 3, the peak of the current sum is almost the same as the peak current of the final stage. Therefore, sharing the switch among a plurality of inverters requires a smaller switch area than a case where a switch is provided for each inverter.

【0064】図33は、上記方式をインバータチェーン
に適用した別の参考例を示している。図32と同様に4
段のインバータチェーンの場合を例にとるが、他の段数
の場合も同様に構成される。4個のインバータINV
1,INV2,INV3,INV4が直列接続される。
インバータINV3の出力端子でINV4の入力端子で
あるノードN3とINV4の出力端子OUTに、それぞ
れレベルホールド回路LH3,LH4が接続される。各
インバータは、図30中のINVと同様にPMOSトラ
ンジスタとNMOSトランジスタ1個ずつで構成され
る。奇数番目のインバータINV1,INV3はノード
NL1及びNH1に、偶数番目のインバータINV2,
INV4はノードNL2及びNH2に接続される。ノー
ドNL1,NL2と低レベルの電源VLLとの間にそれ
ぞれスイッチSWL1,SWL2が、ノードNH1,N
H2と高レベルの電源VHHとの間にそれぞれスイッチ
SWH1,SWH2が設けられる。スイッチSWL1,
SWL2とSWH1,SWH2は制御パルスCKにより
制御され、同時にオン,オフする。インバータの動作
は、スイッチSWL1,SWL2,SWH1,SWH2
をオンにして行う。例えば、入力INが低レベルVLL
から高レベルVHHに反転すると、ノードN1がVHH
からVLLに、ノードN2がVLLからVHHに、ノー
ドN3がVHHからVLLに、INV4により出力端子
OUTがVLLからVHHに順次反転する。N3がVL
Lに確定すると、レベルホールド回路LH1はN3をV
LLに保つように動作する。また、OUTがVHHに確
定すると、レベルホールド回路LHはOUTをVHHに
保つように動作する。たとえば待機状態では、スイッチ
SWL1,SWL2,SWH1,SWH2をオフにする
ことにより、インバータを介したVHHからVLLへの
電流経路を遮断する。このとき、ノードN3がレベルホ
ールド回路LH3により低レベルVLLに保たれるた
め、ノードNL1もインバータINV3を通じてVLL
に保たれる。さらに、インバータINV1を通じてノー
ドN1がVLLに保たれる。同様に、出力端子OUTが
レベルホールド回路LH4により高レベルVHHに保た
れることにより、ノードNH2及びN2もVHHに保た
れる。したがって、インバータ間を接続するノードがV
HHとVLLのいずれかに保たれる。以上のように、ス
イッチを2組設け、奇数番目のインバータと偶数番目の
インバータとを違うスイッチに接続し、奇数番目のイン
バータのいずれかの出力端子と偶数番目のインバータの
いずれかの出力端子とに、それぞれレベルホールド回路
を接続することにより、インバータ間のノードN1,N
2,N3が全て高レベルと低レベルのいずれかに保たれ
る。待機状態が長く続いてもインバータの入力が中間レ
ベルとならないため安定に動作し、スイッチをオンにし
たときに情報が反転したり貫通電流が流れたりする恐れ
がない。以上上記方式を、CMOSインバータやインバ
ータチェーンに適用した参考例を示しながら説明してき
たが、論理回路にスイッチとレベルホールド回路を負荷
して低消費電力で高速に安定動作を行うという上記方式
の趣旨を逸脱しないかぎり、これまでに述べた参考例に
限定されるものではない。
FIG. 33 shows another reference example in which the above method is applied to an inverter chain. 4 as in FIG.
The case of an inverter chain of stages is taken as an example, but the configuration is similar for other stages. 4 inverters INV
1, INV2, INV3, INV4 are connected in series.
Level hold circuits LH3 and LH4 are connected to a node N3 which is an output terminal of the inverter INV3 and an input terminal of INV4 and an output terminal OUT of INV4, respectively. Each inverter is composed of one PMOS transistor and one NMOS transistor, similar to INV in FIG. The odd-numbered inverters INV1 and INV3 are connected to the nodes NL1 and NH1 and the even-numbered inverters INV2 and INV2.
INV4 is connected to the nodes NL2 and NH2. The switches SWL1 and SWL2 are connected between the nodes NL1 and NL2 and the low-level power supply VLL, respectively.
Switches SWH1 and SWH2 are provided between H2 and the high-level power supply VHH, respectively. Switch SWL1,
SWL2 and SWH1 and SWH2 are controlled by a control pulse CK and turned on and off at the same time. The operation of the inverter is the switches SWL1, SWL2, SWH1, SWH2.
Turn on. For example, when the input IN is low level VLL
From the high level to VHH, the node N1 becomes VHH.
From VLL to VLL, the node N2 from VLL to VHH, the node N3 from VHH to VLL, and the output terminal OUT from VLL to VHH by INV4. N3 is VL
When it is determined to be L, the level hold circuit LH1 sets N3 to V
Operates to keep LL. When OUT is set to VHH, the level hold circuit LH operates to keep OUT at VHH. For example, in the standby state, the switches SWL1, SWL2, SWH1, and SWH2 are turned off to cut off the current path from VHH to VLL via the inverter. At this time, since the node N3 is kept at the low level VLL by the level hold circuit LH3, the node NL1 is also VLL through the inverter INV3.
Kept in. Further, the node N1 is kept at VLL through the inverter INV1. Similarly, since the output terminal OUT is kept at the high level VHH by the level hold circuit LH4, the nodes NH2 and N2 are also kept at VHH. Therefore, the node connecting between the inverters is V
It is kept at either HH or VLL. As described above, two sets of switches are provided, the odd-numbered inverter and the even-numbered inverter are connected to different switches, and one output terminal of the odd-numbered inverter and one output terminal of the even-numbered inverter are connected. To the nodes N1 and N between the inverters by connecting level hold circuits to
2, N3 are all kept at either high or low level. Even if the standby state continues for a long time, the input of the inverter does not reach the intermediate level, so that the operation is stable, and there is no fear that information will be inverted or a through current will flow when the switch is turned on. The above method has been described with reference to a reference example applied to a CMOS inverter or an inverter chain. However, the purpose of the above method is to load a switch and a level hold circuit in a logic circuit to perform stable operation at high speed with low power consumption. The present invention is not limited to the reference examples described so far unless it deviates from the above.

【0065】例えば、上記方式をCMOSインバータに
適用した別の参考例を図34に示す。図30に示した参
考例では、スイッチとして動作するトランジスタMN
1,MP2をCMOSインバータINVと電源VLL,
VHHとの間に設けている。それに対して、本参考例で
はNMOSトランジスタとPMOSトランジスタとの間
に設ける。2個のNMOSトランジスタMN2,MN1
と2個のPMOSトランジスタMP1,MP2が直列
に、低レベルの電源VLLと高レベルの電源VHHの間
に接続される。NMOSトランジスタMN1,PMOS
トランジスタMP1は、スイッチとして動作する。オフ
にしたときのリーク電流を小さくするため、トランジス
タMN1,MP1のしきい値電圧は大きくする。NMO
SトランジスタMN1のゲートには制御パルスCKが、
PMOSトランジスタMP1のゲートにはCKの相補信
号の制御パルスCKBが入力される。NMOSトランジ
スタMN2とPMOSトランジスタMP2は、ゲートが
入力端子INに接続され、CMOSインバータとして動
作する。低電圧動作で駆動能力を大きくするため、トラ
ンジスタMN1,MP1のしきい値電圧は小さくする。
出力端子OUTには、図30と同様に構成されたレベル
ホールド回路LHが接続される。図30に示した参考例
と同様に、動作を行う。制御パルスCK,CKBによ
り、トランジスタMN1,MP1をオンにして、トラン
ジスタMN2,MP2をCMOSインバータとして動作
させる。例えば、入力INが低レベルVLLから高レベ
ルVHHに反転すると、それまでオフであったトランジ
スタMN2が導通し始め飽和領域で動作する。このとき
MN2の電流値はゲート−ソース間の電圧で定まる。本
参考例では、トランジスタMN1がMN2と出力端子O
UTとの間に設けられているので、MN1のオン抵抗は
MN2のドレインに接続される。そのため、MN1のオ
ン抵抗の、MN2の電流値に対する影響は小さい。出力
OUTが確定後、トランジスタMN1,MP1をオフに
して、貫通電流を防止し、レベルホールド回路LHによ
り出力OUTを維持する。本参考例のようにスイッチを
論理回路の出力端子側に挿入すると、スイッチを複数の
論理ゲートで共有することは出来ないが、スイッチのオ
ン抵抗の影響が小さい。スイッチとして用いるトランジ
スタが同じ場合、図30に示した参考例の様にスイッチ
を論理回路の電源側に設ける場合に比べて、遅延時間が
短くなる。あるいは、遅延時間が同じになるように設計
すると、スイッチとして用いるトランジスタのチャネル
幅/チャネル長が小さくて済み、その面積を小さくでき
る。
For example, another reference example in which the above method is applied to a CMOS inverter is shown in FIG. In the reference example shown in FIG. 30, the transistor MN that operates as a switch
1, MP2 are CMOS inverter INV and power supply VLL,
It is provided between VHH and VHH. On the other hand, in this reference example, it is provided between the NMOS transistor and the PMOS transistor. Two NMOS transistors MN2 and MN1
And two PMOS transistors MP1 and MP2 are connected in series between a low level power supply VLL and a high level power supply VHH. NMOS transistors MN1 and PMOS
The transistor MP1 operates as a switch. The threshold voltage of the transistors MN1 and MP1 is increased to reduce the leakage current when turned off. NMO
A control pulse CK is applied to the gate of the S transistor MN1,
The control pulse CKB of the complementary signal of CK is input to the gate of the PMOS transistor MP1. The gates of the NMOS transistor MN2 and the PMOS transistor MP2 are connected to the input terminal IN and operate as a CMOS inverter. The threshold voltage of the transistors MN1 and MP1 is set to be small in order to increase the driving capability in the low voltage operation.
To the output terminal OUT, the level hold circuit LH configured similarly to FIG. 30 is connected. The operation is performed similarly to the reference example shown in FIG. The control pulses CK and CKB turn on the transistors MN1 and MP1 to operate the transistors MN2 and MP2 as a CMOS inverter. For example, when the input IN is inverted from the low level VLL to the high level VHH, the transistor MN2, which has been off until then, starts conducting and operates in the saturation region. At this time, the current value of MN2 is determined by the gate-source voltage. In this reference example, the transistor MN1 and the output terminal O are connected to MN2.
Since it is provided between the UT and the UT, the ON resistance of MN1 is connected to the drain of MN2. Therefore, the influence of the on-resistance of MN1 on the current value of MN2 is small. After the output OUT is determined, the transistors MN1 and MP1 are turned off to prevent a shoot-through current, and the level hold circuit LH maintains the output OUT. When the switch is inserted on the output terminal side of the logic circuit as in this reference example, the switch cannot be shared by a plurality of logic gates, but the on-resistance of the switch has a small effect. When the transistors used as switches are the same, the delay time becomes shorter than when the switches are provided on the power supply side of the logic circuit as in the reference example shown in FIG. Alternatively, if the delay time is designed to be the same, the transistor used as a switch can have a small channel width / channel length, and the area thereof can be reduced.

【0066】図35は、レベルホールド回路の別な構成
例である。このレベルホールド回路を、図30に示した
参考例でNMOSトランジスタMN3,MN4とPMO
SトランジスタMP3,MP4で構成されているレベル
ホールド回路LHと置き換えて、用いた場合について説
明する。このレベルホールド回路は、それぞれ3個のN
MOSトランジスタMN3,MN4,MN5とPMOS
トランジスタMP3,MP4,MP5で構成される。待
機状態でのリーク電流を低減するため、各トランジスタ
のしきい値電圧は大きくする。例えば、NMOSトラン
ジスタは0.4V,PMOSトランジスタは−0.4V
とする。MN3,MP3はインバータを構成しており、
MN4,MN5,MP4,MP5はスイッチングインバ
ータを構成している。MN5のゲートには制御パルスC
KBが、MP5のゲートには制御パルスCKが入力され
る。動作タイミングは、図30に示したレベルホールド
回路LHを用いた場合と同じで、図31に示したとおり
である。制御パルスCKを高レベルVHHに上げ、CK
Bを低レベルVLLに下げてインバータINVを動作さ
せる。この時、レベルホールド回路で、トランジスタM
N5,MP5がオフとなる。そのため、出力OUTが反
転するときに、インバータINVとレベルホールド回路
を通じて貫通電流が流れることがなく、遅延時間と消費
電流が小さくて済む。待機状態では、制御パルスCKを
低レベルVLLに下げ、CKBを高レベルVHHに上げ
てインバータINVを電源VLL,VHHから切り離
す。この時、レベルホールド回路で、トランジスタMN
5,MP5がオンとなり、正帰還により出力OUTが保
持される。
FIG. 35 shows another example of the structure of the level hold circuit. This level hold circuit is used for the NMOS transistors MN3, MN4 and PMO in the reference example shown in FIG.
A case in which the level hold circuit LH configured by the S transistors MP3 and MP4 is replaced and used will be described. This level hold circuit has three N
MOS transistors MN3, MN4, MN5 and PMOS
It is composed of transistors MP3, MP4 and MP5. The threshold voltage of each transistor is increased in order to reduce the leak current in the standby state. For example, the NMOS transistor is 0.4V and the PMOS transistor is -0.4V.
And MN3 and MP3 form an inverter,
MN4, MN5, MP4, MP5 form a switching inverter. Control pulse C is applied to the gate of MN5.
The control pulse CK is input to the gate of KB and the gate of MP5. The operation timing is the same as that when the level hold circuit LH shown in FIG. 30 is used, and is as shown in FIG. Raise control pulse CK to high level VHH
B is lowered to the low level VLL to operate the inverter INV. At this time, in the level hold circuit, the transistor M
N5 and MP5 are turned off. Therefore, when the output OUT is inverted, a through current does not flow through the inverter INV and the level hold circuit, and the delay time and current consumption can be reduced. In the standby state, the control pulse CK is lowered to the low level VLL and CKB is raised to the high level VHH to disconnect the inverter INV from the power supplies VLL and VHH. At this time, in the level hold circuit, the transistor MN
5, MP5 is turned on, and the output OUT is held by the positive feedback.

【0067】このように、レベルホールド回路をインバ
ータとスイッチングインバータの組合せで構成すること
により、トランジスタが2個増えるが、論理回路とレベ
ルホールド回路が競合することが無くなり、遅延時間と
消費電流が小さくて済む。また、レベルホールド回路の
駆動能力を大きくしてもよく、出力端子でのリークが大
きい場合でも出力が変動する恐れがなく安定動作ができ
る。最近の3.3Vから5Vで動作するマイクロプロセ
ッサでは、前述したように低電力化するために、低電力
バックアップモード(スリープモード)などでは不必要
な回路へのクロックの印加を停止させ充放電電流を低減
したりしている。本参考例では、図42に示すように、
スリープモードの間クロックCK1t,CK2tをとも
に低レベルにすることにより、トランジスタMP11及
びMN11,MP12及びMN12がいずれもオフにな
り、論理回路LC1,LC2の両方の貫通電流が遮断さ
れる。そのため、スリープモードでは動作モードより
も、サブスレッショルド電流を低減する効果がさらに大
きい。図29〜図35の参考例では、一つのタイミング
信号CK(CKB)によって電源スイッチを制御してい
たが、LSI内に複数の回路ブロックがある場合はそれ
ぞれの電源スイッチを別々のタイミングで制御すること
によりサブスレッショルド電流をさらに減じることがで
きる。本発明の実施例としてこの方法を図36〜図39
に示す。なお、以下の手法ではサブスレッショルド電流
低減のみではなく一般の非過渡動作時の電流低減にも用
いることができる。
As described above, by constructing the level hold circuit by the combination of the inverter and the switching inverter, the number of transistors is increased by two, but the logic circuit and the level hold circuit do not conflict with each other, and the delay time and current consumption are small. Complete. Further, the drive capability of the level hold circuit may be increased, and stable operation can be performed without fear of fluctuation of the output even when the leak at the output terminal is large. In the recent microprocessors operating from 3.3V to 5V, in order to reduce the power consumption as described above, in the low power backup mode (sleep mode), the application of the clock to unnecessary circuits is stopped and the charging / discharging current is stopped. Have been reduced. In this reference example, as shown in FIG.
By setting both the clocks CK1t and CK2t to the low level during the sleep mode, all the transistors MP11 and MN11, MP12 and MN12 are turned off, and the through currents of both the logic circuits LC1 and LC2 are cut off. Therefore, the sleep mode is more effective in reducing the subthreshold current than the operation mode. In the reference examples of FIGS. 29 to 35, the power switch is controlled by one timing signal CK (CKB), but when there are a plurality of circuit blocks in the LSI, each power switch is controlled at different timings. As a result, the subthreshold current can be further reduced. This method is shown in FIGS. 36 to 39 as an embodiment of the present invention.
Shown in. Note that the following method can be used not only for reducing the subthreshold current but also for reducing the current during general non-transient operation.

【0068】実施例1 図36は本発明の第1の実施例である複数の回路ブロッ
クの電源スイッチの制御例を示す例である。INはこの
LSIチップに入力する信号を代表させて示したもの
で、動作期間ではこのINの信号によって、LG1,L
G2,LG3と続く論理回路ブロックが次々と動作して
いく。各論理回路ブロックは図29〜図35で説明した
ように、論理回路LCとレベルホールド回路LHとから
なる。SWH1〜SWH3はVCCとLG1,LG2,
LG3との間に挿入した電源スイッチであり、SWL1
〜SWL3はVSSとLG1,LG2,LG3との間に
挿入した電源スイッチである。図36の特長は、LG1
の電源スイッチSWH1,SWL1の制御はスリープモ
ード/通常動作モード切り換え信号SLPで行うが、後
段のLG2,LG3以降は、前段の動作を感知する手段
KH1〜KH3によって電源スイッチSWH2〜SWL
3の制御を行うことにある。また、図面には示していな
いが後段の動作を検知し各論理回路ブロックの電源スイ
ッチをオフしたり、タイマを備え一定の時間後に自動的
に電源スイッチをオフする手段を設けてもよい。電源ス
イッチをオフしても各論理回路ブロック内のレベルホー
ルド回路によって情報は保持される。各論理回路ブロッ
クの電源スイッチは、論理回路ブロックが動作する時に
初めてオンになるので、LSI全体のサブスレッショル
ド電流は小さくなる。また、スリープモードから通常動
作モードへの移行は初段のみリセット(セット)すれば
良いため短い時間で済む。なお、図ではLG1において
KH1はLCの出力の変化を検知する例を示したが、L
Cの内部ノードの変化を検知しても良い。また、KH1
で次段のLG2の電源スイッチを活性化するだけでな
く、さらに後段のLG3の電源スイッチを活性化しても
良い。
Embodiment 1 FIG. 36 is an example showing a control example of power switches of a plurality of circuit blocks which is a first embodiment of the present invention. IN represents a signal input to this LSI chip as a representative. During the operation period, LG1 and L
The subsequent logic circuit blocks G2 and LG3 operate one after another. Each logic circuit block includes the logic circuit LC and the level hold circuit LH, as described with reference to FIGS. 29 to 35. SWH1 to SWH3 are VCC and LG1, LG2,
Power switch inserted between LG3 and SWL1
SWL3 is a power switch inserted between VSS and LG1, LG2, LG3. The feature of FIG. 36 is that LG1
The power supply switches SWH1 and SWL1 are controlled by the sleep mode / normal operation mode switching signal SLP.
3 is performed. Although not shown in the drawing, a power supply switch of each logic circuit block may be turned off by detecting an operation in the subsequent stage, or a means may be provided with a timer for automatically turning off the power supply switch after a predetermined time. Even if the power switch is turned off, the information is held by the level hold circuit in each logic circuit block. The power switch of each logic circuit block is turned on for the first time when the logic circuit block operates, so that the subthreshold current of the entire LSI becomes small. Further, the transition from the sleep mode to the normal operation mode can be performed in a short time because only the first stage needs to be reset (set). In the figure, an example in which the KH1 in the LG1 detects a change in the output of the LC is shown.
A change in the internal node of C may be detected. Also, KH1
In addition to activating the power switch of LG2 in the next stage, the power switch of LG3 in the subsequent stage may be activated.

【0069】図36の動作例を図37に示す。SLPが
高レベルの時スリープモードであり、低レベルの時が動
作モードである例である。さて、時刻t1でSLPが高
レベルから低レベルに切り替わり、スリープ状態から通
常動作状態に切り替わる。これによって、初段のLG1
の電源スイッチSWH1,SWL1がオンになる。次
に、時刻t2でINが変化しLG1が動作する。この時
間t2−t1は、前述のようにSWH1,SWL1をオ
ンするのみで良いので短くて済む。なお、このSWH
1,SWL1はSLPが低レベルの間は常に活性化して
いる。一方、その他の電源スイッチは信号の流れに沿っ
て対応する回路ブロックのものがオンになる。すなわ
ち、時刻t3でLG1の出力φG1が切り替わり、これ
をKH1が検知してφ1を切り替え、次段のLG2の電
源スイッチSWH2,SWL2をオンにする。これによ
って、LG2が動作し、時刻t4でその出力φG2が切
り替わる。また、KH2がこの変化を検知しφ2を切り
替え、LG3の電源スイッチSWH3,SWL3をオン
する。これによってLG3が動作する。ここで、時刻t
4でφG2が切り替わり後段のLG3が動作し始めれ
ば、LG2はその出力レベルを保持しておきさえすれば
良い。このため、時刻t5で再びφ1を切り替え、電源
スイッチをオフすることができる。この時刻t5の検知
は前述のように後段の回路の出力からフィードバックし
ても良いし、タイマを設けても良い。以下、同様な動作
を行う。
FIG. 37 shows an example of the operation of FIG. This is an example in which the sleep mode is when the SLP is at a high level and the operation mode is when at a low level. Now, at time t1, the SLP switches from the high level to the low level, and the sleep state switches to the normal operation state. As a result, the first stage LG1
The power switches SWH1 and SWL1 are turned on. Next, at time t2, IN changes and LG1 operates. This time t2-t1 can be short because it is sufficient to turn on SWH1 and SWL1 as described above. In addition, this SWH
1, SWL1 is always active while SLP is low. On the other hand, the other power switches are turned on in the corresponding circuit blocks along the flow of signals. That is, at time t3, the output φG1 of LG1 switches, KH1 detects this, switches φ1, and turns on the power switches SWH2 and SWL2 of the next LG2. As a result, LG2 operates and its output φG2 switches at time t4. Further, KH2 detects this change, switches φ2, and turns on the power switches SWH3 and SWL3 of LG3. This causes LG3 to operate. Where time t
If φG2 is switched at 4 and LG3 at the subsequent stage starts to operate, LG2 need only hold its output level. Therefore, at time t5, φ1 can be switched again and the power switch can be turned off. The detection at time t5 may be fed back from the output of the circuit at the subsequent stage as described above, or a timer may be provided. Hereinafter, the same operation is performed.

【0070】実施例2 図38は本発明の第2の実施例であるクロックに同期し
て動作するLSIにおける電源スイッチの制御例を示す
図である。この例では、注目するLSIチップはクロッ
ク信号CLKに同期して動作し、しかもnサイクル(こ
こではn=4)のクロックによって、このLSIの一回
の動作が完了する場合である。チップ内では、CLKに
同期して入力INを受けて回路ブロックLG1〜LG4
が順に動作する。各回路ブロックは、前参考例同様に論
理回路とレベルホールド回路からなる。この例の特長は
CLKを用いて、電源線スイッチ制御回路SVで電源線
スイッチSWH1〜SWL4を制御し、サブスレッショ
ルド電流を小さく抑えることにある。各回路ブロックは
nサイクルのうちの1サイクルのみ動作するから、チッ
プ内部の信号の流れに沿って電源線スイッチを順次オン
し、またオフすれば良い。これによって、電源スイッチ
が活性化している回路ブロックはおよそn分の1に抑え
ることができる。
Second Embodiment FIG. 38 is a diagram showing a control example of a power switch in an LSI which operates in synchronization with a clock according to a second embodiment of the present invention. In this example, the LSI chip of interest operates in synchronization with the clock signal CLK, and one operation of this LSI is completed by a clock of n cycles (here, n = 4). In the chip, the circuit blocks LG1 to LG4 receive the input IN in synchronization with CLK.
Work in order. Each circuit block is composed of a logic circuit and a level hold circuit as in the previous reference example. The feature of this example is that the power line switch control circuit SV controls the power line switches SWH1 to SWL4 using CLK to suppress the subthreshold current to a small value. Since each circuit block operates only in one cycle out of n cycles, the power supply line switches may be sequentially turned on and off in accordance with the flow of signals inside the chip. As a result, the number of circuit blocks in which the power switch is activated can be suppressed to about 1 / n.

【0071】図38の動作例を図39に示す。CLKの
4クロック分でLSIチップの1サイクルが動作する例
である。1サイクル目のCLKの立ち下がりを受けて、
その時のINの信号を取り込み、φ1が切り替わりSW
H1,SWL1がオンになり、LG1が動作する。この
LG1の出力φG1が切り替わる前後に(図では少し
前)、次のCLKの立ち下がりを受けてφ2が切り替わ
り、SWH2,SWL2がオンになりLG2が動作可能
となる。φG1が切り替わり、LG2の動作が開始する
とLG1では出力レベルを保持しさえすれば良い。この
ため、適当なタイミング(ここでは次のCLKの立ち上
がり)によってSWH1,SWL1をオフし、LG1内
のレベルホールド回路によって信号を保持しておく。以
下、φ4まで示したように電源スイッチの制御を行う。
これによって、LSIチップ内の各回路ブロックでは、
その電源線スイッチをCLKによってこまめにオンオフ
できるので、サブスレッショルド電流を含めた消費電流
の小さな動作とすることができる。
FIG. 39 shows an example of the operation of FIG. This is an example in which one cycle of the LSI chip operates with four clocks of CLK. In response to the falling edge of CLK in the first cycle,
The IN signal at that time is taken in and φ1 is switched to SW
H1 and SWL1 are turned on and LG1 operates. Before and after the output φG1 of LG1 is switched (a little before in the figure), φ2 is switched due to the next falling of CLK, SWH2 and SWL2 are turned on, and LG2 becomes operable. When φG1 is switched and the operation of LG2 starts, LG1 only needs to hold the output level. Therefore, the SWH1 and SWL1 are turned off at an appropriate timing (here, the next rising edge of CLK), and the signal is held by the level hold circuit in LG1. Hereinafter, the power switch is controlled as shown up to φ4.
As a result, in each circuit block in the LSI chip,
Since the power supply line switch can be turned on and off frequently by CLK, it is possible to operate with a small current consumption including the subthreshold current.

【0072】マイクロプロセッサのようなランダムロジ
ックLSIなどにおいては、内部のレジスタの出力を固
定したり、リセット機能付きフリップフロップ回路など
の論理を追加して、問題となるノードの電圧を強制的に
固定することも有効である。図40に、出力を固定でき
るラッチ回路の構成例を示す。この回路は、通常のラッ
チ回路中のインバータをNAND回路で置き換えただけ
の簡単な構成である。図41に示すように、φSが高レ
ベルの間は通常のラッチ回路とし動作し、φSが低レベ
ルの間(スリープモード)は出力信号Qのレベルを高レ
ベルに確定させる。ここで、スリープモードとは、消費
電流低減のために、LSI全体もしくは回路ブロック単
位の動作を停止させるモードである。なお、スリープモ
ードの間、φtを低レベル,φbを高レベルにしておけ
ば、ラッチ回路自身のサブスレッショルド電流も低減で
きる。このラッチ回路を用いた場合、φSが低レベルに
なることによりノードN41が強制的に高レベルになるた
め、スリープモードによりレジスタの情報が消去され
る。しかし、CPU中の必要な情報を主記憶へ退避して
おき、スリープモード後にリセット状態から再開するよ
うな使い方、例えばノートパソコンで入力が一定時間無
いときに待機状態にするレジューム機能などでは問題な
い。図42は出力を強制的に固定できるラッチ回路の別
な構成例である。図43に示すように、この回路も、φ
Sが高レベルの間は通常のラッチ回路とし動作し、φS
低レベルの間は出力信号Qのレベルを高レベルに確定さ
せる。このラッチ回路は、φSが低レベルになってもノ
ードN41に影響しないため、スリープモードの間も情報
を保持できる。スリープモード解除後にスリープモード
前の状態からそのまま再開でき、CPUがタスクを実行
している間でもスリープモードにできる。そのため、ス
リープモードから比較的短時間で復帰するような場合に
好適である。尚、ランダムロジックLSIのように複雑
な動作をするLSI等においては、例えば待機状態での
チップ内部の各ノードの論理(電圧)状態をデザインオ
ートメーション(DA)の手法を用いて求め、その結果
に応じて、DAで上述したスイッチと抵抗を挿入する位
置を自動的に決めることができる。図18〜図27の参
考例は、入力信号が特定のレベルにあることを前提とし
ている。入力レベルが意図したレベルとは異なる場合
は、サブスレッショルド電流低減効果が小さくなる。し
たがって、例えば電源投入時においては、入力信号レベ
ルが確定せず、大きなサブスレッショルド電流が流れる
可能性がある。これを防ぐためには、本発明の実施例と
して図44より図48に示すように電源線にスイッチを
入れることが望ましい。
In a random logic LSI such as a microprocessor, the output of an internal register is fixed, or logic such as a flip-flop circuit with a reset function is added to forcibly fix the voltage of a node in question. It is also effective to do. FIG. 40 shows a configuration example of a latch circuit whose output can be fixed. This circuit has a simple configuration in which an inverter in a normal latch circuit is replaced with a NAND circuit. As shown in FIG. 41, while φ S is at a high level, it operates as a normal latch circuit, and while φ S is at a low level (sleep mode), the level of output signal Q is fixed at a high level. Here, the sleep mode is a mode in which the operation of the entire LSI or the circuit block unit is stopped in order to reduce current consumption. By setting φt to a low level and φb to a high level during the sleep mode, the subthreshold current of the latch circuit itself can be reduced. When this latch circuit is used, the node N 41 is forcibly set to the high level when φ S is set to the low level, and the information in the register is erased in the sleep mode. However, there is no problem in a method of saving necessary information in the CPU in the main memory and resuming from the reset state after the sleep mode, for example, a resume function of putting the notebook computer in a standby state when there is no input for a certain time. . FIG. 42 shows another configuration example of a latch circuit that can forcibly fix the output. As shown in FIG. 43, this circuit also has φ
While S is at a high level, it operates as a normal latch circuit, and while φ S is at a low level, the level of the output signal Q is fixed at a high level. Since this latch circuit does not affect the node N 41 even when φ S becomes low level, it can retain information even during the sleep mode. After the sleep mode is released, the state before the sleep mode can be resumed as it is, and the sleep mode can be set even while the CPU is executing the task. Therefore, it is suitable for returning from the sleep mode in a relatively short time. In an LSI having a complicated operation such as a random logic LSI, for example, a logic (voltage) state of each node inside the chip in a standby state is obtained by using a design automation (DA) method, and the result is obtained. Accordingly, the position where the above-mentioned switch and resistor are inserted can be automatically determined by DA. The reference examples of FIGS. 18 to 27 assume that the input signal is at a specific level. If the input level is different from the intended level, the effect of reducing the subthreshold current becomes small. Therefore, for example, when the power is turned on, the input signal level may not be fixed and a large subthreshold current may flow. In order to prevent this, it is desirable to turn on the power supply line as shown in FIGS. 44 to 48 as an embodiment of the present invention.

【0073】実施例3 図44は、本発明の第3の実施例である電源線スイッチ
の第1の制御例を示す図である。K1は、例えば図18
〜図27に示した論理ゲート群である。電源線スイッチ
SCCは制御回路SVによって制御される。この回路中
には、外部印加電源VCCのレベルを検知するレベル検
知回路LD1と、外部入力信号INのレベルを検知する
レベル検知回路LD2があり、これらの回路はそれぞれ
出力信号φVC及びφSBを発生する。LLは、φVC
及びφSBを受けて、スイッチ制御信号φ1を発生する
論理回路である。すなわち、VCCの立ち上がり時に
は、VCCが所定のレベルに達し、かつ入力信号INが
特定のレベル(K1のサブスレッショルド電流を小さく
するレベル)になったことを検出してスイッチSCCを
オンし、VCCの立ち下がり時には、VCCのレベル低
下を検出してスイッチをオフする。
Embodiment 3 FIG. 44 is a diagram showing a first control example of the power supply line switch according to the third embodiment of the present invention. K1 is, for example, as shown in FIG.
27 is a group of logic gates shown in FIG. The power line switch SCC is controlled by the control circuit SV. This circuit includes a level detection circuit LD1 for detecting the level of the externally applied power supply VCC and a level detection circuit LD2 for detecting the level of the external input signal IN, and these circuits generate output signals φVC and φSB, respectively. . LL is φVC
And φSB to generate a switch control signal φ1. That is, when VCC rises, it detects that VCC has reached a predetermined level and the input signal IN has reached a specific level (a level that reduces the subthreshold current of K1), and turns on the switch SCC to turn on VCC. At the time of the fall, the switch is turned off by detecting a decrease in the level of VCC.

【0074】図44のLSIの動作例を図45に示す。
電源VCCが投入されると電位が上昇するが、これが例
えばVCαに達すると、LD1が動作し、この例では出
力信号φVCを低レベルから高レベルに切り替える。次
に入力信号INがK1のサブスレッショルド電流低減効
果が大きい特定の信号レベル(ここでは高レベル)にな
ると、この図の例ではそのレベルがVCβ以上になる
と、LD2の出力φSBが切り替わる。これによりφ1
が切り替わり電源スイッチがオンするので、内部電源V
C1が立ち上がる。逆にINがVCCよりも先に立ち上
がった場合は、まず、INがVCβ以上になるとLD2
の出力φSBが切り替わり、この後VCCがVCαに達
すると、LD1が動作し、φVCを低レベルから高レベ
ルに切り替える。これによりφ1が切り替わり電源スイ
ッチがオンし、内部電源VC1が立ち上がる。いずれの
場合も、INのレベルが確定した後にスイッチがオンに
なるので、大きなサブスレッショルド電流が流れること
はない。LLは、VCCがVCα以上になった後でIN
が変化しそれによってφSBが変化してもφ1は変化し
ないように構成する。内部電源VC1は外部電源VCC
が立ち下がることによって立ち下がる。なお、スイッチ
はこの図の例ではVCC側に入れてあるが、VSS側に
入れても良い。また、複数の電源が印加される場合もあ
るが、その場合はそのうちの少なくともひとつの電源に
対してレベル検知回路を設ければ良い。
FIG. 45 shows an operation example of the LSI shown in FIG.
When the power supply VCC is turned on, the potential rises, but when this reaches, for example, VCα, the LD1 operates, and in this example, the output signal φVC is switched from the low level to the high level. Next, when the input signal IN reaches a specific signal level (here, high level) where the effect of reducing the subthreshold current of K1 is large (here, high level), the output φSB of the LD2 switches when the level becomes VCβ or higher. This gives φ1
The internal power supply V
C1 stands up. On the contrary, when IN rises before VCC, LD2 is first set when IN becomes VCβ or more.
When the output reaches the output φSB and the VCC reaches VCα thereafter, the LD1 operates to switch φVC from the low level to the high level. As a result, φ1 is switched, the power switch is turned on, and the internal power supply VC1 rises. In either case, since the switch is turned on after the IN level is fixed, a large subthreshold current does not flow. LL is IN after VCC becomes VCα or more.
Is changed so that φ1 is not changed even if φSB is changed. Internal power supply VC1 is external power supply VCC
Falls by falling. Although the switch is placed on the VCC side in this example, it may be placed on the VSS side. In addition, a plurality of power supplies may be applied, in which case a level detection circuit may be provided for at least one of the power supplies.

【0075】実施例4 図46は、本発明の第4の実施例である電源線スイッチ
の第2の制御例を示す図である。この実施例の特徴は、
論理ゲート群K1の入力信号レベルを確定させるための
回路LK1(ここではNORゲート)が設けられたこと
である。この回路により、電源立ち上がり時には、K1
の入力信号IN’のレベルがK1のサブスレッショルド
電流を小さくするレベル(ここでは低レベル)に固定さ
れる。図47に動作例を示す。電源VCCが投入され所
定の電位レベルVCαとなると、LD1がこれを検知
し、信号φVCをこの例では低レベルから高レベルに切
り替える。これによって、ワンショット発生回路OSH
によってφK1にワンショットパルスが発生する。この
φK1が高レベルになることにより、K1の入力信号I
N’は外部からの入力信号INのレベルにかかわらず、
低レベルになる。並行して、遅延回路DLYによってφ
VCからφVC’が発生され、スイッチSCCがオンに
なり、内部電源VC1が立ち上がりK1へ電流が供給さ
れる。すでに上述のLK1によってIN’はK1のサブ
スレッショルド電流を小さくするレベルとなっている。
こうすれば、電源投入時に内部の電位が確定せずに大電
流が流れるということは無い。VCCが立ち下がると、
これによって内部電源VC1も立ち下がる。図46で
は、レベル検知回路はVCCに対するもののみを示して
いるが、図44に示したように入力信号INに対するも
のや他の電源に対するものを設けても良い。また、スイ
ッチはこの図の例ではVCC側に入れてあるが、VSS
側に入れても良い。
Fourth Embodiment FIG. 46 is a diagram showing a second control example of the power supply line switch according to the fourth embodiment of the present invention. The feature of this embodiment is that
That is, the circuit LK1 (here, NOR gate) for determining the input signal level of the logic gate group K1 is provided. With this circuit, K1
Of the input signal IN 'is fixed to a level (here, low level) that reduces the subthreshold current of K1. FIG. 47 shows an operation example. When the power supply VCC is turned on to reach a predetermined potential level VCα, the LD1 detects this and switches the signal φVC from low level to high level in this example. As a result, the one-shot generation circuit OSH
As a result, a one-shot pulse is generated at φK1. When φK1 goes high, the input signal I of K1
N'is irrespective of the level of the input signal IN from the outside,
It goes to a low level. In parallel, φ is set by the delay circuit DLY.
ΦVC ′ is generated from VC, the switch SCC is turned on, the internal power supply VC1 rises, and current is supplied to K1. IN 'has already reached a level at which the subthreshold current of K1 is reduced by the above-mentioned LK1.
In this way, when the power is turned on, a large current will not flow without the internal potential being fixed. When VCC falls,
As a result, the internal power supply VC1 also falls. In FIG. 46, only the level detection circuit for the VCC is shown, but as shown in FIG. 44, a level detection circuit for the input signal IN or another power supply may be provided. Also, the switch is on the VCC side in this example, but VSS
You can put it on the side.

【0076】実施例5 図48は本発明の第5の実施例である電源線スイッチの
第3の制御例を示す図である。図44〜図47の実施例
では、電源線スイッチ制御回路SVは外部電源VCCを
入力とし、またこれを回路の電源として用い、このレベ
ルを検知する構成としていた。しかし、本実施例ではL
SIボード上に、外部電源電源VCC以外に電池を設
け、この電池からSVへ電源VCTを供給している。電
池は、例えばボード上に1個だけ設け、これを複数個の
チップで共用すれば良い。この様な構成とすると、電源
VCCを入れていない時でも、レベル検知回路が動作し
ているので、本来の電源VCCの変化を監視することが
容易にできる。各LSIチップは図44又は図46と同
様の構成とすればよい。ただし、電池からの電流で電源
線スイッチ制御回路SVを常に活性化しておき、外部電
源電源VCCの変化を監視するようにする。本構成を用
いれば、前に説明した電源投入時の過大なサブスレッシ
ョルド電流を防止することが容易にできる。なお、図4
4では常に一定電圧が得られる電池を用いたが、最初に
レベルが確定することが決まっている電源が用意されて
いればこれを電池の代わりに用いることができる。
Fifth Embodiment FIG. 48 is a diagram showing a third control example of the power supply line switch according to the fifth embodiment of the present invention. In the embodiments of FIGS. 44 to 47, the power supply line switch control circuit SV receives the external power supply VCC and is also used as the power supply of the circuit to detect this level. However, in this embodiment, L
A battery is provided on the SI board in addition to the external power supply VCC, and the power VCT is supplied from this battery to the SV. For example, only one battery may be provided on the board and shared by a plurality of chips. With such a configuration, since the level detection circuit is operating even when the power supply VCC is not turned on, it is possible to easily monitor the original change of the power supply VCC. Each LSI chip may have the same configuration as that in FIG. 44 or FIG. However, the power supply line switch control circuit SV is always activated by the current from the battery, and the change of the external power supply VCC is monitored. By using this configuration, it is possible to easily prevent the above-described excessive subthreshold current at power-on. Note that FIG.
In 4, the battery that can always obtain a constant voltage is used, but if a power source whose level is decided to be determined first is prepared, this can be used instead of the battery.

【0077】以上説明したように、本発明は、MOSト
ランジスタ回路およびそれで構成された半導体集積回路
の低消費電力化にきわめて有効である。半導体集積回路
の低消費電力化に対する要求は、最近特に強く、例えば
日経エレクトロニクス1991年9月2日号、第106
頁から第111頁には、低電力バックアップモードを有
するマイクロプロセッサシステムについて記載されてい
る。バックアップモードでは、クロックを停止させた
り、不要な部分への電源の供給を停止したりして、低消
費電力化を図っている。しかし、サブスレッショルド電
流の低減についてまでは考慮されていない。これらのプ
ロセッサシステムは3.3〜5Vで動作するために、十
分に高いしきい電圧のトランジスタが使えるので、サブ
スレッショルド電流は問題にならないほど小さい。しか
し、将来動作電圧が2Vあるいは1.5Vと低くなり、
しきい電圧も低くせざるを得なくなると、従来のCMO
S回路を使うやり方ではもはや過大なサブスレッショル
ド電流は低減できなくなる。本発明を、例えばレジュー
ム用回路(バックアップモードでも電源が供給されてい
る)に適用すれば、さらに低消費電力化が実現できる。
As described above, the present invention is extremely effective in reducing the power consumption of a MOS transistor circuit and a semiconductor integrated circuit composed thereof. Recently, the demand for low power consumption of semiconductor integrated circuits is particularly strong, and for example, Nikkei Electronics September 2, 1991, No. 106.
Pages 111 to 111 describe a microprocessor system having a low power backup mode. In the backup mode, the power consumption is reduced by stopping the clock and stopping the power supply to unnecessary parts. However, even the reduction of the subthreshold current is not considered. Since these processor systems operate at 3.3-5V, sufficiently high threshold voltage transistors can be used so that the subthreshold current is small enough not to be a problem. However, in the future the operating voltage will drop to 2V or 1.5V,
If the threshold voltage has to be lowered, the conventional CMO
The method of using the S circuit can no longer reduce the excessive subthreshold current. If the present invention is applied to, for example, a resume circuit (power is supplied even in the backup mode), further lower power consumption can be realized.

【0078】[0078]

【発明の効果】以上説明したように、本発明によれば、
高速・低消費電力のMOSトランジスタ回路、およびそ
れで構成された半導体集積回路が実現できる。
As described above, according to the present invention,
It is possible to realize a high-speed and low-power-consumption MOS transistor circuit and a semiconductor integrated circuit configured by the MOS transistor circuit.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の参考例1のインバータを示す図であ
る。
FIG. 1 is a diagram showing an inverter of Reference Example 1 of the present invention.

【図2】本発明によるサブスレッショルド電流低減の原
理を示す図である。
FIG. 2 is a diagram showing a principle of reducing a subthreshold current according to the present invention.

【図3】本発明によるサブスレッショルド電流低減効果
を示す図である。
FIG. 3 is a diagram showing a subthreshold current reduction effect according to the present invention.

【図4】本発明の参考例2のインバータの回路図であ
る。
FIG. 4 is a circuit diagram of an inverter of Reference Example 2 of the present invention.

【図5】本発明の信号のタイミングを示す図である。FIG. 5 is a diagram showing the timing of signals of the present invention.

【図6】本発明のデバイス構造を示す図である。FIG. 6 is a diagram showing a device structure of the present invention.

【図7】本発明の参考例3のインバータの回路図であ
る。
FIG. 7 is a circuit diagram of an inverter of Reference Example 3 of the present invention.

【図8】本発明の参考例4のインバータの回路図であ
る。
FIG. 8 is a circuit diagram of an inverter of Reference Example 4 of the present invention.

【図9】本発明のデバイス構造を示す図である。FIG. 9 is a diagram showing a device structure of the present invention.

【図10】本発明の参考例5のインバータ列を示す図で
ある。
FIG. 10 is a diagram showing an inverter array of Reference Example 5 of the present invention.

【図11】本発明の参考例6のインバータ列を示す図で
ある。
FIG. 11 is a diagram showing an inverter array of Reference Example 6 of the present invention.

【図12】本発明の参考例7のインバータ列を示す図で
ある。
FIG. 12 is a diagram showing an inverter array of Reference Example 7 of the present invention.

【図13】本発明が適用される組合せ論理回路のグルー
プ分けの例を示す図である。
FIG. 13 is a diagram showing an example of grouping of combinational logic circuits to which the present invention is applied.

【図14】本発明の参考例8の組合せ論理回路を示す図
である。
FIG. 14 is a diagram showing a combinational logic circuit of Reference Example 8 of the present invention.

【図15】本発明の参考例9の組合せ論理回路を示す図
である。
FIG. 15 is a diagram showing a combinational logic circuit of Reference Example 9 of the present invention.

【図16】本発明の参考例10のラッチを示す図であ
る。
FIG. 16 is a diagram showing a latch of Reference Example 10 of the invention.

【図17】本発明の参考例11のラッチの回路図であ
る。
FIG. 17 is a circuit diagram of a latch according to a reference example 11 of the present invention.

【図18】本発明の参考例12のインバータ列の回路図
である。
FIG. 18 is a circuit diagram of an inverter array of Reference Example 12 of the present invention.

【図19】本発明の参考例13のインバータ列の回路図
である。
FIG. 19 is a circuit diagram of an inverter array of Reference Example 13 of the present invention.

【図20】本発明の参考例14のNANDゲートの回路
図である。
FIG. 20 is a circuit diagram of a NAND gate of Reference Example 14 of the present invention.

【図21】本発明の参考例15のNORゲートの回路図
である。
FIG. 21 is a circuit diagram of a NOR gate according to Reference Example 15 of the present invention.

【図22】本発明の参考例16のクロックインバータの
回路図である。
FIG. 22 is a circuit diagram of a clock inverter of Reference Example 16 of the present invention.

【図23】本発明の参考例17の組合せ論理回路の回路
図である。
FIG. 23 is a circuit diagram of a combinational logic circuit according to a reference example 17 of the present invention.

【図24】本発明の参考例17の組合せ論理回路のレイ
アウト配置例である。
FIG. 24 is a layout layout example of the combinational logic circuit according to the reference example 17 of the present invention.

【図25】本発明の参考例18のラッチの回路図であ
る。
FIG. 25 is a circuit diagram of a latch according to a reference example 18 of the present invention.

【図26】本発明の参考例19の出力バッファの回路図
である。
FIG. 26 is a circuit diagram of an output buffer of Reference Example 19 of the present invention.

【図27】本発明の参考例20の入力バッファの回路図
である。
FIG. 27 is a circuit diagram of an input buffer of Reference Example 20 of the present invention.

【図28】本発明の参考例21のNMOSダイナミック
回路の回路図である。
FIG. 28 is a circuit diagram of an NMOS dynamic circuit according to Reference Example 21 of the present invention.

【図29】概念的参考例を示す図である。FIG. 29 is a diagram showing a conceptual reference example.

【図30】CMOSインバータに適用した参考例の回路
図である。
FIG. 30 is a circuit diagram of a reference example applied to a CMOS inverter.

【図31】CMOSインバータに適用した参考例の動作
タイミング図である。
FIG. 31 is an operation timing chart of a reference example applied to a CMOS inverter.

【図32】インバータチェインに適用した参考例を示す
図である。
FIG. 32 is a diagram showing a reference example applied to an inverter chain.

【図33】インバータチェインに適用した別の参考例を
示す図である。
FIG. 33 is a diagram showing another reference example applied to an inverter chain.

【図34】CMOSインバータに適用した別の参考例を
示す図である。
FIG. 34 is a diagram showing another reference example applied to a CMOS inverter.

【図35】レベルホールド回路の別の構成例の回路図で
ある。
FIG. 35 is a circuit diagram of another configuration example of the level hold circuit.

【図36】本発明の第1の実施例による複数の回路ブロ
ックの電源スイッチ制御例を示す図である。
FIG. 36 is a diagram showing a power switch control example of a plurality of circuit blocks according to the first embodiment of the present invention.

【図37】図36の動作例を示す図である。FIG. 37 is a diagram showing an operation example of FIG. 36.

【図38】本発明の第2の実施例によるクロック同期式
動作での電源スイッチ制御例を示す図である。
FIG. 38 is a diagram showing an example of power switch control in a clock synchronous operation according to the second embodiment of the present invention.

【図39】図38の動作例を示す図である。FIG. 39 is a diagram showing an operation example of FIG. 38.

【図40】出力を固定できるラッチ回路の回路図であ
る。
FIG. 40 is a circuit diagram of a latch circuit capable of fixing an output.

【図41】制御クロックの動作タイミング図である。FIG. 41 is an operation timing chart of the control clock.

【図42】出力を固定できる別なラッチ回路の回路図で
ある。
FIG. 42 is a circuit diagram of another latch circuit that can fix the output.

【図43】制御クロックの動作タイミング図である。FIG. 43 is an operation timing chart of the control clock.

【図44】本発明の第3の実施例による電源線スイッチ
の第1の制御例を示す図である。
FIG. 44 is a diagram showing a first control example of the power supply line switch according to the third embodiment of the present invention.

【図45】図44の例の動作例を示す図である。FIG. 45 is a diagram illustrating an operation example of the example in FIG. 44.

【図46】本発明の第4の実施例による電源線スイッチ
の第2の制御例を示す図である。
FIG. 46 is a diagram showing a second control example of the power supply line switch according to the fourth embodiment of the present invention.

【図47】図46の例の動作例を示す図である。FIG. 47 is a diagram illustrating an operation example of the example in FIG. 46.

【図48】本発明の第5の実施例による電源線スイッチ
の第3の制御例を示す図である。
FIG. 48 is a diagram showing a third control example of the power supply line switch according to the fifth embodiment of the present invention.

【図49】従来のCMOSインバータの回路図である。FIG. 49 is a circuit diagram of a conventional CMOS inverter.

【図50】MOSトランジスタのサブスレッショルド特
性を示す図である。
FIG. 50 is a diagram showing a subthreshold characteristic of a MOS transistor.

【符号の説明】[Explanation of symbols]

L、L1〜Lk……論理ゲート、G1〜Gk……論理ゲート
群、SC、SC1〜SCk、SS、SS1〜SSk……スイッチ、
C、RC1〜RCk、RS、RS1〜RSk……抵抗。
L, L 1 to L k ... Logic gate, G 1 to G k ... Logic gate group, S C , S C1 to S Ck , S S , S S1 to S Sk ... switch,
R C , R C1 to R Ck , R S , R S1 to R Sk, ... Resistors.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗原 良一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Ryoichi Kurihara 810 Shimoimaizumi, Ebina-shi, Kanagawa, Ltd. Hitachi Systems Office Systems Division (72) Inventor Kiyoo Ito 1-280, Higashi Koikeku, Kokubunji, Tokyo Co., Ltd. Hitachi Central Research Laboratory (72) Inventor Masakazu Aoki 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Central Research Institute Co., Ltd. (72) Ken Sakata 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi Central Research Co., Ltd. In-house

Claims (16)

【特許請求の範囲】[Claims] 【請求項1】第1のMOSトランジスタと、 そのソース・ドイレン経路が第1動作電位点と第2動作
電位点との間に上記第1のMOSトランジスタのソース
・ドイレン経路と直列接続された第2のMOSトランジ
スタとを少なくとも具備してなり、 上記第1のMOSトランジスタの上記ソース・ドレイン
経路と上記第2のMOSトランジスタの上記ソース・ド
レイン経路との共通接続点である出力ノードから出力信
号を得る如く構成されたMOSトランジスタ回路であっ
て、 上記第1と第2のMOSトランジスタの少なくとも一方
に接続され、制御信号が供給される制御回路手段をさら
に具備してなり、 該制御回路手段に供給される上記制御信号を第1の状態
に設定することにより、上記一方のトランジスタの上記
ソースに比較的大きな電流が流れることを許容せしめ、 上記制御回路手段に供給される上記制御信号を上記第1
の状態と異なる第2の状態に設定することにより、上記
一方のトランジスタの上記ソースに流れる電流を上記比
較的大きな電流より小さな値に制限する手段を有する回
路群が多数ある半導体集積回路において、 上記第1と第2の状態の切り換えを該回路群の信号の流
れに沿って或いは信号の流れと逆向きに行なうことを特
徴とする半導体集積回路。
1. A first MOS transistor, and a source / drain path thereof connected in series with the source / drain path of the first MOS transistor between a first operating potential point and a second operating potential point. At least two MOS transistors and outputs an output signal from an output node which is a common connection point between the source / drain path of the first MOS transistor and the source / drain path of the second MOS transistor. A MOS transistor circuit configured as described above, further comprising control circuit means connected to at least one of the first and second MOS transistors and supplied with a control signal, the control circuit means being provided with By setting the control signal to be in the first state, a relatively large current is applied to the source of the one transistor. A flow is allowed, and the control signal supplied to the control circuit means is changed to the first signal.
In a semiconductor integrated circuit having a large number of circuit groups having means for limiting the current flowing through the source of the one transistor to a value smaller than the relatively large current by setting the second state different from the above state, A semiconductor integrated circuit, characterized in that switching between the first and second states is performed along a signal flow of the circuit group or in a direction opposite to the signal flow.
【請求項2】半導体集積回路に印加される少なくともひ
とつの電源電圧又は少なくともひとつの信号電圧の変化
を検知する手段を有し、該電源電圧の変化を検知して該
制御信号を該第2の状態に設定することにより、該一方
のトランジスタの該ソースに流れる電流を該比較的大き
な電流より小さな値に制限することを特徴とする請求項
1に記載の半導体集積回路。
2. A means for detecting a change in at least one power supply voltage or at least one signal voltage applied to a semiconductor integrated circuit, the change in the power supply voltage being detected, and the control signal being the second signal. 2. The semiconductor integrated circuit according to claim 1, wherein the current flowing through the source of the one transistor is limited to a value smaller than the relatively large current by setting the state.
【請求項3】該少なくともひとつの電源電圧又は少なく
ともひとつの信号電圧の変化を検知する手段には、動作
上最初に確定する電源電圧が印加されていることを特徴
とする請求項2に記載の半導体集積回路。
3. The power supply voltage that is first determined in operation is applied to the means for detecting a change in the at least one power supply voltage or the at least one signal voltage. Semiconductor integrated circuit.
【請求項4】該少なくともひとつの電源電圧又は少なく
ともひとつの信号電圧の変化を検知する手段には、電池
から電源電圧が印加されていることを特徴とする請求項
2に記載の半導体集積回路。
4. The semiconductor integrated circuit according to claim 2, wherein a power supply voltage is applied from a battery to the means for detecting a change in the at least one power supply voltage or the at least one signal voltage.
【請求項5】請求項1から請求項4までのいずれかに記
載の半導体集積回路が複数有り、該電池はこれらで共有
され該複数の半導体集積回路の該手段に電源電圧を印加
していることを特徴とする半導体集積回路。
5. A plurality of semiconductor integrated circuits according to any one of claims 1 to 4, wherein the battery is shared by these and a power supply voltage is applied to the means of the plurality of semiconductor integrated circuits. A semiconductor integrated circuit characterized by the above.
【請求項6】請求項1の制御回路手段は上記一方のトラ
ンジスタの上記ソースと上記第1動作電位点と上記第2
動作電位点のいずれか一方の電位点との間に接続されて
なることを特徴とする請求項1から請求項5までのいず
れかに記載の半導体集積回路。
6. The control circuit means according to claim 1, wherein the source of the one transistor, the first operating potential point, and the second operating potential point.
The semiconductor integrated circuit according to any one of claims 1 to 5, wherein the semiconductor integrated circuit is connected between any one of the operating potential points and the potential point.
【請求項7】請求項1の制御信号が上記第1の状態であ
る際に上記出力ノードから得られる上記出力信号の電圧
振幅が、上記制御信号が上記第2の状態である際に上記
出力ノードから得られる上記出力信号の電圧振幅より大
きいことを特徴とする請求項1または請求項6のいずれ
かに記載の半導体集積回路。
7. The voltage amplitude of the output signal obtained from the output node when the control signal of claim 1 is in the first state is the output of the control signal when the control signal is in the second state. 7. The semiconductor integrated circuit according to claim 1, wherein the voltage amplitude of the output signal obtained from the node is larger than that of the output signal.
【請求項8】請求項1のMOSトランジスタは複数の該
第1のMOSトランジスタと複数の該第2のMOSトラ
ンジスタとを具備してなり、 該複数の第1のMOSトランジスタのそれぞれのソース
・ドレイン経路は該複数の第2のMOSトランジスタの
対応するソース・ドレイン経路と直列接続されてなるこ
とを特徴とする請求項1から請求項7までのいずれかに
記載の半導体集積回路。
8. The MOS transistor according to claim 1, comprising a plurality of the first MOS transistors and a plurality of the second MOS transistors, wherein the source / drain of each of the plurality of first MOS transistors. 8. The semiconductor integrated circuit according to claim 1, wherein the path is connected in series with corresponding source / drain paths of the plurality of second MOS transistors.
【請求項9】複数の請求項1の制御回路手段を具備して
なり、 該複数の第1のMOSトランジスタのそれぞれのソース
・ドレイン経路は該複数の第2のMOSトランジスタの
対応するソース・ドレイン経路および対応する制御回路
手段と直列接続されてなることを特徴とする請求項8に
記載の半導体集積回路。
9. A plurality of control circuit means according to claim 1, wherein the source / drain paths of each of the plurality of first MOS transistors correspond to the corresponding source / drain of the plurality of second MOS transistors. 9. The semiconductor integrated circuit according to claim 8, wherein the semiconductor integrated circuit is connected in series with a path and a corresponding control circuit means.
【請求項10】請求項1の複数の第1のMOSトランジ
スタと請求項1の複数の第2のMOSトランジスタの一
方のグループの複数のMOSトランジスタのソースは共
通接続され、 該共通接続された該複数のMOSトランジスタの該ソー
スは該制御回路手段を介して該第1動作電位点と該第2
動作電位点のいずれか一方の電位点との間に接続されて
なることを特徴とする請求項8に記載の半導体集積回
路。
10. The sources of the plurality of first MOS transistors of claim 1 and the plurality of MOS transistors of one group of the plurality of second MOS transistors of claim 1 are commonly connected, and the sources are commonly connected. The sources of the plurality of MOS transistors are connected to the first operating potential point and the second operating potential point via the control circuit means.
9. The semiconductor integrated circuit according to claim 8, wherein the semiconductor integrated circuit is connected to either one of the operating potential points.
【請求項11】該複数の第1のMOSトランジスタと該
複数の第2のMOSトランジスタの該ソース・ドレイン
経路の該複数の直列接続は複数の論理回路を構成し、 該複数の論理回路では前段の論理回路の出力が後段の論
理回路の入力に順次に接続されることにより、論理回路
列が構成されてなることを特徴とする請求項8に記載の
半導体集積回路。
11. The plurality of series connections of the source / drain paths of the plurality of first MOS transistors and the plurality of second MOS transistors constitute a plurality of logic circuits, and the plurality of logic circuits are connected to the preceding stage. 9. The semiconductor integrated circuit according to claim 8, wherein the output of the logic circuit is sequentially connected to the input of the logic circuit of the subsequent stage to form a logic circuit array.
【請求項12】上記制御回路手段を複数個具備してな
り、 上記論理回路列の上記複数の論理回路のMOSトランジ
スタのソース・ドレイン経路のそれぞれは対応する制御
回路手段と直列接続されなり、 上記制御信号が上記第2の状態の場合に、上記複数の論
理回路では前段の論理回路の出力の電圧振幅より後段の
論理回路の出力の電圧振幅が順次に小さくされてなる如
く上記複数個の上記制御回路手段が構成されてなること
を特徴とする請求項11に記載の半導体集積回路。
12. The control circuit means is provided in plural, and the source / drain paths of the MOS transistors of the plurality of logic circuits in the logic circuit array are connected in series with corresponding control circuit means, respectively. When the control signal is in the second state, in the plurality of logic circuits, the voltage amplitude of the output of the logic circuit in the subsequent stage is successively made smaller than the voltage amplitude of the output of the logic circuit in the previous stage. 12. The semiconductor integrated circuit according to claim 11, wherein the control circuit means is configured.
【請求項13】上記論理回路列の上記複数の論理回路の
最終段の論理回路の出力には電圧振幅を回復するための
レベル変換回路の入力が接続されてなることを特徴とす
る請求項12に記載の半導体集積回路。
13. The input of a level conversion circuit for recovering a voltage amplitude is connected to an output of a final stage logic circuit of the plurality of logic circuits of the logic circuit array. The semiconductor integrated circuit according to 1.
【請求項14】上記制御信号が上記第1の状態の場合
に、上記レベル変換回路の入力を出力にバイパスする如
く構成されてなることを特徴とする請求項13に記載の
半導体集積回路。
14. The semiconductor integrated circuit according to claim 13, wherein when the control signal is in the first state, the input of the level conversion circuit is bypassed to the output.
【請求項15】上記制御回路手段を2個具備してなり、 上記論理回路列の偶数段の論理回路と上記第1動作電位
点と上記第2動作電位点のいずれか一方の電位点との間
に上記2個の制御回路手段の一方が接続され、 上記論理回路列の奇数段の論理回路と上記第1動作電位
点と上記第2動作電位点の他方の電位点との間に上記2
個の制御回路手段の他方が接続されてなることを特徴と
する請求項11に記載の半導体集積回路。
15. The control circuit means is provided in two units, and comprises an even-numbered logic circuit in the logic circuit array, and one of the first operating potential point and the second operating potential point. One of the two control circuit means is connected therebetween, and the two control circuits are connected between the odd-numbered logic circuits of the logic circuit array and the other one of the first operating potential point and the second operating potential point.
12. The semiconductor integrated circuit according to claim 11, wherein the other one of the control circuit means is connected.
【請求項16】上記第1のMOSトランジスタと上記第
2のMOSトランジスタは互いに反対の導電型であるこ
とにより、上記MOSトランジスタ回路はCMOS回路
であることを特徴とする請求項1から請求項15までの
いずれかに記載の半導体集積回路。
16. The MOS transistor circuit is a CMOS circuit because the first MOS transistor and the second MOS transistor have opposite conductivity types to each other, and the MOS transistor circuit is a CMOS circuit. The semiconductor integrated circuit according to any one of 1 to 3 above.
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724297A (en) * 1995-12-21 1998-03-03 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US5805603A (en) * 1996-07-05 1998-09-08 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device realizing high speed and accurate operation
EP0951072A1 (en) * 1996-04-08 1999-10-20 Hitachi, Ltd. Semiconductor integrated circuit device
US5996070A (en) * 1996-07-30 1999-11-30 Mitsubishi Denki Kabushiki Kaisha Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions
US6411149B1 (en) 1996-07-30 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operable with low power consumption at low power supply voltage
US6426908B1 (en) 1999-08-05 2002-07-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced current consumption in data hold mode
KR100405925B1 (en) * 2000-04-13 2003-11-15 미쓰비시덴키 가부시키가이샤 Semiconductor memory device capable of reducing power supply voltage
US6657911B2 (en) 2001-10-23 2003-12-02 Hitachi, Ltd. Semiconductor device with low power consumption memory circuit
US6756814B2 (en) 2002-01-31 2004-06-29 Renesas Technology Corp. Logic circuit and semiconductor device
US6795328B2 (en) 2002-05-29 2004-09-21 Fujitsu Limited Semiconductor memory device
US6822476B2 (en) 2002-01-23 2004-11-23 Renesas Technology Corporation Logic circuit whose power switch is quickly turned on and off
JP2005102086A (en) * 2003-09-26 2005-04-14 Renesas Technology Corp Semiconductor device and level conversion circuit
JP2007036899A (en) * 2005-07-28 2007-02-08 Sony Corp Control signal generating circuit and signal processing circuit employing the same
JP2007095787A (en) * 2005-09-27 2007-04-12 Nec Electronics Corp Semiconductor integrated circuit
US7276956B2 (en) 2004-06-23 2007-10-02 Nec Electronics Corporation Integrated circuit apparatus controlling source voltage of MOSFET based on temperature
JP2008091030A (en) * 1995-12-21 2008-04-17 Elpida Memory Inc Semiconductor integrated circuit device
JP2017028649A (en) * 2015-07-28 2017-02-02 株式会社東芝 Semiconductor integrated circuit
JP2018101436A (en) * 2012-01-23 2018-06-28 株式会社半導体エネルギー研究所 Electronic apparatus

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410813B1 (en) * 1996-06-27 2004-03-30 주식회사 하이닉스반도체 Inverter for forming high-speed power driving circuit of semiconductor device
JP3878431B2 (en) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ Semiconductor integrated circuit device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646705B2 (en) * 1984-02-10 1994-06-15 株式会社日立製作所 Low power CMOS integrated circuit

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498762B2 (en) 1995-12-21 2002-12-24 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US5926430A (en) * 1995-12-21 1999-07-20 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
JP2008091030A (en) * 1995-12-21 2008-04-17 Elpida Memory Inc Semiconductor integrated circuit device
US6240035B1 (en) 1995-12-21 2001-05-29 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US6275440B2 (en) 1995-12-21 2001-08-14 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US6396761B2 (en) 1995-12-21 2002-05-28 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US5724297A (en) * 1995-12-21 1998-03-03 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
US6424586B1 (en) 1995-12-21 2002-07-23 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating same
US6473354B2 (en) 1995-12-21 2002-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and method of activating the same
EP0951072A1 (en) * 1996-04-08 1999-10-20 Hitachi, Ltd. Semiconductor integrated circuit device
EP0951072B1 (en) * 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
US5805603A (en) * 1996-07-05 1998-09-08 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device realizing high speed and accurate operation
US6411149B1 (en) 1996-07-30 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operable with low power consumption at low power supply voltage
US5996070A (en) * 1996-07-30 1999-11-30 Mitsubishi Denki Kabushiki Kaisha Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions
US6487136B2 (en) 1999-08-05 2002-11-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced current consumption in data hold mode
US6426908B1 (en) 1999-08-05 2002-07-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced current consumption in data hold mode
KR100405925B1 (en) * 2000-04-13 2003-11-15 미쓰비시덴키 가부시키가이샤 Semiconductor memory device capable of reducing power supply voltage
US6914803B2 (en) 2001-10-23 2005-07-05 Hitachi, Ltd. Low-power semiconductor memory device
US9928900B2 (en) 2001-10-23 2018-03-27 Renesas Electronics Corporation Low power semiconductor memory device
US10573376B2 (en) 2001-10-23 2020-02-25 Renesas Electronics Corporation Lower-power semiconductor memory device
US10229732B2 (en) 2001-10-23 2019-03-12 Renesas Electronics Corporation Semiconductor device
US9754659B2 (en) 2001-10-23 2017-09-05 Renesas Electronics Corporation Low-power semiconductor device
US7099183B2 (en) 2001-10-23 2006-08-29 Hitachi, Ltd. Semiconductor device
US9214221B2 (en) 2001-10-23 2015-12-15 Renesas Electronics Corporation Semiconductor device with logic circuit, SRAM circuit and standby state
US8711607B2 (en) 2001-10-23 2014-04-29 Renesas Electronics Corporation Semiconductor device
US7272068B2 (en) 2001-10-23 2007-09-18 Hitachi, Ltd. Semiconductor device
US7961545B2 (en) 2001-10-23 2011-06-14 Renesas Electronics Corporation Semiconductor device
US7646662B2 (en) 2001-10-23 2010-01-12 Renesas Technology Corp. Semiconductor device
US7474584B2 (en) 2001-10-23 2009-01-06 Renesas Technology Corp. Semiconductor device
US6657911B2 (en) 2001-10-23 2003-12-02 Hitachi, Ltd. Semiconductor device with low power consumption memory circuit
US6989686B2 (en) 2002-01-23 2006-01-24 Renesas Technology Corp. Logic circuit whose power switch is quickly turned on and off
US6822476B2 (en) 2002-01-23 2004-11-23 Renesas Technology Corporation Logic circuit whose power switch is quickly turned on and off
US6756814B2 (en) 2002-01-31 2004-06-29 Renesas Technology Corp. Logic circuit and semiconductor device
US6795328B2 (en) 2002-05-29 2004-09-21 Fujitsu Limited Semiconductor memory device
JP2005102086A (en) * 2003-09-26 2005-04-14 Renesas Technology Corp Semiconductor device and level conversion circuit
US7276956B2 (en) 2004-06-23 2007-10-02 Nec Electronics Corporation Integrated circuit apparatus controlling source voltage of MOSFET based on temperature
JP2007036899A (en) * 2005-07-28 2007-02-08 Sony Corp Control signal generating circuit and signal processing circuit employing the same
JP2007095787A (en) * 2005-09-27 2007-04-12 Nec Electronics Corp Semiconductor integrated circuit
JP2018101436A (en) * 2012-01-23 2018-06-28 株式会社半導体エネルギー研究所 Electronic apparatus
US11209880B2 (en) 2012-01-23 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017028649A (en) * 2015-07-28 2017-02-02 株式会社東芝 Semiconductor integrated circuit
US10411638B2 (en) 2015-07-28 2019-09-10 Kabushiki Kaisha Toshiba Semiconductor integrated circuit

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