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JPH0786916A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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Publication number
JPH0786916A
JPH0786916A JP23123493A JP23123493A JPH0786916A JP H0786916 A JPH0786916 A JP H0786916A JP 23123493 A JP23123493 A JP 23123493A JP 23123493 A JP23123493 A JP 23123493A JP H0786916 A JPH0786916 A JP H0786916A
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JP
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Patent type
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circuit
power
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large
current
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Pending
Application number
JP23123493A
Other languages
Japanese (ja)
Inventor
Masakazu Aoki
Ryoichi Hori
Shinji Horiguchi
Kiyoo Ito
Takayuki Kawahara
Ryoichi Kurihara
Takeshi Sakata
清男 伊藤
陵一 堀
真志 堀口
良一 栗原
尊之 河原
健 阪田
正和 青木
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Filing date
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Abstract

PURPOSE:To provide the high-speed and low power consumption semiconductor integrated circuit. CONSTITUTION:Between a MOS transistor circuit (LGn) and power sources (VCC and VSS), a means (SWHn) for controlling the power supply of large and small currents is inserted. The control of this SWHn is performed along the flow of signals from an input IN, and the current is supplied to the MOS transistor circuit (LGn) while being switched large and small. At the time of standby, the small current is supplied so as to provide low power consumption and at the time of operations, the large current is supplied so as to provide high speed. Further, even at the time of the switching operation, the high speed is not lost.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は微細MOSトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。 The present invention relates relates to a semiconductor integrated circuit composed of fine MOS transistor, particularly to a circuit suitable for high speed and low power operation.

【0002】 [0002]

【従来の技術】1989 インターナショナル シンポジウム オン ブイ・エル・エス・アイ テクノロジー,システムズ アンド アプリケーションズ、プロシーディングズ オブ テクニカル ペーパーズ(1989年 BACKGROUND OF THE INVENTION 1989 International Symposium on buoy El es Eye Technology, Systems and Applications, Proceedings of Technical Papers (1989
5月)第188頁から第192頁(1989 International May) the first 192 pages from 188 pages (1989 International
Symposium on VLSI Technology, Systems and Applicat Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192 ions, Proceedings of Technical Papers, pp.188-192
(May 1989))に述べられているように、MOSトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。 (May 1989) as described in), for MOS transistors is lowered its breakdown voltage as being finely divided, forced the operating voltage low. この場合に、 In this case,
高速動作を維持するためには、動作電圧の低下に見合ってMOSトランジスタのしきい電圧(V T )も低下させる必要がある。 To maintain high speed operation, the threshold voltage of the MOS transistor commensurate with a reduction in the operating voltage (V T) also needs to be reduced. これは、動作速度は、MOSトランジスタの実効ゲート電圧、すなわち動作電圧からV Tを差し引いた値で支配され、この値が大きいほど高速だからである。 This operating speed, the effective gate voltage of the MOS transistor, that is, ruled by a value obtained by subtracting the V T from the operating voltage is because fast as this value is larger. しかし、V Tを0.4V程度以下にすると、以下に述べるように、MOSトランジスタのサブスレッショルド特性(テーリング特性)によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。 However, when the V T below about 0.4V, as described below, by the sub-threshold characteristics of the MOS transistor (tailing characteristics), a phenomenon that transistor completely no longer able longer to turn off the DC current to flow arise.

【0003】図49に示す従来のCMOSインバータについて説明する。 [0003] will be described a conventional CMOS inverter shown in FIG. 49. 理想的には、入力信号INが低レベル(=V SS )の時はNチャネルMOSトランジスタM Nがオフ、INが高レベル(=V CC )の時はPチャネルMO Ideally, N-channel MOS transistor M N is turned off when the input signal IN is at a low level (= V SS), IN P-channel MO is at high level (= V CC)
SトランジスタM Pがオフになり、いずれにしても電流が流れることはない。 S becomes transistors M P is turned off, electric current does not flow in any event. しかし、MOSトランジスタのV However, V of the MOS transistor
Tが低くなると、サブスレッショルド特性を無視することができなくなる。 When T is lower, it becomes impossible to ignore the subthreshold characteristic.

【0004】図50に示すように、サブスレッショルド領域におけるドレイン電流I DSは、ゲート・ソース間電圧V GSの指数関数に比例し、次式で表される。 [0004] As shown in FIG. 50, the drain current I DS in the subthreshold region is proportional to an exponential function of the gate-source voltage V GS, it is expressed by the following equation.

【0005】 [0005]

【数1】 [Number 1]

【0006】ただし、WはMOSトランジスタのチャネル幅、I 0 、W 0はV Tを定義する際の電流値およびチャネル幅、Sはテーリング係数(V GS -log I DS特性の傾きの逆数)である。 [0006] However, W is the channel width of the MOS transistor, I 0, W 0 is the current value and the channel width in defining the V T, S is tailing factor (inverse of the slope of V GS -log I DS characteristics) is there. したがって、V GS =0でもサブスレッショルド電流 Therefore, the sub-threshold current even V GS = 0

【0007】 [0007]

【数2】 [Number 2]

【0008】が流れる。 [0008] flows. 図49のCMOSインバータでオフ状態のトランジスタはV GS =0であるから、非動作時において高電源電圧V CCから接地電位である低電源電圧V SSに向かって上記の電流I Lが流れることになる。 Since the transistor in the off state in the CMOS inverter of FIG. 49 is a V GS = 0, that at the time of non-operation is a ground potential from the high supply voltage V CC toward the low supply voltage V SS through the above current I L Become.
このサブスレッショルド電流は、図50に示すように、 The subthreshold current, as shown in FIG. 50,
しきい電圧をV TからV T 'に低下させると、I LからI L ' The threshold voltage from V T V T 'Lowering the, I L from I L'
に指数関数的に大きくなる。 Exponentially larger in. 数2の上式から明らかなように、サブスレッショルド電流を低減するためには、V As it is evident from the number 2 in the above equation, in order to reduce the subthreshold current, V
Tを大きくするかSを小さくすればよい。 T may be a reduced either S increases. しかし、前者は実効ゲート電圧の低下による速度の低下を招く。 However, the former lowers the speed due to a decrease in the effective gate voltage. 特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。 In particular, As you lower operating voltage with miniaturization in terms of breakdown voltage, the speed reduction becomes remarkable, since missing out on any benefits of miniaturization undesirable. また後者は、室温動作を前提とする限り、次の理由により困難である。 The latter, as long as it assumes room temperature operation, it is difficult for the following reasons. テーリング係数Sは、ゲート絶縁膜の容量C OXとゲート下の空乏層の容量C Dにより、次のように表される。 Tailing factor S is the capacitance C D of the depletion layer capacitance C OX and under the gate of the gate insulating film is represented as follows.

【0009】 [0009]

【数3】 [Number 3]

【0010】ここで、kはボルツマン定数、Tは絶対温度、qは素電荷である。 [0010] Here, k is Boltzmann's constant, T is the absolute temperature, q is the elementary charge. 上式から明らかなように、C OX As is apparent from the above equation, C OX
およびC Dの如何にかからわずS≧kT ln 10/qであり、室温では60mV以下にすることは困難である。 And C D are Notwithstanding the how S ≧ kT ln 10 / q of, it is difficult to below 60mV at room temperature. 以上述べた現象のために、多数のMOSトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。 Or more for the mentioned phenomena, substantial direct current of a semiconductor integrated circuit composed of a plurality of MOS transistors are conspicuously increased. 特に高温動作時には、V Tが低くSが大きくなるため、この問題はさらに深刻になる。 Particularly during high-temperature operation, since the V T is S increases low, this problem becomes more serious. 低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、このサブスレッショルド電流の増大は本質的な問題である。 In downsizing era, such as future low power consumption is important computer, this increase in subthreshold current is an essential problem.

【0011】 [0011]

【発明が解決しようとする課題】本発明の目的は、MO An object of the present invention is to provide a, MO
Sトランジスタを微細化しても高速・低電力の半導体集積回路を提供することにある。 Be miniaturized S transistor is to provide a semiconductor integrated circuit of the high-speed and low power.

【0012】 [0012]

【課題を解決するための手段】上記目的を達成するため、本発明では、MOSトランジスタのソースと電源の間に大電流と小電流との電流供給を制御する制御回路手段を挿入し、用途に応じてこれらの電流を切り換えてM To achieve the above object, according to an aspect of, the present invention inserts the control circuit means for controlling the current supply of the large current and a small current between the source and the power source of the MOS transistor, the application M by switching the currents in accordance
OSトランジスタ回路に供給する。 Supplied to the OS transistor circuit. たとえば、高速動作が要求される時は大電流を供給し、低消費電力が要求される時は小電流を供給する。 For example, when a high-speed operation is required supplies a large current, when the low power consumption is required for supplying the small current.

【0013】 [0013]

【作用】通常動作時には高速動作が要求されるので、上記電流供給手段から大電流をMOSトランジスタ回路に供給し、高速動作を可能にする。 [Action] Since the normal operation high-speed operation is required to supply a large current to the MOS transistor circuit from the current supply means, to allow high speed operation. この時、MOSトランジスタ回路には前述のとおり直流電流が流れるが、動作電流すなわち負荷の充放電電流に比べて普通十分小さいので差し支えない。 At this time, since the MOS transistor circuit flows foregoing as direct current, but the operating current ie usually sufficiently smaller than the load of the charge and discharge current no problem. 一方、待機時には低消費電力が要求されるので、供給される電流を小電流に切り換え、サブスレッショルド電流を抑える。 On the other hand, since the low power consumption is required during standby, switching the current supplied to the small current to suppress the subthreshold current. この時、電流が制限されることにより、MOSトランジスタ回路の論理振幅は一般に大電流供給時よりも小さくなるが、論理レベルを保証できる程度であれば差し支えない。 At this time, by the current is limited, the logical amplitude of the MOS transistor circuit is generally smaller than when a large current is supplied to, no problem as long as capable of guaranteeing a logic level.

【0014】 [0014]

【実施例】以下、まず、参考例として図1〜図35及び図40〜図43を参照して本発明を適用する半導体集積回路を説明し、図36〜図39及び図44〜図48を参照して具体的な実施例を説明する。 EXAMPLES Hereinafter, first, to Figures 1 to 35 and with reference to FIGS. 40 43 describes a semiconductor integrated circuit to which the present invention is applied, FIGS. 36 39 and FIGS. 44 to 48 as a reference example It will be described with reference to specific examples.

【0015】まず、図1は本発明を適用する半導体集積回路の原理を説明するのに好適な参考例である。 [0015] First, FIG. 1 is a preferred reference example to explain the principles of the semiconductor integrated circuit of the present invention. 図1 Figure 1
(a)は参考例によるインバータの回路図である。 (A) is a circuit diagram of an inverter according to the reference example. 図中、LはCMOSインバータであり、PチャネルMOS In the figure, L is a CMOS inverter, P-channel MOS
トランジスタM PとNチャネルMOSトランジスタM Nからなる。 Consisting of transistor M P and N-channel MOS transistor M N. 本発明を適用する半導体集積回路は、後述のように、インバータだけでなくNAND、NORなどの論理ゲートあるいは論理ゲート群にも適用できるが、ここでは簡単のためインバータの場合について説明する。 The semiconductor integrated circuit of the present invention, as described below, NAND not inverter only can be applied to a logic gate or a logic gate group, such as NOR, will be described here for the case of inverter for simplicity. S
CおよびS Sはスイッチ、R CおよびR Sは抵抗であり、本参考例の特徴は、インバータLの電源端子V CL 、V SLと電源V CC 、V SSの間にそれぞれスイッチS C 、S Sと抵抗R C 、R Sが並列に挿入されていることであり、これにより以下に説明するようにサブスレッショルド電流低減が実現される。 C and S S switches, R C and R S is the resistance, a feature of the present reference example, the power supply terminal V CL of the inverter L, V SL and the power supply V CC, the switches S C between the V SS, S S and the resistance R C, is that R S is inserted in parallel, this is the sub-threshold current reduction as described below is realized by. 高速動作が要求される時間帯には、スイッチS C 、S Sをオンにし、V CC 、V SSを直接インバータL The time period for which high-speed operation is required, the switch S C, turn on S S, V CC, a V SS directly inverter L
に印加する(以下、高速動作モードという)。 Applied to the (hereinafter referred to as the high-speed operation mode). P 、M N M P, M N
のしきい電圧(V T )を低く設定しておけば、高速動作させることができる。 By setting the threshold voltage (V T) lower, it can be operated at high speed. この時、前述のようにインバータLにはサブスレッショルド電流が流れるが、これは普通、動作電流すなわち負荷の充放電電流に比べて十分小さいので問題にならない。 At this time, the flows subthreshold current to the inverter L as mentioned above, this is usually not a problem because the operation current or sufficiently smaller than the load of the charge and discharge current.

【0016】一方、低消費電力が要求される時間帯には、スイッチS C 、S Sをオフにして、抵抗R C 、R Sを通してインバータに電源を供給する(以下、低消費電力モードという)。 [0016] On the other hand, in a time zone where low power consumption is required, switch S C, turn off the S S, the resistor R C, supplies power through R S to the inverter (hereinafter, referred to as the low power consumption mode) . サブスレッショルド電流が抵抗を通して流れることによる電圧降下により、V CLはV CCよりも低下し、V SLはV SSよりも上昇する。 The voltage drop due to the subthreshold current flows through the resistor, V CL is lower than V CC, V SL rises than V SS. 図2に示すように、 As shown in FIG. 2,
この電圧降下により、次の2種の機構によってサブスレッショルド電流が減少する。 This voltage drop, the sub-threshold current is reduced by the following two mechanisms. 尚、入力信号INが低レベル(V SS )の場合のM Nについて説明するが、INが高レベル(V CC )の場合のM Pも同様である。 Although the input signal IN is explained M N in the case of a low level (V SS), IN is also M P in the case of high level (V CC). (i)ソース電位V SLが上昇するため、バックゲートバイアスV BS =V SS −V SL =−V Mがかかり、しきい電圧がV T0からV T1まで上昇する。 (i) Since the source potential V SL rises, takes back gate bias V BS = V SS -V SL = -V M, the threshold voltage increases from V T0 to V T1. しきい電圧の上昇分は、 Increase in the threshold voltage,

【0017】 [0017]

【数4】 [Number 4]

【0018】である。 [0018] a. これにより、サブスレッショルド電流はI L0からI L1まで減少する。 Thus, the sub-threshold current is reduced from I L0 to I L1. 減少率は、 Rate of decrease,

【0019】 [0019]

【数5】 [Number 5]

【0020】である。 [0020] a. ここでKは基板効果係数である。 Where K is a substrate effect factor.
例えば、V M =0.3V、K=0.4√V、S=100mV/deca For example, V M = 0.3V, K = 0.4√V, S = 100mV / deca
de、2ψ=0.64Vならば、サブスレッショルド電流は21 de, if 2ψ = 0.64V, the sub-threshold current is 21
%に低減される。 % Is reduced to.

【0021】(ii)ソース電位V SLが上昇するため、ゲート・ソース間電圧V GS =V SS −V SL =−V Mが負になる。 [0021] (ii) Since the source potential V SL rises, the gate-source voltage V GS = V SS -V SL = -V M is negative. これにより、サブスレッショルド電流はさらにI L1 Thus, the sub-threshold current is further I L1
からI L2まで減少する。 It decreases from until I L2. 減少率は、 Rate of decrease,

【0022】 [0022]

【数6】 [6]

【0023】である。 [0023] a. 例えば、V M =0.3V、S=100m For example, V M = 0.3V, S = 100m
V/decadeならば、サブスレッショルド電流は0.1% If V / decade, the sub-threshold current is 0.1%
に低減される。 It is reduced to. (i)(ii)の効果を併せると、 Taken together, the effect of (i) (ii),

【0024】 [0024]

【数7】 [Equation 7]

【0025】となる。 The [0025]. 例えば、V M =0.3Vならば0.02% For example, V M = 0.3V if 0.02%
になる。 become. ここで、V Mは方程式 Here, V M equations

【0026】 [0026]

【数8】 [Equation 8]

【0027】の解である。 [0027] is a solution of. 尚、インバータLのMOSトランジスタM P 、M Nのバックゲートはそれぞれのソース(V CL 、V SL )に接続してもよいが、(i)の効果を得るためには図1(a)のようにV CC 、V SSに接続する方が望ましい。 Incidentally, MOS transistors M P of the inverter L, M N respective source back gate of (V CL, V SL) may be connected to, in FIG. 1 (a) in order to obtain the effect of (i) If it connects V CC, to V SS as is desirable.

【0028】図3にサブスレッショルド電流低減効果を示す。 [0028] A sub-threshold current reduction effect in FIG. ここでは、将来の超低電圧動作の超高集積LSI Here, ultra-high integration LSI future ultra-low voltage operation
を想定し、バックゲートバイアスが0のときのしきい電圧V T0 =0.05〜0.15V、LSI全体のオフ状態のトランジスタのチャネル幅の総和W=100mである場合について計算している。 Assuming, it is calculated for the case back gate bias is the sum W = 100 m of the threshold voltage V T0 = 0.05~0.15V, LSI channel width of the transistor in the whole OFF state when 0. 抵抗を大きくするほどV Mが大きくなり、効果が大きくなる。 V M The larger the resistance is increased, the effect is large. ただし、図1(b)に示すように、出力信号OUTの論理振幅は入力信号INの論理振幅よりも小さくなるので、多段接続の際は信号の電圧レベルに注意しなければならないが、これについては後述する。 However, as shown in FIG. 1 (b), since the logic amplitude of the output signal OUT becomes smaller than the logical amplitude of the input signal IN, when the multi-stage connection is should be noted voltage level of the signal, for which It will be described later.

【0029】また、本発明を適用する半導体集積回路にはしきい電圧のバラツキを自動的に補償する作用がある。 Further, in the semiconductor integrated circuit of the present invention has the effect of automatically compensating for variations in the threshold voltage. すなわち、しきい電圧が低くサブスレッショルド電流が大きいときは、抵抗による電圧降下V Mが大きくなり、しきい電圧が高くサブスレッショルド電流が小さいときは、V Mが小さくなる。 That is, when the threshold voltage subthreshold current is large low voltage drop V M due to resistance is increased, when the threshold voltage is high and the subthreshold current is small, V M becomes smaller. いずれの場合も、電流の変動が抑制される。 In either case, variation in the current is suppressed. 図3から明らかなように、サブスレッショルド電流の変動は抵抗値が大きいほど小さい。 As apparent from FIG. 3, the variation of the sub-threshold current is smaller the larger the resistance value. 例えば、抵抗値を3kΩ以上にすれば、しきい電圧が±0. For example, if the resistance value more than 3 k [Omega, threshold voltage ± 0.
05Vばらついても、サブスレッショルド電流I Lの変動は±20%以内に抑えられる。 Also varies 05V, variations of the sub-threshold current I L is suppressed to within 20% ±.

【0030】次に、参考例1で説明したスイッチと抵抗の具体的な実現方法を示す。 [0030] Next, a specific method of realizing the resistance and the switch described in Reference Example 1. 図4は、スイッチと抵抗とをともにMOSトランジスタで実現した例である。 Figure 4 is an example of realizing with both MOS transistors switches a resistor and a. スイッチ用のMOSトランジスタM C1とM S1は、コンダクタンスの大きいMOSトランジスタであり、それぞれ図1 MOS transistor M C1 and M S1 for switch is a large MOS transistor conductance, respectively, of FIG
のスイッチS C 、S Sに相当する。 S C, corresponding to S S of the switch. 高速動作モードの時は、信号φ Cを低レベル、φ Sを高レベルにすることによって、M C1 、M S1はオンになる。 When the high-speed operation mode, the low level signal phi C, by the phi S to a high level, M C1, M S1 is turned on. φ C 、φ Sの電圧レベルは、それぞれV SS 、V CCでもよいが、M C1 、M S1のコンダクタンスをより大きくするために、φ CをV SSよりも低く、φ SをV CCよりも高くしてもよい。 phi C, the voltage level of phi S, respectively V SS, but may be V CC, in order to further increase the conductance of M C1, M S1, the phi C lower than V SS, than the phi S V CC it may be higher. そのための電圧は、チップの外部から与えるか、EEPROMやDR Its voltage for either supplied from the outside of the chip, EEPROM and DR
AMで周知のオンチップ昇圧回路で発生させればよい。 It may be generated in a known on-chip booster circuit AM.
低消費電力モードのときは逆に、φ Cを高レベル、φ Sを低レベルにすることによって、M C1 、M S1はオフになる。 Conversely when the low power consumption mode, a high level of phi C, by the phi S to a low level, M C1, M S1 is turned off. この時は、電流を確実に抑止できるようにしなければならない。 In this case, it must be able to suppress the current reliably. そのためには、次の2通りの方法がある。 For this purpose, there are two ways.
第1の方法は、外部電圧またはオンチップ昇圧回路によって、φ CをV CCよりも高く、φ SをV SSよりも低くすることである。 The first method is by an external voltage or the on-chip booster circuit, the phi C higher than V CC, is to the phi S lower than V SS. 第2の方法は、M C1 、M S1として、インバータLに用いられているものよりもしきい電圧が高い(よりエンハンスメントの)トランジスタを用いることである。 The second method, as M C1, M S1, the threshold voltage than that used in the inverter L is the use of high (more enhancement) transistor. 第1の方法は、しきい電圧の異なるトランジスタを作るための工程が不要であるという利点がある。 The first method has the advantage that the process for making the transistors of different threshold voltages is not required. 一方、第2の方法は、外部電圧を受ける端子あるいはオンチップ昇圧回路が不要であるから、面積の点で有利である。 On the other hand, the second method, since the terminal or on-chip booster circuit receiving an external voltage is not required, it is advantageous in terms of area. MOSトランジスタM C2とM S2はコンダクタンスの小さいMOSトランジスタであり、それぞれ図1の抵抗R C 、R Sに相当する。 MOS transistor M C2 and M S2 is small MOS transistors conductance, respectively, of FIG 1 resistors R C, corresponding to R S. これらのトランジスタは、ゲートがそれぞれV SS 、V CCに接続されており、常にオンである。 These transistors has a gate connected to V SS, V CC respectively, is always on. これらのトランジスタはオフにする必要がないので、そのしきい電圧は低くても差し支えない。 These transistors are not required to be turned off, no problem even if the threshold voltage is low.

【0031】次に、本発明を適用する半導体集積回路が適用される時間帯について述べる。 Next, we described time period in which the semiconductor integrated circuit of the present invention is applied. 図5に信号φ C 、φ S 5 signal φ C, φ S
のタイミングの例を示す。 It shows an example of the timing of. 図5(a)および(b)は、 FIGS. 5 (a) and (b),
本発明を適用する半導体集積回路をメモリLSIに適用した場合である。 The semiconductor integrated circuit of the present invention is applied to a memory LSI. メモリLSIは、チップエネーブル信号CE ̄(補信号)が低レベルのとき動作状態、高レベルのとき待機状態になる。 Memory LSI, the chip enable signal CE (complementary signals) is low operating state when, in a standby state when a high level. 図5(a)の場合は、信号φ In the case of FIG. 5 (a), the signal φ
Cは、CE ̄の立下りに同期して低レベルになり、CE C is made in synchronization with the fall of the CE¯ to a low level, CE
 ̄の立上りからやや遅れて高レベルになる。 Slightly delayed from the rise of ¯ becomes a high level. 信号φ Sはその逆である。 Signal phi S is its inverse. 従って、図中のaの時間帯は高速動作モード、bの時間帯は低消費電力モードになる。 Therefore, the time zone a in the figure high-speed operation mode, the time zone b is a low power consumption mode. 一般に多数のメモリLSIを用いたメモリ装置では、動作状態にあるLSIは少数であり、大多数のLSIは待機状態にある。 Generally in the memory device using a large number of memory LSI, LSI in the operating state is small, the majority of LSI in the standby state. 従って、待機状態にあるLSIを低消費電力にすれば、メモリ装置全体の低消費電力化に大きく寄与する。 Thus, if the LSI in the standby state to the low power consumption, greatly contributes to low power consumption of the entire memory device. なお、CE ̄の立上りから低消費電力モードに入るまでに遅延を設ける理由は、この間にLSIの内部回路のリセットが行われるからである。 The reason for providing the delay from the rise of CE¯ before entering a low power consumption mode, because the reset of the internal circuit of the LSI is performed during this time. 図5(b)はさらに低消費電力化を図った例である。 5 (b) is a further example of aiming low power consumption. ここでは、CE ̄が変化した直後のみを高速動作モードにしている。 Here, it is only immediately after CE¯ is changed to a high speed operation mode. すなわち、CE ̄が低レベルになった直後はデータの読出し/ That, CE is immediately after in a low level of the data read /
書込みが行なわれ、CE ̄が高レベルになった直後は内部回路のリセットが行なわれるので、これらの時間帯は高速動作モードとし、その他の時間帯は低消費電力モードにしている。 Writing is performed, since CE¯ is immediately after goes high resetting the internal circuit is performed, these times are set to high-speed operation mode, other times are in a low power consumption mode. なお、ここには記載されていないが、アドレス信号が変化したときに高速動作モードに入るようにしてもよい。 Although not described herein, may be entering the high-speed operation mode when the address signal is changed. 図5(c)は本発明を適用する半導体集積回路をマイクロプロセッサに適用した例である。 FIG. 5 (c) is an example of applying the semiconductor integrated circuit to apply the present invention to a microprocessor. 通常動作状態では、クロックCLKが印加されている。 Under normal operating conditions, the clock CLK is applied. このとき、信号φ Cは低レベル、φ Sは高レベルであり、高速動作モードである。 At this time, the signal phi C is low, phi S is high, a high-speed operation mode. マイクロプロセッサが待機状態またはデータ保持状態になると、クロックCLKが停止し、 When the microprocessor is in a standby state or a data holding state, the clock CLK is stopped,
信号BUが高レベルになる。 Signal BU becomes a high level. これに同期して、φ Cは高レベル、φ Sは低レベルになり、低消費電力モードになる。 In synchronization with this, phi C is high level, phi S goes low, the low power consumption mode. これにより、マイクロプロセッサの消費電力が低減され、電池などの小容量の電源で長時間バックアップすることが可能になる。 Thus, power consumption of the microprocessor is reduced, it is possible to back up a long time supply of small capacity such as a battery.

【0032】図6は、図4の回路を実現するためのデバイス構造の一例である。 [0032] FIG. 6 is an example of a device structure for implementing the circuit of FIG. この図のポリシリコン130、 Polysilicon 130 in this figure,
131、132、133がそれぞれ図4のM C2 、M P 131, 132 and 133, respectively, in FIG 4 M C2, M P,
N 、M S2のゲートに相当する(M C1 、M S1はここには記載されていない)。 M N, corresponds to the gate of M S2 (M C1, M S1 is not described here). 注意すべきことは、M C2とM Pとが同一のnウェル101(n+拡散層120を介してV It is noted that, and the M C2 and M P via the same n-well 101 (n + diffusion layer 120 V
CCに接続されている)を共有していることである。 It is that they share connections are) to CC. N M N
とM S2も同様にp基板(V SSに接続されている)100 And M S2 (connected to V SS) likewise p substrate is also 100
を共有している。 They share. これからわかるように、MOSトランジスタのバックゲートをV CC 、V SSに接続する方が、ソースに接続する場合に比べて、前述の(i)の効果が得られるだけでなく、レイアウト面積の点でも有利である。 As can be seen, who connects the back gate of the MOS transistor V CC, the V SS is, as compared with the case connected to the source, not only the effect of the above-mentioned (i) is obtained, in terms of layout area it is advantageous.
ここに示した例では、p基板中にnウェルを形成しているが、逆にn基板中にpウェルを形成してもよい。 In the example shown here, although an n-well in a p substrate, may be formed p-well to n in the substrate in the opposite. あるいは、アイ・エス・エス・シー・シー、ダイジェスト・ Alternatively, eye-es-es Sea Sea, digest
オブ・テクニカル・ペーパーズ、第248頁から第24 Of Technical Papers, from the 248 pp. 24
9頁、1989年2月(ISSCC Digest of Technical Pa Page 9, February 1989 (ISSCC Digest of Technical Pa
pers, pp.248-249, Feb.1989)に記載されているような三重ウェル構造を用いてもよい。 pers, pp.248-249, may be used a triple-well structure as described in Feb.1989).

【0033】図7にスイッチと抵抗の他の実現方法を示す。 [0033] Figure 7 shows another method of realizing the switch and the resistor. 本参考例の特徴は、カレントミラー回路を用いていることである。 Features of the present embodiment is that using a current mirror circuit. すなわち、しきい電圧が同じMOSトランジスタM C2とM C3は、ゲートとソースを共有するいわゆるカレントミラー回路を成しており、M C2には電流源I 0に比例する電流が流れ、そのインピーダンスは大きい。 I.e., the same MOS transistor threshold voltage M C2 and M C3 is formed in a so-called current mirror circuit sharing the gate and source, the current proportional to the current source I 0 flows in the M C2, the impedance large. S2とM S3についても同様である。 The same applies to M S2 and M S3. したがって、M Therefore, M
C2 、M S2は高抵抗とみなすことができる。 C2, M S2 can be regarded as a high resistance. 尚、電流源I In addition, the current source I
0とM C3 、M S3から成る回路CSを複数の論理ゲートで共有してもよい。 0 and M C3, may share the circuit CS with a plurality of logic gates consisting of M S3. カレントミラー回路はここに示した回路だけでなく、他の回路でもよい。 The current mirror circuit as well circuit shown herein, but may be other circuits. 例えば、MOSトランジスタの代わりにバイポーラトランジスタを用いてもよい。 For example, a bipolar transistor may be used instead of the MOS transistor.

【0034】このように、スイッチと抵抗の実現方法は、いろいろな変形がありうる。 [0034] Thus, method for realizing a switch and resistor may have various modifications. 要は、高速動作が要求される時間帯には大電流を、低消費電力が要求される時間帯には小電流を流す手段であればよい。 In short, a large current is in a time zone where high-speed operation is required, the time zone requiring low power consumption may be a means for flowing a small current. 以下の図面では、簡単のため、図1のようにスイッチと抵抗で表すことにする。 In the following drawings, for simplicity, it will be represented by a switch and a resistor as shown in FIG.

【0035】インバータのMOSトランジスタのバックゲートは、V CC 、V SSに限らず別の電源に接続してもよく、その電圧を可変にしてもよい。 The back gate of the inverter of the MOS transistor, V CC, may be connected to a different power source is not limited to V SS, it may be the voltage to the variable. 図8にその例を示す。 Figure 8 shows an example. ここでは、M P 、M Nのバックゲートをそれぞれ電源V WW 、V BBに接続し、それらのバックゲート電圧値を動作時と待機時とで変えている。 Here, M P, connects the back gate of M N supply V WW respectively, to V BB, are changing their back gate voltage value in the standby and during operation. BBについて言えば、高速動作が要求される時間帯にはV BBを浅くして(あるいは極端な場合わずかに正にして)M NのV Tを低くして高速動作を可能にする。 As for V BB, the time zone in which high-speed operation is required by shallow V BB (or in extreme cases slightly positively) that enable high-speed operation by reducing the V T of M N. 低消費電力が要求される時間帯にはV BBを深くしてM NのV Tを高くして、サブスレッショルド電流を抑える。 The time zone requiring low power consumption by increasing the V T of M N to deepen the V BB, suppress the subthreshold current. これにより、前記(i)の効果がさらに大きくなる。 Thus, the effect of (i) is further increased. 以上V BBについて述べたが、V WWも電圧の極性が逆になるだけで同様である。 Been described above V BB is, V WW versa only the polarity of the voltage is reversed. なお、この種のバックゲート電圧発生回路は、例えばアイ・エス・エス・ The back gate voltage generation circuit of this kind, for example, eye S. S.
シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第254頁から第255頁、1985年2月(IS Sea Sea, Digest of Technical Papers, the first 255 pages from the first 254 pages, February 1985 (IS
SCCDigest of Technical Papers, pp.254-255, Feb.198 SCCDigest of Technical Papers, pp.254-255, Feb.198
5)に記載されている。 Described in 5).

【0036】図9は、図8の回路を実現するためのデバイス構造の一例である。 FIG. 9 is an example of a device structure for implementing the circuit of FIG. ここでは、前述の三重ウェル構造を用いており、nウェル105(PチャネルMOSトランジスタのバックゲート)はn+拡散層120を介してV WWに、pウェル103(NチャネルMOSトランジスタのバックゲート)はp+拡散層127を介してV BB Here is used a triple-well structure described above, n-well 105 (the back gate of the P-channel MOS transistor) in the V WW via the n + diffusion layer 120, (the back gate of the N-channel MOS transistor) p-well 103 V BB through the p + diffusion layer 127
に接続されている。 It is connected to the. この三重ウェル構造は、Pチャネル、Nチャネル共に回路ごとに独立したウェルに入れることができるので、回路ごとにバックゲート電圧を設定できるという利点がある。 The triple well structure, it is possible to put the P-channel, wells independently for each circuit in N-channel both can be advantageously set the back gate voltage to each circuit. 例えば、1つのLSI内に動作状態にある回路と待機状態にある回路が混在する場合、前者のバックゲート電圧を浅く、後者のバックゲート電圧を深くすることができる。 For example, if the circuitry on the circuit in a standby state in the operating state within one LSI are mixed, shallow former back gate voltage, it is possible to deepen the latter back gate voltage.

【0037】次に、インバータを多段接続したインバータ列の場合について述べる。 Next, we describe the case of the inverter of the inverter columns connected in multiple stages. 簡単のため、まず2段の場合で原理を説明する。 For simplicity, first described the principle in the case of two stages. 図10(a)は、CMOSインバータL 1 、L 2を接続した場合の回路図である。 Figure 10 (a) is a circuit diagram of a case of connecting the CMOS inverters L 1, L 2. 各段のインバータごとに、スイッチS Ci 、S Siと抵抗R Ci 、R Si For each inverter in each stage, switch S Ci, S Si and the resistance R Ci, R Si
(i=1,2)が挿入されている。 (I = 1, 2) are inserted. 高速動作モードでは、4個のスイッチをすべてオンにし、V CC 、V SSを直接インバータL 1 、L 2に印加する。 In high-speed operation mode, turn on all four switches, V CC, to apply the V SS directly to the inverter L 1, L 2. インバータのMOS Inverter MOS
トランジスタのしきい電圧(V T )を低く設定しておけば、高速動作させることができる。 By setting the threshold voltage of the transistor (V T) lower, it can be operated at high speed. 一方、低消費電力モードでは、4個のスイッチをすべてオフにして、抵抗を通してインバータに電源を供給する。 On the other hand, in the low power consumption mode, and turn off all four switches, for supplying power to the inverter through a resistor. サブスレッショルド電流が抵抗を通して流れることによる電圧降下により、V CL1 、V CL2はV CCよりも低下し、V SL1 、V SL2はV SSよりも上昇する。 The voltage drop due to the subthreshold current flows through the resistor, V CL1, V CL2 is lower than V CC, V SL1, V SL2 rises than V SS. 第1段のインバータL 1については、図1の場合と同様に、前記(i)(ii)の機構によってサブスレッショルド電流が減少する。 The inverter L 1 of the first stage, as in the case of FIG. 1, the subthreshold current decreases by a mechanism of the (i) (ii). しかし、図10 However, as shown in FIG. 10
(b)に示すように、L 1の出力N 1の論理振幅は入力信号INの論理振幅よりも小さい。 (B), the logical amplitude of the output N 1 of L 1 is smaller than the logical amplitude of the input signal IN. すなわち、INが低レベル(=V SS )の時はN 1の電圧レベルはV CL1になり、 That, IN is the voltage level of the N 1 is at a low level (= V SS) becomes V CL1,
INが高レベル(=V CC )の時はN 1の電圧レベルはV IN the voltage level of the N 1 is at high level (= V CC) is V
SL1になる。 It becomes SL1. これが第2段のインバータL 2の入力となるから、L 2のサブスレッショルド電流低減のためには、 This because is the input of the inverter L 2 of the second stage, for reducing the subthreshold current of L 2 is
CC >V CL1 >V CL2 、V SS <V SL1 <V SL2となるように抵抗値を設定するのが望ましい。 V CC> V CL1> V CL2 , V SS < is desirable to set the resistance value such that V SL1 <V SL2. これにより、L 2についても前記(i)(ii)の機構によってサブスレッショルド電流が減少する。 Accordingly, subthreshold current decreases by a mechanism of the (i) (ii) also L 2. CL1 =V CL2 、V SL1 =V SL2の時は、 When the V CL1 = V CL2, V SL1 = V SL2,
(i)による効果は得られるが(ii)による効果は得られない。 Effect (i) is obtained the effect is not obtained by (ii).

【0038】図11(a)に示す多段接続の場合も上と同様で、V CC >V CL1 >V CL2 >……>V CLk 、V SS <V [0038] In the case of multi-stage connection shown in FIG. 11 (a) the same as above, V CC> V CL1> V CL2> ......> V CLk, V SS <V
SL1 <V SL2 <……<V SLkとなるようにするのがよい。 SL1 <V SL2 <...... <better to so as to be V SLk.
ただし、図11(b)に示すように、1段ごとに論理振幅が小さくなるので、適宜レベル変換回路を挿入して振幅を回復させる。 However, as shown in FIG. 11 (b), since the logic amplitude per one stage is reduced to recover the amplitude by inserting an appropriate level conversion circuit. この例では、k段のインバータの後にレベル変換回路LCを付加して、出力信号OUTの論理振幅が入力信号INと同じになるようにしている。 In this example, by adding a level conversion circuit LC after k stages of inverters, the logic amplitude of the output signal OUT is set to be the same as the input signal IN. この種のレベル変換回路は、例えばシンポジウム・オン・ブイ・エル・エス・アイ・サーキッツ、ダイジェスト・オブ・テクニカル・ペーパーズ、第82頁から第83頁、 Level conversion circuit of this type, for example, Symposium on buoy el es Eye Circuits, Digest of Technical Papers, 83 pp. 82 pp.,
1992年6月(Symposium on VLSI Circuits, Digest June 1992 (Symposium on VLSI Circuits, Digest
of Technical Papers, pp.82-83, June 1992)に記載されている。 of Technical Papers, pp.82-83, are described in the June 1992). レベル変換回路LCは高速動作時には不要である。 Level conversion circuit LC is not required at the time of high speed operation. なぜなら、スイッチがすべてオンになっているので、V CL1 =V CL2 =……=V CLk =V CC 、V SL1 =V This is because, since has been to switch are all on, V CL1 = V CL2 = ...... = V CLk = V CC, V SL1 = V
SL2 =……=V SLk =V SSであり、論理振幅の減少がないからである。 SL2 = ...... is a = V SLk = V SS, because there is no reduction in the logic amplitude. したがって、高速動作時には、スイッチS Therefore, at the time of high-speed operation, switch S
LCをオンにしてレベル変換回路をバイパスさせることによって、遅延を避けることができる。 By bypassing the level conversion circuit to turn on the LC, it is possible to avoid delays.

【0039】図12(a)に多段接続インバータ列の他の例を示す。 [0039] FIG. 12 (a) shows another example of a multi-stage connection inverter train. この例では、スイッチS C 、S Sと抵抗R C 、R SがすべてのインバータL 1 〜L kにより共有されており、電圧V CL 、V SLはL 1 〜L kに共通である。 In this example, the switch S C, S S and the resistance R C, R S are shared by all inverters L 1 ~L k, the voltage V CL, V SL is common to L 1 ~L k. それゆえに、図10の説明で述べたように、前記(i)の機構によるサブスレッショルド電流低減効果は得られるが(i Therefore, as mentioned in the description of FIG. 10, but mechanisms subthreshold current reduction effect can be obtained by the (i) (i
i)による効果は得られない。 i) due to the effect can not be obtained. したがって、サブスレッショルド電流低減効果は前参考例よりも小さくなる。 Therefore, the sub-threshold current reduction effect becomes smaller than the previous reference example. しかし、その反面スイッチと抵抗のレイアウト面積が節約できるという利点がある。 However, there is an advantage that can be saved layout area of ​​the resistor and the other hand switch. また、図12(b)に示すように、すべての信号(入出力信号を含めて)の電圧レベルが同一であり、前参考例のような論理振幅の減少がないという特長がある。 Further, as shown in FIG. 12 (b), a voltage level of all signals (including input and output signals) identical, there is a feature that no reduction in the logic amplitude as in the previous reference example. そのため、レベル変換回路は不要であり、また、NAND、NORなどの論理が組みやすいという利点がある。 Therefore, the level conversion circuit is not necessary, also, NAND, has the advantage that logic set easily such as NOR.

【0040】次に、本発明を適用する半導体集積回路を一般の組合せ論理回路に適用する場合について述べる。 Next, it described the case of applying the semiconductor integrated circuit to apply the present invention to a general combinational logic circuit.

【0041】例えば、図13に示す組合せ論理回路を考える。 [0041] For example, consider a combination logic circuit shown in FIG. 13. これに本発明を適用する半導体集積回路を適用するには、まず論理ゲートを図13のようにグループ分けする。 To apply a semiconductor integrated circuit to which the present invention is applied thereto, the first logic gate grouping as shown in FIG. 13. この例では、15個の論理ゲートL 1 〜L 15が3 In this example, 15 pieces of logic gates L 1 ~L 15 3
つのグループG 1 、G 2 、G 3に分けられている。 One group G 1, are divided into G 2, G 3. グループ分けに当たっては、第i番目のグループに含まれる論理ゲートの出力信号は、第(i+1)番目以降のグループの論理ゲートにのみ入力されるようにする。 In the grouping, the output signal of the logic gates included in the i-th group is to be only input to the logic gates of the (i + 1) th and subsequent groups.

【0042】次に、図14に示すように、各グループごとに電源との間にスイッチと抵抗を挿入する。 Next, as shown in FIG. 14, to insert a switch and a resistor between a power supply for each group. 論理ゲートの出力信号の論理振幅は、図11の場合と同様に、1 Logic amplitude of the output signal of the logic gate, as in the case of FIG. 11, 1
段ごとに小さくなるから、図14に示すようにレベル変換回路群GC 1 、GC 2を挿入して振幅を回復させる。 Since smaller every stage, by inserting a level conversion circuit group GC 1, GC 2 as shown in FIG. 14 restores the amplitude.
尚、図示されていないが、高速動作時には図11の場合と同様にレベル変換回路群GC 1 、GC 2をパイパスさせてもよい。 Although not shown, at the time of high speed operation similarly to the case level conversion circuit group GC 1, GC 2 in FIG. 11 may be bypassed. 本参考例の特徴の1つは、同じグループに含まれる論理ゲートは、スイッチと抵抗を共有していることである。 One feature of the present embodiment, the logic gates included in the same group is that they share the switch and a resistor. 図13の例で言えば、グループG 1に含まれる3個のインバータは、スイッチS C1 、S S1と抵抗R C1 、R S1を共有している。 In the example of FIG. 13, three inverters included in the group G 1 is shared with the switch S C1, S S1 a resistor R C1, R S1. 本参考例のもう1つの特徴は、レベル変換回路の前後のグループでスイッチと抵抗を共有していることである。 Another feature of the present embodiment is that they share the switch and the resistance before and after the group of the level conversion circuit. すなわち、グループG 1とG k+1はスイッチS C1 、S S1および抵抗R C1 、R S1を、 That is, the group G 1 and G k + 1 is the switch S C1, S S1 and resistor R C1, R S1,
グループG 2とG k+2はスイッチS C2 、S S2および抵抗R Group G 2 and G k + 2 the switch S C2, S S2 and a resistor R
C2 、R S2を、……、グループG kとG 2kはスイッチS Ck 、S Skおよび抵抗R Ck 、R Skをそれぞれ共有している。 The C2, R S2, ......, a group G k and G 2k are sharing switches S Ck, S Sk and resistor R Ck, R Sk, respectively. このように、複数の論理ゲートでスイッチと抵抗を共有することにより、LSI全体として見ればスイッチと抵抗との数を低減でき、レイアウト面積を節約できる。 Thus, by sharing the switch and the resistance of a plurality of logic gates, it is possible to reduce the number of switches and the resistor when viewed as a whole LSI, can save the layout area.

【0043】図15に本発明を適用する半導体集積回路の他の参考例を示す。 [0043] shows another reference example of a semiconductor integrated circuit to apply the present invention in FIG. 15. 図15の参考例がこれまでの参考例と相違するのは、電圧リミッタ(降圧回路、昇圧回路)VC 1 、VC 2 、……、VC k 、VS 1 、VS 2 、… The reference example of FIG. 15 is different from the reference example so far, the voltage limiter (step-down circuit, a boosting circuit) VC 1, VC 2, ...... , VC k, VS 1, VS 2, ...
…、VS kを用いていることである。 ... is that it is using the VS k. 低消費電力が要求される時には、スイッチT C1 〜T Ck 、T S1 〜T Skを図示の側に切換え、電圧リミッタによって論理ゲート群に電源を供給する。 When low power consumption is required, the changeover switch T C1 through T Ck, the T S1 through T Sk on the side shown, supplies power to the logic gate group by a voltage limiter. 電圧リミッタVC 1 、VC 2 、……、VC Voltage limiter VC 1, VC 2, ......, VC
kは、電源電圧V CC側の降圧回路として動作し、V CCよりも低くほぼ安定化された内部電圧V CL1 、V CL2 、… k is the power supply voltage V CC side operates as a step-down circuit, the internal voltage V CL1 that is substantially stabilized lower than V CC, V CL2, ...
…、V CLkをそれぞれ発生する。 ..., to generate a V CLk respectively. 一方、VS 1 、VS 2 On the other hand, VS 1, VS 2,
……、VS kは、接地V SS側の昇圧回路として動作し、 ......, VS k operates as a step-up circuit of the ground V SS side,
SSよりも高くほぼ安定化された内部電圧V SL1 Internal voltage V SL1 which is substantially stabilized higher than V SS,
SL2 、……、V SLkをそれぞれ発生する。 V SL2, ......, respectively, to generate a V SLk. 発生する電圧は前述の参考例と同様に、V CC >V CL1 >V CL2 >……> The voltage to be generated in the same manner as described above in reference example, V CC> V CL1> V CL2> ......>
CLk 、V SS <V SL1 <V SL2 <……<V SLkとするのがよい。 V CLk, V SS <V SL1 <V SL2 <...... < better to the V SLk. 尚、この種の電圧リミッタについては、特開平2− Note that this type of voltage limiters, JP-2-
246516号公報に開示されている。 It disclosed in 246516 JP. 逆に、高速動作が要求される時は、スイッチを図示されているのとは反対側に切換えて、V CC 、V SSを直接論理ゲート群に印加して、高速動作を可能にする。 Conversely, when the high-speed operation is required, the Shown the switch is switched to the opposite side, V CC, by applying a V SS directly to the logic gate groups, to allow for high speed operation. 尚、この時は電圧リミッタは不要になるので、その動作を停止させてもよい。 Since at this time the voltage limiter is not required, it may be stopped its operation.

【0044】これまでの参考例は、インバータ列や組合せ論理回路といったフィードバックのない回路であったが、本発明を適用する半導体集積回路はフィードバックのある回路にも適用できる。 [0044] Reference Example far has been a circuit without feedback, such as an inverter train and a combinational logic circuit, a semiconductor integrated circuit to apply the present invention can be applied to circuits with feedback. 一例として、図16(a) As an example, FIG. 16 (a)
に示す2個のNANDゲートを組合せたラッチ回路の場合について説明する。 It will be described latch circuit that combines the two NAND gate shown in. 図16(b)に回路図を示す。 Shows a circuit diagram in FIG. 16 (b). 2
個のNANDゲートL 1 、L 2と電源Vccおよび接地Vss Number of NAND gate L 1, L 2 and the power supply Vcc and ground Vss
との間に、それぞれスイッチS C1 、S S1 、S C2 、S S2および抵抗R C1 、R S1 、R C2 、R S2が挿入されている。 , The switch S C1, S S1, S C2 , S S2 and resistor R C1, R S1, R C2 , R S2 each are inserted between. V
CL1 、V CL2がV CCよりも低下し、V SL1 、V SL2がV SSよりも上昇し、前記(i)の機構によってサブスレッショルド電流が低減される。 CL1, V CL2 is lower than V CC, V SL1, V SL2 rises than V SS, the subthreshold current by a mechanism of (i) is reduced.

【0045】図17は、さらにサブスレッショルド電流を低減するために、情報のラッチに用いられる4個のM [0045] Figure 17 is a further sub-threshold current in order to reduce the four M used for latching information
OSトランジスタM P12 、M P22 、M N12 、M N22のしきい電圧V Tを他のMOSトランジスタM P11 、M P21 OS transistor M P12, M P22, M N12 , MOS transistor M P11 the threshold voltage V T of the other M N22, M P21,
N11 、M N21のしきい電圧より高く(よりエンハンスメントに)した例である。 Higher than the threshold voltage of M N11, M N21 is an example of (more enhancement) and. 入力信号が印加される他のMO Other MO which an input signal is applied
SトランジスタM P11 、M P21 、M N11 、M N21のしきい電圧V Tは低いままであるから、高速動作が可能である。 Since the threshold voltage V T of S transistors M P11, M P21, M N11 , M N21 remains low, high-speed operation is possible.
この場合、V SS側のスイッチと抵抗は不要である。 In this case, the switch and the resistance of the V SS side is not required. なぜならば、高しきい電圧のV SS側トランジスタM N12 、M This is because, V SS side transistor M N12 of the high threshold voltage, M
N22によって電流を確実に抑止できるからである。 It is because it suppresses current reliably by N22.

【0046】これまでの参考例は、入力信号が低レベルでも高レベルでもサブスレッショルド電流を低減できるものであった。 [0046] Reference Example so far, the input signal was achieved, thereby reducing the subthreshold current even at high levels at low levels. しかし実際のLSIでは、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における特定の信号のレベルは予め判っていることが多い。 However, in actual LSI, the sub-threshold current reduction time zone required, for example, the level of specific signal in the standby state is often known in advance. このような場合は、より簡単な回路でサブスレッショルド電流を低減することができる。 In such a case, it is possible to reduce the subthreshold current by a simpler circuit.

【0047】図18は、待機状態における入力信号IN [0047] Figure 18 is an input signal in the standby state IN
は低レベル(“L”)であると判っている場合のインバータ列の回路例である。 Is a circuit example of the inverter trains if found to be low level ( "L"). INが低レベルであるから、ノードN 1 、N 3 、N 5 、……は高レベル、N 2 、N 4 、N 6 Since IN is low, the node N 1, N 3, N 5 , ...... is high level, N 2, N 4, N 6,
……は低レベルになり、PチャネルMOSトランジスタのうちM P2 、M P4 、……がオフ、NチャネルMOSトランジスタのうちM N1 、M N3 、……がオフである。 ...... goes low, M P2, M P4 of the P-channel MOS transistor, ... is turned off, M N1, M N3 of the N-channel MOS transistor, ... it is turned off. スイッチと抵抗は、これらのオフ状態のトランジスタのソースにのみ挿入すれば十分である。 Switch and the resistor, it is sufficient to insert only at the source of the transistor of the off-state. サブスレッショルド電流が流れるのはオフ状態のトランジスタだからである。 The subthreshold current flows is because the transistor in the off state.

【0048】また、図19に示すように、スイッチと抵抗を複数のインバータで共有しても差し支えない。 Further, as shown in FIG. 19, there is no obstacle to the free share switches with the resistance of a plurality of inverters. これらの参考例は、入力信号のレベルが判っていなければならないという制約はあるが、簡単な回路でサブスレッショルド電流を低減できるという利点がある。 Examples of these references, albeit restriction that the level of the input signal must be known, can be advantageously reduced subthreshold current by a simple circuit. 図18、1 Figure 18,1
9を図11と比較してみれば明らかなように、スイッチと抵抗の数が少なくなり、レベル変換回路が不要になる。 9 As is clear Come to comparison with FIG. 11, the number of switches and the resistor is reduced, the level conversion circuit is unnecessary. インバータだけでなくNAND、NORなどの論理ゲートでも、待機状態における入力信号のレベルが判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。 NAND not inverter only in logic gates, such as NOR, if you know the level of the input signal in the standby state can be reduced subthreshold current by a simpler circuit.

【0049】図20は2入力NANDゲート、図21は2入力NORゲートの例である。 [0049] Figure 20 is a two-input NAND gate, 21 is an example of a two-input NOR gates. 2つの入力信号IN 1 Two of the input signal IN 1
とIN 2がいずれも低レベル、あるいはいずれも高レベルの場合は、これらのゲートは実質的にインバータと等価であるから、図18、図19で説明した方法が適用できる。 And if neither IN 2 is low or both high, these gates since it is equivalent to a substantially inverter, FIG. 18 can be applied a method described in FIG. 19. 問題は、図のように一方の入力が低レベル(“L”)、他方の入力が高レベル(“H”)の場合である。 Problem, one input is low as shown in FIG. ( "L"), the case the other input is at a high level ( "H").

【0050】図20のNANDゲートの場合は、PチャネルMOSトランジスタM P12とNチャネルMOSトランジスタM N11がオフであるが、出力OUTは高レベルであるから、サブスレッショルド電流が流れるのはM [0050] In the case of NAND gate of Figure 20, but P-channel MOS transistor M P12 and N-channel MOS transistor M N11 is off, since the output OUT is at a high level, flow subthreshold current is M
N11である。 Is the N11. 従って、V SS側にスイッチと抵抗を挿入すればよい。 Therefore, it is sufficient to insert a switch and resistor to V SS side. 図21のNORゲートの場合は逆に、サブスレッショルド電流が流れるのはPチャネルMOSトランジスタM P14である。 For the NOR gate of FIG. 21 Conversely, flow subthreshold current is P-channel MOS transistor M P14. 従って、V CC側にスイッチと抵抗を挿入すればよい。 Therefore, it is sufficient to insert a switch and resistor to V CC side. 図20、図21は上記方式を2入力論理ゲートに適用した例であるが、3入力以上の論理ゲートでも同様にできる。 20, but FIG. 21 is an example of applying the method to the 2-input logic gates may similarly be three or more inputs of the logic gates. また、スイッチと抵抗は、他の論理ゲートと共有してもよいことはもちろんである。 Further, the switch and the resistor, it is a matter of course that may be shared with other logic gates.

【0051】図22はクロックインバータにおいて、待機状態ではクロックCLK 1は低レベル、CLK 2は高レベルであると判っている場合の回路例である。 [0051] Figure 22 is the clock inverter, the clock CLK 1 in the standby state is a circuit example in which known to be low, CLK 2 is at the high level. この場合は、MOSトランジスタM P16 、M N16が共にオフであるから、出力OUTは高インピーダンスになり、その電圧レベルはOUTに接続されている他の回路(図示せず) In this case, since the MOS transistors M P16, M N16 are both turned off, the output OUT is high impedance, voltage level or other circuits (not shown) connected to OUT that
によって決まる。 Determined by. 電圧レベルによってMOSトランジスタM P16 、M N16のいずれにサブスレッショルド電流が流れるかが決まるから、この場合は、図のようにスイッチと抵抗をV CC側、V SS側の両方に挿入すればよい。 Since one of whether the sub-threshold current flows in the MOS transistors M P16, M N16 by the voltage level is determined, in this case, may be inserted switch and resistor V CC side, both V SS side as shown in FIG. 一般の組合せ論理回路の場合も、入力信号のレベルが予め判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。 In the case of a general combinational logic circuit, when the level of the input signal is known in advance, it is possible to reduce the subthreshold current by a simpler circuit. 図13に示した組合せ論理回路を例にとりあげて説明する。 The combinational logic circuit shown in FIG. 13 is taken and explained as an example.

【0052】図23は、この回路の入力IN 1 〜IN 6がすべて低レベルと判っている場合の回路構成例である。 [0052] Figure 23 is a circuit configuration example in which the input IN 1 to IN 6 of this circuit is known all low.
インバータL 1 〜L 3 、L 5 、L 6については、図18、図19と同様に、L 1 〜L 3のV SS側とL 5 、L 6のV CC側にスイッチと抵抗を挿入する。 The inverter L 1 ~L 3, L 5, L 6, FIG. 18, similarly to FIG. 19, to insert a switch and resistor to V CC side of the V SS side and L 5, L 6 of L 1 ~L 3 . NORゲートL 7は、入力信号がいずれも低レベルであるから、実質的にインバータと等価である。 NOR gate L 7, since both the input signal is low, is equivalent to a substantially inverter. 従って、V SS側にスイッチと抵抗を挿入すればよい。 Therefore, it is sufficient to insert a switch and resistor to V SS side. NORゲートL 4は、入力信号の一方が低レベル、他方が高レベルであるから、図21と同様に、V CC側にスイッチと抵抗を挿入する。 NOR gate L 4 are, one low-level input signal, since the other is high, as in FIG. 21, to insert a switch and resistor to V CC side. 回路グループG内の8個のNANDゲートのうち、L 12だけは3つの入力信号がすべて高レベルであり、インバータと等価であるから、V CC側にMCで示したスイッチと抵抗を挿入する。 Of the eight NAND gates in the circuit group G, only L 12 is a three input signals are all high level, since an inverter equivalent, inserting a switch and a resistor shown in MC to V CC side. 他のNANDゲートは、入力信号に低レベルのものと高レベルのものが混在するから、図20と同様に、 Other NAND gate, since the low-level and what the high-level ones are mixed in the input signal, similar to FIG. 20,
SS側にMSで示したスイッチと抵抗を挿入すればよい。 It may be inserted switch and resistor shown in MS to V SS side. 以上の説明から明らかなように、出力が高レベルである論理ゲートにはV SS側に、出力が低レベルである論理ゲートにはV CC側に、スイッチと抵抗を挿入すればよい。 As apparent from the above description, the output is the V SS side in the logic gate is a high level, the output to V CC side to logic gate is low, it may be inserted switch and a resistor. 図23に示すように、これらのスイッチと抵抗を複数の論理ゲートで共有することにより、レイアウト面積を節約できる。 As shown in FIG. 23, by sharing these switch resistance at a plurality of logic gates, it can save layout area.

【0053】図24はレイアウト構成の例を示す図である。 [0053] Figure 24 is a diagram showing an example of a layout configuration. この例は他に開示されておらず本明細書で初めて示されたものである。 The example of which is shown for the first time herein not disclosed to other. メモリ特にダイナミック形ランダムアクセスメモリ(DRAM)のデコーダ回路とワードドライバ回路を例にしている。 Memory particular has a decoder circuit and a word driver circuit of a dynamic type random access memory (DRAM) as an example. グループG1(デコーダ回路),G21〜G24(ワードドライバ回路)は図23 Group G1 (decoder circuit), G21-G24 (word driver circuit) 23
のGと同種の回路グループであり、回路グループG1とV CC側の電源であるV CC1との間にはMC1を、回路グループG21〜G24とV CC側の電源であるV CC2との間にはMC2を挿入している。 A circuit group of G and the same type, the MC1 between the V CC1 is the power supply of the circuit groups G1 and V CC side, between the V CC2 is the power supply of the circuit group G21~G24 and V CC side It has been inserted into the MC2. MC1とMC2はpMO MC1 and MC2 is pMO
Sで構成し、pMOSのオン抵抗とオフ抵抗によって、 Constituted by S, by pMOS on-resistance and off-resistance,
図23のMCで示したスイッチと抵抗を実現している。 It realizes the switch and the resistor shown in MC of FIG.
すなわち、オン抵抗は図23でスイッチを閉じた時の抵抗であり、オフ抵抗は図23でスイッチを開いた時のR That is, on-resistance is the resistance when the switch is closed in FIG. 23, R when off resistance to open the switch in FIG. 23
cである。 A c. また、MAはメモリセルMCを2次元的に敷き詰めたメモリセルアレーであり、ワードドライバ回路の出力W1,W2のうち例えばW1が選択されるとデータ線対DT,DBにメモリセルの信号が読み出され、これがセンスアンプSA1,SA2で増幅される。 Moreover, MA denotes a memory cell array paved memory cell MC in two dimensions, signal of the memory cell to read the example W1 of the output W1, W2 of the word driver circuit is selected data line pair DT, the DB issued, which is amplified by the sense amplifier SA1, SA2. このような構成がDRAMでは多数あり、レイアウト上MAの図24での横方向の長さとG1,G21〜G24の長さとはほぼ一致する。 Such an arrangement has many In DRAM, length in the horizontal direction and G1 in Figure 24 the layout on MA, substantially coincide with the length of the G21-G24. この時、MC1,MC2は多数のG In this, MC1, MC2 is a number of G
1,G21〜G24で共用し、この図24に示すように、図中でセンスアンプ領域の下の領域に配置する。 1, shared by G21-G24, as shown in FIG. 24, arranged in the area below the sense amplifier region in FIG. このように配置することによりレイアウト面積を節約できる。 Saving layout area by this arrangement.

【0054】フィードバックがある回路についても、信号のレベルが予め判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。 [0054] For it is also the feedback circuit, when the signal level of is known in advance, it is possible to reduce the subthreshold current by a simpler circuit. 図2 Figure 2
5は、図16(a)のラッチに適用した例である。 5 is an example applied to the latch of FIG. 16 (a). この種のラッチは、待機状態においては普通、入力信号IN This type of latch is in the standby state is normally the input signal IN
1 、IN 2が共に高レベルであり、出力信号OUT 1 、O 1, IN 2 are both at a high level, the output signal OUT 1, O
UT 2のうちの一方が低レベル、他方が高レベルとなって1ビットの情報を保持している。 While low levels of UT 2, the other holds one bit of information becomes high level. 図25は、OUT 1 Figure 25, OUT 1
が低レベル、OUT 2が高レベルであると判っている場合の回路構成例である。 There is a circuit configuration example when you know the low-level, OUT 2 is at a high level. NANDゲートL 1は、2つの入力信号が共に高レベルであるから、インバータと等価であり、図18、図19と同様に、V CC側にスイッチと抵抗を挿入する。 NAND gate L 1, since two input signals are both at a high level, an inverter equivalent, 18, similarly to FIG. 19, to insert a switch and resistor to V CC side. NANDゲートL 2は、入力信号の一方が低レベル、他方が高レベルであるから、図20と同様に、V SS側にスイッチと抵抗を挿入すればよい。 NAND gate L 2, while the low level of the input signal, since the other is high, as in FIG. 20, may be inserted switch and resistor to V SS side. これらのスイッチと抵抗は、他の論理ゲートと共有してもよいことはもちろんである。 Resistance to these switches, it is a matter of course that may be shared with other logic gates.

【0055】図26は、上記方式をメモリLSIなどで周知のデータ出力バッファに適用した例である。 [0055] Figure 26 is an example in which the method is applied to a known data output buffer such as a memory LSI. 待機状態においては、出力エネーブル信号OEが低レベルであり、NANDゲートL 21及びL 22の出力は高レベル、インバータL 23の出力は低レベルである。 In the standby state, the output enable signal OE is the low level, the output is high level NAND gate L 21 and L 22, an output of the inverter L 23 is a low level. 従って、出力段L 24を構成する2個のMOSトランジスタM P20およびM N20は共にオフであり、出力DOUTは高インピーダンスである。 Thus, the output stage L 24 2 pieces of MOS transistors M P20 and M N20 constituting a are both off, the output DOUT is high impedance. 論理ゲートL 21 〜L 23については、図23 The logic gate L 21 ~L 23, FIG. 23
の説明で述べた方針に従って、V SS側もしくはV CC側にスイッチと抵抗を挿入すればよい。 Following the policies described in the description, may be inserted switch and resistor to V SS side or V CC side. 出力段L 24については、図22のクロックインバータの場合と同様に、スイッチと抵抗をV CC側、V SS側の両方に挿入すればよい。 The output stage L 24, similarly to the case of the clock inverter of Figure 22, may be inserted switch and resistor V CC side, both V SS side.

【0056】図27は、上記方式をメモリLSIなどで周知のデータ入力バッファに適用した例である。 [0056] Figure 27 shows an example in which the method is applied to a known data input buffer such as a memory LSI. 図中、 In the figure,
SBは待機状態のときに高レベルになる信号である。 SB is a signal that becomes high when the standby state. インバータL 31およびL 32の出力は、図4および図7に示したように、それぞれφ S 、φ Cとしてスイッチの制御に用いることができる。 The output of the inverter L 31 and L 32 are, as shown in FIGS. 4 and 7, can be used to phi S, switch control of the phi C, respectively. 33はNANDゲートであり、その入力はφ Sとデータ入力信号D INである。 L 33 is a NAND gate whose inputs are the phi S and the data input signal D IN. 待機状態のときはφ Sは低レベルであるから、D INの如何にかかわらずL 33の出力は高レベル、従ってインバータL 34の出力d INの出力は低レベルになる。 Since the standby state phi S is a low level, the output is high level of L 33 independently of D IN, so that the output of the output d IN of the inverter L 34 becomes low level. 一方、動作状態のときは、SBが低レベルであるから、d INはD INに追随する。 On the other hand, when the operating state, since SB is low, d IN follows the D IN. NANDゲートL 33とインバータL 34については、 For NAND gate L 33 and the inverter L 34 is
それぞれV SS側、VCC側にスイッチと抵抗を挿入することにより、サブスレッショルド電流を低減できる。 Each V SS side, by inserting a switch and resistor to VCC side, can be reduced subthreshold current. インバータL 31とL 32についてはこの手法は使えないが、 But it can not be used this approach for inverter L 31 and L 32,
MOSトランジスタのしきい電圧を高くすることにより、サブスレッショルド電流を低減できる。 By increasing the threshold voltage of the MOS transistor, it can be reduced subthreshold current. 待機状態と動作状態の切り換えにはそれほど高速性は要求されないことが多いから、しきい電圧の高いMOSトランジスタを用いても差し支えない。 Since often the switching of the standby state and the operation state is not so much high speed requirements, no problem even by using a high threshold voltage MOS transistor. 図18〜26の参考例は、簡単な回路でサブスレッショルド電流を低減できるという利点がある反面、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における信号レベルが判っていなければ適用できないという制約がある。 Reference example of FIG. 18-26 has the advantage of reducing the subthreshold current by a simple circuit. However, the sub-threshold current reduction time zone required, for example, constraints can not be applied unless found signal level in the standby state there is. 従って、このときには、LSI内のできるだけ多くのノードのレベルが確定するようにすることが望ましい。 Therefore, at this time, it is desirable to possible many node-level determining in LSI. 図27の入力バッファを用いることによって、このときの信号d INのレベルを低レベルに確定させることができる。 By using the input buffer of FIG. 27, it is possible to determine the level of the signal d IN of this time to a low level. なお、信号d INのレベルを確定させる方法としては、この他に、例えば「待機状態のときはデータ入力端子D INは低レベル(または高レベル)にする」という仕様を定めておく方法もある。 There Incidentally, as a method for determining the level of the signal d IN is in addition, for example, "data input terminal D IN is in the standby state to the low level (or high level)" a method of previously defining a specification of . 以上、データ入力バッファについて述べたが、アドレス信号その他の信号の入力バッファも同様である。 Having described the data input buffer, the same applies to the input buffer of the address signal and other signals.

【0057】図18〜図27の参考例は、メモリLSI [0057] reference example of FIGS. 18 to 27, the memory LSI
に適用するのに好適である。 It is suitably applied to. メモリLSIでは、待機状態の時に高レベルであるか低レベルであるかが判っているノードが比較的多く、さらに図27の入力バッファを用いることによってほとんどのノードのレベルを確定させられるからである。 In the memory LSI, it is because it is to determine the level of most of the nodes high level at which one node or a low level is found relatively often, by further using the input buffer of FIG. 27 in the standby state . 図26、27の参考例は、LSI Reference example shown in FIG. 26 and 27, LSI
チップの外部端子に対する入出力回路としてだけでなく、例えばマイクロプロセッサの内部バスに対するドライバ/レシーバとしても用いることができる。 Well as input and output circuit for the chip external terminals, it may also be used as a driver / receiver to the internal bus such as a microprocessor.

【0058】これまでは本発明を用いる半導体集積回路をCMOS回路に適用した参考例について述べてきたが、本発明を用いる半導体集積回路は、単一極性のMO [0058] So far have been described in Reference example of applying the semiconductor integrated circuit using the present invention in a CMOS circuit, a semiconductor integrated circuit using the present invention, single polarity MO
Sトランジスタで構成された回路にも適用できる。 It can be applied to circuit comprised of S transistor. 図2 Figure 2
8にNチャネルMOSトランジスタのみで構成された回路の例を示す。 8 shows an example of a circuit consisting only of N-channel MOS transistor. 図中、PCはプリチャージ信号、I In the figure, PC is a precharge signal, I
1 、IN 2は入力信号である。 N 1, IN 2 is an input signal. 待機時、すなわちプリチャージ状態では、PCが高レベル、IN 1とIN 2は低レベルであり、出力OUTは高レベル(=V CC −V T )にプリチャージされている。 Standby, i.e. in the precharge state, PC is high, IN 1 and IN 2 are at a low level, the output OUT is precharged to a high level (= V CC -V T). 動作時には、PCが低レベルになった後、IN 1とIN 2は高レベルになるかあるいは低レベルにとどまる。 In operation, after the PC becomes low level, IN 1 and IN 2 remains at or low level becomes the high level. IN 1とIN 2のうち少なくとも一方が高レベルになれば、OUTは低レベルになり、両方共低レベルにとどまれば、OUTは高レベルのままである。 If at least one of the IN 1 and IN 2 are at a high level, OUT goes low, if you stay in both low and OUT remains high. すなわち、この回路はIN 1とIN 2のNORを出力する回路である。 Namely, this circuit is a circuit for outputting the NOR of IN 1 and IN 2. この回路では、待機時にオフになっているトランジスタは、V SS側のM N41 、M N42であり、これらのトランジスタにサブスレッショルド電流が流れる。 In this circuit, the transistor is turned off during standby is M N41, M N42 of V SS side, the sub-threshold current flowing through these transistors. 従って、この回路に本発明を用いる半導体集積回路を適用するには、図に示すように、V SS側にスイッチと抵抗を挿入すればよい。 Therefore, to apply the semiconductor integrated circuit using the present invention to this circuit, as shown in FIG., May be inserted switch and resistor to V SS side. CC側には不要である。 It is not required to V CC side.

【0059】図18〜28の参考例は、簡単な回路でサブスレッショルド電流を低減できるという利点がある反面、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における信号レベルが判っていなければ適用できないという制約がある。 [0059] reference example of FIG. 18-28 applied has an advantage of reducing the subthreshold current by a simple circuit, the sub-threshold current reduction time zone required, for example if the signal level has been found in the standby state there is a restriction that can not be. 従って、このときには、L Therefore, at this time, L
SI内のできるだけ多くのノードのレベルが確定するようにすることが望ましい。 It is desirable that the level of as many of the nodes in the SI is to be determined. このための手段としては、図27の入力バッファのような回路を用いることによって、このときの信号d INのレベルを低レベルに確定させることができる。 As a means for this, by using a circuit such as the input buffer of FIG. 27, it is possible to determine the level of the signal d IN of this time to a low level. このレベルを確定させる方法としては、この他に、例えば「待機状態のときはデータ入力端子D INは低レベル(または高レベル)にする」という仕様を定めておく方法もある。 As a method for confirming this level, In addition, for example, "when the standby state is a data input terminal D IN to a low level (or high level)" there is a method of previously defining a specification of. 図18〜図28の参考例は、メモリLSIに適用するのに好適である。 Reference example of FIGS. 18 to 28 is suitable for application to the memory LSI. メモリL Memory L
SIでは、待機状態の時に高レベルであるか低レベルであるかが判っているノードが比較的多く、さらに図27 In SI, a relatively large number know whether a low level or a high level is a node in the standby state, further 27
の入力バッファを用いることによってほとんどのノードのレベルを確定させられるからである。 By using the input buffer it is because it is to determine the level of most of the nodes.

【0060】以上の例では、論理振幅が段数の増加とともに低下したり、入力信号の電圧レベルが予め判っていない場合にはやや複雑な設計が必要であるといった問題がある。 [0060] In the above example, there is a problem, it is necessary to somewhat complex design if the logic amplitude may decrease with increasing number of stages, the voltage level of the input signal is not known in advance. 図29は、これらを解決するもので、論理出力が確定するまでの所要時間帯は、これまで述べてきたようにスイッチをオンにして、通常の高速動作をさせる。 Figure 29 is intended to solve these, the required time period until the logical output is determined, turn on the switch to far described, it causes a normal high-speed operation.
それ以外の時間帯では、スイッチをオフにすることによって、論理回路(図はCMOSインバータの例)のサブスレッショルド電流経路を遮断するものである。 In other time periods, the switching off of the switching logic circuit (FIG. Examples of CMOS inverter) is to cut off the sub-threshold current path. ただし、スイッチがオフになると電源電圧の供給路が断たれるため、論理回路の出力はフローティングとなり、論理出力は確定しなくなる。 However, since the supply circuit of the power supply voltage when the switch is turned off is interrupted, the output of the logic circuit is floating, the logical output is not established. そこで、その出力に、電圧レベルを保持する一種のラッチ回路(レベルホールド回路) Therefore, the output, one latch circuit for holding the voltage level (level-hold circuit)
を設けていることが特長である。 Is a feature that is provided with the. レベルホールド回路にしきい電圧の高いトランジスタなどを使えば、レベルホールド回路のサブスレッショルド電流は無視できるほど小さくなり、全体としてはサブスレッショルド電流は小さくできる。 With the transistor and high threshold voltage level hold circuit, the smaller the sub-threshold current of the level hold circuits negligible, subthreshold current as a whole can be reduced. 遅延時間は、レベルホールド回路の影響は小さく、論理回路により定まる。 Delay time is small influence of the level hold circuit, determined by the logic circuit. 論理回路に駆動能力の大きい高速な回路を用いても、待機状態では論理回路を通じて電流が流れないため、消費電流はレベルホールド回路を通じて流れる電流だけである。 Be used a large high speed circuit driving capability to the logic circuit, since no current flows through the logic circuit in the standby state, the current consumption is only current flowing through the level-hold circuit. レベルホールド回路は、出力を保持するだけなので駆動能力が小さくて良く、消費電流は小さくできる。 Level hold circuit, because only holds the output good drivability is small, the current consumption can be reduced. スイッチをオフにしても、レベルホールド回路により論理回路の出力が保持されるので、出力が反転する恐れが無く、安定に動作する。 Turning off the switch, the output of the logic circuit is held by the level hold circuit, a possibility that the output is inverted without, it operates stably. したがって、低消費電力で高速に安定動作を行う半導体装置を実現できる。 Therefore, it is possible to realize a semiconductor device which performs stable operation at high speed with low power consumption. 本発明を適用する半導体集積回路によれば、電圧レベルが常にレベルホールド回路で一定値に保証されるので、論理段数の増加とともに論理振幅が低下することはない。 According to the semiconductor integrated circuit of the present invention, since the voltage level is always guaranteed at a level hold circuit to a constant value, not the logical amplitude decreases with increasing number of logic stages. また、論理入力によらず効力を発揮する。 Also, to take effect regardless of the logic input. 図29を用いてさらに本参考例を説明する。 Further illustrating the present embodiment with reference to FIG. 29. 論理回路LCが、スイッチSWH及びSWLを介して、高電位の電源線VHH及び低電位の電源線VLLに接続される。 Logic circuit LC through the switch SWH and SWL, is connected to the power supply line VLL supply line VHH and a low potential of a high potential. ここでVHHならびにVLLは、これまで述べてきたV CC 、V SSにそれぞれ対応させることもできる。 Here VHH and VLL, respectively may correspond to V CC, V SS that have been described so far. 論理回路LCの出力端子OUTには、レベルホールド回路LHが接続される。 The output terminal OUT of the logic circuit LC, level-hold circuit LH is connected. スイッチSWHとSWLは、 Switch SWH and SWL is,
制御パルスCKで制御され、同時にオン,オフする。 Is controlled by a control pulse CK, simultaneously turned on and off. 論理回路LCは、インバータ、NAND回路、NOR回路などの論理ゲートやフリップフロップ回路、あるいはそれら複数個の組合せで構成される。 The logic circuit LC includes an inverter, NAND circuit, logic gates and flip-flop circuits such as NOR circuit, or consists of those plurality of combinations. レベルホールド回路LHは、正帰還回路により構成できる。 Level hold circuit LH may be formed by a positive feedback circuit. 論理回路LCの動作は、スイッチSWH及びSWLをオンにして行う。 Operation of the logic circuit LC is carried out by turning on the switches SWH and SWL.
論理回路LCの入力INに応じた出力OUTが確定した後、スイッチSWH及びSWLをオフにして、論理回路LCを介したVHHからVSSへの電流経路を遮断し、 After determining the output OUT in response to an input IN of the logic circuit LC, and turns off the switch SWH and SWL, to interrupt the current path to VSS from VHH via the logic circuit LC,
論理回路LCの出力をレベルホールド回路LHにより保持する。 Held by the level hold circuit LH an output of the logic circuit LC. 回路の遅延時間には、レベルホールド回路LH The delay time of the circuit, the level hold circuit LH
の影響は小さく、論理回路LCにより定まる。 The impact small, determined by the logic circuit LC. 論理回路LCに駆動能力の大きい回路を用いて遅延時間の短い高速な動作を行うことができる。 It is possible to perform a short high-speed operation of the delay time using a large circuit driving capability to the logic circuit LC. 例えば待機状態では論理回路LCを通じて電流が流れないため、消費電流はレベルホールド回路LHを通じて流れる電流だけである。 For example, in the standby state because no current flows through the logic circuit LC, current consumption is only current flowing through the level-hold circuit LH. レベルホールド回路LHは、駆動能力が小さくて良いので、消費電流は小さくできる。 Level hold circuit LH is, the driving capability may be small, the current consumption can be reduced. しかも、レベルホールド回路LHにより論理回路LCの出力OUTが維持されるため、誤動作の恐れがない。 Moreover, since the output OUT of the logic circuit LC is maintained by the level hold circuit LH, there is no possibility of malfunction. したがって、低消費電力で高速に安定動作を行う回路を実現できる。 Therefore, it is possible to realize a circuit that performs high-speed stable operation with low power consumption.

【0061】本発明を適用する半導体集積回路をCMO [0061] The semiconductor integrated circuit of the present invention CMO
Sインバータで構成した参考例を、図30に示す。 Reference Example configured with S inverter, shown in FIG. 30. NM NM
OSトランジスタMN1,PMOSトランジスタMP1 OS transistor MN1, PMOS transistor MP1
が、それぞれ図29でのスイッチSWL,SWHとして動作する。 But the switch SWL in each 29, operates as a SWH. オフにしたときのリーク電流を小さくするため、トランジスタMN1,MP1のしきい値電圧は十分大きくする。 To reduce the leakage current when off, the threshold voltage of the transistor MN1, MP1 is sufficiently large. オン抵抗が大きくならないようにチャネル幅/チャネル長を定める。 As the on-resistance does not increase define the channel width / channel length. NMOSトランジスタMN1 NMOS transistor MN1
のゲートには制御パルスCKが、PMOSトランジスタMP1のゲートには制御パルスCKBが入力される。 Control pulse CK to the gate is the gate of the PMOS transistor MP1 controlled pulse CKB is inputted. C
KBはCKの相補信号である。 KB is a complementary signal of CK. NMOSトランジスタM NMOS transistor M
N2とPMOSトランジスタMP2からなるCMOSインバータINVを、MN1,MP1に接続する。 The CMOS inverter INV consisting of N2 and the PMOS transistor MP2, connects to the MN1, MP1. 低電圧動作で駆動能力を大きくするため、トランジスタMN Order to increase the driving ability at a low voltage operation, the transistors MN
2,MP2のしきい値電圧は小さくする。 Threshold voltages of 2, MP2 is reduced. インバータI Inverter I
NVの出力端子OUTには、NMOSトランジスタMN The output terminal OUT of the NV, NMOS transistor MN
3,MN4とPMOSトランジスタMP3,MP4からなるレベルホールド回路LHが接続される。 3, MN4 and the PMOS transistor MP3, the level hold circuit LH consisting MP4 is connected. 出力を保持している間の貫通電流を小さくするため、トランジスタMN3,MN4,MP3,MP4のしきい値電圧を十分大きくし、チャネル幅/チャネル長を十分小さくする。 To reduce the through current while holding an output, transistor MN3, MN4, MP3, MP4 of the threshold voltage is sufficiently large, sufficiently small channel width / channel length.
電源電圧としきい値電圧の数値例を挙げる。 Numerical examples of the power supply voltage and the threshold voltage. VLLを接地電位0Vとし、VHHを外部電源電圧1Vとする。 The VLL and the ground potential 0V, thereby the external power supply voltage of 1V to VHH. N
MOSトランジスタのしきい値電圧は、MN2は0.2 The threshold voltage of the MOS transistor, the MN2 0.2
V,MN1とMN3及びMN4は0.4Vとする。 V, MN1 and MN3 and MN4 is set to 0.4V. PM PM
OSトランジスタのしきい値電圧は、MP2は−0.2 The threshold voltage of the OS transistor, MP2 is -0.2
V,MP1とMP3及びMP4は−0.4Vとする。 V, MP1 and MP3 and MP4 is set to -0.4V.

【0062】図31に示すタイミング図を用いて、動作を説明する。 [0062] with reference to the timing chart shown in FIG. 31, for explaining the operation. まず、制御パルスCKをVHHに上げ、C First, raise the control pulse CK to VHH, C
KBをVLLに下げて、トランジスタMN1,MP1をオンにして、インバータINVをVHH,VLLに接続する。 Lower the KB to VLL, turn on the transistor MN1, MP1, to connect the inverter INV VHH, to the VLL. 入力信号INがVLLからVHHに上がることにより、MP2がオフにMN2がオンになり、出力OUT By the input signal IN rises to VHH from VLL, MP2 is MN2 off is turned on, the output OUT
がVHHからVLLに放電される。 There is discharged to the VLL from VHH. トランジスタMN2 Transistor MN2
は飽和領域で導通を始め、MN2を流れる電流値はゲート(入力端子IN)−ソース(ノードNL)間の電圧で定まる。 Began conducting in the saturation region, the value of the current flowing through the MN2 gate (input terminal IN) - determined by the voltage between the source (node ​​NL). トランジスタMN1がノードNLとVLLとの間に設けられているので、MN1のオン抵抗とMN2から流れる電流によりノードNLの電位が一時的に上昇する。 Since the transistor MN1 is provided between the node NL and the VLL, the potential of the node NL by a current flowing from the on-resistance and MN2 of MN1 is temporarily increased. しかし、MN1のゲートはVHHとなっているので、しきい値電圧が大きくても、オン抵抗が十分小さくなるように設計することができ、遅延時間に対する影響を小さくできる。 However, the gate of MN1 is because has a VHH, be greater the threshold voltage, can be designed to turn on resistance is sufficiently small, it is possible to reduce the influence on the delay time. また、出力OUTがVLLに反転するとき、レベルホールド回路LHは出力OUTをVHHに保つように、MN4がオフにMP4がオンになっている。 Further, when the output OUT is inverted to VLL, the level-hold circuit LH to keep the output OUT to VHH, MN4 is MP4 off is turned on. そのため、MN2がオンになることによりVHHからMP4,MN2を通じてVLLに貫通電流が流れるが、MN2に比べてMP4の駆動能力を小さく設計することにより、遅延時間や消費電流に対する影響は小さい。 Therefore, MN2 VHH MP4, MN2 VLL to the through current flows is through the by is turned on, by reducing design MP4 driving capability as compared to the MN2, a small effect on the delay time and the current consumption. 出力OUTが下がることにより、MN3がオフにM By the output OUT falls, M to MN3 is off
P3がオンになり、レベルホールド回路内のノードNL P3 is turned on, the nodes in the level hold circuit NL
HがVLLからVHHに反転し、MN4がオンにMP4 H is inverted to VHH from VLL, MP4 MN4 is turned on
がオフになって、レベルホールド回路LHは出力OUT But turned off, the level-hold circuit LH is output OUT
をVLLに保つように動作し、貫通電流は流れなくなる。 The works to keep the VLL, through current does not flow. MP2はゲート,ソースが共にVHHなのでオフであるが、しきい値電圧が小さいため、リーク電流が大きく貫通電流がインバータINVを通じて流れる。 MP2 is a gate, but is off since the source are both VHH, since the threshold voltage is small, large through current leakage current flows through the inverter INV. そして、制御パルスCKをVLLに下げ、CKBをVHHに上げて、トランジスタMN1,MP1をオフにして、インバータINVをVHH,VLLから分離する。 Then, lowering the control pulse CK to VLL, raising the CKB to VHH, turn off the transistors MN1, MP1, separating the inverter INV VHH, from VLL. このとき、MN1,MP1はゲート,ソースが等電位で、しきい値電圧が大きいため完全にオフになる。 At this time, MN1, MP1 gate, source equipotential, is completely off because the threshold voltage is large. レベルホールド回路LHの正帰還により、出力OUTはVHHに保たれる。 The positive feedback of the level hold circuit LH, the output OUT is held at VHH. このとき、NMOSトランジスタMN2がオンなので、ノードNLはVLLに保たれる。 At this time, since the NMOS transistor MN2 is turned on, the node NL is kept VLL. 一方、ノードN On the other hand, the node N
Hから出力端子OUTへのPMOSトランジスタMP2 PMOS transistor MP2 from the H to the output terminal OUT
のリーク電流のため、ノードNHの電圧は低下し始める。 For the leakage current, the voltage of the node NH starts to drop. そして、MP2はゲート電位よりもソース電位が下がり完全にオフとなる。 And, MP2 will be completely off lowers the source potential than the gate potential. その結果、待機状態でインバータINVの貫通電流は流れない。 As a result, the through current of the inverter INV does not flow in a standby state. そして、入力信号IN Then, the input signal IN
が変化する前に、制御パルスCKをVHHに上げ、CK But before that change, raising the control pulse CK to VHH, CK
BをVLLに下げて、トランジスタMN1,MP1をオンにして、ノードNHをVHHにする。 Lower the B to VLL, turn on the transistor MN1, MP1, the node NH in VHH. 入力INがVH Input IN is VH
HからVLLに反転することにより、出力OUTがVL By inverting the VLL from H, the output OUT is VL
LからVHHに反転する。 Inverted to the VHH from L. インバータINVとレベルホールド回路LHを通じて貫通電流が流れる期間が短くなるように、レベルホールド回路LHが出力OUTにすばやく追従するのが望ましい。 As the period in which the through current flows through the inverter INV and the level-hold circuit LH becomes shorter, the level-hold circuit LH to quickly follow the output OUT is desirable. そのため、インバータIN Therefore, the inverter IN
Vとレベルホールド回路LHは近接して配置し、配線遅延を小さくする。 V and level-hold circuit LH is arranged close to reduce the wiring delay. 本参考例から明らかなように、スイッチとして用いるMOSトランジスタのしきい値電圧を、 As it is apparent from the present embodiment, the threshold voltage of the MOS transistor used as a switch,
従来サブスレッショルド電流を小さくするために必要とされている0.4V程度以上にすれば、待機状態の貫通電流を増加させずに、論理回路中のMOSトランジスタのしきい値電圧を小さくすることができる。 If more than about 0.4V, which is required to reduce the conventional sub-threshold current, without increasing the through current in the standby state, is possible to reduce the threshold voltage of the MOS transistor in the logic circuit it can. 動作電圧を1V以下に低電圧化しても、MOSトランジスタのしきい値電圧を0.25V以下にして駆動能力を確保できる。 Even if a lower voltage the operating voltage below 1V, the threshold voltage of the MOS transistor can be secured to drive capacity below 0.25 V. したがって、低電圧化による低消費電力化が実現できる。 Therefore, low power consumption by low voltage can be realized. また、従来のスケーリング則に基づき、素子のスケーリングによる性能向上が実現できる。 Further, based on the conventional scaling law it can be realized performance improvement by device scaling. しかも、スイッチとレベルホールド回路を負荷すること以外は、従来のCMOS論理回路と同じ構成であるので、従来と同じ設計手法を用いることができる。 Moreover, except that the load switches and level hold circuit, because the same configuration as the conventional CMOS logic circuit, it is possible to use the same design techniques as conventional.

【0063】図32は、上記方式をCMOSインバータチェーンに適用した参考例を示している。 [0063] Figure 32 shows a reference example of applying the method to the CMOS inverter chain. 図30に示した1段のインバータにスイッチ2個とレベルホールド回路も設けた構成を多段接続すればインバータチェーンが実現できるが、本参考例はスイッチやレベルホールド回路を複数のインバータで共有して、素子数及び面積を小さくした例である。 While one stage is also provided a configuration of the two switches in the inverter and the level hold circuit shown in FIG. 30 can be realized inverter chain if multistage connection, this reference example share switches and level-hold circuit by a plurality of inverters is an example of reducing the number of elements and area. ここでは4段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。 Here take the case of a four-stage inverter chain as an example, but the same configuration in the case of other stages. 4個のインバータINV1,INV2,INV3, Four inverters INV1, INV2, INV3,
INV4が直列接続される。 INV4 are connected in series. 最終段のインバータINV The final stage of the inverter INV
4の出力端子OUTにレベルホールド回路LHが接続される。 Level-hold circuit LH to the output terminal OUT 4 is connected. 各インバータは、図30中のINVと同様にPM Each inverter, similarly to the INV in FIG 30 PM
OSトランジスタとNMOSトランジスタ1個ずつで構成される。 OS transistor and consists of NMOS transistors one by one. 各インバータのトランジスタサイズは、同じであっても異なっていても良い。 Transistor size of each inverter may be different even in the same. ドライバとしてよく用いられるように、チャネル長を同じにして、一定の段間でチャネル幅をINV1,INV2,INV3,INV As often used as a driver, in the same channel length, channel width INV1 between certain stages, INV2, INV3, INV
4の順に大きくしていくこともできる。 It is also possible to continue to increase in the order of 4. 各インバータのPMOSトランジスタのソースはノードNHに、NMO The source node NH of the PMOS transistors of each inverter, NMO
SトランジスタのソースはノードNLに接続される。 The source of the S transistor is connected to the node NL. ノードNLと低レベルの電源VLLとの間にスイッチSW Node NL and the switch SW between the low-level power supply VLL
Lが、ノードNHと高レベルの電源VHHとの間にスイッチSWHが設けられる。 L is, the switch SWH is provided between the node NH and the high level of the power supply VHH. スイッチSWLとSWHは制御パルスCKにより制御され、同時にオン,オフする。 Switch SWL and SWH is controlled by a control pulse CK, simultaneously turned on and off.
図30に示したように、スイッチSWLはNMOSトランジスタで、SWHはCKの相補信号をゲートに入力したPMOSトランジスタで実現される。 As shown in FIG. 30, the switch SWL is an NMOS transistor, SWH is realized by PMOS transistor input to the gate of the complementary signal CK. インバータチェーンの動作は、スイッチSWL,SWHをオンにして行う。 Operation of the inverter chain is carried out by turning on the switch SWL, the SWH. 例えば、入力INが低レベルVLLから高レベルV For example, the high level V input IN from the low level VLL
HHに反転すると、インバータINV1によりノードN Invert the HH, the node N by the inverter INV1
1がVHHからVLLに反転し、INV2によりノードN2がVLLからVHHに反転し、INV3によりノードN3がVHHからVLLに反転し、INV4により出力端子OUTがVLLからVHHに反転する。 1 is inverted to VLL from VHH, the node N2 by INV2 inverts the VHH from VLL, the node N3 by INV3 is inverted to VLL from VHH, the output terminal OUT by INV4 inverts the VHH from VLL. OUTがVHHに確定すると、レベルホールド回路LHはOUT If OUT is determined to VHH, the level-hold circuit LH is OUT
をVHHに保つように動作する。 The work so as to keep in VHH. 待機状態では、スイッチSWL,SWHをオフにすることにより、インバータを介したVHHからVLLへの電流経路を遮断する。 In the standby state, the switch SWL, by turning off the SWH, interrupting the current path from the VHH through the inverter to the VLL. インバータチェーンに上記方式を適用する場合、本参考例の様にインバータチェーンをまとめて一つの論理回路として取扱うことにより、その出力端子にのみレベルホールド回路を設ければ良い。 If the inverter chain is applied to the method, by handling as a single logic circuit together inverter chain as in the present embodiment, it may be provided level hold circuit only at its output terminal. また、スイッチSWL,SW In addition, the switch SWL, SW
Hを複数のインバータで共有できる。 You can share H a plurality of inverters. スイッチSWL、 Switch SWL,
SWHの大きさは、流れるピーク電流の大きさで決定される。 The size of the SWH is determined by the magnitude of the peak current through. 複数個のインバータを流れる電流和のピークは、 Peak of the current sum flowing through the plurality of inverters,
各インバータのピーク電流での和よりも小さくなる。 It is smaller than the sum of the peak current of each inverter. 例えば、段間比を3としてインバータチェーンを構成する場合、電流和のピークは最終段のピーク電流にほぼ同じになる。 For example, when configuring the inverter chain interstage ratio as 3, the peak of the sum of currents is substantially equal to the peak current of the final stage. したがって、複数のインバータでスイッチを共有する方が、インバータごとにスイッチを設ける場合に比べて、スイッチの面積が小さくて済む。 Therefore, those who share a switch by a plurality of inverters, as compared with the case where each inverter providing a switch, requires only a small area of ​​the switch.

【0064】図33は、上記方式をインバータチェーンに適用した別の参考例を示している。 [0064] Figure 33 shows another reference example of applying the method to the inverter chain. 図32と同様に4 Similar to FIG. 32 4
段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。 Taking a case of stage inverter chains example, but the same structure in the case of other stages. 4個のインバータINV Four inverters INV
1,INV2,INV3,INV4が直列接続される。 1, INV2, INV3, INV4 are connected in series.
インバータINV3の出力端子でINV4の入力端子であるノードN3とINV4の出力端子OUTに、それぞれレベルホールド回路LH3,LH4が接続される。 The output terminal OUT of the node N3 is an input terminal of INV4 at the output terminal of the inverter INV3 INV4, respectively the level hold circuits LH3, LH4 is connected. 各インバータは、図30中のINVと同様にPMOSトランジスタとNMOSトランジスタ1個ずつで構成される。 Each inverter is composed of one each PMOS transistor and an NMOS transistor similarly to the INV in FIG. 奇数番目のインバータINV1,INV3はノードNL1及びNH1に、偶数番目のインバータINV2, Odd-numbered inverters INV1, INV3 to node NL1 and NH1, even-numbered inverter INV2,
INV4はノードNL2及びNH2に接続される。 INV4 is connected to a node NL2 and NH2. ノードNL1,NL2と低レベルの電源VLLとの間にそれぞれスイッチSWL1,SWL2が、ノードNH1,N Node NL1, NL2, respectively switch between the low-level power supply VLL SWL1, SWL2 is node NH1, N
H2と高レベルの電源VHHとの間にそれぞれスイッチSWH1,SWH2が設けられる。 Switch SWH1, SWH2 respectively provided between the H2 and the high level of the power supply VHH. スイッチSWL1, Switch SWL1,
SWL2とSWH1,SWH2は制御パルスCKにより制御され、同時にオン,オフする。 SWL2 and SWH1, SWH2 is controlled by a control pulse CK, simultaneously turned on and off. インバータの動作は、スイッチSWL1,SWL2,SWH1,SWH2 Operation of the inverter, the switches SWL1, SWL2, SWH1, SWH2
をオンにして行う。 It is carried out in the on. 例えば、入力INが低レベルVLL For example, the input IN is low level VLL
から高レベルVHHに反転すると、ノードN1がVHH Invert the high level VHH from node N1 VHH
からVLLに、ノードN2がVLLからVHHに、ノードN3がVHHからVLLに、INV4により出力端子OUTがVLLからVHHに順次反転する。 The VLL from node N2 to VHH from VLL, the node N3 is in the VLL from VHH, the output terminal OUT by INV4 is sequentially inverted VHH from VLL. N3がVL N3 is VL
Lに確定すると、レベルホールド回路LH1はN3をV When determining L, and the level hold circuit LH1 is N3 and V
LLに保つように動作する。 It operates so as to keep the LL. また、OUTがVHHに確定すると、レベルホールド回路LHはOUTをVHHに保つように動作する。 Further, OUT is the determined to VHH, the level-hold circuit LH operates to maintain the OUT to VHH. たとえば待機状態では、スイッチSWL1,SWL2,SWH1,SWH2をオフにすることにより、インバータを介したVHHからVLLへの電流経路を遮断する。 For example, in the standby state, by turning off the switch SWL1, SWL2, SWH1, SWH2, to cut off the current path to the VLL from VHH via an inverter. このとき、ノードN3がレベルホールド回路LH3により低レベルVLLに保たれるため、ノードNL1もインバータINV3を通じてVLL VLL this time, since the node N3 is maintained at the low level VLL by the level hold circuit LH3, node NL1 also through inverter INV3
に保たれる。 It is kept. さらに、インバータINV1を通じてノードN1がVLLに保たれる。 Further, the node N1 is maintained at VLL through an inverter INV1. 同様に、出力端子OUTがレベルホールド回路LH4により高レベルVHHに保たれることにより、ノードNH2及びN2もVHHに保たれる。 Similarly, the output terminal OUT is maintained by the level hold circuit LH4 the high level VHH, the node NH2 and N2 is also kept VHH. したがって、インバータ間を接続するノードがV Therefore, the node connecting the inverter V
HHとVLLのいずれかに保たれる。 It is kept in one of the HH and VLL. 以上のように、スイッチを2組設け、奇数番目のインバータと偶数番目のインバータとを違うスイッチに接続し、奇数番目のインバータのいずれかの出力端子と偶数番目のインバータのいずれかの出力端子とに、それぞれレベルホールド回路を接続することにより、インバータ間のノードN1,N As described above, a switch two sets, connected to the switch different and odd-numbered inverter and the even-numbered inverters, and any of the output terminals of the odd-numbered one of the output terminals and the even-numbered inverters of the inverter in, by connecting the level hold circuits, respectively, the node between the inverter N1, N
2,N3が全て高レベルと低レベルのいずれかに保たれる。 2, N3 is maintained at any of all the high and low levels. 待機状態が長く続いてもインバータの入力が中間レベルとならないため安定に動作し、スイッチをオンにしたときに情報が反転したり貫通電流が流れたりする恐れがない。 Even the standby state continues for a long time the input of the inverter is operating stably and since they are not an intermediate level, there is no risk of or reversed or through current flows information when you turn on the switch. 以上上記方式を、CMOSインバータやインバータチェーンに適用した参考例を示しながら説明してきたが、論理回路にスイッチとレベルホールド回路を負荷して低消費電力で高速に安定動作を行うという上記方式の趣旨を逸脱しないかぎり、これまでに述べた参考例に限定されるものではない。 Or the method has been described while showing reference example is applied to a CMOS inverter or inverter chain, the spirit of the methods that were loaded switch and a level hold circuit to the logic circuit perform high-speed stable operation at low power consumption without departing from the, not limited to the reference example described thus far.

【0065】例えば、上記方式をCMOSインバータに適用した別の参考例を図34に示す。 [0065] For example, it shows another reference example of applying the method to the CMOS inverter 34. 図30に示した参考例では、スイッチとして動作するトランジスタMN In the reference example shown in FIG. 30, the transistors MN which operates as a switch
1,MP2をCMOSインバータINVと電源VLL, 1, MP2 a CMOS inverter INV and the power supply VLL,
VHHとの間に設けている。 It is provided between the VHH. それに対して、本参考例ではNMOSトランジスタとPMOSトランジスタとの間に設ける。 In contrast, in the present embodiment is provided between the NMOS transistor and PMOS transistor. 2個のNMOSトランジスタMN2,MN1 Two NMOS transistors MN2, MN1
と2個のPMOSトランジスタMP1,MP2が直列に、低レベルの電源VLLと高レベルの電源VHHの間に接続される。 When two PMOS transistors MP1, MP2 are in series, it is connected between the power supply VHH low-level power supply VLL and high level. NMOSトランジスタMN1,PMOS NMOS transistor MN1, PMOS
トランジスタMP1は、スイッチとして動作する。 Transistor MP1, operates as a switch. オフにしたときのリーク電流を小さくするため、トランジスタMN1,MP1のしきい値電圧は大きくする。 To reduce the leakage current when off, the threshold voltage of the transistor MN1, MP1 is increased. NMO NMO
SトランジスタMN1のゲートには制御パルスCKが、 Control pulse CK to the gate of the S transistor MN1,
PMOSトランジスタMP1のゲートにはCKの相補信号の制御パルスCKBが入力される。 The gate of the PMOS transistor MP1 controlled pulse CKB complementary signal CK is input. NMOSトランジスタMN2とPMOSトランジスタMP2は、ゲートが入力端子INに接続され、CMOSインバータとして動作する。 NMOS transistor MN2 and the PMOS transistor MP2 has its gate connected to the input terminal IN, it operates as a CMOS inverter. 低電圧動作で駆動能力を大きくするため、トランジスタMN1,MP1のしきい値電圧は小さくする。 Order to increase the driving ability at a low voltage operation, the threshold voltage of the transistor MN1, MP1 is reduced.
出力端子OUTには、図30と同様に構成されたレベルホールド回路LHが接続される。 The output terminal OUT, and the level-hold circuit LH configured similarly to FIG. 30 are connected. 図30に示した参考例と同様に、動作を行う。 Similar to the reference example shown in FIG. 30, the operation. 制御パルスCK,CKBにより、トランジスタMN1,MP1をオンにして、トランジスタMN2,MP2をCMOSインバータとして動作させる。 Control pulse CK, the CKB, turn on the transistor MN1, MP1, the transistor is operated MN2, MP2 as a CMOS inverter. 例えば、入力INが低レベルVLLから高レベルVHHに反転すると、それまでオフであったトランジスタMN2が導通し始め飽和領域で動作する。 For example, input IN Invert from the low level VLL to the high level VHH, transistors MN2 was off to operate in the saturation region starts to conduct before. このときMN2の電流値はゲート−ソース間の電圧で定まる。 Current value at this time MN2 gate - determined by the voltage between the source. 本参考例では、トランジスタMN1がMN2と出力端子O In the present embodiment, the output terminal O and the transistor MN1 is MN2
UTとの間に設けられているので、MN1のオン抵抗はMN2のドレインに接続される。 Since it is provided between the UT, the on-resistance of MN1 is connected to the drain of MN2. そのため、MN1のオン抵抗の、MN2の電流値に対する影響は小さい。 Therefore, the on-resistance of MN1, effect on the current value of the MN2 is small. 出力OUTが確定後、トランジスタMN1,MP1をオフにして、貫通電流を防止し、レベルホールド回路LHにより出力OUTを維持する。 After the output OUT is determined, it turns off the transistors MN1, MP1, to prevent a through current, to maintain the output OUT by the level hold circuit LH. 本参考例のようにスイッチを論理回路の出力端子側に挿入すると、スイッチを複数の論理ゲートで共有することは出来ないが、スイッチのオン抵抗の影響が小さい。 Upon insertion of the switch on the output terminal side of the logic circuit as in the present reference example, it is impossible to share the switch by a plurality of logic gates, a small influence of the switch on-resistance. スイッチとして用いるトランジスタが同じ場合、図30に示した参考例の様にスイッチを論理回路の電源側に設ける場合に比べて、遅延時間が短くなる。 When transistor used as a switch is the same, as compared with the case of providing the power supply side of the logic circuit switches like the reference example shown in FIG. 30, the delay time is shortened. あるいは、遅延時間が同じになるように設計すると、スイッチとして用いるトランジスタのチャネル幅/チャネル長が小さくて済み、その面積を小さくできる。 Alternatively, the delay time is designed to be the same, the channel width / channel length of the transistor used as a switch is only a small, can be reduced in area.

【0066】図35は、レベルホールド回路の別な構成例である。 [0066] Figure 35 shows another configuration example of the level-hold circuit. このレベルホールド回路を、図30に示した参考例でNMOSトランジスタMN3,MN4とPMO The level hold circuit, NMOS transistors MN3 in reference example shown in FIG. 30, MN4 and PMO
SトランジスタMP3,MP4で構成されているレベルホールド回路LHと置き換えて、用いた場合について説明する。 Replacing the level-hold circuit LH is configured with S transistors MP3, MP4, will be described a case of using. このレベルホールド回路は、それぞれ3個のN The level hold circuit, respectively three N
MOSトランジスタMN3,MN4,MN5とPMOS MOS transistor MN3, MN4, MN5 and PMOS
トランジスタMP3,MP4,MP5で構成される。 Transistor MP3, MP4, composed of MP5. 待機状態でのリーク電流を低減するため、各トランジスタのしきい値電圧は大きくする。 To reduce the leakage current in the standby state, the threshold voltage of each transistor is increased. 例えば、NMOSトランジスタは0.4V,PMOSトランジスタは−0.4V For example, NMOS transistor is 0.4V, PMOS transistor is -0.4V
とする。 To. MN3,MP3はインバータを構成しており、 MN3, MP3 constitute an inverter,
MN4,MN5,MP4,MP5はスイッチングインバータを構成している。 MN4, MN5, MP4, MP5 constitute a switching inverter. MN5のゲートには制御パルスC To the gate of MN5 control pulse C
KBが、MP5のゲートには制御パルスCKが入力される。 KB is, to the gate of the MP5 the control pulse CK is input. 動作タイミングは、図30に示したレベルホールド回路LHを用いた場合と同じで、図31に示したとおりである。 Operation timing is the same as with the level-hold circuit LH shown in FIG. 30, is as shown in FIG. 31. 制御パルスCKを高レベルVHHに上げ、CK Raise the control pulse CK to the high level VHH, CK
Bを低レベルVLLに下げてインバータINVを動作させる。 Operating the inverter INV is lowered to B in low level VLL. この時、レベルホールド回路で、トランジスタM At this time, the level-hold circuit, the transistor M
N5,MP5がオフとなる。 N5, MP5 is turned off. そのため、出力OUTが反転するときに、インバータINVとレベルホールド回路を通じて貫通電流が流れることがなく、遅延時間と消費電流が小さくて済む。 Therefore, when the output OUT is inverted, no through current flows through the inverter INV and the level holding circuit, requires only a small current consumption and delay time. 待機状態では、制御パルスCKを低レベルVLLに下げ、CKBを高レベルVHHに上げてインバータINVを電源VLL,VHHから切り離す。 In the standby state, lowers the control pulse CK to low level VLL, disconnect the inverter INV power VLL, the VHH raise the CKB to a high level VHH. この時、レベルホールド回路で、トランジスタMN At this time, the level hold circuit, the transistors MN
5,MP5がオンとなり、正帰還により出力OUTが保持される。 5, MP5 is turned on, the output OUT is held by positive feedback.

【0067】このように、レベルホールド回路をインバータとスイッチングインバータの組合せで構成することにより、トランジスタが2個増えるが、論理回路とレベルホールド回路が競合することが無くなり、遅延時間と消費電流が小さくて済む。 [0067] Thus, by forming the level-hold circuit in combination of an inverter and a switching inverter, the transistor is increased two, but there is no the logic circuit and a level hold circuit conflict, low current consumption and the delay time It requires Te. また、レベルホールド回路の駆動能力を大きくしてもよく、出力端子でのリークが大きい場合でも出力が変動する恐れがなく安定動作ができる。 It is also possible to increase the driving capability of the level hold circuit, the output even if the leak is large at the output terminal can stably operate without any possibility of change. 最近の3.3Vから5Vで動作するマイクロプロセッサでは、前述したように低電力化するために、低電力バックアップモード(スリープモード)などでは不必要な回路へのクロックの印加を停止させ充放電電流を低減したりしている。 The microprocessor that operates at 5V recent 3.3V, in order to reduce power consumption as described above, in such a low power backup mode (sleep mode) charge and discharge current stops the application of the clock to the unnecessary circuit It is or reduced. 本参考例では、図42に示すように、 In the present embodiment, as shown in FIG. 42,
スリープモードの間クロックCK1t,CK2tをともに低レベルにすることにより、トランジスタMP11及びMN11,MP12及びMN12がいずれもオフになり、論理回路LC1,LC2の両方の貫通電流が遮断される。 During clock CK1t the sleep mode by the both the low level CK2t, both transistors MP11 and MN11, MP12 and MN12 are turned off, a through current of both logic circuits LC1, LC2 is cut off. そのため、スリープモードでは動作モードよりも、サブスレッショルド電流を低減する効果がさらに大きい。 Therefore, than the operation mode is the sleep mode, it is larger effect of reducing the subthreshold current. 図29〜図35の参考例では、一つのタイミング信号CK(CKB)によって電源スイッチを制御していたが、LSI内に複数の回路ブロックがある場合はそれぞれの電源スイッチを別々のタイミングで制御することによりサブスレッショルド電流をさらに減じることができる。 In the reference example in FIGS. 29 to 35, but not control the power switch by one of the timing signal CK (CKB), and controls if there are a plurality of circuit blocks each of the power switch at different times in the LSI You can further reduce the subthreshold current by. 本発明の実施例としてこの方法を図36〜図39 The method as an embodiment of the present invention FIGS. 36 39
に示す。 To show. なお、以下の手法ではサブスレッショルド電流低減のみではなく一般の非過渡動作時の電流低減にも用いることができる。 Incidentally, it is also possible to use a common current reduction during non transient operation not only sub-threshold current reduction in the following manner.

【0068】実施例1 図36は本発明の第1の実施例である複数の回路ブロックの電源スイッチの制御例を示す例である。 [0068] Example 1 FIG. 36 is an example showing a control example of a power switch of the circuit blocks a plurality of a first embodiment of the present invention. INはこのLSIチップに入力する信号を代表させて示したもので、動作期間ではこのINの信号によって、LG1,L IN is an illustration as a representative of the signal inputted to the LSI chip, the operation period by the signal of the IN, LG1, L
G2,LG3と続く論理回路ブロックが次々と動作していく。 G2, LG3 to continue logic circuit blocks will operate one after another. 各論理回路ブロックは図29〜図35で説明したように、論理回路LCとレベルホールド回路LHとからなる。 Each logic circuit block as described with reference to FIGS. 29 to 35, comprising a logic circuit LC and a level hold circuit LH. SWH1〜SWH3はVCCとLG1,LG2, SWH1~SWH3 the VCC and LG1, LG2,
LG3との間に挿入した電源スイッチであり、SWL1 A power switch that is inserted between the LG3, SWL1
〜SWL3はVSSとLG1,LG2,LG3との間に挿入した電源スイッチである。 ~SWL3 denotes a power switch inserted between the VSS and LG1, LG2, LG3. 図36の特長は、LG1 Features of FIG. 36, LG1
の電源スイッチSWH1,SWL1の制御はスリープモード/通常動作モード切り換え信号SLPで行うが、後段のLG2,LG3以降は、前段の動作を感知する手段KH1〜KH3によって電源スイッチSWH2〜SWL The control of the power switch SWH1, SWL1 is performed in the sleep mode / normal operation mode switching signal SLP, subsequent LG2, LG3 later, the power switch SWH2~SWL by means KH1~KH3 sensing the preceding operation
3の制御を行うことにある。 In carrying out the third control. また、図面には示していないが後段の動作を検知し各論理回路ブロックの電源スイッチをオフしたり、タイマを備え一定の時間後に自動的に電源スイッチをオフする手段を設けてもよい。 Also, automatic means may be provided for turning off the power switch not but the subsequent operation or to turn off the power switch of each logic circuit block detects, at certain times after a timer shown in the drawings. 電源スイッチをオフしても各論理回路ブロック内のレベルホールド回路によって情報は保持される。 Information by the level hold circuit in each logic circuit block to turn off the power switch is held. 各論理回路ブロックの電源スイッチは、論理回路ブロックが動作する時に初めてオンになるので、LSI全体のサブスレッショルド電流は小さくなる。 Power switch of each logic circuit block, because the first time turned on when the logic circuit block is operated, the sub-threshold current of the entire LSI is reduced. また、スリープモードから通常動作モードへの移行は初段のみリセット(セット)すれば良いため短い時間で済む。 Also, the transition from the sleep mode to the normal operating mode requires only a short time because it suffices only reset (set) the first stage. なお、図ではLG1においてKH1はLCの出力の変化を検知する例を示したが、L Incidentally, KH1 in LG1 in FIG Although an example for detecting a change in the output of the LC, L
Cの内部ノードの変化を検知しても良い。 It may detect the C change in the internal nodes of. また、KH1 In addition, KH1
で次段のLG2の電源スイッチを活性化するだけでなく、さらに後段のLG3の電源スイッチを活性化しても良い。 In not only activates the power switch of the next LG2, it may further activate a power switch of the subsequent LG3.

【0069】図36の動作例を図37に示す。 [0069] An operation example of FIG. 36 is shown in FIG. 37. SLPが高レベルの時スリープモードであり、低レベルの時が動作モードである例である。 SLP is a sleep mode when a high level is an example when the low level is the operation mode. さて、時刻t1でSLPが高レベルから低レベルに切り替わり、スリープ状態から通常動作状態に切り替わる。 Now, SLP is switched from high level to low level at time t1, switching from the sleep state to the normal operation state. これによって、初段のLG1 As a result, the first stage of LG1
の電源スイッチSWH1,SWL1がオンになる。 Power switch SWH1, SWL1 is turned on of. 次に、時刻t2でINが変化しLG1が動作する。 Next, IN is changed LG1 is operated at time t2. この時間t2−t1は、前述のようにSWH1,SWL1をオンするのみで良いので短くて済む。 The time t2-t1 is be short since it only turns the SWH1, SWL1 as described above. なお、このSWH It should be noted that the SWH
1,SWL1はSLPが低レベルの間は常に活性化している。 1, SWL1 during SLP is low is always activated. 一方、その他の電源スイッチは信号の流れに沿って対応する回路ブロックのものがオンになる。 On the other hand, the other power switch that of the corresponding circuit blocks along the signal flow is turned on. すなわち、時刻t3でLG1の出力φG1が切り替わり、これをKH1が検知してφ1を切り替え、次段のLG2の電源スイッチSWH2,SWL2をオンにする。 That is, at time t3 switching output φG1 of LG1, KH1 switches the φ1 detects, to turn on the power switch SWH2, SWL2 of the next stage LG2. これによって、LG2が動作し、時刻t4でその出力φG2が切り替わる。 Thereby, LG2 is operated, its output φG2 is switched at time t4. また、KH2がこの変化を検知しφ2を切り替え、LG3の電源スイッチSWH3,SWL3をオンする。 Further, KH2 switching was φ2 detects this change, and turns on the power switch SWH3, SWL3 the LG3. これによってLG3が動作する。 This LG3 to work. ここで、時刻t Here, time t
4でφG2が切り替わり後段のLG3が動作し始めれば、LG2はその出力レベルを保持しておきさえすれば良い。 If 4 φG2 switches the subsequent LG3 is starts to operate, LG2 may need only holds the output level thereof. このため、時刻t5で再びφ1を切り替え、電源スイッチをオフすることができる。 Therefore, switching the φ1 again at time t5, it is possible to turn off the power switch. この時刻t5の検知は前述のように後段の回路の出力からフィードバックしても良いし、タイマを設けても良い。 It the detection time t5 may be fed back from the output of the circuit in the subsequent stage, as described above, may be provided a timer. 以下、同様な動作を行う。 Below, perform the same operation.

【0070】実施例2 図38は本発明の第2の実施例であるクロックに同期して動作するLSIにおける電源スイッチの制御例を示す図である。 [0070] Example 2 FIG. 38 is a diagram showing an example of control of the power switch in LSI which operates in synchronism with a clock of a second embodiment of the present invention. この例では、注目するLSIチップはクロック信号CLKに同期して動作し、しかもnサイクル(ここではn=4)のクロックによって、このLSIの一回の動作が完了する場合である。 In this example, LSI chips of interest operates in synchronization with the clock signal CLK, moreover by the clock of the n cycles (where n = 4), a case of a single operation of the LSI is completed. チップ内では、CLKに同期して入力INを受けて回路ブロックLG1〜LG4 In the chip, the circuit receives the input IN in synchronism with the CLK block LG1~LG4
が順に動作する。 But to work in order. 各回路ブロックは、前参考例同様に論理回路とレベルホールド回路からなる。 Each circuit block, before the reference example as well consisting of the logical circuit and a level hold circuit. この例の特長はCLKを用いて、電源線スイッチ制御回路SVで電源線スイッチSWH1〜SWL4を制御し、サブスレッショルド電流を小さく抑えることにある。 Features of this example with CLK, and controls the power supply line switch SWH1~SWL4 the power line switch control circuit SV, is to suppress the subthreshold current low. 各回路ブロックはnサイクルのうちの1サイクルのみ動作するから、チップ内部の信号の流れに沿って電源線スイッチを順次オンし、またオフすれば良い。 Since each circuit block operates only one cycle of the n cycles, sequentially turns on the power supply line switch along the flow of the chip signals, also may be turned off. これによって、電源スイッチが活性化している回路ブロックはおよそn分の1に抑えることができる。 Thus, the circuit blocks the power switch is activated can be suppressed to approximately one n minutes.

【0071】図38の動作例を図39に示す。 [0071] An operation example of FIG. 38 is shown in FIG. 39. CLKの4クロック分でLSIチップの1サイクルが動作する例である。 1 cycle of the LSI chip 4 clocks CLK is an example that works. 1サイクル目のCLKの立ち下がりを受けて、 In response to the falling edge of the first cycle of the CLK,
その時のINの信号を取り込み、φ1が切り替わりSW Captures the signal of IN at that time, φ1 switches SW
H1,SWL1がオンになり、LG1が動作する。 H1, SWL1 is turned on, LG1 to work. このLG1の出力φG1が切り替わる前後に(図では少し前)、次のCLKの立ち下がりを受けてφ2が切り替わり、SWH2,SWL2がオンになりLG2が動作可能となる。 Before and after the output φG1 of LG1 is switched (shortly before in FIG.), .phi.2 switches receives a falling edge of the next CLK, SWH2, SWL2 is LG2 turned on are operable. φG1が切り替わり、LG2の動作が開始するとLG1では出力レベルを保持しさえすれば良い。 φG1 switches, need only hold the output level at the starts LG1 operation LG2. このため、適当なタイミング(ここでは次のCLKの立ち上がり)によってSWH1,SWL1をオフし、LG1内のレベルホールド回路によって信号を保持しておく。 Therefore, (here the rise of the next CLK) appropriate timing to turn off the SWH1, SWL1 by and holds the signal by the level hold circuit in LG1. 以下、φ4まで示したように電源スイッチの制御を行う。 Hereinafter, the control of the power switch as shown to .phi.4.
これによって、LSIチップ内の各回路ブロックでは、 Thus, in each circuit block in the LSI chip,
その電源線スイッチをCLKによってこまめにオンオフできるので、サブスレッショルド電流を含めた消費電流の小さな動作とすることができる。 Since the power line switch can frequently turned on and off by the CLK, it can be a small operating current consumption including the sub-threshold current.

【0072】マイクロプロセッサのようなランダムロジックLSIなどにおいては、内部のレジスタの出力を固定したり、リセット機能付きフリップフロップ回路などの論理を追加して、問題となるノードの電圧を強制的に固定することも有効である。 [0072] In such random logic LSI such as a microprocessor, or fix the output of the internal register, add logic, such as flip-flop circuits with reset function, forcibly fixes the voltage of the node of interest it is also effective to. 図40に、出力を固定できるラッチ回路の構成例を示す。 Figure 40 shows a configuration example of a latch circuit which can fix the output. この回路は、通常のラッチ回路中のインバータをNAND回路で置き換えただけの簡単な構成である。 This circuit is a simple structure of the inverter during normal latch circuit just replaced with the NAND circuit. 図41に示すように、φ Sが高レベルの間は通常のラッチ回路とし動作し、φ Sが低レベルの間(スリープモード)は出力信号Qのレベルを高レベルに確定させる。 As shown in FIG. 41, during phi S is high normal to operate the latch circuit, phi S is between low level (sleep mode) to determine the level of the output signal Q to the high level. ここで、スリープモードとは、消費電流低減のために、LSI全体もしくは回路ブロック単位の動作を停止させるモードである。 Here, the sleep mode, to reduce current consumption, a mode for stopping the operation of the LSI whole or circuit blocks. なお、スリープモードの間、φtを低レベル,φbを高レベルにしておけば、ラッチ回路自身のサブスレッショルド電流も低減できる。 Incidentally, during the sleep mode, the low level .phi.t, if by the φb to high level, the sub-threshold current of the latch circuit itself can be reduced. このラッチ回路を用いた場合、φ Sが低レベルになることによりノードN 41が強制的に高レベルになるため、スリープモードによりレジスタの情報が消去される。 When using the latch circuits, phi S is because the node N 41 by becoming to the low level is forced to high level, the information of the register is cleared by the sleep mode. しかし、CPU中の必要な情報を主記憶へ退避しておき、スリープモード後にリセット状態から再開するような使い方、例えばノートパソコンで入力が一定時間無いときに待機状態にするレジューム機能などでは問題ない。 However, the necessary information in the CPU keep saved in the main memory, there is no problem in such resume function to the standby state when such usage to resume from the reset state after the sleep mode, the input, for example, a laptop without a certain period of time . 図42は出力を強制的に固定できるラッチ回路の別な構成例である。 Figure 42 shows another configuration example of a latch circuit which can forcibly fix the output. 図43に示すように、この回路も、φ As shown in FIG. 43, this circuit also, phi
Sが高レベルの間は通常のラッチ回路とし動作し、φ Sが低レベルの間は出力信号Qのレベルを高レベルに確定させる。 S is between the high level and operates a normal latch circuit, while phi S is at low level to determine the level of the output signal Q to the high level. このラッチ回路は、φ Sが低レベルになってもノードN 41に影響しないため、スリープモードの間も情報を保持できる。 The latch circuit, phi because S does not affect the node N 41 be in a low level, it can hold also information during the sleep mode. スリープモード解除後にスリープモード前の状態からそのまま再開でき、CPUがタスクを実行している間でもスリープモードにできる。 It can resume from sleep mode before the state after the sleep mode is released, CPU can be in sleep mode even while you are running the task. そのため、スリープモードから比較的短時間で復帰するような場合に好適である。 Therefore, it is preferable in the case as to return in a relatively short time from the sleep mode. 尚、ランダムロジックLSIのように複雑な動作をするLSI等においては、例えば待機状態でのチップ内部の各ノードの論理(電圧)状態をデザインオートメーション(DA)の手法を用いて求め、その結果に応じて、DAで上述したスイッチと抵抗を挿入する位置を自動的に決めることができる。 In the LSI such that the complex behavior as random logic LSI, determined using the method of design automation (DA) for example, a logic (voltage) state of each node in the chip in a standby state, the result Correspondingly, the position at which to insert the resistance switch described above can be automatically determined by the DA. 図18〜図27の参考例は、入力信号が特定のレベルにあることを前提としている。 Reference example of FIGS. 18 to 27 is based on the assumption that the input signal is at the specified level. 入力レベルが意図したレベルとは異なる場合は、サブスレッショルド電流低減効果が小さくなる。 If the input level is different from the intended level, the sub-threshold current reduction effect is reduced. したがって、例えば電源投入時においては、入力信号レベルが確定せず、大きなサブスレッショルド電流が流れる可能性がある。 Thus, for example, at the time of power-on, without accepting the input signal level, a large sub-threshold current can flow. これを防ぐためには、本発明の実施例として図44より図48に示すように電源線にスイッチを入れることが望ましい。 To prevent this, it is desirable that as shown in FIG. 48 from FIG. 44 as an example of the present invention flip a switch on the power supply line.

【0073】実施例3 図44は、本発明の第3の実施例である電源線スイッチの第1の制御例を示す図である。 [0073] EXAMPLE 3 FIG. 44 is a diagram illustrating a third of the first control example of the power supply line switch which is an embodiment of the present invention. K1は、例えば図18 K1, for example 18
〜図27に示した論理ゲート群である。 A logic gate group shown in to 27. 電源線スイッチSCCは制御回路SVによって制御される。 Power line switch SCC is controlled by a control circuit SV. この回路中には、外部印加電源VCCのレベルを検知するレベル検知回路LD1と、外部入力信号INのレベルを検知するレベル検知回路LD2があり、これらの回路はそれぞれ出力信号φVC及びφSBを発生する。 During this circuit, a level detecting circuit LD1 which detects the level of the externally applied power supply VCC, a level-detecting circuit LD2 for detecting the level of the external input signal IN, and generates an output signal φVC and φSB Each of these circuits . LLは、φVC LL is, φVC
及びφSBを受けて、スイッチ制御信号φ1を発生する論理回路である。 And receiving FaiSB, a logic circuit for generating a switch control signal .phi.1. すなわち、VCCの立ち上がり時には、VCCが所定のレベルに達し、かつ入力信号INが特定のレベル(K1のサブスレッショルド電流を小さくするレベル)になったことを検出してスイッチSCCをオンし、VCCの立ち下がり時には、VCCのレベル低下を検出してスイッチをオフする。 That is, when the rising of VCC, VCC has reached a predetermined level, and detects that the input signal IN becomes a certain level (level to reduce the subthreshold current of the K1) turns on the switch SCC in, the VCC at the falling edge detects the level drop of VCC to turn off the switch.

【0074】図44のLSIの動作例を図45に示す。 [0074] An operation example of the LSI of Fig. 44 shown in FIG. 45.
電源VCCが投入されると電位が上昇するが、これが例えばVCαに達すると、LD1が動作し、この例では出力信号φVCを低レベルから高レベルに切り替える。 When the power VCC is turned potential rises, but when it reaches, for example, VCarufa, LD1 operates, in this example switches the output signal φVC from a low level to a high level. 次に入力信号INがK1のサブスレッショルド電流低減効果が大きい特定の信号レベル(ここでは高レベル)になると、この図の例ではそのレベルがVCβ以上になると、LD2の出力φSBが切り替わる。 Then the input signal IN becomes (high level in this case) a certain signal level subthreshold current reduction effect of K1 is large, in the example of FIG When that level is equal to or greater than VCbeta, switched output φSB of LD2. これによりφ1 This φ1
が切り替わり電源スイッチがオンするので、内部電源V Since the power switch to switch is turned on, the internal power supply V
C1が立ち上がる。 C1 rises. 逆にINがVCCよりも先に立ち上がった場合は、まず、INがVCβ以上になるとLD2 If IN rises earlier than VCC Conversely, first, when IN is higher VCbeta LD2
の出力φSBが切り替わり、この後VCCがVCαに達すると、LD1が動作し、φVCを低レベルから高レベルに切り替える。 Output φSB switches, this after VCC reaches VCarufa, LD1 operates switches φVC from low to high. これによりφ1が切り替わり電源スイッチがオンし、内部電源VC1が立ち上がる。 Thus φ1 power switch is turned on switches, internal power VC1 rises. いずれの場合も、INのレベルが確定した後にスイッチがオンになるので、大きなサブスレッショルド電流が流れることはない。 In either case, the switch after the level of IN is established since turned on, does not flow a large sub-threshold current. LLは、VCCがVCα以上になった後でIN LL is, IN after the VCC is equal to or greater than the VCα
が変化しそれによってφSBが変化してもφ1は変化しないように構成する。 There changed even if thereby φSB change φ1 is configured not to change. 内部電源VC1は外部電源VCC Internal power supply VC1 is the external power supply VCC
が立ち下がることによって立ち下がる。 It falls by falls. なお、スイッチはこの図の例ではVCC側に入れてあるが、VSS側に入れても良い。 Incidentally, the switch in the example of the drawings are put to VCC side, it may be placed in the VSS side. また、複数の電源が印加される場合もあるが、その場合はそのうちの少なくともひとつの電源に対してレベル検知回路を設ければ良い。 Further, there is a case where a plurality of power is applied, the of them may be provided the level detection circuit to at least one power supply if.

【0075】実施例4 図46は、本発明の第4の実施例である電源線スイッチの第2の制御例を示す図である。 [0075] Example 4 FIG. 46 is a diagram showing a second control example of the power line switch is a fourth embodiment of the present invention. この実施例の特徴は、 The feature of this embodiment,
論理ゲート群K1の入力信号レベルを確定させるための回路LK1(ここではNORゲート)が設けられたことである。 Logic gate group K1 circuit for determining the input signal level of LK1 (here a NOR gate) is that are provided. この回路により、電源立ち上がり時には、K1 This circuit, when the power-up, K1
の入力信号IN'のレベルがK1のサブスレッショルド電流を小さくするレベル(ここでは低レベル)に固定される。 (Here low) level the level of the input signal IN 'of reducing the subthreshold current of K1 are fixed to. 図47に動作例を示す。 It shows an operation example in FIG. 47. 電源VCCが投入され所定の電位レベルVCαとなると、LD1がこれを検知し、信号φVCをこの例では低レベルから高レベルに切り替える。 When the power VCC is turned on a predetermined potential level VCarufa, LD1 detects this, in this example a signal φVC switch from low to high. これによって、ワンショット発生回路OSH As a result, one-shot generating circuit OSH
によってφK1にワンショットパルスが発生する。 One-shot pulse is generated in the φK1 by. このφK1が高レベルになることにより、K1の入力信号I By this φK1 goes high, the input signal I K1
N'は外部からの入力信号INのレベルにかかわらず、 N 'is regardless of the level of the input signal IN from the outside,
低レベルになる。 It becomes a low level. 並行して、遅延回路DLYによってφ In parallel, φ by the delay circuit DLY
VCからφVC'が発生され、スイッチSCCがオンになり、内部電源VC1が立ち上がりK1へ電流が供給される。 VC .phi.VC 'is generated from the switch SCC is turned on, the internal power supply VC1 current is supplied to the rising K1. すでに上述のLK1によってIN'はK1のサブスレッショルド電流を小さくするレベルとなっている。 IN 'has a level to reduce the subthreshold current of K1 by already described above LK1.
こうすれば、電源投入時に内部の電位が確定せずに大電流が流れるということは無い。 This way, it is not that large current flows without confirming the internal potential at power-up. VCCが立ち下がると、 When VCC falls,
これによって内部電源VC1も立ち下がる。 This allows the internal power supply VC1 also falls. 図46では、レベル検知回路はVCCに対するもののみを示しているが、図44に示したように入力信号INに対するものや他の電源に対するものを設けても良い。 In Figure 46, the level detecting circuit shows only that for VCC, may be provided that for or other power source that for input signal IN, as shown in FIG. 44. また、スイッチはこの図の例ではVCC側に入れてあるが、VSS The switch in the example of the drawings are put to VCC side but, VSS
側に入れても良い。 It may be put on the side.

【0076】実施例5 図48は本発明の第5の実施例である電源線スイッチの第3の制御例を示す図である。 [0076] Example 5 FIG. 48 is a diagram showing a third control example of the power line switch according to a fifth embodiment of the present invention. 図44〜図47の実施例では、電源線スイッチ制御回路SVは外部電源VCCを入力とし、またこれを回路の電源として用い、このレベルを検知する構成としていた。 In the embodiment of FIGS. 44 to 47, the power line switch control circuit SV as an input the external power supply VCC, also used as a power source of the circuit, has been configured to detect the level. しかし、本実施例ではL However, in this embodiment L
SIボード上に、外部電源電源VCC以外に電池を設け、この電池からSVへ電源VCTを供給している。 On SI board, it provided a battery other than the external power supply VCC, and supplies the power VCT to SV from the battery. 電池は、例えばボード上に1個だけ設け、これを複数個のチップで共用すれば良い。 Battery, for example, only one on-board is provided, which may be shared by a plurality of chips. この様な構成とすると、電源VCCを入れていない時でも、レベル検知回路が動作しているので、本来の電源VCCの変化を監視することが容易にできる。 When such a configuration, even when not powered VCC, the level detection circuit is operating, it is easy to monitor changes of the original power supply VCC. 各LSIチップは図44又は図46と同様の構成とすればよい。 Each LSI chip may have a structure similar to that of the Figure 44 or Figure 46. ただし、電池からの電流で電源線スイッチ制御回路SVを常に活性化しておき、外部電源電源VCCの変化を監視するようにする。 However, it keeps constantly activate the power line switch control circuit SV in current from the battery, so as to monitor changes in the external power supply VCC. 本構成を用いれば、前に説明した電源投入時の過大なサブスレッショルド電流を防止することが容易にできる。 With the present configuration, it can easily be prevented excessive subthreshold current at power previously described. なお、図4 It should be noted that, as shown in FIG. 4
4では常に一定電圧が得られる電池を用いたが、最初にレベルが確定することが決まっている電源が用意されていればこれを電池の代わりに用いることができる。 Always constant voltage at 4 using a battery to be obtained which can be used in place of the battery if the first level of power is determined to be established provided.

【0077】以上説明したように、本発明は、MOSトランジスタ回路およびそれで構成された半導体集積回路の低消費電力化にきわめて有効である。 [0077] As described above, the present invention is very effective in reducing power consumption of the MOS transistor circuit and a semiconductor integrated circuit constituted by it. 半導体集積回路の低消費電力化に対する要求は、最近特に強く、例えば日経エレクトロニクス1991年9月2日号、第106 Demand for lower power consumption of semiconductor integrated circuits has recently particularly strong, for example, Nikkei Electronics, September 2, 1991 issue, No. 106
頁から第111頁には、低電力バックアップモードを有するマイクロプロセッサシステムについて記載されている。 From page to the first page 111, it describes a microprocessor system having a low power backup mode. バックアップモードでは、クロックを停止させたり、不要な部分への電源の供給を停止したりして、低消費電力化を図っている。 In backup mode, or to stop the clock, or by stopping the supply of power to unnecessary portions, thereby achieving low power consumption. しかし、サブスレッショルド電流の低減についてまでは考慮されていない。 However, no consideration is to the reduction of subthreshold current. これらのプロセッサシステムは3.3〜5Vで動作するために、十分に高いしきい電圧のトランジスタが使えるので、サブスレッショルド電流は問題にならないほど小さい。 These processor system to operate in 3.3 to 5 V, the transistor of a sufficiently high threshold voltage can be used, the sub-threshold current is small enough to not be a problem. しかし、将来動作電圧が2Vあるいは1.5Vと低くなり、 However, become future operating voltage is as low as 2V or 1.5V,
しきい電圧も低くせざるを得なくなると、従来のCMO When the threshold voltage becomes forced to lower, conventional CMO
S回路を使うやり方ではもはや過大なサブスレッショルド電流は低減できなくなる。 Longer excessive subthreshold current in a manner to use the S circuit can not be reduced. 本発明を、例えばレジューム用回路(バックアップモードでも電源が供給されている)に適用すれば、さらに低消費電力化が実現できる。 The present invention, for example, when applied to a resume circuit (which is powered even in the backup mode) can be realized even more power consumption.

【0078】 [0078]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
高速・低消費電力のMOSトランジスタ回路、およびそれで構成された半導体集積回路が実現できる。 MOS transistor circuit of the high-speed, low power consumption, and a semiconductor integrated circuit composed of it can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の参考例1のインバータを示す図である。 1 is a diagram showing an inverter of Reference Example 1 of the present invention.

【図2】本発明によるサブスレッショルド電流低減の原理を示す図である。 It illustrates the principle of sub-threshold current reduction according to the invention, FIG.

【図3】本発明によるサブスレッショルド電流低減効果を示す図である。 It shows a sub-threshold current reduction effect according to the present invention; FIG.

【図4】本発明の参考例2のインバータの回路図である。 4 is a circuit diagram of an inverter Reference Example 2 of the present invention.

【図5】本発明の信号のタイミングを示す図である。 5 is a diagram showing the timing of signals of the present invention.

【図6】本発明のデバイス構造を示す図である。 6 is a diagram showing a device structure of the present invention.

【図7】本発明の参考例3のインバータの回路図である。 7 is a circuit diagram of an inverter of Reference Example 3 of the present invention.

【図8】本発明の参考例4のインバータの回路図である。 8 is a circuit diagram of an inverter of Reference Example 4 of the present invention.

【図9】本発明のデバイス構造を示す図である。 9 is a diagram showing a device structure of the present invention.

【図10】本発明の参考例5のインバータ列を示す図である。 Is a diagram showing an inverter array of Reference Example 5 of the present invention; FIG.

【図11】本発明の参考例6のインバータ列を示す図である。 11 is a diagram showing an inverter array of Example 6 of the present invention.

【図12】本発明の参考例7のインバータ列を示す図である。 12 is a diagram showing an inverter array of Reference Example 7 of the present invention.

【図13】本発明が適用される組合せ論理回路のグループ分けの例を示す図である。 13 is a diagram showing an example of grouping of the combination logic circuit to which the present invention is applied.

【図14】本発明の参考例8の組合せ論理回路を示す図である。 14 is a diagram showing a combinational logic circuit of Example 8 of the present invention.

【図15】本発明の参考例9の組合せ論理回路を示す図である。 Is a diagram showing a combinational logic circuit of Example 9 of the present invention; FIG.

【図16】本発明の参考例10のラッチを示す図である。 16 is a diagram showing the latch in Reference Example 10 of the present invention.

【図17】本発明の参考例11のラッチの回路図である。 17 is a circuit diagram of a latch of Reference Example 11 of the present invention.

【図18】本発明の参考例12のインバータ列の回路図である。 18 is a circuit diagram of an inverter string of Reference Example 12 of the present invention.

【図19】本発明の参考例13のインバータ列の回路図である。 19 is a circuit diagram of an inverter string of Reference Example 13 of the present invention.

【図20】本発明の参考例14のNANDゲートの回路図である。 FIG. 20 is a circuit diagram of a NAND gate of Example 14 of the present invention.

【図21】本発明の参考例15のNORゲートの回路図である。 21 is a circuit diagram of a NOR gate of Reference Example 15 of the present invention.

【図22】本発明の参考例16のクロックインバータの回路図である。 FIG. 22 is a circuit diagram of the clock inverter of Reference Example 16 of the present invention.

【図23】本発明の参考例17の組合せ論理回路の回路図である。 23 is a circuit diagram of the combinational logic circuits of Reference Example 17 of the present invention.

【図24】本発明の参考例17の組合せ論理回路のレイアウト配置例である。 24 is a layout example of a combinational logic circuit of Reference Example 17 of the present invention.

【図25】本発明の参考例18のラッチの回路図である。 FIG. 25 is a circuit diagram of a latch of Reference Example 18 of the present invention.

【図26】本発明の参考例19の出力バッファの回路図である。 FIG. 26 is a circuit diagram of an output buffer of Example 19 of the present invention.

【図27】本発明の参考例20の入力バッファの回路図である。 27 is a circuit diagram of an input buffer of Example 20 of the present invention.

【図28】本発明の参考例21のNMOSダイナミック回路の回路図である。 Figure 28 is a circuit diagram of a NMOS dynamic circuit of Example 21 of the present invention.

【図29】概念的参考例を示す図である。 FIG. 29 is a diagram showing a conceptual reference example.

【図30】CMOSインバータに適用した参考例の回路図である。 FIG. 30 is a circuit diagram of a reference example is applied to a CMOS inverter.

【図31】CMOSインバータに適用した参考例の動作タイミング図である。 FIG. 31 is a timing diagram illustrating the operation of the reference example is applied to a CMOS inverter.

【図32】インバータチェインに適用した参考例を示す図である。 32 is a diagram showing a reference example of application to an inverter chain.

【図33】インバータチェインに適用した別の参考例を示す図である。 33 is a diagram showing another reference example of application to an inverter chain.

【図34】CMOSインバータに適用した別の参考例を示す図である。 34 is a diagram showing another reference example of application to a CMOS inverter.

【図35】レベルホールド回路の別の構成例の回路図である。 FIG. 35 is a circuit diagram of another configuration example of the level-hold circuit.

【図36】本発明の第1の実施例による複数の回路ブロックの電源スイッチ制御例を示す図である。 36 is a diagram showing a power switch control example of a plurality of circuit blocks according to a first embodiment of the present invention.

【図37】図36の動作例を示す図である。 Is a diagram showing an operation example of FIG. 37 FIG. 36.

【図38】本発明の第2の実施例によるクロック同期式動作での電源スイッチ制御例を示す図である。 38 is a diagram showing a power switch control example of the clock synchronous operation according to the second embodiment of the present invention.

【図39】図38の動作例を示す図である。 39 is a diagram showing an operation example of FIG. 38.

【図40】出力を固定できるラッチ回路の回路図である。 FIG. 40 is a circuit diagram of a latch circuit that can fix the output.

【図41】制御クロックの動作タイミング図である。 41 is a timing diagram of the control clock.

【図42】出力を固定できる別なラッチ回路の回路図である。 FIG. 42 is a circuit diagram of another latch circuit capable of fixing an output.

【図43】制御クロックの動作タイミング図である。 FIG. 43 is a timing diagram illustrating the operation of the control clock.

【図44】本発明の第3の実施例による電源線スイッチの第1の制御例を示す図である。 44 is a diagram showing a first control example of the power line switch according to a third embodiment of the present invention.

【図45】図44の例の動作例を示す図である。 45 is a diagram showing an operation example of the example of FIG. 44.

【図46】本発明の第4の実施例による電源線スイッチの第2の制御例を示す図である。 46 is a diagram showing a second control example of the power line switch according to a fourth embodiment of the present invention.

【図47】図46の例の動作例を示す図である。 47 is a diagram showing an operation example of the example of FIG. 46.

【図48】本発明の第5の実施例による電源線スイッチの第3の制御例を示す図である。 FIG. 48 is a third diagram showing an example of control of the power line switch according to a fifth embodiment of the present invention.

【図49】従来のCMOSインバータの回路図である。 49 is a circuit diagram of a conventional CMOS inverter.

【図50】MOSトランジスタのサブスレッショルド特性を示す図である。 50 is a diagram showing the subthreshold characteristic of the MOS transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

L、L 1 〜L k ……論理ゲート、G 1 〜G k ……論理ゲート群、S C 、S C1 〜S Ck 、S S 、S S1 〜S Sk ……スイッチ、 L, L 1 ~L k ...... logic gates, G 1 ~G k ...... logic gate group, S C, S C1 ~S Ck , S S, S S1 ~S Sk ...... switch,
C 、R C1 〜R Ck 、R S 、R S1 〜R Sk ……抵抗。 R C, R C1 ~R Ck, R S, R S1 ~R Sk ...... resistance.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗原 良一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Ryoichi Kurihara Ebina, Kanagawa Prefecture Shimoimaizumi 810 address stock company Hitachi office systems business unit (72) inventor Kiyoo Ito Tokyo Kokubunji Higashikoigakubo 1-chome 280 address, Inc. Hitachi central research Institute in (72) inventor Aoki, Masakazu Tokyo Kokubunji Higashikoigakubo 1-chome 280 address Hitachi, Ltd. center within the Institute (72) inventor Ken Sakata Tokyo Kokubunji Higashikoigakubo 1-chome 280 address Hitachi central research house

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1のMOSトランジスタと、 そのソース・ドイレン経路が第1動作電位点と第2動作電位点との間に上記第1のMOSトランジスタのソース・ドイレン経路と直列接続された第2のMOSトランジスタとを少なくとも具備してなり、 上記第1のMOSトランジスタの上記ソース・ドレイン経路と上記第2のMOSトランジスタの上記ソース・ドレイン経路との共通接続点である出力ノードから出力信号を得る如く構成されたMOSトランジスタ回路であって、 上記第1と第2のMOSトランジスタの少なくとも一方に接続され、制御信号が供給される制御回路手段をさらに具備してなり、 該制御回路手段に供給される上記制御信号を第1の状態に設定することにより、上記一方のトランジスタの上記ソースに比較的大きな電 And 1. A first MOS transistor, the its source Doiren path is the source Doiren path in series with the first MOS transistor connected between a first operating potential point and the second operating potential point it was at least and a second MOS transistor, the output signal from the common connection point is an output node between the source-drain path of the source-drain path and said second MOS transistor of said first MOS transistor a MOS transistor circuit composed as obtained, the first and connected to at least one of the second MOS transistor, becomes more and having a control circuit means control signal is supplied, supplied to the control circuit means by setting the control signal to the first state, a relatively large electrostatic to the source of one transistor the 流が流れることを許容せしめ、 上記制御回路手段に供給される上記制御信号を上記第1 Allowed allowed to flow to flow, the control signal the first to be supplied to the control circuit means
    の状態と異なる第2の状態に設定することにより、上記一方のトランジスタの上記ソースに流れる電流を上記比較的大きな電流より小さな値に制限する手段を有する回路群が多数ある半導体集積回路において、 上記第1と第2の状態の切り換えを該回路群の信号の流れに沿って或いは信号の流れと逆向きに行なうことを特徴とする半導体集積回路。 State and by setting different second state, in a semiconductor integrated circuit in which circuits having means for limiting the current flowing through the source of one transistor above a value smaller than the relatively large currents are many, the the semiconductor integrated circuit which comprises carrying out the first and switched along the flow of the circuit groups of signals or signal flow in the opposite direction from the second state.
  2. 【請求項2】半導体集積回路に印加される少なくともひとつの電源電圧又は少なくともひとつの信号電圧の変化を検知する手段を有し、該電源電圧の変化を検知して該制御信号を該第2の状態に設定することにより、該一方のトランジスタの該ソースに流れる電流を該比較的大きな電流より小さな値に制限することを特徴とする請求項1に記載の半導体集積回路。 Wherein including means for detecting a change in at least one of the power supply voltage or at least one of the signal voltage applied to the semiconductor integrated circuit, the control signal of the second by detecting a change in power supply voltage by setting the state, the semiconductor integrated circuit according to claim 1, the current flowing through the source of one transistor the and limits to a value smaller than the relatively large current.
  3. 【請求項3】該少なくともひとつの電源電圧又は少なくともひとつの信号電圧の変化を検知する手段には、動作上最初に確定する電源電圧が印加されていることを特徴とする請求項2に記載の半導体集積回路。 The method according to claim 3 wherein the means for detecting a change of the at least one power supply voltage or at least one of the signal voltage, according to claim 2, wherein a power supply voltage to determine the operation on the first is applied semiconductor integrated circuit.
  4. 【請求項4】該少なくともひとつの電源電圧又は少なくともひとつの信号電圧の変化を検知する手段には、電池から電源電圧が印加されていることを特徴とする請求項2に記載の半導体集積回路。 Wherein said at least one power supply voltage or means for detecting a change in at least one of the signal voltage, the semiconductor integrated circuit according to claim 2, characterized in that the power supply voltage from the battery is applied.
  5. 【請求項5】請求項1から請求項4までのいずれかに記載の半導体集積回路が複数有り、該電池はこれらで共有され該複数の半導体集積回路の該手段に電源電圧を印加していることを特徴とする半導体集積回路。 5. There plurality semiconductor integrated circuit described in any one of claims 1 to 4, the power supply voltage is applied to the means of the semiconductor integrated circuit of the cell is plurality of shared these the semiconductor integrated circuit, characterized in that.
  6. 【請求項6】請求項1の制御回路手段は上記一方のトランジスタの上記ソースと上記第1動作電位点と上記第2 6. The method of claim 1 of the control circuit means said source and said first operating potential point of one transistor the and the second
    動作電位点のいずれか一方の電位点との間に接続されてなることを特徴とする請求項1から請求項5までのいずれかに記載の半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 5, characterized in that connected between the one of the potential point of operating potential point.
  7. 【請求項7】請求項1の制御信号が上記第1の状態である際に上記出力ノードから得られる上記出力信号の電圧振幅が、上記制御信号が上記第2の状態である際に上記出力ノードから得られる上記出力信号の電圧振幅より大きいことを特徴とする請求項1または請求項6のいずれかに記載の半導体集積回路。 Voltage amplitude of 7. The output signal obtained from the output node when the control signal of claim 1 is in a first state above, the output when the control signal is the second state the semiconductor integrated circuit according to claim 1 or claim 6, characterized in that larger than the voltage amplitude of the output signal obtained from the node.
  8. 【請求項8】請求項1のMOSトランジスタは複数の該第1のMOSトランジスタと複数の該第2のMOSトランジスタとを具備してなり、 該複数の第1のMOSトランジスタのそれぞれのソース・ドレイン経路は該複数の第2のMOSトランジスタの対応するソース・ドレイン経路と直列接続されてなることを特徴とする請求項1から請求項7までのいずれかに記載の半導体集積回路。 8. MOS transistor according to claim 1 comprises comprises a plurality of first MOS transistors and a plurality of the second MOS transistor, each of the source and drain of the first MOS transistor of said plurality of the semiconductor integrated circuit according to any one of paths from claim 1, characterized in that formed by connecting the corresponding source-drain path in series with a second MOS transistor of the plurality to claim 7.
  9. 【請求項9】複数の請求項1の制御回路手段を具備してなり、 該複数の第1のMOSトランジスタのそれぞれのソース・ドレイン経路は該複数の第2のMOSトランジスタの対応するソース・ドレイン経路および対応する制御回路手段と直列接続されてなることを特徴とする請求項8に記載の半導体集積回路。 9. become comprises a control circuit means of a plurality of claims 1, corresponding source and drain of each of the source-drain path and the second MOS transistors of said plurality of first MOS transistors of the plurality of the semiconductor integrated circuit according to claim 8, pathways and corresponding control circuit means connected in series with characterized by being.
  10. 【請求項10】請求項1の複数の第1のMOSトランジスタと請求項1の複数の第2のMOSトランジスタの一方のグループの複数のMOSトランジスタのソースは共通接続され、 該共通接続された該複数のMOSトランジスタの該ソースは該制御回路手段を介して該第1動作電位点と該第2 10. The source of the plurality of MOS transistors of one group of the plurality of second MOS transistors of the plurality of first MOS transistor of claim 1 claim 1 are connected in common, said common-connected said first operating potential point the source of the plurality of MOS transistors through the control circuit means and the second
    動作電位点のいずれか一方の電位点との間に接続されてなることを特徴とする請求項8に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 8, characterized in that connected between the one of the potential point of operating potential point.
  11. 【請求項11】該複数の第1のMOSトランジスタと該複数の第2のMOSトランジスタの該ソース・ドレイン経路の該複数の直列接続は複数の論理回路を構成し、 該複数の論理回路では前段の論理回路の出力が後段の論理回路の入力に順次に接続されることにより、論理回路列が構成されてなることを特徴とする請求項8に記載の半導体集積回路。 11. plurality of series connection of the source-drain path of the first MOS transistor and the plurality of second MOS transistors of said plurality of constitute a plurality of logic circuits, the previous stage in the logic circuit of the plurality of the semiconductor integrated circuit according to claim 8 in which the output logic circuits of by being sequentially connected to the input of the logic circuit in the subsequent stage, the logic circuit array is characterized by comprising configured.
  12. 【請求項12】上記制御回路手段を複数個具備してなり、 上記論理回路列の上記複数の論理回路のMOSトランジスタのソース・ドレイン経路のそれぞれは対応する制御回路手段と直列接続されなり、 上記制御信号が上記第2の状態の場合に、上記複数の論理回路では前段の論理回路の出力の電圧振幅より後段の論理回路の出力の電圧振幅が順次に小さくされてなる如く上記複数個の上記制御回路手段が構成されてなることを特徴とする請求項11に記載の半導体集積回路。 12. becomes to comprise a plurality of said control circuit means, each of the source-drain path of the MOS transistor of the plurality of logic circuits of said logic circuit array becomes connected to the corresponding control circuit means in series, the when the control signal is of said second state, said plurality of said plurality of said as the voltage amplitude of the output of the subsequent logic circuits than the voltage amplitude of the output of the logic circuit of the previous stage, which are sequentially smaller in the logic circuit the semiconductor integrated circuit according to claim 11, the control circuit means is characterized by comprising configured.
  13. 【請求項13】上記論理回路列の上記複数の論理回路の最終段の論理回路の出力には電圧振幅を回復するためのレベル変換回路の入力が接続されてなることを特徴とする請求項12に記載の半導体集積回路。 13. The method of claim wherein the input of the level conversion circuit for recovering a voltage amplitude at the output of the logic circuit in the final stage of the plurality of logic circuits of said logic circuit array is formed by connecting 12 the semiconductor integrated circuit according to.
  14. 【請求項14】上記制御信号が上記第1の状態の場合に、上記レベル変換回路の入力を出力にバイパスする如く構成されてなることを特徴とする請求項13に記載の半導体集積回路。 14. When the control signal is in the first state, the semiconductor integrated circuit according to claim 13, characterized in that formed by as configured to bypass the input to the output of the level conversion circuit.
  15. 【請求項15】上記制御回路手段を2個具備してなり、 上記論理回路列の偶数段の論理回路と上記第1動作電位点と上記第2動作電位点のいずれか一方の電位点との間に上記2個の制御回路手段の一方が接続され、 上記論理回路列の奇数段の論理回路と上記第1動作電位点と上記第2動作電位点の他方の電位点との間に上記2 15. become by comprising two said control circuit means, and one potential point any logical circuit and the first operating potential point and the second operating potential point of the even stage of the logic circuit array one of the two control circuit means is connected between said 2 between the other potential point of the logic circuit and the first operating potential point and the second operating potential point an odd number of stages of the logic circuit array
    個の制御回路手段の他方が接続されてなることを特徴とする請求項11に記載の半導体集積回路。 The semiconductor integrated circuit of claim 11, the other pieces of the control circuit means is characterized by comprising connected.
  16. 【請求項16】上記第1のMOSトランジスタと上記第2のMOSトランジスタは互いに反対の導電型であることにより、上記MOSトランジスタ回路はCMOS回路であることを特徴とする請求項1から請求項15までのいずれかに記載の半導体集積回路。 By 16. The first MOS transistor and said second MOS transistor is of opposite conductivity type to each other, it claims 1 to 15, wherein said MOS transistor circuit is a CMOS circuit the semiconductor integrated circuit according to any one of up to.
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